KR20020050562A - 게이트 전극 형성 방법 및 이를 이용한 반도체 소자의제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 238000000034 method Methods 0.000 title claims abstract description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 55
- 229920005591 polysilicon Polymers 0.000 claims abstract description 55
- 238000004151 rapid thermal annealing Methods 0.000 claims abstract description 17
- 229910052796 boron Inorganic materials 0.000 claims abstract description 16
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000000059 patterning Methods 0.000 claims abstract 3
- 239000012535 impurity Substances 0.000 claims description 36
- 238000004519 manufacturing process Methods 0.000 claims description 14
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 11
- 125000006850 spacer group Chemical group 0.000 claims description 11
- 229910021332 silicide Inorganic materials 0.000 claims description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 17
- 229910052710 silicon Inorganic materials 0.000 abstract description 17
- 239000010703 silicon Substances 0.000 abstract description 17
- 230000035515 penetration Effects 0.000 abstract description 5
- -1 boron ions Chemical class 0.000 abstract description 4
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 230000000452 restraining effect Effects 0.000 abstract 1
- 238000000151 deposition Methods 0.000 description 7
- 230000008021 deposition Effects 0.000 description 7
- 230000010354 integration Effects 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 150000001638 boron Chemical class 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
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- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
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- Toxicology (AREA)
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Abstract
게이트 전극 형성 방법 및 이를 이용한 반도체 소자의 제조 방법에 대해 개시한다. 본 발명에 따른 게이트 전극 형성 방법에서는, 반도체 기판상에 절연막을 형성하고, 절연막상에 비정질 실리콘막을 형성한다. 비정질 실리콘막이 형성된 결과물을 RTA(Rapid Thermal Annealing)하여 폴리실리콘막을 형성한다. 폴리실리콘막 및 절연막을 패터닝하여 폴리실리콘막 패턴 및 게이트 절연막을 포함하는 게이트 패턴을 형성한다. 폴리실리콘막 패턴에 불순물을 도핑한다. 본 발명에 의하면, 게이트 전극에 포함된 실리콘 그레인의 크기가 종래기술에 의한 경우보다 작으므로, 예를 들어 p 채널 MOSFET의 게이트 전극에 도핑된 보론이 게이트 절연막을 관통하여 채널 영역에 국부적으로 침투하는 현상을 줄일 수 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 게이트 전극 형성 방법 및 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)을 구비하는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 집적도가 높아짐에 따라 반도체 소자내에 존재하는 각각의 개별 소자들의 크기가 점점 줄어들고 있으며, 그 개별 소자들 사이의 간격도 또한 줄어들고 있다. 이와 같이 집적도가 높아짐에 따라, 반도체 소자의 제작 수율은 높아지지만, 한편으로는 부작용도 발생된다.
예를 들어, p 채널 MOSFET의 경우에, 집적도의 증가와 함께 감소되는 게이트 절연막의 두께에 의해 게이트 전극에 도핑된 보론(B)이 게이트 절연막을 관통하여 국부적으로 채널 영역에 침투하는 현상이 발생되었다. 이와 같은 현상으로 인하여 소자의 문턱 전압이 감소하는 동시에 전류 변동이 증가하는 문제가 발생되었다.
이와 같이 보론이 침투하는 현상을 개선하기 위해서는, 게이트 전극을 이루는 폴리실리콘막의 실리콘 그레인(grain) 크기가 작을수록 유리한 것으로 알려져 있다. 종래에는 폴리실리콘막을 형성할 때 650℃ 정도의 온도에서 사일렌(SiH4) 가스를 소오스 가스로 하여 게이트 절연막으로 사용할 절연막 위에 다결정 상태의 실리콘을 직접 증착하였다. 일반적으로 그레인의 크기는 막의 증착율에 의해 결정되는데, 증착율이 높을수록 그레인의 크기가 작다. 따라서, 보론이 침투하는 현상을 개선하기 위하여 작은 크기의 실리콘 그레인으로 이루어진 폴리실리콘막을 형성하려면 폴리실리콘막의 증착율을 증가시킬 필요가 있다. 증착율은 증착 온도와 소오스 가스의 압력이 높을수록 증가된다. 그런데, 상기한 바와 같은 종래기술에서는 증착 온도의 변화는 크게 줄 수가 없고, 소오스 가스의 압력의 증가시키는 것 또한 다른 문제를 야기할 수 있다. 따라서, 종래기술에서는 실리콘 그레인 크기의 조절이 용이하지 않다.
본 발명이 이루고자 하는 기술적 과제는 작은 크기의 실리콘 그레인으로 이루어진 폴리실리콘막을 형성하여 게이트 전극을 형성하는 방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 게이트 전극에 도핑된 불순물이 국부적으로 채널 영역에 침투하는 현상을 방지할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
도 1 내지 도 5는 본 발명의 실시예에 의한 게이트 전극 형성 방법을 설명하기 위한 단면도들이다.
도 6 내지 도 10은 본 발명의 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200 : 반도체 기판, 110, 210 : 절연막,
120, 220 : 비정질 실리콘막, T : RTA(Rapid Thermal Annealing),
130, 230 : 폴리실리콘막, 130a, 230a : 폴리실리콘막 패턴,
140, 240 : 게이트 패턴, I, I', I'' : 불순물,
130b, 230d : 게이트 전극, 250 : 제1 농도의 제2 도전형 불순물 영역,
260 : 스페이서, 270 : 제2 농도의 제2 도전형 불순물 영역,
280 : 소스/드레인 영역
상기 기술적 과제를 달성하기 위하여 본 발명에 따른 게이트 전극 형성 방법에서는, 반도체 기판상에 절연막을 형성하고, 상기 절연막상에 비정질 실리콘막을 형성한다. 상기 비정질 실리콘막이 형성된 결과물을 RTA하여 폴리실리콘막을 형성하고, 상기 폴리실리콘막 및 절연막을 패터닝하여 폴리실리콘막 패턴 및 게이트 절연막을 포함하는 게이트 패턴을 형성한다. 상기 폴리실리콘막 패턴에 불순물을 도핑한다.
본 발명에 있어서, 상기 RTA는 650℃ ∼ 1100℃의 온도 범위에서 수행하는 것이 바람직하다.
본 발명에 있어서, 상기 불순물은 보론일 수 있다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명에 따른 반도체 소자의 제조 방법에서는, 제1 도전형 층상에 절연막을 형성하고, 상기 절연막상에 비정질 실리콘막을 형성한다. 상기 비정질 실리콘막이 형성된 결과물을 RTA하여 폴리실리콘막을 형성한다. 상기 폴리실리콘막 및 절연막을 패터닝하여 폴리실리콘막 패턴 및 게이트 절연막을 포함하는 게이트 패턴을 형성한다. 다음에, 상기 게이트 패턴이 형성된 결과물상에 제2 도전형 불순물을 주입하여 상기 게이트 패턴 양측의 상기 제1 도전형 층 표면에 소스/드레인 영역을 형성함과 동시에 상기 폴리실리콘막 패턴을 도핑한다.
본 발명에 있어서, 상기 RTA는 650℃ ∼ 1100℃의 온도 범위에서 수행하는 것이 바람직하다.
본 발명에 있어서, 상기 제1 도전형 층은 제1 도전형 반도체 기판일 수 있다.
본 발명에 있어서, 상기 제1 도전형 층은 제2 도전형 반도체 기판상에 형성된 제1 도전형 웰일 수 있다.
본 발명에 있어서, 상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형일 수 있다.
본 발명에 있어서, 상기 소스/드레인 영역을 형성함과 동시에 상기 폴리실리콘막 패턴을 도핑하는 단계는, 상기 게이트 패턴이 형성된 결과물상에 제2 도전형 불순물을 주입하여 상기 게이트 패턴 양측의 상기 제1 도전형 층 표면에 제1 농도의 제2 도전형 불순물 영역을 형성함과 동시에 상기 폴리실리콘막 패턴을 1차 도핑하는 단계, 상기 게이트 패턴의 측벽에 스페이서를 형성하는 단계, 상기 스페이서가 형성된 결과물상에 제2 도전형 불순물을 주입하여 상기 스페이서가 형성된 게이트 패턴 양측의 상기 제1 농도의 제2 도전형 불순물 영역에 상기 제1 농도보다 고농도인 제2 농도의 제2 도전형 불순물 영역을 형성함과 동시에 상기 1차 도핑된 폴리실리콘막 패턴을 2차 도핑하는 단계, 및 상기 제2 농도의 제2 도전형 불순물 영역이 형성된 결과물을 열처리하는 단계를 포함할 수 있다.
본 발명에 있어서, 상기 소스/드레인 영역을 형성함과 동시에 상기 폴리실리콘막 패턴을 도핑하는 단계 이후에 상기 소스/드레인 영역과 상기 도핑된 폴리실리콘막 패턴 표면에 실리사이드를 형성하는 단계를 더 포함할 수 있다.
본 발명에 따르면, 작은 크기의 실리콘 그레인으로 이루어진 게이트 전극을 형성할 수 있다. 또한, 게이트 전극에 주입된 불순물이 국부적으로 채널 영역에 침투하는 현상을 방지할 수 있는 반도체 소자를 제조할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재되어질 수 있다.
도 1 내지 도 5는 본 발명의 실시예에 의한 게이트 전극 형성 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(100)상에 절연막(110)을 형성한다. 상기 절연막(110)으로서 상기 반도체 기판(100)에 예를 들어, 얇은 열산화막을 성장시킬 수 있다.
도 2를 참조하면, 상기 절연막(110)상에 비정질 실리콘막(120)을 형성한다. 예를 들어, 450℃ ∼ 580℃의 온도에서 비정질 상태의 실리콘을 1,500Å 정도의 막두께로 증착한다. 상기 실리콘의 증착은 LPCVD(Low Pressure Chemical Vapor Deposition)법에 의할 수 있다.
도 3을 참조하면, 상기 비정질 실리콘막(120)이 형성된 결과물을 실리콘의 결정화 온도 이상의 고온에서 RTA(T)함으로써, 비정질 상태의 실리콘을 다결정 상태의 실리콘, 즉 폴리실리콘으로 상변태(phase transformation)시킨다. 이로써, 폴리실리콘막(130)이 형성된다. 상기 RTA(T)가 고온에서 짧은 시간동안 이루어져야 상기 폴리실리콘막(130)의 실리콘 그레인의 크기가 작다. 예를 들어, 650℃ ∼ 1100℃ 정도의 온도에서 5초 내지 10초 정도 RTA(T)한다.
도 4를 참조하면, 상기 폴리실리콘막(130) 및 절연막(110)을 패터닝하여 폴리실리콘막 패턴(130a)과 게이트 절연막(110a)을 포함하는 게이트 패턴(140)을 형성한다.
도 5를 참조하면, 상기 폴리실리콘막 패턴(130a)에 불순물(I)을 도핑한다. 예를 들어, 통상의 이온 주입법에 의하여 보론을 도핑한다. 이로써, 게이트 전극(130b)이 형성된다. 상기 게이트 전극(130b)의 실리콘 그레인의 크기가 작으므로, 상기 게이트 절연막(110a)이 얇더라도 상기 게이트 전극(130b)에 도핑된 보론이 상기 게이트 절연막(110a)을 관통하여 국부적으로 채널 영역에 침투할 염려가 없다.
도 6 내지 도 10은 본 발명의 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 6을 참조하면, 도 1 내지 도 4를 참조하여 설명한 바와 같은 방법으로 폴리실리콘막 패턴(230a) 및 게이트 절연막(210a)을 포함하는 게이트 패턴(240)을 형성한다. 즉, 제1 도전형 층(205)상에 절연막을 형성한다. 상기 절연막으로서 얇은 열산화막을 성장시킬 수 있다. 상기 절연막상에 비정질 실리콘막을 형성한다. 상기 비정질 실리콘막을 RTA하여 폴리실리콘막을 형성한다. 상기 RTA는 650℃ ∼ 1100℃의 온도 범위에서 수행하는 것이 바람직하다. 상기 폴리실리콘막 및 절연막을 패터닝하여 폴리실리콘막 패턴(230a) 및 게이트 절연막(210a)을 포함하는 게이트 패턴(240)을 형성한다. 도 6에서는 상기 제1 도전형 층(205)은 제2 도전형 반도체 기판(200)상에 형성된 제1 도전형 웰이지만, 대신에, 제1 도전형 반도체 기판일 수도 있다. 그리고, 본 실시예에서 상기 제1 도전형은 n형이고 상기 제2 도전형은 p형이지만, 대신에, 상기 제1 도전형은 p형이고 상기 제2 도전형은 n형일 수도 있다.
도 7을 참조하면, 도 6에 나타낸 결과물상에 제2 도전형 불순물(I')을 이온 주입하여 상기 게이트 패턴(240) 양측의 상기 제1 도전형 층(210) 표면에 제1 농도의 제2 도전형 불순물 영역(250)을 형성한다. 본 실시예에서 상기 제1 도전형은 n형이고 상기 제2 도전형은 p형이므로, 상기 제2 도전형 불순물로는 보론을 사용할 수 있다. 이 때, 보론은 상기 폴리실리콘막 패턴(230a) 내부에도 주입되어 상기 게이트 패턴(240)은 도핑된 폴리실리콘막 패턴(230b)을 포함하는 게이트 패턴(240')이 된다.
도 8을 참조하면, 상기 게이트 패턴(240')의 측벽에 스페이서(260)를 형성한다. 상기 스페이서(260)는 상기 게이트 패턴(240')이 형성된 결과물 전면에 절연막, 예컨대 실리콘 질화막을 형성하고, 상기 실리콘 질화막을 이방성 식각하는 방식으로 형성될 수 있다.
도 9를 참조하면, 상기 스페이서(260)가 형성된 결과물상에 제2 도전형 불순물(I'')을 이온 주입하여 상기 스페이서(260)가 형성된 게이트 패턴(240') 양측의 상기 제1 농도의 제2 도전형 불순물 영역(250)상에 상기 제1 농도보다 고농도인 제2 농도의 제2 도전형 불순물 영역(270)을 형성한다. 이와 동시에, 상기 도핑된 폴리실리콘막 패턴(230b)에도 불순물이 주입됨으로써, 2회 도핑된 폴리실리콘막 패턴(230c)이 형성된다.
도 10을 참조하면 상기 제2 농도의 제2 도전형 불순물 영역(270)이 형성된 결과물을 열처리한다. 이로써, 제1 농도의 제2 도전형 불순물 영역(250) 및 제2 농도의 제2 도전형 불순물 영역(270)에 있는 불순물들이 드라이브-인(drive-in)되어, LDD 구조를 갖는 소스/드레인 영역(280)과 게이트 전극(230d)이 형성된다. 다음에, 상기 소스/드레인 영역(280)과 게이트 전극(230d) 표면에 실리사이드를 형성하는 단계를 더 진행할 수도 있다. 이후에는 통상의 방법대로 금속 배선 형성 공정 등을 진행하여 반도체 소자를 제조한다. 게이트 절연막이 얇아짐에 따라, 종래기술에서는 상기 열처리시에 게이트 전극에 도핑된 보론이 게이트 절연막을 관통하여 소스/드레인 영역 사이의 채널 영역에 국부적으로 침투하는 문제가 있었다. 이와 같은 보론 침투 현상은 후속의 열공정에서 계속해서 발생할 수 있으므로 심각한 문제가 되었다. 본 발명에 따르면, 작은 크기의 실리콘 그레인으로 이루어진 폴리실리콘막을 이용하여 게이트 전극을 형성한다. 따라서, 상기한 바와 같은 보론의 침투 현상을 줄일 수 있다.
이상, 본 발명을 바람직한 실시예들을 들어 상세하게 설명하였으나, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다. 예로서, 본 발명의 실시예에 의한 반도체 소자의 제조 방법에서는 p 채널 MOSFET을 구비하는 반도체 소자를 제조하였으나, 당 분야에서 통상의 지식을 가진 자에게 이해되어질 수 있듯이, 반대되는 도전형을 도입하면 n 채널 MOSFET을 구비하는 반도체 소자를 제조할 수 있다. 그리고, 본 발명에 따른 방법은 상기한 바와 같은 p 채널 MOSFET과 n 채널 MOSFET을 포함하는 cMOSFET(complementary MOSFET)을 구비하는 반도체 소자의 제조에도 적용될 수 있다.
상술한 본 발명에 의하면, 게이트 전극에 포함된 실리콘 그레인의 크기가 종래기술에 의한 경우보다 작으므로, 예를 들어 p 채널 MOSFET의 폴리실리콘막의 도핑을 위한 보론 이온이 게이트 절연막을 관통하여 국부적으로 채널 영역에 침투하는 현상을 줄일 수 있다. 그러므로, 신뢰성이 높은 반도체 소자를 제조할 수 있다.
Claims (10)
- 반도체 기판상에 절연막을 형성하는 단계;상기 절연막상에 비정질 실리콘막을 형성하는 단계;상기 비정질 실리콘막이 형성된 결과물을 RTA(Rapid Thermal Annealing)하여 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막 및 절연막을 패터닝하여 폴리실리콘막 패턴 및 게이트 절연막을 포함하는 게이트 패턴을 형성하는 단계; 및상기 폴리실리콘막 패턴에 불순물을 도핑하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 제1항에 있어서,상기 RTA는 650℃ ∼ 1100℃의 온도 범위에서 수행하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 제1항에 있어서,상기 불순물은 보론(B)인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 제1 도전형 층상에 절연막을 형성하는 단계;상기 절연막상에 비정질 실리콘막을 형성하는 단계;상기 비정질 실리콘막이 형성된 결과물을 RTA하여 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막 및 절연막을 패터닝하여 폴리실리콘막 패턴 및 게이트 절연막을 포함하는 게이트 패턴을 형성하는 단계;상기 게이트 패턴이 형성된 결과물상에 제2 도전형 불순물을 주입하여 상기 게이트 패턴 양측의 상기 제1 도전형 층 표면에 소스/드레인 영역을 형성함과 동시에 상기 폴리실리콘막 패턴을 도핑하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제4항에 있어서,상기 RTA는 650℃ ∼ 1100℃의 온도 범위에서 수행하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 제4항에 있어서,상기 제1 도전형 층은 제1 도전형 반도체 기판인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제4항에 있어서,상기 제1 도전형 층은 제2 도전형 반도체 기판상에 형성된 제1 도전형 웰인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제4항에 있어서,상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제4항에 있어서,상기 소스/드레인 영역을 형성함과 동시에 상기 폴리실리콘막 패턴을 도핑하는 단계는상기 게이트 패턴이 형성된 결과물상에 제2 도전형 불순물을 주입하여 상기 게이트 패턴 양측의 상기 제1 도전형 층 표면에 제1 농도의 제2 도전형 불순물 영역을 형성함과 동시에 상기 폴리실리콘막 패턴을 1차 도핑하는 단계;상기 게이트 패턴의 측벽에 스페이서를 형성하는 단계;상기 스페이서가 형성된 결과물상에 제2 도전형 불순물을 주입하여 상기 스페이서가 형성된 게이트 패턴 양측의 상기 제1 농도의 제2 도전형 불순물 영역에상기 제1 농도보다 고농도인 제2 농도의 제2 도전형 불순물 영역을 형성함과 동시에 상기 1차 도핑된 폴리실리콘막 패턴을 2차 도핑하는 단계; 및상기 제2 농도의 제2 도전형 불순물 영역이 형성된 결과물을 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제4항에 있어서,상기 소스/드레인 영역을 형성함과 동시에 상기 폴리실리콘막 패턴을 도핑하는 단계 이후에 상기 소스/드레인 영역과 상기 도핑된 폴리실리콘막 패턴 표면에 실리사이드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000079737A KR20020050562A (ko) | 2000-12-21 | 2000-12-21 | 게이트 전극 형성 방법 및 이를 이용한 반도체 소자의제조방법 |
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| KR1020000079737A KR20020050562A (ko) | 2000-12-21 | 2000-12-21 | 게이트 전극 형성 방법 및 이를 이용한 반도체 소자의제조방법 |
Publications (1)
| Publication Number | Publication Date |
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| KR20020050562A true KR20020050562A (ko) | 2002-06-27 |
Family
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|---|---|---|---|
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Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20020050562A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100940377B1 (ko) * | 2004-03-31 | 2010-02-02 | 도쿄엘렉트론가부시키가이샤 | 성막 방법, 성막 장치 및 컴퓨터에서 판독 가능한 매체 |
| KR200454134Y1 (ko) * | 2009-10-26 | 2011-06-21 | 장명희 | 몰드형 포켓 비누 |
-
2000
- 2000-12-21 KR KR1020000079737A patent/KR20020050562A/ko not_active Application Discontinuation
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