TWI682056B - 用於半導體圖案化應用之摻雜的原子層沉積膜 - Google Patents

用於半導體圖案化應用之摻雜的原子層沉積膜 Download PDF

Info

Publication number
TWI682056B
TWI682056B TW106124691A TW106124691A TWI682056B TW I682056 B TWI682056 B TW I682056B TW 106124691 A TW106124691 A TW 106124691A TW 106124691 A TW106124691 A TW 106124691A TW I682056 B TWI682056 B TW I682056B
Authority
TW
Taiwan
Prior art keywords
substrate
patterning
doped
dopant
core material
Prior art date
Application number
TW106124691A
Other languages
English (en)
Other versions
TW201821637A (zh
Inventor
珊卡 史旺明內森
理查 飛利浦
艾里恩 拉芙依
Original Assignee
美商蘭姆研究公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商蘭姆研究公司 filed Critical 美商蘭姆研究公司
Publication of TW201821637A publication Critical patent/TW201821637A/zh
Application granted granted Critical
Publication of TWI682056B publication Critical patent/TWI682056B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45527—Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations
    • C23C16/45536—Use of plasma, radiation or electromagnetic fields
    • C23C16/45542—Plasma being used non-continuously during the ALD reactions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Electromagnetism (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Formation Of Insulating Films (AREA)
  • Chemical Vapour Deposition (AREA)
  • Drying Of Semiconductors (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

本文揭示使用正型圖案化方案使基板圖案化的方法及設備。方法包含接牙具有一圖案化之芯材的一基板，在該圖案化之芯材上保形地沉積摻雜的間隔件材料，相對於該摻雜的間隔件材料選擇性地蝕刻該芯材以形成一間隔件遮罩，及使用該間隔件遮罩蝕刻在該基板上的一目標層。間隔件材料可使用硼、鎵、磷、砷、鋁、及鉿之其中任一者加以摻雜。本發明實施例係適合應用於許多圖案化的應用。

Description

用於半導體圖案化應用之摻雜的原子層沉積膜
本發明係關於圖案化半導體基板的方法及設備。
先進積體電路的製造通常包含在半導體的大量製造中之小特徵部的圖案化。多種圖案化技術可允許基於微影技術（諸如193 nm之浸潤式微影術）的特徵部尺寸縮放。自對準雙重圖案化係多重圖案化技術的一個示例。
本文提供處理半導體基板的方法及設備。一實施態樣包含使用正型圖案化使基板圖案化的方法，該方法包含：提供具有一圖案化之芯材的一基板；在該芯材上保形地沉積一摻雜的間隔件；相對於該間隔件選擇性地蝕刻該芯材以形成一遮罩，其中該圖案化之芯材的蝕刻速率係比該摻雜的間隔件之蝕刻速率快在約5和約20倍之間；及使用該遮罩蝕刻一目標層。
沉積該摻雜的間隔件可包含沉積一層以上氧化矽及沉積一層以上摻雜劑氧化物，該摻雜劑係硼、鎵、磷、鋁、及砷之其中任一者。在一些實施例中，在沉積該摻雜的間隔件之後及在選擇性地蝕刻該芯材之前，該基板係在低於約400°C的溫度下加以退火。
沉積該摻雜的間隔件可包含：將該基板曝露於第一劑量的含矽前驅物一段不足以使該基板的表面飽和的持續時間；將該基板曝露於第二劑量的摻雜劑前驅物一段不足以使該基板的表面飽和的持續時間，以在該基板的表面上形成該含矽前驅物及該摻雜劑之部分飽和的表面；及將該基板曝露於氧化劑以形成保形之摻雜的氧化矽材料。在一些實施例中，氧化劑係氧、二氧化碳、水、一氧化二氮、及其組合的其中任一者。將基板曝露於氧化劑可包含流動由氬、氮、及氦所組成之群組的惰性氣體。在一些實施例中，容納基板的處理腔室係在執行（i）和（ii）之間加以吹洗。在一些實施例中，將基板曝露於氧化劑包含引入氧化劑及點燃電漿。
該芯材可藉由將該基板曝露於氟碳化物氣體及點燃電漿而加以蝕刻。該氟碳化物氣體可為CF4 、CHF3 、CH2 F2 、及CH3 F的其中任一者。
在一些實施例中，形成的遮罩具有小於約50 nm的節距。
該摻雜的間隔件可以在約50℃和約200℃之間的基板溫度下加以沉積。
在一些實施例中，該摻雜的間隔件包含藉由沉積一層以上氧化鍺層而沉積的含鍺材料，且該摻雜的間隔件係摻雜有磷或氬。
該摻雜的間隔件可沉積至在50 Å和300 Å之間的厚度。在一些實施例中，該芯材包含碳。
該摻雜的間隔件可具有在約1E20 at/cc和約2E22 at/cc之間的摻雜劑密度。
該摻雜劑可為硼，且沉積該一層以上摻雜劑氧化物的步驟可包含將該基板曝露於一摻雜劑前驅物，訝如TMB（硼酸三甲酯）、TEB（硼酸三乙酯）、B2 H6 （二硼烷）、三甲基硼烷、三乙基硼烷、及其組合之其中一者。
該摻雜劑可為磷，且沉積該一層以上摻雜劑氧化物的步驟包含將該基板曝露於一摻雜劑前驅物，諸如磷酸三乙酯（TEPO）（PO(OC2 H5 )3 ）；磷酸三甲酯（TMPO）（PO(OCH3 )3 ）；亞磷酸三甲酯（TMPi）（P(OCH3 )3 ）；三（二甲胺基）磷（TDMAP）（((CH3 )2 N)3 P）；三氯化磷（PCl3 ）；三（三甲矽烷基）膦（TMSP）（P(Si(CH3 )3 )3 ）；及三氯氧磷（POCl3 ）之其中一者。
另一實施態樣包含一種用於圖案化基板的設備，該設備包含：一個以上處理腔室；進入該一個以上處理腔室的一個以上氣體入口和相關聯的流量控制硬體；一低頻射頻（LFRF）產生器；一高頻射頻（HFRF）產生器；及具有至少一處理器及一記憶體的一控制器，其中該至少一處理器和該記憶體係彼此通訊連接，該至少一處理器係與該流量控制硬體、該LFRF產生器、和該HFRF產生器至少操作上連接，及該記憶體儲存電腦可執行的指令，用於控制該至少一處理器以至少控制該流量控制硬體、該HFRF產生器、及該LFRF產生器，以用於：在芯材上沉積一層以上氧化矽及沉積一層以上選自由氧化硼、氧化鎵、氧化磷、氧化鋁、及氧化砷所組成之群組的摻雜劑氧化物，以形成摻雜的間隔件材料；及相對於該摻雜的間隔件材料選擇性地蝕刻該芯材以形成一遮罩，該圖案化之芯材的蝕刻速率係比該摻雜的間隔件之蝕刻速率快在約5和約20倍之間；及使用該遮罩蝕刻一目標層。
另一實施態樣包含一種用於圖案化基板的設備，該設備包含：一個以上處理腔室；進入該一個以上處理腔室的一個以上氣體入口和相關聯的流量控制硬體；一低頻射頻（LFRF）產生器；一高頻射頻（HFRF）產生器；及具有至少一處理器及一記憶體的一控制器，其中該至少一處理器和該記憶體係彼此通訊連接，該至少一處理器係與該流量控制硬體、該LFRF產生器、和該HFRF產生器至少操作上連接，及該記憶體儲存電腦可執行的指令，用於控制該至少一處理器以至少控制該流量控制硬體、該HFRF產生器、及該LFRF產生器，以用於：在芯材上沉積一摻雜的間隔件材料，藉由：引入第一劑量的含矽前驅物一段不足以使該基板的表面飽和的持續時間，引入第二劑量的摻雜劑前驅物一段不足以使該基板的表面飽和的持續時間以在該基板的表面上形成該含矽前驅物及該摻雜劑之部分飽和的表面，及引入氧化劑以形成摻雜的間隔件材料；及相對於該摻雜的間隔件材料選擇性地蝕刻該芯材以形成一遮罩，該圖案化之芯材的蝕刻速率係比該摻雜的間隔件之蝕刻速率快在約5和約20倍之間；及使用該遮罩蝕刻一目標層。
這些及其他實施態樣係參照圖示進一步描述於下。
為了透徹理解本發明的實施例，在以下的敘述中說明眾多具體細節。所揭示的實施例可以不具有某些或全部這些具體細節而加以實施。另一方面，未詳細說明眾所周知的製程操作，以不要不必要地模糊所揭示的實施例。雖然所揭示的實施例將結合具體的實施例加以描述，但可理解其係非意圖限制所揭示的實施例。
下面所揭示的實施方式描述在基板（諸如晶圓、基板、或其他工件）上之材料的沉積。工件可具有各種形狀、尺寸、及材料。在此申請案中，術語「半導體晶圓」、「晶圓」、「基板」、「晶圓基板」、及「部分製造的積體電路」係可互換地加以使用。在此技術領域中具有通常技術者應理解術語「部分製造的積體電路」可意指在其上積體電路製造的許多階段之任一者期間的矽晶圓。
圖案化方法係在許多半導體製造製程中加以使用。特別是，雙重圖案化已被用以將光微影技術擴展超出其光學極限。雙重圖案化係將光微影技術擴展超出其光學極限的一示例技術，且現在係在此業界針對小於約80 nm的任何節距廣泛地加以使用。目前的雙重圖案化技術通常使用側壁間隔件以兩個遮罩步驟圖案化溝槽。在正型及負型雙重圖案化製程兩者中之雙重圖案化（特別是線圖案化）的方法，已包含間隔件及遮罩的使用。舉例而言，在圖1A-1F中，基板100係針對正型雙重圖案化方案加以顯示。然而，在圖1A-1F中，在芯材與間隔件材料之間之差的蝕刻選擇性導致差的、不穩定、及不堅固的遮罩，且從而導致差的蝕刻目標層。圖2提供整個正型雙重圖案化方案的製程流程圖。圖1A-1F及2將一起討論。
參照圖2，在操作201中，具有圖案化之芯材和目標層的基板係加以提供。圖1A提供具有底層101、目標層102、及圖案化之芯材106之此種基板100的示例。
參照圖2，在操作203中，間隔件材料係在基板上保形地加以沉積。圖1B顯示在芯材106上保形地沉積之間隔件材料104。
參照圖2，在操作205中，基板係加以回蝕且芯材係選擇性地加以蝕刻，以形成由間隔件材料製成的遮罩。返回至圖1C，間隔件材料114係加以回蝕以曝露芯材116。此外，間隔件材料114係定向地加以蝕刻以移除在底部108處的間隔件材料114。在圖1D中，芯材116係使用乾蝕刻化學品相對於間隔件材料114選擇性地加以蝕刻。然而，由於芯材相對於傳統間隔件材料之差的蝕刻選擇性，所以蝕刻導致不均勻之經蝕刻的間隔件材料114，諸如沿側壁114s所示。圖1D顯示間隔件材料114作為用於後續蝕刻的遮罩。注意由於相對於間隔件材料114移除芯材116之差的蝕刻選擇性，間隔件材料114的品質係劣化的。
返回至圖2，在操作207中，在基板上的目標層係使用遮罩加以蝕刻。在圖1E中，間隔件材料114係用作遮罩以蝕刻目標層102，導致差之圖案化的目標層112。該遮罩可在圖1F中加以移除，以在基板上在底層101上方留下殘餘之圖案化的目標層112。注意因為用於圖案化目標層的遮罩係劣化的、不穩定、及不堅固，所以得到的目標層112之圖案具有差的品質。目前的方法提供差的、不穩定的、及不堅固的遮罩，其係無法在半導體中提供高深寬比特徵部的有效形成。
因為對於期望的圖案之節點縮小，所以當芯材係使用乾蝕刻序列加以蝕刻時，獨立間隔件之較高的選擇性係期望的。已採用一些技術以選擇性地蝕刻芯材。一種技術包含使用不同的間隔件材料，諸如高模數的氧化鈦材料。然而，使用新的間隔件材料包含可能昂貴之新的沉積硬體及新的蝕刻化學品之實施方式，從而增加製造的總成本。此外，金屬氧化物間隔件使用不同的芯材，諸如非晶矽。由於非晶矽蝕刻輪廓係較難取得，所以此造成整合難題。因此，由於氧化矽之低操作成本及處理的容易性，所以氧化矽係通常用於間隔件材料。此外，間隔件材料係根據蝕刻時形成的副產品而加以選擇。舉例而言，使用含氟蝕刻化學品蝕刻含鈦間隔件材料導致在50℃為固體之氟化鈦的形成，且因此包含加熱硬體之步驟以自腔室表面移除副產物材料。相比之下，如在某些揭示的實施例中使用之摻雜的間隔件材料（諸如硼摻雜或磷摻雜的間隔件材料），係能夠形成與現有的清潔硬體相容的揮發性氟化物。
另一種技術係在沉積間隔件材料的反應期間調節溫度或電漿能量以實現較高的膜密度，從而降低乾蝕刻速率及改善芯材相對於間隔件材料的蝕刻選擇性。然而，使用高能電漿或高溫以形成氧化矽間隔件材料可能導致對敏感性之芯材的損壞。舉例而言，較高的溫度增加在芯材–氧化物介面處的粗糙度，且較高的電漿能量將導致較高的電漿密度，其可能灰化芯材，導致嚴重的圖案崩壞問題或增加的線邊緣粗糙度。
本文提供使用正型圖案化方案圖案化基板的方法及設備，該正型圖案化方案使用具有相對於芯材之低的乾蝕刻速率之摻雜的間隔件材料。方法包含摻雜氧化矽及/或氧化鍺膜，在用於四重圖案化方案的雙重圖案化中作為間隔件材料。示例摻雜劑包含硼、鎵、磷、砷、鋁、及鉿。方法亦包含藉由ALD形成DxOy/SiO2 奈米積層，其中D係下列摻雜劑的其中任一者或其任何組合：硼、鎵、磷、砷、鋁、及鉿。DxOy中的x和y值取決於使用的摻雜劑D。舉例而言，在一些實施例中，對於氧化硼，x可為2且y可為3而為B2 O3 。在一些實施例中，金屬摻雜劑（諸如鋁）可加以使用，使得鋁酸鹽或摻雜鋁的矽酸鹽係加以形成。鋁酸鹽及摻雜鋁的矽酸鹽可與含碳芯材一起使用（雖然氧化鈦間隔件材料係如上所述與非晶矽芯材相容）。在各種實施例中，非鈦的金屬摻雜劑可加以使用。通常，x：y的比例可為1：1、1：2、1：3、2：3、及3：4的其中任一者。應理解，「DxOy/SiO2 」的奈米積層構成包含DxOy及SiO2 二者的材料。一些實施例可包含在沉積摻雜的間隔件材料之後退火基板，以增加摻雜劑的濃度，增加膜品質，增加膜密度，及/或允許摻雜劑在間隔件材料內更均質地加以分佈，且從而形成均質之摻雜的間隔件材料。所揭示的實施例相對於在含碳芯材上用作間隔件材料之傳統沉積的氧化矽膜，增加至少約15%至20%的蝕刻選擇性。舉例而言，芯材相對於使用各種所揭示的實施例沉積之摻雜的間隔件材料之蝕刻選擇性可為至少約5：1。
應理解摻雜的間隔件可包含被驅動進入間隔件材料的摻雜劑及摻雜劑氧化物與間隔件氧化物材料之交替層。進一步理解根據各種所揭示的實施例，被驅動進入間隔件材料的摻雜劑可為化學上關於摻雜劑前驅物或摻雜劑源的物種，上述摻雜劑前驅物或摻雜劑源用於沉積摻雜劑氧化物層及/或用於以次飽和劑量吸附在基板之上。舉例而言，摻雜劑前驅物可為含磷化合物，且摻雜劑本身可為在含磷化合物內的磷原子。
圖3和4提供用於執行根據某些揭示的實施例之方法的製程流程圖。圖3提供用於執行一方法的製程流程圖，該方法包含藉由沉積間隔件材料與摻雜劑氧化物材料之交替的層而在芯材上形成摻雜的間隔件。圖4提供藉由執行共沉積方法而在芯材上形成摻雜的間隔件之製程流程圖，該共沉積方法包含藉由以下步驟沉積摻雜的間隔件材料：使用間隔件材料前驅物（例如含矽前驅物或含鍺前驅物）使基板次飽和，及使用摻雜劑前驅物使該基板次飽和，以形成包含間隔件材料前驅物及摻雜劑前驅物二者的吸附層，接著引入氧化劑以形成摻雜的間隔件材料。使用ALD沉積摻雜的氧化矽之方法係進一步在於2015年2月17日授證之美國專利第8,956,983號中加以描述，該美國專利案的標題為“CONFORMAL DOPING VIA PLASMA ACTIVATED ATOMIC LAYER DEPOSITION AND CONFORMAL FILM DEPOSITION”，其全部內容於此藉由參照及為了所有目的納入本案揭示內容。
應理解在圖3和4中執行的操作係在諸如圖2顯示的圖案化方案上加以執行。圖2的操作201和205係被包含在圖3和4中，但應理解這些操作可根據使用的圖案化方案而有所不同。舉例而言，雙重圖案化方案和四重圖案化方案可具有不同及/或額外的操作。
參照圖3，在操作201中，具有在目標層上之圖案化的芯材之基板係加以提供。在各種實施例中，基板係半導體基板。基板可為矽晶圓，包含具有一或多層材料（諸如介電的、導電的、或半導體材料）沉積於其上的晶圓，例如200mm的晶圓、300mm的晶圓、或450mm的晶圓。
基板可包含圖案化的芯材。芯材可為光阻或可由非晶形碳材料或非晶形矽材料製成。在一些實施例中，芯材可為透明的。芯材可藉由諸如電漿加強化學氣相沉積（PECVD）的沉積技術加以沉積，而該沉積技術可包含在沉積腔室內自包含烴前驅物的沉積氣體產生電漿。烴前驅物可由化學式Ca Hb 加以定義，其中a係在2至10之間的整數，而b係在2至24之間的整數。示例包含甲烷（CH4 ）、乙炔（C2 H2 ）、乙烯（C2 H4 ）、丙烯（C3 H6 ）、丁烷（C4 H10 ）、環己烷（C6 H12 ）、苯（C6 H6 ）、及甲苯（C7 H8 ）。包含高頻（HF）功率及低頻（LF）功率的雙射頻（RF）電漿源可加以使用。芯材係在加以圖案化之前在目標層上加以沉積。
目標層可為最終被圖案化的層。舉例而言，目標層可為半導體、介電質、或其他層，且可由矽（Si）、氧化矽（SiO2 ）、氮化矽（SiN）、或氮化鈦（TiN）所製成。目標層可藉由ALD、電漿加強的ALD（PEALD）、化學氣相沉積（CVD）、或其他合適的沉積技術加以沉積。圖5A顯示基板500的示例，基板500包含目標層502和圖案化的芯材506。
操作302-312可在約50℃和約200℃之間的溫度下、及在約1.0托和約9.0托之間的壓力下加以執行。此處描述的方法可包含ALD。舉例而言，在圖3中，操作302-312可構成ALD的一循環。ALD係一種使用順序式自限制反應沉積薄的材料層之技術。ALD製程使用表面介導沉積反應以循環地逐層沉積膜。作為示例，ALD循環可包含以下操作：（i）前驅物的遞送/吸附，（ii）自腔室吹洗前驅物，（iii）第二反應物的遞送及選用地點燃電漿，及（iv）自腔室吹洗副產物。在基板表面上形成膜之在第二反應物與吸附的前驅物之間的反應影響膜組成及特性，諸如不均勻性、應力、濕蝕刻速率、乾蝕刻速率、電特性（例如崩潰電壓及漏電流）等。
在ALD製程的一個示例中，包含一群表面活性部位的基板表面係曝露於在提供至容納基板之腔室的劑量下之第一前驅物（諸如含矽前驅物）的氣相分佈。此第一前驅物的分子係被吸附至基板表面之上，包含第一前驅物的化學吸附物種及/或物理吸附分子。應理解當化合物係如此處所述吸附至基板表面之上時，所吸附的層可包含該化合物及該化合物的衍生物。舉例而言，含矽前驅物之吸附層可包括含矽前驅物及含矽前驅物的衍生物。在一個第一前驅物劑量之後，腔室係接著抽空以移除殘留在氣相之大部分或所有第一前驅物，使得主要是或僅吸附的物種保留。在一些實施方式中，腔室可能未完全抽空。舉例而言，反應器可加以抽空，使得氣相之第一前驅物的分壓係足夠低以緩和反應。第二反應物（諸如含氧氣體）係引至腔室，使得這些分子的其中一些與吸附在表面上的第一前驅物反應。在一些製程中，第二前驅物立即與所吸附的第一前驅物反應。在其他實施例中，第二反應物僅在後續施加活化源（諸如電漿）之後反應。腔室可接著再次抽空以移除未受束縛的第二反應物分子。如上所述，在一些實施例中，腔室可不完全抽空。額外的ALD循環可用以建立膜厚度。
在一些實施方式中，ALD方法包含電漿活化。如本文所述，此處描述的ALD方法及設備可為保形膜沉積（CFD）方法，其係在下列文件中一般性地加以描述：於2011年4月11日申請的美國專利第8,728,956號，該美國專利的標題為“PLASMA ACTIVATED CONFORMAL FILM DEPOSITION”；及於2011年4月11日申請的美國專利申請案公開號第2011/0256734號，該美國專利申請案的標題為“SILICON NITRIDE FILMS AND METHODS”，其全部內容於此藉由參照納入本案揭示內容。
參照圖3，在操作302中，基板係曝露於間隔件材料前驅物以將前驅物吸附在基板表面之上。在一些實施例中，前驅物可吸附在至少約80%的表面活性位置之上。在一些實施例中，前驅物可吸附在基板之上以使基板的表面完全飽和，使得前驅物吸附在芯材的曝露表面和目標層的曝露區域之上。將基板曝露於間隔件材料前驅物的持續時間可在約0.1秒和約2秒之間。
間隔件材料前驅物係依據用於間隔件的材料加以選擇。間隔件材料可為氧化矽或氧化鍺。對於氧化矽間隔件，間隔件材料前驅物可為含矽前驅物。適合根據所揭示的實施例使用之含矽前驅物包含聚矽烷（H3 Si‑(SiH2 )n ‑SiH3 ），其中n＞ 0。矽烷的示例係矽烷（SiH4 ）、二矽烷（Si2 H6 ）、及有機矽烷（諸如甲矽烷、乙矽烷、異丙基矽烷、叔丁基矽烷、二甲基矽烷、二乙基矽烷、二叔丁基矽烷、烯丙基矽烷、二級丁基矽烷、叔己基矽烷、異戊基矽烷、叔丁基二矽烷、二叔丁基二矽烷等）。
鹵矽烷包含至少一鹵基團，且可包含或可不包含氫及/或碳基團。鹵矽烷的例子為碘矽烷、溴矽烷、氯矽烷、及氟矽烷。雖然鹵矽烷（尤其是氟矽烷）當點燃電漿時可形成可蝕刻矽材料的反應性鹵化物物種，但在一些實施例中，當點燃電漿時，鹵矽烷可能不會被引至腔室，所以可減輕來自鹵矽烷之反應性鹵化物物種的形成。具體的氯矽烷係四氯矽烷、三氯矽烷、二氯矽烷、一氯矽烷、氯烯丙基矽烷、氯甲基矽烷、二氯甲基矽烷、氯二甲基矽烷、氯乙基矽烷、叔丁基氯矽烷、二叔丁基氯矽烷、氯異丙基矽烷、氯二級丁基矽烷、叔丁基二甲基氯矽烷、叔己基二甲基氯矽烷等。
胺基矽烷包含鍵結至矽原子的至少一氮原子，但亦可包含氫、氧、鹵素、及碳。胺基矽烷的例子係一、二、三、及四胺基矽烷（分別是H3 Si(NH2 )、H2 Si(NH2 )2 、HSi(NH2 )3 、及Si(NH2 )4 ,），及取代的一、二、三、及四胺基矽烷，例如：叔丁基胺基矽烷、甲基胺基矽烷、叔丁基矽烷胺、二（叔丁基胺基）矽烷（SiH2 (NHC(CH3 )3 )2 （BTBAS））、矽基胺甲酸叔丁酯（tert-butyl silylcarbamate）、SiH(CH3 )-(N(CH3 )2 )2 、SiHCl‑(N(CH3 )2 )2 、(Si(CH3 )2 NH)3 等。胺基矽烷之進一步的示例為三矽基胺（(N(SiH3 )3 ）。
在操作304中，容納基板的處理腔室可加以吹洗以移除沒有吸附在基板表面之上的前驅物。吹洗腔室可包含流動吹洗氣體或清掃氣體，該吹洗氣體或清掃氣體可為用於其他操作的載體氣體，或可為不同的氣體。在各種實施例中，吹洗氣體係惰性氣體。示例惰性氣體包含氬、氮、及氦。在一些實施例中，吹洗可包含抽空腔室。示例吹洗氣體包含氬、氮、氫、及氦。在一些實施例中，操作304可包含用於抽空處理腔室的一個以上抽空子階段。或者，應理解在一些實施例中操作304可加以省略。操作304可具有任何合適的持續時間，諸如在約0.1秒和約2秒之間。
在操作310中，在將吸附的前驅物轉變成間隔件材料之條件下，將基板曝露於氧化劑，且將電漿點燃。舉例而言，在氧化矽間隔件係加以沉積的情況下，吸附在基板表面之上的含矽前驅物與氧化電漿反應以形成氧化矽。示例性的氧化劑包含氧氣、水、二氧化碳、一氧化二氮、及其組合。
電漿能量係加以提供，以將第二反應物（諸如含氧氣體）活化成與第一前驅物之吸附層反應的離子和自由基及其他活化的物種。舉例而言，電漿可直接或間接地活化含氧氣體分子以形成氧自由基或離子。
用於在基板上形成間隔件材料的電漿條件係根據使用的氧化劑類型加以選擇。在一些實施例中，電漿係加以點燃在約0.25秒和約10秒之間的一段時間。
在各種實施例中，被點燃的電漿可為單或雙射頻電漿。單頻電漿通常（但不一定是）僅有高頻（HF），而雙頻電漿通常亦包含低頻（LF）分量。在各種實施例中，電漿係原位電漿，使得電漿係在腔室內的基板表面正上方加以形成。該原位電漿可以在每基板面積在約0.2122 W/cm2 和約2.122 W/cm2 間的功率加以點燃。舉例而言，對於處理四個300 mm晶圓的腔室，功率的範圍可在約200 W至約6000 W。舉例而言，用於ALD製程的電漿可藉由使用兩個電容耦合板將射頻（RF）場施加至氣體而加以產生。藉由RF場之在板之間之氣體的離子化點燃電漿，在電漿放電區域產生自由電子。這些電子係藉由RF場加速，且可能與氣相反應物分子碰撞。這些電子與反應物分子的碰撞可能形成參與沉積製程的自由基物種。應理解RF場可藉由任何合適的電極加以耦合。在各種實施例中，具有至少約13.56 MHz、或至少約27 MHz、或至少約40 MHz、或至少約60 MHz之頻率的高頻電漿係加以使用。在一些實施例中，基於微波的電漿可加以使用。電極的非限制性示例包含處理氣體分配噴淋頭及基板支撐底座。應理解用於ALD製程的電漿可藉由除了RF電場對氣體的電容耦合之外的一個以上合適的方法加以形成。在一些實施例中，電漿係遠程電漿，使得氧化劑係在腔室上游的遠程電漿產生器加以點燃，接著被遞送至容納基板的腔室。
在操作312中，處理腔室可加以吹洗以移除任何過量之來自在氧化劑與間隔件材料前驅物之間的反應之副產物，及移除未與基板表面上之間隔件材料前驅物反應的過量氧化劑。用於操作312的製程條件可為上面關於操作304描述之那些的其中任一者。在一些實施例中，腔室係使用以在約5 slm和約30 slm之間的流率流動之惰性氣體加以吹洗。
在操作314中，摻雜劑氧化物係在基板上加以沉積。應理解在一些實施例中，間隔件材料可在沉積摻雜劑氧化物之前加以沉積，而在一些實施例中，摻雜劑氧化物可在沉積間隔件材料之前加以沉積。摻雜劑氧化物係使用包含但不限於原子層沉積、化學氣相沉積、濺鍍、及旋塗方法的任何合適技術加以沉積。在基板上沉積的摻雜劑氧化物可為氧化硼、氧化磷、氧化鋁、氧化砷、氧化鉿、氧化鎵、及其組合的其中任一者。雖然此處描述的實施例包含硼摻雜劑和磷摻雜劑，但應理解用於沉積任何摻雜劑氧化物的合適前驅物可加以使用。
為了沉積氧化硼，下列含硼前驅物的任一者可加以使用：TMB（硼酸三甲酯）、TEB（硼酸三乙酯）、B2 H6 （二硼烷）、三甲基硼烷、三乙基硼烷、及其組合。在另一示例中，為了沉積磷摻雜的氧化矽膜，磷前驅物可加以使用，諸如磷酸三乙酯（TEPO）（PO(OC2 H5 )3 ）；磷酸三甲酯（TMPO）（PO(OCH3 )3 ）；亞磷酸三甲酯（TMPi）（P(OCH3 )3 ）；三（二甲胺基）磷（TDMAP）（((CH3 )2 N)3 P）；三氯化磷（PCl3 ）；三（三甲矽烷基）膦（TMSP）（P(Si(CH3 )3 )3 ）；及三氯氧磷（POCl3 ）。
藉由ALD沉積的摻雜劑氧化物可包含將基板曝露於摻雜劑前驅物，選用性地吹洗處理腔室，將基板曝露於氧化電漿，選用性地吹洗處理腔室，及選用性地重複這些操作。基板可曝露於摻雜劑前驅物約0.1秒和約5秒之間的劑量時間。摻雜劑前驅物可與諸如氬的載體氣體一起流動，其中氬係以在約200 sccm和約5000 sccm之間的流率加以流動。吹洗操作可加以執行在約0.1秒和約5秒之間的持續時間。基板可曝露於氧化電漿在約0.1秒和約5秒之間的持續時間。對於四個基板，電漿可以在約200 W和約6000 W之間的RF功率加以點燃。在曝露於氧化電漿之後執行的吹洗操作可加以執行在約0.1秒和約5秒之間的持續時間。用於吹洗操作的惰性氣體流可為在約5 slm和約30 slm之間，用於在曝露於氧化電漿之後執行的吹洗操作。摻雜劑氧化物的沉積可在約1.0托和約9.0托之間的腔室壓力下加以執行。
在各種實施例中，摻雜劑氧化物與間隔件材料之交替的層可在基板上加以沉積，使得操作302-314係選用性地加以重複。任何數量之間隔件材料的層可針對各摻雜劑氧化物層加以沉積。舉例而言，在間隔件材料中之期望的摻雜劑的量可藉由選擇間隔件材料層對摻雜劑氧化物層的相對比率而加以調節。在一些實施例中，一摻雜劑氧化物層可針對藉由PEALD沉積之每約三至約五層的氧化矽而藉由ALD加以沉積。
在操作316中，基板可選用性地加以退火。退火可在高達約400℃（諸如在約150℃和約400℃之間）的基板溫度下加以執行。退火可在包含間隔件材料摻雜劑氧化物的基板上重新排列分子及沉積材料，使得摻雜的間隔件材料大致均質的。通常，均質可定義為在整個間隔件材料具有均勻分散的摻雜劑。在一些實施例中，摻雜劑可在約1E20和約5E22 at/cc之間（諸如在約8E21和約1.8E22 at/cc之間）的密度在間隔件材料中加以沉積。
操作302-316可用以沉積具有在約50 Å和約300 Å之間的厚度之摻雜的間隔件。使用所揭示之實施例沉積的間隔件可具有至少約1：5（諸如在約1：5和約1：20之間）之相對於含碳芯材的蝕刻選擇性。也就是說，含碳芯材的蝕刻速率可相較於摻雜的間隔件之蝕刻速率快至少5倍。芯材對摻雜的間隔件材料之蝕刻選擇性可在約5：1和約20：1之間。
在操作205中，基板可加以回蝕且芯材係選擇性地加以蝕刻，以形成由間隔件製成的遮罩。在操作207中，間隔件遮罩可用以蝕刻在基板上的目標層。所揭示的實施例可用做針對自對準雙重圖案化和自對準四重圖案化方案之正型圖案化方案的一部分。操作205和207可使用上面關於圖2描述的蝕刻化學品和技術加以執行。
圖4提供根據某些揭示的實施例使用之形成摻雜的間隔件材料之替代方法。操作201、205、及207對應於以上關於圖2描述的操作201、205、及207。應理解用以回蝕基板的蝕刻化學品可為任何傳統的蝕刻化學品，但在操作402-416中沉積之摻雜的間隔件增加蝕刻選擇性，使得芯材相較於間隔件材料蝕刻快至少5倍。
在操作201之後，在操作402中，基板係曝露於間隔件材料前驅物一段不足以使用間隔件材料前驅物飽和基板表面的持續時間。以在基板表面上形成間隔件材料前驅物的次飽和層之條件，將間隔件材料前驅物以次飽和劑量加以引導至基板。在一些實施例中，ALD循環的劑量階段在前驅物接觸基板以均勻地使表面飽和之前結束。舉例而言，曝露的持續時間可在此操作中加以減少。通常，前驅物流係在此時點加以關閉或轉向，且僅有吹洗氣體流動。藉由在此次飽和狀態下操作，ALD製程減少循環時間且提高生產率。然而，因為前驅物吸附係非為飽和限制的，所以吸附的前驅物濃度可在整個基板表面稍微變化。在次飽和狀態下操作之ALD製程的示例係在於2013年10月23日申請的美國專利申請案第14/061,587號中加以提供，該美國專利申請案的標題為“SUB SATURATED ATOMIC LAYER DEPOSITION AND CONFORMAL FILM DEPOSITION”，其全部內容於此藉由參照納入本案揭示內容。
選擇的間隔件材料前驅物可為以上關於圖3的操作302描述之那些的其中任一者。
在操作404中，處理腔室可加以吹洗，以移除過量的氣相前驅物。操作404可包含以上關於圖3的操作304描述之製程條件及吹洗氣體的其中任一者。
在操作406中，基板係曝露於次飽和劑量的摻雜劑前驅物以將摻雜劑前驅物吸附在基板表面之上。在此操作期間，摻雜劑可吸附在未被間隔件材料前驅物佔據之基板表面上的活性位置之上。在這樣的劑量之後，包含間隔件材料前驅物和摻雜劑兩者之大致或完全飽和的層係在基板的表面上。注意雖然操作402和406係在此處依序加以討論，但應理解在一些實施例中，操作402可在操作406之前加以執行，而在一些實施例中，操作406可在操作402之前加以執行。
在操作408中，處理腔室可加以吹洗以自腔室移除過量的氣相摻雜劑。吹洗製程條件及吹洗氣體可為以上關於圖3的操作304描述之那些的其中任一者。應理解在一些實施例中，用於操作408的吹洗氣體和製程條件可能與操作404的吹洗氣體和製程條件不同。此外，在一些實施例中，用於操作408的吹洗氣體和製程條件可能與操作404的吹洗氣體和製程條件相同。
在操作410中，以在基板上形成摻雜的間隔件材料之條件，將基板曝露於氧化劑，且將電漿點燃。氧化劑電漿與在基板表面上的摻雜劑前驅物和在基板表面上的間隔件材料前驅物兩者反應，以在基板上形成摻雜的間隔件材料。舉例而言，為了沉積硼摻雜的氧化矽間隔件，操作410可包含流動氧氣及點燃電漿，以將吸附在基板表面之上的含矽前驅物和含硼前驅物轉變為氧化矽和氧化硼，從而形成硼摻雜的氧化矽膜。
在操作412中，基板可使用上面關於操作304描述的任何條件和吹洗氣體選用性地加以吹洗。
操作402-412可選用性地重複任何合適數量的循環，以沉積具有期望厚度之摻雜的間隔件材料。在一些實施例中，摻雜劑次飽和劑量可能不在每一循環中皆加以執行。
在操作416中，基板可選用性地加以退火，以形成更均質之摻雜的間隔件。退火製程條件可為以上關於圖3的操作316描述之那些的其中任一者。
在操作205中，基板可加以回蝕且芯材可選擇性加以蝕刻，以在基板上留下摻雜的間隔件材料作為遮罩。操作402-416可用以沉積具有在約50 Å和約300 Å之間的厚度之摻雜的間隔件。使用所揭示的實施例沉積的間隔件可具有至少約1：5（諸如在約1：5和約1：20之間）之相對於含碳芯材的蝕刻選擇性。也就是說，含碳芯材的蝕刻速率可相較於摻雜的間隔件之蝕刻速率快至少5倍。芯材對摻雜的間隔件材料之蝕刻選擇性可在約5：1和約20：1之間。
在操作207中，基板的目標層可使用摻雜的間隔件作為遮罩加以蝕刻。關於圖4的實施例可用於正型圖案化方案，諸如在自對準雙重圖案化和自對準四重圖案化方案中使用的那些。
圖5A-5F提供經歷各種揭示的實施例之基板500之示例的一系列示例性圖示。圖5A顯示具有底層501、目標層502、及圖案化之芯材506的基板500。在各種實施例中，在圖5A中顯示的基板可為以上關於圖2、3、及4描述之在操作201中提供的基板。
在圖5B中，摻雜的間隔件材料504係在芯材506上保形地加以沉積。摻雜的間隔件材料504可使用如上面關於圖3描述之間隔件材料和摻雜劑氧化物的層之交替沉積而加以沉積。舉例而言，摻雜的間隔件材料504可藉由每三層氧化矽而沉積一層氧化硼而加以沉積，其中氧化硼和氧化矽係皆使用PEALD技術加以沉積。或者，摻雜的間隔件材料504可藉由以下步驟沉積：在基板上執行間隔件材料前驅物和摻雜劑前驅物的次飽和劑量以形成間隔件材料前驅物和摻雜劑前驅物兩者的吸附層，及使用如上面關於圖4描述之氧化劑和電漿使吸附層反應。舉例而言，在一些實施例中，含矽前驅物可在表面之上加以次飽和且含硼前驅物可在表面之上加以次飽和，以在基板表面上形成含矽前驅物和含硼前驅物之吸附層。該吸附層可接著與氧化電漿反應，以形成硼摻雜的氧化矽膜。此等操作可接著加以重複一次以上，以形成較厚之硼摻雜的氧化矽間隔件，諸如在圖5B中顯示之摻雜的間隔件材料504。摻雜的間隔件材料504亦可加以退火以形成均質膜。
在圖5C中，基板係諸如藉由化學機械平坦化（CMP）技術加以回蝕，且基板可進一步定向地加以蝕刻以移除在底部508處之摻雜的間隔件材料。此蝕刻操作係加以執行，使得摻雜的間隔件材料504之完整性係加以維持，且蝕刻係加以執行以打開間隔件材料且曝露芯材516，如圖5C所示。在一些實施例中，此操作可包含定向的離子濺射技術或使用碳氟蝕刻化學品的乾蝕刻技術。
在操作5D中，來自圖5C的芯材516係選擇性地加以蝕刻，以留下殘留在基板上作為遮罩之摻雜的間隔件材料514。芯材516係以相較於摻雜的間隔件材料514之蝕刻速率快至少5倍的蝕刻速率加以蝕刻。與圖5A相比，在圖5D中顯示的基板係加以製備，以用以作為自對準雙重圖案化遮罩而蝕刻目標層502，其中節距係加以減半。改進的蝕刻選擇性維持間隔件材料514的光滑側壁而沒有損害間隔件材料514。
在圖5E中，目標層512係使用摻雜的間隔件材料514作為遮罩而加以蝕刻。因為芯材對摻雜的間隔件材料之蝕刻選擇性係改善，所以用作遮罩之摻雜的間隔件材料514造成在目標層512中之高品質的蝕刻輪廓。
在圖5F中，摻雜的間隔件材料514係加以移除，在基板上留下經蝕刻的目標層512。與圖1F相比，經蝕刻的目標層512具有良好的蝕刻輪廓。
應理解，含碳材料對摻雜的間隔件材料之蝕刻速率和蝕刻選擇性可藉由改變基板的溫度（例如，固持基板之底座所設定的溫度）、增加電漿功率、及增加惰性氣體流量（例如氬氣流量）以進一步加以調節，以進一步降低摻雜的間隔件材料之蝕刻速率。諸如本文描述之後沉積退火亦可用以降低蝕刻速率。設備
圖6描繪一原子層沉積（ALD）處理工作站600之實施例的示意說明，該處理工作站600具有用於維持低壓環境的處理腔體602。複數個ALD處理工作站600可被包含在共同的低壓處理工具環境中。舉例而言，圖7描繪多工作站式處理工具700的一實施例。在一些實施例中，ALD處理工作站600的一個以上硬體參數（包含以下詳細探討者）可由一個以上電腦控制器650以編程方式加以調整。
ALD處理工作站600與反應物遞送系統601a呈流體連通，該反應物遞送系統601a用於將處理氣體遞送至分配噴淋頭606。反應物遞送系統601a包含混合容器604，該混合容器604用於混合及/或調整處理氣體（諸如含矽前驅物氣體、摻雜劑氣體、或氧化劑氣體）以遞送至噴淋頭606。一個以上混合容器入口閥620可控制處理氣體導入混合容器604。用於相對於摻雜的間隔件材料選擇性蝕刻芯材之所揭示的實施例，可在一或多個處理腔室內加以執行。舉例而言，雖然摻雜的間隔件材料可在諸如ALD處理工作站600的處理腔室內加以沉積，ALD處理工作站600可為諸如下面關於圖7及9描述之較大的工具或設備之一部分。蝕刻操作可在諸如下面關於圖8描述之單獨的處理腔室內加以執行。
作為一個例子，圖6的實施例包含一氣化點603，用於將待供應至混合容器604的液體反應物氣化。在一些實施例中，氣化點603可為加熱的氣化器。從此等氣化器產生之飽和的反應物蒸氣可能在下游遞送管路內凝結。不相容的氣體曝露於凝結的反應物可能產生小顆粒。這些小顆粒可能堵塞管路、妨礙閥操作、污染基板等。解決這些問題的一些方法包含吹洗及/或抽空遞送管路以移除殘留的反應物。然而，吹洗遞送管路可能增加處理工作站的循環時間、降低處理工作站的生產率。因此，在一些實施例中，氣化點603下游的遞送管路可為伴熱的（heat traced）。在一些實例中，混合容器604亦可為伴熱的。在一非限制性的示例中，氣化點603下游的管路具有從大約100℃延伸至在混合容器604處大約150℃的漸增溫度分布。
在一些實施例中，液體前驅物或液體反應物可在液體注射器加以氣化。舉例而言，液體注射器可將液體反應物的脈衝注入至混合容器上游的載體氣流內。在一實施例中，液體注射器可藉由將液體自一較高壓力至較低壓力驟沸而氣化反應物。在另一實施例中，液體注射器可將液體霧化成分散的微滴，其隨後在加熱的遞送管內加以氣化。較小的液滴可比較大的液滴更快氣化，縮短液體注入和完全氣化之間的延遲。較快的氣化可降低自氣化點603下游之管路的長度。在一情況下，液體注射器可直接安裝至混合容器604。在另一情況下，液體注射器可直接安裝至噴淋頭606。
在一些實施例中，氣化點603上游的液體流量控制器（LFC）可加以設置，以控制用於氣化及遞送至處理工作站600之液體的質量流量。舉例而言，LFC可包含位在LFC下游的熱質量流量計（MFM）。LFC的柱塞閥可接著響應回授控制訊號而加以調整，該回授控制訊號係由與MFM電連通之一比例-積分-微分作用（PID, proportional-integral-derivative）控制器加以提供。然而，使用回授控制可能耗用一秒以上以穩定液體流量。此可能延長供給液體反應物的時間。因此，在一些實施例中，LFC可在回授控制模式與直接控制模式之間動態地切換。在一些實施例中，此可藉由將PID控制器和LFC的感測管去能而加以執行。
噴淋頭606將處理氣體朝基板612散佈。在圖6顯示的實施例中，基板612係位於噴淋頭606下方，且係顯示配置在底座608上。噴淋頭606可具有任何適合的形狀，且可具有任何適合數量及排列的埠，該等埠用於將處理氣體散佈至基板612。
在一些實施例中，底座608可加以升高或降低，以將基板612曝露於在基板612與噴淋頭606之間的容積。應理解在一些實施例中，底座高度可藉由適合的電腦控制器650以編程方式加以調整。
在另一情況下，調整底座608的高度可能允許電漿密度在製程中包含的電漿活化循環期間加以改變。在製程階段結束時，底座608在另一基板傳送階段期間可加以降低，以允許自底座608移除基板612。
在一些實施例中，噴淋頭606的位置可相對於底座608加以調整，以改變在基板612與噴淋頭606之間的容積。此外，應理解底座608及/或噴淋頭606的垂直位置可藉由在本揭示內容範圍內之任何適合的機構加以變化。在一些實施例中，底座608可包含用於旋轉基板612之方向的旋轉軸。應理解在一些實施例中，這些示例調整的其中一者以上可藉由一個以上適合的電腦控制器650以編程方式加以執行。電腦控制器650可包含以下關於圖7之控制器750所描述的任何特徵。
在電漿可如上所述使用的一些實施例中，噴淋頭606及底座608係與用於對電漿供電的射頻（RF）電源供應器614及匹配網路616電連通。在一些實施例中，電漿能量可藉由控制處理工作站壓力、氣體濃度、RF來源功率、RF來源頻率、及電漿功率脈衝時序的其中一者以上加以控制。舉例而言，RF電源供應器614及匹配網路616可在任何適合的功率下加以操作，以形成具有期望之自由基物種成分的電漿。適合功率的例子係被包含於先前敘述。同樣地，RF電源供應器614可提供任何適合頻率的RF功率。在一些實施例中，RF電源供應器614可配置成彼此獨立地控制高頻及低頻RF功率源。示例的低頻RF頻率可包含但不限於在0 kHz與500 kHz之間的頻率。示例的高頻RF頻率可包含但不限於在1.8 MHz與2.45 GHz之間、或大於約13.56 MHz、或大於27 MHz、或大於40 MHz、或大於60 MHz的頻率。應理解任何適合的參數可不連續地或連續地加以調整，以提供用於表面反應的電漿能量。
在一些實施例中，電漿可藉由一個以上電漿監視器原位監控。在一情況下，電漿功率可藉由一個以上電壓、電流感測器（例如VI探針）加以監控。在另一情況下，電漿密度及/或處理氣體濃度可藉由一個以上光學發射光譜感測器（OES）加以量測。在一些實施例中，一個以上電漿參數可基於來自此等原位電漿監視器的量測以編程方式加以調整。舉例而言，OES感測器可在回授迴路中加以使用，該回授迴路用於提供電漿功率的編程控制。應理解在一些實施例中，其他監視器可用以監控電漿及其他製程特性。此等監視器可包含但不限於紅外線（IR）監視器、聲學監視器、及壓力轉換器。
在一些實施例中，控制器650的指令可透過輸入/輸出控制（IOC）序列指令加以提供。在一示例中，用於設定製程階段之條件的指令可被包含於製程配方之相對應的配方階段中。在某些情況下，製程配方階段可依序地加以排列，使得製程階段的所有指令係與該製程階段同時執行。在一些實施例中，用於設定一個以上反應器參數的指令可被包含於一配方階段中。舉例而言，第一配方階段可包含用於設定間隔件材料前驅物氣體之流率的指令、及用於調節載體氣體之流率的指令、及該第一配方階段的時間延遲指令。第二配方階段可包含用於調節或停止間隔件材料前驅物氣體之流率的指令、用於調節載體或吹洗氣體之流率的指令、及該第二配方階段的時間延遲指令。第三配方階段可包含用於設定惰性及/或反應物氣體（例如氧化劑）之流率的指令、用於設定載體氣體（諸如氬）之流率的指令、及該第三配方階段的時間延遲指令。第四、後續的配方階段可包含用於調節或停止惰性及/或反應物氣體之流率的指令、及用於調節載體或吹洗氣體之流率的指令、及該第四配方階段的時間延遲指令。第五配方階段可包含用於調節摻雜劑前驅物氣體（諸如含硼前驅物）之流率的指令、用於調節載體或吹洗氣體之流率的指令、及該第五配方階段的時間延遲指令。第六、後續的配方階段可包含用於調節或停止惰性及/或反應物氣體之流率的指令、用於點燃電漿的指令、及用於調節載體或吹洗氣體之流率的指令、及該第六配方階段的時間延遲指令。應理解這些配方階段可在本揭示內容的範圍內以任何適合的方式進一步細分及/或加以重複。在一些實施例中，配方階段可加以選擇以引入間隔件材料前驅物氣體的次飽和劑量、引入摻雜劑前驅物氣體的次飽和劑量、引入氧化劑及點燃電漿以形成摻雜的間隔件材料。
在一些實施例中，底座608可透過加熱器610加以溫度控制。在一些實施例中，底座608可加以調節以將基板加熱至高達約400℃的溫度，用於在沉積摻雜的間隔件材料之後退火基板。此外，在一些實施例中，處理工作站600的壓力控制可藉由蝶形閥618加以提供。如圖6的實施例所示，蝶形閥618調節由下游真空泵（未顯示）提供的真空。然而，在一些實施例中，處理工作站600的壓力控制亦可藉由改變被導入處理工作站600之一個以上氣體的流率而加以調整。
如上所述，一個以上處理工作站可被包含在一多工作站式處理工具內。圖7顯示一多工作站式處理工具700之實施例的示意圖，該多工作站式處理工具700具有入站裝載鎖定部702及出站裝載鎖定部704，其中的一者或兩者可包含遠程電漿源。處於大氣壓力下的機器人706係配置成將晶圓從卡匣（經由晶圓傳送盒（pod）708裝載）通過大氣埠710而移動到入站裝載鎖定部702中。晶圓係由機器人706放置在入站裝載鎖定部702中的底座712上，將大氣埠710關閉，並將裝載鎖定部抽真空。若入站裝載鎖定部702包含遠端電漿源，則晶圓在被引入處理腔室714之前，可在裝載鎖定部中曝露於遠程電漿處理。此外，晶圓亦可同樣在入站裝載鎖定部702中被加熱，以例如將水分及吸附的氣體移除。接著，開啟通往處理腔室714的腔室傳送埠716，且另一機器人（未顯示）將晶圓放進反應器中，在該反應器中顯示的第一工作站之底座上進行處理。雖然圖7中描繪的實施例包含裝載鎖定部，但可理解在一些實施例中，晶圓進入處理工作站的直接通道可加以設置。
在圖7顯示的實施例中，所描繪的處理腔室714包含四個處理工作站（編號從1到4）。各工作站具有加熱的底座（對於工作站1顯示為718）及氣體管線入口。應理解在一些實施例中，各處理工作站可具有不同或多種用途。舉例而言，在一些實施例中，一處理工作站可在ALD與電漿加強的ALD處理模式之間切換。在一些實施例中，間隔件材料可在一處理工作站內加以沉積，且摻雜劑氧化物層可在第二處理工作站內加以沉積，使得基板可在處理工作站之間穿梭或移動以執行各種所揭示的實施例。此外或替代地，在一些實施例中，處理腔室714可包含一對以上匹配的ALD及電漿加強的ALD處理工作站。雖然所描繪的處理腔室714包含四個工作站，但應理解根據本揭示內容的處理腔室可具有任何適當數量的工作站。舉例而言，在一些實施例中，處理腔室可具有五個以上工作站，而在其他實施例中，處理腔室可具有三個或更少的工作站。
圖7描繪晶圓搬運系統790的實施例，其在處理腔室714之內傳送晶圓。在一些實施例中，晶圓搬運系統790可在各種處理工作站之間、及/或在處理工作站與裝載鎖定部之間傳送晶圓。應理解任何適當的晶圓搬運系統可加以使用。非限制性的例子包含晶圓旋轉料架及晶圓搬運機器人。圖7亦描繪系統控制器750的一個實施例，該系統控制器750用於控制處理工具700的製程條件及硬體狀態。系統控制器750可包含一個以上記憶體裝置756、一個以上大量儲存裝置754、及一個以上處理器752。處理器752可包含CPU或電腦、類比及/或數位輸入/輸出連接件、步進馬達控制器板等。
在一些實施例中，系統控制器750控制處理工具700的所有活動。系統控制器750執行系統控制軟體758，該系統控制軟體758在大量儲存裝置754內加以儲存，加載至記憶體裝置756，及在處理器752上加以執行。或者，控制邏輯可在系統控制器750中加以硬編碼。針對此等目的，可使用特殊應用積體電路、可程式化邏輯裝置（例如場可程式化閘陣列或FPGA）等。在下面的討論中，無論何處使用「軟體」或「程式碼」，可使用功能性相當的硬編碼邏輯來取代。系統控制軟體758可包含用於控制下述的指令：時序、氣體的混合、氣體流率、腔室及/或工作站壓力、腔室及/或工作站溫度、晶圓溫度、目標功率位準、RF功率位準、基板底座、卡盤、及/或基座的位置、及由處理工具700執行之特殊製程的其他參數。系統控制軟體758可以任何適合的方式加以配置。舉例而言，各種處理工具元件的副程式或控制物件可被撰寫，以控制用以執行各種處理工具製程之處理工具元件的操作。系統控制軟體758可以任何適合的電腦可讀程式語言加以編碼。
在一些實施例中，系統控制軟體758可包含輸入/輸出控制（IOC）定序指令，用於控制上述各種參數。儲存在與系統控制器750相關聯之大量儲存裝置754及/或記憶體裝置756中的其他電腦軟體及/或程式，可在一些實施例中加以使用。用於此目的之程式或程式區段的例子包含基板定位程式、處理氣體控制程式、壓力控制程式、加熱器控制程式、及電漿控制程式。
基板定位程式可包含用於處理工具元件的程式碼，該處理工具元件係用以將基板裝載至底座718之上，及控制在基板與處理工具700的其他部分之間的間距。
處理氣體控制程式可包含程式碼，用於控制氣體成分（例如含矽氣體、含氧氣體、含硼氣體、含磷氣體、及如本文描述的吹洗氣體）和流率，及選用性地用於在沉積之前將氣體流進一個以上處理工作站，以使處理工作站內的氣壓穩定。壓力控制程式可包含程式碼，用於藉由調節例如在處理工作站之排氣系統內的節流閥、進入處理工作站的氣流等而控制處理工作站內的壓力。
加熱器控制程式可包含程式碼，用於控制電流流至用以加熱基板的加熱單元。或者，該加熱器控制程式可控制熱轉移氣體（諸如氦）至基板的遞送。
電漿控制程式可包含程式碼，用於根據此處實施例在一個以上處理工作站內設定施加至處理電極的RF功率位準。
壓力控制程式可包含程式碼，用於根據此處實施例維持反應腔室內的壓力。
在一些實施例中，可能有與系統控制器750相關聯的使用者介面。該使用者介面可包含顯示螢幕、設備及/或製程條件的圖形軟體顯示器、及使用者輸入裝置（諸如指向裝置、鍵盤、觸控螢幕、麥克風等）。
在一些實施例中，由系統控制器750調整的參數可能與製程條件有關。非限制性的例子包含處理氣體成分及流率、溫度、壓力、電漿條件（諸如RF偏壓功率位準）、壓力、溫度等。這些參數可以配方的形式提供給使用者，其可利用使用者介面加以輸入。
用於監控製程的訊號可由系統控制器750的類比及/或數位輸入連接件自各種處理工具感測器加以提供。用於控制製程的訊號可在處理工具700的類比及數位輸出連接件上加以輸出。可加以監控之處理工具感測器之非限制性的例子包含質流控制器、壓力感測器（諸如壓力計）、熱電偶等。適當編程的回饋及控制演算法可與來自這些感測器的數據一起使用以維持製程條件。
系統控制器750可提供用於執行上述沉積製程的程式指令。該等程式指令可控制各種製程參數，諸如：DC功率位準、RF偏壓功率位準、壓力、溫度等。該等指令可控制參數以根據此處描述的各種實施例操作膜堆疊的原位沉積。
系統控制器750一般包含一個以上記憶體裝置及一個以上處理器，配置以執行指令使得該設備執行根據所揭示的實施例之方法。包含用於根據所揭示的實施例控制製程操作之指令的機器可讀媒體可耦接至系統控制器750。
在一些實施方式中，系統控制器750係一系統的一部分，其可為上述例子的一部分。此等系統可包括半導體處理設備，其包含一個以上處理工具、一個以上腔室、用於處理的一個以上平臺、及/或特定處理元件（晶圓底座、氣流系統等）。這些系統可與電子設備整合，該等電子設備用於在半導體晶圓或基板的處理之前、期間、及之後控制這些系統的操作。電子設備可稱作為「控制器」，其可控制該一個以上系統的各種元件或子部分。依據系統的處理條件及/或類型，系統控制器750可加以編程以控制此處揭示的任何製程，包含：處理氣體的遞送、溫度設定（例如加熱及/或冷卻）、壓力設定、真空設定、功率設定、射頻（RF）產生器設定、RF匹配電路設定、頻率設定、流率設定、流體遞送設定、位置及操作設定、出入一工具和其他轉移工具及/或與特定系統連接或介接之裝載鎖定部的晶圓轉移。
廣義地說，系統控制器750可定義為電子設備，具有各種積體電路、邏輯、記憶體、及/或軟體，其接收指令、發布指令、控制操作、啟用清潔操作、啟用端點量測等。積體電路可包含呈儲存程式指令之韌體形式的晶片、數位訊號處理器（DSP）、定義為特殊應用積體電路（ASIC）的晶片、及/或執行程式指令（例如軟體）的一個以上微處理器或微控制器。程式指令可為以各種個別設定（或程式檔案）的形式與系統控制器750通訊的指令，該等設定定義對於半導體晶圓或系統執行特殊製程的操作參數。在一些實施例中，該等操作參數可為由製程工程師定義之配方的部分，以在一或多個層、材料、金屬、氧化物、矽、二氧化矽、表面、電路、及/或晶圓的晶粒製造期間完成一個以上處理步驟。
在一些實施方式中，系統控制器750可為電腦的一部分或耦接至電腦，該電腦係與系統整合、耦接至系統、以其他方式網路連至系統、或以上方式組合。舉例而言，系統控制器750可為在「雲端」或晶圓廠主機電腦系統的整體或部分，可允許晶圓處理的遠端存取。該電腦可允許針對系統的遠端存取以監控製造操作的當前進度，檢查過往製造操作的歷史，檢查來自複數個製造操作的趨勢或性能度量，以改變目前處理的參數，以設定目前操作之後的處理步驟，或啟動新的製程。在一些例子中，遠程電腦（例如伺服器）可經由網路提供製程配方給系統，該網路可包含區域網路或網際網路。遠程電腦可包含使用者介面，其允許參數及/或設定的輸入或編程，這些參數及/或設定係接著從遠程電腦被傳遞至系統。在一些例子中，系統控制器750接收數據形式的指令，該數據指定於一或多個操作期間將被執行之各個處理步驟的參數。應理解參數可專門用於將執行之製程的類型與配置系統控制器750以介接或控制之工具的類型。因此，如上所述，系統控制器750可為分散式的，諸如藉由包含一個以上分散的控制器，其由網路連在一起且朝共同的目的（諸如此處描述的製程及控制）作業。一個用於此等目的之分散式控制器的例子將為腔室上的一個以上積體電路，連通位於遠端（諸如在平台級或作為遠程電腦的一部分）之一個以上積體電路，其結合以控制腔室內的製程。
不受限制地，示例系統可包含電漿蝕刻腔室或模組、沉積腔室或模組、旋轉-潤洗腔室或模組、金屬電鍍腔室或模組、清潔腔室或模組、斜邊蝕刻腔室或模組、物理氣相沉積（PVD）腔室或模組、化學氣相沉積（CVD）腔室或模組、ALD腔室或模組、原子層蝕刻（ALE）腔室或模組、離子植入腔室或模組、軌道腔室或模組、及任何可關聯或使用於半導體晶圓的製造及/或生產中之其他的半導體處理系統。
如上所述，依據將由工具執行的一個以上製程步驟，系統控制器750可與下述通訊：一或多個其他工具電路或模組、其他工具元件、群組工具、其他工具介面、毗鄰工具、相鄰工具、位於工廠各處的工具、主電腦、另一控制器、或用於材料傳送的工具，該等用於材料傳送的工具將晶圓的容器攜帶進出半導體生產工廠內的工具位置及/或負載端。
用於執行此處所揭示方法的適當設備係進一步在下列美國專利申請案中加以討論及描述：於西元2011年4月11日申請之美國專利申請案第13/084,399號（現為美國專利第8,728,956號），其標題為“PLASMA ACTIVATED CONFORMAL FILM DEPOSITION”；及於西元2011年4月11日申請之美國專利申請案第13/084,305號，其標題為“SILICON NITRIDE FILMS AND METHODS”，其中每一者的全部內容於此納入本案揭示內容。
此處描述的設備/製程可結合微影圖案化的工具或製程（例如半導體元件、顯示器、LED、太陽光電板等的製造或生產）加以使用。通常，雖然不一定，此等工具/製程將在共同的製造設施內一起使用或執行。膜的微影圖案化一般包含一些或全部下列操作，各操作以幾個可能的工具達成：（1）工件（即基板）上光阻的塗佈，使用旋轉式或噴塗式的工具；（2）光阻的固化，使用熱板或加熱爐或UV固化工具；（3）以諸如晶圓步進機的工具將光阻曝露於可見光或UV或x射線光；（4）顯影光阻以便選擇性地移除光阻且從而使其圖案化，使用諸如溼檯的工具；（5）藉由使用乾式或電漿輔助蝕刻工具將光阻圖案轉移進入底膜或工件；及（6）使用諸如RF或微波電漿光阻剝除器的工具移除光阻。
此處描述的蝕刻操作（諸如用於相對於間隔件材料選擇性蝕刻芯材）可在任何合適的處理腔室中加以執行。在一些實施例中，基板可在諸如圖8顯示的感應耦合電漿（ICP）反應器中加以蝕刻。
現在描述在某些實施例中可適合用於蝕刻操作及原子層沉積（ALD）操作的感應耦合電漿（ICP）反應器。此等ICP反應器亦已在2013年12月10日申請的美國專利申請案公開號第2014/0170853號中加以描述，該美國專利申請案的標題為“IMAGE REVERSAL WITH AHM GAP FILL FOR MULTIPLE PATTERNING”，其全部內容於此藉由參照及為了所有目的納入本案揭示內容。雖然ICP反應器係在此加以描述，但在一些實施例中，應理解電容耦合電漿反應器亦可加以使用。
圖8示意性地顯示適合用於執行此處某些實施例之感應耦合電漿整合蝕刻及沉積設備800的橫剖面圖，該設備的一個例子係KiyoTM 反應器，由Lam Research Corp. of Fremont, CA所製造。該感應耦合電漿設備800包含由腔室壁801及窗811結構上定義的整體處理腔室。腔室壁801可由不銹鋼或鋁加以製造。窗811可由石英或其他介電材料加以製造。選用性的內部電漿格柵850將整體處理腔室分割成上子腔室802及下子腔室803。在大部分的實施例中，電漿格柵850可加以移除，從而使用由子腔室802和803構成的腔室空間。卡盤817係位在下子腔室803之內接近底部內表面。卡盤817係配置成接收及固持半導體晶圓819，在該半導體晶圓819上執行蝕刻及沉積製程。卡盤817可為靜電卡盤，用於當晶圓819存在時支撐晶圓819。在一些實施例中，邊緣環（未顯示）環繞卡盤817，且當晶圓819存在卡盤817上時，該邊緣環具有與晶圓819的頂部表面大致平坦的上表面。卡盤817亦包含用於夾持及解除夾持晶圓的靜電電極。濾波器及DC箝位電源供應器（DC clamp power supply）（未顯示）可提供用於此目的。用於抬升晶圓819遠離卡盤817的其他控制系統亦可加以提供。可使用RF電源供應器823使卡盤817帶電荷。RF電源供應器823係藉由連接件827連接至匹配電路821。該匹配電路821係藉由連接件825連接至卡盤817。以此方式，RF電源供應器823係連接至卡盤817。
用於產生電漿的元件包含位在窗811之上的線圈833。在一些實施例中，線圈在所揭示的實施例中係未加以使用。線圈833係由導電材料製成，且包含至少一整圈。在圖8中顯示之線圈833的例子包含三圈。線圈833的橫剖面係以符號加以表示：具有「X」的線圈旋轉延伸進入頁面，而具有「●」的線圈旋轉延伸出頁面。用於產生電漿的元件亦包含RF電源供應器841，其配置成將RF功率供應至線圈833。通常，RF電源供應器841係藉由連接件845連接至匹配電路839。該匹配電路839係藉由連接件843連接至線圈833。以此方式，RF電源供應器841係連接至線圈833。選用性的法拉第屏蔽849係位在線圈833與窗811之間。法拉第屏蔽849係相對於線圈833維持一間隔開的關係。法拉第屏蔽849係設在窗811的正上方。線圈833、法拉第屏蔽849、及窗811係各自配置成實質上彼此平行。法拉第屏蔽849可防止金屬或其他物種沉積在電漿腔室的介電窗上。
處理氣體（例如氬、氟碳化物（諸如C a F b ）等）可通過位在上腔室的一個以上主要氣體流入口860及/或通過一個以上側氣體流入口870流入至處理腔室。同樣，雖然未明確顯示，類似的氣體流入口可用以將處理氣體供應至電容耦合電漿處理腔室。真空幫浦（例如一或二階段機械乾式幫浦及/或渦輪分子幫浦840）可用以將處理氣體泵出處理腔室824，且在處理腔室824之內維持壓力。舉例而言，幫浦在ALD的吹洗操作期間可用以抽空處理腔室824。閥控制的導管可用以將真空幫浦加以流體連接至處理腔室，以選擇性地控制由真空幫浦提供之真空環境的應用。此可在操作的電漿處理期間使用閉迴路控制的流量限制裝置（諸如節流閥（未顯示）或鐘擺閥（未顯示））加以進行。同樣，連接至電容耦合電漿處理腔室的真空幫浦及閥控制流體連接件亦可加以使用。
在設備的操作期間，一個以上處理氣體可通過氣體流入口860及/或870加以供應。在某些實施例中，處理氣體可僅通過主要氣體流入口860，或僅通過側氣體流入口870加以供應。在一些情況下，圖中顯示的氣體流入口可取代更複雜的氣體流入口，例如一個以上噴淋頭。法拉第屏蔽849及/或選用性的格柵850可包含允許將處理氣體遞送至腔室的內部通道及孔洞。法拉第屏蔽849及選用性的格柵850之其中一者或兩者可作為用於遞送處理氣體的噴淋頭。在一些實施例中，液體汽化及遞送系統可位於處理腔室824的上游，使得一旦液體反應物係加以汽化，汽化的反應物係通過氣體流入口860及/或870引入至腔室。
射頻功率係從RF電源供應器841供應至線圈833，以造成RF電流流經線圈833。流經線圈833的RF電流在線圈833周圍產生電磁場。該電磁場在上子腔室802之內產生感應電流。各種產生的離子及自由基與晶圓819的物理及化學交互作用在晶圓上選擇性地蝕刻特徵部及沉積層。
若使用電漿格柵使得有上子腔室802及下子腔室803兩者，則感應電流作用於存在上子腔室802中的氣體，以在上子腔室802中產生電子-離子電漿。選用性的內部電漿格柵850限制在下子腔室803中之熱電子的量。在一些實施例中，設備係加以設計及操作，使得存在下子腔室803中的電漿係離子-離子電漿。
上電子-離子電漿及下離子-離子電漿兩者可包含正及負離子，雖然離子-離子電漿將具有較大之負離子對正離子的比率。揮發性的蝕刻及/或沉積副產物可自下子腔室803通過埠822加以移除。此處揭示的卡盤817可以在約10℃和約850℃之間範圍之升高的溫度加以操作。溫度將取決於製程操作及特定的配方。
處理腔室824可耦接至安裝於潔淨室或製造設施中的設施（未顯示）。設施包含提供處理氣體、真空、溫度控制、及環境粒子控制的管路。當這些設施係安裝在目標製造設施中時，該等設施係耦接至處理腔室824。此外，處理腔室824可耦接至轉移腔室，該轉移腔室允許機器人使用典型自動化技術將半導體晶圓傳送進出處理腔室824。
在一些實施例中，系統控制器830（其可包含一個以上物理或邏輯控制器）控制處理腔室的一些或全部操作。系統控制器830可包含以上關於電腦控制器650所描述的任何一個以上的特徵。
圖9描繪具有各種模組的半導體製程群組架構，該等模組與真空傳送模組938（VTM）介接。在多個儲存設備及處理模組之中「傳送」晶圓之傳送模組的配置可被稱為「群組工具架構」系統。氣室930（亦稱為裝載鎖定部或傳送模組）係在伴隨四個處理模組920a-920d的VTM 938中加以顯示，該等處理模組920a-920d可個別地最佳化以執行各種製造製程。舉例而言，處理模組920a-920d可加以實現以執行基板蝕刻、沉積、離子佈植、晶圓清潔、濺鍍、及/或其他半導體處理。在一些實施例中，ALD及選擇性蝕刻係在相同的模組中加以執行。在一些實施例中，ALD及選擇性蝕刻係在相同工具的不同模組內加以執行。基板蝕刻處理模組的一或多者（920a-920d的任一者）可如此處所揭示加以實現，即，用於沉積保形膜、藉由ALD選擇性地沉積膜、蝕刻圖案、及其他根據所揭示的實施例之適合的功能。氣室930及處理模組920可被稱為「工作站」。各工作站具有將該工作站與VTM 938介接的面部（facet）936。在各面部的內部，感測器1-18係用以當晶圓926在個別的工作站之間移動時偵測其通過。
機器人922在工作站之間傳送晶圓926。在一實施例中，機器人922具有一手臂，而在另一實施例中，機器人922具有二手臂，其中各手臂具有末端執行器924以拾取晶圓（諸如晶圓926）以供傳輸。在大氣傳送模組（ATM）940中的前端機器人932係用以將晶圓926由裝載埠模組（LPM）942中的卡匣或前開式晶圓傳送盒（Front Opening Unified Pod, FOUP）934傳送至氣室930。在處理模組920內部的模組中心928係用於放置晶圓926的一個位置。在ATM 940中的對準器944係用以對準晶圓。
在一示例性的處理方法中，晶圓係放置於LPM 942中之FOUP 934的其中一者內。前端機器人932將晶圓由FOUP 934傳送至對準器944，該對準器944允許晶圓926在被蝕刻、或被處理之前正確地置中。在經過對準之後，晶圓926係藉由前端機器人932移動進入氣室930。由於氣室模組具有使ATM與VTM之間的環境相匹配的能力，因此晶圓926係能夠在不受損害的情況下於二種壓力環境之間移動。從氣室模組930，藉由機器人922將晶圓926經由VTM 938移動進入處理模組920a-920d的其中一者。為達成此晶圓移動，機器人922使用在其各手臂上的末端執行器924。一旦晶圓926已加以處理，其係藉由機器人922自處理模組920a-920d移動至氣室模組930。從那裡，晶圓926可由前端機器人932移動至FOUP 934的其中一者或對準器944。
應注意控制晶圓移動的電腦對於群組結構可為本地的，或可設在生產車間（manufacturing floor）中之群組結構的外部，或位於遠端位置中並經由網路連接至群組結構。上述關於圖7的控制器可與圖9的工具一起執行。實驗
在使用ALD沉積之硼摻雜和磷摻雜的氧化矽膜上及在使用ALD沉積之未摻雜的氧化矽膜上進行實驗。
膜係在200℃的沉積溫度下加以沉積至約500 Å的厚度。膜係曝露於CF4 /CHF3 蝕刻化學品以判定蝕刻速率。在具有70 Vb 之偏電壓的ICP反應器中，使用以600 W的電漿功率點燃的電漿在50℃和5毫托下執行蝕刻15秒。預計的蝕刻選擇性係針對相對於旋塗碳材料的蝕刻選擇性加以計算。結果係在表1中加以顯示。 表1.摻雜的氧化矽之蝕刻速率及蝕刻選擇性
Figure 106124691-A0304-0001
磷摻雜的膜之蝕刻速率係比未摻雜的SiO2 之蝕刻速率慢。硼摻雜的膜之蝕刻速率係亦較大幅度地比未摻雜的SiO2 之蝕刻速率慢。與相對於未摻雜的氧化矽材料加以蝕刻的旋塗碳材料不同，這些結果意味著摻雜的氧化矽材料相對於旋塗碳材料的蝕刻選擇性可加以改善，使得，與旋塗碳材料相對於未摻雜的氧化矽材料加以蝕刻的情況相比，旋塗碳材料可相對於摻雜的氧化矽材料以較快的速率加以蝕刻。結論
雖然上述實施例為了清楚理解的目的已以一些細節加以描述，但顯然地，某些改變與修飾可在隨附申請專利範圍的範疇內加以實施。應注意有許多替代方式執行本實施例的製程、系統、及設備。因此，本發明實施例係被視為說明性而非限制性的，且本發明實施例係非限於本文提供的細節。
1‧‧‧處理工作站2‧‧‧處理工作站3‧‧‧處理工作站4‧‧‧處理工作站100‧‧‧基板101‧‧‧底層102‧‧‧目標層104‧‧‧間隔件材料106‧‧‧芯材108‧‧‧底部112‧‧‧目標層114‧‧‧間隔件材料114s‧‧‧側壁116‧‧‧芯材201‧‧‧操作203‧‧‧操作205‧‧‧操作207‧‧‧操作302‧‧‧操作304‧‧‧操作310‧‧‧操作312‧‧‧操作314‧‧‧操作316‧‧‧操作402‧‧‧操作404‧‧‧操作406‧‧‧操作408‧‧‧操作410‧‧‧操作412‧‧‧操作416‧‧‧操作500‧‧‧基板501‧‧‧底層502‧‧‧目標層504‧‧‧間隔件材料506‧‧‧芯材508‧‧‧底部512‧‧‧目標層514‧‧‧間隔件材料516‧‧‧芯材600‧‧‧處理工作站601a‧‧‧反應物遞送系統602‧‧‧處理腔體603‧‧‧氣化點604‧‧‧混合容器606‧‧‧噴淋頭608‧‧‧底座610‧‧‧加熱器612‧‧‧基板614‧‧‧射頻（RF）電源供應器616‧‧‧匹配網路618‧‧‧蝶形閥620‧‧‧混合容器入口閥650‧‧‧控制器700‧‧‧處理工具702‧‧‧入站裝載鎖定部704‧‧‧出站裝載鎖定部706‧‧‧機器人708‧‧‧晶圓傳送盒710‧‧‧大氣埠712‧‧‧底座714‧‧‧處理腔室716‧‧‧腔室傳送埠718‧‧‧底座750‧‧‧控制器752‧‧‧處理器754‧‧‧大量儲存裝置756‧‧‧記憶體裝置758‧‧‧系統控制軟體790‧‧‧晶圓搬運系統800‧‧‧設備801‧‧‧腔室壁802‧‧‧上子腔室803‧‧‧下子腔室811‧‧‧窗817‧‧‧卡盤819‧‧‧晶圓821‧‧‧匹配電路822‧‧‧埠823‧‧‧RF電源供應器824‧‧‧處理腔室825‧‧‧連接件827‧‧‧連接件830‧‧‧系統控制器833‧‧‧線圈839‧‧‧匹配電路840‧‧‧幫浦841‧‧‧RF電源供應器843‧‧‧連接件845‧‧‧連接件849‧‧‧法拉第屏蔽850‧‧‧格柵860‧‧‧氣體流入口870‧‧‧側氣體流入口920a‧‧‧處理模組920b‧‧‧處理模組920c‧‧‧處理模組920d‧‧‧處理模組922‧‧‧機器人924‧‧‧末端執行器926‧‧‧晶圓928‧‧‧模組中心930‧‧‧氣室（模組）932‧‧‧前端機器人934‧‧‧前開式晶圓傳送盒（FOUP）936‧‧‧面部938‧‧‧真空傳送模組（VTM）940‧‧‧大氣傳送模組（ATM）942‧‧‧裝載埠模組（LPM）944‧‧‧對準器
圖1A-1F係經歷正型自對準雙重圖案化方案之基板的示意圖。
圖2係描繪用於根據某些揭示的實施例之圖案化方案的操作之製程流程圖。
圖3和4係描繪用於根據某些揭示的實施例之方法的操作之製程流程圖。
圖5A-5F係經歷根據某些揭示的實施例之正型自對準雙重圖案化方案之基板的示意圖。
圖6係用於執行某些所揭示的實施例之一示例處理腔室的示意圖。
圖7係用於執行某些所揭示的實施例之一示例處理工具的示意圖。
圖8係用於執行某些所揭示的實施例之示例處理腔室的示意圖。
圖9係用於執行某些所揭示的實施例之示例處理工具的示意圖。
201‧‧‧操作
205‧‧‧操作
207‧‧‧操作
302‧‧‧操作
304‧‧‧操作
310‧‧‧操作
312‧‧‧操作
314‧‧‧操作
316‧‧‧操作

Claims (19)

  1. 一種使用正型圖案化使基板圖案化的方法，該方法包含： (a) 提供具有一圖案化之芯材的一基板； (b) 在該圖案化之芯材上保形地沉積一摻雜的間隔件； (c) 相對於該摻雜的間隔件選擇性地蝕刻該圖案化之芯材以形成一遮罩，其中該圖案化之芯材的蝕刻速率係比該摻雜的間隔件之蝕刻速率快在約5和約20倍之間；及 (d) 使用該遮罩蝕刻一目標層。
  2. 如申請專利範圍第1項之使用正型圖案化使基板圖案化的方法，其中，沉積該摻雜的間隔件之步驟包含沉積一層以上氧化矽及沉積一層以上摻雜劑氧化物，該摻雜劑係選自由硼、鎵、磷、鋁、及砷所組成之群組。
  3. 如申請專利範圍第1項之使用正型圖案化使基板圖案化的方法，其中，沉積該摻雜的間隔件之步驟包含： (i) 將該基板曝露於第一劑量的含矽前驅物一段不足以使該基板的表面飽和的持續時間； (ii) 將該基板曝露於第二劑量的摻雜劑前驅物一段不足以使該基板的表面飽和的持續時間，以在該基板的表面上形成該含矽前驅物及該摻雜劑前驅物之大致飽和的表面；及 (iii) 將該基板曝露於氧化劑以形成保形之摻雜的氧化矽材料。
  4. 如申請專利範圍第1項之使用正型圖案化使基板圖案化的方法，其中，該摻雜的間隔件具有在約1E20 at/cc和約2E22 at/cc之間的摻雜劑密度。
  5. 如申請專利範圍第1項之使用正型圖案化使基板圖案化的方法，其中，該摻雜的間隔件包含藉由沉積一層以上氧化鍺層而沉積的含鍺材料，且該摻雜的間隔件係摻雜有磷或氬。
  6. 如申請專利範圍第2項之使用正型圖案化使基板圖案化的方法，更包含在沉積該摻雜的間隔件之後及在選擇性地蝕刻該圖案化之芯材之前，以低於約400°C的溫度退火該基板。
  7. 如申請專利範圍第2項之使用正型圖案化使基板圖案化的方法，其中該摻雜劑係硼，且沉積該一層以上摻雜劑氧化物的步驟包含將該基板曝露於一摻雜劑前驅物，該摻雜劑前驅物係選自由TMB（硼酸三甲酯）、TEB（硼酸三乙酯）、B2H6（二硼烷）、三甲基硼烷、三乙基硼烷、及其組合所組成之群組。
  8. 如申請專利範圍第2項之使用正型圖案化使基板圖案化的方法，其中該摻雜劑係磷，且沉積該一層以上摻雜劑氧化物的步驟包含將該基板曝露於一摻雜劑前驅物，該摻雜劑前驅物係選自由磷酸三乙酯（TEPO）（PO(OC2H5)3）；磷酸三甲酯（TMPO）（PO(OCH3)3）；亞磷酸三甲酯（TMPi）（P(OCH3)3）；三（二甲胺基）磷（TDMAP）（((CH3)2N)3P）；三氯化磷（PCl3）；三（三甲矽烷基）膦（TMSP）（P(Si(CH3)3)3）；及三氯氧磷（POCl3）所組成之群組。
  9. 如申請專利範圍第1-8項其中任一者之使用正型圖案化使基板圖案化的方法，其中，該圖案化之芯材係藉由將該基板曝露於氟碳化物氣體及點燃電漿而加以蝕刻。
  10. 如申請專利範圍第1-8項其中任一者之使用正型圖案化使基板圖案化的方法，其中，形成的遮罩具有小於約50 nm的節距。
  11. 如申請專利範圍第1-8項其中任一者之使用正型圖案化使基板圖案化的方法，其中，該摻雜的間隔件係在約50℃和約200℃之間的基板溫度下加以沉積。
  12. 如申請專利範圍第1-8項其中任一者之使用正型圖案化使基板圖案化的方法，其中，該摻雜的間隔件係沉積至在50 Å和300 Å之間的厚度。
  13. 如申請專利範圍第1-8項其中任一者之使用正型圖案化使基板圖案化的方法，其中，該圖案化之芯材包含碳。
  14. 如申請專利範圍第3項之使用正型圖案化使基板圖案化的方法，其中，該氧化劑係選自由氧、二氧化碳、水、一氧化二氮、及其組合組成之群組。
  15. 如申請專利範圍第3項之使用正型圖案化使基板圖案化的方法，其中，將該基板曝露於氧化劑的步驟包含流動選自由氬、氮、及氦所組成之群組的惰性氣體。
  16. 如申請專利範圍第3項之使用正型圖案化使基板圖案化的方法，其中，容納該基板的一處理腔室係在執行（i）和（ii）之間加以吹洗。
  17. 如申請專利範圍第9項之使用正型圖案化使基板圖案化的方法，其中，該氟碳化物氣體係選自由CF4、CHF3、CH2F2、及CH3F所組成之群組。
  18. 一種用於圖案化基板的設備，該設備包含： (e) 一個以上處理腔室； (f) 進入該一個以上處理腔室的一個以上氣體入口和相關聯的流量控制硬體； (g) 一低頻射頻（LFRF）產生器； (h) 一高頻射頻（HFRF）產生器；及 (i) 一控制器，具有至少一處理器及一記憶體，其中 該至少一處理器和該記憶體係彼此通訊連接， 該至少一處理器係與該流量控制硬體、該LFRF產生器、和該HFRF產生器至少操作上連接，及 該記憶體儲存電腦可執行的指令，用於控制該至少一處理器以至少控制該流量控制硬體、該HFRF產生器、及該LFRF產生器，以用於 (i) 在芯材上沉積一層以上氧化矽， (ii) 沉積一層以上選自由氧化硼、氧化鎵、氧化磷、氧化鋁、及氧化砷所組成之群組的摻雜劑氧化物，以形成摻雜的間隔件材料；及 (iii) 相對於該摻雜的間隔件材料選擇性地蝕刻該芯材以形成一遮罩，該圖案化之芯材的蝕刻速率係比該摻雜的間隔件之蝕刻速率快在約5和約20倍之間；及 (iv) 使用該遮罩蝕刻一目標層。
  19. 一種用於圖案化基板的設備，該設備包含： (a) 一個以上處理腔室； (b) 進入該一個以上處理腔室的一個以上氣體入口和相關聯的流量控制硬體； (c) 一低頻射頻（LFRF）產生器； (d) 一高頻射頻（HFRF）產生器；及 (e) 一控制器，具有至少一處理器及一記憶體，其中 該至少一處理器和該記憶體係彼此通訊連接， 該至少一處理器係與該流量控制硬體、該LFRF產生器、和該HFRF產生器至少操作上連接，及 該記憶體儲存電腦可執行的指令，用於控制該至少一處理器以至少控制該流量控制硬體、該HFRF產生器、及該LFRF產生器，以用於： (i) 在芯材上沉積一摻雜的間隔件材料，藉由： i. 引入第一劑量的含矽前驅物一段不足以使該基板的表面飽和的持續時間； ii. 引入第二劑量的摻雜劑前驅物一段不足以使該基板的表面飽和的持續時間，以在該基板的表面上形成該含矽前驅物及該摻雜劑前驅物之部分飽和的表面；及 iii. 引入氧化劑以形成摻雜的間隔件材料；及 (ii) 相對於該摻雜的間隔件材料選擇性地蝕刻該芯材以形成一遮罩，該圖案化之芯材的蝕刻速率係比該摻雜的間隔件之蝕刻速率快在約5和約20倍之間；及 (iii) 使用該遮罩蝕刻一目標層。
TW106124691A 2016-07-29 2017-07-24 用於半導體圖案化應用之摻雜的原子層沉積膜 TWI682056B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662368922P 2016-07-29 2016-07-29
US62/368,922 2016-07-29
US15/279,312 US10629435B2 (en) 2016-07-29 2016-09-28 Doped ALD films for semiconductor patterning applications
US15/279,312 2016-09-28

Publications (2)

Publication Number Publication Date
TW201821637A TW201821637A (zh) 2018-06-16
TWI682056B true TWI682056B (zh) 2020-01-11

Family

ID=61010614

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106124691A TWI682056B (zh) 2016-07-29 2017-07-24 用於半導體圖案化應用之摻雜的原子層沉積膜

Country Status (6)

Country Link
US (1) US10629435B2 (zh)
JP (1) JP6895836B2 (zh)
KR (2) KR102273916B1 (zh)
CN (2) CN107680903B (zh)
SG (1) SG10201705999TA (zh)
TW (1) TWI682056B (zh)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9564312B2 (en) 2014-11-24 2017-02-07 Lam Research Corporation Selective inhibition in atomic layer deposition of silicon-containing films
US9601693B1 (en) 2015-09-24 2017-03-21 Lam Research Corporation Method for encapsulating a chalcogenide material
US10074543B2 (en) 2016-08-31 2018-09-11 Lam Research Corporation High dry etch rate materials for semiconductor patterning applications
US10454029B2 (en) 2016-11-11 2019-10-22 Lam Research Corporation Method for reducing the wet etch rate of a sin film without damaging the underlying substrate
US10832908B2 (en) 2016-11-11 2020-11-10 Lam Research Corporation Self-aligned multi-patterning process flow with ALD gapfill spacer mask
US10134579B2 (en) 2016-11-14 2018-11-20 Lam Research Corporation Method for high modulus ALD SiO2 spacer
JP6814057B2 (ja) * 2017-01-27 2021-01-13 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置、およびプログラム
US10147611B1 (en) * 2017-08-28 2018-12-04 Nanya Technology Corporation Method for preparing semiconductor structures
US10269559B2 (en) 2017-09-13 2019-04-23 Lam Research Corporation Dielectric gapfill of high aspect ratio features utilizing a sacrificial etch cap layer
JP6833657B2 (ja) * 2017-11-07 2021-02-24 東京エレクトロン株式会社 基板をプラズマエッチングする方法
US11276572B2 (en) * 2017-12-08 2022-03-15 Tokyo Electron Limited Technique for multi-patterning substrates
KR102626483B1 (ko) * 2018-03-01 2024-01-17 램 리써치 코포레이션 반도체 프로세싱을 위한 실리콘-기반 증착
US11404275B2 (en) 2018-03-02 2022-08-02 Lam Research Corporation Selective deposition using hydrolysis
JP7073924B2 (ja) * 2018-06-06 2022-05-24 東京エレクトロン株式会社 原子層成長法を用いて基板上に薄膜を成膜する方法、または装置
US20190390341A1 (en) * 2018-06-26 2019-12-26 Lam Research Corporation Deposition tool and method for depositing metal oxide films on organic materials
JP7079686B2 (ja) * 2018-07-27 2022-06-02 東京エレクトロン株式会社 成膜方法及び成膜装置
US10991583B2 (en) * 2018-09-28 2021-04-27 Taiwan Semiconductor Manufacturing Co., Ltd. Self aligned litho etch process patterning method
CN109456361B (zh) * 2018-12-14 2021-08-24 苏州祺添新材料有限公司 一种三(三烃基硅基)亚磷酸酯的合成方法
CN113841224A (zh) * 2019-03-22 2021-12-24 朗姆研究公司 提供掺杂硅的方法
US11315787B2 (en) * 2019-04-17 2022-04-26 Applied Materials, Inc. Multiple spacer patterning schemes
CN114830294A (zh) 2019-11-01 2022-07-29 应用材料公司 抗结晶的基于非晶硅的膜
JP7412257B2 (ja) * 2019-12-20 2024-01-12 東京エレクトロン株式会社 エッチング方法、基板処理装置、及び基板処理システム
WO2021172449A1 (ja) * 2020-02-27 2021-09-02 Ａｇｃ株式会社 ガラス基板の製造方法、及びｅｕｖｌ用マスクブランクの製造方法
US11232952B2 (en) * 2020-03-05 2022-01-25 Nanya Technology Corporation Semiconductor device structure with fine patterns and method for forming the same
CN113517230B (zh) * 2020-04-09 2023-12-08 长鑫存储技术有限公司 半导体结构及其形成方法
CN113621942A (zh) * 2020-05-06 2021-11-09 中国科学院微电子研究所 一种铝掺杂氧化镓膜及其制备方法
WO2021231138A1 (en) * 2020-05-11 2021-11-18 Lam Research Corporation Automated feedforward and feedback sequence for patterning cd control
KR102416148B1 (ko) 2020-06-15 2022-07-04 고려대학교 산학협력단 최적화된 패시베이션층을 포함하는 마이크로 발광 다이오드 및 그 제조 방법
US11264474B1 (en) * 2020-08-18 2022-03-01 Nanya Technology Corporation Semiconductor device with boron nitride layer and method for fabricating the same
US11961739B2 (en) * 2020-10-05 2024-04-16 Applied Materials, Inc. Boron concentration tunability in boron-silicon films
US20220189771A1 (en) * 2020-12-10 2022-06-16 Applied Materials, Inc. Underlayer film for semiconductor device formation
US20220341034A1 (en) * 2021-04-26 2022-10-27 Applied Materials, Inc. Metal-doped boron films
US20230402285A1 (en) * 2022-06-14 2023-12-14 Applied Materials, Inc. Method of forming carbon-based spacer for euv photoresist patterns
WO2024073220A1 (en) * 2022-09-28 2024-04-04 Lam Research Corporation Layered metal oxide-silicon oxide films

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090146322A1 (en) * 2007-12-07 2009-06-11 Milind Weling Method of eliminating a lithography operation
TW201033739A (en) * 2009-01-07 2010-09-16 Brewer Science Inc Spin-on spacer materials for double-and triple-patterning lithography
WO2013066667A1 (en) * 2011-11-04 2013-05-10 Applied Materials, Inc. Dry etch processes
CN103515197A (zh) * 2012-06-26 2014-01-15 中芯国际集成电路制造(上海)有限公司 自对准多重图形化的掩膜层及其形成方法
TW201606855A (zh) * 2014-07-24 2016-02-16 應用材料股份有限公司 單一平台多循環之間隔物沉積與蝕刻

Family Cites Families (276)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR93097E (fr) 1965-10-11 1969-02-07 Ibm Procédé de dépot de films isolants et dispositifs électriques utilisant de tels films.
US4158717A (en) 1977-02-14 1979-06-19 Varian Associates, Inc. Silicon nitride film and method of deposition
US4419809A (en) * 1981-12-30 1983-12-13 International Business Machines Corporation Fabrication process of sub-micrometer channel length MOSFETs
US4500563A (en) 1982-12-15 1985-02-19 Pacific Western Systems, Inc. Independently variably controlled pulsed R.F. plasma chemical vapor processing
US4575921A (en) 1983-11-04 1986-03-18 General Motors Corporation Silicon nitride formation and use in self-aligned semiconductor device manufacturing method
CA1327338C (en) 1987-02-02 1994-03-01 Chorng-Ping Chang Process for producing devices containing silicon nitride films
EP0313683A1 (en) 1987-10-30 1989-05-03 International Business Machines Corporation Method for fabricating a semiconductor integrated circuit structure having a submicrometer length device element
US5420067A (en) 1990-09-28 1995-05-30 The United States Of America As Represented By The Secretary Of The Navy Method of fabricatring sub-half-micron trenches and holes
US5091332A (en) 1990-11-19 1992-02-25 Intel Corporation Semiconductor field oxidation process
EP0519079B1 (en) 1991-01-08 1999-03-03 Fujitsu Limited Process for forming silicon oxide film
US5202272A (en) * 1991-03-25 1993-04-13 International Business Machines Corporation Field effect transistor formed with deep-submicron gate
US5230929A (en) 1992-07-20 1993-07-27 Dow Corning Corporation Plasma-activated chemical vapor deposition of fluoridated cyclic siloxanes
US5496608A (en) 1993-09-22 1996-03-05 Brother Kogyo Kabushiki Kaisha Optical recording medium
US5528719A (en) * 1993-10-26 1996-06-18 Sumitomo Metal Mining Company Limited Optical fiber guide structure and method of fabricating same
US6342277B1 (en) 1996-08-16 2002-01-29 Licensee For Microelectronics: Asm America, Inc. Sequential chemical vapor deposition
US5670432A (en) 1996-08-01 1997-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal treatment to form a void free aluminum metal layer for a semiconductor device
US5731235A (en) 1996-10-30 1998-03-24 Micron Technology, Inc. Methods of forming a silicon nitrite film, a capacitor dielectric layer and a capacitor
US5891805A (en) 1996-12-13 1999-04-06 Intel Corporation Method of forming contacts
US6039834A (en) 1997-03-05 2000-03-21 Applied Materials, Inc. Apparatus and methods for upgraded substrate processing system with microwave plasma source
US6153519A (en) 1997-03-31 2000-11-28 Motorola, Inc. Method of forming a barrier layer
US6225175B1 (en) * 1997-06-20 2001-05-01 Texas Instruments Incorporated Process for defining ultra-thin geometries
US5854105A (en) * 1997-11-05 1998-12-29 Vanguard International Semiconductor Corporation Method for making dynamic random access memory cells having double-crown stacked capacitors with center posts
US5856003A (en) 1997-11-17 1999-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming pseudo buried layer for sub-micron bipolar or BiCMOS device
US5976990A (en) 1998-01-09 1999-11-02 Micron Technology, Inc. Method for optimization of thin film deposition
US6080676A (en) * 1998-09-17 2000-06-27 Advanced Micro Devices, Inc. Device and method for etching spacers formed upon an integrated circuit gate conductor
US6380056B1 (en) 1998-10-23 2002-04-30 Taiwan Semiconductor Manufacturing Company Lightly nitridation surface for preparing thin-gate oxides
US6197701B1 (en) 1998-10-23 2001-03-06 Taiwan Semiconductor Manufacturing Company Lightly nitridation surface for preparing thin-gate oxides
US6228779B1 (en) 1998-11-06 2001-05-08 Novellus Systems, Inc. Ultra thin oxynitride and nitride/oxide stacked gate dielectrics fabricated by high pressure technology
US6403416B1 (en) * 1999-01-07 2002-06-11 Taiwan Semiconductor Manufacturing Company Method for making a double-cylinder-capacitor structure for dynamic random access memory (DRAM)
KR100273473B1 (ko) 1999-04-06 2000-11-15 이경수 박막 형성 방법
US6294102B1 (en) * 1999-05-05 2001-09-25 International Business Machines Corporation Selective dry etch of a dielectric film
KR100340716B1 (ko) 1999-10-29 2002-06-20 윤종용 실리콘 질화막 형성방법
KR100744888B1 (ko) 1999-11-02 2007-08-01 동경 엘렉트론 주식회사 소재를 초임계 처리하기 위한 장치 및 방법
KR100338125B1 (ko) 1999-12-31 2002-05-24 구본준, 론 위라하디락사 박막 트랜지스터 및 그 제조방법
EP1266054B1 (en) 2000-03-07 2006-12-20 Asm International N.V. Graded thin films
CN1216415C (zh) 2000-04-25 2005-08-24 东京毅力科创株式会社 沉积金属薄膜的方法和包括超临界干燥/清洁组件的金属沉积组合工具
KR100366621B1 (ko) 2000-06-28 2003-01-09 삼성전자 주식회사 반도체 소자의 도전성 콘택체를 형성하는 방법
US6632741B1 (en) 2000-07-19 2003-10-14 International Business Machines Corporation Self-trimming method on looped patterns
US6548368B1 (en) 2000-08-23 2003-04-15 Applied Materials, Inc. Method of forming a MIS capacitor
US6428859B1 (en) 2000-12-06 2002-08-06 Angstron Systems, Inc. Sequential method for depositing a film by modulated ion-induced atomic layer deposition (MII-ALD)
US6416822B1 (en) 2000-12-06 2002-07-09 Angstrom Systems, Inc. Continuous method for depositing a film by modulated ion-induced atomic layer deposition (MII-ALD)
US6632478B2 (en) 2001-02-22 2003-10-14 Applied Materials, Inc. Process for forming a low dielectric constant carbon-containing film
JP3696119B2 (ja) 2001-04-26 2005-09-14 株式会社日立製作所 半導体装置、及び半導体装置の製造方法
US6709928B1 (en) 2001-07-31 2004-03-23 Cypress Semiconductor Corporation Semiconductor device having silicon-rich layer and method of manufacturing such a device
JP4116283B2 (ja) 2001-11-30 2008-07-09 レール・リキード−ソシエテ・アノニム・プール・レテュード・エ・レクスプロワタシオン・デ・プロセデ・ジョルジュ・クロード ヘキサキス（モノヒドロカルビルアミノ）ジシランおよびその製造方法
US6638879B2 (en) 2001-12-06 2003-10-28 Macronix International Co., Ltd. Method for forming nitride spacer by using atomic layer deposition
US6911391B2 (en) 2002-01-26 2005-06-28 Applied Materials, Inc. Integration of titanium and titanium nitride layers
KR20030081144A (ko) 2002-04-11 2003-10-17 가부시키가이샤 히다치 고쿠사이 덴키 종형 반도체 제조 장치
US6518167B1 (en) 2002-04-16 2003-02-11 Advanced Micro Devices, Inc. Method of forming a metal or metal nitride interface layer between silicon nitride and copper
US7041335B2 (en) 2002-06-04 2006-05-09 Applied Materials, Inc. Titanium tantalum nitride silicide layer
KR100469126B1 (ko) 2002-06-05 2005-01-29 삼성전자주식회사 수소 함유량이 적은 박막 형성방법
US7294582B2 (en) 2002-07-19 2007-11-13 Asm International, N.V. Low temperature silicon compound deposition
JP5005170B2 (ja) 2002-07-19 2012-08-22 エーエスエム アメリカ インコーポレイテッド 超高品質シリコン含有化合物層の形成方法
US6967159B2 (en) 2002-08-28 2005-11-22 Micron Technology, Inc. Systems and methods for forming refractory metal nitride layers using organic amines
US6794284B2 (en) 2002-08-28 2004-09-21 Micron Technology, Inc. Systems and methods for forming refractory metal nitride layers using disilazanes
JP4358492B2 (ja) 2002-09-25 2009-11-04 レール・リキード−ソシエテ・アノニム・プール・レテュード・エ・レクスプロワタシオン・デ・プロセデ・ジョルジュ・クロード 熱化学気相成長法によるシリコン窒化物膜またはシリコンオキシ窒化物膜の製造方法
US7531679B2 (en) 2002-11-14 2009-05-12 Advanced Technology Materials, Inc. Composition and method for low temperature deposition of silicon-containing films such as films including silicon nitride, silicon dioxide and/or silicon-oxynitride
KR100496265B1 (ko) 2002-11-29 2005-06-17 한국전자통신연구원 반도체 소자의 박막 형성방법
CN101572232B (zh) 2002-12-20 2011-12-21 应用材料有限公司 形成高质量的低温氮化硅层的方法
US7172792B2 (en) 2002-12-20 2007-02-06 Applied Materials, Inc. Method for forming a high quality low temperature silicon nitride film
US7713592B2 (en) 2003-02-04 2010-05-11 Tegal Corporation Nanolayer deposition process
JP4329403B2 (ja) 2003-05-19 2009-09-09 東京エレクトロン株式会社 プラズマ処理装置
US7125582B2 (en) 2003-07-30 2006-10-24 Intel Corporation Low-temperature silicon nitride deposition
DE10335099B4 (de) 2003-07-31 2006-06-08 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Verbessern der Dickengleichförmigkeit von Siliziumnitridschichten für mehrere Halbleiterscheiben
US6943097B2 (en) 2003-08-19 2005-09-13 International Business Machines Corporation Atomic layer deposition of metallic contacts, gates and diffusion barriers
US20050227017A1 (en) 2003-10-31 2005-10-13 Yoshihide Senzaki Low temperature deposition of silicon nitride
US20050109276A1 (en) 2003-11-25 2005-05-26 Applied Materials, Inc. Thermal chemical vapor deposition of silicon nitride using BTBAS bis(tertiary-butylamino silane) in a single wafer chamber
US7291271B2 (en) 2003-12-09 2007-11-06 Separation Design Group, Llc Meso-frequency traveling wave electro-kinetic continuous adsorption system
JP2005210076A (ja) 2003-12-25 2005-08-04 Semiconductor Leading Edge Technologies Inc 窒化珪素膜の成膜方法及びこの方法を使用する半導体装置の製造方法
KR100560654B1 (ko) 2004-01-08 2006-03-16 삼성전자주식회사 질화실리콘막을 형성을 위한 질소화합물 및 이를 이용한질화실리콘 막의 형성방법
US20050170104A1 (en) 2004-01-29 2005-08-04 Applied Materials, Inc. Stress-tuned, single-layer silicon nitride film
JP4279176B2 (ja) 2004-03-02 2009-06-17 株式会社アルバック シリコン窒化膜の形成方法
US7585396B2 (en) 2004-06-25 2009-09-08 Guardian Industries Corp. Coated article with ion treated overcoat layer and corresponding method
US7550067B2 (en) 2004-06-25 2009-06-23 Guardian Industries Corp. Coated article with ion treated underlayer and corresponding method
JP4396547B2 (ja) 2004-06-28 2010-01-13 東京エレクトロン株式会社 成膜方法、成膜装置及び記憶媒体
JP4595702B2 (ja) 2004-07-15 2010-12-08 東京エレクトロン株式会社 成膜方法、成膜装置及び記憶媒体
JP4179311B2 (ja) 2004-07-28 2008-11-12 東京エレクトロン株式会社 成膜方法、成膜装置及び記憶媒体
JP4470023B2 (ja) 2004-08-20 2010-06-02 レール・リキード−ソシエテ・アノニム・プール・レテュード・エ・レクスプロワタシオン・デ・プロセデ・ジョルジュ・クロード シリコン窒化物膜の製造方法
US7271464B2 (en) 2004-08-24 2007-09-18 Micron Technology, Inc. Liner for shallow trench isolation
US7629270B2 (en) 2004-08-27 2009-12-08 Asm America, Inc. Remote plasma activated nitridation
US7910288B2 (en) * 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
US20060084283A1 (en) 2004-10-20 2006-04-20 Paranjpe Ajit P Low temperature sin deposition methods
JP4701691B2 (ja) 2004-11-29 2011-06-15 東京エレクトロン株式会社 エッチング方法
US7429820B2 (en) 2004-12-07 2008-09-30 Motorola, Inc. Field emission display with electron trajectory field shaping
US7482247B1 (en) 2004-12-30 2009-01-27 Novellus Systems, Inc. Conformal nanolaminate dielectric deposition and etch bag gap fill process
US20060162661A1 (en) 2005-01-22 2006-07-27 Applied Materials, Inc. Mixing energized and non-energized gases for silicon nitride deposition
KR100622609B1 (ko) 2005-02-16 2006-09-19 주식회사 하이닉스반도체 박막 형성 방법
US7629267B2 (en) 2005-03-07 2009-12-08 Asm International N.V. High stress nitride film and method for formation thereof
JP4258518B2 (ja) 2005-03-09 2009-04-30 東京エレクトロン株式会社 成膜方法、成膜装置及び記憶媒体
JP4506677B2 (ja) 2005-03-11 2010-07-21 東京エレクトロン株式会社 成膜方法、成膜装置及び記憶媒体
JP2006261434A (ja) 2005-03-17 2006-09-28 L'air Liquide Sa Pour L'etude & L'exploitation Des Procede S Georges Claude シリコン酸化膜の形成方法
JP4607637B2 (ja) 2005-03-28 2011-01-05 東京エレクトロン株式会社 シリコン窒化膜の形成方法、シリコン窒化膜の形成装置及びプログラム
US7875556B2 (en) 2005-05-16 2011-01-25 Air Products And Chemicals, Inc. Precursors for CVD silicon carbo-nitride and silicon nitride films
US7560390B2 (en) 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
US7651955B2 (en) 2005-06-21 2010-01-26 Applied Materials, Inc. Method for forming silicon-containing materials during a photoexcitation deposition process
US7700492B2 (en) * 2005-06-22 2010-04-20 Tokyo Electron Limited Plasma etching method and apparatus, control program and computer-readable storage medium storing the control program
JP4305427B2 (ja) 2005-08-02 2009-07-29 東京エレクトロン株式会社 成膜方法、成膜装置及び記憶媒体
US7696101B2 (en) 2005-11-01 2010-04-13 Micron Technology, Inc. Process for increasing feature density during the manufacture of a semiconductor device
US7465669B2 (en) 2005-11-12 2008-12-16 Applied Materials, Inc. Method of fabricating a silicon nitride stack
KR100714305B1 (ko) 2005-12-26 2007-05-02 삼성전자주식회사 자기정렬 이중패턴의 형성방법
US7301210B2 (en) * 2006-01-12 2007-11-27 International Business Machines Corporation Method and structure to process thick and thin fins and variable fin to fin spacing
JP4434149B2 (ja) 2006-01-16 2010-03-17 東京エレクトロン株式会社 成膜方法、成膜装置及び記憶媒体
US7491630B2 (en) * 2006-03-15 2009-02-17 Freescale Semiconductor, Inc. Undoped gate poly integration for improved gate patterning and cobalt silicide extendibility
JP4929811B2 (ja) 2006-04-05 2012-05-09 東京エレクトロン株式会社 プラズマ処理装置
JP2007281181A (ja) 2006-04-06 2007-10-25 Elpida Memory Inc 半導体装置の製造方法
US7902074B2 (en) 2006-04-07 2011-03-08 Micron Technology, Inc. Simplified pitch doubling process flow
FR2900276B1 (fr) 2006-04-25 2008-09-12 St Microelectronics Sa Depot peald d'un materiau a base de silicium
US8232176B2 (en) 2006-06-22 2012-07-31 Applied Materials, Inc. Dielectric deposition and etch back processes for bottom up gapfill
US7611980B2 (en) * 2006-08-30 2009-11-03 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
JP4929932B2 (ja) 2006-09-01 2012-05-09 東京エレクトロン株式会社 成膜方法、成膜装置及び記憶媒体
US8366953B2 (en) 2006-09-19 2013-02-05 Tokyo Electron Limited Plasma cleaning method and plasma CVD method
US7939455B2 (en) 2006-09-29 2011-05-10 Tokyo Electron Limited Method for forming strained silicon nitride films and a device containing such films
US20080139003A1 (en) 2006-10-26 2008-06-12 Shahid Pirzada Barrier coating deposition for thin film devices using plasma enhanced chemical vapor deposition process
US20080119057A1 (en) 2006-11-20 2008-05-22 Applied Materials,Inc. Method of clustering sequential processing for a gate stack structure
US20080124946A1 (en) 2006-11-28 2008-05-29 Air Products And Chemicals, Inc. Organosilane compounds for modifying dielectrical properties of silicon oxide and silicon nitride films
US20080213479A1 (en) 2007-02-16 2008-09-04 Tokyo Electron Limited SiCN film formation method and apparatus
US20080207007A1 (en) 2007-02-27 2008-08-28 Air Products And Chemicals, Inc. Plasma Enhanced Cyclic Chemical Vapor Deposition of Silicon-Containing Films
US7488659B2 (en) 2007-03-28 2009-02-10 International Business Machines Corporation Structure and methods for stress concentrating spacer
US20080242032A1 (en) 2007-03-29 2008-10-02 Texas Instruments Incorporated Carbon-Doped Epitaxial SiGe
US7651961B2 (en) 2007-03-30 2010-01-26 Tokyo Electron Limited Method for forming strained silicon nitride films and a device containing such films
US7807578B2 (en) * 2007-06-01 2010-10-05 Applied Materials, Inc. Frequency doubling using spacer mask
JP5151260B2 (ja) 2007-06-11 2013-02-27 東京エレクトロン株式会社 成膜方法及び成膜装置
KR100956210B1 (ko) 2007-06-19 2010-05-04 에어 프로덕츠 앤드 케미칼스, 인코오포레이티드 금속 실리콘 질화물 박막의 플라즈마 강화 사이클릭증착방법
US7910497B2 (en) 2007-07-30 2011-03-22 Applied Materials, Inc. Method of forming dielectric layers on a substrate and apparatus therefor
JP5098882B2 (ja) 2007-08-31 2012-12-12 東京エレクトロン株式会社 プラズマ処理装置
US20090075490A1 (en) 2007-09-18 2009-03-19 L'air Liquite Societe Anonyme Pour L'etude Et L'exploitation Des Procedes Georges Claude Method of forming silicon-containing films
US7651959B2 (en) 2007-12-03 2010-01-26 Asm Japan K.K. Method for forming silazane-based dielectric film
US20090155606A1 (en) 2007-12-13 2009-06-18 Asm Genitech Korea Ltd. Methods of depositing a silicon nitride film
US7678715B2 (en) 2007-12-21 2010-03-16 Applied Materials, Inc. Low wet etch rate silicon nitride film
JP4935684B2 (ja) 2008-01-12 2012-05-23 東京エレクトロン株式会社 成膜方法及び成膜装置
JP4935687B2 (ja) 2008-01-19 2012-05-23 東京エレクトロン株式会社 成膜方法及び成膜装置
JP5297048B2 (ja) 2008-01-28 2013-09-25 三菱重工業株式会社 プラズマ処理方法及びプラズマ処理装置
JP2009260151A (ja) 2008-04-18 2009-11-05 Tokyo Electron Ltd 金属ドープ層の形成方法、成膜装置及び記憶媒体
US8383525B2 (en) 2008-04-25 2013-02-26 Asm America, Inc. Plasma-enhanced deposition process for forming a metal oxide thin film and related structures
US8133797B2 (en) 2008-05-16 2012-03-13 Novellus Systems, Inc. Protective layer to enable damage free gap fill
US7622369B1 (en) 2008-05-30 2009-11-24 Asm Japan K.K. Device isolation technology on semiconductor substrate
US8298628B2 (en) 2008-06-02 2012-10-30 Air Products And Chemicals, Inc. Low temperature deposition of silicon-containing films
KR20090131821A (ko) * 2008-06-19 2009-12-30 삼성전자주식회사 미세 패턴 형성 방법
JP5190307B2 (ja) 2008-06-29 2013-04-24 東京エレクトロン株式会社 成膜方法、成膜装置及び記憶媒体
US8076208B2 (en) * 2008-07-03 2011-12-13 Micron Technology, Inc. Method for forming transistor with high breakdown voltage using pitch multiplication technique
JP5233562B2 (ja) 2008-10-04 2013-07-10 東京エレクトロン株式会社 成膜方法及び成膜装置
US7745346B2 (en) 2008-10-17 2010-06-29 Novellus Systems, Inc. Method for improving process control and film conformality of PECVD film
JP2010103303A (ja) 2008-10-23 2010-05-06 Toshiba Corp 磁気抵抗素子及びその製造方法
US10378106B2 (en) 2008-11-14 2019-08-13 Asm Ip Holding B.V. Method of forming insulation film by modified PEALD
US8647722B2 (en) 2008-11-14 2014-02-11 Asm Japan K.K. Method of forming insulation film using plasma treatment cycles
US20100136313A1 (en) 2008-12-01 2010-06-03 Asm Japan K.K. Process for forming high resistivity thin metallic film
US7833906B2 (en) 2008-12-11 2010-11-16 Asm International N.V. Titanium silicon nitride deposition
US7972980B2 (en) 2009-01-21 2011-07-05 Asm Japan K.K. Method of forming conformal dielectric film having Si-N bonds by PECVD
US7919416B2 (en) 2009-01-21 2011-04-05 Asm Japan K.K. Method of forming conformal dielectric film having Si-N bonds by PECVD
US8268727B2 (en) 2009-04-20 2012-09-18 GlobalFoundries, Inc. Methods for fabricating FinFET semiconductor devices using planarized spacers
US8791034B2 (en) 2009-06-26 2014-07-29 Cornell University Chemical vapor deposition process for aluminum silicon nitride
KR20110002208A (ko) 2009-07-01 2011-01-07 삼성전자주식회사 반도체 소자의 형성방법
JP2011023718A (ja) 2009-07-15 2011-02-03 Asm Japan Kk ＰＥＡＬＤによってＳｉ−Ｎ結合を有するストレス調節された誘電体膜を形成する方法
US8105901B2 (en) * 2009-07-27 2012-01-31 International Business Machines Corporation Method for double pattern density
US7989365B2 (en) 2009-08-18 2011-08-02 Applied Materials, Inc. Remote plasma source seasoning
US8173554B2 (en) 2009-10-14 2012-05-08 Asm Japan K.K. Method of depositing dielectric film having Si-N bonds by modified peald method
US8021949B2 (en) * 2009-12-01 2011-09-20 International Business Machines Corporation Method and structure for forming finFETs with multiple doping regions on a same chip
US8354331B2 (en) * 2009-12-01 2013-01-15 International Business Machines Corporation Multiplying pattern density by single sidewall imaging transfer
US20110151142A1 (en) 2009-12-22 2011-06-23 Applied Materials, Inc. Pecvd multi-step processing with continuous plasma
JP2011192776A (ja) 2010-03-15 2011-09-29 Toshiba Corp 半導体装置の製造方法
JP5742185B2 (ja) 2010-03-19 2015-07-01 東京エレクトロン株式会社 成膜装置、成膜方法、回転数の最適化方法及び記憶媒体
US20110244142A1 (en) * 2010-03-30 2011-10-06 Applied Materials, Inc. Nitrogen doped amorphous carbon hardmask
CN102471885A (zh) 2010-04-01 2012-05-23 乔治洛德方法研究和开发液化空气有限公司 使用氨基金属与卤化金属前体组合的含金属氮化物的薄膜沉积
US20110256734A1 (en) 2010-04-15 2011-10-20 Hausmann Dennis M Silicon nitride films and methods
US8993460B2 (en) 2013-01-10 2015-03-31 Novellus Systems, Inc. Apparatuses and methods for depositing SiC/SiCN films via cross-metathesis reactions with organometallic co-reactants
US8637411B2 (en) * 2010-04-15 2014-01-28 Novellus Systems, Inc. Plasma activated conformal dielectric film deposition
TWI506391B (zh) * 2010-04-15 2015-11-01 Novellus Systems Inc 氣體及液體注射系統
US9390909B2 (en) * 2013-11-07 2016-07-12 Novellus Systems, Inc. Soft landing nanolaminates for advanced patterning
US9892917B2 (en) * 2010-04-15 2018-02-13 Lam Research Corporation Plasma assisted atomic layer deposition of multi-layer films for patterning applications
US9076646B2 (en) 2010-04-15 2015-07-07 Lam Research Corporation Plasma enhanced atomic layer deposition with pulsed plasma exposure
US9611544B2 (en) 2010-04-15 2017-04-04 Novellus Systems, Inc. Plasma activated conformal dielectric film deposition
US8669185B2 (en) 2010-07-30 2014-03-11 Asm Japan K.K. Method of tailoring conformality of Si-containing film
KR101147728B1 (ko) 2010-08-02 2012-05-25 주식회사 유진테크 사이클릭 박막 증착 방법
US8394466B2 (en) 2010-09-03 2013-03-12 Asm Japan K.K. Method of forming conformal film having si-N bonds on high-aspect ratio pattern
US8138097B1 (en) 2010-09-20 2012-03-20 Kabushiki Kaisha Toshiba Method for processing semiconductor structure and device based on the same
US9685320B2 (en) 2010-09-23 2017-06-20 Lam Research Corporation Methods for depositing silicon oxide
WO2012039833A2 (en) 2010-09-24 2012-03-29 Applied Materials, Inc. Low temperature silicon carbide deposition process
US20120213940A1 (en) 2010-10-04 2012-08-23 Applied Materials, Inc. Atomic layer deposition of silicon nitride using dual-source precursor and interleaved plasma
US20120108079A1 (en) 2010-10-29 2012-05-03 Applied Materials, Inc. Atomic Layer Deposition Film With Tunable Refractive Index And Absorption Coefficient And Methods Of Making
US8679914B2 (en) 2010-11-02 2014-03-25 Micron Technology, Inc. Method of forming a chalcogenide material and methods of forming a resistive random access memory device including a chalcogenide material
US8288083B2 (en) 2010-11-05 2012-10-16 Micron Technology, Inc. Methods of forming patterned masks
KR20120062385A (ko) * 2010-12-06 2012-06-14 에스케이하이닉스 주식회사 반도체 메모리 소자의 형성방법
KR101225601B1 (ko) * 2010-12-16 2013-01-24 한국과학기술원 대면적 나노스케일 패턴형성방법
JP5682290B2 (ja) * 2010-12-20 2015-03-11 東京エレクトロン株式会社 炭素含有薄膜のスリミング方法及び酸化装置
JP5689398B2 (ja) 2010-12-21 2015-03-25 東京エレクトロン株式会社 窒化シリコン膜の成膜方法及び成膜装置
US8901016B2 (en) 2010-12-28 2014-12-02 Asm Japan K.K. Method of forming metal oxide hardmask
KR101172272B1 (ko) 2010-12-30 2012-08-09 에스케이하이닉스 주식회사 매립비트라인을 구비한 반도체장치 제조 방법
JP2012169408A (ja) 2011-02-14 2012-09-06 Taiyo Nippon Sanso Corp マスク用材料、マスクの形成方法、パターン形成方法、及びエッチング保護膜
US8883649B2 (en) 2011-03-23 2014-11-11 International Business Machines Corporation Sidewall image transfer process
US9095869B2 (en) 2011-04-07 2015-08-04 Picosun Oy Atomic layer deposition with plasma source
US8298951B1 (en) 2011-04-13 2012-10-30 Asm Japan K.K. Footing reduction using etch-selective layer
US8298954B1 (en) * 2011-05-06 2012-10-30 International Business Machines Corporation Sidewall image transfer process employing a cap material layer for a metal nitride layer
TW201319299A (zh) 2011-09-13 2013-05-16 Applied Materials Inc 用於低溫電漿輔助沉積的活化矽前驅物
JP6199292B2 (ja) 2011-09-23 2017-09-20 ノベラス・システムズ・インコーポレーテッドＮｏｖｅｌｌｕｓ Ｓｙｓｔｅｍｓ Ｉｎｃｏｒｐｏｒａｔｅｄ プラズマ活性化されるコンフォーマル誘電体膜
US8809169B2 (en) 2011-09-30 2014-08-19 Tokyo Electron Limited Multi-layer pattern for alternate ALD processes
US9318431B2 (en) 2011-11-04 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having a MOM capacitor and method of making same
US20130189845A1 (en) * 2012-01-19 2013-07-25 Applied Materials, Inc. Conformal amorphous carbon for spacer and spacer protection applications
US8592328B2 (en) 2012-01-20 2013-11-26 Novellus Systems, Inc. Method for depositing a chlorine-free conformal sin film
JP5882776B2 (ja) 2012-02-14 2016-03-09 信越化学工業株式会社 レジスト下層膜形成用組成物、及びパターン形成方法
US8846484B2 (en) 2012-02-15 2014-09-30 Intermolecular, Inc. ReRAM stacks preparation by using single ALD or PVD chamber
WO2013137115A1 (ja) 2012-03-15 2013-09-19 東京エレクトロン株式会社 成膜方法及び成膜装置
JP6125247B2 (ja) 2012-03-21 2017-05-10 株式会社日立国際電気 半導体装置の製造方法、基板処理方法、基板処理装置およびプログラム
US8936977B2 (en) 2012-05-29 2015-01-20 Globalfoundries Singapore Pte. Ltd. Late in-situ doped SiGe junctions for PMOS devices on 28 nm low power/high performance technologies using a silicon oxide encapsulation, early halo and extension implantations
US8703578B2 (en) 2012-05-29 2014-04-22 Globalfoundries Singapore Pte. Ltd. Middle in-situ doped SiGe junctions for PMOS devices on 28 nm low power/high performance technologies using a silicon oxide encapsulation, early halo and extension implantations
US9487869B2 (en) * 2012-06-01 2016-11-08 Carnegie Mellon University Pattern transfer with self-assembled nanoparticle assemblies
US8962078B2 (en) 2012-06-22 2015-02-24 Tokyo Electron Limited Method for depositing dielectric films
US9023737B2 (en) 2012-07-11 2015-05-05 Asm Ip Holding B.V. Method for forming conformal, homogeneous dielectric film by cyclic deposition and heat treatment
US20140023794A1 (en) 2012-07-23 2014-01-23 Maitreyee Mahajani Method And Apparatus For Low Temperature ALD Deposition
US8716136B1 (en) 2012-10-19 2014-05-06 Globalfoundries Inc. Method of forming a semiconductor structure including a wet etch process for removing silicon nitride
KR102207992B1 (ko) * 2012-10-23 2021-01-26 램 리써치 코포레이션 서브-포화된 원자층 증착 및 등각막 증착
KR102052936B1 (ko) 2012-11-13 2019-12-06 삼성전자 주식회사 반도체 소자 제조 방법
US8784951B2 (en) 2012-11-16 2014-07-22 Asm Ip Holding B.V. Method for forming insulation film using non-halide precursor having four or more silicons
US9362133B2 (en) 2012-12-14 2016-06-07 Lam Research Corporation Method for forming a mask by etching conformal film on patterned ashable hardmask
US9446965B2 (en) 2013-02-19 2016-09-20 Nanotech Industrial Solutions, Inc. Applications for inorganic fullerene-like particles
US8623770B1 (en) * 2013-02-21 2014-01-07 HGST Netherlands B.V. Method for sidewall spacer line doubling using atomic layer deposition of a titanium oxide
US9824881B2 (en) 2013-03-14 2017-11-21 Asm Ip Holding B.V. Si precursors for deposition of SiN at low temperatures
US9564309B2 (en) 2013-03-14 2017-02-07 Asm Ip Holding B.V. Si precursors for deposition of SiN at low temperatures
US20140273531A1 (en) 2013-03-14 2014-09-18 Asm Ip Holding B.V. Si PRECURSORS FOR DEPOSITION OF SiN AT LOW TEMPERATURES
KR102151611B1 (ko) * 2013-03-15 2020-09-03 어플라이드 머티어리얼스, 인코포레이티드 초-콘포말한 탄소 막 증착
US20140271097A1 (en) 2013-03-15 2014-09-18 Applied Materials, Inc. Processing systems and methods for halide scavenging
TW201441408A (zh) 2013-03-15 2014-11-01 Applied Materials Inc 包含氮化矽之膜的電漿輔助原子層沉積
US20140273530A1 (en) 2013-03-15 2014-09-18 Victor Nguyen Post-Deposition Treatment Methods For Silicon Nitride
US9012336B2 (en) 2013-04-08 2015-04-21 Applied Materials, Inc. Method for conformal treatment of dielectric films using inductively coupled plasma
US9209274B2 (en) * 2013-07-19 2015-12-08 Globalfoundries Inc. Highly conformal extension doping in advanced multi-gate devices
KR102081195B1 (ko) 2013-08-28 2020-02-25 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US20150251917A1 (en) 2013-10-21 2015-09-10 Qualcomm Mems Technologies, Inc. Method of patterning pillars
US9159579B2 (en) * 2013-10-25 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Lithography using multilayer spacer for reduced spacer footing
US9653319B2 (en) 2013-11-08 2017-05-16 Tokyo Electron Limited Method for using post-processing methods for accelerating EUV lithography
US10084016B2 (en) 2013-11-21 2018-09-25 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
TWI480415B (zh) 2013-11-27 2015-04-11 Ind Tech Res Inst 多模式薄膜沉積設備以及薄膜沉積方法
US9123776B2 (en) 2013-12-04 2015-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned double spacer patterning process
US9614053B2 (en) 2013-12-05 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Spacers with rectangular profile and methods of forming the same
WO2015106261A1 (en) 2014-01-13 2015-07-16 Applied Materials, Inc. Self-aligned double patterning with spatial atomic layer deposition
US9806129B2 (en) 2014-02-25 2017-10-31 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
US9660080B2 (en) 2014-02-28 2017-05-23 Stmicroelectronics, Inc. Multi-layer strained channel FinFET
US20150247238A1 (en) * 2014-03-03 2015-09-03 Lam Research Corporation Rf cycle purging to reduce surface roughness in metal oxide and metal nitride films
US20160049307A1 (en) * 2014-08-15 2016-02-18 Yijian Chen Patterning method for IC fabrication using 2-D layout decomposition and synthesis techniques
US9318334B2 (en) 2014-08-27 2016-04-19 United Microelectronics Corp. Method for fabricating semiconductor device
US9576792B2 (en) 2014-09-17 2017-02-21 Asm Ip Holding B.V. Deposition of SiN
US9214333B1 (en) 2014-09-24 2015-12-15 Lam Research Corporation Methods and apparatuses for uniform reduction of the in-feature wet etch rate of a silicon nitride film formed by ALD
US9355837B2 (en) 2014-09-25 2016-05-31 Micron Technology, Inc. Methods of forming and using materials containing silicon and nitrogen
US9875888B2 (en) 2014-10-03 2018-01-23 Applied Materials, Inc. High temperature silicon oxide atomic layer deposition technology
US9791779B2 (en) 2014-10-16 2017-10-17 Tokyo Electron Limited EUV resist etch durability improvement and pattern collapse mitigation
US9589790B2 (en) 2014-11-24 2017-03-07 Lam Research Corporation Method of depositing ammonia free and chlorine free conformal silicon nitride film
US9564312B2 (en) 2014-11-24 2017-02-07 Lam Research Corporation Selective inhibition in atomic layer deposition of silicon-containing films
US9449971B2 (en) * 2014-12-01 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming FinFETs
US9620377B2 (en) 2014-12-04 2017-04-11 Lab Research Corporation Technique to deposit metal-containing sidewall passivation for high aspect ratio cylinder etch
EP3035379B1 (en) 2014-12-15 2020-07-01 IMEC vzw Method for blocking a trench portion
US9576811B2 (en) * 2015-01-12 2017-02-21 Lam Research Corporation Integrating atomic scale processes: ALD (atomic layer deposition) and ALE (atomic layer etch)
US9673059B2 (en) * 2015-02-02 2017-06-06 Tokyo Electron Limited Method for increasing pattern density in self-aligned patterning integration schemes
US9443731B1 (en) * 2015-02-20 2016-09-13 Tokyo Electron Limited Material processing to achieve sub-10nm patterning
US9530646B2 (en) 2015-02-24 2016-12-27 United Microelectronics Corp. Method of forming a semiconductor structure
US9472506B2 (en) * 2015-02-25 2016-10-18 International Business Machines Corporation Registration mark formation during sidewall image transfer process
US9748093B2 (en) 2015-03-18 2017-08-29 Applied Materials, Inc. Pulsed nitride encapsulation
US9502238B2 (en) 2015-04-03 2016-11-22 Lam Research Corporation Deposition of conformal films by atomic layer deposition and atomic layer etch
US9786503B2 (en) * 2015-04-08 2017-10-10 Tokyo Electron Limited Method for increasing pattern density in self-aligned patterning schemes without using hard masks
US9406693B1 (en) 2015-04-20 2016-08-02 Sandisk Technologies Llc Selective removal of charge-trapping layer for select gate transistors and dummy memory cells in 3D stacked memory
CN106298519A (zh) 2015-05-15 2017-01-04 联华电子股份有限公司 形成半导体结构的方法
US9653571B2 (en) 2015-06-15 2017-05-16 International Business Machines Corporation Freestanding spacer having sub-lithographic lateral dimension and method of forming same
US9508560B1 (en) * 2015-06-18 2016-11-29 International Business Machines Corporation SiARC removal with plasma etch and fluorinated wet chemical solution combination
US9530663B1 (en) * 2015-06-23 2016-12-27 Nanya Technology Corp. Method for forming a pattern
US9748110B2 (en) * 2015-09-03 2017-08-29 Tokyo Electron Limited Method and system for selective spacer etch for multi-patterning schemes
CN108352304B (zh) 2015-09-24 2022-03-08 东京毅力科创株式会社 形成用于亚分辨率衬底图案化的刻蚀掩模的方法
US9601693B1 (en) 2015-09-24 2017-03-21 Lam Research Corporation Method for encapsulating a chalcogenide material
US10141417B2 (en) * 2015-10-20 2018-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure, semiconductor device and the method of forming semiconductor device
US10103032B2 (en) 2015-11-20 2018-10-16 Tokyo Electron Limited Methods of forming etch masks for sub-resolution substrate patterning
US9576817B1 (en) * 2015-12-03 2017-02-21 International Business Machines Corporation Pattern decomposition for directed self assembly patterns templated by sidewall image transfer
US9508604B1 (en) * 2016-04-29 2016-11-29 Globalfoundries Inc. Methods of forming punch through stop regions on FinFET devices on CMOS-based IC products using doped spacers
US20170323785A1 (en) 2016-05-06 2017-11-09 Lam Research Corporation Method to deposit conformal and low wet etch rate encapsulation layer using pecvd
US10062563B2 (en) 2016-07-01 2018-08-28 Lam Research Corporation Selective atomic layer deposition with post-dose treatment
US10037884B2 (en) 2016-08-31 2018-07-31 Lam Research Corporation Selective atomic layer deposition for gapfill using sacrificial underlayer
US10074543B2 (en) 2016-08-31 2018-09-11 Lam Research Corporation High dry etch rate materials for semiconductor patterning applications
US10832908B2 (en) 2016-11-11 2020-11-10 Lam Research Corporation Self-aligned multi-patterning process flow with ALD gapfill spacer mask
US10454029B2 (en) 2016-11-11 2019-10-22 Lam Research Corporation Method for reducing the wet etch rate of a sin film without damaging the underlying substrate
US10134579B2 (en) 2016-11-14 2018-11-20 Lam Research Corporation Method for high modulus ALD SiO2 spacer
US10269559B2 (en) 2017-09-13 2019-04-23 Lam Research Corporation Dielectric gapfill of high aspect ratio features utilizing a sacrificial etch cap layer

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090146322A1 (en) * 2007-12-07 2009-06-11 Milind Weling Method of eliminating a lithography operation
TW201033739A (en) * 2009-01-07 2010-09-16 Brewer Science Inc Spin-on spacer materials for double-and triple-patterning lithography
WO2013066667A1 (en) * 2011-11-04 2013-05-10 Applied Materials, Inc. Dry etch processes
CN103515197A (zh) * 2012-06-26 2014-01-15 中芯国际集成电路制造(上海)有限公司 自对准多重图形化的掩膜层及其形成方法
TW201606855A (zh) * 2014-07-24 2016-02-16 應用材料股份有限公司 單一平台多循環之間隔物沉積與蝕刻

Also Published As

Publication number Publication date
KR102510157B1 (ko) 2023-03-14
US10629435B2 (en) 2020-04-21
TW201821637A (zh) 2018-06-16
SG10201705999TA (en) 2018-02-27
CN107680903B (zh) 2021-06-15
KR20210086594A (ko) 2021-07-08
CN113488379A (zh) 2021-10-08
US20180033622A1 (en) 2018-02-01
KR102273916B1 (ko) 2021-07-06
KR20180013745A (ko) 2018-02-07
CN107680903A (zh) 2018-02-09
JP6895836B2 (ja) 2021-06-30
JP2018061007A (ja) 2018-04-12

Similar Documents

Publication Publication Date Title
TWI682056B (zh) 用於半導體圖案化應用之摻雜的原子層沉積膜
KR102474327B1 (ko) 반도체 패터닝 애플리케이션을 위한 고 건식 에칭 레이트 재료들
KR102514839B1 (ko) Ald 갭충진 스페이서 마스크를 사용하는 자기-정렬된 다중 패터닝 프로세스 플로우
US10134579B2 (en) Method for high modulus ALD SiO2 spacer
KR102491769B1 (ko) 3d nand 제조시 계단형 봉지
US9865455B1 (en) Nitride film formed by plasma-enhanced and thermal atomic layer deposition process
US10037884B2 (en) Selective atomic layer deposition for gapfill using sacrificial underlayer
TWI714534B (zh) 原子層沉積所形成的氮化矽膜之特徵部內溼蝕刻速率的均勻降低用方法及設備
KR20210152447A (ko) 초박 원자층 증착 막 정확도 두께 제어
KR20160118968A (ko) Ald 및 ale에 의해 컨포멀한 막들의 증착
JP2015144268A (ja) パルスプラズマ暴露を伴うプラズマ原子層堆積
US10903070B2 (en) Asymmetric wafer bow compensation by chemical vapor deposition
US20220208543A1 (en) Modulated atomic layer deposition
WO2020068139A1 (en) Asymmetric wafer bow compensation