TWI649882B - 電壓調整器電路及半導體裝置 - Google Patents

電壓調整器電路及半導體裝置 Download PDF

Info

Publication number
TWI649882B
TWI649882B TW106136959A TW106136959A TWI649882B TW I649882 B TWI649882 B TW I649882B TW 106136959 A TW106136959 A TW 106136959A TW 106136959 A TW106136959 A TW 106136959A TW I649882 B TWI649882 B TW I649882B
Authority
TW
Taiwan
Prior art keywords
layer
oxide semiconductor
transistor
film
oxide
Prior art date
Application number
TW106136959A
Other languages
English (en)
Other versions
TW201810687A (zh
Inventor
山崎舜平
三宅博之
津吹將志
野田耕生
Original Assignee
日商半導體能源研究所股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商半導體能源研究所股份有限公司 filed Critical 日商半導體能源研究所股份有限公司
Publication of TW201810687A publication Critical patent/TW201810687A/zh
Application granted granted Critical
Publication of TWI649882B publication Critical patent/TWI649882B/zh

Links

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H02M3/073—Charge pumps of the Schenkel-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • H02M3/158—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Dc-Dc Converters (AREA)

Abstract

一電晶體包括一閘極、一源極、及一汲極，閘極係電連接至源極或汲極，一第一信號被輸入至源極與汲極之一，且一氧化物半導體層(其載子濃度為5×1014/cm3或更小)被用於一通道形成層。一電容包括一第一電極及一第二電極，該第一電極係電連接至該電晶體之源極與汲極之另一，且一第二信號(其為時脈信號)被輸入至第二電極。第一信號之電壓被升壓或降壓以獲得一第三信號，其係透過該電晶體之源極與汲極之另一而被輸出為一輸出信號。

Description

電壓調整器電路及半導體裝置
本發明之一實施例係有關一種包括電晶體之電壓調整器電路，該電晶體包括氧化物半導體。
一種藉由使用薄半導體膜以形成薄膜電晶體(TFT)之技術已吸引注意，該薄半導體膜係形成於一具有絕緣表面之基底上。薄膜電晶體係用於一種以液晶電視為代表之顯示裝置。矽基的半導體材料已知為一種可應用於薄膜電晶體之薄半導體膜的材料。除了矽基的半導體材料以外，氧化物半導體已吸引注意。
當作氧化物半導體之材料，已知有鋅氧化物及含有鋅氧化物為其成分之材料。此外，已揭露了使用具有少於1018/cm3之電子載子濃度的非晶氧化物(氧化物半導體)所形成的薄膜電晶體(專利文件1至3)。
[參考案] [專利文件]
[專利文件1]日本公告專利編號2006-165527
[專利文件2]日本公告專利編號2006-165528
[專利文件3]日本公告專利編號2006-165529
然而，在薄膜形成程序中，發生了來自氧化物半導體中之化學計量組成(stoichiometric composition)的差異。例如，氧化物半導體之導電性係由於氧之過量或不足而改變。此外，於薄膜之形成期間進入薄氧化物半導體膜之氫係形成一氧(O)-氫(H)鍵並作用為電子施體，其為改變導電性之一因素。再者，因為O-H鍵為極性分子，所以其作用為改變一種主動裝置(諸如使用氧化物半導體所製造的薄膜電晶體)之特性的一項因素。
即使當具有少於1018/cm3之電子載子濃度時，氧化物半導體仍為實質上n型的氧化物半導體。因此，專利文件1至3中所揭露的薄膜電晶體之開關比(on-off ratio)僅約103。薄膜電晶體之此一低的開關比係由於大的關狀態電流。
當使用一種具有大關狀態電流之電晶體以形成一種電壓調整器電路(諸如升壓(step-up)電路)時，即使當電晶體未操作時仍有電流流經電晶體；因此，可能(例如)降低用以獲得所欲電壓之轉換效率。
有鑑於上述，本發明之一實施例的目的係提供一種其電特性穩定之薄膜電晶體(例如，其關閉電流被顯著地減少之一薄膜電晶體)。此外，另一目的係增進轉換效率以 獲得一電壓調整器電路中之一所欲的電壓。
依據本發明之一實施例，諸如升壓電路或降壓電路之電壓調整器電路係使用一種包括氧化物半導體以當作通道形成層之電晶體所形成。氧化物半導體具有較矽半導體更大的能隙且為一種本質的或實質上本質的半導體，該半導體係透過移除一作用為電子施體之雜質而被高度地純化。利用此結構，於電晶體中，關狀態下之漏電流(關閉電流)可被減少。此外，利用電晶體之關閉電流的減少，可增進用以獲得所欲電壓之轉換效率。
氧化物半導體中所含之氫的濃度係小於或等於5×1019/cm3，最好是小於或等於5×1018/cm3，更佳的是小於或等於5×1017/cm3。此外，氧化物半導體中所含之氫或O-H鍵被移除。此外，載子濃度係小於或等於5×1014/cm3，最好是小於或等於5×1012/cm3。
能隙被設為大於或等於2eV，最好是大於或等於2.5eV，更佳的是大於或等於3eV，以盡可能減少形成施體之雜質(例如，氫)。此外，載子濃度被設為小於或等於1×1014/cm3，最好是小於或等於1×1012/cm3。
於一包括上述氧化物半導體之電晶體中，1μm之通道寬度的關閉電流可為極小的(相較於包括矽之傳統電晶體)；例如，關閉電流可小於或等於10aA/μm(1×10-17A/μm)，最好是小於或等於1aA/μm(1×10-18A/μm)，更佳的是小於或等於10zA/μm(1×10-20A/μm)，又更佳的是小於或等於1zA/μm(1×10-21A/μm)。此外，即使當電晶體之 溫度為85℃時，1μm之通道寬度的關閉電流仍可為極小的(相較於包括矽之傳統電晶體)；例如，關閉電流可小於或等於100zA/μm(1×10-19A/μm)，最好是小於或等於10zA/μm。
利用一種包括一藉由充分地減少氫濃度而被高度地純化之氧化物半導體層的電晶體，則可獲得一種電壓調整器電路，其中相較於使用包括矽之傳統電晶體的情況，由於漏電流所致之電力耗損是低的。
依據本發明之實施例，一種電壓調整器電路包括電晶體及電容。電晶體包括一閘極、一源極、及一汲極，閘極係電連接至源極或汲極，一第一信號被輸入至源極與汲極之一，一氧化物半導體層被用於一通道形成層，以及一關閉電流係小於或等於100zA/μm。電容包括一第一電極及一第二電極，該第一電極係電連接至該電晶體之源極與汲極之另一，且一第二信號(其為時脈信號)被輸入至第二電極。第一信號之電壓被升壓或降壓以獲得一第三信號，且該第三信號(其具有藉由將第一信號之電壓升壓或降壓所獲得的電壓)係透過該電晶體之源極與汲極之另一而被輸出為一輸出信號。
依據本發明之另一實施例，一電壓調整器電路包括n級(n為大於或等於2的自然數)單元升壓電路，其被相互電氣地串聯。第(2M-1)級(M為1至n/2之任一，且2M為自然數)單元升壓電路包括一第一電晶體及一第一電容。第一電晶體包括一閘極、一源極、及一汲極，其中閘極係 電連接至源極與汲極之一，一氧化物半導體層被用於一通道形成層，以及一關閉電流係小於或等於100zA/μm。第一電容包括一第一電極及一第二電極，其中該第一電極係電連接至該第一電晶體的該源極與該汲極之另一，且一時脈信號被輸入至第二電極。第2M級單元升壓電路包括一第二電晶體及一第二電容。第二電晶體包括一閘極、一源極、及一汲極，其中閘極係電連接至源極與汲極之一，一氧化物半導體層被用於一通道形成層，以及一關閉電流係小於或等於100zA/μm。第二電容包括一第一電極及一第二電極，其中該第一電極係電連接至該第二電晶體的該源極與該汲極之另一，且一反相時脈信號被輸入至第二電極。
依據本發明之另一實施例，一電壓調整器電路包括n級(n為大於或等於2的自然數)單元降壓電路，其被相互電氣地串聯。第(2M-1)級(M為1至n/2之任一，且2M為自然數)單元降壓電路包括一第一電晶體及一第一電容。第一電晶體包括一閘極、一源極、及一汲極，其中一氧化物半導體層被用於一通道形成層，以及一關閉電流係小於或等於100zA/μm。第一電容包括一第一電極及一第二電極，其中該第一電極係電連接至該第一電晶體的該閘極，且一時脈信號被輸入至第二電極。第2M級單元降壓電路包括一第二電晶體及一第二電容。第二電晶體包括一閘極、一源極、及一汲極，其中源極與汲極之一係電連接至該第一電晶體的閘極和源極或汲極，一氧化物半導體層被 用於一通道形成層，以及一關閉電流係小於或等於100zA/μm。第二電容包括一第一電極及一第二電極，其中該第一電極係電連接至該第二電晶體的該閘極和該源極與該汲極之另一，且一反相時脈信號被輸入至第二電極。
依據本發明之一實施例，可減少電晶體之漏電流，以及可減少輸出信號之電壓的下降，藉此可增進用以獲得一所欲電壓之轉換效率。
101‧‧‧電晶體
102‧‧‧電容
151‧‧‧週期
152‧‧‧週期
201‧‧‧電晶體
202‧‧‧電容
211‧‧‧單元升壓電路
221‧‧‧時脈信號線
222‧‧‧時脈信號線
300‧‧‧基底
302‧‧‧閘極絕緣層
303‧‧‧保護絕緣層
310‧‧‧薄膜電晶體
311‧‧‧閘極電極層
313‧‧‧通道形成區
314a‧‧‧高電阻源極區
314b‧‧‧高電阻汲極區
315a‧‧‧源極電極層
315b‧‧‧汲極電極層
316‧‧‧氧化物絕緣層
320‧‧‧基底
322‧‧‧閘極絕緣層
323‧‧‧保護絕緣層
330‧‧‧氧化物半導體膜
331‧‧‧氧化物半導體層
332‧‧‧氧化物半導體層
340‧‧‧基底
342‧‧‧閘極絕緣層
343‧‧‧保護絕緣層
345‧‧‧氧化物半導體膜
346‧‧‧氧化物半導體層
350‧‧‧薄膜電晶體
351‧‧‧閘極電極層
352‧‧‧氧化物半導體層
355a‧‧‧源極電極層
355b‧‧‧汲極電極層
356‧‧‧氧化物絕緣層
360‧‧‧薄膜電晶體
361‧‧‧閘極電極層
362‧‧‧氧化物半導體層
363‧‧‧通道形成區
364a‧‧‧高電阻源極區
364b‧‧‧高電阻汲極區
365a‧‧‧源極電極層
365b‧‧‧汲極電極層
366‧‧‧氧化物絕緣層
370‧‧‧基底
372a‧‧‧閘極絕緣層
372b‧‧‧閘極絕緣層
373‧‧‧保護絕緣層
380‧‧‧薄膜電晶體
381‧‧‧閘極電極層
382‧‧‧氧化物半導體層
385a‧‧‧源極電極層
385b‧‧‧汲極電極層
386‧‧‧氧化物絕緣層
390‧‧‧薄膜電晶體
391‧‧‧閘極電極層
392‧‧‧氧化物半導體層
393‧‧‧氧化物半導體膜
394‧‧‧基底
395a‧‧‧源極電極層
395b‧‧‧汲極電極層
396‧‧‧氧化物絕緣層
397‧‧‧閘極絕緣層
398‧‧‧保護絕緣層
399‧‧‧氧化物半導體層
400‧‧‧基底
402‧‧‧閘極絕緣層
407‧‧‧絕緣層
410‧‧‧薄膜電晶體
411‧‧‧閘極電極層
412‧‧‧氧化物半導體層
414a‧‧‧佈線層
414b‧‧‧佈線層
415a‧‧‧源極或汲極電極層
415b‧‧‧源極或汲極電極層
420‧‧‧矽基底
421a‧‧‧開口
421b‧‧‧開口
422‧‧‧絕緣層
423‧‧‧開口
424‧‧‧導電層
425‧‧‧薄膜電晶體
427‧‧‧導電層
430‧‧‧氧化物半導體膜
431‧‧‧氧化物半導體層
450‧‧‧基底
452‧‧‧閘極絕緣層
457‧‧‧絕緣層
460‧‧‧薄膜電晶體
461‧‧‧閘極電極層
462‧‧‧氧化物半導體層
464‧‧‧佈線層
465a‧‧‧源極或汲極電極層
465b‧‧‧源極或汲極電極層
465a1‧‧‧源極或汲極電極層
465a2‧‧‧源極或汲極電極層
468‧‧‧佈線層
501‧‧‧基底
502‧‧‧電容
511‧‧‧單元降壓電路
521‧‧‧時脈信號線
522‧‧‧時脈信號線
800‧‧‧測量系統
802‧‧‧電容
804‧‧‧電晶體
805‧‧‧電晶體
806‧‧‧電晶體
808‧‧‧電晶體
1001‧‧‧閘極電極
1002‧‧‧閘極絕緣膜
1003‧‧‧氧化物半導體層
1004a‧‧‧源極電極
1004b‧‧‧汲極電極
1005‧‧‧氧化物絕緣層
1006‧‧‧導電層
2800‧‧‧外殼
2801‧‧‧外殼
2802‧‧‧顯示面板
2803‧‧‧揚聲器
2804‧‧‧麥克風
2805‧‧‧操作鍵
2806‧‧‧指針裝置
2807‧‧‧相機鏡頭
2808‧‧‧外部記憶體槽
2810‧‧‧太陽能電池
2811‧‧‧外部記憶體槽
3001‧‧‧主體
3002‧‧‧外殼
3003‧‧‧顯示部分
3004‧‧‧鍵盤
圖1為一電路圖，其說明一電壓調整器電路之結構的範例。
圖2為一時序圖，用以解釋圖1所示之電壓調整器電路的操作之範例。
圖3為一電路圖，其說明一電壓調整器電路之結構的範例。
圖4為一電路圖，其說明一電壓調整器電路之結構的範例。
圖5A及5B為說明一電晶體之頂部視圖及橫斷面視圖。
圖6A至6E為說明一種電晶體之製造方法的橫斷面視圖。
圖7A及7B為說明一電晶體之頂部視圖及橫斷面視圖。
圖8A至8E為說明一種電晶體之製造方法的橫斷面 視圖。
圖9A及9B為各說明一電晶體之橫斷面視圖。
圖10A至10E為說明一種電晶體之製造方法的橫斷面視圖。
圖11為一包括氧化物半導體之反向交錯式(inverted staggered)薄膜電晶體的橫斷面視圖。
圖12A及12B各為圖11中沿著A-A’之橫斷面的能帶圖(概圖)。
圖13A為一能帶圖，其說明其中正電位(+VG)被施加至一閘極電極1001之狀態；而圖13B為一能帶圖，其說明其中負電位(-VG)被施加至一閘極電極1001之狀態。
圖14為一能帶圖，其說明介於真空位準與一金屬的工作函數(ΦM)之間的關係以及介於該真空位準與一氧化物半導體的電子親和力(χ)之間的關係。
圖15為一電路圖，用以評估一包括氧化物半導體之電晶體的特性。
圖16為一時序圖，用以評估一包括氧化物半導體之電晶體的特性。
圖17為一圖表，其顯示一包括氧化物半導體之電晶體的特性。
圖18為一圖表，其顯示一包括氧化物半導體之電晶體的特性。
圖19為一圖表，其顯示一包括氧化物半導體之電晶體的特性。
圖20A至20E為說明一種電晶體之製造方法的橫斷面視圖。
圖21A至21D為說明一種電晶體之製造方法的橫斷面視圖。
圖22A至22D為說明一種電晶體之製造方法的橫斷面視圖。
圖23為說明一種電晶體之橫斷面視圖。
圖24A及24B為各說明一種電子裝置之外部視圖。
於下文中，將參考後附圖形以描述本發明之實施例的範例。注意到本發明並不限定於如下的描述，且可由熟悉此項技術人士輕易地瞭解到可用各種方式改變其模式及細節而不背離本發明之精神及範圍。因此，本發明不應被視為限定於實施例之描述。
(實施例1)
於本實施例中，將描述一種電壓調整器電路，其為本發明之一實施例。
本實施例中所描述之電壓調整器電路的結構之範例具有如下功能：將信號S1及信號S2輸入以當作輸入信號、將輸入信號S1之電壓升壓或降壓、及藉此將信號S3輸出以當作輸出信號，該信號S3之電壓係藉由將該信號S1之電壓升壓或降壓所獲得。本實施例中之電壓調整器電路的 結構之範例係進一步參考圖1而被描述。圖1係一電路圖，其說明本實施例的電壓調整器電路之結構的範例。
圖1中之電壓調整器電路包括一電晶體101及一電容102。
於本說明書中，例如，場效電晶體可被使用為電晶體。
此外，於本說明書中，場效電晶體具有至少一閘極、一源極、及一汲極。可使用(例如)薄膜電晶體以當作場效電晶體。場效電晶體可具有(例如)頂部閘極結構或底部閘極結構。此外，場效電晶體可具有n型導電性。
閘極代表整個閘極電極和閘極佈線或者其部分。閘極佈線為一種佈線，用以將至少一電晶體之閘極電極電連接至一不同電極或不同佈線。
源極代表整個源極區、源極電極、和源極佈線或者其部分。源極區為一區，其電阻值低於一半導體層中之通道形成層的電阻值。源極電極代表一導電層之部分，其係連接至源極區。源極佈線為一佈線，用以將至少一電晶體之源極電極電連接至一不同電極或不同佈線。
汲極代表整個汲極區、汲極電極、和汲極佈線或者其部分。汲極區為一區，其電阻值低於一半導體層中之通道形成層的電阻值。汲極電極代表一導電層之部分，其係連接至汲極區。汲極佈線為一佈線，用以將至少一電晶體之汲極電極電連接至一不同電極或不同佈線。
此外，於本說明書中，電晶體之源極和汲極可根據電 晶體之結構、操作條件等等而彼此互換；因此，難以界定何者為源極或汲極。因此，於本申請文件(說明書、申請專利範圍、圖式，等等)中，其中之一被稱源極與汲極之一，而另一被稱為源極與汲極之另一。
此外，本說明書中之場效電晶體為一種電晶體，其包括一具有通道形成層之功能的氧化物半導體層。注意其通道形成層中之氫濃度係小於或等於5×1019/cm3，最好是小於或等於5×1018/cm3，更佳的是小於或等於5×1017/cm3。例如，氫離子濃度係使用二次離子質譜測定法(SIMS)來測量。電晶體之載子濃度係小於或等於1×1014/cm3，最好是小於或等於1×1012/cm3。
於本說明書中，可使用一種(例如)包括第一電極、第二電極、及電介質之電容以當作電容。
信號S1或信號S3被輸入至電晶體101的閘極。信號S1被輸入至電晶體101的源極與汲極之一。電晶體101的源極與汲極之另一的電壓係等於信號S3之電壓。圖1中所示之電壓調整器電路係透過電晶體101的源極與汲極之另一以輸出信號S3。
於電晶體101中，電壓調整係根據信號S1與S3之何者被輸入至閘極而被不同地執行。例如，當信號S1被輸入至閘極時，信號S3之電壓可高於信號S1之電壓。此外，當信號S3被輸入至閘極時，信號S3之電壓可低於信號S1之電壓。升壓表示信號S3之電壓被增加至高於信號S1之電壓，而降壓表示信號S3之電壓被減少至低於信號 S1之電壓。
注意：一般而言，電壓指的是兩點的電位之間的差(亦稱為電位差)。然而，於某些情況下，電壓之值及電位之值兩者均由電路圖中之伏特(V)所表示；因此，難以分辨。因此，於本說明書中，若未特別指明，介於一點上的電位與一參考電位之間的電位差有時被使用為該點上的電壓。
注意：可使用(例如)一使用電壓等之類比信號或數位信號以當作本說明書中之信號。明確地，最好是使用一具有至少一第一電壓狀態及一第二電壓狀態之信號以當作一使用電壓之信號(亦稱為電壓信號)。可使用(例如)一種數位信號，其具有一高位準電壓狀態以當作第一電壓狀態及一低位準電壓狀態以當作第二電壓狀態。注意：高位準電壓亦稱為電壓VH或簡稱為VH，而低位準電壓亦稱為電壓VL或簡稱為VL。此外，於某些情況下第一電壓狀態下之電壓係不同於第二電壓狀態下之電壓，其係取決於信號。再者，因為有雜訊等之影響，所以第一電壓狀態下之電壓與第二電壓狀態下之電壓不一定具有固定位準而可具有一預定範圍內之位準。
電容102之第一電極係電連接至電晶體101的源極與汲極之另一，且信號S2被輸入至電容102之第二電極。其中電容102之第一電極和電晶體101的源極與汲極之另一彼此連接的一區亦稱為一節點N111。
信號S1係作用為電壓調整器電路之第一輸入信號(亦 稱為信號INVC1)。
信號S2係作用為電壓調整器電路之第二輸入信號(亦稱為信號INVC2)。例如，一時脈信號可被使用為信號S2。該時脈信號係一信號，其中第一電壓狀態及第二電壓狀態被週期性地重複。第一電壓狀態及第二電壓狀態之值可被適當地設定。
信號S3係作用為電壓調整器電路之輸出信號(亦稱為信號OUTVC)。
接下來，參考圖2以描述圖1中所示之電壓調整器電路的操作(亦稱為驅動方法)之範例。圖2係一時序圖，用以解釋圖1中所示之電壓調整器電路的操作之範例，並說明信號S1、信號S2、信號S3的電壓。於圖1所示之電壓調整器電路的操作之範例中，其係參考圖2而描述，信號S1為一具有高位準及低位準之二元數位信號，信號S2為其中高位準和低位準被週期性地重複之一時脈信號，電晶體101為n通道電晶體，及信號S1被輸入至電晶體101之閘極。
圖1中所示之電壓調整器電路的操作可藉由分割為複數週期來描述。各週期中之操作被描述如下。
於週期151中，信號S1被設為高位準，而信號S2被設為低位準。
此刻，電晶體101之源極和汲極被置於導通狀態，以致節點N111之電壓開始增加。節點N111上之電壓被增加至V1。V1為VH-Vth101(電晶體101之臨限電壓)。當節 點N111之電壓被增加至V1時，電晶體101之源極與汲極被置於非導通狀態，其使節點N111處於浮動狀態。此刻，電壓V1-VL被供應於電容102的第一電極與第二電極之間，且信號S3之電壓變為V1。
於週期152，信號S1被保持於高位準，而信號S2被設為高位準。
此刻，電晶體101處於非導通狀態，而節點N111處於浮動狀態。因為供應至電容102之第二電極的電壓係從電壓VL被改變至VH，所以電容102之第一電極的電壓亦開始改變，依據電容102之第二電極的電壓。節點N111上之電壓被增加至高於V1之值，亦即，V2。電壓V2為VH-Vth101+VH。此刻，電壓V2-VH被供應於電容102的第一電極與第二電極之間，且信號S3之電壓為V2。以此方式，於週期152，信號S3(其為電壓調整器電路之輸出信號)的電壓係相應於藉由將信號S1(其被輸入至電壓調整器電路)之電壓升壓所獲得的值。
如上所述，於依據本實施例之電壓調整器電路中，改變了一被輸入之電壓信號，並可輸出一具有高於或低於該輸入電壓信號之電壓的信號；因此，可減少功率耗損。
此外，於依據本實施例之電壓調整器電路中，電晶體包括一作用為通道形成層之氧化物半導體層。於通道形成層中，氫濃度係小於或等於5×1019atoms/cm3，最好是小於或等於5×1018atoms/cm3，更佳的是小於或等於5×1017atoms/cm3，且載子濃度係小於或等於1×1014/cm3，最好是 小於或等於1×1012/cm3。因為漏電流在電晶體中很小，所以(相較於傳統電晶體)可減少一電容中所儲存之電荷的漏出；因此，可顯著地增加達成所欲電壓之速度。
此外，於依據本實施例之電壓調整器電路中，可透過相同製造步驟以形成電容及電晶體，其可減少製造步驟之數目。
(實施例2)
於本實施例中，將描述一種升壓電路，其為本發明之一實施例中的電壓調整器之範例。
將參考圖3以描述依據本實施例之電壓調整器電路的電路結構之一範例。圖3為一電路圖，其說明依據本實施例之電壓調整器電路之電路結構的範例。
圖3中所示之電壓調整器電路包括一單元升壓電路211_1至一單元升壓電路211_n(n為大於或等於2的自然數)，且形成有藉由將單元升壓電路211_1電氣地串接至單元升壓電路211_n所獲得的n級單元升壓電路。
單元升壓電路211_1至211_n各包括一電晶體201及一電容202。
可使用一包括作用為通道形成層之氧化物半導體層的電晶體來當作每一電晶體201。注意：通道形成層中之氫濃度係小於或等於5×1019atoms/cm3，最好是小於或等於5×1018atoms/cm3，更佳的是小於或等於5×1017atoms/cm3。例如，氫濃度係使用二次離子質譜測定法(SIMS)來測量。 此外，每一電晶體201之載子濃度係小於或等於1×1014/cm3，最好是小於或等於1×1012/cm3。
於每一單元升壓電路211_1至211_n中，電晶體201之一閘極被電連接至電晶體201的源極與汲極之一。亦即，電晶體201為二極體連接的。此外，電容202之第一電極被電連接至電晶體201的源極與汲極之另一。
於第K級(K為任一2至n之自然數)之單元升壓電路中，電晶體201的源極與汲極之一被電連接至第(K-1)級之單元升壓電路中的電晶體201的源極與汲極之另一。由一節點N1_M(M為1至n/2之任一)表示一部分，其中第(K-1)級之單元升壓電路中的電晶體201的源極與汲極之另一和第K級之單元升壓電路中的電晶體201的源極與汲極之一被相互連接。
於第(2M-1)級(M為1至n/2之任一，且2M為自然數)之單元升壓電路中，電容202之第二電極被電連接至一時脈信號線221。於第2M級之單元升壓電路中，電容202之第二電極被電連接至一時脈信號線222。一時脈信號CK1被輸入至時脈信號線221。一時脈信號CKB1被輸入至時脈信號線222。時脈信號CK1與時脈信號CKB1具有相反的相位。例如，當時脈信號CK1為高位準信號時，則時脈信號CKB1為低位準信號。可使用(例如)一藉由時脈信號CK1之反相所獲得的信號來當作時脈信號CKB1。時脈信號CKB1可藉由(例如)利用一NOT電路(諸如反相器)以將時脈信號CK1之電壓狀態反相來產生。於 時脈信號CK1及時脈信號CKB1中，可適當地決定一電壓之值，諸如高位準及低位準。此外，例如，可利用一緩衝器電路及一振盪器來產生時脈信號CK1。再者，非僅有時脈信號CK1及時脈信號CKB1，亦可使用具有三或更多相之時脈信號。
於第一級之單元升壓電路(亦即，單元升壓電路211_1)中，一信號IN1被輸入至電晶體201的源極與汲極之一。
於最後級之單元升壓電路(亦即，單元升壓電路211_n)中，電晶體201的源極與汲極之另一的電壓為一信號OUT1(其為電壓調整器電路之輸出信號)的電壓。電壓Vc1被供應至單元升壓電路211_n中之電容202的第二電極。電壓Vc1可為任何電壓。例如，可使用具有與電壓VH或電壓VL相同值的電壓。此外，單元升壓電路211_n中之電容202的電容值最好是大於其他單元升壓電路中之電容202的電容值。當單元升壓電路211_n中之電容202的電容值大時，則可進一步穩定單元升壓電路211_n之輸出信號(亦即，其為電壓調整器電路之輸出信號的信號OUT1)的電壓狀態。
如上所述，本實施例中之電壓調整器電路的一範例包括n級單元升壓電路。各單元升壓電路包括一二極體連接的電晶體及一電容。使用一包括高度純化的氧化物半導體層為通道形成層之電晶體來當作二極體連接的電晶體。因此，各節點之電壓可被保持一段較長時間，其需較短時間 來獲得所欲電壓，且可增進電壓轉換效率。
接下來，描述圖3中所示之電壓調整器電路的操作之一範例。
圖3中所示之電壓調整器電路的操作可藉由劃分為複數週期來描述。各週期中之操作被描述如下。注意：於圖3中所示之電壓調整器電路的操作之範例中，其係描述於此，一高位準信號被輸入為信號IN1；一時脈信號(其位準被週期性地改變於高位準與低位準之間)被使用為時脈信號CK1；一藉由時脈信號CK之反相所獲得的時脈信號被使用為時脈信號CKB1；各單元升壓電路中之電晶體201為n通道電晶體；及單元升壓電路中之電晶體201的臨限電壓相同。
首先，於第一週期中，時脈信號CK1被設為低位準，而時脈信號CKB1被設為高位準。
於此情況下，於單元升壓電路211_1中，二極體連接的電晶體201被置於導通狀態，以致節點N1_1之電壓開始增加。節點N1_1之電壓(亦稱為電壓VN1)被增加至VIN1(信號IN1之電壓)-Vth201(電晶體201之臨限電壓)。當節點N1_1之電壓被增加至VIN1-Vth201時，則單元升壓電路211_1中之二極體連接的電晶體201被置於非導通狀態，以致節點N1_1變為處於浮動狀態。
接下來，於第二週期中，時脈信號CK1被設為高位準，而時脈信號CKB1被設為低位準。
於此情況下，於單元升壓電路211_1中，電晶體201 被保持於非導通狀態，節點N1_1係於浮動狀態，且供應至單元升壓電路211_1中之電容202的第二電極之電壓被改變為VH。因此，電容202之第一電極的電壓開始依據電容202之第二電極的電壓之改變而改變。節點N1_1之電壓被增加至VIN1-Vth201+VH。於此情況下，供應於電容202的第一電極與第二電極之間的電壓為VIN-Vth201。以此方式，於第二週期中，節點N1_1之電壓為藉由將第一週期中之節點N1_1之電壓升壓所獲得的電壓。
此外，因為節點N1_1之電壓變為VIN-Vth201+VH，所以於單元升壓電路211_2中，二極體連接的電晶體201被置於導通狀態，以致節點N1_2之電壓開始增加。節點N1_2之電壓(亦稱為電壓VN2)被增加至VN1-Vth201。當節點N1_2之電壓被增加至VN1-Vth201時，則單元升壓電路211_2中之二極體連接的電晶體201被置於非導通狀態，以致節點N1_2變為處於浮動狀態。
接下來，於第三週期中，時脈信號CK1被設為低位準，而時脈信號CKB1被設為高位準。
於此情況下，於單元升壓電路211_2中，電晶體201被保持於非導通狀態，節點N1_2係於浮動狀態，且供應至單元升壓電路211_2中之電容202的第二電極之電壓係從VL被改變為VH。因此，電容202之第一電極的電壓開始依據電容202之第二電極的電壓之改變而改變。節點N1_2之電壓被增加至VN1-Vth201+VH。於此情況下，供應於電容202的第一電極與第二電極之間的電壓為VN1- Vth201。以此方式，於第三週期中，節點N1_2之電壓為藉由將第二週期中之節點N1_2之電壓升壓所獲得的電壓。
此外，因為節點N1_2之電壓變為VN1-Vth201+VH，所以於單元升壓電路211_3中，二極體連接的電晶體201被置於導通狀態，以致節點N1_3之電壓開始增加。節點N1_3之電壓(亦稱為電壓VN3)被增加至VN2-Vth201。當節點N1_3之電壓被增加至VN2-Vth201時，則單元升壓電路211_3中之二極體連接的電晶體201被置於非導通狀態，以致節點N1_3變為處於浮動狀態。
再者，於第三及後續級之各單元升壓電路中，類似於上述單元升壓電路之那些操作的操作被依序地執行，依據介於高位準於低位準間之時脈信號CK1和時脈信號CKB1的週期性改變；而各節點N1_M之電壓被逐漸地升壓在每次時脈信號CK1或時脈信號CKB1被週期性地改變於高位準與低位準之間時，且被升壓高達VIN+M(VH-Vth201)於最大值。此外，信號OUT1之電壓被逐漸地升壓在每次時脈信號CK1或時脈信號CKB1被週期性地改變於高位準與低位準之間時，且被升壓高達VIN1+n(VH-Vth201)於最大值。以此方式，於圖3所示之電壓調整器電路中，信號IN1之電壓被升壓，且具有已升壓之電壓的信號OUT1被輸出為輸出信號。
如上所述，於本實施例之電壓調整器電路的一範例中，當升壓操作被執行於各單元升壓電路中時，可將一具有高於輸入信號之電壓的電壓之信號輸出為一輸出信號。
此外，於本實施例之電壓調整器電路的範例中，各單元升壓電路中之二極體連接的電晶體為一種包括高度純化的氧化物半導體層為通道形成層之電晶體。因此，可減少電晶體的漏電流；可增進用以獲得所欲電壓之轉換效率；可保持各節點之電壓於較長的時間；及需要較短時間以藉由升壓操作來獲得所欲電壓。
注意：本實施例可適當地結合與任何其他實施例。
(實施例3)
於本實施例中，將描述一種當作電壓調整器電路(其為本發明之一實施例)之另一範例的降壓電路。注意：於本實施例中，實施例2中之描述被適當地利用於與實施例2之電壓調整器電路相同的部分。
參考圖4以描述本實施例中之電壓調整器電路的電路結構之一範例。圖4為一電路圖，其說明本實施例中之電壓調整器電路之電路結構的範例。
圖4中所示之電壓調整器電路包括一單元降壓電路511_1至一單元降壓電路511_n(n為大於或等於2的自然數)，且形成有藉由將單元降壓電路511_1電氣地串接至單元降壓電路511_n所獲得的n級單元降壓電路。
單元降壓電路511_1至511_n各包括一電晶體501及一電容502。
可使用一包括作用為通道形成層之氧化物半導體層的電晶體來當作電晶體501。注意：通道形成層中之氫濃度 係小於或等於5×1019atoms/cm3，最好是小於或等於5×1018atoms/cm3，更佳的是小於或等於5×1017atoms/cm3。例如，氫濃度係使用二次離子質譜測定法(SIMS)來測量。此外，每一電晶體501之載子濃度係小於或等於1×1014/cm3，最好是小於或等於1×1012/cm3。
於第K級(K為任一2至n之自然數)之單元降壓電路中，電晶體501的源極與汲極之一被電連接至第(K-1)級之單元降壓電路中的電晶體501的源極與汲極之另一。由一節點N2_M表示一部分，其中第(K-1)級之單元降壓電路中的電晶體501的源極與汲極之另一和第K級之單元降壓電路中的電晶體501的源極與汲極之一被相互連接。
於每一單元降壓電路511_1至511_n中，電晶體501之一閘極被電連接至電晶體501的源極與汲極之另一。亦即，電晶體501為二極體連接的。此外，電容502之第一電極被電連接至電晶體501的源極與汲極之另一。亦即，雖然圖3所示之電壓調整器電路中的電晶體201具有一種其中閘極被電連接至源極與汲極之一的結構，但圖4所示之電壓調整器電路中的電晶體501卻具有一種其中閘極被電連接至源極與汲極之另一的結構。
於第(2M-1)級之單元降壓電路中，電容502之第一電極被電連接至電晶體501之閘極，且電容502之第二電極被電連接至一時脈信號線521。於第2M級之單元降壓電路中，電晶體501的源極與汲極之一被電連接至第(2M-1)級中之電晶體501的閘極和源極或汲極，電容502之第一 電極被電連接至電晶體501的閘極和源極與汲極之另一，以及電容502之第二電極被電連接至一時脈信號線522。一時脈信號CKB2被輸入至時脈信號線522。時脈信號CK2與時脈信號CKB2具有相反的相位。例如，當時脈信號CK2為高位準信號時，則時脈信號CKB2為低位準信號。可使用(例如)一藉由時脈信號CK2之反相所獲得的信號來當作時脈信號CKB2。時脈信號CKB2可藉由(例如)利用一NOT電路(諸如反相器)以將時脈信號CK2之電壓狀態反相來產生。於時脈信號CK2及時脈信號CKB2中，可適當地決定一電壓之值，諸如高位準及低位準。此外，例如，可利用一緩衝器電路及一振盪器電路來產生時脈信號CK2。再者，非僅有時脈信號CK2及時脈信號CKB2，亦可使用具有三或更多相之時脈信號。
於第一級之單元降壓電路(亦即，單元降壓電路511_1)中，一信號IN2被輸入至電晶體501的源極與汲極之一。
於最後級之單元降壓電路(亦即，單元降壓電路511_n)中，電晶體501的源極與汲極之另一的電壓為一信號OUT2(其為電壓調整器電路之輸出信號)的電壓。電壓Vc2被供應至單元降壓電路511_n中之電容502的第二電極。電壓Vc1可為任何電壓。例如，可使用具有與電壓VH或電壓VL相同值的電壓。此外，單元降壓電路511_n中之電容502的電容值最好是大於其他單元降壓電路中之電容502的電容值。當單元降壓電路511_n中之電容502的 電容值大時，則可進一步穩定單元降壓電路511_n之輸出信號(亦即，其為電壓調整器電路之輸出信號的信號OUT2)的電壓狀態。
如上所述，本實施例中之電壓調整器電路的一範例包括n級單元降壓電路。各單元降壓電路包括一二極體連接的電晶體及一電容。使用一包括氧化物半導體層(其中氫濃度被減少且關閉電流被減少)為通道形成層之電晶體來當作二極體連接的電晶體。因此，各節點之電壓可被保持一段較長時間，其需較短時間來獲得所欲電壓，且可增進電壓轉換效率。
接下來，描述圖4中所示之電壓調整器電路的操作之一範例。
圖4中所示之電壓調整器電路的操作可藉由劃分為複數週期來描述。各週期中之操作被描述如下。注意：於圖4中所示之電壓調整器電路的操作之範例中，其係描述於此，一低位準信號被輸入為信號IN2；一時脈信號(其位準被週期性地改變於高位準與低位準之間)被使用為時脈信號CK2；一藉由時脈信號CK2之反相所獲得的時脈信號被使用為時脈信號CKB2；各單元降壓電路中之電晶體501為n通道電晶體；及單元降壓電路中之電晶體501的臨限電壓相同。
首先，於第一週期中，時脈信號CK2被設為高位準，而時脈信號CKB2被設為低位準。
於此情況下，於單元降壓電路511_1中，二極體連接 的電晶體501被置於導通狀態，以致節點N2_1之電壓開始增加。節點N2_1之電壓(亦稱為電壓VN2)被增加至VIN2(信號IN2之電壓)+Vth501(電晶體501之臨限電壓)。當節點N2_1之電壓被增加至VIN2+Vth501時，則單元降壓電路511_1中之二極體連接的電晶體501被置於非導通狀態，以致節點N2_1變為處於浮動狀態。
接下來，於第二週期中，時脈信號CK2被設為低位準，而時脈信號CKB2被設為高位準。
於此情況下，於單元降壓電路511_1中，電晶體501被保持於非導通狀態，節點N2_1係於浮動狀態，且供應至單元降壓電路511_1中之電容502的第二電極之電壓被改變為VL。因此，電容502之第一電極的電壓開始依據電容502之第二電極的電壓之改變而改變。節點N2_1之電壓被減小至VIN2+Vth501-VH。於此情況下，供應於電容502的第一電極與第二電極之間的電壓為VIN2+Vth501。以此方式，於第二週期中，節點N2_1之電壓為藉由將第一週期中之節點N2_1之電壓降壓所獲得的電壓。
此外，因為節點N2_1之電壓被減至VIN2+Vth501-VH，所以於單元降壓電路511_2中，二極體連接的電晶體501被置於導通狀態，以致節點N2_2之電壓開始減小。節點N2_2之電壓(亦稱為電壓VN2)被減至VN2+Vth501。當節點N2_2之電壓被減至VN2+Vth501時，則單元降壓電路511_2中之二極體連接的電晶體501被置於非導通狀態，以致節點N2_2變為處於浮動狀態。
接下來，於第三週期中，時脈信號CK2被設為位準，而時脈信號CKB1被設為高低位準。
於此情況下，於單元降壓電路511_2中，電晶體501被保持於非導通狀態，節點N2_2係於浮動狀態，且供應至單元降壓電路511_2中之電容502的第二電極之電壓被改變為VL。因此，電容502之第一電極的電壓開始依據電容502之第二電極的電壓之改變而改變。節點N2_2之電壓被減至VN2+Vth501-VH。於此情況下，供應於電容502的第一電極與第二電極之間的電壓為VN2+Vth501。以此方式，於第三週期中，節點N2_2之電壓為藉由將第二週期中之節點N2_2之電壓降壓所獲得的電壓。
此外，因為節點N2_2之電壓被減至VN2+Vth501-VH，所以於單元降壓電路511_3中，二極體連接的電晶體501被置於導通狀態，以致節點N2_3之電壓開始減小。節點N2_3之電壓(亦稱為電壓VN3)被減至VN2+Vth501。當節點N2_3之電壓被減至VN2+Vth501時，則單元降壓電路5113中之二極體連接的電晶體501被置於非導通狀態，以致節點N2_3變為處於浮動狀態。
再者，於第三及後續級之各單元降壓電路中，類似於上述單元降壓電路之那些操作的操作被依序地執行，依據介於高位準於低位準間之時脈信號CK2和時脈信號CKB2的週期性改變；而各節點N2_M之電壓被逐漸地降壓在每次時脈信號CK2或時脈信號CKB2被週期性地改變於高位準與低位準之間時，且被降壓達VIN2-M(VH+Vth501)於最 小值。此外，信號OUT2之電壓被逐漸地降壓在每次時脈信號CK2或時脈信號CKB2被週期性地改變於高位準與低位準之間時，且被降壓達VIN2-n(VH+Vth501)於最小值。以此方式，於圖4所示之電壓調整器電路中，信號IN2之電壓被降壓，且具有已降壓之電壓的信號OUT2被輸出為輸出信號。
如上所述，於本實施例之電壓調整器電路的一範例中，當降壓操作被執行於各單元降壓電路中時，可將一具有低於輸入信號之電壓的電壓之信號輸出為一輸出信號。
此外，於本實施例之電壓調整器電路的範例中，各單元降壓電路中之二極體連接的電晶體為一種包括高度純化的氧化物半導體層為通道形成層之電晶體。因此，可減少電晶體的漏電流；可增進用以獲得所欲電壓之轉換效率；可保持各節點之電壓於較長的時間；及需要較短時間以藉由升壓操作來獲得所欲電壓。
注意：本實施例可適當地結合與任何其他實施例。
(實施例4)
於本實施例中，將描述一種可使用為包括在本說明書中所揭露之電壓調整器電路中的電晶體之薄膜電晶體的範例。
參考圖5A和5B及圖6A至6E以描述本實施例的一種薄膜電晶體及薄膜電晶體之一種製造方法的實施例。
圖5A和5B說明一電晶體之平面結構的範例及橫斷 面結構的範例。圖5A和5B中所示之薄膜電晶體410為一種頂部閘極薄膜電晶體。
圖5A係具有頂部閘極結構之薄膜電晶體410的平面視圖而圖5B為沿著圖5A中之C1-C2所取得的橫斷面視圖。
薄膜電晶體410包括(於一具有絕緣表面之基底400上)一絕緣層407、一氧化物半導體層412、一源極或汲極電極層415a、一源極或汲極電極層415b、一閘極絕緣層402、及一閘極電極層411。一佈線層414a及一佈線層414b被提供以個別地接觸與並電連接至源極或汲極電極層415a及源極或汲極電極層415b。
薄膜電晶體410係使用單閘極薄膜電晶體來描述，當需要時，亦可形成一種包括複數通道形成區之多閘極薄膜電晶體。
參考圖6A至6E以描述一種於基底400上的薄膜電晶體410之製造程序。
雖然對於可使用為具有絕緣表面之基底400並無特別限制，但需要該基底具有至少足夠高的熱抗性以抵抗稍後將執行之熱處理。可使用硼矽酸鋇玻璃、硼矽酸鋁玻璃等等所形成之玻璃基底。
於其中所將執行之熱處理的溫度高時，最好是使用其應變點為大於或等於730℃之玻璃基底。當作玻璃基底，係使用(例如)玻璃材料，諸如鋁矽酸鹽玻璃、硼矽酸鋁玻璃、或硼矽酸鋇玻璃。注意：藉由含有較氧化硼(B2O3)更 大量的氧化鋇(BaO)，使玻璃基底為抗熱且更實用的。因此，最好是使用含有較B2O3更大量的BaO之玻璃基底。
注意：由絕緣體所形成的基底(諸如陶瓷基底、石英基底、或藍寶石基底)可被使用以取代玻璃基底。另一方面，亦可使用結晶化玻璃等。再另一方面，可適當地使用塑膠基底等。此外，可使用矽等之半導體基底來當作基底。
首先，作用為基礎膜之絕緣層407被形成於具有絕緣表面之基底400上。最好是使用氧化物絕緣層，諸如氧化矽層、氧氮化矽層、氧化鋁層、或氧氮化鋁層，來當作接觸與氧化物半導體層之絕緣層407。雖然可使用電漿CVD法、濺射法等等為一種用以形成絕緣層407之方法，但最好是用濺射法來形成絕緣層407以致絕緣層407中含有盡可能少的氫。
於本實施例中，以濺射法形成氧化矽層來當作絕緣層407。基底400被轉移至一處理室並引入一高純度的濺射氣體(其已被移除氫及濕氣且含有氧)，且利用矽半導體靶材以在基底400上形成氧化矽層來當作絕緣層407。基底400可處於室溫或可被加熱。
例如，以RF濺射法形成一氧化矽膜於下列條件下：石英(最好是，合成石英)被使用為靶材；基底溫度為108℃；介於靶材與基底之間的距離(T-S距離)為60mm；壓力為0.4Pa；高頻電源為1.5kW；以及周圍環境為含氧和氬之周圍環境(氧至氬之流動比為1：1(各流動率為25 sccm))。氧化矽膜之厚度為100nm。注意：取代石英(最好是，合成石英)，可使用矽靶材為當形成氧化矽膜時所使用的靶材。使用氧或氧和氬之混合氣體來當作濺射氣體。
於該情況下，最好是形成絕緣層407而移除處理室中所剩餘的濕氣。這是為了防止氫、氫氧根、或濕氣被含入絕緣層407中。
為了移除處理室中所剩餘的濕氣，最好是使用一種陷阱(entrapment)真空泵。例如，最好是使用低溫泵、離子泵、或鈦昇華泵。此外，抽空(evacuation)單元可為一種設有冷阱之渦輪泵。於一已利用低溫泵而被抽空之沉積室中，例如，氫原子、含氫原子之化合物(諸如水(H2O))等等被移除，藉此可減少沉積室中所形成之絕緣層407中的雜質之濃度。
當形成絕緣層407時，濺射氣體最好是使用一種高純度的氣體，其中諸如氫、水、氫氧根、或氫化物等雜質被移除至數ppm之濃度或數ppb之濃度。
濺射法之範例包括一種RF濺射法，其中高頻電源被使用為濺射電源、一種其中使用直流電源之DC濺射法、及一種脈衝DC濺射法，其中係以脈衝方式供應一偏壓、等等。RF濺射法主要係用於其中形成一絕緣膜之情況，而DC濺射法主要係用於其中形成一金屬膜之情況。
此外，亦有一種多源濺射設備，其中可設定不同材料之複數靶材。利用多源濺射設備，可形成不同材料之膜以 被堆疊於相同室中，或者可藉由同時放電以形成複數種類材料之一膜於相同室中。
此外，可使用一種濺射設備，其係設有一磁性系統於室之內部且係用於磁電管濺射法；或一種用於ECR濺射法之濺射設備，其中利用微波所產生的電漿被使用而不使用輝光放電。
再者，當作一種使用濺射法之沉積法，可使用一種反應式濺射法，其中靶材物質與濺射氣體成分於沉積期間彼此化學地反應以形成其一薄化合物膜；或一種偏壓濺射法，其中電壓亦於沉積期間被供應至基底。
此外，絕緣層407可具有一種疊層結構，其中(例如)一諸如氮化矽層之氮化物絕緣層、一氮氧化矽層、一氮化鋁層、或一氮氧化鋁層係以此順序被堆疊自基底400側。
例如，已移除氫及濕氣並含有氮之一高純度的濺射氣體被引入且一矽靶材被使用，藉此一氮化矽層被形成於一氧化矽層與一基底之間。於此情況下，氮化矽層最好是被形成而移除處理室中所留存之濕氣，類似於氧化矽層。
基底亦可被加熱於氮化矽層之膜沉積時。
於其中氮化矽層及氧化矽層被堆疊以形成絕緣層407之情況下，氮化矽層及氧化矽層可使用一相同矽靶材而被形成於相同處理室中。首先，一含氮之濺射氣體被引入且使用一置於處理室內部之矽靶材以形成氮化矽層，而接著濺射氣體被切換至一含氧之濺射氣體被且使用相同矽靶材以形成氧化矽層。因為氮化矽層及氧化矽層可被依序形成 而不暴露至空氣，所以可防止諸如氫或濕氣等雜質被吸收於氮化矽層之一表面上。
接著，一氧化物半導體膜被形成2nm至200nm之厚度於絕緣層407之上。
為了使氧化物半導體膜盡可能不含有諸如氫、氫氧根、或濕氣等雜質，最好是在膜形成前將設有絕緣層407之基底400預熱於濺射設備之預熱室中，以致基底400上所吸收之諸如氫或濕氣等雜質被去除，並執行排空(exhaustion)。當作一設於預熱室中之排空單元，低溫泵是較佳的。此預熱步驟不是必要實施的。此外，此預熱可被類似地執行於閘極絕緣層402尚未形成於其上的基底400上，或者直至源極或汲極電極層415a和源極或汲極電極層415b的各層已被形成於其上的基底400上。
注意：在以濺射法形成氧化物半導體膜之前，最好是藉由反濺射(其中氬氣被引入且電漿被產生)以移除附著至絕緣層407之表面的灰塵。反濺射指的是一種方法，其中(未施加電壓至靶材側)一高頻電源被使用以施加電壓至一基底側(於氬周圍環境下)以產生電漿並修飾表面。注意：可使用氮周圍環境、氦周圍環境、氧周圍環境等以取代氬周圍環境。
氧化物半導體膜係使用濺射法而被形成。使用下列氧化物半導體膜之任一來當作氧化物半導體膜：In-Ga-Zn-O基的氧化物半導體膜；In-Sn-Zn-O基的氧化物半導體膜；In-Al-Zn-O基的氧化物半導體膜；Sn-Ga-Zn-O基的氧化 物半導體膜；Al-Ga-Zn-O基的氧化物半導體膜；Sn-Al-Zn-O基的氧化物半導體膜；In-Zn-O基的氧化物半導體膜；Sn-Zn-O基的氧化物半導體膜；Al-Zn-O基的氧化物半導體膜；In-O基的氧化物半導體膜；In-Sn-O基的氧化物半導體膜；Sn-O基的氧化物半導體膜；或Zn-O基的氧化物半導體膜。於本實施例中，氧化物半導體膜係以一種利用In-Ga-Zn-O基的金屬氧化物靶材之濺射法來形成。此外，氧化物半導體膜可利用濺射法而被形成於：稀有氣體(典型為氬)周圍環境、氧周圍環境、或稀有氣體(典型為氬)及氧之周圍環境。於使用濺射法之情況下，可使用含有2重量百分比至10重量百分比內之SiO2的靶材來形成膜。
當作用於沉積氧化物半導體膜之濺射氣體，最好是使用一種高純度的氣體，其中諸如氫、水、氫氧根、或氫化物等雜質被移除至數ppm之濃度或數ppb之濃度。
可使用一種含有氧化鋅之金屬氧化物靶材為其主成分，來當作以濺射法形成氧化物半導體膜之靶材。可使用(例如)一種具有In2O3：Ga2O3：ZnO=1：1：1(莫耳比)之組成比的金屬氧化物靶材，來當作金屬氧化物靶材之另一範例。對上述靶材並無限制，可使用(例如)一種具有In2O3：Ga2O3：ZnO=1：1：2(莫耳比)之組成比的金屬氧化物靶材。除了由空白等所佔之區域外的部分之體積相對於金屬氧化物靶材之總體積的比例(亦稱為填充率)為90%至100%以內，最好是95%至99.9%以內。利用具有高填 充率之金屬氧化物靶材，則形成稠密的氧化物半導體膜。
基底在減壓之下被保持於處理室中，已移除氫及濕氣的濺射氣體被引入處理室以便移除剩餘的濕氣，並使用金屬氧化物當作靶材以形成氧化物半導體膜於基底400上。為了移除處理室中剩餘的濕氣，最好是使用一種陷阱真空泵。例如，最好是使用低溫泵、離子泵、或鈦昇華泵。此外，抽空單元可為一種設有冷阱之渦輪泵。於已利用低溫泵而被抽空之沉積室中，例如，氫原子、含氫原子之化合物(諸如水(H2O))(更佳地，亦可使用含碳原子之化合物)等等被移除，藉此可減少沉積室中所形成之氧化物半導體膜中的雜質之濃度。當氧化物半導體膜被形成時，基底可被預熱。
沉積條件之範例係如下：基底溫度為室溫；介於基底與靶材間之距離為60mm；壓力為0.4Pa；直流(DC)電源為0.5kW；及周圍環境為含氧和氬之周圍環境(氧至氬之流動率為15sccm：30sccm=1：2)。最好是使用一種脈衝直流(DC)電源，因為膜形成時所產生的粉狀物質(亦稱為粒子或灰塵)可被減少且膜厚度可為均勻。氧化物半導體膜最好是具有5nm至30nm之厚度。注意：適當厚度係取決於所使用的氧化物半導體材料，且厚度可依據材料而被適當地選擇。
接著，氧化物半導體膜係透過第一光微影步驟而被處理成島狀氧化物半導體層412(參見圖6A)。可利用一種噴墨法以形成一用於形成島狀氧化物半導體層412之抗蝕劑 遮罩。以噴墨法形成抗蝕劑遮罩時不需要光罩；因此，可減少製造成本。
注意：氧化物半導體膜之蝕刻可為乾式蝕刻、濕式蝕刻、或乾式蝕刻和濕式蝕刻兩者。
最好是使用含氯氣體(諸如氯(Cl2)、氯化硼(BCl3)、氯化矽(SiCl4)、或四氯化碳(CCl4)等氯基氣體)來當作用於乾式蝕刻之蝕刻氣體。
此外，可使用：含氟氣體(諸如四氟化碳(CF4)、氟化硫(SF6)、氟化氮(NF3)、或三氟甲烷(CHF3)等氟基氣體)；溴化氫(HBr)；氧(O2)；已加入諸如氦(He)或氬(Ar)等稀有氣體之任何這些氣體；等等。
可使用一種平行板RIE(反應式離子蝕刻)法或一種ICP(感應耦合電漿)蝕刻法來當作乾式蝕刻法。為了將膜蝕刻成所欲形狀，適當地調整蝕刻條件(施加至線圈狀電極之電力量、施加至基底側上之電極的電力量、基底側上之電極的溫度，等等)。
可使用磷酸、醋酸、及硝酸等之混合溶液來當作用於濕式蝕刻之蝕刻劑。此外，亦可使用ITO07N(由KANTO CHEMICAL CO.,INC.所生產)。
濕式蝕刻後之蝕刻劑係藉由清潔而連同蝕刻掉的材料被移除。包括蝕刻劑及被蝕刻掉的材料之廢棄液體可被純化且其材料可被再利用。當氧化物半導體層中所包括之諸如銦等材料被收集自蝕刻後之廢棄液體且被再利用時，可有效地使用資源且可減低成本。
蝕刻條件(諸如蝕刻劑、蝕刻時間、溫度等)係根據材料而被適當地調整，以致可將材料蝕刻成所欲的形狀。
於本實施例中，係以一種利用磷酸、醋酸、及硝酸之混合溶液當作蝕刻劑之濕式蝕刻法來將氧化物半導體膜處理成島狀氧化物半導體層412。
於本實施例中，氧化物半導體層412接受第一熱處理。第一熱處理之溫度係高於或等於400℃且低於或等於750℃，最好是，高於或等於400℃且低於基底之應變點。於此，基底被引入一電熔爐(其為一種熱處理設備)並於450℃之氮周圍環境中對氧化物半導體層執行熱處理一小時，且接著防止水及氫進入氧化物半導體層；因此，獲得氧化物半導體層。透過第一熱處理，可執行氧化物半導體層412之脫水或脫氫。
注意：熱處理設備不限於電熔爐，而可使用一種藉由來自加熱元件(諸如電阻加熱元件)之熱傳導或熱輻射以加熱一待處理物件之裝置。例如，可使用一種諸如GRTA(氣體快速熱退火)設備或LRTA(燈快速熱退火)設備之RTA(快速熱退火)設備。LRTA設備為一種藉由從一種燈(諸如鹵素燈、金屬鹵化物燈、氙弧光燈、碳弧光燈、高壓鈉燈、或高壓水銀燈)所發射出之光輻射(電磁波)以加熱一待處理物件之設備。GRTA設備為一種使用高溫氣體以執行熱處理之設備。氣體係使用一種惰性氣體，其不會與一待由熱處理所處理之物件互作用、或一種稀有氣體，諸如氬。
例如，當作第一熱處理，GRTA可被執行如下。基底被轉移並置入一惰性氣體(其已被加熱至650℃至700℃之高溫)、被加熱數分鐘、及被轉移且取出自該惰性氣體(其已被加熱至高溫)。GRTA致能短時間之高溫熱處理。
注意：於第一熱處理中，最好是水、氫等不含入氮或稀有氣體(諸如氦、氖、或氬)中。另一方面，被引入熱處理設備之氮或稀有氣體(諸如氦、氖、或氬)的純度最好是大於或等於6N(99.9999%)，更佳的是大於或等於7N(99.99999%)(亦即，雜質濃度最好是小於或等於1ppm，更佳的是小於或等於0.1ppm)。
氧化物半導體層412可被結晶化而成為微晶膜或多晶膜，根據第一熱處理之條件或氧化物半導體膜之材料。例如，氧化物半導體層412可被結晶化以成為具有大於或等於90%、或者大於或等於80%之結晶性程度的微晶半導體膜。此外，根據第一熱處理之條件或氧化物半導體層之材料，則氧化物半導體層412可為一種不含結晶成分之非晶氧化物半導體膜。氧化物半導體層412可變為一種其中將微晶部分(具有1nm至20nm間之粒子直徑，通常為2nm至4nm間)混入非晶氧化物半導體之氧化物半導體層。
此外，第一熱處理亦可被執行在其被處理成島狀氧化物半導體層412之前的氧化物半導體膜上。於該情況下，在第一熱處理後從加熱設備取出基底，並接著執行光微影步驟。
具有對於氧化物半導體層之脫水或脫氫效果的熱處理 可被執行於任何下列時刻：在氧化物半導體層被形成後；在源極電極層和汲極電極層被形成於氧化物半導體層上之後；及在閘極絕緣層被形成於源極電極層和汲極電極層上之後。
接下來，一導電膜被形成於絕緣層407和氧化物半導體層412之上。導電膜可由(例如)濺射法或真空蒸鍍法來形成。當作導電膜之材料，可提供：選自Al、Cr、Cu、Ta、Ti、Mo、及W之元素；包括任何這些元素為其成分的合金；包括任何上述元素之組合的合金膜；等等。再者，可使用選自錳、鎂、鋯、鈹、及釔之一或更多材料。再者，導電膜可具有單層結構或二以上層之疊層結構。例如，可提供：一種包括矽的鋁膜之單層結構、一種兩層結構，其中鈦膜被堆疊於鋁膜之上、一種三層結構，其中鈦膜、鋁膜、及鈦膜係依此順序被堆疊，等等。另一方面，可使用與Al結合之選自鈦(Ti)、鉭(Ta)、鎢(W)、鉬(Mo)、鉻(Cr)、釹(Nd)、及鈧(Sc)的複數元素之一的膜；含有複數上述元素之合金膜；或其氮化物膜。
執行第二光微影步驟。一抗蝕劑遮罩被形成於導電膜之上且選擇性蝕刻被執行，以致源極或汲極電極層415a及源極或汲極電極層415b被形成。接著，抗蝕劑遮罩被移除(參見圖6B)。注意：源極電極層和汲極電極層最好是具有錐形形狀，因為可增進以閘極絕緣層堆疊其上之覆蓋。
於本實施例中，係藉由濺射法形成150nm之厚度的 一鈦膜於源極或汲極電極層415a和源極或汲極電極層415b。
注意：材料及蝕刻條件被適當地調整，以致當導電膜被蝕刻時不會移除氧化物半導體層412且不會暴露氧化物半導體層412底下之絕緣層407。
於本實施例中，鈦膜被使用為導電膜，In-Ga-Zn-O基的氧化物半導體被使用為氧化物半導體層412，及氨水氫過氧化物溶液(氨水、水、及氫過氧化物溶液之混合物)被使用為蝕刻劑。
注意：於第二光微影步驟中，僅有氧化物半導體層412之部分可被蝕刻，藉此可形成具有溝槽(凹陷部分)之氧化物半導體層。用以形成源極或汲極電極層415a和源極或汲極電極層415b之抗蝕劑遮罩可由噴墨法而被形成。藉由噴墨法來形成抗蝕劑遮罩不需要光罩；因此，可減少製造成本。
於第二光微影步驟中，紫外線、KrF雷射光束、或ArF雷射光束被用於供形成抗蝕劑遮罩之曝光。稍後將形成之薄膜電晶體的通道長度L係取決於氧化物半導體層412上彼此相鄰之源極電極層的底部部分與汲極電極層的底部部分間之距離的寬度。注意：當曝光被執行於其中通道長度L短於25nm之情況下時，則於第二光微影步驟中，具有數奈米至數十奈米之極短波長的超紫外線被用於供形成抗蝕劑遮罩之曝光。利用超紫外線之曝光導致高解析度及大聚焦深度。因此，稍後將形成之薄膜電晶體的通 道長度L可被設為10nm至1000nm內。因此，可增加電路之操作速度，且進一步，可使關狀態電流顯著地小以致可達成低功率耗損。
接下來，閘極絕緣層402可被形成於絕緣層407、氧化物半導體層412、源極或汲極電極層415a、及源極或汲極電極層415b之上(參見圖6C)。
利用電漿CVD法、濺射法等等，閘極絕緣層402可被形成以一種單層結構或一種使用氧化矽層、氮化矽層、氧氮化矽層、氮氧化矽層、或氧化鋁層之任一的堆疊結構。注意：最好是用濺射法來形成閘極絕緣層402以致閘極絕緣層402避免含有許多的氫。於其中以濺射法形成氧化矽膜之情況下，矽靶材或石英靶材被使用為靶材，而氧與氬之混合氣體被使用為濺射氣體。
閘極絕緣層402可具有一種結構，其中一氧化矽層及一氮化矽層被堆疊自源極或汲極電極層415a及源極或汲極電極層415b之側。例如，一具有5nm至300nm內之厚度的氧化矽層(SiOx(x>0))可被形成為一第一閘極絕緣層，且一具有50nm至200nm內之厚度的氮化矽層(SiNy(y>0))可藉由濺射法被堆疊而成為該第一閘極絕緣層上之一第二閘極絕緣層；因此，可形成具有100nm之厚度的閘極絕緣層。於本實施例中，係藉由RF濺射法以形成氧化矽層至100nm之厚度，於下列條件下：壓力為0.4Pa、高頻電源為1.5kW、及周圍環境為含氧和氬之周圍環境(氧至氬之流動比為1：1(各流動率為25sccm))。
接下來，執行第三光微影步驟以形成一抗蝕劑遮罩，且選擇性地執行蝕刻以移除閘極絕緣層402之部分，以致通達源極或汲極電極層415a及源極或汲極電極層415b之開口421a及開口421b被形成(參見圖6D)。
接著，在導電膜被形成於閘極絕緣層402上及開口421a和421b中之後，閘極電極層411及佈線層414a和414b被形成於第四光微影步驟。注意：可藉由噴墨法以形成抗蝕劑遮罩。藉由噴墨法以形成抗蝕劑遮罩不需要光罩；因此，可減少製造成本。
再者，用以形成閘極電極層411、及佈線層414a和414b之導電膜可被形成以單層結構或疊層結構，其係使用任何金屬材料(諸如鉬、鈦、鉻、鉭、鎢、鋁、銅、釹、或鈧)及含有任何這些材料為其主成分之合金材料。
當作閘極電極層411及佈線層414a和414b之兩層結構，最好是：一兩層結構，其中一鉬層堆疊於一鋁層之上、一兩層結構，其中一鉬層堆疊於一銅層之上、一兩層結構，其中一氮化鈦層或氮化鉭層堆疊於一銅層之上、或者一兩層結構其中一氮化鈦層及一鉬層被堆疊。當作三層結構，最好是：一鎢層或氮化鎢層、鋁與矽之合金層或鋁與鈦之合金層、及一氮化鈦層或鈦層的堆疊。注意：閘極電極層亦可形成自透光導電膜。可提供一種透光導電氧化物等來當作透光導電膜之材料的範例。
於本實施例中，藉由濺射法以形成鈦膜至150nm之厚度於閘極電極層411、及佈線層414a和414b。
接下來，於惰性氣體周圍環境或氧氣周圍環境下執行第二熱處理(最好是在200℃至400℃內，例如，250℃至300℃內)。於本實施例中，於氮周圍環境中以250℃執行第二熱處理一小時。可在一保護絕緣層或平坦化絕緣層被形成於電晶體410上之後執行第二熱處理。
再者，可於空氣中以100℃至200℃內執行熱處理一小時至30小時內。此熱處理可被執行於固定的加熱溫度。另一方面，可於加熱溫度下重複地執行下列改變數次：加熱溫度從室溫被增加至100℃到200℃內之溫度並接著減低至室溫。再者，此熱處理可被執行在減低壓力下。當熱處理被執行於減低的壓力下時，可縮短加熱時間。
透過上述步驟，可形成包括氧化物半導體層412之薄膜電晶體410，其中氫、濕氣、氫化物、氫氧化物之濃度被減少(參見圖6E)。
用於平坦化之保護絕緣層或平坦化絕緣層可被設於薄膜電晶體410之上。例如，保護絕緣層可被形成以一種單層結構或一種使用氧化矽層、氮化矽層、氧氮化矽層、氮氧化矽層、或氧化鋁層之任一的疊層結構。
平坦化絕緣層可使用具有熱抗性之有機材料(諸如聚醯亞胺、丙烯酸樹脂、苯環丁烯、聚醯胺、或環氧樹脂)來形成。除了此等有機材料之外，亦得以使用低電介質常數材料(低k材料)、矽氧烷基的樹脂、PSG(磷矽酸鹽玻璃)、BPSG(硼磷矽酸鹽玻璃)等等。可藉由堆疊這些材料 所形成之複數絕緣膜以形成平坦化絕緣層。
注意：矽氧烷基的樹脂係相應於一種包括使用矽氧烷基的材料為起始材料所形成之Si-O-Si鍵的樹脂。矽氧烷基的樹脂可包括有機族(例如，烷族或芳香基族)或氟基族為替代物。此外，有機族可包括氟基族。
對於用以形成平坦化絕緣層之方法並無特別限制，而可形成平坦化絕緣層，其係取決於材料，藉由一種方法，諸如：濺射法、SOG法、旋塗法、浸漬塗法、噴塗法、或液滴排出法(諸如，噴墨法、網印法、平版印刷法，等等)；或一種工具(設備)，諸如刮刀、輥塗器、簾塗器、或刮刀塗器。
於形成氧化物半導體膜之時移除反應周圍環境中剩餘的濕氣，藉此可減少氧化物半導體膜中之氫及氫化物之濃度。因此，可使氧化物半導體膜穩定。
依據本發明之一實施例的電壓調整器電路中之電容可透過如本實施例中之電晶體的相同製造步驟來形成。當透過相同製造步驟來形成電晶體及電容時，可減少製造步驟之數目。
利用上述結構，電晶體可具有穩定的電特性及高可靠度。因為藉由依據使用電晶體之本發明的實施例以形成電壓調整器電路，使電晶體中之漏電流小，所以可顯著地增加獲得所欲電壓之速度。再者，藉由依據使用電晶體之本發明的實施例以形成電壓調整器電路，則電壓調整器電路可具有穩定的電特性及高可靠度。
本實施例可藉由適當地結合與任何其他實施例而被實施。
(實施例5)
於本實施例中，將描述一種可使用為包括在本說明書中所揭露之電壓調整器電路中的電晶體之薄膜電晶體的另一範例。如實施例4中之相同部分及具有類似於實施例4中之那些部分的功能之部分及類似於實施例4中之步驟可以如實施例4中之方式處理，且其重複的描述被省略。此外，相同部分之詳細描述亦被省略。
參考圖7A和7B及圖8A至8E以描述於本實施例之一種電晶體及電晶體之一種製造方法的實施例。
圖7A和7B說明一電晶體之平面結構的範例及橫斷面結構的範例。圖7A和7B中所示之薄膜電晶體460為一種頂部閘極薄膜電晶體。
圖7A係具有頂部閘極結構之薄膜電晶體460的平面視圖而圖7B為沿著圖7A中之D1-D2所取得的橫斷面視圖。
薄膜電晶體460包括(於一具有絕緣表面之基底450上)一絕緣層457、一源極或汲極電極層465a(465a1及465a2)、一氧化物半導體層462、一源極或汲極電極層465b、一佈線層468、一閘極絕緣層452、及一閘極電極層461(461a及461b)。源極或汲極電極層465a(465a1及465a2)係透過佈線層468而電連接至一佈線層464。雖未 顯示，源極或汲極電極層465b係透過閘極絕緣層452中所形成之一開口而電連接至一不同的佈線層。
以下參考圖8A至8E以描述一種於具有絕緣表面之基底450上的薄膜電晶體460之製造程序。
首先，作用為基礎膜之絕緣層457被形成於具有絕緣表面之基底450上。
於本實施例中，以濺射法形成氧化矽層來當作絕緣層457。基底450被轉移至一處理室並引入一高純度的濺射氣體(其已被移除氫及濕氣且含有氧)，且利用矽靶材或石英(最好是，合成石英)以在基底450上形成氧化矽層來當作絕緣層457。使用氧或氧和氬之混合氣體來當作濺射氣體。
例如，以RF濺射法形成一氧化矽膜於下列條件下：具有6N之純度的石英(最好是，合成石英)被使用為靶材；基底溫度為108℃；介於基底與靶材之間的距離(T-S距離)為60mm；壓力為0.4Pa；高頻電源為1.5kW；以及周圍環境為含氧和氬之周圍環境(氧至氬之流動比為1：1(各流動率為25sccm))。氧化矽膜之厚度為100nm。注意：當形成氧化矽膜時，可使用矽靶材為靶材以取代石英(最好是，合成石英)。
於該情況下，最好是形成絕緣層457同時移除處理室中所剩餘的濕氣。這是為了防止氫、氫氧根、或濕氣被含入絕緣層457中。於已利用低溫泵而被抽空之沉積室中，例如，氫原子、含氫原子之化合物(諸如水(H2O))等等被移 除，藉此可減少沉積室中所形成之絕緣層457中所含的雜質之濃度。
當形成絕緣層457時，濺射氣體最好是使用一種高純度的氣體，其中諸如氫、水、氫氧根、或氫化物等雜質被移除至數ppm之濃度或數ppb之濃度。
此外，絕緣層457可具有一種疊層結構，其中(例如)一諸如氮化矽層之氮化物絕緣層、一氮氧化矽層、一氮化鋁層、或一氮氧化鋁層及氧化物絕緣層係以此順序被堆疊自基底450側。
例如，已移除氫及濕氣並含有氮之一高純度的濺射氣體被引入且一矽靶材被使用，藉此一氮化矽層被形成於一氧化矽層與一基底之間。於此情況下，氮化矽層最好是被形成而移除處理室中所留存之濕氣，類似於氧化矽層。
接下來，一導電膜被形成於絕緣層457之上且第一光微影步驟被執行。抗蝕劑遮罩被形成於導電膜之上且選擇性蝕刻被執行，以致源極或汲極電極層465a1及465a2被形成。接著，抗蝕劑遮罩被移除(參見圖8A)。在橫斷面中看起來似乎源極或汲極電極層465a1與465a2被分割；然而，源極或汲極電極層465a1與465a2實為一連續層。注意：源極電極層和汲極電極層最好是具有錐形形狀，因為可增進以閘極絕緣層堆疊其上之覆蓋。
當作源極或汲極電極層465a1及465a2之材料，有：選自Al、Cr、Cu、Ta、Ti、Mo、及W之元素；含有任何這些元素為其成分的合金；包括任何這些元素之組合的合 金膜；等等。再者，可使用選自錳、鎂、鋯、鈹、及釔之一或更多材料。再者，導電膜可具有單層結構或二以上層之堆疊結構。例如，可提供：一種包括矽的鋁膜之單層結構、一種兩層結構，其中鈦膜被疊層於鋁膜之上、一種三層結構，其中鈦膜、鋁膜、及鈦膜係依此順序被堆疊，等等。另一方面，可使用結合鋁(Al)之選自鈦(Ti)、鉭(Ta)、鎢(W)、鉬(Mo)、鉻(Cr)、釹(Nd)、及鈧(Sc)的一或複數元素之膜、含有複數上述元素之合金膜；或其氮化物膜。
於本實施例中，由濺射法形成鈦膜至150nm之厚度於源極或汲極電極層465a1及465a2。
接著，氧化物半導體膜被形成至2nm到200nm內之厚度於絕緣層457之上。
接著，氧化物半導體膜係於第二光微影步驟中被處理成島狀氧化物半導體層462(參見圖8B)。於本實施例中，氧化物半導體膜係以一種利用In-Ga-Zn-O基的金屬氧化物靶材之濺射法來形成。
基底在減壓之下被保持於處理室中，已移除氫及濕氣的濺射氣體被引入處理室以便移除剩餘的濕氣，並使用金屬氧化物當作靶材以形成氧化物半導體膜於基底450上。為了移除處理室中剩餘的濕氣，最好是使用一種陷阱真空泵。例如，最好是使用低溫泵、離子泵、或鈦昇華泵。此外，抽空單元可為一種設有冷阱之渦輪泵。於已利用低溫泵而被抽空之沉積室中，例如，氫原子、含氫原子之化合物(諸如水(H2O))(更佳地，亦可使用含碳原子之化合物)等 等被移除，藉此可減少沉積室中所形成之氧化物半導體膜中的雜質之濃度。當氧化物半導體膜被形成時，基底可被預熱。
當形成氧化物半導體膜時，濺射氣體最好是使用一種高純度的氣體，其中諸如氫、水、氫氧根、或氫化物等雜質被移除至數ppm之濃度或數ppb之濃度。
沉積條件之範例係如下：基底溫度為室溫；介於基底與靶材間之距離為60mm；壓力為0.4Pa；直流(DC)電源為0.5kW；及周圍環境為含氧和氬之周圍環境(氧至氬之流動比為15sccm：30sccm=1：2)。最好是使用一種脈衝直流(DC)電源，因為膜形成時所產生的粉狀物質(亦稱為粒子或灰塵)可被減少且膜厚度可為均勻。氧化物半導體膜最好是具有5nm至30nm之厚度。注意：適當厚度係取決於所使用的氧化物半導體材料且厚度可依據材料而被適當地選擇。
於本實施例中，係以一種利用磷酸、醋酸、及硝酸之混合溶液當作蝕刻劑之濕式蝕刻法來將氧化物半導體膜處理成島狀氧化物半導體層462。
於本實施例中，氧化物半導體層462接受第一熱處理。第一熱處理之溫度係高於或等於400℃且低於或等於750℃，最好是，高於或等於400℃且低於基底之應變點。於此，基底被引入一電熔爐(其為一種熱處理設備)，於450℃之氮周圍環境中對氧化物半導體層執行熱處理一小時，及接著防止水及氫進入氧化物半導體層；因此，獲 得氧化物半導體層。透過第一熱處理，可執行氧化物半導體層462之脫水或脫氫。
注意：熱處理設備不限於電熔爐，而可具有一種藉由來自加熱元件(諸如電阻加熱元件)之熱傳導或熱輻射以加熱一待處理物件之裝置。例如，可使用一種諸如GRTA(氣體快速熱退火)設備或LRTA(燈快速熱退火)設備之RTA(快速熱退火)設備。例如，當作第一熱處理，GRTA可被執行如下。基底被轉移並置入一惰性氣體(其已被加熱至650℃至700℃之高溫)、被加熱數分鐘、及被轉移且取出自該惰性氣體(其已被加熱至高溫)。GRTA致能短時間之高溫熱處理。
注意：於第一熱處理中，最好是水、氫等不含入氮或稀有氣體(諸如氦、氖、或氬)中。此外，被引入熱處理設備之氮或稀有氣體(諸如氦、氖、或氬)的純度為大於或等於6N(99.9999%)，最好是大於或等於7N(99.99999%)(亦即，雜質濃度為小於或等於1ppm，最好是小於或等於0.1ppm)。
氧化物半導體層462可被結晶化而成為微晶層或多晶層，根據第一熱處理之條件或氧化物半導體膜之材料。
此外，第一熱處理可被執行在其被處理成島狀氧化物半導體層462之前的氧化物半導體膜上。於該情況下，在第一熱處理後從熱處理設備取出基底，並接著執行光微影步驟。
具有對於氧化物半導體層之脫水或脫氫效果的熱處理 可被執行於任何下列時刻：在氧化物半導體層被形成後；在源極電極和汲極電極被形成於氧化物半導體層上之後；及在閘極絕緣層被形成於源極電極和汲極電極上之後。
接下來，導電膜被形成於絕緣層457及氧化物半導體層462之上，且第三光微影步驟被執行。一抗蝕劑遮罩被形成於導電膜之上且選擇性蝕刻被執行，以致源極或汲極電極層465b及佈線層468被形成。接著，抗蝕劑遮罩被移除(參見圖8C)。源極或汲極電極層465b及佈線層468可使用類似於源極或汲極電極層465a1及465a2之材料及步驟來形成。
於本實施例中，藉由濺射法以形成一鈦膜至150nm之厚度於源極或汲極電極層465b及佈線層468。於本實施例中，相同的鈦膜被用於源極或汲極電極層465a1及465a2和源極或汲極電極層465b，以致源極或汲極電極層465a1及465a2之蝕刻率係相同或實質上相同於源極或汲極電極層465b之蝕刻率。因此，佈線層468被設於源極或汲極電極層465a2之一部分上(其未以氧化物半導體層462覆蓋)，以防止當蝕刻源極或汲極電極層465b時源極或汲極電極層465a1及465a2被蝕刻。於蝕刻步驟中使用不同材料(其提供源極或汲極電極層465b對源極或汲極電極層465a1及465a2之高選擇性比)的情況下，不一定要提供保護源極或汲極電極層465a2之佈線層468。
注意：材料及蝕刻條件被適當地調整，以致氧化物半導體層462不會藉由導電膜之蝕刻而被移除。
於本實施例中，鈦膜被使用為導電膜，In-Ga-Zn-O基的氧化物半導體被使用為氧化物半導體層462，及氨水氫過氧化物溶液(氨水、水、及氫過氧化物溶液之混合物)被使用為蝕刻劑。
於第三光微影步驟中，僅有氧化物半導體層462之部分可被蝕刻掉，藉此可形成具有溝槽(凹陷部分)之氧化物半導體層。用於形成源極或汲極電極層465b和佈線層468之抗蝕劑遮罩可利用噴墨法而被形成。藉由噴墨法來形成抗蝕劑遮罩時不需要光罩；因此，可減少製造成本。
接下來，閘極絕緣層452被形成於絕緣層457、氧化物半導體層462、源極或汲極電極層465a1和465a2、源極或汲極電極層465b、及佈線層468之上。
利用電漿CVD法、濺射法等等，閘極絕緣層452可被形成以一種單層結構或一種使用氧化矽層、氮化矽層、氧氮化矽層、氮氧化矽層、或氧化鋁層之任一的疊層結構。注意：最好是用濺射法來形成閘極絕緣層452以致閘極絕緣層452避免含有氫。於其中藉由濺射法以形成氧化矽膜之情況下，矽靶材或石英靶材被使用為靶材，而氧與氬之混合氣體被使用為濺射氣體。
閘極絕緣層452可具有一種結構，其中一氧化矽層及一氮化矽層被堆疊自源極或汲極電極層465a1及465a2和源極或汲極電極層465b之側。於本實施例中，係以RF濺射法形成氧化矽層至100nm之厚度，於下列條件下：壓力為0.4Pa、高頻電源為1.5kW、及周圍環境為含氧和氬 之周圍環境(氧至氬之流動比為1：1(各流動率為25sccm))。
接下來，第四光微影步驟被執行。一抗蝕劑遮罩被形成且選擇性蝕刻被執行以移除閘極絕緣層452之部分，以致通達佈線層468之一開口423被形成(參見圖8D)。雖未顯示，於開口423之形成時，可形成一通達源極或汲極電極層465b之一開口。於本實施例中，該通達源極或汲極電極層465b之開口在一層間絕緣層被進一步堆疊之後被形成，且一用於電連接之佈線層被形成於該開口中。
接著，在導電膜被形成於閘極絕緣層452上及開口423中之後，閘極電極層461(461a及461b)及佈線層464係透過第五光微影步驟而被形成。注意：可利用噴墨法以形成抗蝕劑遮罩。當以噴墨法形成抗蝕劑遮罩時不使用光罩；因此，可減少製造成本。
用以形成閘極電極層461(461a及461b)及佈線層464之導電膜可被形成以具有一種單層或堆疊結構，其係使用金屬材料(諸如鉬、鈦、鉻、鉭、鎢、鋁、銅、釹、或鈧)或包括任何這些材料為其主成分之合金材料。
於本實施例中，藉由濺射法以形成鈦膜至150nm之厚度於閘極電極層461(461a及461b)及佈線層464。
接下來，於惰性氣體周圍環境或氧氣周圍環境執行第二熱處理(最好是200℃至400℃內，例如，250℃至300℃內)。於本實施例中，於氮周圍環境以250℃執行第二熱處理一小時。可在一保護絕緣層或平坦化絕緣層被形成於電 晶體460上之後執行第二熱處理。
再者，可於空氣周圍環境中以100℃至200℃內執行熱處理一小時至30小時內。此熱處理可被執行於固定的加熱溫度。另一方面，可於加熱溫度下重複地執行下列改變數次：加熱溫度從室溫被增加至100℃到200℃內之溫度並接著減低至室溫。再者，此熱處理可被執行在減低壓力下。當熱處理被執行在減低的壓力下時，可縮短加熱時間。
透過上述步驟，可形成包括氧化物半導體層462之電晶體460，其中氫、濕氣、氫化物、氫氧化物之濃度被減少(參見圖8E)。
用於平坦化之保護絕緣層或平坦化絕緣層可被設於電晶體460之上。雖未顯示，一通達源極或汲極電極層465b之開口被形成於閘極絕緣層452和保護絕緣層及/或平坦化絕緣層中，且一電連接至源極或汲極電極層465b之佈線層被形成於該開口中。
在形成氧化物半導體膜時如上述移除反應周圍環境中之剩餘的濕氣，藉此可減少氧化物半導體膜中之氫或氫化物之濃度。因此，可使氧化物半導體膜穩定。
依據本發明之一實施例的電壓調整器電路中之電容可透過如本實施例中之電晶體的相同製造步驟來形成。當透過相同製造步驟來形成電晶體及電容時，可減少製造步驟之數目。
利用上述結構，電晶體可具有穩定的電特性及高可靠 度。因為藉由依據使用電晶體之本發明的實施例以形成電壓調整器電路，使電晶體中之漏電流小，所以可顯著地增加獲得所欲電壓的速度。此外，當使用電晶體以形成依據本發明之實施例的電壓調整器電路時，電晶體可具有穩定的電特性及高可靠度。
本實施例可適當地結合與任何其他實施例而被實施。
(實施例6)
於本實施例中，將描述一種可使用為包括在本說明書中所揭露之電壓調整器電路中的電晶體之薄膜電晶體的另一範例。如實施例4中之相同部分及具有類似於實施例4中之那些部分的功能之部分及類似於實施例4中之步驟可以如實施例4中之方式處理，且其重複的描述被省略。此外，相同部分之詳細描述亦被省略。本實施例中之每一電晶體425及426可被使用為任何實施例1至3中之電壓調整器電路中所包括的薄膜電晶體。
將參考圖9A和9B以描述本實施例之薄膜電晶體。
圖9A和9B說明薄膜電晶體之橫斷面結構的範例。圖9A和9B中之電晶體425及426各為一種薄膜電晶體，其中一氧化物半導體層被夾製於一導電層與一閘極電極層之間。
此外，於圖9A和9B中，一矽基底被使用為基底且每一電晶體425及426被設於一形成在矽基底420上之絕緣層422上。
於圖9A中，一導電層係形成於矽基底420上的絕緣層422與一絕緣層407之間，以重疊與至少整個氧化物半導體層412。
注意：圖9B說明一範例，其中介於絕緣層422與絕緣層407之間的導電層係藉由蝕刻而被處理如一導電層424且係重疊與氧化物半導體層412之部分，其包括至少一通道形成區。
導電層427及424可各形成以金屬材料，其可抵抗後續所將執行之熱處理的溫度：選自鈦(Ti)、鉭(Ta)、鎢(W)、鉬(Mo)、鉻(Cr)、釹(Nd)、及鈧(Sc)的一元素、包括任何這些元素為其主成分的合金、包括任何上述元素之組合的合金、包括任何這些元素為其主成分的氮化物，等等來形成。此外，導電層427及424可各具有單層結構或疊層結構，且例如，可使用鎢層之單層或氮化鎢層與鎢層之堆疊。
導電層427及424的電位可相同或不同於薄膜電晶體425及426之閘極電極層411的電位。導電層427及424亦可各作用為第二閘極電極層。導電層427及424之電位可為諸如GND或0V之固定電位。
薄膜電晶體425及426之電特性可由導電層427及424來控制。
本實施例不限於其中藉由提供導電層以形成第二閘極電極層的結構。當一半導體基底被使用為基底時，該基底係接受熱氧化以形成一區於該基底中，且該區亦可作用為 第二閘極電極層。
依據本發明之一實施例的電壓調整器電路中之電容可透過如本實施例中之電晶體的相同製造步驟來形成。當透過相同製造步驟來形成電晶體及電容時，可減少製造步驟之數目。
利用上述結構，電晶體可具有穩定的電特性及高可靠度。因為藉由依據使用電晶體之本發明的實施例以形成電壓調整器電路，使電晶體中之漏電流小，所以可顯著地增加獲得所欲的電壓之速度。此外，當使用電晶體以形成依據本發明之實施例的電壓調整器電路時，電晶體可具有穩定的電特性及高可靠度。
注意：本實施例可藉由適當地結合與任何其他實施例而被實施。
(實施例7)
於本實施例中，將描述一種可使用為包括在本說明書中所揭露之電壓調整器電路中的電晶體之薄膜電晶體的一範例。
將參考圖10A至10E以描述本實施例之一種薄膜電晶體及薄膜電晶體之一種製造方法的實施例。
圖10A至10E說明一種薄膜電晶體之製造方法。10A至10E中所示之薄膜電晶體390為一種底部閘極薄膜電晶體且亦稱為反向交錯式(inverted staggered)薄膜電晶體。
電晶體390係使用一種單閘極薄膜電晶體來描述，當 需要時，包括複數通道形成區之多閘極薄膜電晶體亦可被形成。
以下參考圖10A至10E以描述一基底394上的電晶體390之製造方法。
首先，在一導電膜被形成於具有絕緣表面之基底394上以後，於第一光微影步驟形成一閘極電極層391。閘極電極層最好是具有錐形形狀，因為可增進以閘極絕緣層堆疊其上之覆蓋。注意：可藉由噴墨法以形成抗蝕劑遮罩。由噴墨法形成抗蝕劑遮罩時不需要光罩；因此，可減少製造成本。
對於可用於具有絕緣表面之基底394的基底無特別限制，只要該基底具有至少足以耐受稍後執行之熱處理的熱抗性。可使用硼矽酸鋇玻璃、硼矽酸鋁玻璃等等所形成之玻璃基底。
於其中熱處理所將執行的溫度高之情況下，最好是使用其應變點大於或等於730℃之玻璃基底。當作玻璃基底，可使用(例如)諸如鋁矽酸鹽玻璃、硼矽酸鋁玻璃、或硼矽酸鋇玻璃等玻璃材料。注意：藉由含有較氧化硼(B2O3)更大量的氧化鋇(BaO)，可獲得更實際抗熱的玻璃。因此，最好是使用含有較B2O3更大量的BaO之玻璃基底。
注意：使用絕緣體所形成的基底(諸如陶瓷基底、石英基底、或藍寶石基底)可被使用為基底394以取代上述玻璃基底。另一方面，可使用結晶化玻璃等。又另一方 面，可適當地使用塑膠基底等。此外，可使用矽等之半導體基底來當作基底。
一作用為基礎膜之導電膜可被設於基底394與閘極電極層391之間。該基礎膜具有防止來自基底394之雜質元素擴散的功能，且可被形成以一種單層結構或一種使用氧化矽膜、氮化矽膜、氧氮化矽膜、氮氧化矽膜、及氧化鋁膜之一或更多的疊層結構。
用以形成閘極電極層391之導電膜可被形成以一種單層或疊層結構，其係使用金屬材料(諸如鉬、鈦、鉻、鉭、鎢、鋁、銅、釹、或鈧)或包括任何這些材料為其主成分之合金材料。
例如，當作閘極電極層391之兩層結構，最好是：一兩層結構，其中一鉬層堆疊於一鋁層之上、一兩層結構，其中一鉬層堆疊於一銅層之上、一兩層結構，其中一氮化鈦層或氮化鉭層堆疊於一銅層之上、一兩層結構，其中一氮化鈦層和一鉬層被堆疊、或者一兩層結構，其中一氮化鈦層和一鉬層被堆疊。當作三層結構，最好是：一鎢層或氮化鎢層、鋁與矽之合金層或鋁與鈦之合金層、及一氮化鈦層或鈦層的堆疊。注意：閘極電極層亦可使用透光導電膜來形成。可提供一種透光導電氧化物來當作透光導電膜之範例。
接著，一閘極絕緣層397被形成於閘極電極層391之上。
一藉由移除雜質而變為i型或實質上i型的氧化物半 導體(高度純化的氧化物半導體)對於介面狀態及介面電荷是高度敏感的；因此，介於氧化物半導體與閘極絕緣層之間的介面是重要的。因此，接觸與高度純化的氧化物半導體之閘極絕緣層(GI)需要高品質。
例如，使用微波(2.45GHz)之高密度電漿CVD是較佳的，因為可形成具有高耐受電壓之一稠密的高品質絕緣膜。這是因為當高度純化的氧化物半導體係緊密地接觸與高品質的閘極絕緣膜時，介面狀態可被減少且介面性質可為理想的。於此，可使用一種可實現大於或等於1×1011/cm3之電漿密度的設備來當作高密度電漿設備。
例如，電漿係藉由施加3kW至6kW之微波電力而產生，且絕緣膜被形成。單矽烷(SiH4)、一氧化二氮(N2O)、及稀有氣體被引入一室而成為用以產生高密度電漿(於10Pa至30Pa之壓力)之來源氣體，且絕緣膜被形成於一具有絕緣表面之基底(諸如玻璃基底)上。之後，停止單矽烷氣體之供應，且一氧化二氮(N2O)、及稀有氣體被引入而不暴露至空氣，且電漿處理可被執行於絕緣膜之表面上。藉由引入一氧化二氮(N2O)及稀有氣體而執行於絕緣膜之表面上的電漿處理被執行至少在絕緣膜被形成之後。其被引入室中之單矽烷(SiH4)與一氧化二氮(N2O)的流動比係於1：10至1：200之範圍內。此外，可使用氦、氬、氪、氙等以當作被引入該室中之稀有氣體。
無須贅述，諸如濺射法或電漿CVD法等不同的沉積方法亦可被使用，只要高品質的絕緣膜可被形成為閘極絕 緣層397。此外，任何絕緣膜均可被使用，只要膜品質和與閘極絕緣膜之氧化物半導體的介面之性質係由沉積後所執行的熱處理來修改。於任何情況下，任何絕緣膜均可被使用，只要當作閘極絕緣膜之膜品質高、與氧化物半導體之介面狀態密度被減小、以及一理想的介面可被形成。
於85℃及2×106V/cm之閘極偏壓應力測試(BT測試)12小時中，假如雜質已被加至氧化物半導體，則介於雜質與氧化物半導體的主成分之間的鍵係由於高電場(B：偏壓)及高溫(T：溫度)而斷裂，以致所產生之懸鍵引發臨限電壓(Vth)之偏移(飄移)。當作應付此現象的對策，於本發明之一實施例中的電晶體中，於氧化物半導體中之雜質(特別是氫、水等)被盡可能移除，以致與閘極絕緣層之介面的性質是如上所述般理想的。因此，得以獲得一種針對BT測試為穩定的薄膜電晶體。
當作閘極絕緣層397，可使用氧化矽層、氮化矽層、氧氮化矽層(亦稱為SiOxNy，x>y>0)、氮氧化矽層(亦稱為SiNxOy，x>y>0)、及氧化鋁層之一或更多來形成單層或堆疊層。
此外，閘極絕緣層397可具有一種結構，其中一氧化矽層與一氮化矽層被堆疊。於本實施例中，一具有100nm之厚度的氧氮化矽層被形成以一種高密度電漿CVD法，以(例如)30Pa之壓力及6kW之微波電力。其被引入該室中之單矽烷氣體(SiH4)與一氧化二氮(N2O)的流動比為1：10。
此外，為了使氫、氫氧根、及濕氣可盡量少地被含入閘極絕緣層397及氧化物半導體膜393中，最好是基底394(其上形成閘極電極層391)或基底394(其上形成直至閘極絕緣層397之多層)被預熱於一濺射設備之預熱室(當作膜形成之預熱)中，以致吸附至基底394之諸如氫及濕氣等雜質被消除且排空被執行。預熱之溫度為100℃至400℃內，最好是150℃至300℃內。注意：當作一設於預熱室中之排空單元，低溫泵是較佳的。注意：此預熱處理可被省略。此外，此預熱可被類似地執行於基底394(其上已形成直至源極或汲極電極層395a和源極或汲極電極層395b)上，在氧化物絕緣層396之形成前。
接著，氧化物半導體膜393被形成至2nm至200nm內之厚度於閘極絕緣層397之上(參見圖10A)。
注意：在以濺射法形成氧化物半導體膜393之前，最好是藉由反濺射(其中氬氣被引入且電漿被產生)以移除閘極絕緣層397之表面上的灰塵。反濺射指的是一種方法，其中(未施加電壓至靶材側)一RF電源被使用以施加電壓至一基底側(於氬周圍環境下)以產生電漿於基底附近並修飾表面。注意：可使用氮周圍環境、氦周圍環境、氧周圍環境等以取代氬周圍環境。
氧化物半導體膜393係藉由濺射法而被形成。氧化物半導體膜393之形成係使用：In-Ga-Zn-O基的氧化物半導體膜；In-Sn-Zn-O基的氧化物半導體膜；In-Al-Zn-O基的氧化物半導體膜；Sn-Ga-Zn-O基的氧化物半導體膜；Al- Ga-Zn-O基的氧化物半導體膜；Sn-Al-Zn-O基的氧化物半導體膜；In-Zn-O基的氧化物半導體膜；Sn-Zn-O基的氧化物半導體膜；Al-Zn-O基的氧化物半導體膜；In-O基的氧化物半導體膜；In-Sn-O基的氧化物半導體膜；Sn-O基的氧化物半導體膜；或Zn-O基的氧化物半導體膜。於本實施例中，氧化物半導體膜393係以一種利用In-Ga-Zn-O基的金屬氧化物靶材之濺射法來形成。再者，氧化物半導體膜393亦可被形成由一濺射法於：稀有氣體(典型為氬)周圍環境、氧周圍環境、或稀有氣體(典型為氬)與氧之周圍環境。於利用濺射法之情況下，一含有SiO2於2wt%至10wt%內的靶材可被用於膜形成。
可使用一種含有氧化鋅之金屬氧化物靶材為其主成分，來當作藉由濺射法以形成氧化物半導體膜393之靶材。可使用(例如)一種具有In2O3：Ga2O3：ZnO=1：1：1(莫耳比)之組成比的金屬氧化物靶材，來當作金屬氧化物靶材之另一範例。對上述靶材並無限制，可使用(例如)一種具有In2O3：Ga2O3：ZnO=1：1：2(莫耳比)之組成比的金屬氧化物靶材。金屬氧化物靶材之填充率為90%至100%以內，最好是95%至99.9%以內。利用具有高填充因數之金屬氧化物靶材，則所形成的氧化物半導體膜為稠密的。
基底在減壓之下被保持於處理室中，且基底被加熱至室溫或少於400℃溫度。接著，已移除氫及濕氣的濺射氣體被引入處理室以便移除剩餘的濕氣，並使用金屬氧化 物當作靶材以形成氧化物半導體膜393於基底394上。為了移除處理室中剩餘的濕氣，最好是使用一種陷阱真空泵。例如，最好是使用低溫泵、離子泵、或鈦昇華泵。此外，抽空單元可為一種設有冷阱之渦輪泵。於已利用低溫泵而被抽空之沉積室中，例如，氫原子、含氫原子之化合物(諸如水(H2O))(更佳地，亦可使用含碳原子之化合物)等等被移除，藉此可減少沉積室中所形成之氧化物半導體膜中的雜質之濃度。藉由濺射以執行沉積而同時使用低溫泵移除處理室中剩餘的濕氣，則當氧化物半導體膜393被形成時之基底溫度可大於或等於室溫且小於400℃。
沉積條件之範例係如下：介於基底與靶材間之距離為60mm；壓力為0.6Pa；直流(DC)電源為0.5kW；及周圍環境為氧周圍環境(氧之流動率為100%)。最好是使用一種脈衝直流(DC)電源，因為沉積時所產生的粉狀物質可被減少且膜厚度可為均勻。氧化物半導體膜最好是具有5nm至30nm內之厚度。注意：適當厚度係取決於所使用的氧化物半導體材料，且厚度可依據材料而被適當地選擇。
接下來，氧化物半導體膜係透過第二光微影步驟而被處理成島狀氧化物半導體層399(參見圖10B)。此外，可利用一種噴墨法以形成一用於形成島狀氧化物半導體層399之抗蝕劑遮罩。藉由噴墨法以形成抗蝕劑遮罩時不需要光罩；因此，可減少製造成本。
於形成一接觸孔於閘極絕緣層397中之情況下，該步 驟可被執行於氧化物半導體層399之形成時。
注意：氧化物半導體膜393之蝕刻可為乾式蝕刻、濕式蝕刻、或乾式蝕刻和濕式蝕刻兩者。
最好是使用含氯氣體(諸如氯(Cl2)、氯化硼(BCl3)、氯化矽(SiCl4)、或四氯化碳(CCl4)等氯基氣體)來當作用於乾式蝕刻之蝕刻氣體。
此外，可使用：含氟氣體(諸如四氟化碳(CF4)、氟化硫(SF6)、氟化氮(NF3)、或三氟甲烷(CHF3)等氟基氣體)；溴化氫(HBr)；氧(O2)；已加入諸如氦(He)或氬(Ar)等稀有氣體之任何這些氣體；等等。
可使用一種平行板RIE(反應式離子蝕刻)法或一種ICP(感應耦合電漿)蝕刻法來當作乾式蝕刻法。為了將膜蝕刻成所欲形狀，適當地調整蝕刻條件(施加至線圈狀電極之電力量、施加至基底側上之電極的電力量、基底側上之電極的溫度，等等)。
可使用磷酸、醋酸、及硝酸等之混合溶液來當作用於濕式蝕刻之蝕刻劑。此外，亦可使用ITO07N(由KANTO CHEMICAL CO.,INC.所生產)。
濕式蝕刻後之蝕刻劑係藉由清潔而連同蝕刻掉的材料被移除。包括蝕刻劑和被蝕刻掉的材料之廢棄液體可被純化且其材料可被再利用。當氧化物半導體層中所含之諸如銦等材料被收集自蝕刻後之廢棄液體且被再利用時，可有效地使用資源且可減低成本。
蝕刻條件(諸如蝕刻劑、蝕刻時間、及溫度等)係根據 材料而被適當地調整，以致可將材料蝕刻成所欲的形狀。
注意：在後續步驟中形成導電膜之前，最好是執行反濺射，以致附著至氧化物半導體層399及閘極絕緣層397之表面的抗蝕劑殘渣等可被移除。
接下來，一導電膜被形成於絕緣層397和氧化物半導體層399之上。例如，導電膜可由濺射法或真空蒸鍍法來形成。當作導電膜之材料，可提供：選自Al、Cr、Cu、Ta、Ti、Mo、及W之元素；包括任何這些元素為其成分的合金；包括任何這些元素之組合的合金；等等。再者，可使用選自錳、鎂、鋯、鈹、及釔之一或更多材料。再者，導電膜可具有單層結構或二以上層之疊層結構。例如，可提供：一種含有矽的鋁膜之單層結構；一種兩層結構，其中鈦膜被堆疊於鋁膜之上；一種三層結構，其中鈦膜、鋁膜、及鈦膜係依此順序被堆疊，等等。另一方面，可使用結合鋁(Al)之選自鈦(Ti)、鉭(Ta)、鎢(W)、鉬(Mo)、鉻(Cr)、釹(Nd)、及鈧(Sc)的一者或複數元素之一膜；含有複數上述元素之合金膜；或其氮化物膜。
第三光微影步驟被執行。一抗蝕劑遮罩被形成於導電膜之上且選擇性蝕刻被執行，以致源極和汲極電極層395a及395b被形成。接著，抗蝕劑遮罩被移除(參見圖10C)。
於第三光微影步驟中，紫外線、KrF雷射光束、或ArF雷射光束被用於供形成抗蝕劑遮罩之曝光。稍後將形成之薄膜電晶體的通道長度L係取決於氧化物半導體層 399上彼此相鄰之源極電極層的底部部分與汲極電極層的底部部分間之距離的寬度。注意：當曝光被執行於其中通道長度L短於25nm之情況下時，則於第三光微影步驟中，具有數奈米至數十奈米之極短波長的超紫外線被用於供形成抗蝕劑遮罩之曝光。利用超紫外線之曝光導致高解析度及大聚焦深度。因此，稍後將形成之薄膜電晶體的通道長度L可被設為10nm至1000nm內。因此，可增加電路之操作速度，且進一步，可使關閉電流顯著地小以致可達成低功率耗損。
注意：材料及蝕刻條件被適當地調整，以致氧化物半導體層399不會由於導電膜之蝕刻而被移除。
於本實施例中，鈦膜被使用為導電膜，In-Ga-Zn-O基的氧化物半導體被使用為氧化物半導體層399，及氨水氫過氧化物溶液(氨水、水、及氫過氧化物溶液之混合物)被使用為蝕刻劑。
於第三光微影步驟中，僅有氧化物半導體層399之部分可被蝕刻掉，藉此可形成具有溝槽(凹陷部分)之氧化物半導體層。注意：用以形成源極和汲極電極層395a及395b之抗蝕劑遮罩可藉由噴墨法而被形成。藉由噴墨法來形成抗蝕劑遮罩時不需要光罩；因此，可減少製造成本。
為了減少光微影步驟中之光罩及步驟之數自，可利用一種使用多音調遮罩所形成之抗蝕劑遮罩來執行蝕刻，該多音調遮罩是一種曝光遮罩以使光透過該遮罩而傳輸以具 有複數強度。因為使用多音調遮罩所形成之抗蝕劑遮罩具有複數厚度且可藉由執行蝕刻而被進一步改變形狀，所以抗蝕劑遮罩可被用於複數蝕刻步驟以提供不同圖案。因此，可藉由使用一多音調遮罩以形成相應於至少兩種不同圖案之抗蝕劑遮罩。因此，可減少曝光遮罩之數目且亦可減少相應的光微影步驟之數目，藉此可實現製程之簡化。
使用諸如N2O、N2、或Ar等氣體之電漿處理，可移除氧化物半導體層之已曝光部分的表面上所吸附之水等。另一方面，可使用氧和氬之混合氣體以執行電漿處理。
在執行電漿處理之情況下，氧化物絕緣層396被形成(不暴露至空氣)為一氧化物絕緣層，其係作用為一保護絕緣膜並接觸與氧化物半導體層之部分(參見圖10D)。於本實施例中，氧化物半導體層399被形成以接觸與氧化物絕緣層396於一區，其中氧化物半導體層399既不重疊與源極電極層395a亦不重疊與汲極電極層395b。
於本實施例中，基底394(其上已形成高達島狀氧化物半導體層399、源極電極層395a、及汲極電極層395b等各層)被加熱至室溫或低於100℃之溫度；且已移除氫及濕氣並含氧的高純度濺射氣體被引入；及矽半導體靶材被使用，藉此一具有缺陷之氧化矽層被形成為氧化物絕緣層396。
例如，一氧化矽膜被形成以一脈衝DC濺射法，其中純度為6N；使用一摻雜硼的矽靶材(電阻率為0.01Ωcm)；介於基底與靶材間之距離(T-S距離)為89mm；壓力為0.4 Pa；直流(DC)電源為6kW；及周圍環境為氧周圍環境(氧流動率為100%)。氧化矽膜之厚度為300nm。注意：當形成氧化矽膜時，石英(最好是，合成石英)可被使用為靶材來取代矽靶材。氧或氧與氬之混合氣體被使用為濺射氣體。
於該情況下，最好是形成氧化物絕緣層396而移除處理室中所剩餘的濕氣。這是為了防止氫、氫氧根、或濕氣被含入氧化物半導體層399及氧化物絕緣層396中。
為了移除處理室中剩餘的濕氣，最好是使用一種陷阱真空泵。例如，最好是使用低溫泵、離子泵、或鈦昇華泵。此外，抽空單元可為一種設有冷阱之渦輪泵。於已利用低溫泵而被抽空之沉積室中，例如，氫原子、含氫原子之化合物(諸如水(H2O))(更佳地，亦可使用含碳原子之化合物)等等被移除，藉此可減少沉積室中所形成之氧化物絕緣層396中所含的雜質之濃度。
注意：可使用氧氮化矽層、氧化鋁層、氧氮化鋁層等以取代氧化矽層來當作氧化物絕緣層396。
此外，熱處理可被執行於100℃至400℃，同時氧化物絕緣層396與氧化物半導體層399係彼此接觸。因為本實施例中之氧化物絕緣層396具有許多缺陷，故利用此熱處理，氧化物半導體層399中所含的諸如氫、濕氣、氫氧根、或氫化物等雜質可被擴散至氧化物絕緣層396以致氧化物半導體層399中的雜質可被進一步減少。
透過上述步驟，可形成包括氧化物半導體層392之電 晶體390，其中氫、濕氣、氫氧根、氫化物、或氫氧化物之濃度已減少。
在形成氧化物半導體膜時如上述移除反應周圍環境中剩餘之濕氣，藉此可減少氧化物半導體膜中之氫及氫化物之濃度。因此，可使氧化物半導體膜穩定。
一保護絕緣層可被設於氧化物絕緣層之上。於本實施例中，保護絕緣層398被形成於氧化物絕緣層396之上。使用氮化矽膜、氮氧化矽膜、氮化鋁膜、氮氧化鋁膜等來當作保護絕緣層398。
基底394(其中已形成直至氧化物絕緣層396之各層)被加熱至100℃至400℃之溫度；已移除氫及濕氣並含氮之含高純度的濺射氣體被引入；及矽半導體靶材被使用，藉一氮化矽膜被形成來當作保護絕緣層398。於此情況下，最好是形成保護絕緣層398而移除處理室中之剩餘的濕氣，類似於氧化物絕緣層396。
於其中形成保護絕緣層398之情況下，在保護絕緣層398之形成時加熱基底394到100℃至400℃，藉此氧化物半導體層399中所含之氫或濕氣可被擴散入氧化物絕緣層396。於該情況下，在氧化物絕緣層396之形成後不一定要執行熱處理。
於其中氧化矽層被形成為氧化物絕緣層396且氮化矽層被堆疊於其上以當作保護絕緣層398之情況下，可使用一共同矽靶材以於相同處理室中形成氧化矽層及氮化矽層。首先在引入含氧之濺射氣體後，使用一置於處理室中 之矽靶材以形成氧化矽層，及接著，將濺射氣體切換為含氮之濺射氣體並使用相同矽靶材以形成氮化矽層。因為可依序形成氧化矽層及氮化矽層而不暴露至空氣，所以可防止諸如氫或濕氣等雜質被吸附於氧化矽層之表面上。於該情況下，在氧化矽層被形成為氧化物絕緣層396且氮化矽層被堆疊於其上以當作保護絕緣層398以後，最好是執行熱處理(於100℃至400℃之溫度)以將氧化物半導體層中所含之氫或濕氣擴散至氧化物絕緣層。
在保護絕緣層398被形成之後，可於空氣中進一步執行100℃至200℃內之熱處理一小時至30小時內。此熱處理可被執行於固定的加熱溫度。另一方面，可於加熱溫度下重複地執行下列改變數次：加熱溫度從室溫被增加至100℃到200℃內之溫度並接著減低至室溫。再者，此熱處理可被執行在減低壓力下於氧化物絕緣層396的形成以前。當熱處理被執行於減低的壓力下時，可縮短加熱時間。利用此熱處理，薄膜電晶體可為正常關(normally-off)。因此，可增進薄膜電晶體之可靠度。
在閘極絕緣層上形成包括一通道形成區之氧化物半導體層時移除反應周圍環境中之剩餘的濕氣，藉此可減少氧化物半導體層中之氫或氫化物之濃度。
因為上述步驟係執行在小於或等於400℃之溫度，所以上述步驟亦可被應用於製造步驟，其中係使用具有小於或等於1mm之厚度及大於1m之側的玻璃基底。此外，所有上述步驟可被執行在小於或等於400℃的處理溫度。
圖11為一包括氧化物半導體之反向交錯式薄膜電晶體的縱向橫斷面視圖。一氧化物半導體層1003被設於一閘極電極1001之上，以一閘極絕緣膜1002於其間；一源極電極1004a和一汲極電極1004b被設於其上；一氧化物絕緣層1005被設於源極電極1004a和汲極電極1004b之上；以及一導電層1006被設於氧化物半導體層1003之上，以氧化物絕緣層1005於其間。
圖12A及12B為圖11中所示之A-A’斷面的能帶圖(概圖)。圖12A說明其中一施加至源極之電壓的電位係等於一施加至汲極之電壓的電位的情況(VD=0V)，而圖12B說明其中一相對於源極之正電位被施加至汲極的情況(VD>0)。
圖13A及13B為圖11中所示之B-B’斷面的能帶圖(概圖)。圖13A顯示一開狀態，其中正電位(+VG)被施加至一閘極(G1)且載子(電洞)流動於源極與汲極之間。圖13B顯示一關狀態，其中負電位(-VG)被施加至閘極(G1)且少數載子不流動。
圖14說明介於真空位準與一金屬的工作函數(ΦM)之間的關係以及介於該真空位準與一氧化物半導體的電子親和力(χ)之間的關係。
因為金屬退化，所以一費米能階存在於導電帶中。另一方面，傳統的氧化物半導體通常為n型半導體，於此情況下費米能階(Ef)係遠離其位於一帶隙中間之本質費米能階(Ei)且被置於更接近導電帶。雖然其係取決於沉積方 法，但氧化物半導體層含有某量的氫或水，且氫或水之部分係作用為供應電子之施體，其係已知為使氧化物半導體層成n型之一因素。
另一方面，本發明之氧化物半導體為一種本質(i型)或實質上本質的氧化物半導體，其係藉由從氧化物半導體移除氫(其為n型雜質)並高度地純化氧化物半導體所獲得，以致盡可能防止除了氧化物半導體之主成分以外的雜質被含入其中。換言之，一特徵在於：高度純化的i型(本質)氧化物半導體或接近高度純化的半導體之獲得並非藉由加入雜質而是藉由盡可能移除諸如氫或水等雜質。如此致能費米能階(Ef)處於與本質費米能階(Ei)相同的位準。
於其中一氧化物半導體之帶隙(Eg)為3.15eV的情況下，電子親和力(χ)即為4.3eV。源極電極和汲極電極中所包括的鈦(Ti)之工作函數係實質上等於氧化物半導體之電子親和力(χ)。於該情況下，對於電子之肖特基能障不被形成於金屬與氧化物半導體之間的介面上。
換言之，於其中金屬之工作函數(ΦM)與氧化物半導體之電子親和力(χ)為彼此相等且金屬與氧化物半導體彼此接觸的情況下，獲得了圖12A中所示之能帶圖(概圖)。
於圖12B中，黑圈(．)代表電子，而當正電位被施加至汲極時，電子係透過能障(h)而被注入氧化物半導體且流向汲極。於該情況下，能障(h)之高度係根據閘極電壓和汲極電壓而改變；於其中施加正汲極電壓之情況下，能 障(h)之高度係小於圖12A中之能障(其中未施加電壓，亦即，帶隙(Eg)的1/2)。
此刻，電子移動於底部(依能量而言其為穩定的)，於閘極絕緣膜與高度純化的氧化物半導體之間的介面上之氧化物半導體側上，如圖13A中所示者。
此外，於圖13B中，當施加負電位(反向偏壓)至閘極電極1001時，電流之值極接近零，因為電洞(其為少數載子)實質上為零。
例如，即使當薄膜電晶體具有1×104μm之通道寬度W及3μm之通道長度時，關閉電流係小於或等於10-13A且次臨限擺動(S值)可為0.1V/dec。(閘極絕緣膜之厚度：100nm)。
此外，一包括高度純化氧化物半導體之電晶體的關狀態電流被計算以較高的準確度。其結果被描述如下。
包括高度純化氧化物半導體之電晶體的關閉電流係小於或等於1×10-13A，其為測量裝置(如上所述)之檢測限制。製造一種用以評估特性之元件，並以較高準確度獲得關閉電流之值(小於或等於上述測量裝置之檢測限制)。其結果係描述如下。
首先，參考圖15以描述用以評估特性(其係用於測量電流之方法)之元件。
於圖15所示之用以評估特性之元件中，平行地電連接三個測量系統800。測量系統800包括一電容802、一電晶體804、一電晶體805、一電晶體806、及一電晶體 808。例如，一依據實施例4所製造之電晶體被用於每一電晶體804及電晶體808。
一電壓V11被輸入至電晶體808的源極與汲極之一，而一電位Vext_b1被輸入至電晶體808之閘極。電位Vext_b1係控制電晶體808被開啟或關閉。
電晶體804的源極與汲極之一係電連接至電晶體808的源極與汲極之另一，一電壓V12被輸入至電晶體804的源極與汲極之另一，而一電位Vext_b2被輸入至電晶體804之閘極。電位Vext_b2係控制電晶體804被開啟或關閉。
電容802具有第一終端及第二終端。第一終端係電連接至電晶體804的源極與汲極之一，而第二終端係電連接至電晶體804的源極與汲極之另一。其中電容802的第一終端、電晶體808的源極與汲極之另一、電晶體804的源極與汲極之一、及電晶體805的閘極被彼此連接之部分亦被稱為節點A。
電壓V11被輸入至電晶體806的源極與汲極之一，而電晶體806之閘極被電連接至其源極與汲極之一。
電晶體805的源極與汲極之一係電連接至電晶體806的源極與汲極之另一，而電壓V12被輸入至電晶體805的源極與汲極之另一。
於測量系統800中，其中電晶體806的源極與汲極之另一與電晶體805的源極與汲極之一被彼此連接之部分為一輸出終端。測量系統800係透過輸出終端以輸出一電位 Vout。
接下來，描述一種利用圖15中所示之測量系統以測量電流之方法。
首先，簡單地描述一初始週期，其中係產生一電位差以測量關閉電流。於初始週期中，電位Vext_b1之值被設為使電晶體808被開啟之值，且電晶體808被開啟，以致電壓V11被施加至節點A。於此，例如，電壓V11為高電位。此外，電晶體804被關閉。
之後，電位Vext_b1被設為使電晶體808被關閉之值，且電晶體808被關閉。此外，在電晶體808被關閉之後，電位V11被設為低電位。電晶體804被保持於關狀態。電位V12係等於電位V11。透過上述方式，完成了初始週期。當初始週期完成後，一電位差被產生於節點A與電晶體804的源極與汲極之一之間。此外，一電位差被產生於節點A與電晶體808的源極與汲極之另一之間。另一方面，少量的電荷流經電晶體804及電晶體808。亦即，關閉電流流動。
接下來，簡單地描述關閉電流之一測量週期。於測量週期中，電晶體804的源極與汲極之一的電位(亦即，電位V12)及電晶體808的源極與汲極之另一的電位(亦即，電位V11)被固定為低。另一方面，於測量週期中，節點A之電位未被固定(於一浮動狀態)。因此，電荷流經電晶體804，且節點A中所儲存之電荷量係隨著時間經過而改變。節點A之電位係根據節點A中所儲存之電荷量的改 變而被改變。亦即，亦改變了電位Vout，其為輸出終端之輸出電位。
圖16說明介於初始週期(其中係產生電位差)與初始週期後的測量週期中的電位之間的關係之細節。
於初始週期中，首先，電位Vext_b2被設為使電晶體804被開啟之電位(高電位)。因此，節點A之電位變為V12，亦即，低電位(諸如VSS)。之後，電位Vext_b2被設為使電晶體804被關閉之電位(低電位)，以致電晶體804被關閉。接下來，電位Vext_b1被設為使電晶體808被開啟之電位(高電位)。因此，節點A之電位變為V11，亦即，高電位(諸如VDD)。接著，電位Vext_b1被設為使電晶體808被關閉之電位，其係將節點A置於浮動狀態並完成初始週期。
於初始週期後的測量週期中，設定電位V11及電位V12以致電荷流至節點A或電荷流出節點A。於此，電位V11及電位V12為低電位(VSS)。注意：於輸出電位Vout被測量之時刻，必須操作輸出電路而因此使V11為高電位(VDD)於某些情況下。使其中V11為高電位(VDD)之週期很短以致測量不受影響。
當電位差被產生且測量週期被開始如上所述時，節點A中所儲存之電荷量係隨著時間經過而改變，其係改變節點A之電位。這表示電晶體805之閘極的電位被改變；因此，輸出終端之輸出電位Vout亦隨著時間經過而改變。
以下描述一種根據所獲得之輸出電位Vout以計算關 閉電流之方法。
在關狀態電流之計算前獲得介於節點A的電位VA與輸出電位Vout之間的關係。以此方式，可使用輸出電位Vout以獲得節點A的電位VA。依據上述關係，節點A的電位VA可由下式表示為輸出電位Vout之函數。
VA=F(Vout)
節點A之電荷QA可由下式所表示，利用節點A之電位VA、連接至節點A之電容值CA、及一常數(const)。於此，連接至節點A之電容值CA為電容802之電容值與其他電容值之總和。
QA=CAVA+const
節點A之電流IA為流至節點A之電荷(或流出節點A之電荷)的時間微分，而因此由下式所表示。
以此方式，節點A之電流IA可獲得自連接至節點A之電容值CA及輸出終端之輸出電位Vout。
依據上述方法，得以測量流動於關狀態下之電晶體的源極與汲極之間的漏電流(關閉電流)。
於本實施例中，電晶體804及電晶體808係利用高度純化的氧化物半導體來製造。電晶體之通道長度(L)與通道寬度(W)的比為L/W=1：5。此外，於平行配置的測量系統800中電容802之電容值為100fF、1pF、及3pF。
注意：於本實施例之測量中，VDD為5V而VSS為0V。於測量週期中，Vout被測量於電位V11被基本上設為VSS並改變至VDD 100msec，以10sec至300sec之間隔。用於計算流經元件之電流I的△t是約30000sec。
圖17顯示於測量電流時的經過時間Time與輸出電位Vout之間的關係。在約90小時之後電位被改變。
圖18顯示上述電流之測量時所計算的關閉電流。於圖18中，顯示介於源極-汲極電壓V與關閉電流I之間的關係。依據圖18，關閉電流約為40zA/μm，於其中源極-汲極電壓為4V之條件下。此外，關閉電流小於或等於10zA/μm，於其中源極-汲極電壓為3.1V之條件下。注意：1zA代表10-21A。
圖19顯示上述電流之測量時所計算的關閉電流，當電晶體之溫度為85℃時。於圖19中，顯示在85℃介於源極-汲極電壓V與關閉電流I之間的關係。依據圖18，關閉電流小於或等於100zA/μm，於其中源極-汲極電壓為3.1V之條件下。
如上所述，已確認在包括高度純化的氧化物半導體之電晶體中關閉電流是足夠低的。
以此方式，當氧化物半導體被高度地純化以致除了氧 化物半導體之主成分以外的雜質被含入盡可能地少時，則薄膜電晶體之操作可為理想的。
依據本發明之一實施例的電壓調整器電路中之電容可透過如本實施例中之電晶體的相同製造步驟來形成。當透過相同製造步驟來形成電晶體及電容時，可減少製造步驟之數目。
利用上述結構，電晶體可具有穩定的電特性及高可靠度。因為藉由依據使用電晶體之本發明的實施例以形成電壓調整器電路，使電晶體中之漏電流小，所以可顯著地增加獲得所欲的電壓之速度。此外，當使用電晶體以形成依據本發明之實施例的電壓調整器電路時，電晶體可具有穩定的電特性及高可靠度。
本實施例可適當地結合與任何其他實施例而被實施。
(實施例8)
於本實施例中，將描述一種可使用為包括在本說明書中所揭露之電壓調整器電路中的電晶體之薄膜電晶體的另一範例。
參考圖20A至20E以描述本實施例的一種薄膜電晶體及薄膜電晶體之一種製造方法的實施例。
圖20A至20E說明一種薄膜電晶體之製造方法的範例。20A至20E中所示之電晶體310為一種底部閘極薄膜電晶體且亦稱為反向交錯式薄膜電晶體。
雖然電晶體310被描述為一種單閘極薄膜電晶體，但 包括複數通道形成區之多閘極薄膜電晶體亦可被形成(當需要時)。
以下參考圖20A至20E以描述一用以形成電晶體310於基底300上的程序。
首先，一導電膜被形成於具有絕緣表面之基底300上，且第一光微影步驟被執行於其上，以致形成一閘極電極層311。注意：可藉由噴墨法以形成抗蝕劑遮罩。藉由噴墨法以形成抗蝕劑遮罩時不需要光罩；因此，可減少製造成本。
對於可使用為具有絕緣表面之基底300的基底無特別限制，只要該基底具有能耐受稍後執行之熱處理的熱抗性。可使用硼矽酸鋇玻璃、硼矽酸鋁玻璃等等所形成之玻璃基底。
於其中所將執行之熱處理的溫度高時，最好是使用其應變點為大於或等於730℃之玻璃基底。當作玻璃基底，係使用(例如)玻璃材料，諸如鋁矽酸鹽玻璃、硼矽酸鋁玻璃、或硼矽酸鋇玻璃。注意：藉由含有較氧化硼(B2O3)更大量的氧化鋇(BaO)，可獲得更實用的抗熱玻璃。因此，最好是使用含有較B2O3更大量的BaO之玻璃基底。
注意：使用絕緣體所形成的基底(諸如陶瓷基底、石英基底、或藍寶石基底)可被使用以取代上述玻璃基底。另一方面，亦可使用結晶化玻璃基底等。再另一方面，可使用矽等之半導體基底來當作基底。
此外，一作用為基礎膜之導電膜可被設於基底300與 閘極電極層311之間。該基礎膜具有防止來自基底394之雜質元素擴散的功能，且可被形成以具有一種單層結構或一種使用氮化矽膜、氧化矽膜、氮氧化矽膜、及氧氮化矽膜之一或更多的堆疊結構。
用以形成閘極電極層311之導電膜可被形成以一種單層或堆疊結構，其係使用金屬材料(諸如鉬、鈦、鉻、鉭、鎢、鋁、銅、釹、或鈧)或包括任何這些材料為其主成分之合金材料。
例如，當作閘極電極層311之兩層結構，最好是：一兩層結構，其中一鉬層堆疊於一鋁層之上、一兩層結構，其中一鉬層堆疊於一銅層之上、一兩層結構，其中一氮化鈦層或氮化鉭層堆疊於一銅層之上、一兩層結構，其中一氮化鈦層和一鉬層被堆疊、或者一兩層結構，其中一氮化鎢層和一鎢層被堆疊。當作三層結構，最好是：一鎢層或氮化鎢層、鋁與矽之合金層或鋁與鈦之合金層、及一氮化鈦層或鈦層的堆疊。注意：閘極電極層亦可使用透光導電膜來形成。可提供一種透光導電氧化物來當作透光導電膜之範例。
接著，一閘極絕緣層302被形成於閘極電極層311之上。
一藉由移除雜質而變為i型或實質上i型的氧化物半導體(高度純化的氧化物半導體)對於介面狀態及介面電荷是高度敏感的；因此，介於氧化物半導體與閘極絕緣層之間的介面是重要的。因此，接觸與高度純化的氧化物半導 體層之閘極絕緣層(GI)需要高品質。
例如，使用微波(2.45GHz)之高密度電漿CVD是較佳的，因為可形成具有高耐受電壓之一稠密的高品質絕緣膜。這是因為當高度純化的氧化物半導體層係緊密地接觸與高品質的閘極絕緣層時，介面狀態可被減少且介面性質可為理想的。於此，可使用一種可實現大於或等於1×1011/cm3之電漿密度的設備來當作高密度電漿設備。
例如，電漿係藉由施加3kW至6kW之微波電力而產生，且絕緣膜被形成。單矽烷氣體(SiH4)、一氧化二氮(N2O)、及稀有氣體被引入一室而成為用以產生高密度電漿(於10Pa至30Pa之壓力)之來源氣體，且絕緣膜被形成於一具有絕緣表面之基底(諸如玻璃基底)上。之後，停止單矽烷氣體之供應，且一氧化二氮(N2O)、及稀有氣體被引入而不暴露至空氣，以致可執行電漿處理於絕緣膜之表面。藉由引入一氧化二氮(N2O)及稀有氣體而執行於絕緣膜之表面上的電漿處理被執行至少在絕緣膜被形成之後。其被引入室中之單矽烷(SiH4)與一氧化二氮(N2O)的流動比係於1：10至1：200之範圍內。此外，可使用氦、氬、氪、氙等以當作被引入該室中之稀有氣體。特別地，最好是使用低價的氬。
無須贅述，諸如濺射法或電漿CVD法等不同的沉積方法亦可被使用，只要高品質的絕緣膜可被形成為閘極絕緣層302。此外，任何絕緣膜均可被使用，只要膜品質和與閘極絕緣膜之氧化物半導體的介面之性質係由沉積後所 執行的熱處理來修改。於任何情況下，任何絕緣膜均可被使用，只要當作閘極絕緣膜之膜品質高、與氧化物半導體之介面狀態密度被減小、以及一理想的介面可被形成。
於85℃及2×106V/cm之閘極偏壓應力測試(BT測試)12小時中，假如雜質已被加至氧化物半導體，則介於雜質與氧化物半導體的主成分之間的鍵係由於高電場(B：偏壓)及高溫(T：溫度)而斷裂，以致所產生之懸鍵引發臨限電壓(Vth)之偏移。當作應付此現象的對策，於本發明之一實施例中的電晶體中，於氧化物半導體中之雜質(特別是氫、水等)被盡可能移除，以致與閘極絕緣層之介面的性質是如上所述般理想的。因此，得以獲得一種針對BT測試為穩定的薄膜電晶體。
當作閘極絕緣層302，可使用氧化矽層、氮化矽層、氧氮化矽層(亦稱為SiOxNy，x>y>0)、氮氧化矽層(亦稱為SiNxOy，x>y>0)、及氧化鋁層之一或更多來形成單層或堆疊層。
此外，閘極絕緣層302可具有一種結構，其中一氧化矽層與一氮化矽層被堆疊。於本實施例中，例如，一具有100nm之厚度的氧氮化矽層被形成以一種高密度電漿CVD法，以30Pa之壓力及6kW之微波電力。其被引入該室中之單矽烷氣體(SiH4)與一氧化二氮(N2O)的流動比為1：10。
接著，氧化物半導體膜330被形成到2nm至200nm內之厚度於閘極絕緣層302之上。
注意：在以濺射法形成氧化物半導體膜330之前，最好是藉由反濺射(其中氬氣被引入且電漿被產生)以移除附著至閘極絕緣層302之表面的灰塵。注意：可使用氮周圍環境、氦周圍環境、氧周圍環境等等以取代氬周圍環境。
以下之任一被使用為氧化物半導體膜330：In-Ga-Zn-O基的氧化物半導體膜；In-Sn-Zn-O基的氧化物半導體膜；In-Al-Zn-O基的氧化物半導體膜；Sn-Ga-Zn-O基的氧化物半導體膜；Al-Ga-Zn-O基的氧化物半導體膜；Sn-Al-Zn-O基的氧化物半導體膜；In-Zn-O基的氧化物半導體膜；Sn-Zn-O基的氧化物半導體膜；Al-Zn-O基的氧化物半導體膜；In-O基的氧化物半導體膜；In-Sn-O基的氧化物半導體膜；Sn-O基的氧化物半導體膜；及Zn-O基的氧化物半導體膜。於本實施例中，氧化物半導體膜330係由一種利用In-Ga-Zn-O基的金屬氧化物靶材之濺射法來形成。此階段之橫斷面視圖係相應於圖20A。此外，氧化物半導體膜330可被形成以一濺射法於：稀有氣體(典型為氬)周圍環境、氧周圍環境、或含稀有氣體(典型為氬)與氧之周圍環境。於利用濺射法之情況下，可使用一含SiO2於2wt%至10wt%內的靶材於膜形成。
可使用一種含有氧化鋅之金屬氧化物靶材為其主成分，來當作藉由濺射法以形成氧化物半導體膜330之靶材。可使用(例如)一種具有In2O3：Ga2O3：ZnO=1：1：1(莫耳比)之組成比的金屬氧化物靶材，來當作金屬氧化物靶材之另一範例。對上述靶材並無限制，可使用一種具 有In2O3：Ga2O3：ZnO=1：1：2(莫耳比)之組成比的金屬氧化物靶材。金屬氧化物靶材之填充率為90%至100%以內，最好是95%至99.9%以內。利用具有高填充率之金屬氧化物靶材，則所形成的氧化物半導體膜為稠密的。
當形成氧化物半導體膜330時，濺射氣體最好是使用一種高純度的氣體，其中諸如氫、水、氫氧根、或氫化物等雜質被移除至數ppm之濃度或數ppb之濃度。
基底在減壓之下被保持於處理室中，且基底溫度被設為100℃至600℃內，最好是200℃至400℃內。膜形成被執行於基底被加熱時，藉此可減少所形成之氧化物半導體層中所含的雜質之濃度。此外，可減少由於濺射所生之損害。接著，已移除氫及濕氣的濺射氣體被引入處理室以便移除剩餘的濕氣，並使用金屬氧化物當作靶材以形成氧化物半導體膜330於基底300上。為了移除處理室中剩餘的濕氣，最好是使用一種陷阱真空泵。例如，最好是使用低溫泵、離子泵、或鈦昇華泵。此外，抽空單元可為一種設有冷阱之渦輪泵。於已利用低溫泵而被抽空之沉積室中，例如，氫原子、含氫原子之化合物(諸如水(H2O))(更佳地，亦可使用含碳原子之化合物)等等被移除，藉此可減少沉積室中所形成之氧化物半導體膜中的雜質之濃度。
沉積條件之範例係如下：介於基底與靶材間之距離為100mm；壓力為0.6Pa；直流(DC)電力為0.5kW；及周圍環境為氧周圍環境(氧之流動率為100%)。最好是使用一種脈衝直流(DC)電源，因為灰塵可被減少且膜厚度可為 均勻。氧化物半導體膜最好是具有5nm至30nm內之厚度。注意：適當厚度係取決於所使用的氧化物半導體材料；且厚度可依據材料而被適當地選擇。
接著，氧化物半導體膜330係透過第二光微影步驟而被處理成島狀氧化物半導體層331。可藉由一種噴墨法以形成一用於形成島狀氧化物半導體層331之抗蝕劑遮罩。藉由噴墨法以形成抗蝕劑遮罩時不需要光罩；因此，可減少製造成本。
接下來，氧化物半導體層接受第一熱處理。利用第一熱處理，可執行氧化物半導體層之脫水或脫氫。第一熱處理之溫度係高於或等於400℃且低於或等於750℃，最好是，高於或等於400℃且低於基底之應變點。於此，基底被引入一電熔爐(其為一種熱處理設備)於450℃之氮周圍環境中對氧化物半導體層執行熱處理一小時，且接著防止水及氫進入氧化物半導體層；因此，獲得氧化物半導體層331(參見圖20B)。
注意：熱處理設備不限於電熔爐，而可具有一種藉由來自加熱元件(諸如電阻加熱元件)之熱傳導或熱輻射以加熱一待處理物件之裝置。例如，可使用一種諸如GRTA(氣體快速熱退火)設備或LRTA(燈快速熱退火)設備之RTA(快速熱退火)設備。LRTA設備為一種藉由從一種燈(諸如鹵素燈、金屬鹵化物燈、氙弧光燈、碳弧光燈、高壓鈉燈、或高壓水銀燈)所發射出之光輻射(電磁波)以加熱一待處理物件之設備。GRTA設備為一種使用高溫氣體以 執行熱處理之設備。氣體係使用一種惰性氣體，其不會與一待由熱處理所處理之物件互作用(諸如氮)、或一種稀有氣體，諸如氬。
例如，當作第一熱處理，GRTA可被執行如下。基底被轉移並置入一惰性氣體(其已被加熱至650℃至700℃之高溫)、被加熱數分鐘、及被轉移且取出自該惰性氣體(其已被加熱至高溫)。GRTA致能短時間之高溫熱處理。
注意：於第一熱處理中，最好是水、氫等不含入氮或稀有氣體(諸如氦、氖、或氬)中。例如，被引入熱處理設備之氮或稀有氣體(諸如氦、氖、或氬)的純度最好是大於或等於6N(99.9999%)，更佳的是大於或等於7N(99.99999%)(亦即，雜質濃度最好是少於或等於1ppm，更佳的是少於或等於0.1Ppm)。
於某些情況下，氧化物半導體層可被結晶化而成為微晶膜或多晶膜，根據第一熱處理之條件或氧化物半導體膜之材料。例如，氧化物半導體層可被結晶化以成為具有大於或等於90%、或者大於或等於80%之結晶性程度的微晶半導體膜。此外，根據第一熱處理之條件或氧化物半導體層之材料，則氧化物半導體層可為一種不含結晶成分之非晶氧化物半導體膜。氧化物半導體層可變為一種其中將微晶部分(具有1nm至20nm間之粒子直徑，通常為2nm至4nm內)混入非晶氧化物半導體之氧化物半導體層。
此外，第一熱處理可被執行在其被處理成島狀氧化物半導體層之前的氧化物半導體膜330上。於該情況下，在 第一熱處理後從加熱設備取出基底，並接著執行光微影步驟。
具有氧化物半導體層之脫水或脫氫效果的熱處理可被執行於任何下列時刻：在氧化物半導體層被形成後；在源極電極和汲極電極被形成於氧化物半導體層上之後；及在閘極絕緣層被形成於源極電極和汲極電極上之後。
此外，於其中一接觸孔被形成於閘極絕緣層302中之情況下，接觸孔之形成可被執行於氧化物半導體層331之脫水或脫氫以前或以後。
注意：氧化物半導體膜之蝕刻可為乾式蝕刻而不限制為濕式蝕刻。
蝕刻條件(諸如蝕刻劑、蝕刻時間、及溫度等)係根據材料而被適當地調整，以致可將材料蝕刻成所欲的形狀。
接著，一導電膜被形成於閘極絕緣層302和氧化物半導體層331之上。例如，導電膜可由濺射法或真空蒸鍍法來形成。當作導電膜之材料，可提供：選自Al、Cr、Cu、Ta、Ti、Mo、及W之元素；含有任何這些元素為其成分的合金；含有任何這些元素之組合的合金；等等。再者，可使用選自錳、鎂、鋯、鈹、及釔之一或更多材料。再者，導電膜可具有單層結構或二以上層之堆疊結構。例如，可提供：一種包括矽的鋁膜之單層結構；一種兩層結構，其中鈦膜被堆疊於鋁膜之上；一種三層結構，其中鈦膜、鋁膜、及鈦膜係依此順序被堆疊，等等。另一方面，可使用結合鋁(Al)之選自鈦(Ti)、鉭(Ta)、鎢(W)、鉬 (Mo)、鉻(Cr)、釹(Nd)、及鈧(Sc)的一者或複數元素之一膜；含有複數上述元素之合金膜；或其氮化物膜。
於其中在導電膜之形成後執行熱處理的情況下，該導電膜最好是具有抵擋熱處理之足夠高的熱抗性。
第三光微影步驟被執行。一抗蝕劑遮罩被形成於導電膜之上且選擇性蝕刻被執行，以致源極電極層315a及汲極電極層315b被形成。接著，抗蝕劑遮罩被移除(參見圖20C)。
於第三光微影步驟中，紫外線、KrF雷射光束、或ArF雷射光束被用於供形成抗蝕劑遮罩之曝光。稍後將形成之薄膜電晶體的通道長度L係取決於氧化物半導體層331上彼此相鄰之源極電極層的底部部分與汲極電極層的底部部分間之距離的寬度。注意：當曝光被執行於其中通道長度L短於25nm之情況下時，則於第三光微影步驟中，具有數奈米至數十奈米之極短波長的超紫外線被用於供形成抗蝕劑遮罩之曝光。利用超紫外線之曝光導致高解析度及大聚焦深度。因此，稍後將形成之薄膜電晶體的通道長度L可被設為10nm至1000nm內。因此，可增加電路之操作速度，且進一步，可使關閉電流顯著地小以致可達成低功率耗損。
注意：各材料及蝕刻條件被適當地調整，以致藉由導電膜之蝕刻時不會移除氧化物半導體層331。
於本實施例中，鈦膜被使用為導電膜，In-Ga-Zn-O基的氧化物半導體被使用為氧化物半導體層331，及氨水氫 過氧化物溶液(氨水、水、及氫過氧化物溶液之混合物)被使用為蝕刻劑。
注意：於某些情況下，於第三光微影步驟中，僅有氧化物半導體層331之部分可被蝕刻掉，藉此形成具有溝槽(凹陷部分)之氧化物半導體層。注意：用以形成源極電極層315a及汲極電極層315b之抗蝕劑遮罩可藉由噴墨法而被形成。藉由噴墨法來形成抗蝕劑遮罩時不需要光罩；因此，可減少製造成本。
此外，氧化物導電層可被形成於氧化物半導體層和源極與汲極層之間。可依序地形成氧化物導電層及一用以形成源極與汲極之導電層。氧化物導電層可作用為一源極區及一汲極區。
當氧化物導電層被提供為介於氧化物半導體層和源極與汲極層間之一源極區及一汲極區時，可減少源極區及汲極區之電阻且可實現電晶體之高速操作。
為了減少光微影步驟中之光罩及製造步驟之數目，可利用一種使用多音調遮罩所形成之抗蝕劑遮罩來執行蝕刻，該多音調遮罩是一種曝光遮罩以使光透過該遮罩而傳輸以具有複數強度。因為使用多音調遮罩所形成之抗蝕劑遮罩具有複數厚度且可藉由執行蝕刻而被進一步改變形狀，所以抗蝕劑遮罩可被用於複數蝕刻步驟以提供不同圖案。因此，可藉由使用一多音調遮罩以形成相應於至少兩種不同圖案之抗蝕劑遮罩。因此，可減少曝光遮罩之數目且亦可減少相應的光微影步驟之數目，藉此可實現製程之 簡化。
接下來，執行使用諸如N2O、N2、或Ar等氣體之電漿處理。此電漿處理係移除已曝光之氧化物半導體層的表面上所吸附之水等。此外，可使用氧和氬之混合氣體以執行電漿處理。
在電漿處理之後，形成一作用為保護絕緣膜之氧化物絕緣層316，其接觸與氧化物半導體層之部分，而不暴露至空氣。
可適當地藉由濺射法等以形成氧化物絕緣層316達至少1nm之厚度，該濺射法係一種使諸如水或氫等雜質不進入氧化物絕緣層316之方法。當氫被含入氧化物絕緣層316中時，造成氫進入氧化物半導體層或由於氫而提取氧化物半導體層中之氧，藉此使氧化物半導體層之背通道的電阻變低(n型)，以致可能形成一寄生通道。因此，重要的是利用一種不使用氫之形成方法，以致氧化物絕緣層316含有盡可能少的氫。
於本實施例中，藉由濺射法來沉積200nm厚之氧化矽膜以當作氧化物絕緣層316。膜形成時之基底溫度可為室溫至300℃內，而於本實施例中為100℃。氧化矽膜可被形成以一濺射法於：稀有氣體(典型為氬)周圍環境、氧周圍環境、或稀有氣體(典型為氬)與氧之周圍環境。此外，氧化矽靶材或矽靶材可被使用為靶材。例如，可於氧與氮之周圍環境中以一種濺射法而使用矽靶材來形成氧化矽膜。使用一種不含諸如濕氣、氫離子及OH-等雜質並阻 擋此等雜質從外部進入之無機絕緣膜(典型為氧化矽膜、氧氮化矽膜、氧化鋁膜、或氧氮化鋁膜)，形成接觸與氧化物半導體層於一區之氧化物絕緣層316，該區係成為氧不足狀態而因此具有較低電阻，亦即變為n型。
於該情況下，氧化物絕緣層316最好是被形成而移除處理室中所剩餘的濕氣。此係為了防止氫、氫氧根、或濕氣被含入氧化物半導體層331及氧化物絕緣層316中。
為了移除處理室中剩餘的濕氣，最好是使用一種陷阱真空泵。例如，最好是使用低溫泵、離子泵、或鈦昇華泵。此外，抽空單元可為一種設有冷阱之渦輪泵。於已利用低溫泵而被抽空之沉積室中，例如，氫原子、含氫原子之化合物(諸如水(H2O))(更佳地，亦可使用含碳原子之化合物)等等被移除，藉此可減少沉積室中所形成之氧化物絕緣層316中所含的雜質之濃度。
當形成氧化物絕緣層316時，濺射氣體最好是使用一種高純度的氣體，其中諸如氫、水、氫氧根、或氫化物等雜質被移除至數ppm之濃度或數ppb之濃度。
接下來，可於惰性氣體周圍環境或氧氣周圍環境中執行第二熱處理(最好是在200℃至400℃ C內，例如，從250℃至300℃內)。例如，於氮周圍環境中以250℃執行第二熱處理一小時。利用第二熱處理，熱被施加而同時氧化物半導體層(通道形成區)之部分接觸與氧化物絕緣層316。
透過上述步驟，當用於脫水或脫氫之熱處理被執行於 所形成的氧化物半導體膜上時，氧化物半導體層變為氧不足狀態且具有較低電阻值(亦即，n型)。接著，絕緣層被形成以接觸與氧化物半導體層。因此，氧化物半導體膜之部分係選擇性地為過氧狀態。結果，一重疊與閘極絕緣層311之通道形成區313變為i型。於該時刻，以一種自校準方式形成一高電阻源極區314a，其具有較至少通道形成區313更高的載子濃度且重疊與源極電極層315a；及一高電阻汲極區314b，其具有較至少通道形成區313更高的載子濃度且重疊與汲極電極層315b。透過上述步驟，形成薄膜電晶體310(參見圖20D)。
再者，可於空氣中執行熱處理於100℃至200℃內一小時至30小時內。於本實施例中，於150℃執行熱處理10小時。此熱處理可被執行於一固定的加熱溫度。另一方面，可於加熱溫度下重複地執行下列改變數次：加熱溫度從室溫被增加至100℃到200℃內之溫度並接著減低至室溫。再者，此熱處理可被執行在減低壓力下之氧化物絕緣膜的形成以前。當熱處理被執行在減低壓力下時，可縮短熱處理時間。利用此熱處理，可獲得一種正常關(normally-off)薄膜電晶體。因此，可增進薄膜電晶體之可靠度。此外，當含有數個缺陷之矽氧化物層被使用為氧化物絕緣層時，可藉由上述熱處理以更有效地減少氧化物半導體層中所含之雜質。
藉由在重疊與汲極電極層315b(或源極電極層315a)之氧化物半導體層的部分中形成高電阻汲極區314b(或高電 阻源極區314a)，可增進薄膜電晶體之可靠度。明確地，藉由形成高電阻汲極區314b，可獲得一種結構，其中可從汲極電極層315b至高電阻汲極區314b、及通道形成區313步進地改變導電性。因此，於其中薄膜電晶體配合其連接至一佈線之汲極電極層315b而操作以供應高電源電位VDD的情況下，高電阻汲極區314b係作用為一緩衝器且不會局部地施加高電場(即使高電場被施加於閘極電極層311與汲極電極層315b之間)，以致可增進電晶體之耐受電壓。
此外，在其中氧化物半導體層之厚度小於或等於15nm的情況下，氧化物半導體層中之高電阻源極區或高電阻汲極區被形成於整個厚度方向。在其中氧化物半導體層之厚度為30nm至50nm的情況下，於氧化物半導體層之部分中(亦即，於接觸與源極電極層或汲極電極層之氧化物半導體層中的一區以及其附近中)，減小了電阻值並可使接近於閘極絕緣膜之氧化物半導體層中的一區變為i型。
一保護絕緣層可被額外地形成於氧化物絕緣層316之上。例如，以RF濺射法形成一氮化矽膜。因為RF濺射法在大量生產上具有絕佳效果，而因此為一種用以形成保護絕緣層之較佳方法。保護絕緣層係使用一不含諸如濕氣、氫離子及OH-等雜質並阻擋此等雜質從外部進入之無機絕緣膜(例如，氮化矽膜、氮化鋁膜、氮氧化矽膜、氮氧化鋁膜，等等)來形成。於本實施例中，保護絕緣層303 係使用氮化矽膜為保護絕緣層來形成(參見圖20E)。
於本實施例中，一氮化矽膜係藉由下列方式被形成來當作保護絕緣層303：加熱基底300(其上已形成直至且包括氧化物絕緣層316之各層)到100℃至400℃之溫度；引入其已移除氫及濕氣之含氮的高純度濺射氣體；及使用矽半導體之靶材。於此情況下，最好是以類似於氧化物絕緣層316之方式，形成保護絕緣層303而從移除處理室中剩餘的濕氣。
一用於平坦化之平坦化絕緣層可被設於保護絕緣層303之上。
再者，一導電層可被形成以重疊與氧化物半導體層，於保護絕緣層303之上(於其中提供平坦化絕緣層之情況下，在平坦化絕緣層之上)。導電層的電位可相同於或不同於薄膜電晶體310之閘極電極層311的電位。導電層亦可作用為第二閘極電極層。導電層之電位可為諸如GND或0V之固定電位。
電晶體310之電特性可由導電層控制。
依據本發明之一實施例的電壓調整器電路中之電容可透過如本實施例中之電晶體的相同製造步驟來形成。當透過相同製造步驟來形成電晶體及電容時，可減少製造步驟之數目。
利用上述結構，電晶體可具有穩定的電特性及高可靠度。因為藉由依據使用電晶體之本發明的實施例以形成電壓調整器電路，使電晶體中之漏電流小，所以可顯著地增 加獲得所欲的電壓之速度。此外，當使用電晶體以形成依據本發明之實施例的電壓調整器電路時，電晶體可具有穩定的電特性及高可靠度。
本實施例可藉由適當地結合與任何其他實施例而被實施。
(實施例9)
於本實施例中，將描述一種可使用為包括在本說明書中所揭露之電壓調整器電路中的電晶體之薄膜電晶體的另一範例。
參考圖21A至21D以描述本實施例之一種薄膜電晶體及薄膜電晶體之一種製造方法的實施例。
圖21A至21D說明一種薄膜電晶體之製造方法的範例。21A至21D中所示之薄膜電晶體360為一種底部閘極結構，其被稱為通道保護型(通道停止型)且亦稱為反向交錯式薄膜電晶體。
雖然電晶體360被描述為一種單閘極電晶體，但包括複數通道形成區之多閘極電晶體亦可被形成(當需要時)。
以下參考圖21A至21D以描述一基底320上的薄膜電晶體360之製造方法。
首先，一導電膜被形成於具有絕緣表面之基底320上，且第一光微影步驟被執行於其上，以致形成一閘極電極層361。注意：可藉由噴墨法以形成抗蝕劑遮罩。藉由噴墨法以形成抗蝕劑遮罩時不需要光罩；因此，可減少製 造成本。
用以形成閘極電極層361之導電膜可被形成以一種單層或堆疊結構，其係使用金屬材料(諸如鉬、鈦、鉻、鉭、鎢、鋁、銅、釹、或鈧)或含有任何這些材料為其主成分之合金材料。
接下來，一閘極絕緣層322被形成於閘極電極層361之上。
一藉由移除雜質而變為i型或實質上i型的氧化物半導體(高度純化的氧化物半導體)對於介面狀態及介面電荷是高度敏感的；因此，介於氧化物半導體與閘極絕緣層之間的介面是重要的。因此，接觸與高度純化的氧化物半導體層之閘極絕緣層(GI)需要高品質。
例如，使用微波(2.45GHz)之高密度電漿CVD是較佳的，因為可形成具有高耐受電壓之一稠密的高品質絕緣膜。這是因為當高度純化的氧化物半導體層係緊密地接觸與高品質的閘極絕緣層時，介面狀態可被減少且介面性質可為理想的。於此，可使用一種可實現大於或等於1×1011/cm3之電漿密度的設備來當作高密度電漿設備。
例如，電漿係藉由施加3kW至6kW之微波電力而產生，且絕緣膜被形成。單矽烷氣體(SiH4)、一氧化二氮(N2O)、及稀有氣體被引入一室而成為用以產生高密度電漿(於10Pa至30Pa之壓力)之來源氣體，且絕緣膜被形成於一具有絕緣表面之基底(諸如玻璃基底)上。之後，停止單矽烷氣體之供應，且一氧化二氮(N2O)、及稀有氣體 被引入而不暴露至空氣，以致電漿處理可被執行於絕緣膜之表面上。藉由引入一氧化二氮(N2O)及稀有氣體而執行於絕緣膜之表面上的電漿處理被執行至少在絕緣膜被形成之後。其被引入室中之單矽烷(SiH4)與一氧化二氮(N2O)的流動比係於1：10至1：200之範圍內。此外，可使用氦、氬、氪、氙等以當作被引入該室中之稀有氣體。特別地，最好是使用低價的氬。
無須贅述，諸如濺射法或電漿CVD法等不同的沉積方法亦可被使用，只要高品質的絕緣膜可被形成為閘極絕緣層322。此外，任何絕緣膜均可被使用，只要膜品質和與閘極絕緣膜之氧化物半導體的介面之性質係由沉積後所執行的熱處理來修改。於任何情況下，任何絕緣膜均可被使用，只要當作閘極絕緣膜之膜品質高、與氧化物半導體之介面狀態密度被減小、以及一理想的介面可被形成。
於85℃及2×106V/cm之閘極偏壓應力測試(BT測試)12小時中，假如雜質已被加至氧化物半導體，則介於雜質與氧化物半導體的主成分之間的鍵係由於高電場(B：偏壓)及高溫(T：溫度)而斷裂，以致所產生之懸鍵引發臨限電壓(Vth)之偏移。當作應付此現象的對策，於本發明之一實施例中的電晶體中，於氧化物半導體中之雜質(特別是氫、水等)被盡可能移除，以致與閘極絕緣層之介面的性質是如上所述般理想的。因此，得以獲得一種針對BT測試為穩定的薄膜電晶體。
當作閘極絕緣層322，可使用氧化矽層、氮化矽層、 氧氮化矽層(亦稱為SiOxNy，x>y>0)、氮氧化矽層(亦稱為SiNxOy，x>y>0)、及氧化鋁層之一或更多來形成單層或堆疊層。
此外，閘極絕緣層322可具有一種結構，其中一氧化矽層與一氮化矽層被堆疊。於本實施例中，例如，一具有100nm之厚度的氧氮化矽層被形成以一種高密度電漿CVD法，以30Pa之壓力及6kW之微波電力。其被引入該室中之單矽烷氣體(SiH4)與一氧化二氮(N2O)的流動比為1：10。
接下來，氧化物半導體膜被形成到2nm至200nm之厚度於閘極絕緣層322之上，且接著，氧化物半導體膜係透過第二光微影步驟而被處理成島狀氧化物半導體層。於本實施例中，氧化物半導體膜係藉由一種利用In-Ga-Zn-O基的金屬氧化物靶材之濺射法來形成。
於該情況下，氧化物絕緣膜最好是被形成而移除處理室中所剩餘的濕氣。此係為了防止氫、氫氧根、或濕氣被含入氧化物半導體膜中。
為了移除處理室中剩餘的濕氣，最好是使用一種陷阱真空泵。例如，最好是使用低溫泵、離子泵、或鈦昇華泵。此外，抽空單元可為一種設有冷阱之渦輪泵。於已利用低溫泵而被抽空之沉積室中，例如，氫原子、含氫原子之化合物(諸如水(H2O))等等被移除，藉此可減少沉積室中所形成之氧化物絕緣膜中所含的雜質之濃度。
當形成氧化物絕緣膜時，濺射氣體最好是使用一種高 純度的氣體，其中諸如氫、水、氫氧根、或氫化物等雜質被移除至數ppm之濃度或數ppb之濃度。
接下來，執行氧化物半導體層之脫水或脫氫。用於脫水或脫氫的第一熱處理之溫度係大於或等於400℃且小於或等於750℃，最好是，大於或等於400℃且小於基底之應變點。於本實施例中，基底被置入一電熔爐(其為一種熱處理設備)並於450℃之氮周圍環境中對氧化物半導體層執行熱處理一小時，且接著防止水及氫進入氧化物半導體層。以此方式，獲得氧化物半導體層332(參見圖21A)。
接下來，執行使用諸如N2O、N2、或Ar等氣體之電漿處理。此電漿處理係移除已曝光之氧化物半導體層的表面上所吸附之水等。此外，可使用氧和氬之混合氣體以執行電漿處理。
接下來，氧化物導電膜被形成於閘極絕緣層322及氧化物半導體層332之上。之後，透過第三光微影步驟以形成一抗蝕劑遮罩，該氧化物絕緣膜被選擇性地蝕刻以形成氧化物絕緣層366，且接著，抗蝕劑遮罩被移除。
於本實施例中，藉由濺射法來沉積200nm厚之氧化矽膜以當作氧化物絕緣層366。膜形成時之基底溫度可為室溫至300℃內，而於本實施例中為100℃。氧化矽膜可被形成以一濺射法於：稀有氣體(典型為氬)周圍環境、氧周圍環境、或含稀有氣體(典型為氬)與氧之周圍環境。此外，氧化矽靶材或矽靶材可被使用為靶材。例如，可於含氧與氮之周圍環境中藉由一種濺射法而使用矽靶材來形成 氧化矽膜。使用一種不含諸如濕氣、氫離子及OH-等雜質並阻擋此等雜質從外部進入之無機絕緣膜(典型為氧化矽膜、氧氮化矽膜、氧化鋁膜、或氧氮化鋁膜)，形成接觸與氧化物半導體層於一區之氧化物絕緣層366，該區係於氧不足狀態而因此具有較低電阻，亦即變為n型。
於該情況下，氧化物絕緣層366最好是被形成而移除處理室中所剩餘的濕氣。此係為了防止氫、氫氧根、或濕氣被含入氧化物半導體層332及氧化物絕緣層366中。
為了移除處理室中剩餘的濕氣，最好是使用一種陷阱真空泵。例如，最好是使用低溫泵、離子泵、或鈦昇華泵。此外，抽空單元可為一種設有冷阱之渦輪泵。於已利用低溫泵而被抽空之沉積室中，例如，氫原子、含氫原子之化合物(諸如水(H2O))(更佳地，亦可使用含碳原子之化合物)等等被移除，藉此可減少沉積室中所形成之氧化物絕緣層366中所含的雜質之濃度。
當形成氧化物絕緣層366時，濺射氣體最好是使用一種高純度的氣體，其中諸如氫、水、氫氧根、或氫化物等雜質被移除至數ppm之濃度或數ppb之濃度。
接下來，於惰性氣體周圍環境或氧氣周圍環境中執行第二熱處理(最好是200℃至400℃內，例如，250℃至300℃內)。例如，於氮周圍環境中以250℃執行第二熱處理一小時。當執行第二熱處理時，熱被施加而同時氧化物半導體層(一通道形成區)接觸與氧化物絕緣層366。
於本實施例中，藉由提供氧化物絕緣層366而被部分 暴露之氧化物半導體層332係進一步接受熱處理於氮周圍環境或惰性氣體周圍環境中或者於減低的壓力下。藉由熱處理於氮周圍環境或惰性氣體周圍環境中或者於減低的壓力下，則可減少其未被氧化物絕緣層366所覆蓋之氧化物半導體層332之暴露區的電阻值。例如，於氮周圍環境中以250℃執行熱處理一小時。
利用於氮周圍環境中對設有氧化物絕緣層366之氧化物半導體層332的熱處理，減少了氧化物半導體層332之暴露區的電阻值，以致形成一氧化物半導體層362，其包括具有不同電阻值之區(如圖21B中之陰影區及白色區所指示者)。
接下來，一導電膜被形成於閘極絕緣層322、氧化物半導體層362、及氧化物絕緣層366之上。之後，一抗蝕劑遮罩係透過第四光微影步驟而被形成，導電膜被選擇性地蝕刻以形成一源極電極層365a及一汲極電極層365b，且接著，抗蝕劑遮罩被移除(參見圖21C)。
當作源極和汲極電極層365a及365b之材料，可提供：選自Al、Cr、Cu、Ta、Ti、Mo、及W之元素；含有任何上述元素為其成分的合金；含有任何這些元素之組合的合金；等等。再者，導電膜可具有單層結構或二以上層之堆疊結構。
透過上述步驟，氧化物半導體層係成為氧不足狀態而因此具有較低電阻值(亦即變為n型)，當用於脫水或脫氫之熱處理被執行於所形成的氧化物半導體膜上時。接著， 氧化物絕緣層被形成以接觸與氧化物半導體層。因此，氧化物半導體層之部分係選擇性地處於氧過量狀態。結果，一重疊與閘極電極層361之通道形成區363變為i型。於該時刻，以一種自校準方式形成一具有較至少通道形成區363更高之載子濃度且重疊與源極電極層365a之高電阻源極區364a及一具有較至少通道形成區363更高之載子濃度且重疊與源極電極層365b之高電阻汲極區364b。透過上述程序，形成電晶體360。
再者，可於空氣中執行熱處理於100℃至200℃內一小時至30小時內。於本實施例中，於150℃執行熱處理10小時。此熱處理可被執行於一固定的加熱溫度。另一方面，可於加熱溫度下重複地執行下列改變數次：加熱溫度從室溫被增加至100℃到200℃內之溫度並接著減低至室溫。再者，此熱處理可被執行在減低壓力下之氧化物絕緣膜的形成以前。當熱處理被執行於減低的壓力下時，可縮短熱處理時間。利用此熱處理，氫係從氧化物半導體層被引入至氧化物絕緣層；因此，可獲得一種正常關(normally-off)薄膜電晶體。因此，可增進薄膜電晶體之可靠度。
藉由在重疊與汲極電極層365b(或源極電極層365a)之氧化物半導體層的部分中形成高電阻汲極區364b(或高電阻源極區364a)，可增進薄膜電晶體之可靠度。明確地，利用形成高電阻汲極區364b，導電性可被逐漸地改變從汲極電極層365b至高電阻汲極區364b及通道形成區 363。因此，於其中電晶體配合其連接至一佈線之汲極電極層365b而操作以供應高電源供應電位VDD的情況下，高電阻汲極區364b係作用為一緩衝器而因此不會局部地施加高電場(即使高電場被施加於閘極電極層361與汲極電極層365b之間)，以致可增進電晶體之耐受電壓。
一保護絕緣層323被形成於源極電極層365a、汲極電極層365b、及氧化物絕緣層366之上。於本實施例中，保護絕緣層323係使用氮化矽膜來形成(圖21D)。
一氧化物絕緣層可形成於源極電極層365a、汲極電極層365b、及氧化物絕緣層366之上，而保護絕緣層323可被堆疊於該氧化物絕緣層之上。
利用上述結構，電晶體可具有穩定的電特性及高可靠度。因為藉由依據使用電晶體之本發明的實施例以形成電壓調整器電路，使電晶體中之漏電流小，所以可顯著地增加獲得所欲的電壓之速度。此外，當使用電晶體以形成依據本發明之實施例的電壓調整器電路時，電晶體可具有穩定的電特性及高可靠度。
依據本發明之一實施例的電壓調整器電路中之電容可透過如本實施例中之電晶體的相同製造步驟來形成。當透過相同製造步驟來形成電晶體及電容時，可減少製造步驟之數目。
注意：本實施例可藉由適當地結合與任何其他實施例而被實施。
(實施例10)
於本實施例中，將描述一種可使用為包括在本說明書中所揭露之電壓調整器電路中的電晶體之薄膜電晶體的另一範例。
參考圖22A至22D以描述本實施例的一種薄膜電晶體及薄膜電晶體之一種製造方法的實施例。
電晶體350係使用一種單閘極電晶體而被描述；包括複數通道形成區之多閘極薄膜電晶體亦可被形成(當需要時)。
以下參考圖22A至22D以描述一基底340上的電晶體350之製造方法。
首先，一導電膜被形成於具有絕緣表面之基底340上，且一第一光微影步驟被執行於其上，以致形成一閘極電極層351。於本實施例中，係藉由一濺射法以形成一150nm厚度的鎢膜來當作閘極電極層351。
接下來，一閘極絕緣層342被形成於閘極電極層351之上。
一藉由移除雜質而變為i型或實質上i型的氧化物半導體(高度純化的氧化物半導體)對於介面狀態及介面電荷是高度敏感的；因此，介於氧化物半導體與閘極絕緣層之間的介面是重要的。因此，接觸與高度純化的氧化物半導體層之閘極絕緣層(GI)需要高品質。
例如，使用微波(2.45GHz)之高密度電漿CVD是較佳的，因為可形成具有高耐受電壓之一稠密的高品質絕緣 膜。這是因為當高度純化的氧化物半導體層係緊密地接觸與高品質的閘極絕緣層時，介面狀態可被減少且介面性質可為理想的。於此，可使用一種可實現大於或等於1×1011/cm3之電漿密度的設備來當作高密度電漿設備。
例如，電漿係藉由施加3kW至6kW之微波電力而產生，及絕緣膜被形成。單矽烷氣體(SiH4)、一氧化二氮(N2O)、及稀有氣體被引入一室而成為用以產生高密度電漿(於10Pa至30Pa之壓力)之來源氣體，及絕緣膜被形成於一具有絕緣表面之基底(諸如玻璃基底)上。之後，停止單矽烷氣體之供應，且一氧化二氮(N2O)、及稀有氣體被引入而不暴露至空氣，以致電漿處理可被執行於絕緣膜之表面。藉由引入一氧化二氮(N2O)及稀有氣體而執行於絕緣膜之表面上的電漿處理被執行至少在絕緣膜被形成之後。其被引入室中之單矽烷(SiH4)與一氧化二氮(N2O)的流動比係於1：10至1：200之範圍內。此外，可使用氦、氬、氪、氙等以當作被引入該室中之稀有氣體。特別地，最好是使用低價的氬。
無須贅述，諸如濺射法或電漿CVD法等不同的沉積方法亦可被使用，只要高品質的絕緣膜可被形成為閘極絕緣層342。此外，任何絕緣膜均可被使用，只要膜品質和與閘極絕緣膜之氧化物半導體的介面之性質係由沉積後所執行的熱處理來修改。於任何情況下，任何絕緣膜均可被使用，只要當作閘極絕緣膜之膜品質高、與氧化物半導體之介面狀態密度被減小、以及一理想的介面可被形成。
於85℃及2×106V/cm之閘極偏壓應力測試(BT測試)12小時中，假如雜質已被加至氧化物半導體，則介於雜質與氧化物半導體的主成分之間的鍵係由於高電場(B：偏壓)及高溫(T：溫度)而斷裂，以致所產生之懸鍵引發臨限電壓(Vth)之偏移。當作應付此現象的對策，於本發明之一實施例中的電晶體中，於氧化物半導體中之雜質(特別是氫、水等)被盡可能移除，以致與閘極絕緣層之介面的性質是如上所述般理想的。因此，得以獲得一種針對BT測試為穩定的薄膜電晶體。
當作閘極絕緣層342，可使用氧化矽層、氮化矽層、氧氮化矽層(亦稱為SiOxNy，x>y>0)、氮氧化矽層(亦稱為SiNxOy，x>y>0)、及氧化鋁層之一或更多來形成單層或堆疊層。
此外，閘極絕緣層342可具有一種結構，其中一氧化矽層與一氮化矽層被堆疊。於本實施例中，例如，一具有100nm之厚度的氧氮化矽層被形成以一種高密度電漿CVD法，以30Pa之壓力及6kW之微波電力。其被引入該室中之單矽烷氣體(SiH4)與一氧化二氮(N2O)的流動比為1：10。
接下來，一導電膜被形成於絕緣層342之上。之後，一抗蝕劑遮罩係透過第二光微影步驟而被形成於導電膜之上，該導電膜被選擇性地蝕刻以形成源極電極層355a及汲極電極層355b，且接著，抗蝕劑遮罩被移除(參見圖22A)。
接下來，一氧化物半導體膜345被形成(參見圖22B)。於本實施例中，氧化物半導體膜345係藉由一種利用In-Ga-Zn-O基的金屬氧化物靶材之濺射法來形成。氧化物半導體膜345係透過第三光微影步驟而被處理成島狀氧化物半導體層。
於該情況下，氧化物半導體膜345最好是被形成而移除處理室中所剩餘的濕氣。此係為了防止氫、氫氧根、或濕氣被含入氧化物半導體膜345中。
為了移除處理室中剩餘的濕氣，最好是使用一種陷阱真空泵。例如，最好是使用低溫泵、離子泵、或鈦昇華泵。此外，抽空單元可為一種設有冷阱之渦輪泵。於已利用低溫泵而被抽空之沉積室中，例如，氫原子、含氫原子之化合物(諸如水(H2O))等等被移除，藉此可減少沉積室中所形成之氧化物半導體膜345中所含的雜質之濃度。
當形成氧化物半導體膜345時，濺射氣體最好是使用一種高純度的氣體，其中諸如氫、水、氫氧根、或氫化物等雜質被移除至數ppm之濃度或數ppb之濃度。
接下來，執行氧化物半導體層之脫水或脫氫。用於執行脫水或脫氫的第一熱處理之溫度係大於或等於400℃且小於或等於750℃，最好是，大於或等於400℃且小於基底之應變點。於本實施例中，基底被置入一電熔爐(其為一種熱處理設備)並於450℃之氮周圍環境中對氧化物半導體層執行熱處理一小時，且接著防止水或氫進入氧化物半導體層。以此方式，獲得氧化物半導體層346(參見圖 22C)。
例如，當作第一熱處理，GRTA可被執行如下。基底被轉移並置入一惰性氣體(其已被加熱至650℃至700℃之高溫)、被加熱數分鐘、及被轉移且取出自該惰性氣體(其已被加熱至高溫)。GRTA致能短時間之高溫熱處理。
接下來，形成一作用為保護絕緣膜之氧化物絕緣層356，其接觸與氧化物半導體層346。
氧化物絕緣層356具有至少1nm之厚度且可適當地藉由一種方法(諸如濺射法)而被形成，藉此方法使諸如水或氫等雜質不進入氧化物絕緣層316。當氫被含入氧化物絕緣層356中時，造成氫進入氧化物半導體層或由於氫而提取氧化物半導體層中之氧，藉此使氧化物半導體層之背通道的電阻變低(n型)，以致可能形成一寄生通道。因此，重要的是利用一種不使用氫之形成方法，以致氧化物絕緣層356含有盡可能少的氫。
於本實施例中，藉由濺射法來沉積200nm厚之氧化矽膜以當作氧化物絕緣層356。膜形成時之基底溫度可為室溫至300℃內，而於本實施例中為100℃。氧化矽膜可被形成以一濺射法於：稀有氣體(典型為氬)周圍環境、氧周圍環境、或含稀有氣體(典型為氬)與氧之周圍環境。此外，氧化矽靶材或矽靶材可被使用為靶材。例如，可於氧與氮之周圍環境中以一種濺射法而使用矽靶材來形成氧化矽膜。使用一種不含諸如濕氣、氫離子及OH-等雜質並阻擋此等雜質從外部進入之無機絕緣膜(典型為氧化矽膜、 氧氮化矽膜、氧化鋁膜、或氧氮化鋁膜)，形成接觸與氧化物半導體層之氧化物絕緣層316，其被改變為氧不足狀態且具有較低電阻，亦即變為n型氧化物半導體層。
於該情況下，氧化物絕緣層356最好是被形成而移除處理室中所剩餘的濕氣。此係為了防止氫、氫氧根、或濕氣被含入氧化物半導體層346及氧化物絕緣層356中。
為了移除處理室中剩餘的濕氣，最好是使用一種陷阱真空泵。例如，最好是使用低溫泵、離子泵、或鈦昇華泵。此外，抽空單元可為一種設有冷阱之渦輪泵。於已利用低溫泵而被抽空之沉積室中，例如，氫原子、含氫原子之化合物(諸如水(H2O))(更佳地，亦可使用含碳原子之化合物)等等被移除，藉此可減少沉積室中所形成之氧化物絕緣層356中所含的雜質之濃度。
當形成氧化物絕緣層356時，濺射氣體最好是使用一種高純度的氣體，其中諸如氫、水、氫氧根、或氫化物等雜質被移除至數ppm之濃度或數ppb之濃度。
接下來，於惰性氣體周圍環境或氧氣周圍環境中執行第二熱處理(最好是在200℃至400℃內，例如，250℃至300℃內)。例如，於氮周圍環境中以250℃執行第二熱處理一小時。當執行第二熱處理時，熱被施加而同時氧化物半導體層接觸與氧化物絕緣層356。
如上所述，藉由執行用於脫水或脫氫之熱處理，氧化物半導體層成為處於氧不足狀態，而因此，氧化物半導體層變為較低電阻型，亦即，n型。當氧化物絕緣層被形成 以接觸與氧化物半導體層時，氧化物半導體層成為處於過氧狀態。結果，形成一高電阻i型氧化物半導體層352。透過上述步驟，形成薄膜電晶體350。
再者，可於空氣中執行熱處理於100℃至200℃內一小時至30小時內。於本實施例中，於150℃執行熱處理10小時。此熱處理可被執行於一固定的加熱溫度。另一方面，可於加熱溫度下重複地執行下列改變數次：加熱溫度從室溫被增加至100℃到200℃內之溫度並接著減低至室溫。此熱處理可被執行在減低壓力下之氧化物絕緣膜的形成以前。當熱處理被執行在減低的壓力下時，可縮短熱處理時間。利用此熱處理，氫係從氧化物半導體層被引入至氧化物絕緣層；因此，可獲得一種正常關(normally-off)薄膜電晶體。因此，可增進薄膜電晶體之可靠度。
一保護絕緣層可被形成於氧化物絕緣層356之上。例如，一氮化矽膜係以RF濺射法來形成。於本實施例中，保護絕緣層343係使用氮化矽膜來形成以當作保護絕緣層(參見圖22D)。
一用於平坦化之平坦化絕緣層可被設於保護絕緣層343之上。
利用上述結構，電晶體可具有穩定的電特性及高可靠度。因為藉由依據使用電晶體之本發明的實施例以形成電壓調整器電路，使電晶體中之漏電流小，所以可顯著地增加獲得所欲的電壓之速度。此外，當使用電晶體以形成依據本發明之實施例的電壓調整器電路時，電晶體可具有穩 定的電特性及高可靠度。
依據本發明之一實施例的電壓調整器電路中之電容可透過如本實施例中之電晶體的相同製造步驟來形成。當透過相同製造步驟來形成電晶體及電容時，可減少製造步驟之數目。
本實施例可適當地結合與任何其他實施例而被執行。
(實施例11)
於本實施例中，將描述一種可應用於包括在本說明書中所揭露之電壓調整器電路中的電晶體之薄膜電晶體的另一範例。
於本實施例中，將參考圖23以描述一種薄膜電晶體之製造方法的範例，其係部分地不同於實施例8。因為圖23除了部分步驟之外係相同於圖20A至20E。因此，所以由相同參考數字所表示之如圖20A至20E中的相同部分及關於該些部分之詳細描述被省略。
首先，一閘極電極層381被形成於一基底370之上，而一第一閘極絕緣層372a及一第二閘極絕緣層372b被堆疊於其上。於本實施例中，閘極絕緣層具有一種兩層結構，其中氮化物絕緣層及氧化物絕緣層被分別使用為第一閘極絕緣層372a及第二閘極絕緣層372b。
可使用氧化矽層、氧氮化矽層、氧化鋁層、氧氮化鋁層等等來當作氧化物絕緣層。可使用氮化矽層、氮氧化矽層、氮化鋁層、氮氧化鋁層等等來當作氮化物絕緣層。
於本實施例中，閘極絕緣層可具有一種結構，其中一氮化矽層及一氧化矽層被堆疊自閘極電極層381側。一具有50nm至200nm內(於本實施例中為50nm)之厚度的氮化矽層(SiNy(y>0))係藉由RF濺射法來形成為第一閘極絕緣層372a，且一具有5nm至300nm內(於本實施例中為100nm)之厚度的氧化矽層(SiOx(x>0))被堆疊而成為第一閘極絕緣層372a上之第二閘極絕緣層372b；因此，形成具有150nm之厚度的閘極絕緣層，
接下來，一氧化物半導體膜被形成，且透過光微影步驟而被處理成島狀氧化物半導體層。於本實施例中，氧化物半導體膜係藉由一種利用In-Ga-Zn-O基的金屬氧化物靶材之濺射法來形成。。
於該情況下，氧化物半導體膜最好是被形成而移除處理室中所剩餘的濕氣。此係為了防止氫、氫氧根、或濕氣被含入氧化物半導體膜中。
為了移除處理室中剩餘的濕氣，最好是使用一種陷阱真空泵。例如，最好是使用低溫泵、離子泵、或鈦昇華泵。此外，抽空單元可為一種設有冷阱之渦輪泵。於已利用低溫泵而被抽空之沉積室中，例如，氫原子、含氫原子之化合物(諸如水(H2O))等等被移除，藉此可減少沉積室中所形成之氧化物半導體膜中所含的雜質之濃度。
當形成氧化物半導體膜時，濺射氣體最好是使用一種高純度的氣體，其中諸如氫、水、氫氧根、或氫化物等雜質被移除至數ppm之濃度或數ppb之濃度。
接下來，執行氧化物半導體層之脫水或脫氫。用於執行脫水或脫氫的第一熱處理之溫度係高於或等於400℃且低於或等於750℃，最好是，高於或等於400℃且低於基底之應變點。注意：於其中溫度為大於或等於425℃之情況下，熱處理時間可為一小時或更少，而於其中溫度低於425℃之情況下，熱處理時間係較一小時更長。於此，基底被引入一電熔爐(其為一種熱處理設備)並於氮周圍環境中執行氧化物半導體層之熱處理。接著，防止水及氫進入氧化物半導體層。之後，藉由引入高純度氧氣、高純度N2O氣或超乾空氣(具有低於或等於-40℃的露點，最好是低於或等於-60℃)以執行冷卻。最好是水、氫等不含入氧氣或N2O氣中。另一方面，被引入熱處理室之氧氣或N2O氣的純度最好是大於或等於6N(99.9999%)，更佳的是大於或等於7N(99.99999%)(亦即，氧氣或N2O氣之雜質濃度是小於或等於1ppm，更佳的是小於或等於0.1ppm)。
熱處理設備不限於電熔爐，且例如，可為一種諸如GRTA(氣體快速熱退火)設備或LRTA(燈快速熱退火)設備之RTA(快速熱退火)設備。LRTA設備為一種藉由從一種燈(諸如鹵素燈、金屬鹵化物燈、氙弧光燈、碳弧光燈、高壓鈉燈、或高壓水銀燈)所發射出之光輻射(電磁波)以加熱一待處理物件之設備。此外，不限於LRTA設備及燈，可使用一種藉由來自加熱器(諸如電阻加熱器)之熱傳導或熱輻射以加熱待處理物件之裝置。GRTA設備為一種使用高溫氣體以執行熱處理之方法。氣體係使用一種惰性氣 體，其不會與一待由熱處理所處理之物件互作用(例如氮)、或一種稀有氣體，諸如氬。可用RTA方法以執行熱處理於60℃至750℃數分鐘。
此外，在用於脫水或脫氫之第一熱處理後，可在氧氣周圍環境或N2O氣周圍環境下執行熱處理於200℃至400℃內，最好是200℃至300℃內。
氧化物半導體層之第一熱處理可被執行在氧化物半導體膜被處理成島狀氧化物半導體層之前。於該情況下，基底在第一熱處理後被取出加熱設備，並接著執行一光微影步驟。
透過上述程序，整個氧化物半導體膜變成含有過量的氧，藉此氧化物半導體膜具有較高的電阻值，亦即變為i型。因此，形成一氧化物半導體層382，其整個區具有i型導電性。
接下來，一導電膜被形成於氧化物半導體層382之上，且一抗蝕劑遮罩係藉由光微影步驟而被形成，且導電膜被選擇性地蝕刻以形成一源極電極層385a及一汲極電極層385b，而接著，藉由濺射法以形成一氧化物半導體層386。
於該情況下，氧化物絕緣層386最好是被形成而移除處理室中所剩餘的濕氣。此係為了防止氫、氫氧根、或濕氣被含入氧化物半導體層382及氧化物絕緣層386中。
為了移除處理室中剩餘的濕氣，最好是使用一種陷阱真空泵。例如，最好是使用低溫泵、離子泵、或鈦昇華 泵。此外，抽空單元可為一種設有冷阱之渦輪泵。於已利用低溫泵而被抽空之沉積室中，例如，氫原子、含氫原子之化合物(諸如水(H2O))(更佳地，亦可使用含碳原子之化合物)等等被移除，藉此可減少沉積室中所形成之氧化物絕緣層386中的雜質之濃度。
當形成氧化物絕緣層386時，濺射氣體最好是使用一種高純度的氣體，其中諸如氫、水、氫氧根、或氫化物等雜質被移除至數ppm之濃度或數ppb之濃度。
透過上述步驟，薄膜電晶體380可被形成。
接下來，為了減少薄膜電晶體之電特性的變異，可於惰性氣體周圍環境或氮氣周圍環境中執行熱處理(最好是以高於或等於150℃且低於350℃)。例如，於氮周圍環境中以250℃執行熱處理一小時。
再者，可於空氣中執行熱處理於100℃至200℃內一小時至30小時內。於本實施例中，於150℃執行熱處理10小時。此熱處理可被執行於一固定的加熱溫度。另一方面，可於加熱溫度下重複地執行下列改變數次：加熱溫度從室溫被增加至100℃到200℃內之溫度並接著減低至室溫。當熱處理被執行於減低的壓力下時，可縮短熱處理時間。利用此熱處理，氫係從氧化物半導體層被引入至氧化物絕緣層；因此，可獲得一種正常關(normally-off)薄膜電晶體。因此，可增進薄膜電晶體之可靠度。
一保護絕緣層373被形成於氧化物絕緣層386之上。例如，係來形成。於本實施例中，一具有100nm之氮化 矽膜係藉由RF濺射法來形成以當作保護絕緣層373。
使用一氮化物絕緣層而各形成之作保護絕緣層373及第一閘極絕緣層372a不含有諸如濕氣、氫、氫化物、及氫氧化物等雜質，且具有阻擋這些雜質從外部進入之效果。
因此，於保護絕緣層373形成後之的製造程序中，可防止諸如濕氣等雜質從外部進入，以致可增進裝置之可靠度。
再者，介於使用氮化物絕緣層所形成的保護絕緣層373與第一閘極絕緣層372a之間的絕緣層之部分可被移除，以致保護絕緣層373與第一閘極絕緣層372a可彼此接觸。
因此，於氧化物半導體層中諸如濕氣、氫、氫化物、及氫氧化物等雜質被盡可能減少且防止此等雜質之進入，以致氧化物半導體層中之雜質的濃度可被保持為低。
一用於平坦化之平坦化絕緣層可被設於保護絕緣層373之上。
再者，一導電層可被形成以重疊與氧化物半導體層，於保護絕緣層373之上。導電層之電位可相同於或不同於電晶體380之閘極電極層381的電位。導電層亦可作用為第二閘極電極層。導電層之電位可為諸如GND或0V之固定電位。
電晶體380之電特性可由導電層控制。
利用上述結構，電晶體可具有穩定的電特性及高可靠 度。因為藉由依據使用電晶體之本發明的實施例以形成電壓調整器電路，使電晶體中之漏電流小，所以可顯著地增加獲得所欲的電壓之速度。此外，當使用電晶體以形成依據本發明之實施例的電壓調整器電路時，電壓調整器電路可具有穩定的電特性及高可靠度。
注意：本實施例可藉由適當地結合與任何其他實施例而被實施。
(實施例12)
於本實施例中，將參考圖24A及24B以描述依據本發明之實施例的電壓調整器電路可應用的電子裝置之範例。
圖24A顯示一筆記型個人電腦，其包括一主體3001、一外殼3002、一顯示部分3003、一鍵盤3004，等等。任何實施例1至3中所描述之電壓調整器電路可被使用以產生一電源電壓，其被供應至圖25A中所示之筆記型個人電腦。
圖24B顯示一行動電話，其包括兩外殼：一外殼2800及一外殼2801。外殼2801包括一顯示面板2802、一揚聲器2803、一麥克風2804、一指針裝置2806、一相機鏡頭2807、一外部連接終端2808，等等。外殼2800包括一太陽能電池2810(用以充電可攜式電話)、一外部記憶體槽2811，等等。此外，一天線被結合入外殼2801中。
再者，顯示面板2802設有一觸控面板。複數操作鍵 2805(其被顯示為影像)係由圖24B中之虛線所表示。於圖24B所示之行動電話中，升壓電路(任何實施例1至3中所述之電壓調整器電路)被安裝以升壓一電壓，其係從太陽能電池2810被輸出至各電路所需之電壓。
如上所述，電壓調整器電路(其為本發明之一實施例)可被應用於多種電子裝置且可有效地供應一電源電壓至電子裝置。
注意：本實施例可適當地結合與任何其他實施例。
本申請案係基於日本專利申請案序號2009-242758(於2009年十月21日對日本專利局申請)及日本專利申請案序號2010-012617(於2010年一月22日對日本專利局申請)，其整體內容被納入於此以供參考。

Claims (17)

  1. 一種半導體裝置，包含：電晶體，其包括通道形成區、閘極、源極、及汲極，該通道形成區包含氧化物半導體材料，其中該電晶體之關閉電流於溫度為85℃時係小於或等於100zA/μm；及電容，其包括第一電極及第二電極，其中該第一電極係電連接至該電晶體之該源極與該汲極之一者。
  2. 如申請專利範圍第1項之半導體裝置，其中該電晶體之該關閉電流係小於或等於10zA/μm。
  3. 如申請專利範圍第1項之半導體裝置，其中該氧化物半導體材料之載子濃度係小於或等於5×1014/cm3。
  4. 如申請專利範圍第1項之半導體裝置，其中該氧化物半導體層材料包含銦、鎵和鋅。
  5. 如申請專利範圍第1項之半導體裝置，其中該半導體裝置係電壓調整器電路。
  6. 如申請專利範圍第1項之半導體裝置，其中該氧化物半導體材料係In-Ga-Zn-O基的氧化物半導體。
  7. 一種半導體裝置，包含：第一電晶體及第二電晶體，該第一電晶體及該第二電晶體之各者包括通道形成區、閘極、源極、及汲極，該通道形成區包含氧化物半導體材料，其中該第一電晶體及該第二電晶體之關閉電流於溫度為85℃時係小於或等於100zA/μm；第一電容；及 第二電容，其中該第一電晶體之該閘極係電連接至該第一電晶體之該源極與該汲極之一者，其中該第一電容之第一電極係電連接至該第一電晶體之該源極與該汲極之另一者，其中該第一電晶體之該源極與該汲極之另一者係電連接至該第二電晶體之該閘極與該第二電晶體之該源極與該汲極之一者，及其中該第二電容之第一電極係電連接至該第二電晶體之該源極與該汲極之另一者。
  8. 如申請專利範圍第7項之半導體裝置，其中該第一電晶體及該第二電晶體之該關閉電流係小於或等於10zA/μm。
  9. 如申請專利範圍第7項之半導體裝置，其中該氧化物半導體材料之載子濃度係小於或等於5×1014/cm3。
  10. 如申請專利範圍第7項之半導體裝置，其中該半導體裝置係電壓調整器電路。
  11. 如申請專利範圍第7項之半導體裝置，其中該氧化物半導體材料係In-Ga-Zn-O基的氧化物半導體。
  12. 一種半導體裝置，包含：電晶體，其包括通道形成區、閘極、源極、及汲極，該通道形成區包含氧化物半導體材料，其中該電晶體之關閉電流於溫度為85℃時係小於或等於100zA/μm；及電容，其包括第一電極及第二電極，其中該第一電極 係電連接至該電晶體之該源極與該汲極之一者，其中該氧化物半導體材料中所含的氫濃度係小於或等於5×1014/cm3。
  13. 如申請專利範圍第12項之半導體裝置，其中該電晶體之該關閉電流係小於或等於10zA/μm。
  14. 如申請專利範圍第12項之半導體裝置，其中該氧化物半導體材料之載子濃度係小於或等於5×1014/cm3。
  15. 如申請專利範圍第12項之半導體裝置，其中該半導體裝置係電壓調整器電路。
  16. 如申請專利範圍第12項之半導體裝置，其中該氧化物半導體材料係In-Ga-Zn-O基的氧化物半導體。
  17. 如申請專利範圍第12項之半導體裝置，其中該氧化物半導體層材料包含銦、鎵和鋅。
TW106136959A 2009-10-21 2010-10-20 電壓調整器電路及半導體裝置 TWI649882B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2009242758 2009-10-21
JP2009-242758 2009-10-21
JP2010012617 2010-01-22
JP2010-012617 2010-01-22

Publications (2)

Publication Number Publication Date
TW201810687A TW201810687A (zh) 2018-03-16
TWI649882B true TWI649882B (zh) 2019-02-01

Family

ID=43878803

Family Applications (3)

Application Number Title Priority Date Filing Date
TW105128483A TWI611588B (zh) 2009-10-21 2010-10-20 電壓調整器電路及半導體裝置
TW106136959A TWI649882B (zh) 2009-10-21 2010-10-20 電壓調整器電路及半導體裝置
TW099135742A TWI562517B (en) 2009-10-21 2010-10-20 Voltage regulator circuit and semiconductor device

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW105128483A TWI611588B (zh) 2009-10-21 2010-10-20 電壓調整器電路及半導體裝置

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW099135742A TWI562517B (en) 2009-10-21 2010-10-20 Voltage regulator circuit and semiconductor device

Country Status (5)

Country Link
US (3) US8963517B2 (zh)
JP (3) JP5730529B2 (zh)
KR (1) KR101751908B1 (zh)
TW (3) TWI611588B (zh)
WO (1) WO2011049230A1 (zh)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101801959B1 (ko) 2009-10-21 2017-11-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 그 액정 표시 장치를 구비하는 전자기기
WO2011068025A1 (en) * 2009-12-04 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Dc converter circuit and power supply circuit
EP2513893A4 (en) * 2009-12-18 2016-09-07 Semiconductor Energy Lab Liquid crystal display device and electronic device
KR101916012B1 (ko) 2010-01-20 2018-11-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 전자 기기
KR102008754B1 (ko) 2010-01-24 2019-08-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치와 이의 제조 방법
KR20190018049A (ko) * 2010-03-08 2019-02-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치를 제작하는 방법
WO2011145738A1 (en) 2010-05-20 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device
US9362820B2 (en) 2010-10-07 2016-06-07 Semiconductor Energy Laboratory Co., Ltd. DCDC converter, semiconductor device, and power generation device
JP5933897B2 (ja) 2011-03-18 2016-06-15 株式会社半導体エネルギー研究所 半導体装置
US9960278B2 (en) * 2011-04-06 2018-05-01 Yuhei Sato Manufacturing method of semiconductor device
KR101919056B1 (ko) 2011-04-28 2018-11-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 회로
US20160277017A1 (en) * 2011-09-13 2016-09-22 Fsp Technology Inc. Snubber circuit
KR102101167B1 (ko) 2012-02-03 2020-04-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6100559B2 (ja) 2012-03-05 2017-03-22 株式会社半導体エネルギー研究所 半導体記憶装置
US20130307496A1 (en) * 2012-05-18 2013-11-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US9048265B2 (en) * 2012-05-31 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device comprising oxide semiconductor layer
WO2014013959A1 (en) 2012-07-20 2014-01-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8947158B2 (en) 2012-09-03 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US9269315B2 (en) 2013-03-08 2016-02-23 Semiconductor Energy Laboratory Co., Ltd. Driving method of semiconductor device
TWI643435B (zh) 2013-08-21 2018-12-01 日商半導體能源研究所股份有限公司 電荷泵電路以及具備電荷泵電路的半導體裝置
TWI496398B (zh) * 2013-12-31 2015-08-11 Egalax Empia Technology Inc Use the wiring to change the output voltage of the charge pump
US9817040B2 (en) * 2014-02-21 2017-11-14 Semiconductor Energy Laboratory Co., Ltd. Measuring method of low off-state current of transistor
JP6462404B2 (ja) 2014-02-28 2019-01-30 株式会社半導体エネルギー研究所 Ｄｃｄｃコンバータ、半導体装置、及び電子機器
KR102267237B1 (ko) 2014-03-07 2021-06-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
JP6487738B2 (ja) 2014-03-31 2019-03-20 株式会社半導体エネルギー研究所 半導体装置、電子部品
JP6616102B2 (ja) 2014-05-23 2019-12-04 株式会社半導体エネルギー研究所 記憶装置及び電子機器
US9312280B2 (en) 2014-07-25 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
EP3227916A4 (en) 2014-12-01 2018-01-03 Endura Technologies LLC Switched power stage with integrated passive components
US9633710B2 (en) 2015-01-23 2017-04-25 Semiconductor Energy Laboratory Co., Ltd. Method for operating semiconductor device
US10453404B2 (en) 2016-08-17 2019-10-22 Semiconductor Energy Laboratory Co., Ltd. Display method, display device, display module, and electronic device
CN107026384B (zh) * 2017-05-02 2023-07-21 中国工程物理研究院激光聚变研究中心 一种为固体激光放大器泵浦能量的氙灯装置
US11923371B2 (en) 2017-09-29 2024-03-05 Intel Corporation Voltage regulator circuit including one or more thin-film transistors
JP7305933B2 (ja) * 2018-07-23 2023-07-11 株式会社リコー 金属酸化物膜形成用塗布液、酸化物絶縁体膜、電界効果型トランジスタ、表示素子、画像表示装置、及びシステム
JP7083727B2 (ja) * 2018-08-23 2022-06-13 株式会社半導体エネルギー研究所 半導体装置
KR20200083700A (ko) 2018-12-28 2020-07-09 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
US11379231B2 (en) 2019-10-25 2022-07-05 Semiconductor Energy Laboratory Co., Ltd. Data processing system and operation method of data processing system
EP3945210B1 (en) * 2020-07-31 2023-09-06 Japan Atomic Energy Agency Vacuum component and evacuation method using the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080174360A1 (en) * 2007-01-23 2008-07-24 Etron Technology, Inc. Charge pump circuit for high voltage generation

Family Cites Families (241)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3790935A (en) * 1971-03-26 1974-02-05 Bell Canada Northern Electric Bubble in low coercivity channel
US6294796B1 (en) 1982-04-13 2001-09-25 Seiko Epson Corporation Thin film transistors and active matrices including same
US5698864A (en) 1982-04-13 1997-12-16 Seiko Epson Corporation Method of manufacturing a liquid crystal device having field effect transistors
US5736751A (en) 1982-04-13 1998-04-07 Seiko Epson Corporation Field effect transistor having thick source and drain regions
FR2527385B1 (fr) 1982-04-13 1987-05-22 Suwa Seikosha Kk Transistor a couche mince et panneau d'affichage a cristaux liquides utilisant ce type de transistor
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH02156676A (ja) * 1988-12-09 1990-06-15 Fuji Xerox Co Ltd 薄膜半導体装置
US5162901A (en) 1989-05-26 1992-11-10 Sharp Kabushiki Kaisha Active-matrix display device with added capacitance electrode wire and secondary wire connected thereto
US5247375A (en) 1990-03-09 1993-09-21 Hitachi, Ltd. Display device, manufacturing method thereof and display panel
DE69112698T2 (de) 1990-05-07 1996-02-15 Fujitsu Ltd Anzeigeeinrichtung von höher Qualität mit aktiver Matrix.
KR940008180B1 (ko) 1990-12-27 1994-09-07 가부시끼가이샤 한도다이 에네르기 겐꾸쇼 액정 전기 광학 장치 및 그 구동 방법
TW222345B (en) 1992-02-25 1994-04-11 Semicondustor Energy Res Co Ltd Semiconductor and its manufacturing method
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3476241B2 (ja) 1994-02-25 2003-12-10 株式会社半導体エネルギー研究所 アクティブマトリクス型表示装置の表示方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
KR100215851B1 (ko) * 1995-12-26 1999-08-16 구본준 반도체 소자의 구조
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH10133227A (ja) * 1996-10-28 1998-05-22 Hitachi Ltd 液晶表示装置およびその製造方法
JP3883641B2 (ja) 1997-03-27 2007-02-21 株式会社半導体エネルギー研究所 コンタクト構造およびアクティブマトリクス型表示装置
US7663607B2 (en) 2004-05-06 2010-02-16 Apple Inc. Multipoint touchscreen
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3462135B2 (ja) 1999-01-14 2003-11-05 シャープ株式会社 二次元画像検出器およびアクティブマトリクス基板並びに表示装置
US7379039B2 (en) 1999-07-14 2008-05-27 Sony Corporation Current drive circuit and display device using same pixel circuit, and drive method
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6580127B1 (en) * 1999-09-30 2003-06-17 International Business Machines Corporation High performance thin film transistor and active matrix process for flat panel displays
TW468283B (en) 1999-10-12 2001-12-11 Semiconductor Energy Lab EL display device and a method of manufacturing the same
TW480727B (en) 2000-01-11 2002-03-21 Semiconductor Energy Laboratro Semiconductor display device
TW531901B (en) 2000-04-27 2003-05-11 Semiconductor Energy Lab Light emitting device
WO2001084226A1 (fr) 2000-04-28 2001-11-08 Sharp Kabushiki Kaisha Unite d'affichage, procede d'excitation pour unite d'affichage, et appareil electronique de montage d'une unite d'affichage
US6880086B2 (en) 2000-05-20 2005-04-12 Ciena Corporation Signatures for facilitating hot upgrades of modular software components
US7222147B1 (en) 2000-05-20 2007-05-22 Ciena Corporation Processing network management data in accordance with metadata files
US20020057018A1 (en) 2000-05-20 2002-05-16 Equipe Communications Corporation Network device power distribution scheme
US7111053B1 (en) 2000-05-20 2006-09-19 Ciena Corporation Template-driven management of telecommunications network via utilization of operations support services clients
US7143153B1 (en) 2000-11-09 2006-11-28 Ciena Corporation Internal network device dynamic health monitoring
US20020001307A1 (en) 2000-05-20 2002-01-03 Equipe Communications Corporation VPI/VCI availability index
US7240364B1 (en) 2000-05-20 2007-07-03 Ciena Corporation Network device identity authentication
US20020116485A1 (en) 2001-02-21 2002-08-22 Equipe Communications Corporation Out-of-band network management channels
US7266595B1 (en) 2000-05-20 2007-09-04 Ciena Corporation Accessing network device data through user profiles
US6930890B1 (en) 2000-05-20 2005-08-16 Ciena Corporation Network device including reverse orientated modules
US20020118031A1 (en) 2001-02-27 2002-08-29 Equipe Communications Corporation Connector test card
US7054272B1 (en) 2000-07-11 2006-05-30 Ciena Corporation Upper layer network device including a physical layer test port
US6639910B1 (en) 2000-05-20 2003-10-28 Equipe Communications Corporation Functional separation of internal and external controls in network devices
US6934749B1 (en) 2000-05-20 2005-08-23 Ciena Corporation Tracking distributed data retrieval in a network device
US6868092B1 (en) 2000-05-20 2005-03-15 Ciena Corporation Network device with embedded timing synchronization
US6658579B1 (en) 2000-05-20 2003-12-02 Equipe Communications Corporation Network device with local timing systems for automatic selection between redundant, synchronous central timing systems
US7039046B1 (en) 2000-05-20 2006-05-02 Ciena Corporation Network device including central and distributed switch fabric subsystems
US6876652B1 (en) 2000-05-20 2005-04-05 Ciena Corporation Network device with a distributed switch fabric timing system
US6654903B1 (en) 2000-05-20 2003-11-25 Equipe Communications Corporation Vertical fault isolation in a computer system
US6658580B1 (en) 2000-05-20 2003-12-02 Equipe Communications Corporation Redundant, synchronous central timing systems with constant master voltage controls and variable slave voltage controls
US6332198B1 (en) 2000-05-20 2001-12-18 Equipe Communications Corporation Network device for supporting multiple redundancy schemes
US7130870B1 (en) 2000-05-20 2006-10-31 Ciena Corporation Method for upgrading embedded configuration databases
US20030120822A1 (en) 2001-04-19 2003-06-26 Langrind Nicholas A. Isolated control plane addressing
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP3666805B2 (ja) 2000-09-19 2005-06-29 ローム株式会社 Ｄｃ／ｄｃコンバータ
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
TWI313059B (zh) 2000-12-08 2009-08-01 Sony Corporatio
TW525216B (en) 2000-12-11 2003-03-21 Semiconductor Energy Lab Semiconductor device, and manufacturing method thereof
JP4789322B2 (ja) * 2000-12-28 2011-10-12 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
US7263597B2 (en) 2001-04-19 2007-08-28 Ciena Corporation Network device including dedicated resources control plane
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP2003098538A (ja) 2001-09-20 2003-04-03 Seiko Epson Corp 電気光学装置及びその製造方法
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US6657254B2 (en) * 2001-11-21 2003-12-02 General Semiconductor, Inc. Trench MOSFET device with improved on-resistance
JP2003158133A (ja) * 2001-11-21 2003-05-30 Fujitsu Display Technologies Corp 薄膜トランジスタ装置及びその製造方法
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP2004006686A (ja) 2002-03-26 2004-01-08 Sanyo Electric Co Ltd ＺｎＯ半導体層の形成方法、半導体素子の製造方法及び半導体素子
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
KR100638304B1 (ko) 2002-04-26 2006-10-26 도시바 마쯔시따 디스플레이 테크놀로지 컴퍼니, 리미티드 Ｅｌ 표시 패널의 드라이버 회로
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP4366914B2 (ja) 2002-09-25 2009-11-18 日本電気株式会社 表示装置用駆動回路及びそれを用いた表示装置
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
KR100732106B1 (ko) 2003-01-22 2007-06-27 도시바 마쯔시따 디스플레이 테크놀로지 컴퍼니, 리미티드 유기 ｅｌ 디스플레이 및 액티브 매트릭스 기판
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
KR100832613B1 (ko) 2003-05-07 2008-05-27 도시바 마쯔시따 디스플레이 테크놀로지 컴퍼니, 리미티드 Ｅｌ 표시 장치
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
JP4524735B2 (ja) 2003-06-20 2010-08-18 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7072193B2 (en) 2004-05-19 2006-07-04 Toppoly Optoelectronics Corp. Integrated charge pump DC/DC conversion circuits using thin film transistors
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
TWI359295B (en) * 2004-06-30 2012-03-01 Sumitomo Metal Mining Co An optical control device of waveguide type and ma
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
JP5118810B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
CA2708335A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
AU2005302963B2 (en) 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
JP5138163B2 (ja) 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
JP2006189661A (ja) 2005-01-06 2006-07-20 Toshiba Corp 画像表示装置及びその方法
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR101139529B1 (ko) 2005-06-30 2012-05-02 엘지디스플레이 주식회사 유기전계발광소자 및 유기전계발광 표시장치
KR100547515B1 (ko) 2005-07-27 2006-01-31 실리콘 디스플레이 (주) 유기발광다이오드 표시장치 및 그 구동방법
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4958253B2 (ja) 2005-09-02 2012-06-20 財団法人高知県産業振興センター 薄膜トランジスタ
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5427340B2 (ja) * 2005-10-14 2014-02-26 株式会社半導体エネルギー研究所 半導体装置
EP1935027B1 (en) 2005-10-14 2017-06-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
US7998372B2 (en) 2005-11-18 2011-08-16 Idemitsu Kosan Co., Ltd. Semiconductor thin film, method for manufacturing the same, thin film transistor, and active-matrix-driven display panel
US7692610B2 (en) 2005-11-30 2010-04-06 Semiconductor Energy Laboratory Co., Ltd. Display device
KR101333749B1 (ko) 2005-12-27 2013-11-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 차지 펌프 회로 및 그것을 구비한 반도체장치
JP5036293B2 (ja) 2005-12-27 2012-09-26 株式会社半導体エネルギー研究所 チャージポンプ回路及びそれを有する半導体装置
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
US7443202B2 (en) 2006-06-02 2008-10-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic apparatus having the same
US8552989B2 (en) 2006-06-09 2013-10-08 Apple Inc. Integrated display and touch screen
KR102481798B1 (ko) 2006-06-09 2022-12-26 애플 인크. 터치 스크린 액정 디스플레이
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
US8106382B2 (en) 2006-06-21 2012-01-31 Panasonic Corporation Field effect transistor
KR101202040B1 (ko) 2006-06-30 2012-11-16 엘지디스플레이 주식회사 유기발광다이오드 표시소자 및 그 구동방법
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP5127183B2 (ja) 2006-08-23 2013-01-23 キヤノン株式会社 アモルファス酸化物半導体膜を用いた薄膜トランジスタの製造方法
JP5227502B2 (ja) 2006-09-15 2013-07-03 株式会社半導体エネルギー研究所 液晶表示装置の駆動方法、液晶表示装置及び電子機器
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7511343B2 (en) 2006-10-12 2009-03-31 Xerox Corporation Thin film transistor
JP4866703B2 (ja) 2006-10-20 2012-02-01 株式会社 日立ディスプレイズ 液晶表示装置
JP2008117739A (ja) 2006-11-02 2008-05-22 Adorinkusu:Kk プリント基板用の信号中継具
US8018428B2 (en) 2006-11-27 2011-09-13 Samsung Electronics Co., Ltd. Electrophoretic display panel, electrophoretic display device having the same and method for driving the same
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101146574B1 (ko) 2006-12-05 2012-05-16 캐논 가부시끼가이샤 산화물 반도체를 이용한 박막 트랜지스터의 제조방법 및 표시장치
JP5305630B2 (ja) 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
WO2008069255A1 (en) 2006-12-05 2008-06-12 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
US8207944B2 (en) 2006-12-19 2012-06-26 3M Innovative Properties Company Capacitance measuring circuit and method
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
KR100787464B1 (ko) * 2007-01-08 2007-12-26 삼성에스디아이 주식회사 박막 트랜지스터, 및 그 제조방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5466939B2 (ja) 2007-03-23 2014-04-09 出光興産株式会社 半導体デバイス、多結晶半導体薄膜、多結晶半導体薄膜の製造方法、電界効果型トランジスタ、及び、電界効果型トランジスタの製造方法
JP5178710B2 (ja) 2007-04-09 2013-04-10 シャープ株式会社 表示装置
JP5197058B2 (ja) * 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
WO2008126879A1 (en) 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
JP5043499B2 (ja) 2007-05-02 2012-10-10 財団法人高知県産業振興センター 電子素子及び電子素子の製造方法
KR20080099084A (ko) 2007-05-08 2008-11-12 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
US8803781B2 (en) 2007-05-18 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
US8325310B2 (en) 2007-05-18 2012-12-04 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and manufacturing method thereof
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5406449B2 (ja) 2007-05-30 2014-02-05 キヤノン株式会社 酸化物半導体を用いた薄膜トランジスタの製造方法および表示装置
ATE490560T1 (de) 2007-05-31 2010-12-15 Canon Kk Verfahren zur herstellung eines dünnschichttransistors mit einem oxidhalbleiter
KR101376073B1 (ko) 2007-06-14 2014-03-21 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 어레이 기판 및 이의 제조방법
US20090015536A1 (en) 2007-07-06 2009-01-15 Toshiba Matsushita Display Technology Co., Ltd. Liquid crystal display apparatus
JP2009060702A (ja) 2007-08-30 2009-03-19 Sanyo Electric Co Ltd チャージポンプ式昇圧回路
US20090086511A1 (en) 2007-09-27 2009-04-02 Phison Electronics Corp. Converter circuit with pulse width frequency modulation and method thereof
TWI350474B (en) 2007-09-29 2011-10-11 Au Optronics Corp Capacitive touch panel with low impedance and method of manufacturing capacitive touch panels with low impedance
JP2009099847A (ja) * 2007-10-18 2009-05-07 Canon Inc 薄膜トランジスタとその製造方法及び表示装置
JP5213422B2 (ja) 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
CN103258857B (zh) * 2007-12-13 2016-05-11 出光兴产株式会社 使用了氧化物半导体的场效应晶体管及其制造方法
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR100936874B1 (ko) 2007-12-18 2010-01-14 삼성모바일디스플레이주식회사 박막 트랜지스터의 제조 방법 및 박막 트랜지스터를구비하는 유기전계발광 표시 장치의 제조 방법
TWI374379B (en) 2007-12-24 2012-10-11 Wintek Corp Transparent capacitive touch panel and manufacturing method thereof
US8461583B2 (en) * 2007-12-25 2013-06-11 Idemitsu Kosan Co., Ltd. Oxide semiconductor field effect transistor and method for manufacturing the same
JP5439723B2 (ja) 2008-01-22 2014-03-12 セイコーエプソン株式会社 薄膜トランジスタ、マトリクス基板、電気泳動表示装置および電子機器
US8586979B2 (en) * 2008-02-01 2013-11-19 Samsung Electronics Co., Ltd. Oxide semiconductor transistor and method of manufacturing the same
JP2009276744A (ja) 2008-02-13 2009-11-26 Toshiba Mobile Display Co Ltd Ｅｌ表示装置
JP2009267399A (ja) 2008-04-04 2009-11-12 Fujifilm Corp 半導体装置，半導体装置の製造方法，表示装置及び表示装置の製造方法
JP5325446B2 (ja) 2008-04-16 2013-10-23 株式会社日立製作所 半導体装置及びその製造方法
JP5305731B2 (ja) 2008-05-12 2013-10-02 キヤノン株式会社 半導体素子の閾値電圧の制御方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101515468B1 (ko) 2008-12-12 2015-05-06 삼성전자주식회사 표시장치 및 그 동작방법
US8217913B2 (en) 2009-02-02 2012-07-10 Apple Inc. Integrated touch screen
JP5185155B2 (ja) 2009-02-24 2013-04-17 株式会社ジャパンディスプレイセントラル 液晶表示装置
JP5195650B2 (ja) 2009-06-03 2013-05-08 セイコーエプソン株式会社 液晶表示装置、制御方法および電子機器
TWI494828B (zh) 2009-07-29 2015-08-01 Cando Corp 具降低感測結構可視性之電容式觸控面板
US8614654B2 (en) 2009-07-30 2013-12-24 Apple Inc. Crosstalk reduction in LCD panels
KR101801540B1 (ko) 2009-10-16 2017-11-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 액정 표시 장치를 포함한 전자 기기
WO2011052396A1 (en) 2009-10-29 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101751712B1 (ko) 2009-10-30 2017-06-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 전압 조정 회로
WO2011070929A1 (en) 2009-12-11 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
EP2513893A4 (en) 2009-12-18 2016-09-07 Semiconductor Energy Lab Liquid crystal display device and electronic device
KR101763508B1 (ko) 2009-12-18 2017-07-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치의 구동 방법 및 표시 장치
US9057758B2 (en) 2009-12-18 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Method for measuring current, method for inspecting semiconductor device, semiconductor device, and test element group
KR101763660B1 (ko) 2009-12-18 2017-08-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 그 구동 방법
CN105353551A (zh) 2009-12-28 2016-02-24 株式会社半导体能源研究所 液晶显示装置及电子设备
KR101842860B1 (ko) 2010-01-20 2018-03-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치의 구동 방법
CN105761688B (zh) 2010-01-20 2019-01-01 株式会社半导体能源研究所 液晶显示设备的驱动方法
KR102069496B1 (ko) 2010-01-24 2020-01-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR102008754B1 (ko) 2010-01-24 2019-08-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치와 이의 제조 방법
TWI525377B (zh) 2010-01-24 2016-03-11 半導體能源研究所股份有限公司 顯示裝置
US20110267303A1 (en) 2010-05-02 2011-11-03 Acer Incorporated Capacitive touch panel
JP5248653B2 (ja) 2010-05-27 2013-07-31 富士フイルム株式会社 導電シート及び静電容量方式タッチパネル

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080174360A1 (en) * 2007-01-23 2008-07-24 Etron Technology, Inc. Charge pump circuit for high voltage generation

Also Published As

Publication number Publication date
US9431546B2 (en) 2016-08-30
TW201705493A (zh) 2017-02-01
US20170054034A1 (en) 2017-02-23
JP2011171700A (ja) 2011-09-01
TWI562517B (en) 2016-12-11
US8963517B2 (en) 2015-02-24
US20150236163A1 (en) 2015-08-20
JP2015156505A (ja) 2015-08-27
WO2011049230A1 (en) 2011-04-28
TW201143264A (en) 2011-12-01
JP2017069589A (ja) 2017-04-06
JP6363235B2 (ja) 2018-07-25
US20110089927A1 (en) 2011-04-21
JP5730529B2 (ja) 2015-06-10
TWI611588B (zh) 2018-01-11
KR101751908B1 (ko) 2017-06-28
KR20120089719A (ko) 2012-08-13
TW201810687A (zh) 2018-03-16
US9929281B2 (en) 2018-03-27

Similar Documents

Publication Publication Date Title
TWI649882B (zh) 電壓調整器電路及半導體裝置
TWI569122B (zh) 電壓調整器電路
JP7470093B2 (ja) 半導体装置の作製方法
JP7335394B2 (ja) 半導体装置
KR101819644B1 (ko) 전압 조정 회로