TW543183B - Semiconductor device and a method of manufacturing the same and designing the same - Google Patents

Semiconductor device and a method of manufacturing the same and designing the same Download PDF

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TW543183B
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Kenichi Kuroda
Kozo Watanabe
Hirohiko Yamamoto
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Hitachi Ltd
Hitachi Ulsi System Co Ltd
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Description

543183 A7 B7 五、發明説明（，） 【發明所屬技術領域】 本發明係有關半導體裝置及其製造技術’特別是有關 適用於在其製造製程包含採用化學機械硏磨（CMP， chemical mechanicalpolishing)法之平坦化製程之半導體 裝置之有效技術。 【先行技術】 在將鄰接之半導體元件相互電氣地分離之隔離器之一 ，係具有將溝設置於成爲元件分離區域之半導體基板上， 並埋入絕緣膜而形成的渠溝隔離（trench isolation )。 此渠溝隔離係由例如以下之方法所形成的。首先，於 半導體基板之元件分離區域利用乾式蝕刻形成深度例如大 致0.4 // m之溝，其次，利用對半導體基板施以熱氧化處 理，於半導體基板所露出之表面形成厚度例如大致20nm 之第1絕緣膜。之後，在於半導體基板上沉積第2絕緣膜 並埋入溝之內部後，利用將該第2絕緣膜之表面以例如 CMP法硏磨之方式除去溝之外部之第2絕緣膜，並由僅 於溝之內部所殘留之第2絕緣膜形成渠溝隔離。 可是，當元件分離區域之幅度變成相對大時，CMP 製程中就易於產生第2絕緣膜之硏磨會變成局部加速，而 溝之中央部窪陷，即所謂碟形（dishing )之現象。但是， 作爲抑制該碟形現象並提高元件分離區域之第2絕緣膜之 表面之平坦性之之方法方面，有幾種方法被提出，其中之 一即是設置虛擬圖案之方法。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） i 一-----裝-- (請先閱讀背面之注意事項再填寫本頁) 訂 線 經濟部智慧財產局員工消費合作社印製 -4 - 543183 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明（2 ) 例如對應於USP5,885,856之日本申請之特開平第10-92921號專利中揭示出··將無主動元件之部分與有主動元 件之部分之佔有密度做成相等之方式，讓各虛擬構造體配 置於無主動元件之部分，藉此跨半導體基板之表面使硏磨 速度均等之方法。 此外’本發明者檢討有關規則配置虛擬圖案的方法。 以下即本發明者所檢討之技術，其槪要如以下所述。 第2 8圖係表示本發明者所檢討之第1虛擬圖案配置 方法。在被形成半導體元件的元件形成區域（圖中虛線框 內的區域）DA以外的半導體元件未被形成的虛擬區域（ 圖中虛線框外的區域）FA上，規則地配置著複數虛擬圖 案DPA!。複數虛擬圖案DPA!，係相同形狀、相同尺寸， 而在虛擬區域FA內以相同間隔鋪滿。 主動區域AC以外的元件形成區域DA以及虛擬區域 FA係元件分離區域IS，通常於此分離區域IS全體被形成 溝形隔離器。因此，特別是在遠離主動區域AC的虛擬區 域FA，容易在前述CMP製程產生碟形，而有埋入絕緣膜 的表面不易得到平坦性的問題。但是，藉由配置複數虛擬 圖案DP!，可以防止虛擬區域FA之碟形產生，可以提高 虛擬區域FA之埋入絕緣膜的表面平坦性。 第29圖顯示本案發明人所檢討之第2虛擬圖案配置 方法。與前述第28圖同樣，在被形成半導體元件的元件 形成區域DA以外的未被形成半導體元件的虛擬區域FA 上，被規則地配置複數虛擬圖案DPAa，可以防止虛擬區 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 裝 訂 線 (請先閱讀背面之注意事項再填寫本頁) -5- 543183 A7 B7 五、發明説明（3 ) 域FA之碟形產生。虛擬圖案DPA2之尺寸比前述虛擬圖 案DPA:之尺寸還小，可以在直到接近元件形成區域DA 與虛擬區域FA之邊界BL (圖中以框線顯示）附近之虛擬 區域FA爲止配置虛擬圖案DPA2。 發明所欲解決之課題 然而，經由本案發明人的檢討，發現在前述無主動元 件的部分配置虛擬構造體的場合，在該虛擬構造體之中形 狀變得複雜，特別是在區劃的虛擬構造體的內部絕緣膜未 被完全埋入的問題產生。此外，形成時有必要加入除去太 小的虛擬構造體的製程，因此製造製程所需要的時間增加 也是要考量的問題之一。 進而，於前述第1虛擬圖案配置方法以及前述第2虛 擬圖案配置方法，本案發明人發現還具有以下課題存在。 首先，在第1虛擬圖案配置方法，因爲虛擬圖案 D P A1的尺寸相對較大，元件形成區域D A與虛擬區域F A 之邊界BL附近之虛擬區域FA處，產生不能配置虛擬圖 案DPA!的區域，在此區域變得相對寬廣的場合，已知會 產生碟形。 在弟2虛擬圖案配置方法’因爲虛擬圖案DPA2的尺 寸相對較小，可以再直到元件形成區域DA與虛擬區域 FA之邊界BL附近爲只配置虛擬圖案DPA2。藉此，即使 在無法配置前述虛擬圖案DPA!的區域，也可以配置虛擬 圖案DPA2的緣故，在第2虛擬圖案配置方法，與第1虛 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閲讀背面之注意事項再填寫本頁) -裝 訂 經濟部智慧財產局員工消費合作社印製 -6- 543183 A7 B7 五、發明説明（4 ) 擬圖案配置方法相比，可以提高接近邊界BL的虛擬區域 FA爲止之埋入絕緣膜的表面平坦性。 (請先閲讀背面之注意事項再填寫本頁) 然而，使用第2虛擬圖案配置方法的話，配置於虛擬 區域FA的虛擬圖案DPA2之數目變多，製作遮罩時之座 標資料量顯著增加。因此，計算機之演算處理時間也增加 ，進而在遮罩基板上描繪圖案的時間也增加，因此有遮罩 的製作之生產率顯著降低的問題產生。特別是對ASIC ( 特定用途積體電路）採用第2虛擬圖案配置方法的話，因 爲製作遮罩所要的時間增加，對於要在短時間內開發出 ASIC而言會造成障礙。 本發明的目的在於提供可以提高埋入複數凹部之零件 表面的平坦性之技術。 ，本發明之目的在於提供不增加半導體裝置的製造製 程所需要的時間，而可以提高被埋入於複數凹部的零件表 面的平坦性。 本發明之前述以及其他目的與新穎特徵，將根據本說 明書之記載以及附圖來說明。 經濟部智慧財產局員工消費合作社印製 供解決課題之手段 本案所揭示的發明之中，簡單說明具有代表性者之槪 要如下。 (1)本發明之半導體裝置，係由電路元件藉由邊界 規定的元件形成區域，與未形成有鄰接於邊界的電路元件 的虛擬區域所構成，虛擬區域至少具有兩個虛擬圖案群， 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 543183 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（5 ) 於各個虛擬圖案群，平面上佔有的形狀互爲同一形狀以及 互爲同一尺寸的複數虛擬圖案被間隔開配置爲行列狀，複 數之虛擬圖案的行方向及/或列方向之尺寸在各個虛擬圖 案群之間爲相異者。 (2)本發明之半導體裝置之製造方法，係由邊界規 定被形成電路元件的元件形成區域，及未被形成電路元件 的虛擬區域，在虛擬區域至少形成兩個虛擬圖案群之半導 體裝置之製造方法，其特徵爲： 在半導體基板之主面，形成規定元件形成區域的主動 區域之第1分離溝，與把成爲虛擬區域之各個虛擬圖案群 的複數虛擬圖案分割爲行列狀的第2分離溝之製程，及 以埋入第1分離溝以及第2分離溝之方式，覆蓋元件 形成區域以及虛擬區域並沉積絕緣膜之製程，及將絕緣膜 硏磨後除去第1分離溝以及第2分離溝之外部之絕緣膜之 製程；於各個虛擬圖案群，被形成平面上所佔有之形狀互 爲同一形狀以及互爲同一尺寸之複數虛擬圖案，虛擬圖案 之行方向及/或列方向之尺寸於各個虛擬圖案群之間則爲 相異的。 (3 )本發明之半導體裝置之設計方法，係由電路元 件藉由邊界而規定之元件形成區域，與未形成鄰接於邊界 的電路元件之虛擬區域所構成；虛擬區域係具有至少兩個 虛擬圖案群，於各個虛擬圖案群，平面上所佔有之形狀互 爲相同之形狀以及互爲相同之尺寸之複數個圖案係被相互 間隔成行列狀方式配置，而複數個圖案之行方向及/或列 (請先閱讀背面之注意事項再填寫本頁) •裝· 訂 線 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -8 - 543183 A7 B7 五、發明説明（6 ) 方向之尺寸於各個虛擬圖案群之間則爲相異之半導體裝置 之設計方法；在由邊界所規定元件形成區域與虛擬區域之 後’於各個虛擬圖案群，都作成構成合計該虛擬圖案群之 圖案之一邊之尺寸與鄰接之圖案間之間隔尺寸之尺寸之網 眼，並於圖案配置禁止區域以外之網眼內配置圖案。 根據上述手段，直到元件形成區域與虛擬區域之邊界 附近爲止可以配置複數虛擬圖案。藉此，可以於虛擬區域 全區域提高被埋入分離溝內的絕緣膜表面的平坦性。 進而，可以相對面積較大的複數虛擬圖案佔有虛擬區 域之中相對較寬廣的區域，剩下來相對較狹窄的區域以相 對面積較小的複數虛擬圖案來佔有，所以可抑制虛擬圖案 的配置數增加。藉此，製作遮罩時可以抑制座標資料量的 增加，可以抑制計算機的演算處理時間，抑制對遮罩基板 上之圖案描繪時間等之增加。 發明之實施型態 以下，根據圖面詳細說明本發明之實施型態。又，供 說明實施型態之所有圖面，具有同一功能的零件被賦予相 同的符號，省略其反覆說明。 於本實施型態所說明的形狀，像是「正方形」、「長 方形」等形狀的表現方式，包含設計思考上的形狀，遮罩 圖案的資料上的形狀、遮罩上的形狀以及被圖案化的積體 電路裝置上的實際圖案的形狀等，實質上也包含藉由平版 印刷術等加工上的問題等使得角落部在幾何學上的形狀有 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) •裝. 線 經濟部智慧財產局員工消費合作社印製 -9- 543183 A7 B7 五、發明説明（7 ) 若干變形者。 (第1實施型態） 藉由第1〜5圖說明本第1實施型態之虛擬圖案之配 置例。第1圖係 第1圖係表示邏輯積體電路裝置之一例之要部平面圖 。第2圖係表示第1圖之A— A線之剖面圖。第3圖係用 以說明虛擬圖案之間隔以及尺寸之平面圖。第4圖係用以 說明虛擬圖案之配置之一例之平面圖。第5圖係表示虛擬 圖案之作成方法之一例之製程圖。 如第1圖所示，以虛線顯示的邊界BL的內側，係被 形成半導體元件的元件形成區域DA，邊界BL的外側， 係未被形成半導體元件的虛擬區域FA。 元件形成區域DA與虛擬區域FA的邊界BL，係由延 伸於元件分離區域IS上的導體膜的配置以及主動區域 (Active area)AC的配置來決定的。在導體膜的下方若形成 虛擬圖案的話會產生電容負荷增加的問題，所以必須要以 導體膜與虛擬圖案不重疊的方式決定上述邊界BL。在本 第1實施型態，以延伸於元件分離區域1S上的導電膜的 配置以及主動區域AC的配置爲準’對此考慮減低電容負 荷所必要的尺寸寬裕杜、平版印刷技術之配合精度等，決 定上述邊界BL。 於元件形成區域DA，如第1及第2圖所示，被形成 CMOSFET (互補型金氧半導體場效應電晶體 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇><297公襄） --r--.-----裝-- (請先閲讀背面之注意事項再填寫本頁) 訂 線 經濟部智慧財產局員工消費合作社印製 -10- 543183 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（8 ) Complementary Metal Oxide Semiconductor Field Effect Transistor) Ci、C2、C3。在被形成於半導體基板1的主面 的分離溝2a藉由被埋入氧化矽膜3的元件分離區域IS規 定主動區域AC。 在半導體基板1的主面形成P型井4以及η型井5， 於Ρ型井4被形成η通道MISFET ( Metal Insulator Semiconductoi· FET;金屬絕緣體半導體場效應電晶體）， 於η型井5被形成ρ通道MISFET。在半導體基板1的主 面上中介著η通道MISFET以及ρ通道MISFET之閘絕緣 膜6被形成閘電極7。閘絕緣膜6，例如可採用藉由熱氧 化法形成的氧化矽膜，閘電極7例如可採用CVD (化學 氣相沈積法）所形成的多結晶矽膜。在多結晶矽膜的表面 ，也可以形成供減低電阻之用的矽化物層。此外，閘電極 7以由主動區域AC延伸至元件分離區域IS上的方式被形 成。 在η通道MISFET以及ρ通道MISFET的閘電極7的 側壁被形成側壁間隔件8。此側壁間隔件8，例如可以採 氧化矽膜或者氮化矽膜。此外，於η通道MISFET之閘電 極7之兩側的ρ型井4挾著通道區域形成源極、汲極擴張 區域9a，進而在源極、汲極擴張區域9a的外側被形成源 極、汲極擴張區域9b。同樣地，雖未圖示，於ρ通道 MISFET之閘電極7之兩側的η型井5挾著通道區域形成 源極、汲極擴張區域，進而在源極、汲極擴張區域的外側 被形成源極、汲極擴張區域。Ν通道MISFET以及ρ通道 (請先閲讀背面之注意事項再填寫本頁) 、言
本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -11 - 543183 A7 B7 五、發明説明（9 ) MISFET之源極、汲極成爲所謂的LDD (微摻雜汲極）。 被形成於元件形成區域DA的CMOSFET Ci、、C3 係以層間絕緣膜1 0覆蓋，於此層間絕緣膜1 〇上被形成主 動區域AC之p形井4以及η形井5、進而包括到達閘電 極7的接觸孔1 1。層間絕緣膜1 〇，例如可以採氧化矽膜 ，其表面以藉由回蝕法或者化學機械硏磨（CMP )法平坦 化者較佳。在層間絕緣膜1 0上雖被形成配線，但省略其 圖示。 於虛擬區域FA，複數之相對面積較大的第1虛擬圖 案DP:(第1圖中以相對淺色的網狀陰影線顯示）以及複 數之相對面積較小的第2虛擬圖案DP2 (第1圖中以相對 深色的網狀陰影線顯示）被規則地配置。如第3圖所示， 第1虛擬圖案DP!，其一邊的尺寸在行方向、列方向皆爲 La，以相當於主動區域AC的正方形半導體島構成，佔有 虛擬區域之中相對較寬廣的範圍。第2虛擬圖案DP2，其 一邊的尺寸在行方向、列方向皆爲Lb，以相當於主動區 域AC的正方形半導體島構成，佔有虛擬區域之中相對較 狹窄的範圍。 此處，第1虛擬圖案DP!之一邊尺寸La被設定爲較 第2虛擬圖案DP2之一邊尺寸Lb還要大，但鄰接的第1 虛擬圖案DP:之間的間隔尺寸與鄰接的第2虛擬圖案DP2 之間的間隔尺寸被設爲相同的間隔尺寸Sa，第1虛擬圖 案DP!以及第2虛擬圖案DP2相互間以相同的間隔隔開。 此外，如第4圖所示，在第1虛擬圖案DP!之一邊尺 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇><297公釐） ： ί-----裝-- (請先閱讀背面之注意事項再填寫本頁) 訂 線 經濟部智慧財產局員工消費合作社印製 -12- 543183 A7 B7 五、發明説明（10) 寸L a加上間隔尺寸S a之後的圖案尺寸，在行方向、列方 向上都成爲第2虛擬圖案DP2之一邊尺寸Lb加上間隔尺 寸Sa之後的圖案尺寸的整數倍，滿足La+Sa=Nx (Lb + Sa) (Ng 1之整數）之關係。藉此，虛擬區域FA可以規 則性地配置複數尺寸不同的第1虛擬圖案DP!以及第2虛 擬圖案DP2，因此即使增加製作遮罩時的座標資料，也可 以抑制計算機的演算處理時間的增加。 此外，第1虛擬圖案DP!的尺寸La與第2虛擬圖案 DP2的尺寸Lb以及間隔尺寸Sa，被設定爲比最小容許尺 寸（圖案設計上所容許的最小尺寸）還要大。這些値如果 比最小容許尺寸還要小的話，形成元件分離區域IS時， 會產生光阻劑圖案的剝離、乾鈾刻製程中之分離溝的加工 不良、或者對分離溝內之氧化矽膜的埋入不良等問題。例 如，第1虛擬圖案DP!的尺寸La被設定爲2.0// m、第2 虛擬圖案DPa的尺寸Lb被設定爲0.8// m，間隔尺寸Sa 被設定爲0.4 // m。 其次，使用第5圖，說明虛擬圖案的配置方法。虛擬 圖案，首先以計算機使用自動程式製作其配置資料。其次 ，根據此配置資料在遮罩基板上描繪虛擬圖案，介由遮罩 虛擬圖案被轉印至半導體基板。此處，說明使用自動程式 之第1虛擬圖案DP!以及第2虛擬圖案DP2的配置資料的 製作方法。 首先，求出第1虛擬圖案DPi以及第2虛擬圖案DP2 之禁止配置區域（元件形成區域DA )(第5圖之製程 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） I-rIL!----裝丨| (請先閱讀背面之注意事項再填寫本頁) 、?! 線· 經濟部智慧財產局員工消費合作社印製 -13- 543183 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（11) 10 0 )。如前所述，根據延伸於元件分離區域I s上之導體 膜的配置以及主動區域AC之配置，再考慮減低電容負荷 所必要的尺寸裕度、平版印刷技術之配合精度等，決定前 述禁止配置區域。亦即，對延伸於元件分離區域I s上的 導體膜的座標資料以及主動區域AC之座標資料再分別加 上規格尺寸資料，取所得到的所有資料的聯集求出禁止配 置區域的座標資料。例如，由被形成CMOSFET C!、C2、 C3的主動區域AC起隔離2 // m以上的區域作爲第1禁止 配置區域，由被形成CMOSFET C!、C2、C3的閘電極起離 開1 // m以上的區域作爲第2禁止配置區域，以上述第1 禁止配置區域與上述第2禁止配置區域之聯集區域作爲第 1虛擬圖案DP:以及第2虛擬圖案DP2之禁止配置區域。 其次，將相對面積較大的第1虛擬圖案DP!鋪設入虛 擬區域FA的大部分（第5圖之製程101 )。例如於半導 體基板1的全面以第1間隔製作網眼之後，除去施加於第 1虛擬圖案DP!以及第2虛擬圖案DP2的禁止配置區域的 網眼，進而除去最小容許尺寸以下的網眼。其後，於網眼 配置第1虛擬圖案DP!。又，此處所謂第1間距，係於第 1虛擬圖案DP!之一邊尺寸La加上間隔尺寸Sa之圖案尺 寸（La+Sa) 〇 其次，求出相對面積較小的第2虛擬圖案DP2的禁止 配置區域（第5圖之製程102 )。在前述製程100所求得 的第1虛擬圖案DPi以及第2虛擬圖案DP2之禁止配置區 域，加上在前述製程1 0 1被鋪設入第1虛擬圖案D P!的區 (請先閲讀背面之注意事項再填寫本頁) -裝· 線 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -14- 543183 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（12) 域，作爲第2虛擬圖案DP2之禁止配置區域。 其次，將相對面積較小的第2虛擬圖案〇Ρ2鋪設入虛 擬區域F A (第5圖之製程10 3 )。例如對半導體基板1 之全面以第2間距製作網眼之後，除去對第2虛擬圖案 DP2之禁止配置區域施加的網眼。或者，對半導體基板1 之全面以第2間距製作網眼之後，除去第2虛擬圖案DP2 之禁止配置區域之網眼，進而除去最小容許尺寸以下的網 眼。此後，對網眼配置第2虛擬圖案DP2。又，此處所謂 的第2間距，係指對第2虛擬圖案DP2之一邊尺寸Lb加 上間隔尺寸Sa之圖案尺寸（Lb+ S a)。進而第2虛擬圖案 DP2之第2間距，係第1虛擬圖案DP!之第1間距的整數 (N )分之一，亦即成爲1/2。考慮到第2虛擬區域DP2之 配置的容易度，以取締2虛擬圖案DP2的第2間距爲第1 虛擬圖案DP!的第1間距的整數分之一爲較佳。 又，在本第1實施型態，在離開元件形成區域DA的 虛擬區域FA配置複數之第1虛擬圖案DP!，在接近元件 形成區域DA的虛擬區域FA配置複數之第2虛擬圖案 DP2，但當然並不以此爲限。例如在接近元件形成區域DA 的虛擬區域F A配置複數第1虛擬圖案D P1，在遠離元件 形成區域DA的虛擬區域FA配置複數第2虛擬圖案DP2 亦可，或者對虛擬區域FA的幾乎全面配置複數第1虛擬 圖案DP!，在產生第2間距的鄰接的第1虛擬圖案DP!之 間配置複數第2虛擬圖案DP2亦可。 此外，在本實施型態，作爲被形成於元件形成區域 (請先閲讀背面之注意事項再填寫本頁) -裝_ 訂 線 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -15- 543183 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（13) DA的半導體元件，係舉CMOSFET C!、c2、c3爲例，但也 可以採用其他之半導體元件，例如Bi-CMOS電晶體。 如此般，根據本第1實施型態’可以配置第1虛擬圖 案DP!以及第2虛擬圖案DP2直到元件形成區域DA與虛 擬區域FA之邊界BL附近爲止’因此可以在虛擬區域FA 的全區域提高被埋入分離溝2, 2a內的氧化矽膜3的表面 的平坦性。 進而，藉由以相對面積較大的第1虛擬圖案DP1佔有 虛擬區域FA之中相對較寬廣的區域’使得相對面積較小 的第2虛擬圖案DP2的配置數相對變少’可以抑制遮罩的 資料量的增加。此外，藉由使第1虛擬圖案DPi以及第2 虛擬圖案DP2之形狀爲正方形，第1虛擬圖案DP!以及第2 虛擬圖案DP2可以原點座標以及XY座標之最少資料量來 表示。藉此，可以抑制製作遮罩時之座標資料量的增加， 可以抑制計算機之處理時間’對遮罩基板上之圖案描繪時 間等的增加。 其次，使用第6〜1 6圖依照製程順序說明本第1實施 型態之邏輯積體電路裝置的製造方法之一例。 首先，如第6圖所示，準備例如P型單結晶矽所構成 的半導體基板1。其次，將此半導體基板1熱氧化於其表 面形成膜厚l〇nm程度的薄氧化矽膜12，接著於其上層以 CVD法沉積膜厚120〜200nm程度的氮化矽膜13之後， 以光阻劑圖案作爲遮罩依序乾蝕刻氮化矽膜1 3、氧化矽 膜12以及半導體基板1，在半導體基板1上形成深度0.3 (請先閱讀背面之注意事項再填寫本頁) •裝· 訂 線 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -16- 543183 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明（14) 〜0·4 // m程度的分離溝2，2a。於虛擬區域FA，以使其全 區域不成爲分離溝的方式設有第1虛擬圖案DP!以及第2 虛擬圖案D P 2。 其次，爲淸潔分離溝2, 2a的內壁之界面狀態，對半 導體基板施以熱氧化處理’雖未圖示，但在半導體基板1 之露出的表面形成10〜30nm程度的薄氧化矽膜。接著， 如第7圖所示，在半導體基板1上以CVD法或者電漿 CVD法沉積氧化矽膜3。此氧化矽膜3的膜厚，例如係 600〜700nm程度，以在邊界BL或者元件形成區域DA容 易形成的相對較大的分離溝2a內所埋入的氧化矽膜3的 表面比氮化矽膜1 3的表面還要高的方式形成。 其次，準備分離溝2之反轉圖案之遮罩。又，於此遮 罩上，上述反轉圖案之中，僅有容易形成於邊界BL或者 元件形成區域DA的相對較大的分離溝2a之圖案被描繪 ，例如，在0.6 // m之特定尺寸以下的圖案則被除去。使 用此遮罩在氧化矽膜3上形成光阻劑圖案14，如第8圖 所示，以光阻劑圖案14作爲遮罩將氧化矽膜3蝕刻除去 其膜厚之約1/2程度（例如30nm程度）。藉此，於之後 的CMP (化學機械硏磨）製程，可以提高容易形成於邊 界BL或者元件形成區域DA的相對較大的分離溝a內所 埋入的氧化矽膜3的表面的平坦性。又，在光阻劑圖案 14之下的氧化矽膜3被形成角狀的突起，此突起在之後 的CMP製程被硏磨掉。 其次，如第9圖所示，除去光阻劑圖案14之後，如 (請先閲讀背面之注意事項再填寫本頁) -裝· 訂 線 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -17- 543183 A7B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（15) 弟10圖所75 ’以C Μ P法硏磨氧化砂膜3，在分離溝2，2 a 的內部殘留氧化矽膜3。此時，利用氮化矽膜1 3與氧化 矽膜3之硏磨速度，使氮化矽膜1 3發揮作爲硏磨時之中 止層的功能，使氮化矽膜1 3不被削除。氮化矽膜1 3之切 削量，例如抑制於6 0 n m程度。接著，藉由把半導體基板 1在約1000°C下熱處理，使埋入分離溝2的氧化矽膜3緻 密化（燒結）。其次，如第11圖所示，以使用熱磷酸的 濕式蝕刻除去氮化矽膜1 3，接著除去其下層之氧化矽膜 12 ° 其次，如第12圖所示，在半導體基板1的η通道 MISFET之形成區域注入供形成ρ型井4之用的ρ型不純 物，例如離子注入磷（P )。進而，雖未圖示，但在通道 區域離子注入不純物。此後，把半導體基板熱氧化，在半 導體基板1的表面例如以2nm程度的厚度形成閘絕緣膜6 〇 其次，如第13圖所示，在半導體基板1上以CVD法 沉積多結晶矽膜後，以光阻劑圖案作爲遮罩蝕刻多結晶矽 膜，形成η通道MISFET以及ρ通道MISFET之閘電極7 。接著，於半導體基板1，例如施以800°C程度之乾氧化 處理。 接著，以光阻劑膜覆蓋η型井5之後，以η通道 MISFET之閘電極7作爲遮罩對ρ型井4離子注入η型不 純物，例如砷（As )，形成η通道MISFET之源極、汲極 擴張區域9a。同樣地，以光阻劑膜覆蓋ρ型井4之後， (請先閱讀背面之注意事項再填寫本頁) -裝· 訂 線· 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -18- 543183 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（16) 以P通道MISFET之閘電極7作爲遮罩在η型井5離子注 入Ρ型不純物，例如氟化硼（BF2 )，形成p通道MISFET 之源極、汲極擴張區域15a。 其次，如第14圖所示，在半導體基板1上以CVD法 沉積絕緣膜，例如氧化矽膜或氮化矽膜之後，將此絕緣膜 以RIE (反應性離子蝕刻：Reactive Ion Etching )法進行 向異性鈾刻，於η通道MISFET之閘電極7以及ρ通道 MISFET之閘電極7之分別的側壁，形成由絕緣膜所構成 的側壁間隔件8。 其次，以光阻劑膜覆蓋η型井5之後，把η通道 MISFET之閘電極7以及側壁間隔件8作爲遮罩對ρ型井 4注入η型不純物，例如離子注入砷，形成η通道 MISFET之源極、汲極擴散區域9b。同樣地，以光阻劑膜 覆蓋P型井4之後，把ρ通道MISFET之閘電極7作爲遮 罩對η型井5注入ρ型不純物，例如離子注入氟化硼，形 成Ρ通道MISFET之源極、汲極擴散區域15b。 其次，如第1 5圖所示，在半導體基板上形成例如以 氧化矽膜構成的層間絕緣膜10之後，將此層間絕緣膜1〇 的表面使用回蝕法或者CMP法使平坦化。其次，以光阻 劑圖案作爲遮罩蝕刻層間絕緣膜10，開孔出到達η通道 MISFET之源極、汲極擴散區域9b以及ρ通道MISFET之 源極、汲極擴散區域1 5 b之接觸孔11。又，雖未圖示， 同時還形成到達η通道MISFET以及ρ通道MISFET之閘 電極7之接觸孔。 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -19- 543183 A7 B7 五、發明説明（17) 其次，如第16圖所示，於層間絕緣膜10之上層，沉 積例如鎢（W )膜，藉由例如以CMP法將此金屬膜的表 面平坦化，在上述接觸孔11的內部埋入金屬膜形成插銷 1 6。其後鈾刻沉積於層間絕緣膜1 0上層之金屬膜形成第 1層配線。 此後，形成較第1層配線17更爲上層之配線，進而 藉由形成表面保護膜，約略完成邏輯積體電路裝置。 (第2實施型態） 本第2實施型態，說明形成前述第1實施型態所說明 的第1圖的構造的場合之其他製造方法。 供說明本第2實施型態的第17圖及第1 8圖，顯示在 經由前述第1實施型態之第6〜7圖所說明的製造製程之 後之半導體基板之重要部位剖面圖。 此處，首先在半導體基板1上形成深度0.3〜0.4//m 程度的分離溝2, 2a，其次在半導體基板1上以CVD法或 者電漿CVD法沉積氧化矽膜3。 其次，如第17圖所示，在氧化矽膜3的上層形成塗 布性絕緣膜18，例如SOG ( spin on glass)膜。此塗布性 絕緣膜1 8,即使由於其流動性而具有微細的高低差的場合 ，也可以將其表面平坦化。 亦即，即使於上述氧化矽膜3的表面產生低窪的場合 ，塗布性絕緣膜1 8的表面也被平坦化。接著對半導體基 板1施以熱處理，除去塗布性絕緣膜1 8中的溶劑同時使 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） --r--·-----裝-- (請先閱讀背面之注意事項再填寫本頁) 、11 線 經濟部智慧財產局員工消費合作社印製 -20- 543183 A7 B7 五、發明説明（18) 其緻密化。此熱處理，在爐體退火的場合，例如取400〜 50(TC程度的溫度範圍，在RTA (快速退火；rapid thermal annealing)的場合，例如以700〜800°C程度的溫度範圍 〇 其次，如第1 8圖所示，以回蝕法蝕刻塗布性絕緣膜 1 8。此時，採用氧化矽膜3的蝕刻速度與塗布性絕緣膜 1 8的鈾刻速度成爲幾乎相同的條件，進行蝕刻直到塗布 性絕緣膜1 8幾乎完全被除去，使氧化矽膜3的表面平坦 化。接著，如前述第10圖所示，以CMP法硏磨氮化矽膜 2上的氧化矽膜3,在分離溝2, 2a的內部殘留氧化矽膜3 〇 從此雨後，與前述第1實施型態的第11圖以後所說 明的過程相同，因而省略其說明。 如此般，根據本第2實施型態，可以提高容易形成於 邊界BL或者元件形成區域DA之相對較大的分離溝2a內 所埋入的氧化矽膜3的表面之平坦性。此外，不需要在前 述第1實施型態中使用於氧化矽膜3的表面的平坦化之轉 印光阻劑圖案14之遮罩，因此與前述第1實施型態相比 可以抑制製造成本。 (第3實施型態） 本第3實施型態，使用第19圖〜第22圖說明形成前 述第1實施型態所說明的構造的場合之其他製造方法。 首先，如第19圖所示，將例如由p型單晶砂所構成 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） r ------裝-- (請先閱讀背面之注意事項再填寫本頁) 訂 線 經濟部智慧財產局員工消費合作社印製 -21 - 543183 A7 經濟部智慧財產局員工消費合作社印製 B7 五、發明説明（19) 的半導體基板1予以熱氧化，於其表面形成由膜厚2〜 3nm程度之薄的氧化矽膜所構成之閘絕緣膜1 9。其次， 於其上層以CVD法依序沉積膜厚50nm程度的第1矽膜 20以及120〜200nm程度之氮化矽膜21之後，以光阻劑 圖案爲遮罩依序乾蝕刻氮化矽膜21、第1矽膜20以及閘 絕緣膜19。上述第1矽膜20係由非晶質矽或者多結晶矽 所構成。接著除去上述光阻劑圖案之後，以氮化矽膜21 做爲遮罩乾蝕刻半導體基板1，藉以在半導體基板1上形 成深度0.3〜0.4// m程度的分離溝2, 2a。於虛擬區域FA 以使其全區域不成爲分離溝的方式設有第1虛擬圖案DP! 以及第2虛擬圖案DP2。 其次，雖未圖示，於半導體基板1之露出的表面上形 成10〜30nm程度的薄的氧化矽膜之後，如第20圖所示， 於半導體基板1上以CVD法或者電漿CVD法沉積磨厚 600〜700nm程度的氧化矽膜3。接著，如第21圖所示， 與例如前述第1實施型態之第8〜10圖所說明的製造方法 相同，在分離溝2, 2a的內部殘留氧化矽膜3。 其次，如第22圖所示，以使用熱磷酸之濕式蝕刻除 去氮化矽膜21。此時，不除去第1矽膜20，而作爲 CMOSFET C!、C2、C3之閘電極的一部份使用。其次，對 半導體基板1的η通道MISFET之形成區域離子注入供形 成Ρ型井4之用的ρ型不純物，對ρ通道MISFET之形成 區域離子注入供形成η型井5之用的η型不純物。進而， 雖未圖示，在通道區域離子注入不純物。此後，於半導體 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐） ^ -22- (請先閱讀背面之注意事項再填寫本頁) •裝· 、1Τ 線 經濟部智慧財產局員工消費合作社印製 543183 A7 B7 五、發明説明（20) 基板1上形成第2矽膜22,藉由第1矽膜20以及第2矽膜 22所構成的層積膜，構成CMOSFET C!、C2、C3之閘電極 〇 從此以後，與前述第1實施型態之第1 3圖以後之圖 所說明者相同，因而省略說明。 如此般，根據本第3實施型態，使用用於元件分離區 域IS的形成之第1矽膜作爲CMOSFET C!、C2、C3的閘電 極的一部份，可以防止由於被埋入元件分離區域IS的氧 化矽膜3的落入而導致分離溝的端部的圓弧所導致的汲極 電流一閘極電壓特性所產生的彎折。 (第4實施型態） 以下藉由第23及24圖說明本第4實施型態之其他虛 擬圖案的配置例。第23圖顯示邏輯積體電路裝置之其他 例之重要部位平面圖，第24圖係供說明虛擬圖案的間距 以及尺寸之用的平面圖。 如第23圖所示，與前述第1實施型態同樣，以虛線 所示之邊界BL的內側，係被形成半導體元件的元件形成 區域DA，於此區域被形成CMOSFET Cl·、C2、C3。進而邊 界BL的外側，係未被形成半導體元件的虛擬區域FA。 於虛擬區域FA，除了前述第1實施型態所說明的第 1虛擬圖案DP!以及第2虛擬圖案DP2以外，進而被配置 較此面積更大的長方形之第3虛擬圖案DP3。亦即’在虛 擬區域FA，被有規則的配置形狀、面積不同的3種類虛 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 裝 訂 線 (請先閱讀背面之注意事項再填寫本頁) -23- 543183 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（21) 擬圖案（第1虛擬圖案DP!、第2虛擬圖案DP2、第3虛 擬圖案DP3 )。上述第3虛擬圖案DP3，係以相當於主動 區域AC的長方形半導體島（第23圖中以相對較淡的網 狀陰影顯示）來構成。 如第24圖所示，第3虛擬圖案DP3之長邊尺寸Laa 以及短邊尺寸La，被設定爲較第2虛擬圖案DP2之一邊 尺寸Lb還要大，但相鄰的第3虛擬圖案DP3之間的間隔 尺寸，與相鄰的第2虛擬圖案DP2之間的間隔尺寸Sa相 同。 此外，第3虛擬圖案DP3之一邊尺寸，在行方向、列 方向同樣皆爲第2虛擬圖案DP2之一邊尺寸Lb加上間隔 尺寸Sa之後的圖案尺寸的整數倍，滿足 Laa + Sa = N 1 (Lb + Sa), La + Sa = N2x (Lb + Sa) ( Nl，N22 1 之 整數）之關係。藉此，可以有規則地在虛擬區域FA配置 複數尺寸不同的第1虛擬圖案DP!、第2虛擬圖案DP22以 及第3虛擬圖案DP3，即使在製作遮罩時之座標資料增加 ，也可以抑制計算機演算處理時間的增加。 第1虛擬圖案DP!、第2虛擬圖案DP2以及第3虛擬 圖案DP3之配置資料的製作，與在前述第1實施型態使用 第5圖之製程圖所說明的第1虛擬圖案DP!以及第2虛擬 圖案DP2之配置資料的製作方法同樣進行。 首先，求出第1虛擬圖案DP:、第2虛擬圖案DP2以 及第3虛擬圖案DP3之禁止配置區域（元件形成區域DA )。接著，將第3虛擬圖案DP3鋪設於虛擬區域FA的大 裝 訂 線 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -24- 543183 A7 經濟部智慧財產局員工消費合作社印製 B7五、發明説明（22) 部分。例如於半導體基板1的全面以第3間距製作網眼之 後，除去對第1虛擬圖案DP:、第2虛擬圖案DP2以及第 3虛擬圖案DP3之禁止配置區域施加的網眼。此後，對網 眼配置第3虛擬圖案DP;。又，此處所爲第3間距，係指 一邊對第3虛擬圖案DP3之長邊尺寸Laa加上間隔尺寸Sa 之圖案尺寸（Laa + Sa)，另一邊對第3虛擬圖案DP3之短 邊尺寸La加上間隔尺寸Sa之圖案尺寸（La + Sa)。 其次，求出第1虛擬圖案DP!之禁止配置區域。於第 1虛擬圖案DP!、第2虛擬圖案DP2以及第3虛擬圖案DP3 之禁止配置區域以外，再加上第3虛擬圖案DP3鋪設的區 域，作爲第1虛擬圖案DP!的禁止配置區域。接著，將第 1虛擬圖案DP!鋪設於虛擬區域FA。例如於半導體基板1 之全面以第1間距製作網眼之後，除去對第1虛擬圖案 DP!之禁止配置區域施加之網眼。此後，對網眼配置第1 虛擬圖案DP:。又，此處所謂的第1間距，係於第1虛擬 圖案DPi之一*邊尺寸La加上間隔尺寸Sa之圖案尺寸 (La+Sa)。 其次，求出第2虛擬圖案DP2之禁止配置區域。於第 1虛擬圖案DP!、第2虛擬圖案DP2以及第3虛擬圖案DP3 之禁止配置區域以外，再加上第1虛擬圖案DP!以及第3 虛擬圖案DP3鋪設的區域，作爲第2虛擬圖案DP2的禁止 配置區域。接著，將第2虛擬圖案DP2鋪設於虛擬區域 FA。例如於半導體基板1之全面以第2間距製作網眼之 後，除去對第2虛擬圖案DP2之禁止配置區域施加之網眼 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 25- 543183 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（23) 。此後，對網眼配置第2虛擬圖案DP2。又，此處所謂的 第2間距，係於第2虛擬圖案DP2之一邊尺寸Lb加上間 隔尺寸Sa之圖案尺寸（Lb + Sa)。 如此般，根據本第1實施型態，虛擬圖案不拘於其面 積大小，可以選擇任意的形狀，此外可以組合3種類或者 更多的虛擬圖案。藉此，增加虛擬圖案的配置自由度，可 以提高被埋入分離溝2，2a內的氧化矽膜3的表面的平坦 性。進而，藉由增加相對面積大的虛擬圖案DP3的配置數 ，可以抑制遮罩的資料量的增加。 (第5實施型態） 根據第25〜27圖說明本第5實施型態之虛擬圖案之 配置例。第25圖係表示配線之虛擬圖案之一例之要部平 面圖。第26圖係用以說明配線之虛擬圖案之間距以及尺 寸之平面圖。第27圖係表示於配線採用虛擬圖案之邏輯 積體電路裝置之一例之要部剖面圖。 供克服起因於配線製程之表面高低差之不良情形的方 法之一在於配線虛擬方式。此方式，係把與配線相同的材 料所構成之虛擬圖案（導電島）鋪設於配線之間的方法， 包覆配線的絕緣膜的平坦化，進而對於表面高低差的緩和 皆係有效的手段。以下使用第5實施型態說明適用於本發 明之此配線虛擬方式。 如第25圖所示，以虛線顯示之邊界BL的內側，係 被形成配線ML的元件形成區域DA，邊界BL的外側係未 裝 訂 線 C請先閲讀背面之注意事項再填寫本頁} 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -26- 543183 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（24) 被形成配線ML的虛擬區域FA。 在虛擬區域FA，被規則地配置與配線ML相同的導 電層所構成的複數相對面積較大的第1虛擬配線DML·以 及複數相對面積較小的第2虛擬配線DML2。 如第26圖所示，虛擬區域FA之中相對佔有較寬廣 面積的第1虛擬配線DMLi，係以長邊的尺寸爲Lea，短 邊的尺寸爲Lc的長方形導電島（第25圖中，以相對較淡 色的網狀陰影線所表示）所構成，第2虛擬配線DML2， 係以一邊的尺寸在行方向、列方向皆爲Ld的正方形導電 島（第25圖中，以相對較濃色的網狀陰影線所表示）所 構成。 此外，相鄰的第1虛擬配線DML:之間的行間間隔尺 寸與相鄰的第2虛擬配線DML2之間的行間間隔尺寸被設 定爲相同的間隔尺寸Sc，相鄰的第1虛擬配線DML!之間 的列間間隔尺寸，與相鄰的第2虛擬配線DML2之間的列 間間隔尺寸被設定爲相同的間隔尺寸Sd。第1虛擬配線 DML!之寬幅Lea、Lc以及第2虛擬配線DML2之寬幅Ld ，爲平版印刷技術以及乾鈾刻技術所要求的最小線幅以上 ，間隔Sc，Sd爲平版印刷技術以及乾蝕刻技術所要求的 最小線幅以上。 此處，第1虛擬配線DML·之長邊尺寸Lea加上間隔 尺寸Sc的圖案尺寸，爲第2虛擬配線DML2之一邊尺寸 Ld加上間隔尺寸Sc的圖案尺寸的整數倍，滿足 Lca + Sc = N(Ld + Sc) (NS 1之整數）的關係。同樣地，第1虛 裝 訂 線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 27 - 543183 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（25) 擬配線DMLi之短邊尺寸Lc加上間隔尺寸Sd的圖案尺寸 ，爲第2虛擬配線DML2之一邊尺寸Ld加上間隔尺寸Sc 的圖案尺寸的整數倍，滿足Lc + Sc = N(Ld + Sd) (N — 1之整 數）的關係。 第27圖顯示適用本第5實施型態之配線虛擬方式之 邏輯積體電路裝置之一例。 例如，覆蓋前述第1實施型態之第2圖所記載之 CMOSFET C!、C2、C3形成層間絕緣膜1〇，於層間絕緣膜 1 0上，被形成第1層配線17。層間絕緣膜1 〇的表面藉由 CMP法或者回蝕法等使其平坦化。進而，第1層配線17 藉由層間絕緣膜23覆蓋。層間絕緣膜23的表面藉由回鈾 法等使其平坦化。 於層間絕緣膜23的上層，被形成第2層配線以及虛 擬配線25 ·此處，虛擬配線25，例如使用前述第1虛擬配 線DML·以及前述第2虛擬配線DML2。第2層配線24以 及虛擬配線25 ’係由同一材料以同一製程形成的。做爲 材料，例如可以使用鋁或者銅等金屬。 第2層配線24以及虛擬配線25係藉由層間絕緣膜 2 6覆蓋。層間絕緣膜2 6例如係由氧化砂膜、S〇G (s p i η ο η glass)以及氧化矽膜所構成的層積膜，上述氧化矽膜可以 使用 TE〇S(tetra-ethyl-ortho-silicate; Si(〇C2H5)〇與臭氧作 爲來源氣體以電漿CVD法沉積之TEOS氧化膜。層間絕 緣膜26的表面，係藉由CMP法硏磨者，藉由使用虛擬配 線25 (第1虛擬配線DML!、第2虛擬配線DML2 )，使 1 .-----批衣-- (請先閲讀背面之注意事項再填寫本頁) 線· 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -28- 543183 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明（26) 其表面平坦化。 進而，於層間絕緣膜26的上層形成第3層配線27， 雖未圖示，被形成最上層絕緣膜之鈍化膜。 又，在本第5實施型態，雖在第2層配線24的形成 製程配置虛擬配線，但在第1層配線17或者第3層配線 27之形成製程配置虛擬配線亦可。此外，形成較第3層 配線27更爲上層的配線的場合，在這些配線的形成製程 配置虛擬配線亦可。 如此般，根據本第5實施型態，藉由使用相對面積較 大的第1虛擬配線DML!與相對面積較小的第2虛擬配線 DML2，可以於虛擬區域FA之全區域配置虛擬配線25， 提高第2層配線24之上層所形成的層間絕緣膜26的表面 平坦性。進而，虛擬區域FA之中相對較寬廣的區域係以 相對面積較大的第1虛擬配線DML!來佔有，相對面積較小 的第2虛擬配線DML2的配置數相對變少，可以抑制遮罩 的資料量的增加。 以上，根據發明之實施型態具體說明本案發明人所完 成之發明，但本發明並不以前述實施型態爲限定，在不逸 脫其要旨的範圍當然可以進行種種變更。 例如在前述實施型態，使虛擬圖案的形狀爲正方形或 長方形，但並不以此爲限，也可以是三角形系、梯形、圓 形或者其他多角形亦可。 發明之效果 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） --.--^-----裝------訂------線 (請先閱讀背面之注意事項再填寫本頁) -29- 543183 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（27) 本案所揭示的發明之中，藉由具有代表性者所可得到 的效果簡單說明如下。 根據本發明，藉由配置至少2虛擬圖案群，可以提高 被埋入複數凹部的零件表面的平坦性。 進而，虛擬區域之中相對較寬廣的區域係以相對面積 較大的虛擬圖案來佔有，可以抑制製作遮罩時之座標資料 量的增加抑制遮罩製作所需要的時間增加。藉此，不增力口 半導體裝置的製造製程所需要的時間，而可以提高埋入複 數凹部的零件表面的平坦性。 圖面之簡單說明 第1圖係表示本實施型態1之邏輯積體電路裝置之一 例之要部平面圖。 弟2圖係表不第1圖之A— A線之剖面圖。 第3圖（a)、（b)係用以說明虛擬圖案之間隔以及尺寸 之平面圖。 第4圖係用以說明虛擬圖案之配置之一例之平面圖。 第5圖係表示虛擬圖案之作成方法之一例之製程圖。 第6圖係按製程順序表示本實施型態1之邏輯積體電 路裝置之製造方法之一例之半導體基板之要部剖面圖。 第7圖係按製程順序表示本實施型態1之邏輯積體電 路裝置之製造方法之一例之半導體基板之要部剖面圖。 第8圖係按製程順序表示本實施型態1之邏輯積體電 路裝置之製造方法之一例之半導體基板之要部剖面圖。 (請先閱讀背面之注意事項再填寫本頁) 裝· 、11 線 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -30- 543183 A7 經濟部智慧財產局員工消費合作社印製 五、發明説明（28) 第9圖係按製程順序表示本實施型態1之邏輯_ 路裝置之製造方法之一例之半導體基板之要部剖面圖。 第1 0圖係按製程順序表示本實施型態1之邏輯_ p 電路裝置之製造方法之一例之半導體基板之要部剖面H。 第1 1圖係按製程順序表示本實施型態1之邏輯_ _ 電路裝置之製造方法之一例之半導體基板之要部剖面w。 第1 2圖係按製程順序表示本實施型態1之邏輯體 電路裝置之製造方法之一例之半導體基板之要部剖g ^ 第1 3圖係按製程順序表示本實施型態1之^ 電路裝置之製造方法之一例之半導體基板之要部gfJ _ η ^ 第1 4圖係按製程順序表示本實施型態1之^ 電路裝置之製造方法之一例之半導體基板之要部gfJ胃 第1 5圖係按製程順序表示本實施型態1之___ _ 電路裝置之製造方法之一例之半導體基板之要部剖_ _ 第1 6圖係按製程順序表示本實施型態1之纖_ 、耳憤體 電路裝置之製造方法之一例之半導體基板之要部窗】_ _ 第1 7圖係按製程順序表示本實施型態2之纖^ 電路裝置之製造方法之一例之半導體基板之要部卿& & '^口Μ 面圖。 第1 8圖係按製程順序表示本實施型態2之_ % 心雜積體 電路裝置之製造方法之一例之半導體基板之要部_ _ 第19圖係按製程順序表示本實施型態3之擁^ = < _ te[積體 電路裝置之製造方法之一例之半導體基板之要Μ & & _ d面圖。 第20圖係按製程順序表示本實施型態3之@ ^ < _ _積體 電路裝置之製造方法之一例之半導體基板之要gK ^ > 口丨〗4面圖。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁} -裝 -訂 線 -31 - 543183 A7 B7 五、發明説明（29) 第2 1圖係按製程順序表示本實施型態3之邏輯積體 電路裝置之製造方法之一例之半導體基板之要部剖面圖。 第22圖係按製程順序表示本實施型態3之邏輯積體 電路裝置之製造方法之一例之半導體基板之要部剖面圖。 第23圖係表示本實施型態4之其他之邏輯積體電路 裝置之一例之要部平面圖。 第24圖（a)、（b)係用以說明虛擬圖案之間距以及尺寸 之平面圖。 第25圖係表示本實施型態5之配線之虛擬圖案之一 例之要部平面圖。 第26圖（a)、（b)係用以說明配線之虛擬圖案之間距以 及尺寸之平面圖。 第27圖係表示於本實施型態5之配線採用虛擬圖案 之逮fe*積體電路裝置之一例之要部剖面圖。 第28圖係表示本發明者檢討後之第1虛擬圖案之配 置方法之平面圖。 第29圖係表示本發明者檢討後之第2虛擬圖案之配 置方法之平面圖。 符號說明 ：--'-----裝-- (請先閲讀背面之注意事項再填寫本頁) 訂 線 經濟部智慧財產局員工消費合作社印製 1 半導體基板 2 分離溝 2a 分離溝 3 氧化矽膜 本紙張尺度適用中國國家標準（CNS ) A4規格（2ι〇Χ297公釐） -32- 543183 A7 B7 五、發明説明（30) 經濟部智慧財產局員工消費合作社印製 4 P型井 5 n型井 6 閘 絕 緣 膜 7 閘 電 極 8 側 壁 間 隔 鍵 9a 源 極 、 汲 極 擴 張 區 域 9b 源 極 Λ 汲 極 擴 散 丨品‘ 域 10 層 間 絕 緣 膜 11 接 觸 孔 12 氧 化 矽 膜 13 氮 化 矽 膜 14 光 阻 圖 案 15a 源 極 Λ 汲 極 擴 張 區 域 15b 源 極 Λ 汲 極 擴 散 區 域 16 插 頭 17 第 1 層 配 線 18 塗 佈 性 絕 緣 膜 19 閘 絕 緣 膜 20 第 1 矽 膜 21 氮 化 矽 膜 22 第 2 矽 膜 23 層 間 絕 緣 膜 24 第 2 層 配 線 25 虛 擬 配 線 (請先閲讀背面之注意事項再填寫本頁) 裝· 、11 線_ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -33- 543183 A7 B7 五、發明説明（31) 26 層 間 絕 緣 膜 27 第 3 層 配 線 DA 元 件 形 成 區 域 FA 虛 擬 區 域 AC 主 動 區 域 IS 元 件 分 離 區 域 BL 邊 界 ML 配 線 DPi 第 1 虛 擬 圖 案 DP2 第 2 虛 擬 圖 案 DPi 第 3 虛 擬 圖 案 DML1 第 1 虛 擬 配 線 DML2 第 2 虛 擬 配 線 DPA1 虛 擬 圖 案 DPA2 虛 擬 圖 案 Cl 互 補 型 金 屬 氧 C2 互 補 型 金 屬 氧 C3 互 補 型 金 屬 氧 (請先閱讀背面之注意事項再填寫本頁) •裝·
、1T 線 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） -34-

Claims (1)

  1. 543183 A8 B8 C8 D8 六、申請專利範圍 1 1、 一種半導體裝置，具有在半導體基板之主面上電 路元件藉由邊界規定之元件形成區域，與未形成有鄰接於 前述邊界之電路元件之虛擬區域，其特徵爲： 前述虛擬區域至少具有兩個虛擬圖案群，在各個虛擬 圖案群，平面上所佔有之形狀互爲同一形狀以及互爲同一 尺寸之複數個圖案是相互間隔爲行列狀而配置，前述複數 個圖案之行方向及/或列方向之尺寸於前述各個虛擬圖案 群之間不同。 2、 如申請專利範圍第1項之半導體裝置，其中· 前述各個虛擬圖案群之中構成第1虛擬圖案群之複數 個圖案之行方向及/或列方向之尺寸在最小之情況下，合 計前述第1虛擬圖案群中的1個圖案之一邊之尺寸與鄰接 之圖案間之間隔尺寸的尺寸，在行方向以及列方向都被規 定爲合計其他虛擬圖案群中的丨個圖案之一邊之尺寸與鄰 接之圖案間之間隔尺寸的尺寸之整數分之一而成。 3、 如申請專利範圍第1或2項之半導體裝置，其中 鄰接之圖案間之行方向之間隔尺寸於前述各個虛擬圖 案群之間係相同，鄰接之圖案間之列方向之間隔尺寸於前 述各個虛擬圖案群之間係相同。 4、 如申請專利範圍第1或2項之半導體裝置，其中 前述複數個圖案之形狀係正方形或長方形。 5、 如申請專利範圍第1或2項之半導體裝置，其中 前述複數個圖案係藉由形成於前述半導體基板之主面 之分離溝而被相互分離之半導體島。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 裝· 訂 綉 經濟部智慧財產局員工消費合作社印製 -35- 543183 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8六、申請專利範圍 2 6、 如申請專利範圍第1或2項之半導體裝置，其中 前述複數個圖案係由與設置於前述半導體基板之主面 上之配線相同之導電層所形成之導電體島。 7、 一種半導體裝置，具有在半導體基板之主面上電 路元件藉由邊界規定之元件形成區域，與未形成有鄰接於 前述邊界之電路元件之虛擬區域，其特徵爲： 前述虛擬區域至少具有兩個虛擬圖案群，在各個虛擬 圖案群，平面上所佔有之形狀互爲同一形狀以及互爲同一 尺寸之複數個半導體島係藉由埋入有絕緣膜之分離溝而被 相互間隔成行列狀而配置，前述複數個半導體島之行方向 及/或列方向之尺寸於前述各個虛擬圖案群之間不同。 8、 一種半導體裝置，具有在半導體基板之主面上配 線藉由邊界規定之元件形成區域，與未形成有鄰接於前述 邊界之配線之虛擬區域，其特徵爲： 前述虛擬區域至少具有兩個虛擬圖案群，在各個虛擬 圖案群，平面上所佔有之形狀互爲同一形狀以及互爲同一 尺寸；由與前述配線相同之導電層所形成之複數個導電島 ，其間係藉由絕緣膜相互間隔成行列狀而配置，前述複數 個導電島之行方向及/或列方向之尺寸於前述各個虛擬圖 案群之間不同。 9、 一種半導體裝置之製造方法，形成有電路元件之 元件形成區域與未形成電路元件之虛擬區域藉由邊界規定 ，於前述虛擬區域至少形成兩個虛擬圖案群，其特徵包含 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -36 - 543183 A8 B8 C8 D8 六、申請專利範圍 3 (請先閱讀背面之注意事項再填寫本頁) (a)在半導體基板之主面形成規定前述元件形成區 域之主動區域之第1分離溝，與將構成前述虛擬區域之前 述各個虛擬圖案群之複數個半導體島分割成行列狀之第2 分離溝之製程，與 (b )以埋入前述第1分離溝以及前述第2分離溝之 方式，覆蓋前述元件形成區域以及前述虛擬區域而丨几積絕 緣膜之製程，與 (c )硏磨前述絕緣膜除去前述第1分離溝以及前述 第2分離溝之外部之前述絕緣膜之製程； 在前述各個虛擬圖案群形成有平面上所佔有之形狀互 爲同一形狀以及互爲同一尺寸之前述複數個半導體島’而 前述複數個半導體島之行方向及/或列方向之尺寸於前述 各個虛擬圖案群之間不同。 1 〇、如申請專利範圍第9項之半導體裝置之製造方法 ，其中 經濟部智慧財產局員工消費合作社印製 更包含在前述（c)製程之前，形成覆蓋相對寬廣之 分離溝之光阻圖案，鈾刻未被該光阻圖案所覆蓋之前述絕 緣膜之上部之製程。 i i、一種半導體裝置之製造方法，形成有電路元件之 元件形成區域與未形成電路元件之虛擬區域藉由邊界規定 ，而於前述虛擬區域至少形成兩個虛擬圖案群，其特徵包 含： (a)在半導體基板之主面形成規定前述元件形成區 域之主動區域之第1分離溝，與將構成前述虛擬區域之前 本^張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -37- 543183 A8 B8 C8 D8 六、申請專利範圍 4 述各個虛擬圖案群之複數個半導體島分割成行列狀之第2 分離溝之製程，與 (b )以埋入前述第1分離溝以及前述第2分離溝之 方式，覆蓋前述元件形成區域以及前述虛擬區域沉積絕緣 膜之後，於前述絕緣膜之上層沉積塗佈性絕緣膜之製程’ 與 (c )以回蝕法除去前述塗佈性絕緣膜，再平坦化前 述絕緣膜之表面之製程； (d )硏磨前述絕緣膜除去前述第1分離溝以及前述 第2分離溝之外部之前述絕緣膜之製程； 在前述各個虛擬圖案群形成有平面上所佔有之形狀互 爲同一形狀以及互爲同一尺寸之前述複數個半導體島，而 前述複數個半導體島之行方向及/或列方向之尺寸於前述 各個虛擬圖案群之間不同。 1 2、一種半導體裝置之製造方法，形成有電路元件之 元件形成區域與未形成有電路元件之虛擬區域藉由邊界規 定，於前述虛擬區域至少形成兩個虛擬圖案群，其特徵包 含： (a )在半導體基板上沉積構成閘絕緣膜之第1絕緣 膜，第1矽膜以及第2絕緣膜之製程，與 (b )蝕刻前述第2絕緣膜、前述第1矽膜、前述第 1絕緣膜以及前述半導體基板，形成規定前述元件形成區 域之主動區域之第1分離溝，與將構成前述虛擬區域之前 述各個虛擬圖案群之複數個半導體島分割成行列狀之第2 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） ----------^-- (請先閲讀背面之注意事項再填寫本頁) 、1T 綉 經濟部智慧財產局員工消費合作社印製 -38- 543183 A8 B8 C8 D8 _ 六、申請專利範圍 5 分離溝之製程，與 (c)以埋入前述第1分離溝以及前述第2分離溝之 方式，覆蓋前述元件形成區域以及前述虛擬區域並沉積第 3絕緣膜之製程，與 (d )硏磨前述第3絕緣膜除去前述第1分離溝以及 前述第2分離溝之外部之前述第3絕緣膜之製程’與 (e )在除去前述第2絕緣膜後，於前述半導體基板 上沉積第2矽膜之製程，與 (f )加工前述第2矽膜以及前述第1矽膜，形成閘 電極之製程； 於前述各個虛擬圖案群形成有平面上所佔有之形狀互 爲同一形狀以及互爲同一尺寸之前述複數個半導體島’而 前述複數個半導體島之行方向及/或列方向之尺寸於前述 各個虛擬圖案群之間不同。 1 3、如申請專利範圍第9，1 0，11或1 2項中任一項 之半導體裝置之製造方法，其中 前述各個虛擬圖案群之中構成第1虛擬圖案群之複數 個半導體島之行方向及/或列方向之尺寸爲最小之情況下 ，合計前述第1虛擬圖案群中的1個半導體島之一邊之尺 寸與鄰接之半導體島間之間隔尺寸之尺寸，在行方向以及 列方向都被規定爲合計其他虛擬圖案群中的1個半導體島 之一邊之尺寸與鄰接之半導體島間之間隔尺寸之尺寸之整 數分之一而成。 14、如申請專利範圍第9，10或1 1項中任一項之半 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) -裝· 訂 絲- 經濟部智慧財產局員工消費合作社印製 -39- 543183 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 ___D8六、申請專利範圍 6 導體裝置之製造方法，其中 於前述絕緣膜之下係從下層依序形成氧化矽膜以及氮 化矽膜；前述氮化矽膜係作爲前述絕緣膜之硏磨製程中之 中止層之功能。 1 5、如申請專利範圍第1 2項之半導體裝置之製造方 法，其中 前述第2絕緣膜係由氮化矽膜所構成；前述第2絕緣 膜係作爲前述第3絕緣膜之硏磨製程中之中止層之功能。 1 6、一種半導體元件之製造方法，形成有配線之'元件 形成區域與未形成有配線之虛擬區域藉由邊界規定，而於 前述虛擬區域至少形成兩個虛擬圖案群，其特徵包含： (a )形成沉積於半導體基板上之導電膜，於前述元 件形成區域形成配線，於前述虛擬區域形成配置構成前述 各個虛擬圖案群的行列狀之複數個導電島之製程，與 (b )覆蓋前述配線以及前述複數個導電島沉積絕緣 膜之製程，與 (c )平坦化前述絕緣膜之表面之製程； 於前述各個虛擬圖案群配置有平面上所佔有之形狀互 爲相同之形狀以及互爲相同之尺寸之前述複數個導電島， 而前述複數個導電島之行方向及/或列方向之尺寸於前述 各個虛擬圖案群之間不同。 17、如申請專利範圍第16項之半導體裝置之製造方 法，其中 前述各個虛擬圖案群之中構成第1虛擬圖案群之複數 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) -裝· 、1T 絲 -40 - 543183 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 7 個導電島之行方向及/或列方向之尺寸爲最小之情況下’ 合計前述第1虛擬圖案群中的1個導電島之一邊之尺寸與 鄰接之導電島間之間隔尺寸之尺寸，在行方向以及列方向 都被規定爲合計其他虛擬圖案群之1個導電島之一邊之尺 寸與鄰接之導電島間之間隔尺寸之尺寸之整數分之一而成 〇 18、一種半導體裝置之設計方法，具有在半導體基板 之主面上電路元件藉由邊界規定之元件形成區域，與未形 成有鄰接於前述邊界之電路元件之虛擬區域； 前述虛擬區域至少具有兩個虛擬圖案群，在各個虛擬 圖案群，平面上所佔有之形狀互爲相同之形狀以及互爲相 同之尺寸之複數個圖案被相互間隔成行列狀而配置，前述 複數個圖案之行方向及/或列方向之尺寸於前述各個虛擬 圖案群之間不同，其特徵爲： 在前述元件形成區域與前述虛擬區域藉由邊界規定之 後，包含於前述每一各個虛擬圖案群配置複數個圖案之製 程； 前述每一各個虛擬圖案群都作成合計構成該虛擬圖案 群之圖案之一邊之尺寸與鄰接之圖案間之間隔尺寸之尺寸 之網眼，並於圖案配置禁止區域以外之前述網眼內配置圖 案。 1 9、如申請專利範圍第1 8項之半導體裝置之設計方 法，其中 前述各個虛擬圖案群之中構成第1虛擬圖案群之複數 (請先閱讀背面之注意事項再填寫本頁) -裝- 訂 綉 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -41 - 543183 A8 B8 C8 D8 六、申請專利範圍 8 個圖案之行方向及/或列方向之尺寸爲最小之情況下，合 計前述第1虛擬圖案群中的1個圖案之一邊之尺寸與鄰接 之圖案間之間隔尺寸之尺寸，在行方向以及列方向都被規 定爲合計其他虛擬圖案群中的1個圖案中的一邊之尺寸與 鄰接之圖案間之間隔尺寸所合計之尺寸之整數分之一而成 〇 20、如申請專利範圍第18或19項之半導體裝置之設 計方法，其中鄰接之圖案間之行方向之間隔尺寸於前述各 個虛擬圖案群之間相同，而鄰接之圖案間之列方向之間隔 尺寸於前述各個虛擬圖案群之間相同。 2 1、如申請專利範圍第1 8或1 9項之半導體裝置之設 計方法，其中 前述複數個圖案之形狀係正方形或長方形。 (請先閱讀背面之注意事項再填寫本頁) 裝· 訂 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -42-
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