KR20070115849A - 반도체장치 및 그 제조방법과 설계방법 - Google Patents

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코우조우 와타나베
히로히코 야마모토
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가부시키가이샤 히타치세이사쿠쇼
가부시키가이샤 히타치초에루.에스.아이.시스테무즈
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Abstract

제조공정시간의 증가를 초래하지 않고, 복수의 오목부에 매립된 부재표면의 평탄성을 향상할 수 있는 기술을 제공한다.
상대적으로 면적이 큰 제1더미패턴(DP1)과 상대적으로 면적이 작은 제2더미패턴(DP2)을 더미영역(FA)에 배치함으로써, 소자형성영역(DA)과 더미영역(FA)과의 경계(BL) 근처까지 더미패턴을 배치할 수 있다. 그러므로써, 분리홈 내에 매립된 산화실리콘막의 표면의 평탄성을 더미영역(FA)의 전역에서 향상할 수 있다. 또한, 더미영역(FA) 중 상대적으로 넓은 영역을 상기 제1더미패턴(DP1)으로 점유함으로써, 마스크의 데이터양의 증가를 억제할 수 있다.
더미패턴, 더미영역, 활성영역, 소자분리영역, 배선, 분리홈

Description

반도체장치 및 그 제조방법과 설계방법{A SEMICONDUCTOR DEVICE AND A METHOD OF MANUFACTURING THE SAME AND DESIGNING THE SAME}
본 발명은 반도체장치 및 그 제조기술에 관한 것으로, 특히, 그 제조공정에 CMP(chemical mechanical polishing)법을 이용한 평탄화 공정을 포함하는 반도체장치에 적용하는 유용한 기술에 관한 것이다.
인접하는 반도체 소자를 서로 전기적으로 분리하는 아이솔레이션의 하나로, 소자분리영역이 되는 반도체기판에 홈을 만들어, 여기에 절연막을 매립함으로써 형성되는 트렌치 아이솔레이션(trench isolation)이 있다.
상기 트렌치 아이솔레이션은, 예컨대 이하의 방법으로 형성된다. 먼저, 반도체기판의 소자분리영역에 드라이 에칭에 의해, 예컨대 0.4㎛ 정도의 깊이로 홈을 형성하고, 이어서 반도체기판에 열산화처리를 시행함으로써, 반도체기판이 노출하고 있는 표면에, 예컨대 20㎚ 정도의 두께로 제1절연막을 형성한다. 이후, 반도체기판 상에 제2절연막을 퇴적하여 홈의 내부를 매립한 후, 이 제2절연막의 표면을, 예컨대 CMP법으로 연마함으로써 홈의 외부의 제2절연막을 제거하여 홈의 내부에만 제2절연막을 남김으로써 트렌치 아이솔레이션이 형성된다.
그런데, 소자분리영역의 폭이 상대적으로 크게 되면, CMP공정에서 국소적으로 제2절연막의 연마가 빠르게 되며, 홈의 중앙부가 패이는, 이른바 디싱(dishing)현상이 발생하기 쉽게 된다. 그러나, 이 디싱현상을 억제하여 소자분리영역에서의 제2절연막의 표면의 평탄성을 향상하는 방법으로서는, 몇개의 방법이 제안되어 있어, 그중 하나로 더미패턴을 설정하는 방법이 있다.
예컨대, USP 5,885,856의 대응 일본출원인 일본 특개평 10-92921호 공보에는, 액티브 디바이스가 없는 부분과 액티브 디바이스가 있는 부분과의 점유밀도가 같게 되도록, 각 더미 구조체가 액티브 디바이스가 없는 부분에 배치되며, 그러므로써 반도체기판의 표면에 걸쳐 연마속도를 균등하게 하는 방법이 개시되어 있다.
또, 본 발명자는 소자분리영역에 규칙적으로 더미패턴을 배치하는 방법에 대해서 검토했다. 이하는, 본 발명자들에 의해 검토된 기술로서, 그 개요는 다음과 같다.
도 28은, 본 발명자가 검토한 제1의 더미패턴 배치방법을 나타낸다. 반도체 소자가 형성되는 소자형성영역(도면 중, 파선틀 내의 영역)(DA) 이외의 반도체 소자가 형성되지 않는 더미영역(도면 중, 파선틀 외의 영역)(FA)에, 복수의 더미패턴(DPA1)이 규칙적으로 배치되어 있다. 복수의 더미패턴(DPA1)은 동일형상, 동일치수이며, 이들이 더미영역(FA)에 동일간격으로 전면에 배치되어 있다.
활성영역(AC) 이외의 소자형성영역(DA) 및 더미영역(FA)이 소자분리영역(IS)이며, 통상은 이 분리영역(IS) 전체에 트렌치 아이솔레이션이 형성된다. 이 때문 에, 특히 활성영역(AC)에서 먼 더미영역(FA)에 있어서, 상기 CMP공정에서의 디싱이 발생하기 쉬워, 매립 절연막의 표면의 평탄성이 얻기 어렵다는 문제가 있었다. 그러나, 복수의 더미패턴(DP1)을 배치함으로써, 더미영역(FA)에서의 디싱을 방지하는 것이 가능하게 되어, 더미영역(FA)에서의 매립 절연막의 표면의 평탄성을 향상시킬 수 있다.
도 29는, 본 발명자가 검토한 제2의 더미패턴 배치방법을 나타낸다. 상기 도 28과 마찬가지로, 반도체 소자가 형성되는 소자형성영역(DA) 이외의 반도체 소자가 형성되지 않는 더미영역(FA)에, 복수의 더미패턴(DPA2)이 규칙적으로 배치되어 있어, 더미영역(FA)에서의 디싱을 방지하는 것이 가능하다. 더미패턴(DPA2)의 치수는, 상기 더미패턴(DPA1)의 치수와 비교하여 작고, 소자형성영역(DA)과 더미영역(FA)과의 경계(BL)(도면 중, 사각틀속의 점선으로 나타낸다) 근처의 더미영역(FA)에 까지, 더미패턴(DPA2)을 배치할 수 있다.
그러나, 본 발명자들이 검토한 바, 상기 액티브 디바이스가 없는 부분에 더미 구조체를 배치하는 경우, 그 더미 구조체 중에는 형상이 복잡하게 되는 것이 있으며, 특히 구획하고 있는 더미 구조체의 내부에 절연막이 완전하게 매립되지 않는 다는 문제가 생겼다. 또, 형성하기에는 너무 작은 더미 구조체를 제거하는 공정이 필요함으로, 제조공정에 필요한 시간이 증가하는 것도 생각되었다.
또한, 상기 제1의 더미패턴 배치방법 및 상기 제2의 더미패턴 배치방법에 있어서는, 이하의 과제가 있다는 것을 본 발명자는 발견하였다.
먼저, 제1의 더미패턴 배치방법에서는, 더미패턴(DPA1)의 치수가 상대적으로 크므로, 소자형성영역(DA)과 더미영역(FA)과의 경계(BL)에 가까운 더미영역(FA)에 있어서, 더미패턴(DPA1)을 배치할 수 없는 영역이 발생하고, 이 영역이 상대적으로 넓게 된 경우에는, 디싱이 발생하는 것이 명백하게 되었다.
제2의 더미패턴 배치방법에서는, 더미패턴(DPA2)의 치수가 상대적으로 작으므로, 소자형성영역(DA)과 더미영역(FA)과의 경계(BL) 근처까지 더미패턴(DPA2)을 배치할 수 있다. 그러므로써, 상기 더미패턴(DPA1)이 배치되지 않은 영역에도, 더미패턴(DPA2)을 배치할 수 있음으로, 제2의 더미패턴 배치방법에서는 제1의 더미패턴 배치방법과 비교하여, 경계(BL)에 가까운 더미영역(FA)에 까지 매립 절연막의 표면의 평탄성을 향상할 수 있다.
그러나, 제2의 더미패턴 배치방법을 이용하면, 더미영역(FA)에 배치되는 더미패턴(DPA2)의 수가 많게 되어, 마스크를 작성할 때의 좌표 데이터양이 현저하게 증가하여 버린다. 그러므로써, 계산기에서의 연산처리시간이 증가하고, 또한 마스크기판 상에 패턴을 묘화(描畵)하는 시간이 증가하므로, 마스크 작성의 스루풋이 현저하게 저하한다는 문제가 발생한다. 특히, ASIC(application specific integrated circuit : 특정용도를 위한 집적회로)에, 제2의 더미패턴 배치방법을 채용하면, 마스크의 작성에 필요한 시간이 증가하므로, 단기간에서의 ASIC의 개발에 지장을 초래하는 문제가 있다.
본 발명의 목적은, 복수의 오목부에 매립된 부재표면의 평탄성을 향상할 수 있는 기술을 제공하는데 있다.
또, 본 발명의 목적은, 반도체장치의 제조공정에 필요한 시간을 증가시키지 않고, 복수의 오목부에 매립된 부재표면의 평탄성을 향상시킬 수 있는 기술을 제공하는데 있다.
본 발명의 상기 및 그 이외의 다른 목적과 신규한 특징은, 본 명세서의 기술 및 첨부도면에서 명백하게 될 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단하게 설명하면, 다음과 같다.
(1) 본 발명의 반도체장치는, 회로소자가 경계에 의해 규정된 소자형성영역과, 경계에 인접하는 회로소자가 형성되지 않는 더미영역으로 이루어지며, 더미영역은 적어도 2개의 더미패턴군을 가지며, 각각의 더미패턴군에는, 평면적으로 점유하는 형상이 서로 동일형상 및 서로 동일치수의 복수의 더미패턴이 서로 행렬모양으로 떨어져 배치되어 있으며, 복수의 더미패턴의 행방향 및/ 또는 열방향의 치수가 각각의 더미패턴군의 사이에서 다른 것이다.
(2) 본 발명의 반도체장치의 제조방법은, 회로소자가 형성되는 소자형성영역 과, 회로소자가 형성되지 않는 더미영역이 경계에 의해 규정되고, 더미영역에 적어도 2개의 더미패턴군을 형성하는 반도체장치의 제조방법으로서,
반도체기판의 주면에, 소자형성영역의 확성영역을 규정하는 제1분리홈과, 더미영역의 각각의 더미패턴군을 이루는 복수의 더미패턴을 행렬모양으로 분할하는 제2분리홈을 형성하는 공정과, 제1분리홈 및 제2분리홈을 매립하듯이, 소자형성영역 및 더미영역을 덮어 절연막을 퇴적하는 공정과, 절연막의 표면을 연마하여 제1분리홈 및 제2분리홈의 외부의 절연막을 제거하는 공정을 가지고, 각각의 더미패턴군에는, 평면적으로 점유하는 형상이 서로 동일형상 및 서로 동일치수의 복수의 더미패턴이 형성되지만, 더미패턴의 행방향 및/ 또는 열방향의 치수는 각각의 더미패턴군의 사이에서 다른 것이다.
(3) 본 발명의 반도체장치의 설계방법은, 회로소자가 경계에 의해 규정된 소자형성영역과, 경계에 인접하는 회로소자가 형성되지 않는 더미영역으로 이루어지며, 더미영역은 적어도 2개의 더미패턴군을 가지고, 각각의 더미패턴군에는, 평면적으로 점유하는 형상이 서로 동일형상 및 동일치수의 복수의 더미패턴이 서로 행렬모양으로 떨어져 배치되어 있으며, 복수의 더미패턴의 행방향 및/ 또는 열방향의 치수가 각각의 더미패턴군의 사이에서 다른 반도체장치의 설계방법으로서,
소자형성영역과 더미영역을 경계에 의해 규정한 후에, 각각의 더미패턴군 마다 복수의 더미패턴을 배치하는 공정을 포함하고, 각각의 더미패턴군 마다, 그 더미패턴군을 구성하는 더미패턴의 일변의 치수와 인접하는 더미패턴 사이의 스페이스 치수를 합친 치수의 메시를 작성하여, 더미패턴 배치금지영역 이외의 메시 내에 더미패턴을 배치하는 것이다.
상기 수단에 의하면, 소자형성영역과 더미영역과의 경계 근처까지 복수의 더미패턴을 배치하는 것이 가능하게 된다. 그러므로써, 분리홈내에 매립된 절연막의 표면의 평탄성을 더미영역 전역에서 향상할 수 있다.
더욱이, 더미영역 중 상대적으로 넓은 영역을 상대적으로 면적이 큰 복수의 더미패턴으로 점유하며, 나머지 상대적으로 좁은 영역을 상대적으로 면적이 작은 복수의 더미패턴으로 점유할 수 있으므로, 더미패턴의 배치수의 증가를 억제하는 것이 가능하게 된다. 그러므로써, 마스크를 작성할 때의 좌표 데이터양의 증가를 억제하는 것이 가능하게 되며, 계산기에서의 연산처리시간, 마스크기판 상에의 패턴묘화시간 등의 증가를 억제할 수 있다.
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 이하와 같다.
본 발명에 의하면, 적어도 2개의 더미패턴군을 배치함으로써, 복수의 오목부에 매립된 부재표면의 평탄성을 향상하는 것이 가능하게 된다.
또한, 더미영역 중 상대적으로 넓은 영역을 상대적으로 면적이 큰 더미패턴으로 점유함으로써, 마스크를 작성할 때의 좌표 데이터양의 증가를 억제하여 마스크 작성에 필요한 시간의 증가를 억제할 수 있다. 그러므로써, 반도체장치의 제조공정에 필요한 시간을 증가시키지 않고, 복수의 오목부에 매립된 부재표면의 평탄성을 향상하는 것이 가능하게 된다.
이하, 본 발명의 실시형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시형태를 설명하기 위한 전 도면에 있어서, 동일의 기능을 가지는 부재에는 동일의 부호를 붙이고, 그 반복의 설명은 생략한다.
본 실시형태에서 설명된 형상에 있어서, 「정방형」 「장방형」 등의 형상표현은, 설계사고상의 형상, 마스크 패턴의 데이터상의 형상, 마스크상의 형상 및 패터닝된 집적회로장치 상의 실패턴의 형상을 포함하며, 리소그래피 등의 가공상의 문제 등에서 코너부 등이 기하학상의 형상으로부터 약간 변형되어 있는 것도 실질적으로 포함하는 것으로 한다.
(실시형태 1)
본 실시형태 1인 더미패턴의 배치예를 도1 ~ 도5에 의해 설명한다. 도1은 로직집적회로장치의 일예를 나타낸 요부평면도, 도2는, 도1의 A-A선의 단면도, 도3은, 더미패턴의 피치 및 치수를 설명하기 위한 평면도, 도4는, 더미패턴의 배치의 일예를 설명하기 위한 평면도, 도5는 더미패턴의 작성방법의 일예를 나타내는 공정도이다.
도1에 나타내는 바와 같이, 파선으로 나타내는 경계(BL)의 내측이 반도체 소자가 형성되는 소자형성영역(DA)이며, 경계(BL)의 외측이 반도체 소자가 형성되지 않는 더미영역(FA)이다.
소자형성영역(DA)과 더미영역(FA)과의 경계(BL)는, 소자분리영역(IS) 상에 연재하는 도체막의 레이아웃 및 활성영역(CA)의 레이아웃으로 정해진다. 도체막의 하방에 더미패턴이 형성되면 용량부하가 증가하는 등의 문제가 발생하므로, 도체막과 더미패턴이 중복되지 않도록 상기 경계(BL)를 결정할 필요가 있다. 본 실시형태 1 에서는, 소자분리영역(IS) 상에 연재하는 도체막의 레이아웃 및 활성영역(CA)의 레이아웃을 기초로, 이것에 용량부하를 저감하는데 필요한 여유치수, 리소그래피 기술에서의 마춤 정밀도 등을 고려하여, 상기 경계(BL)가 결정된다.
소자형성영역(DA)에는, 도1 및 도2에 나타내는 바와 같이, CMOSFET(complementary metal oxide semiconductor Field effect transistor)(C1, C2, C3)가 형성되어 있다. 반도체기판(1)의 주면에 형성된 분리홈(2a)에 산화실리콘막(3)이 매립된 소자분리영역(IS)에 의해 활성영역(CA)이 규정되어 있다.
반도체기판(1)의 주면에는 p형웰(4) 및 n형웰(5)이 형성되어 있으며, p형웰(4)에는 n채널 MISFET(metal insulator semiconductor FET), n형웰(5)에는 p채널 MISFET가 형성된다. 반도체기판(1)의 주면상에는 n채널 MISFET 및 p채널 MISFET의 게이트 절연막(6)을 통해 게이트 전극(7)이 형성되어 있다. 게이트 절연막(6)은, 예컨대 열산화법에 의해 형성된 산화실리콘막으로 할 수 있으며, 게이트 전극(7)은, 예컨대 CVD(chemical vapor deposition)법에 의해 형성된 다결정 실리콘막으로 할 수 있다. 다결정 실리콘막의 표면에는 전기저항 저감을 위한 실리사이드층이 형성되어 있어도 좋다. 또, 게이트 전극(7)은 활성영역(CA)에서 소자분리영역(IS) 상에 연재하도록 형성되어 있다.
n채널 MISFET 및 p채널 MISFET의 게이트 전극(7)의 측벽에는 사이드월스페이 스(8)가 형성되어 있다. 이 사이드월스페이스(8)는, 예컨대 산화실리콘막 또는 질화실리콘막으로 할 수 있다. 또, n채널 MISFET의 게이트 전극(7)의 양측의 p형웰(4)에는 채널영역을 사이에 두고 소스, 드레인 확장영역(9a)이 형성되며, 또한 소스, 드레인 확장영역(9a)의 외측에는 소스, 드레인 확산영역(9b)이 형성되어 있다. 마찬가지로, 도시는 하지않지만, p채널 MISFET의 게이트 전극(7)의 양측의 n형웰(5)에는 채널영역을 사이에 두고 소스, 드레인 확장영역이 형성되며, 또한 소스, 드레인 확장영역의 외측에는 소스, 드레인 확산영역이 형성되어 있다. n채널 MISFET 및 p채널 MISFET의 소스, 드레인은 이른바 LDD(lightly doped drain)구조를 이루고 있다.
소자형성영역(DA)에 형성된 CMOSFET(C1, C2, C3)는 층간절연막(10)으로 덮여져 있으며, 이 층간절연막(10)에는 활성영역(CA)의 p형웰(4) 및 n형웰(5), 또한 게이트 전극(7)에 달하는 콘택트 홀(11)이 형성되어 있다. 층간절연막(10)은, 예컨대 산화실리콘막으로 할 수 있으며, 그 표면은 에치백법 또는 CMP법에 의해 평탄화되어 있는 것이 바람직하다. 층간절연막(10) 상에는 배선이 형성되어 있지만, 그 도시는 생략한다.
더미영역(FA)에는 복수의 상대적으로 면적이 큰 제1더미패턴(DP1)(도1 중, 상대적으로 옅은 그물친 모양의 해칭으로 나타낸다) 및 복수의 상대적으로 면적이 작은 제2더미패턴(DP2)(도1 중, 상대적으로 짙은 그물친 모양의 해칭으로 나타내는 반도체 섬)이 규칙적으로 배치되어 있다. 도 3에 나타내는 바와 같이, 제1더미패 턴(DP1)은 한변의 치수가 행방향, 열방향 모두 La이고, 활성영역(CA)에 상당하는 정방형의 반도체 섬으로 구성되며, 더미영역 중 상대적으로 넓은 영역을 점유하고 있다. 제2더미패턴(DP2)은 한변의 치수가 행방향, 열방향 모두 Lb이고, 활성영역(CA)에 상당하는 정방형의 반도체 섬으로 구성되며, 더미영역 중 상대적으로 좁은 영역에 배치되어 있다.
여기서, 제1더미패턴(DP1)의 한변의 치수(La)는 제2더미패턴(DP2)의 한변의 치수(Lb)보다도 크게 설정되지만, 인접하는 제1더미패턴(DP1) 사이의 스페이스 치수와 인접하는 제2더미패턴(DP2) 사이의 스페이스 치수와는 같은 스페이스 치수(Sa)로 설정되어 있어, 제1더미패턴(DP1) 및 제2더미패턴(DP2)은 서로 같은 간격으로 떨어져있다.
또, 도4에 나타내는 바와 같이, 제1더미패턴(DP1)의 한변의 치수(La)에 스페이스 치수(Sa)를 더한 패턴사이즈는 행방향, 열방향 모두 제2더미패턴(DP2)의 한변의 치수(Lb)에 스페이스 치수(Sa)를 더한 패턴사이즈의 정수배로 되어 있으며, La + Sa = N×(Lb + Sa)(N≥1의 정수)의 관계를 만족하고 있다. 그러므로써, 더미영역(FA)에 치수가 다른 제1더미패턴(DP1) 및 제2더미패턴(DP2)을 규칙적으로 복수 배치할 수 있으므로, 마스크를 작성할 때의 좌표 데이터가 증가해도, 계산기에서의 연산처리시간의 증가를 억제하는 것이 가능하게 된다.
또, 제1더미패턴(DP1)의 치수(La), 제2더미패턴(DP2)의 치수(Lb) 및 스페이스 치수(Sa)는 최소허용치수(패턴 설계상 허가되는 최소치수) 이상으로 설정되어 있다. 이들의 값이 최소허용치수보다도 작게 되면, 소자분리영역(IS)을 형성할 때, 레지스트 패턴의 박리, 드라이 에칭공정에서의 분리홈의 가공불량, 또는 분리홈내에서의 산화실리콘막의 매립불량 등의 문제가 발생하기 때문이다. 예컨대 제1더미패턴(DP1)의 한변의 치수(La)는 2.0㎛, 제2더미패턴(DP2)의 한변의 치수(Lb)는 0.8㎛, 스페이스 치수(Sa)는 0.4㎛로 설정된다.
다음에, 도5를 이용하여, 더미패턴의 배치방법을 설명한다. 더미패턴은 먼저 계산기에서 자동프로그램을 이용하여 그 배치 데이터가 작성된다. 이어서, 이 배치 데이터를 기초로 마스크 기판 상에 더미패턴이 묘화되며, 마스크를 통해서 더미패턴이 반도체기판에 전사된다. 여기서는, 자동프로그램을 이용한 제1더미패턴(DP1) 및 제2더미패턴(DP2)의 배치 데이터의 작성방법을 설명한다.
먼저, 제1더미패턴(DP1) 및 제2더미패턴(DP2)의 배치금지영역(소자형성영역(DA))을 구한다(도5의 공정 100). 전술한 바와 같이, 소자분리영역(IS) 상에 연재하는 도체막의 레이아웃 및 활성영역(CA)의 레이아웃을 기초로, 이것에 용량부하를 저감하는데 필요한 여유치수, 리소그래피 기술에서의 마춤 정밀도 등을 고려하여, 상기 배치금지영역이 결정된다. 즉, 소자분리영역(IS) 상에 연재하는 도체막의 좌표데이터 및 활성영역(CA)의 좌표데이터에 각각 규격치수 데이터가 더해져, 얻어 진 모든 데이터의 or을 취함으로써 배치금지영역의 좌표데이터가 구해진다. 예컨대 CMOSFET(C1, C2, C3)가 형성되는 활성영역(CA)에서 2㎛ 떨어진 영역을 제1 배치금지영역으로 하고, CMOSFET(C1, C2, C3)의 게이트 전극에서 1㎛ 떨어진 영역을 제2 배치금지영역으로 하여, 상기 제1 배치금지영역과 상기 제2 배치금지영역의 or영역을 제1더미패턴(DP1) 및 제2더미패턴(DP2)의 배치금지영역으로 한다.
다음에, 상대적으로 면적이 큰 제1더미패턴(DP1)을 더미영역(FA)의 대부분에 전면에 배치한다(도5의 공정 101). 예컨대 반도체기판(1)의 전면에 제1피치로 메시를 작성한 후, 제1더미패턴(DP1) 및 제2더미패턴(DP2)의 배치금지영역에 걸리는 메시를 제거한다. 또는, 반도체기판(1)의 전면에 제1피치로 메시를 작성한 후, 제1더미패턴(DP1) 및 제2더미패턴(DP2)의 배치금지영역의 메시를 제거하고, 또한 최소허용치수 이하의 메시를 제거한다. 이후, 메시에 제1더미패턴(DP1)을 배치한다. 또한, 여기서의 제1피치란, 제1더미패턴(DP1)의 한변의 치수(La)에 스페이스 치수(Sa)를 더한 패턴사이즈(La + Sa)이다.
다음에, 상대적으로 면적이 작은 제2더미패턴(DP2)의 배치금지영역을 구한다(도5의 공정 102). 상기 공정 100에서 구한 제1더미패턴(DP1) 및 제2더미패턴(DP2)의 배치금지영역에, 상기 공정 101에서 제1더미패턴(DP1)이 전면에 배치된 영역을 더하여, 제2더미패턴(DP2)의 배치금지영역으로 한다.
다음에, 상대적으로 면적이 작은 제2더미패턴(DP2)을 더미영역(FA)에 전면에 배치한다(도5의 공정 103). 예컨대 반도체기판(1)의 전면에 제2피치로 메시를 작성한 후, 제2더미패턴(DP2)의 배치금지영역에 걸리는 메시를 제거한다. 또는, 반도체기판(1)의 전면에 제2피치로 메시를 작성한 후, 제2더미패턴(DP2)의 배치금지영역의 메시를 제거하고, 또한 최소허용치수 이하의 메시를 제거한다. 이후, 메시에 제2더미패턴(DP2)를 배치한다. 또한, 여기서의 제2피치란, 제2더미패턴(DP2)의 한변의 치수(Lb)에 스페이스 치수(Sa)를 더한 패턴사이즈(Lb + Sa)이고, 또 제2더미패턴(DP2)의 제2피치는 제1더미패턴(DP1)의 제1피치의 정수(N)분의 1, 즉 1/2로 되어 있다. 제2더미패턴(DP2)의 배치의 용이함 등에서도, 제2더미패턴(DP2)의 제2피치를 제1더미패턴(DP1)의 제1피치의 정수분의 1로 하는 것이 바람직하다.
또한, 본 실시형태 1에서는, 소자형성영역(DA)에서 떨어진 더미영역(FA)에 복수의 제1더미패턴(DP1)을 배치하고, 소자형성영역(DA)에 가까운 더미영역(FA)에 복수의 제2더미패턴(DP2)을 배치하고 있지만, 이것에 한정되지 않는 것은 말할 필요도 없다. 예컨대 소자형성영역(DA)에 가까운 더미영역(FA)에 복수의 제1더미패턴(DP1)을 배치하고, 소자형성영역(DA)에서 먼 더미영역(FA)에 복수의 제2더미패 턴(DP2)을 배치해도 좋으며, 혹은 더미영역(FA)의 거의 전면에 복수의 제1더미패턴(DP1)을 배치하고, 제2피치가 발생한 인접하는 제1더미패턴(DP1)의 사이에 복수의 제2더미패턴(DP2)을 배치해도 좋다.
또, 본 실시형태 1에서는, 소자형성영역(DA)에 형성된 반도체 소자로서, CMOSFET(C1, C2, C3)를 예시했지만, 그밖의 반도체 소자, 예컨대 Bi-CMOS 트랜지스터라도 좋다.
이와 같이, 본 실시형태 1에 의하면, 소자형성영역(DA)과 더미영역(FA)과의 경계(BL) 근처까지 제1더미패턴(DP1) 및 제2더미패턴(DP2)을 배치할 수 있으므로, 분리홈(2, 2a) 내에 매립된 산화실리콘막(3)의 표면의 평탄성을 더미영역(FA)의 전역에서 향상할 수 있다.
또한, 더미영역(FA) 중 상대적으로 넓은 영역을 상대적으로 면적이 큰 제1더미패턴(DP1)으로 점유함으로써, 상대적으로 면적이 작은 제2더미패턴(DP2)의 배치수가 상대적으로 적게 되어, 마스크의 데이터양의 증가를 억제할 수 있다. 또, 제1더미패턴(DP1) 및 제2더미패턴(DP2)의 형상을 정방형으로 함으로써, 제1더미패턴(DP1) 및 제2더미패턴(DP2)은 원점좌표 및 XY좌표의 가장 적은 데이터량으로 표현할 수 있다. 그러므로써, 마스크를 작성할 때의 좌표데이터량의 증가를 억제하는 것이 가능하며, 계산기에서의 연산처리시간, 마스크기판 상에서의 패턴묘화시간 등의 증가를 억제할 수 있다.
다음에, 본 실시형태 1의 로직집적회로장치의 제조방법의 일예를 도6 ~ 도16을 이용하여 공정순으로 설명한다.
먼저, 도 6에 나타내는 바와 같이, 예컨대 p형의 단결정 실리콘으로 이루어지는 반도체기판(1)을 준비한다. 다음에, 이 반도체기판(1)을 열산화하여 그 표면에 박막 10㎚ 정도의 얇은 산화실리콘막(12)을 형성하고, 이어서 그 상층에 CVD법으로 막두께 120 ~ 200㎚ 정도의 질화실리콘막(13)을 퇴적한 후, 레지스트 패턴을 마스크로 하여 질화실리콘막(13), 산화실리콘막(12) 및 반도체기판(1)을 순차 드라이 에칭함으로써, 반도체기판(1)에 깊이 0.3 ~ 0.4㎛ 정도의 분리홈(2, 2a)을 형성한다. 더미영역(FA)에는, 그 전영역이 분리홈이 되지 않도록 제1더미패턴(DP1) 및 제2더미패턴(DP2)이 설치되어 있다.
다음에, 분리홈(2, 2a)의 내벽의 계면상태를 청정(淸淨)하기 위해, 반도체기판(1)에 열산화처리를 실시하고, 도시는 하지 않지만, 반도체기판(1)이 노출하고 있는 표면에 10 ~ 30㎚ 정도의 얇은 산화실리콘막을 형성한다. 이어서, 도 7에 나타내는 바와 같이, 반도체기판(1) 상에 CVD법 또는 플라즈마 CVD법으로 산화실리콘막(3)을 퇴적한다. 이 산화실리콘막(3)의 막두께는, 예컨대 600 ~ 700㎚ 정도로서, 경계(BL) 또는 소자형성영역(DA)에 형성되기 쉬운 상대적으로 큰 분리홈(2a)에 매립된 산화실리콘막(3)의 표면이 질화실리콘막(13)의 표면보다도 높게 되도록 형성되어 있다.
다음에, 분리홈(2)의 반전패턴의 마스크를 준비한다. 또한, 이 마스크 상에 는, 상기 반전패턴 중, 경계(BL) 또는 소자형성영역(DA)에 형성되기 쉬운 상대적으로 큰 분리홈(2a) 만의 패턴이 묘화되어 있으며, 예컨대 0.6㎛의 특정치수 이하의 패턴은 제거된다. 이 마스크를 이용하여 산화실리콘막(3) 상에 레지스트 패턴(14)을 형성하고, 도 8에 나타내는 바와 같이, 레지스트 패턴(14)을 마스크로 하여 산화실리콘막(3)을 그 막두께의 약 1/2 정도(예컨대 300㎚ 정도) 에칭 제거한다. 그러므로서, 후의 CMP공정에 있어서, 경계(BL) 또는 소자형성영역(DA)에 형성되기 쉬운 상대적으로 큰 분리홈(2a)에 매립되는 산화실리콘막(3)의 표면의 평탄성을 향상할 수 있다. 또한, 레지스트 패턴(14) 하의 산화실리콘막(3)에는 각모양(角狀)의 돌기가 형성되지만, 이 돌기는 후의 CMP공정에서 연마된다.
다음에, 도 9에 나타내는 바와 같이, 레지스트 패턴(14)을 제거한 후, 도10에 나타내는 바와 같이, CMP법으로 산화실리콘막(3)을 연마하여, 분리홈(2, 2a)의 내부에 산화실리콘막(3)을 남긴다. 이때, 산화실리콘막(13)과 산화실리콘막(3)과의 연마속도를 이용하여, 질화실리콘막(13)을 연마시의 스토퍼층으로 기능시켜, 질화실리콘막(13)이 깍여지지 않도록 한다. 질화실리콘막(13)의 삭감량은, 예컨대 60㎚ 정도로 억제된다. 계속해서, 반도체기판(1)을 약 1000℃로 열처리함으로써, 분리홈(2)에 매립된 산화실리콘막(3)을 댄시파이(구워서 치밀하게 하다)한다. 다음에, 도 11에 나타내는 바와 같이, 열인산을 이용한 웨트에칭으로 질화실리콘막(13)을 제거하고, 계속해서 그 하층의 산화실리콘막(12)을 제거한다.
다음에, 도12에 나타내는 바와 같이, 반도체기판(1)의 n채널 MISFET의 형성영역에 p형웰(4)을 형성하기 위한 p형불순물, 예컨대 붕소(B)를 이온주입하고, p채 널 MISFET의 형성영역에 n형웰(5)을 형성하기 위한 n형불순물, 예컨대 인(P)을 이온주입한다. 또한, 도시는 하지 않지만, 채널영역에 불순물을 이온주입한다. 이후, 반도체기판(1)을 열산화하여, 반도체기판(1)의 표면에 게이트 절연막(6)을, 예컨대 2㎚ 정도의 두께로 형성한다.
다음에, 도 13에 나타내는 바와 같이, 반도체기판(1) 상에 다결정 실리콘막을 CVD법으로 퇴적한 후, 레지스트 패턴을 마스크로 하여 다결정 실리콘막을 에칭하여, n채널 MISFET 및 p채널 MISFET의 게이트 전극(7)을 형성한다. 계속해서, 반도체기판(1)에, 예컨대 800℃ 정도의 드라이 산화처리를 시행한다.
이어서, n형웰(5)을 레지스트막으로 덮은 후, n채널 MISFET의 게이트 전극(7)을 마스크로 하여 p형웰(4)에 n형불순물, 예컨대 비소(As)를 이온주입하고, n채널 MISFET의 소스, 드레인 확장영역(9a)을 형성한다. 마찬가지로, p형웰(4)을 레지스트막으로 덮은 후, p채널 MISFET의 게이트 전극(7)을 마스크로 하여 n형웰(5)에 p형불순물, 예컨대 플르오르붕소(BF2)를 이온주입하고, p채널 MISFET의 소스, 드레인 확장영역(15a)을 형성한다.
다음에, 도14에 나타내는 바와 같이, 반도체기판(1) 상에 절연막, 예컨대 산화실리콘막 또는 질화실리콘막을 CVD법으로 퇴적한 후, 이 절연막을 RIE(reactive ion etching)법으로 이방성 에칭하고, n채널 MISFET의 게이트 전극(7) 및 p채널 MISFET의 게이트 전극(7)의 각각의 측벽에, 절연막으로 이루어지는 사이드월스페이서(8)를 형성한다.
이어서, n형웰(5)을 레지스트막으로 덮은 후, n채널 MISFET의 게이트 전극(7) 및 사이드월스페이서(8)를 마스크로 하여 p형웰(4)에 n형불순물, 예컨대 비소를 이온주입하여, n채널 MISFET의 소스, 드레인 확산영역(9b)을 형성한다. 마찬가지로, p형웰(4)을 레지스트막으로 덮은 후, p채널 MISFET의 게이트 전극(7)을 마스크로 하여 n형웰(5)에 p형불순물, 예컨대 플르오르붕소를 이온주입하고, p채널 MISFET의 게이트 전극(7)을 마스크로 하여 n형웰(5)에 p형불순물, 예컨대 플르오르붕소를 이온주입하여, p채널 MISFET의 소스, 드레인 확산영역(15b)을 형성한다.
다음에, 도15에 나타내는 바와 같이, 반도체기판(1) 상에, 예컨대 산화실리콘막으로 구성되는 층간절연막(10)을 형성한 후, 이 층간절연막(10)의 표면을 에치백법 또는 CMP법을 이용하여 평탄화한다. 이어서, 레지스트 패턴을 마스크로 하여 층간절연막(10)을 에칭하여, n채널 MISFET의 소스, 드레인 확산영역(9b) 및 p채널 MISFET의 소스, 드레인 확산영역(15b)에 도달하는 콘택트 홀(11)을 개공한다. 또한, 도시는 하지 않지만, 동시에 n채널 MISFET 및 p채널 MISFET의 게이트 전극(7)에 도달하는 콘택트 홀이 형성된다.
이어서, 도 16에 나타내는 바와 같이, 층간절연막(10)의 상층에 금속막, 예컨대 텅스텐(W)막을 퇴적하고, 예컨대 CMP법으로 이 금속막의 표면을 평탄화함으로써, 상기 콘택트 홀(11)의 내부에 금속막을 매립 플러그(16)를 형성한다. 그후, 층간절연막(10)의 상층에 퇴적한 금속막을 에칭하여 제1층 배선(17)을 형성한다.
이후, 제1층 배선(17)보다도 상층의 배선을 형성하며, 또한 표면보호막을 형성함으로써, 로직집적회로장치가 거의 완성된다.
(실시형태 2)
본 실시형태 2는, 상기 실시형태 1에서 설명한 도1의 구조를 형성하는 경우의 다른 제조방법을 설명하는 것이다.
본 실시형태 2를 설명하는 도17 및 도18은 상기 실시형태 1에서 도6 ~ 도7에서 설명한 제조공정을 거친 후의 반도체기판의 요부단면도를 나타내고 있다.
여기서는, 먼저, 반도체기판(1)에 깊이 0.3 ~ 0.4㎛ 정도의 분리홈(2, 2a)을 형성하고, 이어서 반도체기판(1) 상에 CVD법 또는 플라즈마 CVD법으로 산화실리콘막(3)을 퇴적한다.
다음에, 도17에 나타내는 바와 같이, 산화실리콘막(3)의 상층에 도포성 절연막(18), 예컨대 SOG(spin on glass)막을 형성한다. 이 도포성 절연막(18)은 그 유동성에서 미세한 단차가 있는 경우에도, 그 표면을 평탄화할 수 있다. 따라서, 상기 질화실리콘막(3)의 표면에 웅덩이가 발생한 경우라도, 도포성 절연막(18)의 표면은 평탄화된다. 계속해서 반도체기판(1)에 열처리를 시행하고, 도포성 절연막(18) 중의 용제를 제거함과 동시에 치밀화시킨다. 이 열처리 온도는 로체(爐體)어닐의 경우는, 예컨대 400 ~ 500℃ 정도, RTA(rapid thermal annealing)의 경우는, 예컨대 700 ~ 800℃ 정도로 할 수 있다.
다음에, 도18에 나타내는 바와 같이, 에치백법으로 도포성 절연막(18)을 에칭한다. 이때, 산화실리콘막(3)의 에칭속도와 도포성 절연막(18)의 에칭속도가 거의 같게 되는 조건을 이용하여, 도포성 절연막(18)이 거의 모두 제거할때까지 에칭을 행하여, 산화실리콘막(3)의 표면을 평탄화한다. 이어서, 상기 도10에 나타내는 바와 같이, CMP법으로 질화실리콘막(2) 상의 산화실리콘막(3)을 연마하여, 분리홈(2, 2a)의 내부에 산화실리콘막(3)을 남긴다.
이 이후는, 상기 실시형태 1의 도11 이후의 도면을 이용하여 설명한 것과 같으므로 설명을 생략한다.
이와 같이, 본 실시형태 2에 의하면, 경계(BL) 또는 소자형성영역(DA)에 형성되기 쉬운 상대적으로 큰 분리홈(2a)에 매립되는 산화실리콘막(3)의 표면의 평탄성을 향상할 수 있다. 또, 상기 실시형태 1에서 산화실리콘막(3)의 표면의 평탄화에 이용한 레지스트 패턴(14)을 전사하는 마스크가 필요없게 되므로, 상기 실시형태 1과 제조 코스트를 억제할 수 있다.
(실시형태 3)
본 실시형태 3은, 상기 실시형태 1에서 설명한 도1의 구조를 형성하는 경우의 다른 제조방법을 도19 ~ 도22를 이용하여 설명하는 것이다.
먼저, 도19에 나타내는 바와 같이, 예컨대 p형의 단결정 실리콘으로 이루어지는 반도체기판(1)을 열산화하여 그 표면에 막두께 2 ~ 3㎚ 정도의 얇은 산화실리콘막으로 이루어지는 게이트 절연막(19)을 형성한다. 이어서 그 상층에 CVD법으로 막두께 50㎚ 정도의 제1실리콘막(20) 및 120 ~ 200㎚ 정도의 질화실리콘막(21)을 순차 퇴적한 후, 레지스트 패턴을 마스크로 하여 질화실리콘막(21), 제1실리콘막(20) 및 게이트 절연막(19)을 순차 드라이 에칭한다. 상기 제1실리콘막(20)은 비정질 실리콘 또는 다결정 실리콘으로 이루어진다. 계속해서 상기 레지스트 패턴을 제거한 후, 질화실리콘막(21)을 마스크로 하여 반도체기판(1)을 드라이 에칭함으로 써, 반도체기판(1)에 깊이 0.3 ~ 0.4㎛ 정도의 분리홈(2, 2a)을 형성한다. 더미영역(FA)에는, 그 전영역이 분리홈이 되지 않도록 제1더미패턴(DP1) 및 제2더미패턴(DP2)이 설치되어 있다.
다음에, 도시는 하지 않지만, 반도체기판(1)이 노출하고 있는 표면에 10 ~ 30㎚ 정도의 얇은 산화실리콘막을 형성한 후, 도20에 나타내는 바와 같이, 반도체기판(1) 상에 CVD법 또는 플라즈마 CVD법으로 막두께 600 ~ 700㎚ 정도의 산화실리콘막(3)을 퇴적한다. 이어서, 도21에 나타내는 바와 같이, 예컨대 상기 실시형태 1의 도8 ~ 도10을 이용하여 설명한 제조방법과 마찬가지로 하여, 분리홈(2, 2a)의 내부에 산화실리콘막(3)을 남긴다.
다음에, 도 22에 나타내는 바와 같이, 열인산을 이용한 웨트에칭으로 산화실리콘막(21)을 제거한다. 이때, 제1실리콘막(20)은 제거되지 않고, CMOSFET(C1, C2, C3)의 게이트 전극의 일부로서 이용한다. 이어서, 반도체기판(1)의 n채널 MISFET의 형성영역에 p형웰(4)을 형성하기 위한 p형불순물을 이온주입하고, p채널 MISFET의 형성영역에 n형웰(5)을 형성하기 위한 n형불순물을 이온주입한다. 또한, 도시하지 않지만, 채널영역에 불순물을 이온주입한다. 이후, 반도체기판(1) 상에 제2실리콘막(22)을 형성하고, 제1실리콘막(20) 및 제2실리콘막(22)으로 이루어지는 적층막에 의해, CMOSFET(C1, C2, C3)의 게이트 전극이 구성된다.
이 이후는, 상기 실시형태 1의 도13 이후의 도면을 이용하여 설명한 것과 같 으므로 설명을 생략한다.
이와 같이, 본 실시형태 3에 의하면, 소자분리영역(IS)의 형성에 이용한 제1실리콘막을 CMOSFET( C1, C2, C3)의 게이트 전극의 일부에 이용함으로써, 소자분리영역(IS)에 매립된 산화실리콘막(3)의 떨어져 들어가는 것에 의한 분리홈의 단부의 둥그스럽함에 기인한 드레인 전류-게이트 전압특성에 발생한 킹크(kink)를 방지할 수 있다.
(실시형태 4)
본 실시형태 4인 그밖의 더미패턴의 배치예를 도23 및 도24에 의해 설명한다. 도23은 로직집적회로장치의 다른 예를 나타낸 요부평면도, 도24는 더미패턴의 피치 및 치수를 설명하기 위한 평면도이다.
도 23에 나타내는 바와 같이, 상기 실시형태 1과 마찬가지로, 파선으로 나타내는 경계(BL)의 내측이 반도체 소자가 형성되는 소자형성영역(DA)이며, 이 영역에는 CMOSFET(C1, C2, C3)가 형성되어 있다. 또한 경계(BL)의 외측이 반도체소자가 형성되지 않는 더미영역(FA)이다.
더미영역(FA)에는, 상기 실시형태 1에서 설명한 제1더미패턴(DP1) 및 제2더미패턴(DP2)에 더하여, 더욱 이들보다도 면적이 큰 장방형의 제3더미패턴(DP3)이 배치되어 있다. 즉, 더미영역(FA)에는 형상, 면적이 다른 3종류의 더미패턴(제1더미패턴(DP1), 제2더미패턴(DP2), 제3더미패턴(DP3))이 규칙적으로 배치되어 있다. 상 기 제3더미패턴(DP3)은 활성영역(CA)에 상당하는 장방형의 반도체 섬(도 23 중, 상대적으로 옅은 그물친 모양의 헤칭으로 나타낸다)으로 구성되어 있다.
도 24에 나타내는 바와 같이, 제3더미패턴(DP3)의 장변의 치수(Laa) 및 단변의 치수(La)는 제2더미패턴(DP2)의 한변의 치수(Lb)보다도 크게 설정되지만, 인접하는 제3더미패턴(DP3) 사이의 스페이스 치수는 인접하는 제2더미패턴(DP2) 사이의 스페이스 치수(Sa)와 같다.
또, 제3더미패턴(DP3)의 한변의 치수는 행방향, 열방향 모두 제2더미패턴(DP2)의 한변의 치수(Lb)에 스페이스 치수(Sa)를 더한 패턴사이즈의 정수배로 되어 있으며, Laa + Sa = N1(Lb + Sa), La + Sa = N2×(Lb + Sa)(N1, N2 ≥ 1의 정수)의 관계를 만족하고 있다. 그러므로써, 더미영역(FA)에 치수가 다른 제1더미패턴(DP1), 제2더미패턴(DP2) 및 제3더미패턴(DP3)을 규칙적으로 복수 배치할 수 있으므로, 마스크를 작성할 때의 좌표데이터가 증가해도, 계산기에서의 연산처리시간의 증가를 억제하는 것이 가능하게 된다.
제1더미패턴(DP1), 제2더미패턴(DP2) 및 제3더미패턴(DP3)의 배치 데이터의 작성은 상기 실시형태 1에서 도5의 공정도를 이용하여 설명한 제1더미패턴(DP1) 및 제2더미패턴(DP2)의 배치 데이터의 작성방법과 동일하게 행해진다.
먼저, 제1더미패턴(DP1), 제2더미패턴(DP2) 및 제3더미패턴(DP3)의 배치금지 영역(소자형성영역(DA))을 구한다. 이어서, 제3더미패턴(DP3)을 더미영역(FA)의 대부분에 전면에 배치한다. 예컨대 반도체기판(1)의 전면에 제3피치로 메시를 작성한 후, 제1더미패턴(DP1), 제2더미패턴(DP2) 및 제3더미패턴(DP3)의 배치금지영역에 걸리는 메시를 제거한다. 이후, 메시에 제3더미패턴(DP3)을 배치한다. 또한, 여기서의 제3피치란, 한변이 제3더미패턴(DP3)의 장변의 치수(Laa)에 스페이스 치수(Sa)을 더한 패턴사이즈(Laa + Sa), 타변이 제3더미패턴(DP3)의 단변의 치수(La)에 스페이스 치수(Sa)를 더한 패턴사이즈(La + Sa)이다.
다음에, 제1더미패턴(DP1)의 배치금지영역을 구한다. 제1더미패턴(DP1), 제2더미패턴(DP2) 및 제3더미패턴(DP3)의 배치금지영역에 제3더미패턴(DP3)이 전면에 배치된 영역을 더하여, 제1더미패턴(DP1)의 배치금지영역으로 한다. 이어서, 제1더미패턴(DP1)을 더미영역(FA)에 전면에 배치한다. 예컨대 반도체기판(1)의 전면에 제1피치로 메시를 작성한 후, 제1더미패턴(DP1)의 배치금지영역에 걸리는 메시를 제거한다. 이후, 메시에 제1더미패턴(DP1)를 배치한다. 또한, 여기서의 제1피치란, 제1더미패턴(DP1)의 한변의 치수(La)에 스페이스 치수(Sa)를 더한 패턴사이즈(La + Sa)이다.
다음에, 제2더미패턴(DP2)의 배치금지영역을 구한다. 제1더미패턴(DP1), 제2 더미패턴(DP2) 및 제3더미패턴(DP3)의 배치금지영역에, 제1더미패턴(DP1) 및 제3더미패턴(DP3)이 전면에 배치된 영역을 더하여, 제2더미패턴(DP2)의 배치금지영역으로 한다. 이어서, 제2더미패턴(DP2)을 더미영역(FA)에 전면에 배치한다. 예컨대 반도체기판(1)의 전면에 제2피치로 메시를 작성한 후, 제2더미패턴(DP2)의 배치금지영역에 걸리는 메시를 제거한다. 이후, 메시에 제2더미패턴(DP2)을 배치한다. 또한, 여기서의 제2피치란, 제2더미패턴(DP2)의 한변의 치수(Lb)에 스페이스 치수(Sa)를 더한 패턴사이즈(La + Sa)이다.
이와 같이, 본 실시형태 1에 의하면, 더미패턴은 그 면적의 대소에 관계없이, 임의의 형상을 선택할 수 있고, 또 3종류 혹은 그 이상의 더미패턴을 조합할 수 있다. 그러므로써, 더미패턴의 배치의 자유도가 증가하고, 분리홈(2, 2a) 내에 매립된 산화실리콘막(3)의 표면의 평탄성을 향상할 수 있다. 또한, 상대적으로 면적이 큰 제3더미패턴(DP3)의 배치수를 증가시킴으로써, 마스크의 데이터양의 증가를 억제할 수 있다.
(실시형태 5)
본 실시형태 5인 배선의 더미패턴의 배치예를 도25 ~ 도27에 의해 설명한다. 도25는 배선의 더미패턴의 일예를 나타내는 요부평면도, 도26은 배선의 더미패턴의 피치 및 치수를 설명하기 위한 평면도, 도27은 배선에 더미패턴을 이용한 로직집적회로장치의 일예를 나타내는 요부단면도이다.
배선공정에서의 표면단차에 기인한 불합리를 극복하기 위한 방법의 하나로 배선더미방식이 있다. 이 방식은, 배선과 같은 재료로 이루어지는 더미패턴(도전 섬)을 배선의 사이에 전면에 배치하는 방법으로서, 배선을 피복하는 절연막의 평탄화, 또는 표면단차의 완화에 유효한 수단이다. 이 배선더미방식에 본 발명을 적용한 실시형태 5를 이하에 설명한다.
도25에 나타내는 바와 같이, 파선으로 나타내는 경계(BL)의 내측이 배선(ML)이 형성되는 소자형성영역(DA)이며, 경계(BL)의 외측이 배선(ML)이 형성되지 않는 더미영역(FA)이다.
더미영역(FA)에는, 배선(ML)과 동일의 도전층으로 이루어지는 복수의 상대적으로 면적이 큰 제1더미배선(DML1) 및 복수의 상대적으로 면적이 작은 제2더미배선(DML2)이 규칙적으로 배치되어 있다.
도 26에 나타내는 바와 같이, 더미영역(FA) 중 상대적으로 넓은 영역을 점유하는 제1더미배선(DML1)은 장변의 치수가 Lca, 단변의 치수가 Lc인 장방형의 도전섬(도 25 중, 상대적으로 옅은 그물친 모양의 헤칭으로 나타낸다)으로 구성되고, 제2더미배선(DML2)은 한변의 치수가 행방향, 열방향 모두 Ld의 정방형의 도전섬(도 25 중, 상대적으로 짙은 그물친 모양의 헤칭으로 나타낸다)으로 구성되어 있다.
또, 인접하는 제1더미배선(DML1) 사이의 행간 스페이스 치수와 인접하는 제2더미배선(DML2) 사이의 행간 스페이스 치수와는 같은 스페이스 치수(Sc)로 설정되 고, 인접하는 제1더미배선(DML1) 사이의 열간 스페이스 치수와 인접하는 제2더미배선(DML2) 사이의 행간 스페이스 치수와는 같은 스페이스 치수(Sd)로 설정된다. 제1더미배선(DML1)의 폭(Lca, Lc) 및 제2더미배선(DML2)의 폭(Ld)은 리소그래피 기술 및 드라이 에칭기술에서 요구되는 최소 라인폭 이상으로 하고, 스페이스(Sc, Sd)는 리소그래피 기술 및 드라이 에칭기술에서 요구되는 최소 스페이스 폭 이상으로 한다.
여기서, 제1더미배선(DML1)의 장변의 치수(Lca)에 스페이스 치수(Sc)를 더한 패턴사이즈는 제2더미배선(DML2)의 한변의 치수(Ld)에 스페이스 치수(Sc)를 더한 패턴사이즈의 정수배로 되어 있으며, Lca + Sc = N(Ld + Sc)(N≥1의 정수)의 관계를 만족하고 있다. 마찬가지로, 제1더미배선(DML1)의 단변의 치수(Lc)에 스페이스 치수(Sd)를 더한 패턴사이즈는, 제2더미배선(DML2)의 한변의 치수(Ld)에 스페이스 치수(Sd)를 더한 패턴사이즈의 정수배로 되어 있으며, Lc + Sd = N(Ld + Sd)(N≥1의 정수)의 관계를 만족하고 있다.
도 27에 본 실시형태 5의 배선더미방식을 적용한 로직집적회로장치의 일예를 나타내는 반도체기판의 요부단면도를 나타낸다.
예컨대 상기 실시형태 1의 도2에 기재한 CMOSFET(C1, C2, C3)를 덮어 층간절연막(10)이 형성되고, 층간절연막(10) 상에, 제1층 배선(17)이 형성되어 있다. 층간절연막(10)의 표면은 CMP법 또는 에치백법 등에 의해 평탄화되어 있다. 또한, 제 1층 배선(17)은 층간절연막(23)에 의해 덮여있다. 층간절연막(23)의 표면은 에치백법 등에 의해 평탄화되어 있다.
층간절연막(23)의 상층에는, 제2층 배선(24) 및 더미배선(25)이 형성되어 있다. 여기서, 더미배선(25)에, 예컨대 상기 제1더미배선(DML1) 및 상기 제2더미배선(DML2)이 이용된다. 제2층 배선(24) 및 더미배선(25)은, 동일의 재료로 이루어지며 동일공정으로 형성되는 것이다. 재료로서는, 예컨대 알루미늄(Al) 또는 동(Cu) 등의 금속을 예시할 수 있다.
제2층 배선(24) 및 더미배선(25)은 층간절연막(26)에 의해 덮여있다. 층간절연막(26)은, 예컨대 산화실리콘막, SOG(spin on glass) 및 산화실리콘막으로 이루어지는 적층막이며, 상기 산화실리콘막은 TEOS(tetra ethyl ortho silicate : Si(OC2H5)4)와 오존(O3)을 소스가스로 이용하여 플라즈마 CVD법으로 되적된 TEOS 산화막으로 할 수 있다. 층간절연막(26)의 표면은 CMP법에 의해 연마된 것이며, 더미배선(25(제1더미배선(DML1), 제2더미배선(DML2))을 이용함으로써, 그 표면은 평탄화되어 있다.
또한 층간절연막(26)의 상층에 제3층 배선(27)이 형성되고, 도시는 하지 않지만, 최상층 절연막인 페시배이션막이 형성되어 있다.
또한, 본 실시형태 5에는 제2층 배선(24)의 형성공정에서 더미배선(25)을 배치했지만, 제1층 배선(17) 또는 제3층 배선(27)의 형성공정에서 더미배선을 배치해도 좋다. 또, 제3층 배선(27)보다도 상층의 배선을 형성한 경우라도, 이들 배선의 형성공정에서 더미배선을 배치하는 것도 가능하다.
이와 같이, 본 실시형태 5에 의하면, 상대적으로 면적이 큰 제1더미배선(DML1)과 상대적으로 면적이 작은 제2더미배선(DML2)을 이용함으로써, 더미영역(FA)의 전역에 더미배선(25)을 배치할 수 있으므로, 제2층 배선(24)의 상층에 형성되는 층간절연막(26)의 표면의 평탄성이 향상한다. 또한, 더미영역(FA) 중 상대적으로 넓은 영역을 상대적으로 면적이 큰 제1더미배선(DML1)으로 점유함으로써, 상대적으로 면적이 작은 제2더미배선(DML2)의 배치수가 상대적으로 적게 되며, 마스크의 데이터양의 증가를 억제할 수 있다.
이상, 본 발명자에 의해 행해진 발명을 발명의 실시형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시형태에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지 변경 가능한 것은 말할 필요도 없다.
예컨대, 상기 실시형태에서는, 더미패턴의 형상을 정방형 또는 장방형으로 하고 있지만, 이에 한정되는 것이 아니고, 삼각계, 사다리꼴형, 원 혹은 다른 다각형으로 해도 좋다.
도 1은 본 실시형태 1의 로직집적회로장치의 일예를 나타낸 요부평면도,
도 2는 도 1의 A-A선의 단면도,
도 3은 더미패턴의 피치 및 치수를 설명하기 위한 평면도,
도 4는 더미패턴의 배치의 일예를 설명하기 위한 평면도,
도 5는 더미패턴의 작성방법의 일예를 나타내는 공정도,
도 6은 본 실시형태 1인 로직집적회로장치의 제조방법의 일예를 공정순으로 나타내는 반도체기판의 요부단면도,
도 7은 본 실시형태 1인 로직집적회로장치의 제조방법의 일예를 공정순으로 나타내는 반도체기판의 요부단면도,
도 8은 본 실시형태 1인 로직집적회로장치의 제조방법의 일예를 공정순으로 나타내는 반도체기판의 요부단면도,
도 9는 본 실시형태 1인 로직집적회로장치의 제조방법의 일예를 공정순으로 나타내는 반도체기판의 요부단면도,
도 10은 본 실시형태 1인 로직집적회로장치의 제조방법의 일예를 공정순으로 나타내는 반도체기판의 요부단면도,
도 11은 본 실시형태 1인 로직집적회로장치의 제조방법의 일예를 공정순으로 나타내는 반도체기판의 요부단면도,
도 12는 본 실시형태 1인 로직집적회로장치의 제조방법의 일예를 공정순으로 나타내는 반도체기판의 요부단면도,
도 13은 본 실시형태 1인 로직집적회로장치의 제조방법의 일예를 공정순으로 나타내는 반도체기판의 요부단면도,
도 14는 본 실시형태 1인 로직집적회로장치의 제조방법의 일예를 공정순으로 나타내는 반도체기판의 요부단면도,
도 15는 본 실시형태 1인 로직집적회로장치의 제조방법의 일예를 공정순으로 나타내는 반도체기판의 요부단면도,
도 16은 본 실시형태 1인 로직집적회로장치의 제조방법의 일예를 공정순으로 나타내는 반도체기판의 요부단면도,
도 17은 본 실시형태 2인 로직집적회로장치의 제조방법의 일예를 공정순으로 나타내는 반도체기판의 요부단면도,
도 18은 본 실시형태 2인 로직집적회로장치의 제조방법의 일예를 공정순으로 나타내는 반도체기판의 요부단면도,
도 19는 본 실시형태 3인 로직집적회로장치의 제조방법의 일예를 공정순으로 나타내는 반도체기판의 요부단면도,
도 20은 본 실시형태 3인 로직집적회로장치의 제조방법의 일예를 공정순으로 나타내는 반도체기판의 요부단면도,
도 21은 본 실시형태 3인 로직집적회로장치의 제조방법의 일예를 공정순으로 나타내는 반도체기판의 요부단면도,
도 22는 본 실시형태 3인 로직집적회로장치의 제조방법의 일예를 공정순으로 나타내는 반도체기판의 요부단면도,
도 23은 본 실시형태 4인 그밖의 로직집적회로장치의 일예를 나타낸 요부평면도,
도 24는 더미패터의 피치 및 치수를 설명하기 위한 평면도,
도 25는 본 실시형태 5의 배선의 더미패턴의 일예를 나타내는 요부평면도,
도 26은 배선의 더미패턴의 피치 및 치수를 설명하기 위한 평면도,
도 27은 본 실시형태 5의 배선에 더미패턴을 이용한 로직집적회로장치의 일예를 나타내는 요부단면도,
도 28은 본 발명자가 검토한 제1의 더미패턴의 배치방법을 나타내는 평면도,
도 29는 본 발명자가 검토한 제2의 더미패턴의 배치방법을 나타내는 평면도이다.
(부호의 설명)
1 반도체기판
2 분리홈
2a 분리홈
3 산화실리콘막
4 p형웰
5 n형웰
6 게이트 절연막
7 게이트 전극
8 사이드월스페이서
9a 소스, 드레인 확장영역
9b 소스, 드레인 확장영역
10 층간절연막
11 콘택트 홀
12 산화실리콘막
13 질화실리콘막
14 레지스트 패턴
15a 소스, 드레인 확장영역
15b 소스, 드레인 확장영역
16 플러그
17 제1층 배선
18 도포성 절연막
19 게이트 절연막
20 제1실리콘막
21 질화실리콘막
22 제2실리콘막
23 층간절연막
24 제2층 배선
25 더미배선
26 층간절연막
27 제3층 배선
DA 소자형성영역
FA 더미영역
AC 활성영역
IS 소자분리영역
BL 경계
ML 배선
DP1 제1더미패턴
DP2 제2더미패턴
DP3 제3더미패턴
DML1 제1더미배선
DML2 제2더미배선
DPA1 더미패턴
DPA2 더미패턴
C1 CMOSFET
C2 CMOSFET
C3 CMOSFET

Claims (6)

  1. 반도체기판에 형성된 반도체소자와,
    상기 반도체소자를 덮는 제1 층간 절연막과,
    상기 제1 층간 절연막 상에 형성된 복수의 제1 배선과,
    상기 복수의 제1 배선 상에 형성된 제2 층간막과,
    전기 제2 층간막 상에 형성된 복수의 제2 배선을 갖는 반도체장치에 있어서,
    상기 복수의 제1 배선은, 복수의 제1 더미 배선 및 상기 복수의 제1 더미 배선보다도 형상이 작은 복수의 제2 더미 배선을 포함하고,
    상기 복수의 제2 배선은, 복수의 제3 더미 배선 및 상기 복수의 제3 더미 배선보다도 형상이 작은 복수의 제4 더미 배선을 포함하며,
    상기 복수의 제1 더미 배선의 각각은, 각각 동일 형상으로 형성되어 있고,
    상기 복수의 제2 더미 배선의 각각은, 각각 동일 형상으로 형성되어 있으며,
    상기 복수의 제3 더미 배선의 각각은, 각각 동일 형상으로 형성되어 있고,
    상기 복수의 제4 더미 배선의 각각은, 각각 동일 형상으로 형성되어 있으며,
    상기 복수의 제1 더미 배선 및 상기 복수의 제2더미 배선은, 각각 규칙적으로 배치되어 있고,
    상기 복수의 제3 더미 배선 및 상기 복수의 제4 더미 배선은, 각각 규칙적으로 배치되어 있으며,
    상기 복수의 제2 배선은, 상기 복수의 제1 배선의 상부에 형성되어 있는 것 을 특징으로 한 반도체장치.
  2. 반도체기판에 형성된 반도체소자와,
    상기 반도체소자를 덮는 제1 층간 절연막과,
    상기 제1 층간 절연막 상에 형성된 복수의 제1 배선과,
    상기 복수의 제1 배선 상에 형성된 제2 층간막과,
    전기 제2 층간막 상에 형성된 복수의 제2 배선을 갖는 반도체장치에 있어서,
    상기 복수의 제1 배선은, 복수의 제1 더미 배선 및 상기 복수의 제1 더미 배선보다도 형상이 작은 복수의 제2 더미 배선을 포함하고,
    상기 복수의 제2 배선은, 복수의 제3 더미 배선 및 상기 복수의 제3 더미 배선보다도 형상이 작은 복수의 제4 더미 배선을 포함하며,
    상기 복수의 제1 더미 배선의 각각은, 각각 동일 형상으로 형성되어 있고,
    상기 복수의 제2 더미 배선의 각각은, 각각 동일 형상으로 형성되어 있으며,
    상기 복수의 제3 더미 배선의 각각은, 각각 동일 형상으로 형성되어 있고,
    상기 복수의 제4 더미 배선의 각각은, 각각 동일 형상으로 형성되어 있으며,
    상기 복수의 제1 더미 배선은, 각각 같은 간격으로 떨어져 배치되어 있고,
    상기 복수의 제2 더미 배선은, 각각 같은 간격으로 떨어져 배치되어 있으며,
    상기 복수의 제3 더미 배선은, 각각 같은 간격으로 떨어져 배치되어 있고,
    상기 복수의 제4 더미 배선은, 각각 같은 간격으로 떨어져 배치되고 있으며,
    상기 복수의 제2 배선은, 상기 복수의 제1 배선의 상부에 형성되어 있는 것 을 특징으로 한 반도체장치.
  3. 제1 항 또는 제2 항에 있어서,
    상기 복수의 배선은, 상기 반도체소자와 전기적으로 접속되는 배선을 포함하고, 상기 복수의 제1 더미 배선 및 상기 복수의 제2 더미 배선은, 상기 반도체소자와 전기적으로 접속되지 않는 배선인 것을 특징으로 한 반도체장치.
  4. 제1 항 내지 제3 항 중 어느 한 항에 있어서,
    상기 복수의 제1 더미 배선의 형상 및 상기 복수의 제2더미 배선의 형상은, 각각 사각형인 것을 특징으로 한 반도체장치.
  5. 제4 항에 있어서,
    상기 제1 더미 배선의 한 변의 치수에 상기 복수의 제1 더미 배선끼리의 간격을 더한 값은,
    상기 제2 더미 배선의 한 변의 치수에 상기 복수의 제2 더미 배선끼리의 간격을 더한 값의 정수배(整數倍)로 되어 있는 것을 특징으로 한 반도체장치.
  6. 제1 항 내지 제5 항 중 어느 한 항에 있어서,
    상기 복수의 배선은, 동(銅)으로 형성되어 있는 것을 특징으로 한 반도체장치.
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Families Citing this family (83)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4307664B2 (ja) * 1999-12-03 2009-08-05 株式会社ルネサステクノロジ 半導体装置
JP2002158278A (ja) * 2000-11-20 2002-05-31 Hitachi Ltd 半導体装置およびその製造方法ならびに設計方法
JP4350886B2 (ja) * 2000-12-07 2009-10-21 富士通マイクロエレクトロニクス株式会社 ダミーパターンの配置方法、半導体装置を製造する方法及びｃａｄシステム
US6638863B2 (en) * 2001-04-24 2003-10-28 Acm Research, Inc. Electropolishing metal layers on wafers having trenches or vias with dummy structures
JP2005501412A (ja) * 2001-08-23 2005-01-13 エーシーエム リサーチ，インコーポレイティド 電解研磨法において金属の窪みを低減するダミー構造物
JP4209206B2 (ja) * 2003-01-14 2009-01-14 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
JP4504633B2 (ja) * 2003-05-29 2010-07-14 パナソニック株式会社 半導体集積回路装置
CN1826670B (zh) * 2003-07-23 2012-12-05 Nxp股份有限公司 用于具有最小图案密度要求的半导体技术的电感和电容元件
KR100546354B1 (ko) * 2003-07-28 2006-01-26 삼성전자주식회사 원하는 분석 위치를 용이하게 찾을 수 있는 반도체 소자
EP1505653A1 (en) * 2003-08-04 2005-02-09 STMicroelectronics S.r.l. Layout method for dummy structures and corresponding integrated circuit
JP4620942B2 (ja) * 2003-08-21 2011-01-26 川崎マイクロエレクトロニクス株式会社 半導体集積回路のレイアウト方法、そのレイアウト構造、およびフォトマスク
US7071074B2 (en) * 2003-09-24 2006-07-04 Infineon Technologies Ag Structure and method for placement, sizing and shaping of dummy structures
JP4599048B2 (ja) * 2003-10-02 2010-12-15 川崎マイクロエレクトロニクス株式会社 半導体集積回路のレイアウト構造、半導体集積回路のレイアウト方法、およびフォトマスク
TWI228226B (en) * 2003-11-21 2005-02-21 Taiwan Semiconductor Mfg Dummy pattern layout method for improving film planarization
US20050178498A1 (en) * 2004-02-18 2005-08-18 Au Optronics Corporation Method for sealing electroluminescence display devices
US7309906B1 (en) * 2004-04-01 2007-12-18 Altera Corporation Apparatus and methods for providing highly effective and area efficient decoupling capacitance in programmable logic devices
JPWO2005106949A1 (ja) * 2004-04-30 2008-03-21 松下電器産業株式会社 半導体の製造方法及び半導体装置
JP2006119195A (ja) * 2004-10-19 2006-05-11 Nec Electronics Corp 配線のレイアウト方法
JP2006134939A (ja) * 2004-11-02 2006-05-25 Nec Electronics Corp 半導体装置
US7667332B2 (en) * 2004-11-05 2010-02-23 Kabushiki Kaisha Toshiba Method for generating pattern, method for manufacturing semiconductor device, semiconductor device, and computer program product
KR100732753B1 (ko) * 2004-12-23 2007-06-27 주식회사 하이닉스반도체 반도체 장치 제조방법
CN100481347C (zh) * 2005-03-11 2009-04-22 松下电器产业株式会社 半导体集成电路
JP5230061B2 (ja) * 2005-07-25 2013-07-10 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
JP4991134B2 (ja) * 2005-09-15 2012-08-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR100712996B1 (ko) * 2005-09-20 2007-05-02 주식회사 하이닉스반도체 패턴더미를 갖는 반도체소자 및 패턴더미를 이용한반도체소자의 제조방법
JP2007115980A (ja) * 2005-10-21 2007-05-10 Toshiba Corp 半導体装置及びその製造方法
JP2006191129A (ja) * 2006-02-07 2006-07-20 Renesas Technology Corp 半導体装置およびその製造方法
US8147531B2 (en) * 2006-03-17 2012-04-03 Tornier, Inc. Compression pin with opposed threaded regions
JP5005241B2 (ja) 2006-03-23 2012-08-22 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
KR100787319B1 (ko) * 2006-05-17 2007-12-21 주식회사 하이닉스반도체 반도체 소자
US7566647B2 (en) * 2006-07-12 2009-07-28 United Microelectronics Corp. Method of disposing and arranging dummy patterns
US7759182B2 (en) * 2006-11-08 2010-07-20 Texas Instruments Incorporated Dummy active area implementation
JP5101876B2 (ja) * 2006-12-26 2012-12-19 セイコーインスツル株式会社 光電変換装置及びその製造方法並びにラインイメージセンサｉｃの製造方法
US7508700B2 (en) * 2007-03-15 2009-03-24 Magic Technologies, Inc. Method of magnetic tunneling junction pattern layout for magnetic random access memory
KR100894393B1 (ko) * 2007-06-11 2009-04-20 주식회사 동부하이텍 마스크의 설계방법 및 반도체소자
JP5650878B2 (ja) 2007-06-20 2015-01-07 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． ダミーパターンの設計方法、露光マスク、半導体装置、半導体装置の製造方法およびダミーパターンの設計プログラム
US7823118B2 (en) * 2007-07-05 2010-10-26 United Microelectronics Corp. Computer readable medium having multiple instructions stored in a computer readable device
US7836420B2 (en) * 2007-10-22 2010-11-16 Chartered Semiconductor Manufacturing Ltd. Integrated circuit system with assist feature
US7671469B2 (en) * 2007-12-31 2010-03-02 Mediatek Inc. SiGe device with SiGe-embedded dummy pattern for alleviating micro-loading effect
JP2009200165A (ja) * 2008-02-20 2009-09-03 Elpida Memory Inc 半導体装置
KR100961204B1 (ko) * 2008-06-18 2010-06-09 주식회사 하이닉스반도체 혼합 보조 패턴을 이용한 반도체 소자의 패턴 형성 방법
US8237227B2 (en) 2008-08-29 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy gate structure for gate last process
JP2009060143A (ja) * 2008-12-01 2009-03-19 Renesas Technology Corp 半導体装置
TWI384603B (zh) 2009-02-17 2013-02-01 Advanced Semiconductor Eng 基板結構及應用其之封裝結構
JP2010267933A (ja) 2009-05-18 2010-11-25 Elpida Memory Inc ダミーパターンの配置方法及びダミーパターンを備えた半導体装置
JP2011014762A (ja) * 2009-07-03 2011-01-20 Toshiba Corp 半導体装置及び半導体装置の製造方法
US8232177B2 (en) * 2009-09-30 2012-07-31 International Business Machines Corporation Method of generating uniformly aligned well and isolation regions in a substrate and resulting structure
US9646958B2 (en) * 2010-03-17 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits including dummy structures and methods of forming the same
US8423945B2 (en) * 2010-05-18 2013-04-16 International Business Machines Corporation Methods and systems to meet technology pattern density requirements of semiconductor fabrication processes
JP5449026B2 (ja) * 2010-05-24 2014-03-19 パナソニック株式会社 半導体装置及びその製造方法
CN102412183B (zh) * 2011-04-29 2014-07-09 上海华力微电子有限公司 提高半导体器件中空穴迁移率的方法
JP6054596B2 (ja) * 2011-05-31 2016-12-27 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置および半導体装置設計方法
US8878337B1 (en) * 2011-07-19 2014-11-04 Xilinx, Inc. Integrated circuit structure having a capacitor structured to reduce dishing of metal layers
US10026656B2 (en) * 2011-12-06 2018-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate features of semiconductor die
USD729808S1 (en) * 2013-03-13 2015-05-19 Nagrastar Llc Smart card interface
USD759022S1 (en) * 2013-03-13 2016-06-14 Nagrastar Llc Smart card interface
USD758372S1 (en) * 2013-03-13 2016-06-07 Nagrastar Llc Smart card interface
US8872241B1 (en) * 2013-05-20 2014-10-28 International Business Machines Corporation Multi-direction wiring for replacement gate lines
KR20150019695A (ko) * 2013-08-14 2015-02-25 삼성디스플레이 주식회사 단위 마스크 및 마스크 조립체
US9202859B1 (en) 2014-05-27 2015-12-01 Texas Instruments Incorporated Well resistors and polysilicon resistors
US9349818B2 (en) * 2014-10-21 2016-05-24 United Microelectronics Corp. Metal-oxide-semiconductor transistor device having a drain side dummy contact
KR102307060B1 (ko) * 2014-12-03 2021-10-01 삼성전자주식회사 반도체 소자
USD780763S1 (en) * 2015-03-20 2017-03-07 Nagrastar Llc Smart card interface
US10204920B2 (en) 2015-04-09 2019-02-12 Samsung Electronics Co., Ltd. Semiconductor device including polygon-shaped standard cell
KR102321605B1 (ko) * 2015-04-09 2021-11-08 삼성전자주식회사 반도체 장치의 레이아웃 설계 방법 및 그를 이용한 반도체 장치의 제조 방법
USD864968S1 (en) * 2015-04-30 2019-10-29 Echostar Technologies L.L.C. Smart card interface
USD776664S1 (en) * 2015-05-20 2017-01-17 Chaya Coleena Hendrick Smart card
CN106340540B (zh) * 2015-07-07 2020-09-01 联华电子股份有限公司 半导体元件及填补图案的方法
KR102463863B1 (ko) * 2015-07-20 2022-11-04 삼성전자주식회사 연마용 조성물 및 이를 이용한 반도체 장치의 제조 방법
JP2017041597A (ja) * 2015-08-21 2017-02-23 シナプティクス・ジャパン合同会社 半導体装置および半導体装置製造方法
KR102382826B1 (ko) 2015-09-08 2022-04-04 삼성전자주식회사 반도체 장치의 제조 방법
US20170365675A1 (en) * 2016-06-16 2017-12-21 United Microelectronics Corp. Dummy pattern arrangement and method of arranging dummy patterns
TWI740997B (zh) * 2017-08-03 2021-10-01 聯華電子股份有限公司 半導體結構
US10153265B1 (en) * 2017-08-21 2018-12-11 United Microelectronics Corp. Dummy cell arrangement and method of arranging dummy cells
CN109920787B (zh) * 2017-12-12 2021-05-25 中芯国际集成电路制造(北京)有限公司 互连结构的设计方法、装置及制造方法
KR101863067B1 (ko) * 2018-03-09 2018-05-31 심상진 건물의 비상탈출장치
KR102645944B1 (ko) * 2018-10-10 2024-03-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10811255B2 (en) * 2018-10-30 2020-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming semiconductor devices
US11062074B2 (en) * 2019-05-15 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Boundary cell
DE102021107950A1 (de) * 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zum fertigen von halbleiterbauelementen mit unterschiedlichen architekturen und damit gefertigte halbleiterbauelemente
KR20220022779A (ko) 2020-08-19 2022-02-28 삼성전자주식회사 복수개의 패턴들을 포함하는 반도체 소자
JP7094344B2 (ja) * 2020-10-27 2022-07-01 合肥晶合集成電路股▲ふん▼有限公司 半導体テスト構造
US20230389296A1 (en) * 2022-05-26 2023-11-30 Nanya Technology Corporation Method of manufacturing semiconductor device with programmable feature

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62193147A (ja) * 1986-02-19 1987-08-25 Toshiba Corp 半導体装置の製造方法
JPH0828467B2 (ja) * 1988-11-15 1996-03-21 株式会社東芝 半導体装置
US5441915A (en) * 1992-09-01 1995-08-15 Taiwan Semiconductor Manufacturing Company Ltd. Process of fabrication planarized metallurgy structure for a semiconductor device
JPH06120488A (ja) * 1992-10-01 1994-04-28 Mitsubishi Electric Corp 半導体装置
JP3081739B2 (ja) * 1992-10-20 2000-08-28 三菱電機株式会社 絶縁ゲート型半導体装置及びその製造方法
US5924006A (en) * 1994-11-28 1999-07-13 United Microelectronics Corp. Trench surrounded metal pattern
JP3128205B2 (ja) 1996-03-14 2001-01-29 松下電器産業株式会社 平坦化パターンの生成方法、平坦化パターンの生成装置及び半導体集積回路装置
TW341721B (en) 1996-03-14 1998-10-01 Matsushita Electric Ind Co Ltd Formation of flat pattern, flat pattern forming apparatus, and semiconductor integrated circuit device
US5885856A (en) 1996-08-21 1999-03-23 Motorola, Inc. Integrated circuit having a dummy structure and method of making
KR100223853B1 (ko) * 1996-08-26 1999-10-15 구본준 고체촬상소자의 구조 및 제조방법
JP3638778B2 (ja) 1997-03-31 2005-04-13 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
KR100230421B1 (ko) * 1997-04-22 1999-11-15 윤종용 반도체장치의 더미패턴 형성방법
US6153918A (en) * 1998-04-20 2000-11-28 Mitsubishi Denki Kabushiki Kaisha Semiconductor device with improved planarity and reduced parasitic capacitance
NO317828B1 (no) 1998-06-02 2004-12-13 Volstad Energy As Anordning ved konstruksjonselement som inngar i en bygnings- eller anlegggskonstruksjon, og som er utformet slik at den omfatter et kanalsystem for luft
JP2000114258A (ja) 1998-09-29 2000-04-21 Toshiba Corp 半導体装置
JP2000286263A (ja) 1999-03-29 2000-10-13 Nec Corp 半導体装置及びその製造方法
JP2000349145A (ja) * 1999-04-02 2000-12-15 Oki Electric Ind Co Ltd 半導体装置
JP2000340529A (ja) * 1999-05-31 2000-12-08 Mitsubishi Electric Corp 半導体装置
JP3555074B2 (ja) * 1999-11-17 2004-08-18 Ｎｅｃエレクトロニクス株式会社 半導体装置およびその製造方法
JP4307664B2 (ja) 1999-12-03 2009-08-05 株式会社ルネサステクノロジ 半導体装置
JP4836304B2 (ja) * 1999-12-15 2011-12-14 ルネサスエレクトロニクス株式会社 半導体装置
JP2002158278A (ja) * 2000-11-20 2002-05-31 Hitachi Ltd 半導体装置およびその製造方法ならびに設計方法
JP2011144171A (ja) 2010-12-05 2011-07-28 Emi Nishine がんの治療薬

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