CN106910677A - 用于制造半导体器件的构图方法、半导体器件制作方法 - Google Patents

Abstract

本发明提供一种用于制造半导体器件的构图方法及半导体器件制造方法，涉及半导体技术领域。该构图方法包括提供半导体衬底，在半导体上形成牺牲材料层；在牺牲材料层上形成具有第一图案的光刻胶层；以具有第一图案的光刻胶层为掩膜刻蚀牺牲材料层，使第一牺牲材料层具有第一图案；去述具有第一图案的光刻胶层，形成填充并覆盖具有第一图案的牺牲材料层的具有第二图案的光刻胶层；以具有第二图案的光刻胶层为掩膜刻蚀具有第一图案的牺牲材料层，以使第一牺牲材料层具有第三图案；形成填充并覆盖所述具有第三图案的牺牲材料层的掩膜材料层；去除牺牲材料层，形成具有第四图案的掩膜层。该构图方法通过双重曝光和图形翻转可以使图形密集度提高一倍。

Description

用于制造半导体器件的构图方法、半导体器件制作方法

技术领域

本发明涉及半导体技术领域，具体而言涉及一种用于制造半导体器件的构图方法、半导体器件制作方法。

背景技术

随着半导体器件尺寸不断缩小，光刻关键尺寸(CD)逐渐接近甚至超过了光学光刻的物理极限，由此给半导体制造技术尤其是光刻技术提出了更加严峻的挑战。随着半导体器件尺寸的逐渐减小，后道孔的周期(即，相邻两孔中心的距离)也越来越小，而使用目前的光刻技术已经无法满足20/14/16nm技术节点的后道孔周期要求，于是通常人们利用DDL(double dipole lithography)或双重图形的方法来形成20/14/16nm技术节点的后道孔，但是这种方法所形成的后道孔对于20/14/16nm技术节点来说，仍然存在孔周期相对偏大，无法满足更高的器件密度要求等问题。

因此，有必要提出一种新的光刻方法，以解决上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了克服目前存在的问题，本发明一方面提供一种用于制造半导体器件的构图方法，其包括下述步骤：提供半导体衬底，在所述半导体上形成牺牲材料层；在所述牺牲材料层上形成具有第一图案的光刻胶层；以所述具有第一图案的光刻胶层为掩膜刻蚀所述牺牲材料层，以第一次图形化所述牺牲材料层，使所述第一牺牲材料层具有第一图案；去除所述具有第一图案的光刻胶层，形成填充并覆盖所述具有第一图案的牺牲材料层的具有第二图案的光刻胶层；以所述具有第二图案的光刻胶层为掩膜刻蚀所述具有第一图案的牺牲材料层，以使所述第一牺牲材料层具有第三图案；形成填充并覆盖所述具有第三图案的牺牲材料层的掩膜材料层；去除所述牺牲材料层，形成具有第四图案的掩膜层。

进一步地，所述第一图案和第二图案具有多个带状凹槽，且所述多个带状凹槽彼此交错但不重合。

进一步地，所述第三图案为所述第一图案的带状凹槽和第二图案带状凹槽交错形成的多个孤立凸起。

进一步地，每个所述凸起由所述第一图案和第二图案中各两个带状凹槽交错形成。

进一步地，所述第四图案为与所述第三图案对应的多个孔。

本发明提出的用于制造半导体器件的构图方法通过双重曝光和图形翻转可以使图形密集度提高一倍。

本发明另一方面提供一种半导体器件的制造方法，其包括：提供半导体衬底，在所述半导体衬底上形成目标材料层；使用本发明上述的构图方法在所述目标材料层形成掩膜层；以所述掩膜层为掩膜来执行后续工艺。

进一步地，在所述目标材料层上还形成有硬掩膜层、蚀刻停止层和界面层中的至少一种。

进一步地，所述后续工艺为蚀刻工艺。

本发明的半导体器件的制造方法，可以使图形密集度提高一倍。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1示出了示出了常规技术中双重偶极子光刻形成孔的原理示意图；

图2示出了常规技术中双重图形光刻形成孔的原理示意图；

图3示出了根据本发明的构图方法形成孔的原理图；

图4A～图4H是示出了根据本发明一实施例的用于半导体器件制造的构图方法中各个步骤形成的器件的示意性剖面图；

图5示出了根据本发明一实施例的半导体器件的构图方法的一种流程图；

图6示出了根据本发明一实施例的半导体器件的制造方法的一种流程图；

图7A～图7C示出了根据本发明一实施例半导体器件的制造方法中各个步骤的示意性剖面图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

为了更好理解本发明和常规技术的区别，以及相对常规技术的优势，首先结合图1和图2描述常规的DDL(double dipole lithography)或双重图形的方法。

图1示出了示出了常规技术中双重偶极子光刻形成孔的原理示意图。如图1中(a)～(d)所示，其基本思想是将用于形成孔的掩模图形分成第一部分图案和第二部分图案。其中，第一部分图案和第二部分图案包括多个带状凹槽，当将第一部分图案和第二图案转移到目标材料层时，第一部分图案的带状凹槽和第二部分图案的带状凹槽相互交错的位置形成孔。具体可以通过在第一层光刻胶上通过曝光显影形成第一部分图案，接着通过蚀刻将该部分图案转移到下层硬掩膜材料层上，然后再旋涂第二层光刻胶并通过曝光显影形成第二部分图案，最后通过蚀刻将两部分图案最终转移到目标材料层上形成最后的孔图案。然而，这种方案如图1中所示，第一部分图案和第二部分图案中相邻凹槽的距离受光刻技术的限制，比如当光刻技术一次曝光只能形成最小间距为100nm的凹槽时，采用图1所示的双重图形光刻形成的孔的最小间距则约为70nm，而这一间距随着半导体工艺进入更小的技术节点，将无法满足要求。

图2示出了常规技术中双重图形光刻形成孔的原理示意图。如图2中(a)～(c)所示，其基本思想是将孔图案分布形成，先形成第一部分图案，然后再形成第二部分图案，并由第一部分图案和第二部分图案组成最后的图案。具体可以通过在第一层光刻胶上通过曝光显影形成第一部分图案，接着通过蚀刻将该部分图案转移到下层硬掩膜材料层上，然后再旋涂第二层光刻胶并通过曝光显影形成第二部分图案，最后通过蚀刻将两部分图案最终转移到目标材料层上形成最后的孔图案。然而，这种方案如图2中所示，第一部分图案和第二部分图案中相邻孔的距离受光刻技术的限制，比如当光刻技术一次曝光只能形成最小间距为100nm的孔时，采用图2所示的双重图形光刻形成的孔的最小间距则约为70nm，而这一间距随着半导体工艺进入更小的技术节点，将无法满足要求。

为此，本发明提出了一种用于半导体器件制造的构图方法，用于形成孔，通过双次光刻，利用岛状图形反转最后来形成孔，使得图形密集度提高一倍，利用本方法可以形成小于50nm的孔周期(以光刻技术一次曝光只能形成最小间距为100nm的孔为例)，这是上述常规DDL或双重图形无法实现的。下面结合图3对本发明的种用于半导体器件制造的构图方法进行说明。

图3示出了根据本发明的构图方法形成孔的原理图。中(a)～(d)所示，其基本思想是将用于形成孔的掩模图形分成第一部分图案和第二部分图案。其中，第一部分图案和第二部分图案包括多个带状凹槽，当将第一部分图案和第二图案转移到牺牲材料层时，由第一部分图案的带状凹槽和第二部分图案的带状凹槽围成的区域形成孤立的凸起(该孤立的凸起在本文也被形象地称为岛状图形)，然后用掩膜材料填充并覆盖牺牲材料层，当去除牺牲材料层时，则在所述孤立凸起对应的位置形成孔。如图3所示，以当光刻技术一次曝光只能形成最小间距为100nm的凹槽为例，采用图3所示的方法，由于孤立凸起的最小间距为相邻凹槽的一半，因而可以形成最小间距50nm的孔。换句话说，采用本发明的构图方法相比目前的常规技术可以使图形密集度提高一倍。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例一

下面，将参照图4A-图4H以及图5来详细说明根据本发明一实施例的用于半导体器件制造的构图方法。其中，图4A～图4H是示出了根据本发明一实施例的用于半导体器件制造的构图方法中各个步骤形成的器件的示意性剖面图；图5示出了根据本发明一实施例的半导体器件的构图方法的一种流程图。

本实施的用于半导体器件制造的构图方法，包括：

步骤S101，提供半导体衬底，在所述半导体衬底上形成牺牲材料层，以及位于所述牺牲材料层上的具有第一图案的光刻胶层。

如图4A所示，提供半导体衬底400，在半导体衬底400上预先形成有目标材料层402，在目标材料层402上形成牺牲材料层403，并在牺牲材料层403形成具有第一图案的光刻胶层404A。

衬底400的构成材料可以是未掺杂单晶硅、掺杂有N型或P型杂质的单晶硅、多晶硅、锗硅或者绝缘体上硅(SOI)等。

目标材料层402可以是形成在衬底上的互连布线层、层间介电层、栅极材料层或者硬掩膜层。所述互连布线层的构成材料选自钨、硅化钨、铝、钛和氮化钛中的至少一种。所述层间介电层的构成材料可以选自低介电常数(k)材料或超低k材料，例如，由美国加州圣大克劳拉市Applied Materials公司市售的Black DiamondTM II(BDII)电介质、由Dow Chemical公司市售的与(苯环丁烯)介电材料。所述栅极材料层的构成材料选自多晶硅和铝中的一种。所述硬掩膜层的构成材料选自氧化物、未掺杂硅玻璃、玻璃上硅、SiON、SiN、SiBN、BN和高k材料中的至少一种。需要说明的是，目标材料层402是可选而非必选的，可根据实际情况加以取舍。

牺牲材料层403可以由SiN、SiO2、非晶硅、无定形碳等易于成形和去除构成。作为示例，本实施例中用无定形碳构成牺牲层403。此外，牺牲层403也可以由光致抗蚀剂或先进构图膜(APF，AdvancedPatterning Film)材料构成。其中，APF材料可从加州的圣塔克拉拉的应用材料公司获得，例如Advanced Patterning FilmTM。这种APF材料使用双层构图膜层叠而成，将可剥离CVD碳硬掩膜技术与电介质抗反射涂覆(DRAC)技术相结合，以实现大高宽比的接触蚀刻。APF材料的进一步的资料以及对其进行构图以使其具有图案的工艺方法可参见申请号为200810132400.2的中国专利申请，在该文献中对此有详细描述。

当然，牺牲层403并不仅限于这两种材料，而是只要是能够通过干法或湿法剥离而无需干法蚀刻即可去除的材料均适用于本发明。也就是说，能够通过干法或湿法剥离而无需干法蚀刻即可去除的现有的或者将来可能出现的材料都可以用于构成本发明中的牺牲层，因此也都落入在本发明的范围内。另外，通过诸如光刻和蚀刻等常规工艺对牺牲层403进行构图以使其具有图案的工艺方法和条件等为本领域技术人员所公知，在此不再赘述。

除上述的膜层之外，还可以在目标材料层402之下形成蚀刻停止层或界面层401(interface layer)，以便在对目标材料层进行蚀刻时保护下层膜层不会由于过蚀刻(over-etch)而造成损伤。蚀刻停止层和界面层的构成材料可以例如为SiN、SiO2或电介质材料。形成蚀刻停止层和界面层的工艺条件和参数为本领域技术人员所公知，在此亦不再赘述。

具有第一图案的光刻胶层404A，可以通过在牺牲材料层403上涂覆光刻胶层，然后经由曝光显影等操作形成，其采用本领域常用方法实现，在此不再赘述。其中所述第一图案包括多个带状凹槽，示例性以形成9个孔为例，则所述第一图案与图3中(a)所示一致，即图4A中具有第一图案的光刻胶层404A中凹槽位置和形状与图3中(a)所示形状一致，即图3中(a)所示形状可以视为图4A光刻胶层404A中的凹槽的俯视图。

步骤S102，以所述具有第一图案的光刻胶层为掩膜刻蚀所述牺牲材料层。

如图4B所示，根据牺牲材料层403的具体材料选用合适的湿法或干法刻蚀工艺，以所述具有第一图案的光刻胶层404A为掩膜刻蚀所述牺牲材料层403，从而将所述第一图案转移到所述牺牲材料层403，形成具有第一图案的牺牲材料层403A。

步骤S103，在所述具有第一图案的牺牲材料层上形成具有第二图案的光刻胶层。

如图4C所示，在所述具有第一图案的牺牲材料层403A上形成具有第二图案的光刻胶层404B。其可以通过在具有第一图案的牺牲材料层403A涂覆光刻胶，并经由曝光显影等操作形成具有第二图案的光刻胶层404B。

其中所述第二图案包括多个带状凹槽，示例性以形成9个孔为例，则所述第一图案与图3中(b)所示一致，即图4C中具有第二图案的光刻胶层404B中凹槽位置和形状与图3中(b)所示形状一致，即图3中(b)所示形状可以视为图4C光刻胶层404B中的凹槽的俯视图。

进一步地，由图3(a)～(c)可知，第一图案和第二图案中的带状凹槽，彼此交错但不重合，并且当将第一图案和第二图案组合在一起时，第一图案中的带状凹槽和第二图案的带状凹槽彼此间隔分布，这样可以形成由于第一图案中的带状凹槽和第二图案的带状凹槽围成的孤立凸起。

步骤S104，以所述具有第二图案的光刻胶层为掩膜刻蚀所述牺牲材料层，以形成具有第三图案的牺牲材料层。

如图4D所示，以所述具有第二图案的光刻胶层404B为掩膜刻蚀所述具有第一图案的牺牲材料层403A，将第二图案转移到具有第一图案的牺牲材料层403A时，这样在第一图案和第二图案的作用下，形成具有第三图案的牺牲材料层403B。如前所述，第三图案为由第一图案的带状凹槽和第二图案的带状凹槽围成的区域形成孤立的凸起，在本文也被称为岛状图形。或者说，所述第三图案为所述第一图案的带状凹槽和第二图案带状凹槽交错形成的多个孤立凸起。示例性，每个所述凸起由所述第一图案和第二图案中各两个带状凹槽交错形成。

步骤S105，形成覆盖并填充所述具有第三图案的牺牲材料层的掩膜层。

如图4E所示，形成覆盖并填充所述具有第三图案的牺牲材料层403B的掩膜层405。

掩膜层405可以光刻胶层或硬掩膜层。示例性，在本实施例中，掩膜层405为硬掩膜材料层，比如硅层。作为一个示例，可以通过在温度约为800～1200℃且气压为100～760托的条件下分解包含SiCl2、SiCl3和SiCl4中的至少一种的源气体来形成单晶硅层，作为硬掩膜材料层208。作为另一个示例，可以通过在500～700℃的温度下以SiH4为源气体来形成硬掩膜材料层208。更多形成单晶硅层的工艺方法和条件可参见申请号为99801049.9的中国专利申请，在该文献中对此有详细描述。此外，掩膜层405也可由SiO2、SiN、TaN和TiN中的至少一种构成。

此外，除CVD法外，优选地，还可以通过ALD法来形成掩膜层405，以便对下层膜层(例如，目标材料层402和牺牲403)的表面具有较好的覆盖性。

步骤S106，平坦化所述掩膜层。

如图4F所示，由于在形成覆盖并填充所述具有第三图案的牺牲材料层403B的掩膜层405时，不可避免会在牺牲材料层403B上形成掩膜层405，而为了后续去除牺牲材料层，翻转形成孔图形，需要对所述掩膜层405进行平坦化处理，以去除高于牺牲材料层403B的部分。

示例性地，采用机械研磨和CMP等常用方法平坦化所述掩膜层405。

步骤S107，去除牺牲材料层，以形成具有第四图案的掩膜层。

如图4G所示，去除牺牲材料层403B，以形成具有第四图案的掩膜层406。其中第四图案与第三图案对应，即第四图案中的孔位置和形状与第三图案中孤立凸起的位置和形状和对应，第四图案中的孔由第三图案中的孤立凸起翻转形成。

步骤S108，以所述具有第四图案的掩膜层为掩膜刻蚀所述目标材料层。

如图4G所示，以所述具有第四图案的掩膜层406为掩膜刻蚀所述目标材料层402，将第四图案转移到目标材料层上。

至此完成了本实施的用于半导体器件制造的构图方法，其通过双重曝光和图形翻转可以使图形密集度提高一倍。

实施例二

下面，将参照图6和图7A-图7C来详细说明根据本发明一实施例的半导体器件的制造方法。其中，图6示出了根据本发明一实施例的半导体器件的制造方法的一种流程图；图7A～图7C示出了根据本发明一实施例半导体器件的制造方法中各个步骤的示意性剖面图。

本实施例的半导体器件的制造方法，包括：

步骤S601，提供半导体衬底，在所述半导体衬底上形成目标材料层和牺牲材料层。

如图7A所示，提供半导体衬底700，在半导体衬底700上形成目标材料层701，并在目标材料层701上形成牺牲材料层702

衬底700的构成材料可以是未掺杂单晶硅、掺杂有N型或P型杂质的单晶硅、多晶硅、锗硅或者绝缘体上硅(SOI)等。目标材料层701可以是形成在衬底上的互连布线层、层间介电层、栅极材料层或者硬掩膜层。并且，目标材料层701是可选而非必选的，可根据实际情况加以取舍。牺牲材料层702根据需求选用合适的材料，示例性，比如无定形碳。

步骤S602，以使用本发明上述实施例所述的方法形成的掩膜层703，所形成的结构图7B所示。

步骤603，以所述掩膜层703为掩膜来执行后续工艺。

以所述掩膜层703为掩膜，蚀刻目标材料层701，以将掩膜层703的图案转移至目标材料层701，从而形成具有预定图案的目标材料层704，如图7C所示。蚀刻所采用的工艺是本领域公知的，在此不再赘述。

这里，需予以理解的是，通过上述方式可以在目标材料层701形成栅结构、位线和/或有源区，作为后续形成的半导体器件的一部分。作为一个示例，将要在目标材料层701中形成栅结构图案，在此情况中，目标材料层701可以是导电层(例如，多晶硅层)或者金属层(例如，钨层或硅化钨层)。作为另一个示例，将要在目标材料层701中形成位线图案，在此情况中，目标材料层701可以是金属层(例如，钨或铝层)。需要提请注意，也可以利用本发明的硬掩膜层在目标材料层701中形成有源区图案，在此情况中，目标材料层701可以是半导体衬底，此时第一硬掩膜层703作为有源区离子注入时的掩蔽层。另外，也可以利用本发明的掩膜层703作为选择性外延生长的掩蔽层，并且还可以将其用于将来出现的需要掩蔽层的任何工艺。

除上述的膜层之外，在牺牲层702形成之前，还可以在目标材料层701上形成蚀刻停止层或界面层(interface layer)或第二掩膜材料层，以便在对目标材料层进行蚀刻时保护下层膜层不会由于过蚀刻(over-etch)而造成损伤，或者避免所述牺牲对器件污染。蚀刻停止层和界面层的构成材料可以例如为SiN、SiO2或电介质材料。形成蚀刻停止层和界面层的工艺条件和参数为本领域技术人员所公知，在此亦不再赘述。

根据如上所述的实施例制造的半导体器件可应用于多种集成电路(IC)中。根据本发明的IC例如是存储器电路，如随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)、或只读存储器(ROM)等等。根据本发明的IC还可以是逻辑器件，如可编程逻辑阵列(PLA)、专用集成电路(ASIC)、合并式DRAM逻辑集成电路(掩埋式DRAM)、射频电路或任意其他电路器件。根据本发明的IC芯片可用于例如用户电子产品，如个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机、手机等各种电子产品中。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (8)

1.一种用于制造半导体器件的构图方法，其特征在于，包括下述步骤：

提供半导体衬底，在所述半导体上形成牺牲材料层；

在所述牺牲材料层上形成具有第一图案的光刻胶层；

以所述具有第一图案的光刻胶层为掩膜刻蚀所述牺牲材料层，以第一次图形化所述牺牲材料层，使所述第一牺牲材料层具有第一图案；

去除所述具有第一图案的光刻胶层，形成填充并覆盖所述具有第一图案的牺牲材料层的具有第二图案的光刻胶层；

以所述具有第二图案的光刻胶层为掩膜刻蚀所述具有第一图案的牺牲材料层，以使所述第一牺牲材料层具有第三图案；

形成填充并覆盖所述具有第三图案的牺牲材料层的掩膜材料层；

去除所述牺牲材料层，形成具有第四图案的掩膜层。

2.根据权利要求1所述的构图方法，其特征在于，所述第一图案和第二图案具有多个带状凹槽，且所述多个带状凹槽彼此交错但不重合。

3.根据权利要求2所述的构图方法，其特征在于，所述第三图案为所述第一图案的带状凹槽和第二图案带状凹槽交错形成的多个孤立凸起。

4.根据权利要求3所述的构图方法，其特征在于，每个所述凸起由所述第一图案和第二图案中各两个带状凹槽交错形成。

5.根据权利要求3或4所述的构图方法，其特征在于，所述第四图案为与所述第三图案对应的多个孔。

6.一种半导体器件的制造方法，所述方法包括：

提供半导体衬底，在所述半导体衬底上形成目标材料层；

使用如权利要求1～5中任一项所述的构图方法在所述目标材料层形成掩膜层；

以所述掩膜层为掩膜来执行后续工艺。

7.根据权利要求6所述的半导体器件的制造方法，其特征在于，在所述目标材料层上还形成有硬掩膜层、蚀刻停止层和界面层中的至少一种。

8.根据权利要求6所述的半导体器件的制造方法，其特征在于，所述后续工艺为蚀刻工艺。