TW476157B - Semiconductor devices - Google Patents

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TW476157B
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TW
Taiwan
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bit line
potential
circuit
aforementioned
line pair
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TW89102341A
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Hiroyuki Mizuno
Takeshi Sakata
Nobuhiro Odaira
Takao Watanabe
Yusuke Kanno
Original Assignee
Hitachi Ltd
Hitachi Ulsi Sys Co Ltd
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476157 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（1 ) 【技術範圍】 本發明.係有關半導體裝置，尤其有關於低電壓動作特 性優異之半導體積體電路裝置者。 此說明所參照之文獻係如下所述，文獻係經由該文獻 號碼參照。「文獻1」：伊藤淸男著、「超LSI記億體」、培 風館、P162。「文獻2」：日本特開平2-24898號公報（對應美 國特許·公報No.4973864)。「文獻3」：日本特開平1 0-397 1號 公報（對應美國特許公報No.5854562)。「文獻4」：1996 Symposium on VLSI Circuits Digests of Technical Papers, pp·104-105 o 「文獻1」之圖26.1中，記載有記憶標準性之DRAM之 感測系之電路圖。此圖係所謂掩蔽感測方式（將1個之感測 放大器列以左右之記憶排共有的構成）者，將省略該點之電 路圖示於圖18。以C100和M100構成記憶格，C100係記憶記 憶格內之資訊的電容器，M100係顯示該電荷之守送NM0S電 晶體，VPL係顯示板電壓。BL[n]、/BLU]係位元線，WL[m] 係字元線，於適切之交點，配置記憶格構成記憶陣列100。 M101、M102、M103係NMOS電晶體，VBM係資料線電壓VDL 之一半之電壓電源，經由將M101至M103呈開啓，將位元線 預充電於VBM電位，構成所謂半VDD預充電方式之預充電 電路 101。M200、M201 係 PM0S電晶體，M202、M203係 NM0S電晶體，構成CMOS閂鎖型感測放大器201。又，M109 及M110係NMOS電晶體，構成Y開關103a，經由將M109及 乂110呈開啓地，將位元線81411]，/：81411]選擇連接於整體位 ------------裝—訂-------線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -4- 476157 A7 B7 五、發明說明（2 ) 元線 GBL[p]，/GBL[p]。 (請先閱讀背面之注意事項再填寫本頁) 於圖1 9.顯示此記憶體之讀取動作之波形圖。在此爲使 說明簡化，將陣列電壓VDL設定與電源電壓VDD的同樣電壓 ，假定於1.0V。又，令VBM呈該一半之電壓之0.5V，令字元 線之昇壓電壓假定呈2.5V。 於時刻TO，將預充電信號EQ呈非閘極，於時刻T1，？？？ 字元線WL[m]。由此，經由此字元線選擇之記憶格內之傳送 MOS電晶體M100則開啓，停留於記憶格內之電容C100的電 荷，和附加於位元線BL[n]，/BL[n]的寄生容量產生共用充 電，於位元線BL[n]，/BL[n]產生反映記億格內之資訊的電 位差V s。 於時刻T2，令感測放大器起動信號CSP及CSN各驅動 1.0V及0V，將位元線BL[n]，/BL[n]增幅至1.0V及0V。在此 圖中，開啓YS [k]之故，Y開關呈開啓，增幅位元線BL[n] ，/BL [η]的同時，亦可增幅整體位元線GBL[p]，/GBL[p] ο 經濟部智慧財產局員工消費合作社印製 以上述之記號，如/BL[n]於BL[n]之前，添加斜 線記號係一般使用之標示方法，表示各信號爲各互補信號 者。又，括號”[]”係一般所使用之標記方法，例如於BL[n] 中，如BL[0]、BL[1]、BL[2]所示，表示將由一條以上之信 號線的匯流排構造之信號代表性地記述。以下，本案之中 ，使用此標示。 於圖20(A)，顯示經由圖8之DRAM之感測系電路之感測 速度（tSENSE)之本案發明者等所成之模擬結果。感測速度（ -5- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 476157 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（3 ) tSENSE)係定義如圖20(B)所示，自感測放大器之起動，位元 線BL、位元線/BL之電位差增幅至電源電壓VDD之60%的時 間。溫度係於接合溫度Tj假定-40度和125度之2種類。由此 解析本發明者發現以下之情形。 (A1)電源電壓伴隨低電壓化，感測速度（tSENSE)則明顯變慢 〇 (A2)電源電壓爲約1.2V以下時，高溫時較低溫之時感測時間 爲快。此係感測放大器之驅動電流爲MOS電晶體之汲極電 流之汲極電流中，非漂移電流，係由擴散電流所支配的。 一般而言，擴散電流係對於溫度或MOS電晶體之臨限値而 言會非常敏感地變化。因此，如此地非由漂移電流，於支 配電流之範圍使用感測放大器時，對於LSI製造步驟的參差 或LSI之動作環境參差而言，感測時間會有大的變化。此係 會導致LSI之電路產率的下降的問題，結果使用如此構成之 電路之DRAM的LSI之成本會變高。 又，圖20(C)係以一般CMOS邏輯電路之延遲時間特性（ tDLAY)爲例，顯示CMOS反相器之延遲時間之電源電壓依存 性。溫度係與圖20(A)同樣地，於接合溫度Tj假定·40度和 125度之2類。由此解析本發明人得知以下之情形。 (Β 1)電源電壓爲低電壓化時之動作速度劣化較圖1 8所示以往 之DRAM之感測系之情形明顯爲小。 (B2)低電壓時之溫度特性在於CMOS反相器和圖1 8所示之以 往DRAM之感測系之特性上爲不同。 由以上得知，具有圖18所示以往之感測系的DRAM電路 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 7〇1 ： ------..----^« — — — — 1 — 11 ^ (請先閱讀¾面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 476157 A7 B7 五、發明說明（4 ) ，和具有圖20(C)之延遲特性的邏輯電路中，以該低電壓特 性，可知無法相互加以整合。在此，複數之電路整合係指 類似對電源電壓或溫度之延遲特性之依附狀態。例如，電 源電壓呈低電壓化時，以所有電路之動作速度爲相同之程 度時會變慢，溫度下降時所有之電路之動作速度於同樣之 程度有變快之情形。 將具有未整合之圖18所示之以往之感測系的DRAM，和 邏輯電路，混合載入於一個之LSL上時，該DRAM混載邏輯 LSI之低電壓動作時之動作速度係於DRAM之低溫下，以緩 慢之特性加以規制。例如經由空轉規定整體之動作速度。 又，令該DRAM混合載入邏輯LSI，以與電源電壓動作頻率 不同之複數之動作模式加以使用之時，低電壓動作模式之 動作頻率經由混合載入DRAM，會明顯地變慢。 在此，本發明之目的係於低電壓下，可提供安定動作 之感測放大器者。 發明之揭示 ’ 顯示本發明之代表性構成時，爲如下所述。即，·構成 具備字元線（WL)，和第1位元線對（BL，/BL)，和設於前述 字元線和前述第1位元線對之交點的記憶格（MC)，和第2位 元線對（LBL，/LBL)，和爲結合前述第1位元線對和前述第2 位元線對的開關電路（ISO_SW_T，ISO_W J)，和包含具連 接於前述第1位元線對之第1電路（PSA)及連接於前述第2位 元線對之第2電路（MSA)的感測放大器，和爲將前述第1位元 本&張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) Γ7Ι ----------------^----^--------- (請先閱讀背面之注意事項再填寫本頁) 476157 Α7 __ Β7 五、發明說明（5 ) 線對預充電於第1預充電電位的第1預充電電路（PC 1)，和爲 將前述第2位元線對預充電於第2預充電電位的第2預充電電 路（PC2)，前述第2電路係自前述記憶格之記億信號，將前 述第1及第2位元線對之一方，增幅至第1電位（VSS)，將另 一方增幅至第2電位（VDL)的電路，前述第1預充電電位係前 述第1電位1和第2電位間之電位（VBM)，前述第2預充電電位 係前述第2電位的半導體裝置。 更且，根據其他形態之發明時，構成包含字元線（WL) ，和第1位元線對（BL，/BL)，和設於前述字元線和前述第1 位元線對之交點的記憶格（MC)，和第2位元線對（LBL，/LBL )，和具有連接於前述第1位元線對之一方的第1電極和連 接於前述第2位元線對之一方的第2電極的第1電容器（C250) ，和包含具有連接於前述第1位元線對之另一方的第3電極 和連接於前述第2位元線對之另一方的第4電極的第2電容器 (C251)的電容器對，和包含爲連接前述第1位元線對之一方 和前述第2位元線對之一方的第1開關（M206)和爲連接前述 第1位元線對之另一方和前述第2位元線對之另一方的第2開 關（207)的開關電路，和連接於前述第2位元線對之感測放大 器（SA)，和爲將前述第1位元線對預充電於第1預充電電位 的第1預充電電路（PC1)，和爲將前述第2位元線對預充電於 第2預充電電位的第2預充電電路（PC2)地，構成半導體裝置 【圖面之簡單說明】 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) illh--— It· — — —-----^ . 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 476157 A7 B7 五、發明說明（6 ) 圖1係顯示本發明之感測系電路之實施例圖。圖2係顯 示圖1之讀取動作之實施例圖。圖3係顯示使用本發明感測 系電路的邏輯混合載入用DRAM巨集。圖4係顯示使用本發 明之邏輯混合載入用DRAM巨集的系統LSI之實施例圖。圖5 係顯示本發明之感測系電路之其他實施例圖。圖6係顯示圖 5之讀取動作之實施例圖。圖7係顯示使用電容器之本發明 之感測系電路之其他實施例圖。圖8係顯示圖7之讀取動作 之實施例圖。圖9係顯示本發明之-感測放大器之其他實施例 圖。圖1 0係顯示本發明之感測系電路之其他實施例圖。圖 11係顯示圖10之讀取動作之實施例圖。圖12係顯示使用掩 蔽感測放大器方式的DRAM巨集之實施例圖。圖13係顯示將 圖1之感測系電路變更呈掩蔽感測放大器方式時之實施例圖 。圖14係顯示將圖5之感測系電路變更呈掩蔽感測放大器方 式時之實施例圖。圖15係顯示將圖7之感測系電路變更呈掩 蔽感測放大器方式時之實施例圖。圖16係顯示將圖10之感 測系電路變更呈掩蔽感測放大器方式時之實施例圖。圖17 係顯示搭載檢出感測放大器之動作終了的電路的本發明 DRAM控制系圖。圖18係顯示以往之感測系電路圖。圖19係 顯示本發明人等所檢討之圖18之讀取動作之檢討例圖。圖 20係顯示以圖18所示之感測系電路之低電壓特性，和CMOS 反相器之低電壓特性之本發明人等之模擬結果圖。圖21係 顯示將圖18所示之感測系電路，以VDD預充電方式動作時 之低電壓特性之本發明人等所得之模擬結果圖。圖22係顯 示使用圖1、圖5、圖7、圖10、圖13、圖14、圖15、圖16所 (請先閱讀背面之注意事項再填寫本頁) 一裝！ l· I I I 訂！ ί 線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -9 - 476157 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（7 ) 示本發明感測系電路構成記憶陣列時之實施例圖。圖23顯 示有關本發明之再寫入手法之實施例圖。圖24係顯示爲實 現與圖22不同之本發明之再寫入手法的電路圖。圖25係顯 示使用圖24之實施例的本發明再寫入動作圖。圖26係顯 示爲實現與圖25不同，使用圖24之實施例之本發明之再寫 入動作圖。圖27係顯示使用圖24之實施例之本發明讀取動 作圖。個28係顯示使用圖24之實施例之本發明讀取動作圖 〇 【符號說明】 M104、M105、M106、M200、M201 PMOS電晶體 M100、M101、M102、M103、M107、M108、M109、M110、 M202、M203、M204、M205、M206、M207 NMOS電晶 體 100記憶陣列 101b半VDD預充電電路 101預充電電路 102預充電電路 103a Y開關 201感測放大器 401 I/O電路 402邏輯電路 403 DRAM 巨集 500 DRAM 巨集 -----------裝-----^----訂---------線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -10- 經濟部智慧財產局員工消費合作社印製 476157 A7 __ B7___ 五、發明說明（8 ) 501間接周邊電路 502命令解碼器 503讀取·寫入放大器 504電源電路 506a、506b 複數之感測放大器 507定時控制電路 600 DRAM 電路 605 Y解碼器 - 606a感測系電路 608 X解碼器及主字元驅動器 6 1 1副字元解碼器 C100、C250、C251 電容器 ΒΑ0至BA7 記憶庫 【爲實施發明之最佳形態】 以下，對於本發明之實施例，使用圖面詳細加以說明 。構成實施例之各機能方塊的電路元件雖未特別加以限制 ，經由公知之CMOS(互補型MOS電晶體）等之積體電路技術 ，形成於如單結晶矽之1個半導體基板上。於P型MOS電晶 體（MOSFET)，於閘極經由附上圓符號之記號，與N型MOS電 晶體（MOSFET)區別。 <實施例1 > 於圖1顯示本發明之代表性感測系電路之實施例。以 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -11 - -----------^^^裝----h — ί 訂·--------線 (請先閱讀免面之注意事項再填寫本頁) 476157 經濟部智慧財產局員工消費合作社印製 A7 __B7_ 五、發明說明（9 ) C 100和Μ 100構成記憶格（MC)，C 100係記億記憶格內之資訊 的電容器，Μ100係該電荷之傳送NMOS電晶體，VPL係顯示 板電壓。BL[n]和/BL[n]係以位元線，WL[m]係以字元線，於 適切交點構成配置記憶格之記憶體陣列100。在此，雖顯示 了將折返位元線構造爲前提的實施例，做爲開放形位元線 構造亦可。於此圖M107及M108係以NMOS電晶體，構成Y 開關Y-SW，將M107和M108呈開啓地，將局部位元線 LBL[n]，/LBL[n]，選擇連接於整體位元線GBL[p]、/GBL[p] ο 採用於本發明之感測放大器S A 1係在以下之點上具有特 徵。即SA1係包含連接於位元線BL[n]，/BL[n](以下省略此 等，使用”BL"之記載）的預感測放大器PSA，和局部位元線 LBL[n]，/LBL[n](以下省略形係”LBL”）。更且設置控制BL和 LBL之連接和分離的開關電路（ISO_SWJ，ISO_SW_B)。PSA 係包含於BL連接閘極，源極被共通連接的N型MOSFET對（ M204和M205)，做爲閘極接受之差動M0SFET對加以動作。 又，主感測放大器MSA係令CMOS閂鎖型感測放大器爲基本 構成之電路。於MSA中，P型MOSFET對M200和M201係交差 結合閘極和汲極，共通連接源極。又，\型MOSFET對M202 和M203係交差結合閘極和汲極，源極則連接於PSA之N型 MOSFET對之汲極。 然而，於[文獻2]之第9圖中，僅著眼於電路形式時，顯 示包含上述PSA和MSA的感測放大器。又於[文獻2]之第16 圖，顯不該電路動作。但是，記載於[文獻2 ]之感測放大器 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -12- — — — — — — — - ull· — — — ^-1111111 Aw (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 476157 A7 _ B7 五、發明說明（1〇 ) 係關於SRAM之技術，無對如本發明之DRAM遘用之揭示 ，爲此未考慮到如下所示之開關電路（ISO_SW J，ISO_SW J) 〇 本發明之第2特徵係設置控制BL和LBL之連接和分離的 開關電路（13〇_3^^丁，13〇3冒_：6)。由此，對應31^和1^1^之預 充電電位。M206和M207係NMOS電晶體。於此開關電路， 電氣連接BL和LBL，將以MSA增幅之資料，自LBL傳達至BL 地，再寫入記億格。 · 本發明之第3之特徵係令BL呈陣列電壓VDL2預充電， 令LBL呈預充電。M101、M102、M103係NMOS電晶體，VBM 係資料線電壓VDL之一半之電壓電源，將自M101至M103呈 開啓地，將位元線BL[n]、/BL[η](第1位元線對）預充電至 VBM電位（第1預充電電壓），所謂構成半VDD預充電方式之 預充電電路10Ρ另一方面，Μ104、Μ105、Μ106係PMOS電 晶體，將此等之MOS電晶體呈開啓地，令LBL(第2位元線對） 預充電於VDL電位（第2預充電電壓），構成所謂VDD預充電 方式之預充電電路102。 於圖2顯示圖之記憶體之讀取動作波形圖之一例t在此 爲簡單說明，將陣列電壓VDL設定呈與晶片之電源電壓VDD 同樣之電壓，假定呈1.0V。又，將VBM呈該一半之電壓之 0.5V，將完元線之昇壓電壓假定呈2.5V。 於時刻T0，否定預充電信號EQ.BL和EQ_LBL，於時刻 T1開啓字元線WL[m]。由此將經由該字元線選擇之記憶格內 的傳送MOS電晶體M100呈開啓，產生蓄積記憶格內之電容 I---ull· — — — ^ ·11111111 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -13 - 476157 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（11) 器的電荷，和附加於位元線BL[n]、/BL[η]的寄生容量的充 電共用，於位元線BL[n]、/BL[n]產生反映記憶格內之資訊 的電位差Vs。 於時刻T2，令感測放大器起動信號CSN驅動於0V地， 活化感測放大器，將位元線BL[n]、/BL[n]之電位差增幅至 1.0V及0V，輸出至局部位元線LBL[n]、/LBL[n]。於此圖中 ，開啓YS[k]之故，Y開關係開啓，增幅位元線BL[n]、 /BL[n]的同時，亦整體增幅位元線GBL[p] 、/GBL[p]。 更且，於時刻T2’開啓被寫信號RBK，將增幅至整體位 元線LBL[n]、/LBL[n]的信號，傳送至位元線BL[n]、/BL[n] ，執行記憶格之再寫入。 於時刻T3使被寫信號RBK和字元線WL[m]爲無效，於時 刻T4開啓預充電信號EQJL和EQ_LBL，令位元線BL[n]、 /BL[n]呈0.5V，令整體位元線LBL[n]、/LBL[n]呈1.0V地加以 預充電。 於圖3，顯示使用以圖1所示之感測系電路的DRAM巨集 之實施例。500爲DRAM巨集。501係顯示命令解碼器502和 讀取·寫入放大器503及電源電路504所成間接周邊電路。 又，ΒΑ0至BA7係顯示記憶庫。各區庫係由定時控制電路TG 和列選擇電路Y-DEC和行解碼器X-DEC和複數之感測放大器 506a、506b所成。圖1所示之感測系電路係相當於圖3之506a 或5 06b，於各區庫內二個地相互對向配置。圖1之字元線 WL[m’]等之控制信號係由行解碼器或定時控制電路和列選 擇電路等加以控制。於GBLO、/GBL0所示者係於整體位元 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -14 : ---— — — — — — — — — - ull· — — — ^-1111111 (請先閲讀背面之注意事項再填寫本頁) «· 經濟部智慧財產局員工消費合作社印製 476157 A7 _^______ 五、發明說明（12 )
線之一對之對，與位元線BLO、/BLO平行配線，於各區庫， 506a或506b所示之感測系電路之8個之感測放大器則連接於 一對之整體位元線GBL (縮退度爲8)。GBL係橫斷記億區庫 加以設置，連接包含於對應各個設置之讀取/寫入RW-AMP 的區庫503。RW-AMP係依需要，更介由區段，或直接連接 外部之輸出入資料信號線DQ 。DRAM巨集之控制信號 CNT或位址信號ADD係輸入至命令解碼器C-DEC，C-DEC 係執行所定之讀取或寫入之動作地，於TG等傳送控制信號 〇 於圖3之實施例，各區庫獨立構成感測系電路，更且於 各區庫內具備定時控制電路507之故，有以自命令解碼器 502的控制，各區庫獨立動作之特徵。經由將各區庫獨立 動作，經由所謂交錯方式，可令DRAM巨集之吞吐量提高 〇 圖4係顯示搭載如圖3所示DRAM巨庫500的DRAM混載邏 輯LSI(400)之整體圖。VDD、VSS係核心電源及該接地， VDDQ、VSSQ係顯示I/O電源及該接地。例如核心電源電壓 爲1.0V，I/O電源電壓係3.3V。OUTO〜OUTx係顯示輸出信號 ，：[N0〜Iny係輸入信號，1/00〜Ι/Oz係輸出入信號。又，401 係顯示爲取得晶片內部之信號和晶片外部之界面的I/O電路 ，402係顯示以反相器或NAND閘極等構成的邏輯電路’ 403 係顯示以圖3所示之DRAM巨集。做爲402之例，呈未特別加 以限定，可列舉微處理器（CPU)或DSP或SRAM等。 於圖2 1將爲進行評估如圖1所示之本發明之感測系電路 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -15- I----------— — — ^-1111----線 (請先閱讀背面之注意事項再填寫本頁) 476157 A7 __B7 ____ 五、發明說明（13 ) 之特性的模擬結果示於以下。此模擬係於如圖1 8所示之 DRAM之感測系電路中，將位元線BL·[n]、/BL·[η]預充電呈 VDD時之計算結果。電路構成係僅預充電系爲不同，以與 圖20(A)同樣之電路構成加以構成。模擬條件下，感測放大 器起動信號之驅動方法則將CSP固定於VDD電位，除去將 CSN自VDD電位驅動至VSS電位之外，與圖19之模擬條件相 同。由此解析經由本發明人可得知以下之情形。 (C1)電源電壓伴隨低電壓化，-感測時間（tSENSE)雖會延 遲，其情形係較圖20(A)較爲平緩，與CMOS反相器之特性（ 圖20(C))相當一致。 (C2)於至少電源電壓爲0.8V以上之範圍，低溫之情形較 高溫之情形感測時間則快速。此係感測放大器之驅動電流 爲M0S電晶體之汲極電流中，非擴散電流，由漂移電流支 配之故，與CMOS反相器之特性（圖20(C))—致。 經濟部智慧財產局員工消費合作社印製 如此較半VDD預充電方式之情形，在於VDD預充電方式 之情形下，在於DRAM之感測系電路之低電壓動作特性優異 ，VDD預充電方式之DRAM之感測電路係可與CMOS反相器 整合。在此雖爲了簡單顯示單純之VDD預充電方式之結果 ，於圖1所示之本發明之感測電路中，有關於整體位元線之 增幅係於感測放大器起動前，呈VDD預充電，本質上爲相 同之故，可得圖21所示之特性，可得上述之特長。 更且，一般而言，於VDD預充電方式之時，於基準電 壓之產生，需虛擬格等之特別格等之問題點，本發明中， 將連接記憶格之位元線BL[n]、/BL[n]係使用半VDD預充電 -16- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 476157 A7 _ B7 五、發明說明（14) 方式，局部位元線LBL[n]、/LBL[n]係經由使用VDD預充電 方式，無需.基準電壓之虛擬格。 如以上所示，圖1所示之本發明之感測系電路係具有下 述之特性。（D1)於低電壓中，低溫之情形較高溫之情形在 於感測時間爲快。（D2)低電壓之感測速度劣化則抑制於與 圖20(B)所示之CMOS反相器之延遲時間劣化同樣之程度。 上述（D 1)之特性係本發明之感測放大器之驅動電流爲 M0S電晶體的汲極電流中，非擴散電流，以漂移電流加以 支配之故。一般而言，擴散電流係對溫度或MOS電晶體之 臨限値而言，會非常敏感地變化。因此，如圖1 8所示之感 測系電路，非以漂移電流，以擴散電流於支配範圍使用感 測放大器時，對LSI之製造製程的參差，或LSI之動作環境 的參差而言，感測時間則大爲變化。此係發展出LSI之電路 產率下降的問題，結果使得使用如此柿成之電路之DRAM的 LSI的成本變高。因此，本發明之感測系係具有電路上之 LSI之製造製程的參差或LSI之動作環境參差強烈之特長。 更且，在於電路上爲產率高的電路構成。 又，經由上述（D1)(D2)之特性，具有圖4中之邏輯電路 402之低電壓特性和DRAM巨集403取得整合之特性。由此， 不規制任一者較大的低電壓特性，令DRAM巨庫402無最終 之LSI之特性大爲劣化，可混合載入邏輯LSI。 又，圖1所示之本發明感測系電路中，具有上述（D1)或 (D2)所示之VDD預充電方式之特徵地，具有無需於以往之電 源電壓VDD預充電方式之時所需的虛擬格等之特別格的特 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） '一 (請先閱讀背面之注意事項再填寫本頁) -----^--I — til------^ . 476157 A7 B7_ 五、發明說明（15) 徵。由此，可使製造製程或電路大幅簡化，提升產率，達 LSI之低成本化之效果。 (請先閱讀背面之注意事項再填寫本頁) 然而，於圖1之MOS之記號，如M206將閘極電極以白框 顯示者係顯示以厚閘極氧化膜構成之高耐壓MOS電晶體， 如M202將閘極電極以線加以擴示者係顯示以薄閘極氧化膜 構成的MOS電晶體。2類之閘極氧化膜厚之MOS之使用方法 雖未特別加以限定，經由呈本實施例，有於閘極電極施加 適切電壓之優點。然而，對於先前所述之薄氧化膜MOS之 氧化膜耐壓，基本上到達電源電壓VDD既己充分，可使用 高速MOS電晶體。之後所述之厚氧化膜MOS係可使用與LSI 之I/O電路之輸出段MOS同樣者，該氧化膜耐壓係基本上至 I/O電壓VDDQ即可。於以下之圖面，基本上與圖1同樣地， 顯示分爲使用MOS電晶體之例。更且，對於MOS電晶體之臨 限値電壓，亦未特別加以限定。然而，使用本發明之感測 系電路的DRAM巨庫或使用此之DRAM混合載入邏輯LSI的構 成，未特別限定於圖3或圖4之構成。 經濟部智慧財產局員工消費合作社印製 又，於上述之實施例中，位元線之電位做爲於VSS(OV) 和VDL(IV)具有振幅者加以說明，於VDL爲1.8V以下，更且 於1.8V〜0·5之時，特別發揮該優點。此點係於以下之實施例 時亦爲共通。 <實施例2 > 以下，於圖5顯示本發明之DRAM之感測系電路之其他 之實施例。將連接位元線BL[n]、LBL[n]之感測放大器內的 -18- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 經濟部智慧財產局員工消費合作社印製 476157 · A7 B7 五、發明說明（16) MOS電晶體M204和M205 ’各直列連接於M202和M203。對此 圖5之感測放大器SA2中，將相當於M204和M205的M208和 M209，並列連接於M202和M203，於M208和M209構成預感 測放大器PSA。又，主感測放大器MSA部分係包含M200〜 M203，M202和M203之源極則共通結合，CMOS反相器呈交 叉結合之閂鎖形電路。MSA和PSA係各別分離呈驅動線CSN 和PRECSN，獨立地加以控制。 然而，於〔文獻3〕之第1圖中，僅視電路形式時，記 載類似之感測放大器。但是，〔文獻3〕之電路中，如本案 ，將位元線BL和局部位元線LBL之預充電準位呈不同地’ 以及對於爲BL和LBL之分離結果之開關電路（M206、M207) 則未加考慮。 於圖6，顯示圖5之實施例之感測系之讀取動作波形圖 之一例。在此爲避免重覆，僅說明與圖2所示讀取動作不同 之部分。於時刻T1，開始字元線WL[m]時，同時將圖5之預 感測放大器202b之驅動信號PRECSN(M208和M209之源極電 位）於·〇,5加以驅動。由此，於M208和M209之閘極電極’連 接位元線BL[n]、/BL[n]之故，預充電至1.0V之局部位元線 LBL[n]、/LBL[n]係根據位元線BL[n]、/BL[n]之電位，如圖 所示加以放電。於時刻T2，將主感測放大器202a，令於 0V驅動加以起動，增幅放電產生之局部位元線LBL[n] ' /LBL[n]之電位差。 於圖1之實施例之方式中，M204和M205雖呈局部位元 線LBL[n]、/LBL[n]之驅動M0S電晶體的一部分，於感測放 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -19 - {請先閱讀背面之注意事項再填寫本頁)
476157 A7 B7 五、發明說明（17 ) 大器起動後，於M204和M205僅施加0.5附近之電壓之故，局 部位元線LBL[n]、/LBL[n]之驅動力則限定於M204和M205之 弱驅動力。爲此，僅施加電源電壓之一半程度之電壓於閘 極電極時，爲可得大的驅動力地，爲以更低電壓加以動歐 ，需將低臨限値之電晶體使用於M204和M205。另一方面， 於圖5之實施例中，感測放大器起動時之局部位元線LBL[n] 、/LBL[n]之驅動MOS電晶體係僅爲M202和M203，M208和 M209係使用於預感測期間（自圖6之時刻T1至時刻T2之間）。 由此，於M208和M209不使用低臨限値電晶體，亦可進行高 速之主放大器202a之動作。 於圖6之實施例中，令預感測放大器202b之驅動信號 PRECSN驅動至-0.5V，驅動M208和M209所成預感測放大器 ，但尤其PRECSN之驅動電壓則未限定。但是，於M208和 M209之閘極電極中，於時刻T1僅施加0.5V程度之故，至負 電壓驅動PRECSN者，可使M208和M209高速驅動局部位元線 LBL[n]、/LBL[n]。又，至負電壓驅動PRECSN者，M208和 M209之源極閘極電位差會變大之故，可令局部位元線 LBL[n]、/LBL[n]以漂移電流起因之沒極電流驅動，可得自 時刻T1至時刻T2之預感測時間特性和邏輯電路之延遲特性 之整合。 至負電壓驅動PRECSN之時，M208和M209之驅動力會變 得過大，於局部位元線LBL[n]、/LBL[n]，爲驅動主感測放 大器202a，產生充分之ioomv程度之電位差時，位元線 LBL[n]、/LBL[n]之電位則可於兩者0.5V附近加以驅動。於 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閲讀背面之注意事項再填寫本頁) K----訂---------'線· 經濟部智慧財產局員工消費合作社印製 -20- 經濟部智慧財產局員工消費合作社印製 476157 A7 _ B7 五、發明說明（18 ) 此狀態，可將連接於主感測放大器的位元線LBL[n]、 /LBL[n]的V.DD預充電效果消除。於負電壓，驅動PRECSN地 ，爲防止此情形，使M208和M209之閘極長Lg變粗，或閘極 寬W變小，M208和M209則調整驅動位元線LBL[n]、/LBL[n] 的電流即可。 <實施例3 > 於圖7顯示本發明之感測放大-器之其他實施例。本實施 例中，與圖1和圖5不同，位元線BL[n]、/BL[n]和局部位元 線LBL[n]、/LBL[n]之間，連接以MOS電晶體構成的電容器 C250和C251。於圖1和圖5之實施例中，將記憶格連接之位 元線BL[n]、/BL[n]的電位差，將位元線BL[n]、/BL[n]連接 於感測放大器內之預感測放大器PSA之MOS電晶體的閘極電 極，檢出對應於該閘極電極流動之汲極電流差。對此而言 ，本實施例中，將記億格連接之位元線BL[n]、/BL[n]之電 位差，於C250和C251之電容器之容量結合（所謂交流結合） ，傳達至局部位元線LBL[n]、/LBL[n]。 於圖8顯示圖7之實施例之感測系之讀取動作波形圖之 一例。 在此爲避免重覆，僅說明不同於圖2或圖6所示讀取動 作的部分。於時刻T1，開啓字元線WL[m]時，於記憶格連接 之位元線BL[n]、 /BL[n]，產生對應於記憶格內之資訊的 電位差Vsl。此電位差係經由圖7之電容器C250、C251，以 容量結合傳達至局部位元線LBL[n]、/LBL[n]，於局部位元 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -21 -
--訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 476157 A7 B7 五、發明說明（19) 線LBL[n]、/LBL[n]產生電位差Vs2。之後，於時刻T2，將 感測放大器起動信號CSN開啓，起動感測放大器，增幅Vs2 〇 在此，電容器C250和C251之構造雖未特別加以限定， 但以NMOS電晶體之MOS電容器構成者爲佳。利用MOS電晶 體之閘極容量的電容器，係經由閘極和源極·汲極間之電 位差，具有不同容量之性質。即，於閘極和源極·汲極間 之電位差爲大之時，於MOS電晶體形成通道，看來呈大容 量，閘極和源極·汲極間之電位差爲小之時，通道則消失 ，而呈小容量。以下稱此爲容量調變效果。 於圖8，於時刻T2起動感測放大器，增幅局部位元線 LBL[n]、/LBL[n]之電位差Vs2，自局部位元線LBL[n]、 /LBL[n]，藉由C250和C251之容量結合，可視得位元線BL[n] 、/BL[n]之大容量。因此，令局部位元線LBL[n]、/LBL[n] 以感測放大器高速驅動之故，需考量以下之點。（El)局部位 元線LBL[n]、/LBL[n]中，於低壓側驅動者（圖8中爲/LBL[n]) ，於驅動此之時，需將附加於位元線/BL[n]的寄生容量看似 變小，高速地驅動低壓側。爲此，連接於局部位元線 /LBL[n]和對應此之位元線/BL[n]間的電容c251之容量則較 小爲佳。 (E2)局部位元線LBL[n]和/LBL[n]中，於高壓側驅動者（ 圖8中爲LBL[n])係驅動此之時，將附加於位元線BL[n]之寄 生容量看似變大，於驅動感測放大器之時，局部位元線 /LBL[n]則經由寄生容量，不驅動於低壓側地，儘可能停留 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -22- ----------------^---1 til!---線 (請先閱讀背面之注意事項再填寫本頁) 476157 A7 __ B7 五、發明說明（2〇 ) 於高壓側。爲此，連接於局部位元線LBL[η]和對應於此之 位元線BL[n]間的電容器C250的容量則大者爲佳。 <請先閱讀f-面之注意事項再填寫本頁) 於電容器C250和C251，使用採用NMOS電晶體之電容器 ，以上述容量調變效果，自動地同時實現上述（E1)和（E2) 〇 於電容器C250和C251，使用MOS電晶體時之連接方法（ 圖7中於局部位元線側連接閘極電極），或基板電位之取得 方式亦不加限定。惟，圖8之Vs 1和Vs2之關係係經由電容器 C25 0或C251之容量Ca和附加於局部位元線LBL[n]或/LBL[n] 之寄生容量Cp的充電共用加以決定。即，呈Vs2 = Vsl*Ca/ (Cp + Ca)。因此，將Ca呈一定時，儘可能令Cp變小者爲佳。 如圖7之C250或C251，於局部位元線側經由連接閘極電極， 可僅減小構成C250或C25 1之MOS電晶體之擴散層之接合容 量分。 <實施例4〉 經濟部智慧財產局員工消費合作社印製 於圖1、圖5、圖7顯示本發明之感測系電路之實施例， 主要係電氣分離連接記憶格之位元線BL[n]、/BL[n]和連接 感測放大器之局部位元線LBL[n]、/LBL[n]，位元線BL[n]、 /BL[n]係半VDD預充電，局部位元線LBL[n]、/LBL[n]係VDD 預充電，於讀取時，開啓字元線WL[m]時，對應於位元線 BL[n]、/BL[n]之電位差，於局部位元線LBL[n]、/LBL[n] 產生電位差即可。連接於爲此之位元線BL[n]、/BL[n]和局 部位元線LBL[n]、/LBL[n]間的感測放大器之構造係非限 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) -23- 476157 A7 ___B7 _ 五、發明說明（21 ) 定於圖1、圖5、圖7所示者。例如以圖9加以顯示者亦可 〇 圖9係於圖5之實施例，附上至M290〜M293之MOS電晶體 所成CMOS閂鎖形之副感測放大器SSA者。主感測放大器 MSA係雖包含M200〜M203，與圖5之MSA相同，預感測放大 器PSA(M208，209)係於圖5中，將共通連接源極者，連接副 感測放大器SSA之輸出入節。副感測放大器之起動信號CSP2 及CS2係如圖9之波形圖，起動前係於VBM電位充電至準位 ，於與感測放大器起動信號CSN相同之時間，於時刻T2各於 1.0V和0V力口以驅動。 經由副感測放大器290之起動，增幅半VDD預充電之位 元線BL[n]、/BL[n]的同時，流於M208及M209之電流加速 M200〜M203所成之主感測放大器202a。結果，VDD預充電之 局部位元線LBL[n]、/LBL[n]係高速地增幅至1.0V和0V。又 ，更且副感測放大器係同時增幅位元線BL[n]、/BL[n]之故 ，於時刻T2’，可減短活化回寫信號RBK時之位元線BL[n]、 /BL[n]的充電時間。 於不在意再寫入速度之時，削除M206及M207，再寫入 係可僅以副感測放大器290加以進行。 然而，將自圖9之M290至M293所成副感測放大器290， 附加於圖1、圖5、圖7等之本發明感測系電路之位元線 BL[n]、/BL[n]時，可將上述再寫入時間之縮短效果同樣地 獲得。更且，可削除再寫入用之NM0S電晶體M206及M207 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） (請先閱讀背面之注意事項再填寫本頁)
-裝！ l·! — 訂-! I 經濟部智慧財產局員工消費合作社印製 -24- 經濟部智慧財產局員工消費合作社印製 476157 A7 ___B7___^___ 五、發明說明（22 ) 如此地，不特別限制電晶體之數之限制或面積時，感 測放大器之構造係有種種之考慮，但該構造係未特別限定 〇 <實施例5〉 更且，做爲其他之實施例，將連接半VDD預充電的記 憶格的位元線BL[n]、/BL[n]，和連接感測放大器之局部位 元線LBL[n]、/LBL[n]，於感測放大器起動之前，電氣分離 的同時，將局部位元線LBL[n]、/LBL[n]以容量結合加以驅 動，於感測放大器起動時，局部位元線LBL[n]、/LBL[n] 接近VDD預充電之的狀態亦可。於圖1顯示實現此之實施 例。 圖10之本發明之感測系電路係與圖18所示之感測系電 路比較時，將PMOS電晶體M260和M261插入於圖18之位元線 BL[n]、/BL[n]，經由位元線分離信號/SH加以控制。 圖11係顯示圖10之實施例之感測系之讀取動作波形圖 之一例。在此爲避免重複，在此僅說明與圖19所示讀出動 作不同之部分。於時刻T1，開啓字元線WL[m]後，於時刻 丁1’，將位元線分離信號/SH自-0.8至2.5 V加以驅動。由此， 電氣分離位元線BL[n]、/BL[n]和局部位元線LBL[n]、 /LBL[n]，更且經由M260及M261之閘極·汲極間或閘極·源 極間容量之容量結合，局部位元線LBL[n]、/LBL[n]則同時 向高壓側驅動。之後，於時刻T2，驅動感測放大器20 1，於 局部位元線LBL[n]、/LBL[n]增加記憶格資訊。於時刻T2’中 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -25- ----------------^----^---------^ (請先閱讀免面之注意事項再填寫本頁) 476157 A7 B7_ 五、發明說明（23 ) (請先閱讀背面之注意事項再填寫本頁) ，將位元線分離信號/SH自-0.8至2.5V加以驅動，電氣連接 位元線BL[n]、/BL[n]和局部位元線LBL[n]、/LBL[n]，位元 線BL[n]、/BL[n]則驅動於1.0V和0V，進行對記億格之再寫 入。 於時刻Τ2，在於驅動感測放大器之時點，感測放大器 連接之局部位元線LBL[n]、/LBL[n]則自0.5V附近至電源電 壓處進行驅動之故，可得將圖18之感測系電路與VDD預充 電時同樣程度的低電壓特性。 - 於圖10，於M260及M261雖使用PMOS電晶體，使用 NMOS電晶體亦可。此時，/SH係於時刻T1’，於自正電壓至 負電壓加以驅動，局部位元線LBL[n]、/LBL[n]則同時以容 量結合向低壓側加以驅動。結果，可使圖1 8所示之感測系 電路得與VSS預充電之特性相同的特性。一般而言，以感測 放大器驅動感測放大器之時，VDD預充電方式側，NMOS電 晶體則主要用於位元線之驅動之故，較VDD預充電方式低 電壓特性等爲佳。但是，於VSS預充電方式，可得較半VDD 預充電方式更佳之低電壓特性。 經濟部智慧財產局員工消費合作社印製 做爲與圖10之本發明之實施例類似之技術，可列舉記 載於[文獻4]之感測系電路。於此[文獻4]中，將記憶格所連 接之位元線，於感測放大器起動前，自感測放大器電氣分 離（感測動作1)，於之後的一定時間後，經由附加感測放大 器所連接側之位元線的電容器，以容量結合向高壓側驅動（ 感測動作2)，之後，起動感測放大器（感測動作3)。 本發明之實施例和[文獻4]記載之技術的不同點之代表 -26· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 476157 A7 -----— B7 五、發明說明（24) 處’係如以下之2點。於（F1)此[文獻4]之方法，將感測放大 器所連接側之位元線，以容量結合加以驅動之故，邢附加 電容器。於本發明之方法中，將/SH充分地變大，更且以 M260和M261之寄生容量，驅動局部位元線之故，無特別附 加此電容器之必要。於（F2)此[文獻4]之方法中，至感測放 大器起動，如上述所述需要至感測動作1〜感測動作3之時間 。於本發明同時進行上述感測動作1和感測動作2。然而， 爲加強起動/SH之時之/SH和局部位元線LBL[n]、/LBL[n]之 容量結合，於M260之閘極電極和局部位元線LBL[n]間，以 及於M261之閘極電極和局部位元線/LBL[n]間，各附加電容 亦可。此時，該電容係可以NMOS電晶體加以構成。此時， 與[文獻4]同樣地，附加電容，本發明之方法中，僅爲了補 助性之故，有只要小容量之電容即足夠的優異。，更且同 時不損失進行需要之[文獻4]的感測動作1和感測動作2的優 點。 <實施例6 > 以上之實施例所示感測系電路，係顯示不取得所謂掩 蔽感測放大器方式形式的電路圖，但並不限定於此。於圖 12顯示使用掩蔽感測放大器方式時之實施例。在此’圖π 所示之實施例中，使用實施例特別限定之階層化字元線驅 動方式。SWD611則顯示副字元解碼器，y-dec605則Y解碼器 ，X-DEC&MWD608則顯示X解碼器及主字元驅動器。BLO和 /BLO及BL1和/BL1係顯示各位元線對’連接於一個感測系電 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) -27- (請先閱讀背面之注意事項再填寫本頁) -裝----K----訂---------線· 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 476157 A7 _- _B7 五、發明說明（25 ) 路606a。整體位元線GBLO、/GBLO係配線與位元線正交之方 向（與字元線平行之方向）。省略此DRAM電路600之控制信號 或資料線。 使用掩蔽感測放大器方式地，將感測系電路之許多零 件，可以二對之位元線加以共有之故，可使記億格占有率 提高。非將本發明之感測系電路使用於混合載入邏輯LSI的 DRAM巨庫，使用所謂汎用DRAM之微處理器之主記憶體等 的高積體DRAM之時，將記憶格占-有率變大爲重要的。於此 用途中，以掩蔽感測放大器方式使用本發明之感測系電路 即可。以下，顯示將圖1、圖5、圖7、圖10，呈掩蔽感測放 大器方式之時的實施例。 圖1 3係將圖1之感測系電路變更爲掩蔽感測方式時之實 施例，省略了記憶陣列MA。掩蔽感測方式中，呈左右之記 億排（圖13中爲上下），包含M200〜M203之主感測放大器MSA 係以左右之記憶排而共用。對此，預感測放大器係於第1排 用設置包含M204和M205之第1預感測放大器PSA_UP，於第2 排用設置包含M232和M23 3之第2預感測放大器PSA-DN。又 ，VBM(VDL/2)用之預充電電路（PCla、PClb)係各設於左右 排。 圖13之電路係於圖1追加M230至M233之NMOS電晶體， 和M 101b至Ml 03b所成半VDD預充電電路l〇lb，將記憶格連 接於位元線 BL_UP[n]、/BkUP 和 BI^DN[n]、/BL_DN[n]。對 於圖13之實施例之讀取動作，可由圖1及圖2之實施例容易 地類推之故，在此省略其說明，雖無法令連接於位元線 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） • 28 - 裝 i- - P!— 訂 ----— -祖·線 (請先閱讀资面之注意事項再填寫本頁) 476157 A7 B7 五、發明說明（26 ) (請先閲讀背面之注意事項再填寫本頁) BL_UP[n]、/BI^UP[n]的記憶格，或連接於位元線BL_DN[n] 、/BLDNU]的記億格之兩者同時讀取或寫入’可以共有任 一方之記憶格的感測放大器加以存取。 圖1 4係令圖5之感測系電路變更爲掩蔽感測放大器方式 時的實施例。圖14之實施例中’呈掩蔽感測放大器方式的 同時，階層化位元線。自SUBA_UP1至SUBA_UP-j爲包含各 副位元線BL[n]-l、/BL[n]-l和M222和M233的預感測放大器 PSA2(203b)及半VDD預充電電路101所成副記憶陣列。自 SUBA_DN1至SUBA_DN-j亦以同樣的副記憶陣列，做爲物理 之佈局，與自SUBA — UP1至SUBA_UP-j，與感測放大器203a’ VDD預充電電路102、Y開關103呈相反側加以配置。主感測 放大器MSA2(203a)、及VDL用預充電電路PC2係對於複數之 副記憶陣列，可由圖5及圖6之動作容易地類推之故’在此 省略說明。 經濟部智慧財產局員工消費合作社印製 於低電壓動作時，在DRAM之感測系電路中’於字元線 開啓後，自記憶格向位元線讀出之位元線電位差Vs則呈某 程度電壓差地，需令記憶格內之電容器C100之容量變大。 由此，有製程上難易度上昇的課題。於圖14之本發明之實 施例中，位元線被階層化之故，可使位元線BL[n]-l、 /BL[n]-l之長度變短，又可使連接於此等之記億格數變少。 由此，可令記憶格內之電容器C100之容量變小，解決低電 壓動作時之上述課題。 圖1 5係將圖7之感測系電路變更成掩蔽感測放大器方式 時之實施例。記憶格則版省略。比較圖7之實施例時，將 •29- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 476157 A7 B7 五、發明說明（27 ) (請先閱讀背面之注音？事項再填寫本頁) M300a及M301a爲電氣分離局部位元線加以配置，追加電容 器 C250b、C251b 及 NMOS 電晶體 M206b、M207b、M300b、 M301b 及 MIOlb、M102b、M103b 所成半 VDD 預充電電路 101b o 對於圖15之實施例之讀取動作，可由圖7及圖8之實施 例容易推及之故加以省略，雖無法令連接於位元線 BL_UP[n]、/BL__UP[n]的記憶格，或連接於位元線BLJN[n] 、/BL_DN[n]的記憶格之兩者同時讀取或寫入，但可將一方 之記憶格，令SH_UP或SH_DN之任一方驅動於2.5V程度地， 進行存取。 圖16係將圖10之感測系電路變更呈掩蔽感測放大器方 式時之實施例。省略了記憶格。與圖10之實施例比較時， 新設置M262和M203，控制位元線分離信號/SH_DN。 經濟部智慧財產局員工消費合作社印製 對於圖16之實施例之讀取動作，可由圖10及圖11之實 施例容易推及之故加以省略，雖無法令連接於位元線 BL_UP[n]、/BLJPU]的記憶格，或連接於位元線BkDN[n] 、/BL_DN[n]的記億格之兩者同時讀取或寫入，但可將一方 之記憶格，令SH_UP或SH_DN之任一方驅動於2.5V程度地， 進行存取。 以下之實施例中，爲簡單化，將感測系電路以所謂未 取得掩蔽感測放大器方式形式之電路圖加以顯示，如上所 述可明白可以掩蔽感測放大器方式進行。 <實施例7 > -30- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 476157 A7 _^__ 五、發明說明（28 ) 以上所述本發明之感測系電路之特徵的一個係連接於 感測放大器的局部位元線LBL[n]、/LBL[n]被VDD預充電。 經由VDD預充電，可將感測放大器之感測時間之低電壓特 性，與邏輯電路整合，其他還有許多之優點。其中之一係 易於檢出感測放大器之增幅終止的特徵。於圖1 7顯示使用 該特徵之感測系電路和周邊電路之實施例。 ' 於圖17，mla〜m255d係顯示圖1等所示之感測系電路。4 個感測系電路連接於一對之整體位元線GBL[]、/GBL[]。例 如mla〜mid係連接於GBL[0]及GBL[1]。（指縮退度爲4)。 1001係字元解碼器，1002係RBK等之信號線控制電路，1003 係字元線電位檢出電路。 經由1001，驅動字元線WL[0]〜WL[255]中之一條。同時 ，驅動虛擬字元線WL_D，於檢出電路1003a，檢出虛擬字 元線被開啓者。檢出電路1003a之構成雖未特別加以限定， 調整一般之反相器邏輯臨限値者即可。檢出字元線WL被開 啓，開啓CSN。由此，起動感測放大器，可將VDD預充電之 局部位元線起動之後的感測放大器的起動電流爲MOS電晶 體之擴散電流，改成漂移電流起因之驅動電流。一般而言 ，擴散電流係大爲依附於臨限値，製造製程的參差會有大 的變化。對此漂移電流之參差爲小。由此，於VDD預充電 方式中，於感測放大器內之MOS電晶體之特性參差上，可 進行駑鈍的增幅動作。 更且，又於本發明之感測系電路中，連接於感測放大 器之局部位元線的長度爲短，附加於該局部位元線之寄生 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -31 - (請先閱讀背面之注意事項再填寫本頁) -裝-----^----訂---------線- 476157 經濟部智慧財產局員工消費合作社印製 A7 B7__ 五、發明說明（29 ) 容量亦小。因此，附加於局部位元線對之容量平衝爲小， 又難以影響感測放大器之動作。 由以上視之，本發明感測系電路係可以較以往感測系 電路所需要之最小VS(Vsmin)爲小的Vs ’進行充分正確的讀 取動作。 <實施例8〉 接著，使用圖22至圖26，顯示對於再寫入手法的本發 明之實施例。圖22係將上述圖1、圖5、圖7、圖10、圖13、 圖14、圖15、圖16所示之實施例加以一般化圖示者，爲顯 示S AMPa或SAMPb所示之感測系電路和記億陣列的關係圖面 。然而，在此爲圖面之簡化，預充電電路則省略加以圖示 。WL[1]至WL[m]爲字元線，以如圖示之連接形態，於與位 元線之交點連接有記憶格MC。感測放大器電路等之感測系 電路係如圖示所示，呈鋸齒狀地連接於位元線之一端。當 然，圖10之/SH，或圖16之/SH_UP及/SI^DW係於圖22中相 當於RBK。又，圖10之CSP係在於圖22雖然沒有，於圖22中 以CSN代表圖示之。 圖23係將圖22之再寫入手法以時間流程圖加以圖示 者。與_21所說明之再寫入手法相同。但是，爲防止說明 上之重覆，在此僅顯示字元線開啓之後，開啓感測放大器 之起動信號後，更且再過一段時間狀態之波形者。（圖23之 時刻T2’係例如相當於圖2之時刻T2’）。又，圖1、圖5、圖7 、圖10、圖13、圖14、圖15、圖16之實施例之各動作說明 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -32- ----------------^----^--------- (請先閱讀f-面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 476157 A7 __B7____ 五、發明說明（30 ) 中，YS[k]係於感測放大器起動時，已設想爲開啓，在此時 刻T2’之RBK之開啓所產生之再寫入（在於感測放大器之 BL[n]、/BL[n]之驅動）後之時刻T2a，開啓YS[k]。於時刻T2a ，經由開啓YS[k]地，於整體位元線GBL[p]、/GBL[p]經由Y 開關，連接選擇之局部位元線LBL[n]、/LBL[n]，於VDD電
位驅動預充電之整體位元線GBL[p]、/GBL[p]中之一條於0V 〇 圖23之再寫入之手法中，與RBK之開啓同時開啓M206a 和M207a。爲此，經由充電共用.，如圖23所示，局部位元線 LBL[n]、/LBL[n]各充放電至各VI及V2所示之電位，之後， 以感測放大器之驅動，各充放電至1.0V及0V。例如，視圖1 可知，於感測放大器電路中，驅動局部位元線LBL[n]之反 相器電路（圖1之實施例中由M200和M202所成）之輸入電壓係 /LBL[n]，驅動局部位元線/LBL[n]之反相器電路（圖1之實施 例中由M201和M203所成）之輸入電壓係LBL[n]。因此，如上 所述，驅動之反相器之輸入電壓則呈中間電壓（VI、V2)之 故，驅動局部位元線LBL[n]、/LBL[n]之反相器的驅動電流 會變小，而使局部位元線LBL[n]、/LBL[n]各充放電至1.0及 0V的需要時間（tRBK)變長。 圖24係顯示解決上述課題之實施例圖面。在此爲圖面 的簡化，省略預充電電路之圖示。與圖22比較時，將連接 於一對位元線和一對局部位元線間之一對再寫入用之MOS 電晶體的閘極端子，以各別之回寫信號RBK1、RBK2加以控 制。又，將整體位元線分爲讀取用整體位元線GBLR[p]、 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -33- ---------------— l· — — — ^« — — — — — 1— (請先閱讀背面之注意事項再填寫本頁) _ 經濟部智慧財產局員工消費合作社印製 476157 A7 B7 五、發明說明（31) /GBLR[p](第3位元線對），和寫入用整體位元線GBLW[p]、 /GBLW[p](第4位元線對），讀取用整體位元線GBLR[p]、 /GBLR[p]係以 M150a、M151a、M150b、M151b 所示之 PM〇S 電晶體，與局部位元線LBL[n]、/LBL[n]加以連接。另一方 面，寫入用整體位元線GBLW[p]、/GBLW[p]係以M107a、 M108a、M107b、M108b所示之NMOS電晶體，與局部位元線 LBL[n]·、 /LBI4n]力D以連接。圖面中雖未力口以圖示，讀取用 整體位元線GBLR[p]、/GBLR[p]係-經由預充電電路，預充電 於VDD電壓（第2預充電電壓）。 然而，上述整體位元線之構成係當然可與以下所述本 發明之再寫入手法各別獨立加以使用。同時使用之時，效 果爲大之故，在以下僅記述配合使用時之實施例。
圖25係顯示圖24所示實施例之本發明之再寫入手法的 動作波形圖。與圖23同樣地，顯示在此將字元線開啓之後 ，開啓感測放大器之起動信號之後，再過一陣子的狀態的 波形。（圖23之時刻T2’係例如相當於圖2之時刻T2’）。圖25 中，於時刻T2’之再寫入動作時，僅開啓2個之回寫信號 RBK1和RBK2中之一條。即，M206和M207所示之2個再寫入 用之MOS電晶體中，僅開啓連接於介由開啓之字元線和記 憶格加以連接的位元線的再寫入用之MOS電晶體。（圖25之 例中，爲圖24之M206a和M206b)。然而，決定開啓之字元線 時，連接於該字元線的記憶格則決定連接於位元線BL[n]、 /BL[n]中之任一者。因此，之後可決定上述開啓之再寫入用 之MOS電晶體。例如圖24中，開啓字元線WL[2]、WL[3]、W 本紙張尺度適用中國國家標準（CNS)A4規格（21G X 297公爱)Γ34Γ — (請先閱讀背面之注意事項再填寫本頁) -裝----r----訂-------！線一 經濟部智慧財產局員工消費合作社印製 476157 A7 B7 五、發明說明（32) L[m-1]、WL[m]時，將M206a ; M206b呈導通即可，而開啓字 元線 WL[0]、WL[2]、WL[M-3]、WL[M-2]時，將 M207a ; M207b呈導通即可。 由此，於再寫入時，連接於僅連接記憶格之位元線（圖 25例爲BL[n])所對應之局部位元線（圖25之例中爲LBL[n])， 與此互補之位元線（圖25之例爲/BL[n])係未連接於對應之局 部位元線（圖25之例爲/LBL[n])。爲此，上述再寫入時之充 電共用係僅發生於一方之位元線（-圖25之例爲BL[n]，和局部 位兀線（圖25之例爲LBL[n])。爲此。於再寫入時驅動該位兀 線（圖25之例爲BL[n])和局部位元線（圖25之例爲LBL[n])的感 測放大器內之反相器電路之輸入電壓係供予該反相器的電 源電壓電位或保持接地電位。 由此，再寫入時之位元線（圖25之例爲BL[n])和局部 位元線（圖25之例爲LBL[η])之驅動電流係較圖22或圖23之方 法時爲大。結果，可使再寫入所需要的時間Tirbk變短。又 ，再寫入時間係成爲具有與反相器之延遲時間同等之延遲 特性之故，具有與邏輯電路之延遲時間之整合性佳的特性 〇 更且，如圖23所示，將YS[k]之開啓於再寫入後進行之 時，再寫入之必要時間tRBK爲短時，可使至開啓YS[k]開啓 的時間（自時刻 T2a至時刻T2’之時間）變短。更且，又於 位元線BL[n]、/BL[n]有大的負荷之故，於此等之充放電消 耗了許多電力。經由本方式，僅經由一方之位元線的驅動 ，可實現再寫入之故，可使關於位元線之充放電的消耗電 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -35- -----------------r 111 ---1 (請先閱讀背面之注意事項再填寫本頁) 線 _ 經濟部智慧財產局員工消費合作社印製 476157 A7 _ B7____ 五、發明說明（33 ) 力變小。 圖26係顯示與圖25外的再寫入手法的實施例圖。與圖 25同樣，顯示在此開啓字元線之後，開啓感測放大器之起 動信號後，更自過一陣子之狀態的波形。（圖23之時刻T2’係 例如相當於圖2之時刻T2’）。與圖25同樣地，於時刻T2’之再 寫入動作時，僅開啓2個之回寫信號RBK1和RBK2中之一條 。之後，於時刻T2b，將2個之回寫信號RBK1和RBK2中剩餘 之一方加以開啓。再寫入係於時刻T2’之tRBK後終止，與圖 25之時同樣地，進行高速再寫入。 於圖25之實施例方法中，於位元線BL[n]、/BL[n]之預 充電時，位元線BL[n]之電位和位元線/BL[n]之電位和不會 成爲陣列電壓之一半之電壓（VBM)之故，於供給VBM電位之 電源電路，會有產生負擔的缺點。另一方面，於圖26之實 施例之方法中，於位元線BL[n]、/BL[n]之預充電時，位元 線BL[η]之電位和位元線/BL[η]之電位和呈陣列電壓之一半 之電壓（VBM)之故，有無上述問題的特徵。對應於VBM電源 之容量或本發明之動態記憶體之用途，選擇圖25之再寫入 之手法和圖26之再寫入之手法即可。 然而，圖25及圖26所示之本發明之再寫入手法係非特 別僅限定適用於圖22所示之感測系電路。例如感測放大器 電路之輸出端子對（圖22係S AMPa之η3、η4)，和連接記憶格 之位元線對（圖22爲BL[n]、/BL[n])則以一對之MOS電晶體（ 圖22係M206a、M207a)之源極·汲極路徑加以連接即可。又 ，例如半當然可適用記載於〔文獻1〕之一般DRAM之感測 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -36· (請先閲讀膂面之注意事項再填寫本頁) ill·! — 訂！！-線· 476157 A7 __ B7 五、發明說明（34 ) 系電路。 <實施例8 > 以上之實施例中，雖未特別限定位址之供給方式，將 圖24所示之本發明之實施例，顯示使用位址未多工地加以 供給（行位址和列位址，區庫位址等同時供給）的動態記憶體 之時之實施例。 首先，將讀取動作之時間圖之實施例示於圖27。在此 爲明確加以說明，做爲以圖24之SAMPa及S AMPb所示之感測 放大器電路，以圖7所示者爲前提記述動作例。然而，爲避 免重複，與圖8同樣部分則省略說明。 圖24中，整體位元線係分離呈讀取用整體位元線 GBLR[p]、/GBLR[p]和寫入用整體位元線GBLW[p]、 /GBLW[p]。爲此，於讀取時YS[k]係保持呈無效。於時刻T2 起動感測放大器，局部位元線LBL[n]、/LBL[n]驅動於1.0V 和0V時，經由0V驅動之局部位元線（圖27之例係/LBL[n])， 開啓PMOS電晶體M150a和M151a之任一方（圖27之例爲M151a )。由此，於VDD預充電之讀取用整體位元線GBLR[p]·、 /GBLR[p]中，放電一方（圖27之例爲/GBLR[p])之電位。又， 再寫入手法係使用圖25所示之方法，於時刻T2’中，開啓2個 之回寫信號RBK1和RBK2中之一條。即，M206和M207所示 之2個之再寫入MOS電晶體中，僅將連接於介由開啓之字元 線和記億格連接的位元線的再寫入用之MOS電晶體加以開 啓。（圖27之例係圖24之M206a和M206b)。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀f-面之注意事項再填寫本頁) r----訂---------線. 經濟部智慧財產局員工消費合作社印製 -37- 經濟部智慧財產局員工消費合作社印製 476157 Α7 ___ Β7 五、發明說明（35) 經由以上之控制方法，（G1)局部位元線LBL[n]、 /LBL[n]之增幅，經由本發明之預充電方式高速增幅時，非 定時連續地增幅讀取用整體位元線GBLR[p]、/GBLR[p]，可 進行高速之記憶格資訊的讀取。 (G2)再寫入高速終止之故，可使自字元線之開啓至失 效之時間變短。由此，將使用本感測系電路之動態記億體 管線化之時，可令該管線頻率高速化。 然而，連接局部位元線LBL[n]、/LBL[n]，和讀取用整 體位元線GBLi:[p]、/GBLr[p]的電路構成係非特別限定於圖 24之PMOS電晶體M150和M151的電路構成。例如，將PMOS 電晶體置換呈NMOS電晶體。但是，於此時，非將局部位元 線LBL[n]、/LBL[n]直接連接於該NMOS電晶體之閘極端子， 由局部位元線LBL[n]、/LBL[n]藉由反相器電路連接於閘極 亦可。與圖24之實施例時比較，雖需2個反相器而多出電晶 體，但是無Vth之下降之故’可更高速驅動讀取用整體位元 線 GBLR[p]、/GBLR[p]。 <實施例9〉 接著，將寫入動作之時間圖（反轉寫入之例）之實施例顯 示於圖28。在此，爲明確地加以說明’做爲圖24之SAMPa及 SAMPb所示之感測放大器電路’以圖7所示者爲前提記述 動作例。然而，爲避免重複，與圖8同樣之部分則省略說明 〇 位址經由未多工處塌’寫入資料係與位址共同地供給 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） -38 - — — — — — — — — — — — ill·! ei! (請先閱讀f-面之注意事項再填寫本頁) 476157 A7 ___B7 五、發明說明（36 ) 。爲此’於時刻TO，使用寫入資料，驅動寫入用整體位元 線GBLW[p]·、/GBLW[p]。之後，進行寫入動作選擇位元線 ，對應該選擇動作，與字元線之開啓同樣地，以定時之時 刻丁1，開啓YS[k]。該YS[k]係與感測放大器之起動同時（時 刻t2)呈無效。對應進行寫入動作之位元線的局部位元線 LBL[n]、/LBL[n]中，顯現對應上述寫入資料的資料，於感 測放大器驅動時（時刻T2)中，顯現對應上述寫入資料之電位 差Vs3。感測放大器電路係增幅此-電位差Vs3，充放電局部 位元線 LBL[n]、/LBL[n]。 YS[k]之時間以外，係有與讀取時之時間爲相同的特徵 。爲此，於寫入時經由YS[k]之開啓，對於未選擇之位元線 ，以與讀取時同樣之時間，進行再寫入動作。又，於以往 之一般之DRAM的寫入方式中，伴隨讀取動作，於再寫入動 作後，進行記億格之寫入。但是，於上述之本發明方法中 ，並列寫入動作和再寫入動作加以進行。由此，適用於自 字元線之開啓，當然可得同樣之效果。 以上，於圖1至圖28所示之實施例圖面，MOS電晶體之 基板電位之連接雖未特別明記，該連接方法未特別加以限 定。又更且，圖1至圖28所示之實施例中，再寫入假定必要 之破壞讀取格（於電晶體之一個，所謂電容器之一個之所謂 1T1C型式之DRAM格），例如具有NMOS電晶體3個所成非破 壞讀取格的記憶陣列之感測系電路中，亦可適用上述本發 明之手法。舟別在於記憶格構造上不加以限定。 然而，於以上之本發明之實施例中，位元線振幅爲1.0 本&張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） :39- (請先閱讀背面之注意事項再填寫本頁) 馨 裝·----^----訂！！·線- 經濟部智慧財產局員工消費合作社印製 476157 A7 B7 五、發明說明（37 ) V，字元線之昇壓電壓爲2.5 V等，將電源電壓假定於某値記 述其說明，但本發明非限定於此。 經由本發明所得之效果主要爲以下所述。 (1) 經由使用本發明之感測系電路，將感測時間、再寫 入時間、寫入時間之各電源電壓依存性，呈與圖21所示之 VDD預充電方式之感測時間特性同樣之特性。即，於低電 壓，低溫時較高溫時，感測時間爲快，低電壓之感測速度 劣化則可抑制於與圖20(B)所示之CMOS電晶體之延遲時間劣 化同樣之程度。經由此特徵，使用邏輯電路之低電壓特性 和本發明之感測系電路的DRAM巨庫則具有取得整合之特性 。由此，任一者不大爲低電壓特性所限定，不將DRAM巨庫 和最終性LSI之特性大爲劣化，與邏輯LSI混合載入。 (2) 溫度特性與邏輯電路相同係本發明之感測放大器之 驅動電流爲MOS電晶體之汲極電流中，非擴散電流，而是 由漂移電流所支配。一般而言，擴散電流係對於溫度式 M0S電晶體之臨限値，非常敏感地變化。因此，如以往之 感測系電路，非漂移電流，於擴散電流所支配之範圍使用 感測放大器之時，對於LSI之製造製程的參差或LSI之動作 環境的參差，感測時間則大爲變化。此係造成LSI之電路產 率下降的問題，結果使用此構成之電路之DRAM的LSI成本 會變高。因此，本發明之感測系係較以往之感測系，對於 電路上之LSI的製造製程的參差或LSI之動作環境的參差而 言，具有強力的特徵。更且，於電路上可稱爲產率高之電 路構成。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) -40-~ """ (請先閱讀f-面之注意事項再填寫本頁) ▼裝----r----訂---------線一 經濟部智慧財產局員工消費合作社印製 476157 A7 __ B7__ 五、發明說明（38 ) (3) 具有上述VDD預充電方式之特徵，於以往之VDD預 充電方式之時，無需必要之虛擬格等之特別格。由此，大 幅簡化製造製程或電路，可提各升產率，有LSI之低成本化 之效果。 (4) 爲檢出感測放大器之局部位元線之增幅終止，局部 位元線對之一條驅動呈0V時，可判定感測放大器之增幅終 了之故，將感測終了檢出電路可以2輸入NAND閘極簡單加 以實現，可實現讀取動作之完全非定時化。 (5) 於字元線開啓後，對於自記憶格讀取位元線的位元 線電位差Vs，爲了感測放大器之正確動作，將必要之最小 値，與以往之感測系電路時比較，可呈最小値。 本發明係可做爲信號檢出及保持之感測放大器加以利 用，尤其適於記憶於1個之MOSFET和1個之電容器所成記憶 格的資訊檢出。做爲DRAM可適用單體之SDRAM或 DDR-SDRAM之外，亦適用混合載入DRAM。 (請先閱讀枣面之注意事項再填寫本頁) -裝 ill· — ——訂！I -線· 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -41 -

Claims (1)

  1. 476157 abicd ie- I /f 07
    'u、4 、申請專利範圍 第8 9丨0 2 3 4丨號申請專利案 中文申請專利範圍修正本 民國90年1丨月 1. 一種半導體裝置，其特徵係具備字元線，和第1位元 線對’和設於前述字元線和前述第1位元線對之交點的記 億格，和第2位元線對，和爲結合前述第1位元線對和前 述第2位元線對的開關電路，和包含連接於前述第1位元 線kf之第1電路及連接於前述第2位兀線對之第2電路的 感測放大器，和爲將前述第1位元線對預充電至第1預充 電電位的第 1預充電電路，和爲將前述第2位元線對預充 電至第2預充電電位的第2預充電電路； 前述第2電路係自前述記憶格之記億信號，爲將前述 第丨及第2位元線對之一方增幅至第.1電位，將另一方增 幅至第2電位的電路， 前述第1預充電電位係前述第1電位和第2電位之間 之電位， 前述第2預充電電位係前述第2電位 包含於前述開關電路之MOSFET之閘極氧化膜厚較包 含於前述感測放大器之MOSFET之閘極氧化膜厚爲厚者。 2. 如申請專利範圍第1項之半導體裝置，其中，於前述 記憶格之讀取時，於第1期間，前述開關電路係分離前述 第1位元線對和第2位元線對的同時，前述第1電路係將 於前述第1位元線對讀取之前述記憶格信號增幅，輸出至 前述第2電路，於該後之第2期間，前述開關電路係連接 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家梂隼（CNS ) A4規格（210X297公釐） 476157 A8 B8 C8 D8 補 申請專利範圍 前述第1位元線對及第2位元線對，前述第2電路係將前 述第1電位寫入於前述第1位元線對之一方，將前述第2 電位寫入前述第丨位元線對者。 3. 如申請專利範圍第2項之半導體裝置，其中，前述第 1電路係包含具有連接於前述第1位元線對之一方的閘極的 第1M0SFET，和具有連接於前述第1位元線對之另一方的 閘極的該源極’與前述第 1M0SFET之源極連接的第 21M0SFET ； 前述第2電路係包含閂鎖電路。 4. 如申請專利範圍第3項之半導體裝置，其中，前述閂 鎖電路係包含源極共通連接之閘極和汲極被交差結合的P 形第 3及第 4M0SFET，和各汲極對應前述第 3及第 4M0SFET的汲極連接的閘極和汲極被交差結合的N形第5 及第 6M0SFET ； 前述第1及第2M0SFET之各汲極係連接於前述第5及 第6M0SFET之源極。 5. 如申請專利範圍第4項之半導體裝置，其中，前述感 測放大器於非活性之期間，於前述第1至第4M0SFET之源 極施加前述第2電位， 於活化前述感測放大器之時，於前述第.1及第 2M0SFET之源極供給前述第1電位者。 6. 如申請專利範圍第3項之半導體裝置，其中，前述閂 鎖電路係包含各源極共通連接之閘極和汲極被交·差結合的P 形第3及第4M0SFET，和各源極被共通連接，各汲極對應 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家梂準（CNS ) A4規格（210 X 297公釐） -2- _,一變正 補充 六、申請專利範圍 前述第3及第4M0SFET的汲極加以連接的閘極和汲極被交 差結合的N形第5及第6M0SFET ; (請先閲讀背面之注意事項再填寫本頁) 前述第1及第2M0SFET之各汲極係連接於前述第5及 第6M0SFET之汲極者。 7. 如申請專利範圍第6項之半導體裝置，其中，前述第 1及第2M0SFET之源極係連接於第1控制線，前述第5及 第6M0SFET之源極係連接於第2控制線，前述第1電路係 於前述第1控制線經由施加所定之電位，開始前述第1期 間之增幅動作， 前述第2電路係於前述第1期間之後，於前述第2控 制線施加前述第1電位，開始增幅動作者。 8. 如申請專利範圍第7項之半導體裝置，其中，前述感 測放大器於非活性之期間，於前述第1.及第2控制線施加 前述第2電位， 活化前述感測放大器時，施加於前述第1控制線的前 述所定之電位係具有較前述第1電位爲低之電位。 9. 一種半導體裝置，其特徵係具備字元線，和第1位元 線對’和設於前述字元線和前述第1位元線對之交點的記 憶格’和第2位兀線對，和爲結合前述第1位元線對和前 述第2位兀線對的開關電路，和包含連接於前述第1位元 線對之第1電路及連接於前述第2位元線對之第2電路的 感測放大器，和爲將前述第1位元線對預充電至第1預充 電電位的第1預充電電路，和爲將前述第2位元線對預充 電至第2預充電電位的第2預充電電路； 本紙伕尺度適用中國國家標準（CNS )八4規格（210X297公釐） 4761.57. A8 B8 C8 D8 和年"月 補充 、申請專利範圍 前述第2電路係自前述記憶格之記憶信號，爲將前述 第1及第2位元線對之一方增幅至第1電位，將另一方增 幅至第2電位的電路， 前述第1預充電電位係前述第1電位和第2電位之間 之電位， 前述第2預充電電位係前述第2電位； 前述第1電路係包含具有連接於前述第丨位元線對之 一方的閘極的第1M0SFET和具有連接於前述第1位元線對 之另一方的閘極，該源極與前述第1 Μ0 S FET之源極連接的 第 2M0SFET ; 前述第2電路係包含各源極共通連接之閘極和汲極被 交差結合的Ρ形第3及第4M0SFET，和各源極被共通連接 ’各汲極對應前述第3及第4M0SFET的汲極加以連接的閘 極和汲極被交差結合的Ν形第5及第6M0SFET ; 前述第1及第2M0SFET之各汲極係連接於前述第5及 第6M0SFET之汲極， 前述第1及第2M0SFET之源極係連接於第1控制線， 前述第5及第6M0SFET之源極係連接於第2控制線者。 10.—種半導體裝置，其特徵係具備字元線，和第1位 元線對，和設於前述字元線和前述.第1位元線對之交點的 記億格，和第2位元線對，和爲結合前述第1位元線對和 前述第2位元線對的開關電路，和包含連接於前述第1位 元線對之第1電路及連接於前述第2位元線對之第2電路 的感測放大器，和爲將前述第1位元線對預充電至第1預 -4 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家梂準（CNS ) Α4規格（210Χ：297公釐） 476157 ABCD 六、申請專利範圍 〜 充電電位的第1預充電電路’和爲將前述第2位元線對預 充電至第2預充電電位的第2預充電電路； (請先閱讀背面之注意事項再填寫本頁) 前述第2電路係自前述記憶格之記憶信號，爲將前述 第1及第2位元線對之一方增幅至第丨電位，將另一方增 幅至第2電位的電路， 前述第1預充電電位係前述第1電位和第2電位之間 之電位， 前述第2預充電電位係前述第2電位； 前述第1電路係具備具有連接於前述第1位元線對之 一方的閘極的第1M0SFET，和具有連接於前述第！位元線 對之另一方的閘極，該源極與前述第1 Μ0SFET之源極連接 的第 2M0SFET ； 前述第2電路係具有包含複數之第3M0SFET的閂鎖電 路， 前述開關電路係於前述第1位元線對之一方和前述第2 位元線對之一方之間，連接源極·汲極路徑的第4M0SFET ，和前述第· 1位元線對之另一方和前述第2位元線對之另 —方間，連接源極·汲極路徑的第5M0SFET，係具有較前 述第1至第3M0SFET之閘極絕緣膜爲厚的閘極絕緣膜者。 1 1.如申請專利範圍第1 〇項之半導體裝置，其中，前述 記憶格係包含連接於1個之MOSFET的源極汲極路徑的1 個電容器， 前述第2電容器係具有較前述第1電位爲高的電位。 12.如申請專利範圍第1項至第1 1項之任一項之半導體 本紙張尺度適用中國國家梂準（CNS ) Α4規格（21〇Χ29*7公釐）
    土 、申請專利範圍 裝置，其中’前述第[預充電電位係前述第1電位和前述 第2電位的1/2的電位， 前述第1電位和前述第2電位之差電壓係於0.5〜丨.8 V 間。 1 3 . —種半導體裝置’其特徵係包含字元線，和第1位 元線對，和設於前述字元線和前述第1位元線對之交點的 記憶格’和第2位元線對，和具有連接於前述第1位元線 對之一方的第1電極和連接於前述第2位元線對之一方的 弟2電極的弟1電谷器’和包含具有連接於前述第1位元 線對之另一方的第3電極和連接於前述第2位元線對之另 一方的第4電極的第2電容器的電容器對，和包含爲連接 前述第1位元線對之一方和前述第2位元線對之一方的第1 開關和連接前述第1位元線對之另一方和前述第2位元線 對之另一方的第2開關的開關電路，和連接於前述第2位 元線對的感測放大器，和爲將前述第1位元線對預充電至 第1預充電電位的第1預充電電路，和爲將前述第2位元 線對預充電至第2預充電電位的第2預充電電路。 1 4 .如申請專利範圍第1 3項之半導體裝置，其中，前述 感測放大器係自前述記憶格之記憶信號，將前述第1及第2 位元線對之一方，增幅至第1電位，另一方增幅至第2電 位的電路， 前述第1預充電電位係前述第1電位和第2電位之間 之電位， 前述第2預充電電位係前述第2電位者。 41^— (請先閲讀背面之注意事項再填寫本頁) 、1Τ 本紙張尺度適用中國國家梂準（CNS ) Α4说格（210 X 297公釐） -6 476157 A8 B8 C8 D8 月尔日 修止補充 六、申請專利範圍 1 5 ·如申請專利範圍第1 3項之半導體裝置，其中，於前 述記憶格之讀取時，於第1期間’前述開關電路係分離前 述第1位元線對和第2位元線對的同時，記憶於前述記憶 格之信號輸出至前述第1位元線對’於該後之第2期間， 前述開關電路係分離前述第1位兀線對及第2位元線對的 狀態下，活化前述感測放大器，於之後之第3期間，前述 開關電路係連接前述第1位兀線封及第2位元線對，前述 感測放大器，將前述第1電位，於前述第1位元線對之一 方，將前述第2電位各寫入前述第1位元線對之另一方者 〇 1 6 .如申請專利範圍第1 3項至第1 5項之任一項之半導 體裝置，其中，前述第1及第2電容器係具有呈一方之電 極的閘極，和呈另一方之電極的共通連接的源極及汲極的 N 形 MOSFET。 1 7 .如申請專利範圍第1 3項至第1 5項之任一項之半導 體裝置，其中，前述記憶格係包含連接於1個之MOSFET 之源極汲極路徑的1個電容器； 前述感測放大器係包含各源極被共通連接之閘極和汲 極交叉結合的P形之第1M0SFET對，和各源極被共通連'接 ’各汲極對應於前述第1M0SFET對之汲極連接的閘極和汲 極交叉結合的N形之第2M0SFET對； 前述第2電位係具有較前述第1電位爲高的電位。 1 8 .如申請專利範圍第1 7項之半導體裝置，其中，前述 第1及第2電容器係具有呈一方之電極的閘極，和呈另一 -7- (請先閲讀背面之注意事項再填寫本頁) 本紙伕尺度適用中國國家梯準（CNS ) A4洗格（210X297公釐） 476157. A8 B8 C8 D8 、申請專利範圍 方之電極的·共通連接的源極及汲極的N形MOSFET。 (請先閲讀背面之注意事項再填寫本頁) 1 9 .如申請專利範圍第1 4項之半導體裝置，其中，前述 第1電位和前述第2電位之差電壓係於〇 . 5〜1. 8 V間。 20.—種半導體裝置，其特徵係具備第丨及第2字元線 ，和第1位元線和第2位元線所成第1位元線對，和設於 前述第1字元線和前述第.1位元線之交點的第1記憶格， 和設於前述第2字元線和前述第2位元線之交點的第2記 憶格’和第3位元線和第4位元線所成第2位元線對，和 爲結合述弟1位兀線和則述第3位兀線的第1開關電路 ’和爲結合前述第2位元線和前述第4位元線的第2開關 電路，和連接於前述第2位元線對的感測放大器， 前述感測放大器係將記憶於前述第1或第2記憶格之 資訊，於前述第3位元線上，增幅至第 1電位，於前述第4 N . 位元線上，增幅至第2電位的電路， 於前述第1或第2之記憶格之讀取時，於第1期間， 前述第1及第2開關電路係分離前述第1位元線對及第2 位元線對， 於之後之第2期間，自前述第1記憶格讀取記憶資訊 之時，前述第1開關電路係連接於前述第1位元線和前述 第3位元線的同時，前述第2開關電路係於分離前述第2 位元線及第4位元線之狀態下，前述感測放大器係將前述 第1電位寫入前述第1位元線，自前述第2記憶格讀取記 憶資訊之時，前述第2開關電路係連接於前述第2位元線 和前述第4位元線的同時，前述第1開關電路係於分離前 本紙張尺度適用中國國家梂準（CNS ) A4规格（210X297公釐） 476157， _________g88 丨 補无一 六、申請專利範圍 述第丨位元線及第3位元線之狀態下，前述感測放大器係 將前述第2電位寫入前述第2位元線者。 2 1.如申請專利範圍第20項之半導體裝置，其中，前述 半導體裝置係於自前述第1記憶格讀取記憶資訊時，接連 於前述第2期間的第3期間，前述第2開關電路係連接前 述第2位元線和前述第4位元線，前述感測放大器係將前 $第2電位寫入前述第2位元線，於自前述第2記億格讀 取記憶資訊時，於前述第3期間，前述第1開關電路係連 接前述第1位元線和前述第4位元線，前述感測放大器係 將前述第1電位寫入前述第1位元線者。 22·如申請專利範圍第20項或第21項之半導體裝置， 其中’前述半導體裝置中更具備前述第2位元線對所輸入 之邏輯聞極， 前述邏輯閘極係於前述第1期間，檢出前述感測放大 器將前述第2位元線對之中的一方，驅動至前述第1或第2 電位，開始第2期間者。 -9- (請先閲讀背面之注意事項再填寫本頁) 本紙浪尺度適用中國國家梂準（CNS;)八4说格（210X297公釐）
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