TW201209831A - Flash memory device and system with program sequencer, and programming method - Google Patents

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201209831 六、發明說明： 【相關申請案】 本專利申請案依據專利法第二十七條第一項之規定 有主張國際優先權’主張2〇1〇年6月1曰申請之韓國專利 申請案第10-2010-0051748號之優先權，該案之主體以引 用的方式併入本文中。 【發明所屬之技術領域】 本揭露内容是關於半導體記憶體裝置，且更特定而言 是關於包含程式序列器之快閃記憶體裝置。本揭露内容亦 關於併有此類型之快閃記憶體裝置之記憶體系統，以及相 關程式化方法。 【先前技術】 一般而言’半導體記憶體裝置可劃分成諸如動態隨機 存取 s己憶體（Dynamic Random Access Memory ; DRAM ) 以及靜態隨機存取記憶體（Static Random Access Memory ; SRAM)之揮發性記憶體以及諸如電可抹除可程 式化唯讀記憶體（Electrical Erasable Programmable Read Only Memory ; EEPROM )之非揮發性記憶體-包含快閃記 憶體、鐵電隨機存取記憶體（Ferroelectric Random Access Memory ; FRAM)、相變隨機存取記憶體（phase-change Random Access Memory ; PRAM)以及磁電阻式隨機存取 記憶體（Magneto-resistive Random Access Memory ; MRAM)。在許多不同類型之半導體記憶體裝置中，快閃 記憶體裝置展現高程式化速度、低電力消耗、緻密記憶胞 4 201209831 整合與非揮發性資·存之觸組合。結果，快閃記憶體 裝置已廣泛地被採用作為各種各樣的消費型電子器件以及 數位資料系統中之儲存媒體。 當代快閃記憶體裝置能夠在單電位記憶胞 CSmgle_levelmemorycell; SLC)中每個記憶胞儲存單一資 料位元，及/或在乡電位記憶胞（multi-levei memorycell ; MLC )中母個έ己憶胞儲存兩個或兩個以上資料位元。因 此，SLC儲存具有根據對應臨限電壓分佈之抹除狀態或程 式化狀態的資料二進位。MLC儲存具有根據對應臨限電壓 分佈之抹除狀態或多個程式化狀g中之—者的多位 料。 在讀取（或驗證）操作期間使用有效地區分臨限電壓 分佈之-，或多個參考電壓根據各別臨限電壓分佈自贴 或MLC讀取_存資料。鄰近臨限電壓分佈之間的電壓 間隔被稱作“讀取裕量”。 不苹的是 「迎考MLC中之有效狀態之數目增加，鄰 近臨限電壓t佈之間的各種讀取裕量減小。進-步挑戰讀 ΐ、ϋ操作之正確執行（例如，維持經界定的讀取裕 臨限電壓分佈可回應於許多影響而隨時間改變的 你：二」歹丄，’針對目標記憶胞之程式化操作、抹除操 作及/或§賣取操作之勃 卞气執仃可無意中改變（例如，移位、擴展 或減小）鄰近記情胎 ^比&丨心飑（亦即’實體地接近記憶胞陣列中之 目標§己憶胞的記恒胎） 音欲音-〜胞）限電壓。在特定較差情境中， ^ /曰不不同抹除/程式化狀態之鄰近臨限電壓分 201209831 joj/yp\f 佈可能實際上重疊，從而使得不可能區分一個資料狀態與 另一資料狀態。結果，讀取操作失敗可發生。僅舉幾個例 子，潛在地改變記憶胞陣列中之記憶胞之臨限電壓的其他 因素包含：耦合雜訊效應、導通電壓干擾效應以及程式化 電壓干擾效應。 【發明内容】 本發明概念之實施例提供在程式化操作期間減小或 消除此對記憶胞臨限電壓之無意中改變的快閃記憶體裝 置、快閃記憶體系統以及相關程式化方法。 在一個實施例中，本發明概念提供一種用於非揮發性 記憶體裝置之程式化方法。所述非揮發性記憶體裝置包括 配置於N個實體頁（PP)中之多電位記憶胞（mlc)，每 一 PP分別與以連續配置次序安置之N條字線（WL)中之 一者相關聯，所述MLC進一步配置於2N個邏輯頁（lp) 中’其中每一 PP包括最高有效位元（MSB) LP以及最低 有效位元（LSB) LP。所述方法包括執行程式化所有所述 LSB LP之LSB程式化操作，以及其後執行程式化所有所 述MSB LP之MSB程式化操作，其中在所述LSB程式化 操作期間，將連接在選定字線與選定位元線之間的選定 MLC程式化至負中間程式化狀態。 在相關態樣中，所述方法可更包括在LSB程式化操作 期間建立偏壓電壓條件使得中間程式化狀態為負的。此情 形可（例如）藉由將負字線電壓施加至所述選定字線且將 電源電壓施加至所述選定位元線同時將接地電壓施加至連 6 201209831 joj /^pif 接至所述選定位元線之共同源極線來實現。在一個替代例 中，此情形可藉由將接地字線電壓施加至所述選定字線同 時將電源電壓施加至連接至所述選定位元線之共同源極線 來實現。在另一替代例中，此情形可藉由將接地字線電壓 施加至所述選定字線且將電源電壓施加至所述選定位元線 同時將小於電源供應器電壓之正偏壓電壓施加至連接至所 述選定位元線之共同源極線來實現。所述正偏壓電壓在位 準上等於用以在程式化驗證操作期間區分抹除狀態與負中 間程式化狀態的負程式化驗證電壓之位準的絕對值為可能 的。 在另一相關態樣中，執行所述LSB程式化操作可包 括：在LSB位元線設置週期期間將接地電壓施加至所有所 述字線，在Vpass啟用週期期間將Vpass電壓施加至所有 所述字線，以及其後在LSB程式化執行週期期間，繼續將 所述Vpass電壓施加至除了所述選定字線之外的未選定字 線同時將反覆程式化電壓施加至所述選定字線，其中所述 私式化電壓至所述選定字線之每一反覆施加包括施加區分 抹除狀態與所述負中間程式化狀態之負驗證電壓。 在另一相關態樣中，在所述MSB程式化操作之後將 所述選S MLC程式化至由以下各者組成的資料狀態之群 組中之一者··具有負臨限電壓分佈的抹除狀態、具有大於 所述抹除狀態之電壓分佈之第一電壓分佈的第一程式化狀 態、具有大於所述第一程式化狀態之電壓分佈之電壓分佈 的第二程式化狀態，以及具有大於所述第二程式化狀態之 201209831 電壓分佈之電壓分佈的第三程式化狀態。至少所述第一程 式化狀態可為負的。 在另一相關態樣中，執行所述MSB程式化操作可包 括：在MSB位元線設置週期期間將大於用於所述中間程 式化狀態之臨限電壓分佈之電源供應器電壓施加至所有所 述字線’在Vpass啟用週期將Vpass電壓施加至所有所述 字線，以及其後在MSB程式化執行週期期間，繼續將所 述Vpass電壓施加至除了所述選定字線之外之未選定字線 同時將反覆程式化電壓施加至所述選定字線。所述程式化 電壓至所述選疋字線之每一反覆施加可包括：施加區分所 述負臨限電壓分佈與所述第一電壓分佈之第一程式化驗證 電壓’施加區分所述第一電壓分佈與所述第二電壓分佈之 第二程式化驗證電壓，以及施加區分所述第二臨限電壓分 佈與所述第三電壓分佈之第三程式化驗證電壓，其中至少 所述第一程式化驗證電壓為負的。所述第一驗證電壓及/ 或所述第二驗證電壓可為負的。 在另一相關態樣中，所述LSB程式化操作及/或所述 MSB程式化操作可包括以所述N條字線之配置次序順序 地程式化所述LSB (或MSB) LP中之每一者。 在另一相關態樣中，所述MSB程式化操作可包括： 在MSB位元線設置週期期間將具有大於用於所述中間程 式化狀態之臨限電壓分佈之位準的電源電壓施加至除了所 述選定字線之外的所有未選定字線’以及其後施加反覆程 式化電壓，其可包含將負驗證電壓施加至所述選定字線。 8 201209831 /ypif 在另一相關態樣中，所述MSB程式化操作可包括： 在MSB位元線設置週期期間將具有大於用於所述中間程 式化狀態之臨限電壓分佈之位準的接地電壓施加至除了所 述選定字線之外的所有未選定字線，以及其後將反覆程式 化電壓施加至所述選定字線。 在另一相關態樣中，所述LSB程式化操作及/或所述 MSB程式化操作可包括以不同於所述n條字線之配置次 序的非順序次序非順序地程式化所述LSB (或MSB) LP 中之母一者。一個非順序次序可包括以N/2中心字線開始 且接著在所述中心字線上方遞增地配置之偶數Lp與所述 中心字線下方遞增地配置之奇數LP之間交替。另一非順 序次序可包括以最低且第一偶數字線開始，經所述配置次 序過渡至每一遞增地相繼之偶數字線，接著以下一最低且 第—奇數字線開始，經所述配置次序過渡至每一遞增地相 繼之奇數字線。 在另一實施例中，本發明概念提供一種非揮發性記憶 體裝置，所述非揮發性記憶體裝置包括：記憶胞陣列，所 述記憶胞陣列包括配置於多個實體頁（pp)中之多電位記 ，胞（MLC)，每一 PP分別與以連續配置次序安置 字線（WL)中之一者相關聯，所述MLC進一步配置於多 個邏輯頁（LP)中，其中每—PP包括最高有效位元（msb) P以及最低有效位元（LSB) LP ;以及控制邏輯，所述控 =邏輯包括程式序列H，其巾所述控制邏輯控制程式化^ 之執行，所述程式化操作包含針對連接在所述N條字線 201209831 /ypif 中之選定字線與選定位元線之間的選定MLC的LSB程式 化操作以及MSB程式化操作，其中在所述LSB程式化操 作期間所述程式序列器使所有LSB LP程式化，且其後在 所述MSB程式化操作期間所述程式序列器使所有MSB LP 程式化，且在所述LSB程式化操作期間所述控制邏輯使所 述選定MLC程式化至負中間程式化狀態。 在另一實施例中，本發明概念提供一種記憶體系統， 所述記憶體系統包括：記憶體控制器，所述記憶體控制器 回應於自主機接收之命令而控制非揮發性記憶體裝置之操 作，其中所述非揮發性記憶體裝置包括：記憶胞陣列，所 述記憶胞陣列包括配置於多個實體頁（PP)中之多電位記 憶胞（MLC) ’每一 pp分別與以連續配置次序安置之N條 字線（WL )中之一者相關聯，所述MLC進一步配置於多 個邏輯頁（LP)中’其中每一 PP包括最高有效位元（msb) LP以及最低有效位元（LSB) LP ;控制邏輯，所述控制邏 輯包括程式序列器，所述控制邏輯控制程式化操作之執 行，所述程式化操作包含針對連接在所述N條字線中之選 定字線與選定位元線之間的選定MLC的LSB程式化操作 以及MSB喊化操作’其+麵i^LSB程式化操作期間 所述程式序列器使所有LSB LP程式化，且其後在所述 MSB程式化操作期間所述程式序列器使所有msb Lp程式 化’且在麟LSB程式化操作期間所魅制邏輯使所述^ 定MLC程式化至負中間程式化狀態。 在相關態樣中，所述記憶體控制器以及所述非揮發性 201209831 joj/yp\[ 記憶體裝置可經組態為能夠與所述主機機械地連接與斷開 之記憶卡，且所述記憶體控制器可包括：交換來自所述主 機之資料之主機介面，以及與所述非揮發性記憶體裝置交 換資料之非揮發性記憶體介面。 在另一相關態樣中，所述主機介面包括卡連接單元， 所述卡連接單元接收待程式化至所述非揮發性記憶體裝置 之資料、控制所述非揮發性記憶體裝置之操作之所述命令 以及來自所述主機之主機連接單元之時脈信號中之至少一 者。 在另一實施例中，本發明概念提供一種電子裝置，所 述電子裝置包括控制隨機存取記憶體（Rand〇m Access Memory，RAM)以及使用者介面中之至少一者斑非揮發 性記憶體系統之間的資料之交換的中央處理單元（Central Processing Unit; CPU )。所述非揮發性記憶體系統可包括： 5己憶體控制益，所述s己憶體控制器回應於來自所述Cpu之 命令而控制非揮發性記憶體裝置之操作，且所述非揮發性 §己憶體裝置可包括·記憶胞陣列，所述記憶胞陣列包括配 置於多個實體頁（PP)中之多電位記憶胞（MLC)，每一 PP为別與以連續配置次序安置之N條字線（wl )中之一 者相關聯，所述MLC進一步配置於多個邏輯頁（Lp)中， 其中每一 PP包括最高有效位元（MSB) Lp以及最低有效 位元（LSB) LP，以及控制邏輯，所述控制邏輯包括程式 序列器，所述控制邏輯控制程式化操作之執行，所述程式 化操作包含針對連接在所述N條字線中之選定字線與選定 11 201209831

Joj /ypif 位元線之間的選定MLC的LSB程式化操作以及MSB程 式化操作，其中在所述LSB程式化操作期間所述程式序列 器使所有LSB LP程式化’且其後在所述MSB程式化操作 期間所述程式序列器使所有MSB Lp程式化，且在所述 LSB程式化操作期間所述控制邏輯使所述選定MLC程式 化至負中間程式化狀態。 在另一實施例中’本發明概念提供一種系統，所述系 統包括主機，所述主機經組態以將資料、位址以及命令傳 達至操作性地連接之固態磁碟機（SSD)。所述SSD可包 括SSD控制器’所述SSD控制器回應於所述命令而控制 多個非揮發性記憶體裝置之操作。所述多個非揮發性記憶 體裝置中之每一者可包括：記憶胞陣列，所述記憶胞陣列 包括配置於多個實體頁（PP)中之多電位記憶胞（MLC)， 每一 PP分別與以連續配置次序安置之N條字線（WL)中 之一者相關聯，所述MLC進一步配置於多個邏輯頁（lp) 中’其中每一 PP包括最高有效位元（MSB) LP以及最低 有效位元（LSB) LP ;以及控制邏輯，所述控制邏輯包括 程式序列器’其中所述控制邏輯控制程式化操作之執行， 所述程式化操作包含針對連接在所述N條字線中之選定字 線與選定位元線之間的選定MLC的LSB程式化操作以及 MSB程式化操作，其中在所述LSB程式化操作期間所述 程式序列器使所有LSB LP程式化，且其後在所述MSB程 式化操作期間所述程式序列器使所有MSB LP程式化，且 在所述LSB程式化操作期間所述控制邏輯使所述選定 12 201209831 38379pif MLC程式化至負中間耩式化狀態。 在相關態樣中，戶斤述多個非揮發性記憶體裝置可根據 多個通道操作性地配置，使得所述SSD控制器根據多通道 組態控制多個非揮發性記憶體裝置之操作。 在另一相關態樣中，所述SSD控制器可包括：接收來 自所述主機之所述資料的主機介面、經由所述多通道組態 接收來自所述多個非揮發性5己憶體裝置之資料的記憶體介 面’以及中央處理單元（CPU)，所述中央處理單元控制經 由所述主機介面以及所述記憶體介面的所述主機與所述多 個非揮發性記憶體裝置之間的資料交換。 在又一態樣中，所述SSD可更包括輔助電源供應器， 所述輔助電源供應器對所述SSD控制器之操作供電且連 接至由所述主機提供之電源。 在另一實施例中’本發明概念提供一種非揮發性記憶 體裝置，所述非揮發性記憶體裝置包括：多電位記憶胞 (MLC)之三維記憶胞陣列，所述多電位記憶胞配置於多 個記憶體區塊中，每一記憶體區塊進一步配置於多個實體 頁（PP)中，每一 PP分別與以連續配置次序安置之N條 字線（WL)中之一者相關聯，所述MLC進一步配置於多 個邏輯頁（LP)中’其中每一 PP包括最高有效位元（MSB) Lp以及最低有效位元（LSB) LP ;以及控制邏輯，所述控 制邏輯包括程式序列器’其中所述控制邏輯控制程式化操 作之執行，所述程式化操作包含針對連接在所述N條字線 中之選定字線與選定位元線之間的選定MLC的LSB轾式 13 201209831 /ypif 化操作以及MSB程式化操作’其中在所述lsb程式化操 作期間所述程式序列器使所有LSB LP程式化，且其後在 所述MSB程式化操作期間所述程式序列器使所有MSB LP 程式化，且在所述LSB程式化操作期間所述控制邏輯使所 述選定MLC程式化至負中間程式化狀態。 在另一實施例中，本發明概念提供一種非揮發性記憶 體裝置，所述非揮發性記憶體裝置包括：電壓產生器，所 述電壓產生器回應於自主機接收之命令產生多個控制電 壓；位址解碼器’所述位址解媽器接收所述多個控制電壓 且控制關於記憶胞陣列之程式化操作之執行，所述記憶胞 陣列包括配置於多個實體頁（PP)中之多電位記憶胞 (MLC)，每一 PP分別與以連續配置次序安置條字線 (WL)中之一者相關聯，所述MLC進一步配置於多個邏 輯頁（LP)中，其中每一 PP包括最高有效位元（msb) LP以及最低有效位元（LSB) LP ;控制邏輯，所述控制邏 輯包括程式序列器且進一步控制所述程式化操作之執行， 所述程式化插作包含針對連接在所述N條字線中之選定字 線與選定位元線之間的選定MLC的LSB程式化操作以及 MSB程式化操作，其中在所述LSB程式化操作期間所述 程式序列器使所有LSB LP程式化，且其後在所述MSB程 式化操作期間所述程式序列器使所程式化，且 在所述LSB程式化操作期間所述控制邏輯使所述選定 MLC程式化至負中間程式化狀態；以及頁緩衝器電路，所 述頁緩衝器電路儲存在所述程式化操作期間待程式化之資 14 201209831 J8i/ypif 料。 在相關態樣中，所述電壓產生器可包括負電壓產生 器’所述負電壓產生器產生在所述LSB程式化操作之程式 化驗證操作期間經由所述位址解碼器施加至所述選定字線 的負程式化驗證電壓，同時電源電壓被施加至所述選定位 元線。 在另一態樣中，所述非揮發性記憶體裝置可更包括共 同源極線驅動器，所述共同源極線驅動器在所述LSb程^ 化操作之所述程式化驗證操作期間將接地電壓施加至連^ 至所述選m線之共同源極線，同時所述負程式化驗證 電壓被施加至所述選定字線且所述接地電壓被施加至所述 選定位元線，使得所述頁緩衝器電路巾之鎖存器鎖存程 化持續資料或程式化終止資料。 在又-態樣中’所述電壓產生器可包括低電壓產生 器’所述低祕產生n產生麵述LSB程式錄作之程式 化驗證操_間經由所軌轉施加輯親定字線 之接地程式化驗證電壓。 在又-態樣中，所述非揮發性記憶體裳置可更包括共 ^極線驅動器’所述共同源極線驅動器在所述⑽程式 至^述程式化驗證操作期間將電源魏施加至連接 %線之糾源極線’同時所述接地程式化驗 至Γ選定字線’使得所述頁缓衝器電路中 之鎖存㈣存程式化持續資料或程式化終止資料。 在又L樣中所述鎖存器可包括比較器，所述比較 201209831 38J/ypif 器接收來自所述選定位元線之位元線電壓以及程式化目標 電壓且將比較結果提供至所述鎖存器。 $ 在又一邊樣中，所述電壓產生器可包括低電壓產生 器，所述低電壓產生器產生在所述LSB程式化操作之程式 化驗證操作期間經由所述位址解碼器施加至所述選定字線 的接地程式化驗證電壓，同時電源電壓被施加至所述選定 位元線。 在又一態樣中，所述非揮發性記憶體裝置可更包括共 同源極線驅動器，所述共同源極線驅動器在所述LSB程式 化操作之所述程式化驗證操作期間將小於所述電源電壓之 電壓施加至連接至所述選定位元線之共同源極線，同時所 述接地程式化驗證電壓被施加至所述選定字線，使得所述 頁緩衝器電路中之鎖存器鎖存程式化持續資料或程式化終 止資料。 包含隨附圖式以提供本發明概念之進一步理解，且隨 附圖式併入於本說明書中且構成本說明書之部分。所述圖 式說明本發明概念之例示性實施例，且所述圖式與【實施 方式】一起用來解釋本發明概念之原理。 【實施方式】 將參看隨附圖式在下文額外詳細地描述本發明概念 之例示性實施例。然而，本發明概念可以許多不同形式加 以體現，且不應被解釋為僅限於本文中所闡述之實施例。 實情為，提供此等實施例以使得本揭露内容將透徹且完 整’且將向熟習此項技術者充分地傳達本發明概念之範疇。 201209831 /^pif 如^在上文提及的’快閃記憶胞之臨限電壓可在習知 程；P、化操作期間由於—個或多個因素而無意中改變。然 而根據本發明概念之實施例操作的快閃記懷體置藉由 結，特定，型之臨限電壓分佈在程式化操作期間使用選擇 }·生》己隐I疋序來減少或消除在程式化操作 音 記憶胞之臨限電壓的可能性。 圖1為根據本發明概念之實施例之快閃記憶體系統的 一個可能實例的方塊圖。 參看圖1 ’快閃記憶體系統1〇〇〇大體包括快閃記憶體 裝置1100以及s己憶體控制器12〇〇。所述快閃記憶體系統 可以特^地適用於不同用途之各㈣式實施，諸如記憶 卡、通用串列匯流排（Universal Serial Bus ; USB )記憶體、 固態磁碟（solid state disk ; SSD )等等 快閃記憶體裝置1100經組態以在記憶體控制器 1200 之控制下執行抹除操作、程式化操作以及讀取操作。就此 而言，快閃記憶體裝置1100經由習知地組態之輸入/輸出 (1/0)線接收命令（CMD)、一個或多個對應位址（ADDR) 以及資料（DATA)。在程式化操作期間，程式化命令可包 含待程式化至快閃記憶體裝置11〇〇之記憶胞陣列的“寫入 資料’’。相對比而言，在讀取操作期間，快閃記憶體裝置 1100將回應於讀取操作命令而傳回自所述記憶胞陣列擷 取之“讀取資料”。 此外，所述快閃記憶體裝置u〇()亦經由電源線接收 電源（PWR )，以及經由控制線接收各種控制信號 17 201209831 JOJ / ^pif (CTRL)。如f知地理解的，可根據各種協定 、標準，以 及设5十約束與目標來組態在記憶體控制器12〇〇與快閃記 憶體裝置1100之間交換的命令、控制信號以及資料。可用 於圖1之實施例中的控制信號（CTRL)之實例包含：命 令鎖存器啟用信號CLE、位址鎖存器啟用信號ALE、晶片 啟用信號nCE、寫入啟用信號nWE、讀取啟用信號nRE 等等。 本發明概念之特定實施例將程式序列器1165置放於 形成快閃記憶體裝置1100之電路以及軟體内。在操作效應 方面，程式序列器1165界定配置於快閃記憶體裝置11〇〇 之§己憶胞陣列中之多個記憶胞的程式化序列。熟習此項技 術者將理解程式序列器1165可使用軟體、韌體及/或硬體 不同地實施。 或者，取代置放於快閃記憶體裝置11〇〇中，程式序 列器1165可置放於形成記憶體控制器12〇〇之電路及/或軟 體内，或快閃記憶體裝置11〇〇以及記憶體控制器12⑻外 部之單獨積體電路中。（參見（例如）下文關於圖24描述 之更特定貫施例）。無論實體地置放於何處，程式序列器 1165可在本發明概念之特定實施例中與快閃過渡層 Transition Layer ; FTL )相關聯及/或由快閃過渡層（FTL) 管理。熟習此項技術者應理解，FTL為能夠在傳達至記憶 體控制器1200/自έ己憶體控制器1200傳達之讀取/寫入資料 所相關聯的邏輯位址與快閃記憶體裝置11〇〇之快閃記憶 胞所相關聯之實體位址之間轉譯的硬體/軟體。 201209831 38379pif 圖2為進一步說明圖1之快閃記憶體裝置1100之一 個可能實施例的方塊圖。 參看圖2,快閃記憶體裝置1100在相關部分中包含記 憶胞陣列1110、位址解碼器1120、頁緩衝器電路1130、 資料輸入/輸出（I/O)電路1140、電壓產生器1150，以及 控制邏輯1160。 配置於記憶胞陣列1110中之記憶胞可經組態成多個 記憶體區塊。然而，在圖2中僅說明單一記憶體區塊以避 免不必要複雜性。如習知地理解的，每一記憶體區塊可根 據多個“實體頁”來組態。在隨後之所說明實施例中，將實 體頁定義為共同地連接至多條（“N條”）字線（WL)中之 一者的多個記憶胞。圖2中所說明之實施例假設N等於64 且字線（word line ; WL)以自WL0變動至WL63 (或Ν·1) (無跳過）的連續配置次序安置。作為一個可能實例，圖2 之元素1111指示連接至第一字線…]^)的一個（1)實體頁。 本發明概念之實施例包含包括快閃SLC及/或MLC之 各種記憶胞陣列。關於併有Ν位元快閃MLC之本發明概 念之實施例’每一實體頁可經組態以包含Ν個邏輯頁，其 中將邏輯頁定義為與單一實體頁相關聯且在程式化操作期 間同時程式化之多個記憶胞。 圖2之記憶胞陣列Ul〇包括多個記憶胞串。每—胞 串（例如，元素1112)包括多個記憶胞，所述多個記憶胞 分別連接至多條字線WL0至WL63中之一者，且配置於 連接至串選擇線SSL之串選擇電晶體與連接至接地選擇線 201209831 GSL之接地選擇電晶體之間。每—串選擇電晶體分別連接 至對應位το線B L，且每一接地選擇電晶體連接至共同源極 線 CSL。 CSL驅動器1115可將接地電壓或某__其他csL電壓 (例如，VDD)提供至共同源極線CSL。CSL驅動器1115 由控制邏輯1160控制且可接收來自電壓產生器〖I%之電 力。 如圖2中所說明，位址解碼器112〇經由選擇線ssl 以及GSL或字、線WL〇至WL63連接至所述記憶胞陣列 liio。在各種操作顧’位址解碼^ 112G可根據經接收之 位址ADDR選擇所述多條字線WL〇至WL63中之一者 多者。 頁緩_電路113G經由多條位元線BL()至BLm連接 至記憶胞陣列111G’且可藉由多個頁緩衝器（未圖示）組 態。如習知地瞭解的’―條或多條位元線可根據經界定架 構（例如’全BL結構、屏蔽BL結構等等）連接至頁緩 衝器。頁_器電路113 〇可用以暫時地儲存待程式化至記 憶胞陣列111G之寫人資料或自記憶胞陣列（例如，選定 體頁，諸如1111)擷取之讀取資料。 資料I/O魏1140經由資料線（DL)内部地連接至 所述頁緩衝器電路113G，l經由I/O線外部地連接至所述 記憶體控制II 12GG (根據圖1)(3資料1/〇電路114〇可經 組態以在程式化操作期間接收來自記憶體控制器丨細之 寫入資料，或在讀轉作_將讀取㈣提供至記憶體控 20 201209831, joj /ypii 制器1200。 電壓產生益1150接收外部地提供之電源電壓pwR (例如，㈣記憶體控制ϋ 1200)，且產生在操作期間施加 至記憶胞陣列111G之各種控制電壓。舉例而言，在讀取、 私式化以及抹除操作期間，特定字線電壓（vwl)將由電 壓產生益1150產生且經由位址解碼器112〇施加至一條或 多條選定字線。在圖2中所說明之實施_，電壓產生器 115〇包含而電壓產生n 115卜低電壓產生^ 1152以及負 電壓產生器1153，但可提供不同電壓產生配置。 冋電壓產生器1151可用以產生具有大於電源電壓 PWR之電壓位準的特定高電壓（ffigh ν〇ι^ ; hv)。如 習知地理朗，两電壓之實例包含程式化電壓^鹏）以 及導通電壓（Vpass)。低電壓產生器1152可用以產生等於 或小於電源電壓PWR之特定低電壓（Lqw VQltage; LV)。 低電壓之實例包含電源電壓以及用作位元線預充電電壓或 CSL電壓之電壓。負電壓產生@ 1153可用以產生具有小 於0V之電壓位準的特定負電壓（VQltage; nv )。 負電壓之實例包含特定程式化驗證電壓以及讀取電壓。 控制邏輯1160通常經組態以回應於經接收之位址 ADDR以及控制信號CTRL而控制由快閃記憶體裝置！ _ 執行之程式化、讀取以及抹除操作（連同其他類型之操 作）。在私式化操作期間，例如，控制邏輯116〇可回應於 =ADDR而使位址解碼器112〇將程式化電壓提供至選 定字線WL0。回應於經施加之程式化電壓，將藉由頁緩衝 21 201209831 383/yplf 器電路1130以及資料I/O電路1140之控制自對應於選定 字線WL0之選定頁1111提供程式化資料。 在圖1之所說明實施例中，控制邏輯1160包含程式 序列器1165。如將在下文額外詳細地解釋的，程式序列器 1165可界定依據實體頁及/或邏輯頁而變的用於記憶胞之 特定程式化序列。 圖3為說明對2位元快閃MLC (諸如可併入於圖2 之記憶胞陣列1110中之類型）之臨限電壓之程式化步驟改 變的臨限電壓分佈圖。圖3之例示性2位元快閃記憶胞可 根據對應臨限電壓分佈程式化成四個（4)資料狀態E0、 PI、P2以及P3中之一者。記憶胞自初始抹除狀態E0之 完整程式化要求兩個順序程式化操作（或步驟）：最低有效 位元（Least Significant Bit ; LSB)程式化操作，其後為最 尚有效位元（Most Significant Bit; MSB)程式化操作。 自初始抹除狀態E0，所述LSB程式化操作將藉由將 記憶胞狀態保持為抹除狀態E〇或將所述記憶胞程式化至 中間狀態P0來程式化最低有效位元。接著，所述MSB程 式化操作將藉由將記憶體狀態保持為抹除狀態E 〇，將所述 抹除狀態程式化至第一程式化狀態P1，以及將中間狀態 P0程式化至第二程式化狀態P2或將中間狀態程式化至第 二程式化狀態P3來程式化對應最高有效位元。 如圖3中理想地說明，用於記憶胞之四個（4)可能 資料狀態E0、P1、p2以及P3分別間隔充分的讀取裕量（read margins ; RM)。不幸的是，隨著此等讀取裕量變得被歸因 22 201209831 38379pif 於（例如）耦合雜訊、導通電壓（Vpass)干擾以及程式化 電壓（Vpgm)干擾而對理想臨限電壓分佈之改變削弱，讀 取操作受損害。 ^ 牛叩S，社针対曰标貝之程式化操作期間，轉< 訊可無意中改變鄰近（或鴻）頁中之記憶胞之臨限電y: 在Vpass干擾期間，回應於在程式化操作期間施加至未選 定字線之導通電壓，未選定頁中之記憶胞之臨限電壓無意 中i曰加在Vpgm干擾期間，當在程式化操作期間將程式 化電壓VPgm施加至選定字線時，選定頁中之程式化移 胞之臨限電壓無意中被改變。 與對記憶胞之臨限電壓之無意中改變的 記，裝置11GG之操作中’歸因於不充分或被 削弱的漬取裕1，讀取操作失敗可發生。再次夂 圖4包括圖4A及圖4b，其頌 趙裝置1⑽之記憶__個之快閃記憶 與f 2之卫作㈣—致’假設快閃 包含六十四個⑽實體f，盆 :體裝置_ 邏輯頁-LSB頁以及^百、中;^體頁包含兩個⑺ 及MSB頁-總共有藉由將控制電壓施 23 201209831 /ypif 加至分別對應於所述實體頁之（64)條字線而程式化的一 百二十八個（128)邏輯頁。因此，ν條字線對應於劃分成 2Ν個邏輯頁之ν個實體頁。 圖4Α中所展示之程式化序列包含其中所述多個LSB 頁（1至64)中之每一者被從最低頁（1)至最高頁（64) 順序地程式化的LSB程式化操作，以及其中所述多個LSB 頁（65至128)中之每一者被從最低頁（65)至最高頁（128) 順序地程式化的MSB程式化操作。在此上下文中，術語“順 序”意謂程式化序列中字線接著鄰近字線之過渡。亦即，在 記憶胞陣列1110上以上升或下降實體次序對N條字線自〇 至N-1編號之後’順序程式化將使控制邏輯116〇、電壓產 生器1150以及列解碼器112〇以不跳過所述次序中之任何 編號之方式以所述次序施加控制電壓至所述多條字線。術 語‘‘非順序”表示對所述N條字線的任何其他類型之次序的 控制電壓施加》 因而，圖4A及圖4B中所說明之程式化序列使所有所 述LSB頁（1至64)順序地程式化，且接著使所有所述 MSB頁（65至128)順序地程式化。 因此’在由圖4A及圖4B說明之實例中，在所述1^8 程式化操作關在第63侧輯頁實際上程式化之前對應 於第62㈤實體頁之第六十二條字線（WL62)帛收控制電 壓Vpass (以及對應應力）六十二次。因此，在經lsb程 式化之後’在MSB程式化期間第62個實體頁僅經歷一個 (1)可能耦合雜訊效應。因而，圖4A及圖4B中所說明之 24 201209831 3»3/ypif 完全順序减化序列知、化了_㈣合雜顧及 應力無意中改變連接至WL63之記憶胞之臨限電 性。在圖4B中說明此等效應對上文所描述之工作實例的 可能影響’其中讀取裕量由搞合雜訊與Vpass應力之組合 影響減小。 σ 藉助於進一步說明，包㈣5Α· 5B1卜㈣ 圖6A及圖6B之圖6以及包括圖7A及圖7B之圖7展干 與不同控制電壓施加相_且假設不同臨限電壓分佈 =性記憶胞串圖。如與_ 4A 4β 相f呈;化序列之此等進-步實例說明減少二 在衫響的程式化方法。在圖5A及圖5B、圖6A及 二及圖7A及圖7B中，假設在MSB程式化操作期

Li:，胞M1為位於連接至第二字線WL1的圖4A 及圖4B之第66個邏輯頁中的程式化禁止胞。 化位在線3又置週期期間’將接地電壓0V施加至程式 線BL，在程電源電壓VDD施加至程式化禁止位元 施加至選ΐ i ΐ作執行週期期間’ #將程式化電壓VP牌 化，但程式子線WU時’程式化胞被F-N穿隨程式 诵、首斗茂不止胞之程式化被通道升壓禁止。因此，當 干i可^生足以有效地程式化禁止記憶胞M1時，VpgD1 態E(f^負己憶胞M1之臨限電壓在抹除狀 -^ . pa 於0V) ’但在所述LSB程式化操作之 後的中間知式化狀態P0中為正的（大於〇V)。因此，在 25 201209831 38379pif 所述MSB程式化操作之位元線設置週期（下文中，膽bl 設置週期）期間，將為〇 V之字線電壓WL施加至所有 所述字線，且將電源電壓VDD施加至程式化禁止位元線 BLi。根據圖SA及圖5B中所說明之實例，記憶胞⑽至 M63將根據其各別LSB程式化狀態（抹除狀態E〇或中間 程式化狀態p〇)形成或斷開通道。當將記憶胞M2至M63 中之任一者程式化至中間程式化狀態P0時，電源電壓可 未充分地提供至記憶胞Ml以確保程式化禁止。在此狀況 下’在隨後之MSB程式化操作期間記憶胞M1可未被通道 升壓。結果，記憶胞Ml之臨限電壓可被錯誤地程式化。 為了防止前述Vpgm干擾’在MSB BL設置週期期 間，圖2之快閃記憶體裝置1100可提供大於中間狀態p〇 之臨限電壓分佈的字線電壓VWL。存在可用以實現此成果 之各種方法。 參看圖6A及圖6B，作為實例，在MSBBL設置週期 期間’快閃記憶體裝置1100可施加大於中間狀態p〇之臨 限電壓分佈的字線電壓（例如，VDD)。當字線電壓VWL 大於中間狀態P0之臨限電壓分佈時，記憶胞M2至M63 可形成通道而不管其LSB程式化狀態。在MSB BL設置週 期期間，亦即，儘管記憶胞M2至M63中之任一者可被程 式化至正的中間程式化狀態，但記憶胞Ml可仍然接收充 分高之電壓（例如，VDD)以被恰當地程式化禁止。 參看圖7A及圖7B，作為另一實例，快閃記憶體裝置 1100可將用於中間狀態P0之臨限電壓分佈界定為負的（亦 26 201209831 38379pif 即，整體地或部分地小於〇V)。當中間狀態p〇為負的時， 記憶胞M2至M63可形成通道而不管其LSB程式化狀態。 在本發明概念之特定實施例中，若藉由負驗證電壓（例如， 圖7A及圖7B之中間驗證電壓VFY〇)將臨限電壓分佈與 下一較低臨限電壓分佈相區分，則所述臨限電壓分佈（中 間私式化狀態或其他者）為“負”的。在MSB BL設置週期 期間’亦即，儘營施加為〇v之字線電壓VWL，但記憶胞 Ml將接收充分電壓以被恰當地程式化禁止，藉此避免 Vpgm干擾。存在定義圖2之快閃記憶體裝置丨丨⑽之操作 内的負中間程式化狀態PG的各種方法，如下文將描述的。 藉助於進一步說明，包括圖8Λ及圖8B之圖8、包括 圖9A及圖9B之圖9以及包括圖1〇A及圖1〇B之圖1〇展 =定義負巾，式化狀態PG之若干方法。在LSB程式化 操作』間每咖、胞之臨限電壓分佈可根據程式化驗證 偏壓條件來判定。 本文中，將作為程式化驗證偏壓電壓的電壓¥界1施 加至較钱’將電壓VBL杨至祕敎滅胞之對應 位7L線，且將電壓VCSL施加至共同源極線CSL。儘管未 在圖8A及圖8B至圖及圖中展*，但將足以接 ^己憶胞或選定電晶體之電壓施加至未選定字線及/或選 SSL以及GSL)。參看圖2以及圖及圖犯至圖 10A及圖10B，敎钱錢 提供，電壓Vbl _ J 電路113仏供，且電壓VCSL經由csl驅動器⑴$施加。 27 201209831 38379pif 圖8A及圖8B說明其中使用負電壓產生器（諸如負電 壓產生器1153)之實例。 參看圖8A及圖8B，在LSB程式化操作期間且更特 定而言在LSB程式化驗證操作期間，快閃記憶體裝置11〇〇 將負程式化驗證電壓（例如，VWL =-IV)提供至選定字 線。快閃記憶體裝置1100可使用負電壓產生器1153產生 負程式化驗證電壓，且將負程式化驗證電壓施加至選定字 線，而將電源電壓VDD施加至選定位元線且將〇 v提供 至共同源極線。 在此等電壓偏壓條件下，當假設記憶胞之臨限電壓 (Vth )為“a 1 ”時’記憶胞作為接通記憶胞（ON memory cell) 操作’此是因為（VWL-VCSL)大於臨限電壓Vth。因而， 位元線上之表觀電荷（charge apparent)經由接通記憶胞 (ON memory ceu)放電至共同源極線。結果，鎖存器電路 1131 (LAT，假設為頁緩衝器電路113〇之部分）將鎖存程 式化持續資料（例如’資料值為〇)。在此上下文中，術語 “程式化持續資料，，表示要求對選定記憶胞反覆（或連續） 執行程式化操作的資料值。 然而，當記憶胞之臨限電壓（Vth)升高至“bi”時， 记憶胞作為關斷記憶胞（OFF memory cell)操作，此是因 為（VWL-VCSL)小於或等於臨限電壓Vrti。因而，位元 線上之表觀電荷被保留。結果，鎖存器電路1131 (LAT) 將鎖存程式化終止資料（例如，資料值為1)。在此上下文 中，術語“程式化終止資料，，表示終止對選定記憶胞之程式 28 201209831 38379pif 化操作的資料值。因此，圖8A及圖8B說明中間程式化狀 態P0之負定義的一個方法。 圖9A及圖9B以及圖10A及圖10B說明其中CSL驅 動器1115可用以定義負中間程式化狀態p〇之進一步實例。 參看圖9A及圖9B，在所述LSB程式化驗證操作期 間，快閃記憶體裝置11〇〇將電源電壓VDD施加至共同源 極線CSL。快閃記憶體裝置11〇〇可使用低電壓產生器ιΐ52 產生電源電壓。將接地電壓施加至選定字線。 在此等偏壓條件下，當假設記憶胞之臨限電壓（乂出） 為“a2”時’在位元線電壓VBL變成（VWL_Vth)或位元線 電壓VBL為（VWL-Vth)(亦即，可增加至a2之絕對值|a2|) 之狀況下，記憶胞關斷。此時，頁緩衝器電路1丨3〇使用比 較器1132比較電壓VBL與|VFY0|。本文中，電壓VFY〇 亦可被稱為程式化目標電壓。由於作為比較結果，電壓 VBL大於|VFY0|，故鎖存器電路1131 (LAT)鎖存程式化 持續資料。 若記憶胞之臨限電壓升高至“b2，，，則鎖存器電路1131 (LAT)鎖存程式化終止資料，此是因為所述電壓小於或等 於丨VFY0卜因此，圖9A及圖9B說明可藉以使中間程式化 狀態P0為負的另一方法。 參看圖10A及圖10B，在所述LSB程式化驗證操作 期間，快閃記憶體裝置1100將CSL電壓（例如，VCSL== 1V )施加至共同源極線。將接地電壓〇 v施加至選定字線， 且將電源電壓VDD施加至選定位元線。本文中，電壓 29 201209831 i8i/ypif VCSL小於電壓VDD且可等於程式化目標電壓νργ〇 絕對值。 〈 在此等偏壓條件下，當假設記憶胞之臨限電壓（Vth) 為“a3”時，記憶胞作為接通胞操作，此是因為（vwl_vc 大於臨限電壓Vth。因而，鎖存器電路1131 (LAT)销在 程式化持續資料。 然而，當記憶胞之臨限電壓升高至“b3”時，記憶 為關斷胞操作’此是因為（VWL_VCSL)小於或等於臨限 th。因而，鎖存器電請！（LAT)鎖存程式化終 =^因二 1〇A及圖_說明可藉以使中間程式化 狀t P0為負的又一方法。 再次參看圖7A及圖7B，在所述MSBBL設置週期期 間’快閃記憶體裝置1100可將中間程式化狀態p〇設置為 負的且施加大於〇 V之字線電壓（例如，lv)。因為甚至 當在所述LSB程式化操仙間施加負程式化驗證電堡 VFY0時，程式化至中間程式化狀態p〇的特定記憶胞之臨 限電壓亦可變得大於GV，所以此方法可為理想的。 根據上述程式化方法，Vpgm干擾發生之可能性減 小。此外，在所述LSB程式化操作期間，Vpass電壓以及 Vread電壓之位準可減小。就此而言，電壓為在 私式化驗證操作或LSB讀取操作期間施加至未選定字線 的控制電壓。圖2之快閃記憶體裝置漏可經組態以在 LSB程式化操作或MSB程式化操作期間施加不同v卿 電壓及/或Vread電壓。亦即’快閃記憶體裝置11〇〇可在 30 201209831 所述LSB程式化操作期間將相對較低之外咖電壓施加至 字線’且在所述LSB程植驗難作顧將相對較低之 Vread電壓施加至未選定字線。 圖11為說明使用® 4A及圖4B中所說明之程式化序 列來插作快閃5己憶體|置的—個可能方法之臨限電壓分佈 圖。 參看圖11，在LSB程式化操作期間，用於中間程式 化狀態P0之中間程式化驗證電壓VFY〇為負的，且因此 中間程式化狀怨P0亦為負的。在MSB程式化操作期間， 與第一程式化狀態P1相關聯之第一程式化驗證電壓Vfyi 以及與第二程式化狀態P2相關聯之第二程式化驗證電壓 VFY2亦為負的，但與第三程式化狀態p3相關聯之第三程 式化驗證電壓VFY3為正的。因此，根據上文建立之定義， 第一程式化狀態P1以及第二程式化狀態P2為負的，而第 三程式化狀態P3為正的。 圖12為進一步描述假設關於圖11描述之臨限電壓分 佈定義的LSB程式化操作之一個方法的時序圖。 參看圖12 ’在LSB BL設置週期期間，將電源電壓 VD D施加至程式化禁止位元線，將〇 v施加至程式化位元 線’且將〇 V施加至所有字線。接著，在Vpass叙用週期 期間’將Vpass電壓施加至所有所述字線。最終，在LSB 程式化執行週期期間，將習知地理解的經增量步進脈衝程 式化（Incremental Step Pulse Program ; ISPP)定義的程式 化電壓（Vpgm)在程式化迴圈1至N中反覆地施加至選 31 201209831 38379pif 定字線，直至將選定記憶胞恰當地程式化至中間程式化狀 態P0。在經ISPP定義的程式化電壓Vpgm的每一^加之 後’使用負中間程式化驗證電壓VFY0執行程式化驗證操 作。 、 圖13為進一步描述假設關於圖11描述之臨限電壓分 佈定義的MSB程式化操作之一個方法的時序圖。 參看圖13,在MSB BL設置週期期間，將電源電壓 VDD施加至程式化禁止位元線，將〇 v施加至程式化位元 線，且將大於中間程式化狀態P0之字線電壓（例如，vdd) 施加至所有字線。接著，在Vpass啟用週期期間，將Vpass 電壓施加至所有所述字線。最終，在MSB程式 期期間’再次反覆地施加經ISPP定義的程式化電壓 (Vpgm)。然而，使用第一程式化驗證電壓、第二程 式化驗s登電壓VFY2以及第三程式化驗證電壓執行 三步驟程式化驗證操作。值得注意的是，在圖13之所說明 實施例中，第一程式化驗證電壓VFY1以及第二程式化驗 證電壓VFY2為負的，但第三程式化驗證電壓正 的。 舉例而言，透過使用關於圖12以及圖13描述之lsb 程式化操作以及MSB程式化操作，圖2之快閃記憶體裝 置1100雖然使用目4A及圖4B之完全順序程式化序列但 仍然可減小歸因於搞合雜訊、Vpass應力及/或Vp牌干擾 的無意中臨限電壓改變之可能性。另外，可使用圖4a及 圖4B之程式化序歹丨J ’同時亦減小加沾電壓以及 32 201209831 38379pif 電壓之位準。 圖14說明用於圖2之快閃記憶體裝置1110之記憶胞 的另一可能程式化序列。 關於圖14中所說明之實例，假設與64條字線（WL〇 至WL63)唯一地相關聯之64個實體頁，以及128個邏輯 頁的相同定義。然而，不同於關於圖4A及圖4B描述之完 全順序程式化序列，圖14之程式化序列為非順序的。亦 即，所述LSB程式化操作以及所述MSB程式化操作中之 至少一者以非順序方式將經界定之控制電壓施加至字線之 經定序配置。的確，圖14之程式化序列為完全非順序的， 因為所述LSB程式化操作以及所述MSB程式化操作均不 一個接一個地程式化任何兩條鄰近字線。 實情為’以居中地安置於所述多條字線中之‘‘中心字 線’’（亦即，在圖14之所說明實施例中，N/2字線或例如 WL31)開始，圖η之程式化序列在自所述中心字線向上 以及向下延伸之“奇數，，與“偶數，，經界定字線之間交替地施 加控制電壓。在此上下文中，熟習此項技術者應認識到， 術語“向上”以及“向下，，用以表示在中心字線之交替側上之 字線。因此，在圖14中所說明之實例中，界定一範圍之奇 數LSB頁（1至63，包含與中心字線相關聯之第1個乙站 頁）以及一範圍之偶數LSB頁（2至64)。接著，由圖14 之實施例提供之LSB程式化操作自第1個奇數LSB頁至 第1個偶數LSB頁以奇/偶交替方式繼續，等等，直至所 有所述LSB頁均已以交替（非順序）方式程式化。 33 201209831 38379pif 對MSB頁之程式化採取相同方法。界定一範圍之奇 數MSB頁（65-127,包含與中心字線相關聯之第1個MSB 頁）以及一範圍之偶數MSB頁（66至128)。接著，由圖 14之實施例提供之MSB程式化操作自第1個奇數MSB頁 至第1個偶數MSB頁以奇/偶交替方式繼續，等等，直至 所有所述MSB頁均已以交替（非順序）方式程式化。 在第一程式化序列步驟（亦即，自LSB頁1至LSB 頁2 ’或自MSB頁65至MSB頁66)之後，在由圖14之 實例描述之程式化序列中未曾程式化兩個實體頁。 在圖14之實例中，在第62個邏輯頁經LSB程式化之 前，與WL62相關聯之實體頁接收Vpass應力之61次反 覆。根據圖14之程式化序列’此外，WL62實體頁經歷歸 因於隨後MSB程式化操作之一次耦合雜訊效應。 包括圖15A及圖15B之圖15連同圖16，以及包括圖 17A及圖17B之圖17連同圖18說明操作圖2之快閃記憶 體裝置1110的特定方法，所述特定方法在假設將圖14之 程式化序列用以程式化組成記憶胞陣列時減少Vpgm干擾 之可能性。為了減少在圖14之程式化序列期間Vpgm干擾 之可月b性，在所述MSB BL·設置週期期間快閃記憶體裝置 1100施加來自CSL驅動器1115之電源電壓以便將 充分高之通道電壓提供至正程式化之記憶胞。 參看圖15A及圖15B，再次假設在針對連接至第二 線WL1之實體頁的臟程式化操作期間，記憶胞⑷ 安置於圖14之第125個MSB頁中的程式化荦止胞， 34 201209831 38379pif 述MSB BL設置週期期間’如圖16中所說明，將電源電 壓VDD施加至選擇線SSL以及GSL，且將電源電壓 施加至共同源極線CSL。將接地電壓0V施加至所有所述 字線WL0至WL63。 在此等偏壓條件下’若所述LSB程式化操作之中間程 式化狀態Ρ0為負的’則鄰近記憶胞Μ0可形成通道而與其 LSB程式化狀態（例如，Ε0或Ρ0)無關。亦即，甚至在 所述MSB BL設置週期期間施加為〇 V之字線電壓vwl 時，可防止鄰近記憶胞M0經歷Vpgm干擾，此是因為其 接收充分高之電壓，亦即，來自CSL驅動器1115之電源 電壓VDD。 參看圖17A及圖17B，在MSB BL設置週期期間，快 閃記憶體裝置1100可施加大於中間程式化狀態p〇的字線 電壓（例如，VDD)。當字線電壓VWL大於中間程式化狀 態P0時，鄰近記憶胞M0可形成通道而與其LSB程式化 狀態無關。亦即，甚至當在所述MSB BL設置週期期間另冬 鄰近記憶胞M0程式化至大於0 V之中間程式化狀態p〇 時，選定記憶胞Ml仍然接收充分高之電源電壓。如圖18 中所說明，在所述MSB BL設置週期期間，快閃記憶體带 置1100施加電源電壓VDD以接通接地選擇線gsl，將^ 源電壓VDD施加至所有字線（選定或未選定）且將電源 電壓VDD提供至位元線。 μ 根據圖14之程式化序列，可減小耦合雜訊、Vpass干 擾以及Vpgm干擾。根據圖15A及圖15B中所說明之操作 35 201209831 3837ypif 非揮發性記憶體裝置1110之方法，此外，在所述lsb程 式化操作期間，Vpass電壓以及Vread電壓可減小。 圖19說明圖2中之快閃記憶體裝置之程式化序列的 另一實施例。類似於關於圖4A及圖4B描述之方法，圖 19之程式化序列LSB程式化WL0至WL63實體頁，且接 著MSB程式化WL0至WL63實體頁。 不同於圖4A及圖4B之方法’用於LSB程式化以及 MSB程式化之圖19之程式化序列首先程式化偶數編號之 字線WL0、WL2、WL4、......、WL62 ’且接著程式化奇 數編號之字線WL1、WL3、WL5、......、WL63，其中偶 數子線以及奇數字線是自最低字線WL0至最高字線WL63 地排序。在MSB程式化中，圖19之程式化序列與圖4A 及圖4B之程式化序列相同地執行程式化。 ^在圖19之實例中，在第32個邏輯頁經LSB程式化之 刖，WL62實體頁接收vpass應力之31次反覆。當關於 =L62實體頁lsb-程式化第32個邏輯頁之前，所有所述 貫體頁接收耦合雜訊至少一次或多次。隨著記憶胞之臨限 電壓Vth與Vpass電壓之間的差變得愈小’記憶胞接收相 1較小之Vpass應力。當記憶胞之臨限電壓由於耦合雜訊 ^加時’ δ己憶胞接收相對較小之Vpass應力。 在圖19中，當針對偶數編號之實體頁執行LSb程式 ^時’所有所述實體頁處於記龍之臨限值由於輕合雜訊 曰加的狀態。因而，WL63實體頁接收Vpass應力之63次 反覆直至經LSB程式化，但其如與關於圖4A及圖4B描 36 201209831 38379pif 述之方法相比較接收相對較小之Vpass應力。 除了將相對較小之Vpass應力施加至記憶胞之外，如 與圖6A及圖6B以及圖7A及圖7B中所說明之方法相比 較’圖19之程式化序列能夠減少Vpgm干擾之可能性。圖 19之程式化序列可因此最小化Vpass應力且因此可減小無 意中改變記憶胞之臨限電壓的可能性。 至此，所說明之實施例已假設2位元快閃記憶胞。然 而’本發明概念之範疇並不僅限於此類型之記憶胞。舉例 而言’圖20為說明用於3位元快閃記憶胞之三步驟程式化 操作之臨限電壓圖，3位元快閃記憶胞可併入於圖2之非 揮發性記憶體裝置1110之記憶胞陣列中。圖2〇之例示性 3位元快閃記憶胞可根據對應臨限電壓分佈程式化成八個 (8)資料狀態E0或P1至P7中之一者。記憶胞自初始抹 除狀態E0之完整程式化要求三個順序程式化操作（或步 騾）：最低有效位元（LSB)程式化操作，其後為下一有效 位元（NextSignificantBit; NSB)程式化操作，其後為最 高有效位元（MSB)程式化操作。 自初始抹除狀態E0，所述LSB程式化操作將藉由將 記憶胞狀態保持為抹除狀態E0或將所述記憶胞程式化至 第一中間狀態P01來程式化最低有效位元。接著，所述 NSB程式化操作將藉由將記憶體狀態保持為抹除狀態 E0，將所述抹除狀態程式化至第二中間程式化狀態p〇2， 或將第一中間狀態P01程式化至第三中間程式化狀態P03 或將第一中間狀態P01程式化至第四中間程式化狀態P04 37 201209831 38379pif ^矛°弋化對應的下一有效位元。最終，所述MSB程式化 操作將私式化對應的最高位元以將記憶胞置於抹除狀態， 或七個程式化狀態P1至P7中之一者中。 圖21、圖22以及圖23說明與本發明概念之實施例一 致之各種程式化序列，其趨向於減少對圖20中所說明之3 位兀MLC之臨限電壓的無意中改變之可能性。就此而言， 用於3位兀MLC之例示性程式化序列可使用諸如上文關 於圖4A及圖4B、圖14以及圖19描述之順序以及非順序 方法不同地實施。 舉例而言，圖21說明用於圖20之3位元MLC的完 全順序程式化序列。參看圖2卜第一頁（LSB)程式化與 圖4A及圖4B中所說明之實施例相同。亦即，在第一頁程 式化操作期間，第1個至第64個邏輯頁以與實體頁相關聯 之所述字線WL0至WL63的佈局次序而順序地程式化。 接著，在經組合之第二（NSB)與第三（MSB)頁程 ^化操作期間，較高實體頁中之較低位元頁且程式化較低 貫體頁中之較尚位元頁。參看圖21，在WL0實體頁中首 先LSB程式化第65個邏輯頁。接著，在WL1實體頁中 LSB程式化第66個邏輯頁，且在WL〇實體頁中MSB程 式化第67個邏輯頁。以此方式，在WL63實體頁中LSB 私式化第190個邏輯頁，且在WL62實體頁中MSB程式 化第191個邏輯頁。最終，在WL63實體頁中MSB程式 化第192個邏輯頁。 圖22說明3位元MLC程式化序列之另一實施例。參 38 201209831 38379pif 看圖2 2，以與2位元ML c之實施例相同之方法執行第一 ^私式化。亦即’在第—頁程式化操作期間在WLG至WL63 實體頁中順序地程式化第1個至第64個邏輯頁，在第二頁 程式化#作期間在WLQ至WL63實體頁中順序地程式化 第65個至第128個邏輯頁，且在第三頁程式化操作期間在 WL0至WL63實體頁中順序地程式化第129個至第192個 邏輯頁。 圖2 3說明3位元MLC程式化序列之另一實施例。參 看圖23、，以類似於3位元MLC之實施例之第二頁以及第 二頁程式化的方法執行用於WL〇至wu實體（ 式化序列，且以與3位元MLC之另一實施例（參見圖22) 之第二頁以及第三頁程式化相同之方法執行WL4至WL63 實體頁（b)之程式化序列。 類似於圖2中所說明者，根據本發明概念之實施例之 快閃s己憶體系統可不同地併入於許多不同主機裝置中，及/ 或以許多不同組態以及形狀因數實施。舉例而言，根據本 發明概念之實施例之快閃記憶體系統可實施為電子裝置， 諸如個人電腦、數位相機、攝錄影機、攜帶型終端機、Mp3、 PMP、PSP及PDA，以及諸如記憶卡、咖記憶體及固離 磁碟機（SSD)之儲存裳置。 圖24為根據本發明概念之實施例之快閃記憶體系統 的一般方塊圖。參看圖24 ,快閃記憶體系統2〇〇〇包括記 憶體控制器2100以及快閃記憶體裝置22〇〇，且可經組熊 為記憶卡（例如，SD或MMC)或組態為儲存媒體、，諸二 39 201209831 38379pif 可附加行動儲存裝置（例如，USB記憶體）。 體控制器震包括中央處理單元 2n x 主機”面2120、隨機存取記憶體（Ram) 、‘、閃介面2140以及程式序列器215〇。程式 ⑽可由組成快閃過渡層（FTL)以映射表類型管理= 於程式序列器215〇之操作原理可如參看圖述。 快閃記憶體系統2000可操作性地連接至各種主 快閃记憶體mGGG經由主機介面212G與主機交換次 料，且經由快閃介面2140與快閃記憶體裝置22〇〇交換| ^夬閃s己憶體系統2〇〇〇接收來自主機之電源且執行内部 根據本發明概念之實施例之快閃記憶體系統2〇〇〇可 經由程式序列器2150控制快閃記憶體裝置22〇〇之程式化 序列。用於控制快閃記憶體裝置2 2 〇 〇之程式化序列之^法 如上文所描述。 圖25說明根據本發明概念之實施例的組態為記憶卡 之快閃記憶體系統的另一實例。 參看圖25 ’ δ己憶卡糸統3000包括主機31〇〇以及記憶 卡3200。主機3100包含主機控制器311〇以及主機連接單 元3120。s己憶卡3200包含卡連接单元3210、卡控制器3220 以及快問5己憶體裝置3230。本文中，卡控制器3220或快 閃記憶體裝置3230可包含上述程式序列器（未圖示）。 主機3100將資料寫入於記憶卡3200中，或讀取儲存 於記憶卡3200中之資料。主機控制器311〇經由主機連接 201209831 jsj/ypif 單元3120將命令（例如，耷人 產生器（未圖示）產生之時脈^ 主機邏之時脈 傳輸至記憶卡遍。爛。心认以及㈣DATa 入^^ Γ器322G回應於經由卡連接單㈣_收之寫 ::二與由卡控制器322〇之時脈產生器(未圖示)產生 ί =，步地將f料儲存於快閃記憶體裝置323〇 =快=憶體则儲存自主機3刚傳輸之資料。舉例 視資;3100為數位相機時’快閃記憶體3230儲存 圖25之記憶卡3200可經由程式化序歹(未圖示）控 制快閃記憶體裝置323()之程式化序列。用於控制快閃記憶 體裝置3230之程式化序列之方法如上文所描述。 圖26為根縣發明概《之實施例之併有快閃記憶體 系統之電子裝置4000的方塊圖。電子裝置4〇〇〇可實施為 個人電腦（Personal Computer; PC)或攜帶型電子裝置， 諸如筆記型電腦、攜帶型終端機、個人數位助理（Pers〇nal Digital Assistant ; PDA)以及相機。 參看圖26，電子裝置4000包括快閃記憶體系統 4100、電源供應器4200、輔助電源供應器4250、CPU 4300、 RAM 4400以及使用者介面4500。快閃記憶體系統4100 包含快閃記憶體裝置4110以及記憶體控制器4120。本文 中，快閃記憶體裝置4110或記憶體控制器4120可包含上 述程式序列器（未圖示）。 圖26之電子裝置4000可經由程式化序列（未圖示） 201209831 38379pif 控制快閃記憶體裝置411〇之程式化序列。用於控制快閃記 憶體裝置4110之程式化序列之方法如上文所描述。 圖27為根據本發明概念之實施例的實施為在通用計 算系統5000中連接至主機5100之固態磁碟（SSD) 52〇〇 之另一快閃記憶體系統的方塊圖。 參看圖27，SSD 5200經由信號連接器5211與主機 5100交換資料’且經由電源連接器5231接收電源。SSD 5200包含多個快閃記憶體裝置5201至520n、SSD控制器 5210 ’以及輔助電源供應器5220。本文中，快閃記憶體裝 置5201至520η或SSD控制器5210可包含上述程式序列 器（未圖示）。 將快閃記憶體裝置5201至520η用作SSD 5200之儲 存媒體。快閃記憶體以及非揮發性記憶體裝置（諸如 PRAM、MRAM、ReRAM 以及 FRAM )可用作 SSD 5200。 快閃記憶體裝置5201至520η可經由多個通道CH1至CHn 連接至SSD控制器5210。一個或多個快閃記憶體裝置可 連接至一個通道。連接至一個通道之快閃記憶體裝置可連 接至相同資料匯流排。 SSD控制器5210經由信號連接器5211與主機5100 交換信號SGL。本文中，信號SGL可包含命令、位址以及 資料。SSD控制器5210根據主機1100之命令將資料寫入 於對應快閃記憶體裝置中或讀取來自對應快閃記憶體裝置 之資料。將參看圖28額外詳細地描述SSD控制器5210之 内部組態。 42 201209831 38379pif 輔助電源供應器5220經由電源連接器5221連接至主 機5100。辅助電源供應器5220可接收來自主機51〇〇之電 源PWR且執行充電。輔助電源供應器522〇可安置於 5200内孩外部。舉例而言，輔助電源供應器％加安置 於主板中，且可將輔助電源提供至SSD 52〇〇。 圖28為進一步說明用於圖27之SSD控制器5210之 一個可能組態的方塊圖。 參看圖28 ’ SSD控制器5210包含CPU 5211、主機介 面5212、RAM 5213以及快閃介面5214。 CPU5211分析且處理自主機51〇〇 (參見圖27)輸入 之仏唬SGL。CPU 5211經由主機介面5212或快閃介面 5214控制主機51〇〇或快閃記憶體裝置52〇1至uonacpu 5211根據用於驅動SSD 5200之韌體而控制快閃記憶體裝 置5201至520η之操作。 主機介面5212根據主機51 〇〇之協定提供與SSD 52〇〇 之介面連接。主機介面5212可藉由使用通用串列匯流排 (USB )、小型組件小型介面（smau c〇mp〇nent smau Interface; SCSI)、快捷周邊組件互連（peripheral c〇mp〇nent Interconnection; PCI )、進階附接技術（Advanced Techn〇1〇gy

Attachment ; ATA)、並行 ATA (parallel-ATA ; PATA)、串 行 ΑΤΑ (serial-ATA ; SATA)以及串列附接 SCSI (Serial Attached SCSI ; SAS)與主機5100通信。此外，主機介面 5212可執行磁碟仿真功能，磁碟仿真功能提供支援以便使 主機5100將SSD 5200識別為硬碟機（Hard Disk Drive ; 43 201209831 38379pif HDD)。 RAM 5213暫時地儲存自主機5100提供之寫入資料以 及自快閃記憶體裝置讀取之資料。kAM 5213可儲存待儲 存於快閃記憶體裝置5201至520η中之詮釋資料或快取資 料。在突然斷電操作中，儲存於RAM 5213中之詮釋資料 或快取資料儲存於快閃記憶體裝置5201至52〇n中。Ram 5213可包含DRAM以及SRAM。 快閃介面5214將自RAM 5213傳送之資料分散至通 道CH1至CHn上。快閃介面5214將自快閃記憶體裝置 5201至520η讀取之資料傳送至RAM 5213。 圖27之SSD 5200可經由程式化序列（未圖示）控制 快閃記憶體裝置5201至520n之程式化序列。用於控制快 閃記憶體裝置5201至520η之程式化序列之方法如上文所 描述。 圖29至圖33說明根據本發明概念之實施例的快閃記 憶體裝置之額外實例，其中喊記憶胞陣列以三維（ 配置而組態。 舉例而言，圖29為說明能夠併入於圖2之非揮發性 5己憶體裝置1100中之多區塊3D記憶胞陣列的方塊圖。參 看圖2以及圖29 ’記憶胞陣列lm包含多個記憶體區塊 BLK1至BLKh。每-記憶體區塊BLK具有3D結構 垂直結構）。舉例而言’每—記憶體區塊BLK包含在第一 方向至第三方向上擴展之結構。 每-記憶體區塊BLK包含在第二方向上擴展之多個 44 201209831 j»j/ypif NAND $ NS。在第一方向至第三方向上提供所述多個 NAND串NS。每一 NAND串NS連接至位元線Bl、至少 一條串選擇線SS；L、至少一條接地選擇線gS:l、多條字線 WL、至少一條虛設字線DWL，以及共同源極線CSL。亦 I7各別δ己憶體區塊連接至多條位元線BL、多條串選擇線 SSL、多條接地選擇線GSL、多條字線、多條虛設字 線DWL’以及多條共同源極線CSL。將參看圖3〇額外詳 細地描述記憶體區塊BLK1至BLKh。 圖30為例示性地說明圖29之記憶體區塊BLKi的透 為沿著圖3G之記憶體區塊BLKi之線1_1，截取 方向圖=以及圖3卜記憶體區塊職包含在第-至第二方向上擴展之結構。 雜有C = 示性地’基板⑴可包含摻 摻雜有ρ型雜質之石夕：=_言，基板⑴可包含 且其可更包含圍Ϊ 可為ρ型井(例如，凹穴ρ井)， 為P型石夕。^ 2井之n型井。下文中，假設基板111

Hi上。舉仓擴展之多個捧雜區311至314設在基板 類型不同之第二^換^311 S314具有與基板111之 η型。下文中，假設第播雜區311至314具有 在基ίπΓΓΓ11至第四推雜區314不限於η型。 的對應於第一摻雜區311與第二摻雜區 45 201209831 38379pif 31^之間的區中’在第二方向上順序地提供在第一方向上 擴展之夕個絕緣材料心舉例而言 材 虚 絕緣材料m經設置為在而言， 性地，絕緣材料112可包t::= 目隔預定距離。例示 ^ A,c 1t1 匕3者如氧化矽之絕緣材料。 在基板111上的對應於第—推 312之間的區中，提供在第-方向上順序地; 方向上穿過絕緣材料112之多 在第一 柱113巾之每一者穿卿缝似柱113。例不性地，所述 如-二ί穿 材料112且連接至基板⑴。 每一柱113可由多種㈣形成。舉例而言’ 料丄114可包含以第-類型摻雜之矽材 科。舉例而吕，每一柱113之表面層u何包含以與 二T類:相同之類型摻雜的矽材料。下文中，假設二 柱之表面層114包含P型矽。然而，每一柱113之声 面層114並不限於包含P型矽。 表 每一柱113之内層由絕緣材料形成。舉例而言每— 柱113之内層115充填有諸如氧化石夕之絕緣材料。 料nf、1 #雜區與第二推雜區之間的區中，沿著絕緣材 '、主113以及基板111之暴露表面提供介電質116。 二不^地’介電質116之厚度小於絕緣材料ιΐ2之間的距 $半。亦即’在提供至絕緣材料巾之第—絕緣材料之 面的；I電質116與提供至在第一絕緣材料之下部部分 =^_材料之上表面的介電質…之間設有除了絕 緣材料112以及介電質116之外的材料可安置於之區。 46 201209831 38379pif 在第一摻雜區與第二摻雜區之間的區中，將導電材科 =至，提供至介電之暴露表面上。舉例而言， _ 方向上擴展之導電材料211設在基板111與鄰近 二土反111之絕緣材料112之間。更具體而言，在第一方 °上擴展之導電材料211被設在基板lu與鄰近於基板⑴ 之絕緣材料112之下表面的介電質116之間。 在第方向上擴展之導電材料被設在絕緣材料112中 緣材料之上表面的介電質116與安置在所述特定 …材料之上部部分處的絕緣材料之下表面的介電質ιΐ6 2。例讀地，將在第―方向上擴展之所述多個導電讨 枓至281設在所述絕緣材料112之間。此外，將在第 方向'^擴展之導電材料291提供至絕緣材料112上之 區。例示性地，在第一方向上擴展之導電材料2H至291 可為金屬材料。例示性地，在第—方向上擴展之導電材料 211至291可為諸如多晶矽之導電材料。 在第二摻雜區312與第三摻雜區313之間的區中，設 2第：ί雜區311以及第二摻雜區312上之結構相同的 心構。在第二摻雜區312與第三推雜區313之間的區中， 例示性地設有在第-方向上擴展之絕緣材料U2、 二：置且在第三方向上穿過絕緣材料112之所 以入 ^供至柱113之暴露表面以及絕緣材料112 =電質116，以及在第—方向上擴展之導電材料212至 292。

在第二摻雜區313與第四摻雜區314之間的區中 47 201209831 38379pif 有與第-摻雜區3U以及第二摻雜區扣上之結構相同的 結構。在第二摻雜312與第四摻雜區313之間的區 例示性地設有在第-方向上缝之絕緣㈣⑴、在第一 方向上順序地安置且在第三方向上穿過絕緣材料⑴之 述多個柱113、提供至柱113之暴露表面以及絕緣材料⑴ 之介電質116 ’以及在第—方向上擴展之導電材料 293。 將汲極320分別提供至所述多個柱113上。例示性 地，汲極320可為以第二類型摻雜之矽材料。舉例而言， 汲極320可為以n型摻雜之矽材料。下文中，假設汲極°32〇 包含η型矽。然而，汲極320並不限於包含η型矽。例示 性地，所述汲極320中之每一者之寬度可大於對應柱ιΐ3 之寬度。舉例而言，每一汲極320可以襯墊類型提供至對 應柱113之上表面。 ' 將在第三方向上延伸之導電材料331至333提供至汲 極320上。導電材料331至333在第一方向上順序地安置。 導電材料331至333分別連接至對應區之汲極32〇。例示 性地，汲極320與在第三方向上擴展之導電材料333可經 由接觸插塞而連接。例示性地，在第三方向上擴展之導電 材料331至333可為金屬材料。例示性地，在第三方向上 擴展之導電材料331至333可為諸如多晶矽之導電材料。 在圖30以及圖31中，每一柱113連同鄰近於介電質 116之區以及在第一方向上擴展之多條導線211至291、212 至292以及213至293中之鄰近區一起形成串。舉例而言， 48 201209831 38379pif

每一柱113連同鄰近於介電質116之區以及在第一方向上 擴展之所述多條導線211至291、212至292以及213至 293中之鄰近區一起形成nANd串NS。所述NAND串NS 包含多個電晶體結構TS。將參看圖32更詳細地描述電晶 體結構TS。 圖32為說明圖31之電晶體結構TS的橫截面圖。 參看圖30至圖32,介電質116包含第一子介電質117 至第三子介電質119。 柱113之p型矽114可充當本體。鄰近於柱113之第 一子介電質117可充當穿隧介電質。舉例而言，鄰近於柱 113之第一子介電質117可包含熱氧化物。 第二子介電質118可充當電荷儲存層。舉例而言，第 二子介電質118可充當電荷捕集層，舉例而言，第二子介 電質118可包含氮化物層或金屬氧化物層（例如，氧化鋁 層以及氧化铪層）。 鄰近於導電材料233之第三子介電fm可充當阻塞 介電質。例示性地’鄰近於在第—方向上驗之導電材料 233的第三子介電質119可形成為單一層或多層。第三子 介電質119可為具有比第-子介電質117以及第二子介電 質118高之介電常數的高介電質（例如，氧化紹層以及氧 化給層）。 導電材料233可充當閘極（或控制閘極）。亦即，閘 極233 (或控制閘極）、阻塞介電f 119、電荷儲存層118、 穿隧介電質m ’以及本體114可形成電晶體（或記憶胞 49 201209831 38379pif 電晶體結構）。例示性地，第一子介電質117至第三子介電 質119可形成氧化物-氮化物-氧化物 (Oxide-Nitride-Oxide ; ΟΝΟ )。在下文中，柱 113 之p型 矽114可被稱為第二方向之本體。 記憶體區塊BLKi包含多個柱in。亦即，記憶體區 塊BLKi包含多個NAND串NS。更具體而言，記憶體& 塊BLKi包含在第二方向（或垂直於基板m之方向）上 擴展之多個NAND串NS。 每一 NAND串NS包含在第二方向上安置之多個電晶 體結構。每一 NAND串NS之電晶體結構NS中之至少一 者充當串選擇電晶體SST。每一 NAND串NS之電晶體妹 構NS中之至少一者作為接地選擇電晶體GST操作。 閘極（或控制閘極）對應於在第一方向上擴展之導電 材料211至29卜212至292以及213至293。亦即，間極 (或控制閘極）在第一方向上擴展且藉此形成字線以及至少 兩條選擇線（例如，至少一條串選擇線SSL以及至少一 接地選擇線GSL)。 在第三方向上擴展之導電材料331至333連接至 NAND串NS之-個末端。例示性地，在第三方向上擴展 之導電材料331至333作為位元線BL操作。亦即，在一 個記憶體區塊BLKi巾，㈣NAND _連接至-條位元線 BL 〇 將在第一方向上擴展之第二型摻雜區311至314提供 至NAND串NS之另一末端。在第一方向上擴展之第二型 201209831 38379pif 摻雜區311至314作為共同源極線CSL操作。 概括上文所描述’記憶體區塊BLKi包含在垂直於基 板111之方向（第二方向）上擴展之多個NAND串，且作 為NAND快閃記憶體區塊（例如，電荷捕集型）操作，其 中多個NAND串NS連接至一條位元線bl。 在圖30至圖32中，已在上文描述了在第一方向上擴 展之導線211至291、2U至292以及213至293被提供至 九個層，但所述導線並不限於此。舉例而言，在第一方向 上擴展之導線可提供至八個層、十六個層或多個層。亦即， 在一個NAND串中，電晶體可組態為八個或十六個或多 個。 在圖30至圖32中，已在上文描述了三個NAND串 NS連接至一條位元線BL。然而，本發明概念之實施例並 不限於三個NAND串NS連接至一條位元線BL。例示性 地，在記憶體區塊BLKi中，m個NAND串NS可連接至 一條位元線BL。在此時，可與連接至一條位元線bl之 NAND串NS之數目成比例地控制在第一方向上擴展之導 電材料211至29卜212至292以及213至293之數目以及 共同源極線311至314之數目。 在圖30至圖32中，已在上文描述了三個NAND串 NS連接至在第一方向上擴展之·—個導電材料。然而，本 發明概念之實施例並不限於三個NAND串NS連接至在第 一方向上擴展之一個導電材料。舉例而言，η個NAND串 NS可連接至在第一方向上擴展之一個導電材料。在此時， 51 201209831 38379pif 亦可與連接至在第一方向上擴展之一個導電材料&NAND 串NS之數目成比例地控制位元線331至333之數目。 圖33為說明已在上文參看圖30至圖32描述之記憶 體區塊BLKi之等效電路的電路圖。 參看圖30至圖32，將NAND串NS11至NS31設在 第一位元線BL1與共同源極線CSL之間。第一位元線BL1 對應於在第三方向上擴展之導電材料331。將NAND串 NS12、NS22及NS32設在第二位元線BL2與共同源極線 CSL之間。第二位元線BL2對應於在第三方向上擴展之導 電材料332。將NAND串NS13、NS23及NS33設在第三 位元線BL2與共同源極線CSL之間。第三位元線BL2對 應於在第三方向上擴展之導電材料333。 每一 NAND串NS之串選擇電晶體SST連接至對應位. 元線BL。每一 NAND串NS之接地選擇電晶體GST連接 至共同源極線CSL。將記憶胞MC設在每一 NAND串NS 之串選擇電晶體SST與接地選擇電晶體GST之間。 在下文中，以列及行為單位界定NAND串NS。共同 連接至一條位元線之NAND串NS形成一個行。舉例而 言，連接至第一位元線BL1之NAND串NS11至NS31對 應於第一行。連接至第二位元線BL2之NAND串NS12至 NS32對應於第二行。連接至第三位元線BL3之NAND串 NS13至NS33對應於第三行。 連接至一條串選擇線SSL之NAND串NS形成一個 列。舉例而言’連接至第一串選擇線SSL1之NAND串NS11 52 201209831 38379pif 至NS13對應於第一列。連接至第二串選擇線SSL2之 NAND串NS21至NS23對應於第二列。連接至第三串選 擇線SSL3之NAND串NS31至NS33對應於第三列。

在每一 NAND串NS中，界定高度。在每一 NAND 串NS中，例示性地，鄰近於接地選擇電晶體QST之記憶 胞MCI之南度為1。在每一 NAND串NS中，愈鄰近於串 選擇電晶體SST，每一記憶胞之高度愈增加。在每一 nanD 串NS中’鄰近於串選擇電晶體SST之記憶胞厘⑺之高度 為7。 同一列上之NAND串NS之串選擇電晶體SST共用串 選擇線SSL。不同列上之NAND串NS之串選擇電晶體SST 分別連接至不同串選擇線SSL1至SSL3。 同一列上之NAND串NS中的具有相同高度之記憶胞 共用字線WL。在相同高度中’連接至不同列上之NAND 串NS之記憶胞的字線WL共同連接。同一列上之NAND 串NS中的具有相同高度之虛設記憶胞DWL共用虛設字線 DWL。在相同高度中’連接至不同列上之NAND串NS之 虛設記憶胞DMC的虛設字線DWL共同連接。 例示性地，字線WL或虛設字線DWL可在設有在第 一方向上擴展之導電材料211至29卜212至292以及213 至293之層處共同連接。例示性地，在第一方向上擴展之 導電材料211至291、212至292以及213至293經由觸點 連接至上層。在第一方向上擴展之導電材料211至291、 212至292以及213至293可在上層處共同連接。 53 201209831 j /ypif

同一列上之NAND串NS之接地選擇電晶體GST共 用接地選擇線GSL。不同列上之naND串NS之接地選擇 電晶體GST共用接地選擇線GSL。亦即，NAND串NSU 至NS13、NS21至NS23以及NS31至NS33共同連接至接 地選擇線GSL。 共同源極線CSL共同連接至NAND串NS。舉例而 σ在基板Ul上之作用區（active region)中，第一摻雜 區311至第四摻雜區314相連接。舉例而言，第一摻雜區 311至第四摻雜區314經由觸點連接至上層。第一摻雜區 311至第四摻雜區314可在上層處共同連接。 如圖33中所說明，具有相同高度之字線共同連 接。因而，當選擇特定字線WL時，選擇連接至所述特定 子線WL之所有NAND串NS。不同列之NAND串NS連 接至不同串選擇線SSL。因此，藉由選擇串選擇線SSL1 至SSL3，連接至同一字線WL之NAND串NS中的未選 定列之NAND串NS可與位元線BL1至BL3分離。亦即， 藉由選擇串選擇線SSL1至SSL3，可選擇NAND串NS之 列。此外’藉由選擇位元線BL1至BL3，可以列為單位選 擇選定列之NAND串NS。 在每一 NAND串NS中’提供虛設記憶胞DMC。第 一 s己憶胞MCI至第三記憶胞MC3設在虛設記憶胞DMC 與接地選擇線GST之間。第四記憶胞MC4至第六記憶胞 MC6設在虛設記憶胞DMC與串選擇線SST之間。下文 中’假設每一 NAND串NS之記憶胞MC被虛設記憶胞 54 201209831 38379pif DMC劃分成記憶胞群組。在經劃分之記憶胞群組中，鄰近 於接地選擇電晶體GST之記憶胞（例如，MCI至MC3) 被稱為下部記憶胞群組。此外，在經劃分之記憶胞群組中， 鄰近於串選擇電晶體SST之記憶胞（例如，MC4至MC6) 被稱為上部記憶胞群組。 根據本發明概念之實施例之程式化序列可應用於具 有3D結構之快閃記憶體裝置。根據本發明概念之實施例 的具有3D結構之快閃記憶體裝置可藉由程式序列器減少 耗合雜訊、Vpass干擾及/或Vpgm干擾。 根據本發明概念之實施例的快閃記憶體裝置可減小 由耦合雜訊、Vpass干擾及/或Vpgm干擾引起的臨限電壓 之改變。 上文揭示之標的物應視為說明性而非限制性的，且期 望所附申凊專利範圍涵蓋屬於本發明之真實精神及範_内 之全部此等修改、增強及其它實施例。因此，在法律允許 之最大程度上，本發明之範疇應由所附申請專利範圍及其 均等物之所容許之最寬泛解釋來確定，且不應受上述詳^田 描述之約束或限制。 ^ 【圖式簡單說明】 圖1為根據本發明概念之實施例之快閃記憶體系統的 一般方塊圖。 圖2為進一步說明圖1之快閃記憶體裝置的方塊圖。 圖3為說明例示性2位元快閃記憶胞之程式化之一個 可能方法的臨限電壓分佈圖。 55 201209831 圖4包括圖4A以及 憶體裝置之一個可能程嗶4B，其說明用於圖2之快閃記 圖5包括圖5八以:=列。 之程式化序列以減少的^犯，其說明根據圖4A及圖犯 憶體裝_-個可能方法咖干賤轉作圖2之快閃記 ^圖6包括圖6A以及圖6B，其說明根據® 4A及圖佔 淨°气化序列以減少的Vpgm干擾機率操作圖2之快閃記 隐體裝置的另一可能方法。 圖7包括圖7A以及圖7B，其說明根據圖4A及圖4B 之程式化序列以減少的VpgmT擾機率操作圖2之快閃記 憶體裝置的又一可能方法。 圖8包括圖8A以及圖8B，其說明定義負中間程式化 狀態P0之一個可能方法。 圖9包括圖9A以及圖9B，其說明定義負中間程式 狀態P0之另一可能方法。 圖1〇包括圖10A以及圖10B，其說明定義負中間程 式化狀態P0之又—可能方法。 圖11為說明例示性2位元快閃記憶胞之程式化之 一可能方法的臨限電壓分佈圖。 之程式化方法相容之LSB 之程式化方法相容之咖 圖12為進一步說明與圖u 程式化操作的時序圖。 圖13為進一步說明與圖11 程式化操作的時序圖。 圖14說明用於圖2之快閃記憶體裝置 为一可能程 56 201209831 38379pif 式化序列。 犬化C包括圖说以及圖15B，其說明根據圖14之程 i置的另=的Vpgm干擾機率操作圖2之快閃記憶體 為進-步說明與圖14以及圖15A及圖15B之程 八化方法相容之MSB程式化操作的時序圖。 17包括S 17A以及® 17B，其說明根據® 14之程 ;晉二J以減少的¥干擾機率操作圖2之快閃記憶體 衣1的另一方法。 圖18為進一步說明與圖14以及圖17A及圖17B之程 式化方法相容之MSB程式化操作的時序圖。 圖19說明用於圖2之快閃記憶體裝置的另一可能程 式化序列。 圖20為說明例示性3位元快閃記憶胞之程式化之一 個可能方法的臨限電壓分佈圖。 ^圖21、圖22以及圖23說明可用以程式化圖2之快閃 ^憶體裝置之不同程式化序列，圖2之快閃記憶體裝置併 圖20之3位元MLC且減少在程式化期間無意中地改變 所述3位元MLC之臨限電壓的可能性。 圖24為根據本發明概念之實施例之快閃記憶體系統 的方塊圖。 圖25為根據本發明概念之另一實施例的實施為記憶 卡之快閃記憶體系統的方塊圖。 圖26為根據本發明概念之實施例之併有快閃記憶體 57 201209831 38379pif 系統之電子裝置的方塊圖。 圖27為根據本發明概念之實施例的實施為固態磁碟 (Solid State Disk ; SSD)之快閃記憶體系統的方塊圖。 圖28為進一步說明圖27之SSD控制器之一個可能組 態的方塊圖。 圖29至圖33不同地說明根據本發明概念之特定實施 例的藉由二維（3D )記憶胞陣列實施的快閃記憶體裝置。 【主要元件符號說明】 111 :基板 112 :絕緣材料 113 :柱 114 :柱之表面層/柱之p型石夕 115 :柱之内層 116 :介電質 117 :第一子介電質 118 :第二子介電質 119:第三子介電質/阻塞介電質 211〜291 :導電材料/導線 212〜292 :導電材料/導線 213 ~ 293 :導電材料/導線 311 :第一摻雜區/第二型摻雜區 312:第二摻雜區/第二型摻雜區 313 :第三摻雜區/第二型摻雜區 314:第四摻雜區/第二型摻雜區 58 201209831 38379pif 320 :汲極 331〜333 :導電材料/位元線 1000 :快閃記憶體系統 1100 :快閃記憶體裝置 1110 :記憶胞陣列 1111 :元素/選定頁 1112 :元素 1115 : CSL驅動器 1120 :位址解碼器 1130 :頁緩衝器電路 1131 :鎖存器電路 1132 :比較器 1140:資料輸入/輸出（I/O)電路 1150 :電壓產生器 1151 :高電壓產生器 1152 :低電壓產生器 1153 :負電壓產生器 1160 :控制邏輯 1165 :程式序列器 1200 :記憶體控制器 2000 :快閃記憶體系統 2100 :記憶體控制器 2110 :中央處理單元（CPU) 2120 :主機介面 59 201209831 J83/ypif 2130 :隨機存取記憶體（RAM) 2140 :快閃介面 2150 :程式序列器 2200 :快閃記憶體裝置 3000 :記憶卡系統 3100 :主機 3110 :主機控制器 3120 :主機連接單元 3200 :記憶卡 3210 :卡連接單元 3220 :卡控制器 3230 :快閃記憶體裝置 4000 :電子裝置 4100 :快閃記憶體系統 4110 :快閃記憶體裝置 4120 :記憶體控制器 4200 :電源供應器 4250 :辅助電源供應器

4300 ： CPU

4400 ： RAM 4500 :使用者介面 5000 :通用計算系統 5100 :主機 5200 :固態磁碟（SSD) 201209831 38379pif 5201〜520η :快閃記憶體裝置 5210 : SSD控制器 5211 :信號連接器 5212 :主機介面

5213 ： RAM 5214 :快閃介面 5220 :輔助電源供應器 5221、5231 :電源連接器 ADDR :位址 BL :位元線 BL0〜BLm :位元線 BL1 :第一位元線 BL2 :第二位元線 BL3 :第三位元線 BLi :程式化禁止位元線 BLK1、BLK2、BLKh、BLKi :記憶體區塊 CH1〜CHn :通道 CLK :時脈信號 CMD :命令 CSL :共同源極線 CTRL :控制信號 DL :資料線 DATA :資料 DWL:虛設字線 61 201209831 joj /ypif E0 :資料狀態/抹除狀態 GSL :接地選擇線 GST :接地選擇電晶體 LSB :最低有效位元 M0〜M63 :記憶胞 MCI :第一記憶胞 MC2 :第二記憶胞 MC3 :第三記憶胞 MC4 :第四記憶胞 MC5 :第五記憶胞 MC6 :第六記憶胞 MC7 :第七記憶胞 MSB :最高有效位元

NS11 〜NS13、NS21 〜NS23 ' NS31 〜NS33 : NAND P0:資料狀態/中間程式化狀態 P1 :資料狀態/第一程式化狀態 P2:資料狀態/第二程式化狀態 P3 :資料狀態/第三程式化狀態 P4 :資料狀態 P5 :資料狀態 P6 :資料狀態 P7 :資料狀態 PWR :電源電壓 62 201209831 38379pif RM :讀取裕量 SGL :信號 SSD :固態磁碟機 SSL :串選擇線 SSL1 :第一串選擇線 SSL2 :第二串選擇線 SSL3 :第三串選擇線 SST :串選擇電晶體 TS :電晶體結構 VBL :位元線電壓 VCSL :電壓 VDD :電源電壓 VFY0:中間程式化驗證電壓 VFY1 :第一程式化驗證電壓 VFY2 :第二程式化驗證電壓 VFY3 ··第三程式化驗證電壓

Vpass :導通電壓

Vpgm :程式化電壓

Vth :臨限電壓 VWL :字線電壓 WL0〜WL63 :字線

B 63

Claims (1)

1. 201209831 .i8i/ypif 七、申請專利範圍： 1. 一種用於非揮發性記憶體裝置之程式化方法，所述 非揮發性記憶體裝置包括配置於多個實體頁（PP)中之多 電位記憶胞（MLC)，每一 PP分別與以連續配置次序安ί 之Ν條字線（WL)中之一者相關聯，所述MLC進一夕配 置於多個邏輯頁（LP)中，其中每一 PP包括最高有效位 元（MSB) LP以及最低有效位元（LSB) LP，所述方法包 括： 執行程式化所有所述LSB LP之LSB程式化操作，以 及其後執行程式化所有所述MSB LP之MSB程式化操 作，其中在所述LSB程式化操作期間，將連接在選定字線 與選疋位元線之間的選定MLC程式化至負中間程式化狀 態。 2.如申請專利範圍第1項所述之用於非揮發性記憶 體裝置之程式化方法，其更包括： 心 將負字線電壓施加至所述選定字線，將電源電壓施加 f所述選定位元線，以及將接地賴施加至連接至所 二 =2=線，同時在所述LSB程式化操作期間 體裝所述之用於非揮發性記憶 加至= = =:?述選定字線，將電源電壓施 -程式化操啊在所述 64 201209831 38379pif 體⑽之祕轉發性記憶 線電壓施加至所述選定字線，將電源電壓施 d Mu位H以及將小於電源供應器電壓之正 ，電壓施加至連接朗述敎位元線之共同雜線，同時 在所述LSB程式化操作期間執行程式化驗證操作。 體梦4顿狀餘轉發性記憶 體裝置知式化方法，其中所述正偏壓電壓之位準等於用 以在所述程式化驗證操作細區分抹除狀態與所述負中間 程式化狀態的貞程式化驗證電壓位準之絕對值。 如專利圍$ 1項所述之用於 -裝置之程式化方法’其巾執行所述程式化操作包 括： 在LSB N條字線； 位元線設置週期期間將接地電壓施加至所述 在Vpass啟用週期期間將外挪電壓施力口至所述n 字線；以及其後 〃 在LSB程式化執行週期期間，繼續將所述Vpass電壓 施加至?了所魏定字線之外的未選定字_時將反覆程 式化電壓施加至所述選^字線，其巾所述程式化電壓之每 -反覆施加包括施加區分絲㈣麟述貞巾間程式化狀 態之負驗證電壓。 7.如申5青專利範圍第1項所述之用於非揮發性記憶 體裝置之程式化方法，其巾在· MSB程式化操作之後 65 201209831 程式化至由以下各者組成的資料狀態之 —者.具有初始臨限電壓分佈的抹除狀態、且有 ^於所述抹除狀態之龍分佈之第—臨限電壓分佈的第一 程式化狀態、具有大於所述第—程式化狀態之電壓分佈之 t臨限電齡佈的第二程式化狀態，以及具有大於所述 第-程式化狀態之電壓分佈之第三臨限電壓分佈的第三程 式化狀態。 8·如申請專·圍第7項所述之祕非揮發性記憶 體裝置之程式化方法，其中至少所述第—程式化狀態 的。 9·如申料·圍第7項所述之用於轉發性記憶 體裝置之程式彳b：r法，其巾執行所述MSB料化操作包 括： 在MSB位元線設置週期期間將大於所述中間程式化 線； 在Vpass啟用週期期間將Vpass電壓施加至所述n條 字線；以及其後 在MSB私式化執行週期期間，繼續將所述Vpass電 壓施加至除了所述選定字線之外之未選定字線同時將反覆 程式化電壓施加至所述選定字線，其中所述程式化電壓至 所述選定字線之每一反覆施加包括： 施加區分所述初始臨限電壓分佈與所述第一電 壓分佈之第一程式化驗證電壓， 66 201209831 38379pif 施加區分所述第1壓分佈與所述第二電壓 佈之第二程式化驗證電壓，以及 施加區分所述第二臨限電壓分佈與所述第 壓分佈之第三程式化驗證電壓， 一电 其中至少所述第〜程式化驗證電壓為負的。 10.如申請專利範圍第9項所述之用於非揮發性 體裝置之程式化方法，其中所述第—程式化驗證電壓^ 所述第二程式化驗證電壓為負的。 、、11.-種用於非揮發性記憶體裝置之程式化方法 述非揮發性記憶體裝置包括配置於多個實體頁（pp)中之 多電位記憶胞（MLC)，每一 PP分別與以連續配置次序安 置之N條字線（WL)中之一者相關聯，所述MLC進一步 配置於多個邏輯頁（LP)中，其中每—pp包括最高有效 位元（MSB) LP以及最低有效位元（LSB) Lp，所述方法 執行根據所述N條字線之所述配置次序順序地程式 化所述LSB LP中之每一者的LSB程式化操作，以及其後 執行程式化所有所述MSB LP之MSB程式化操作，其中 在所述LSB程式化操作期間，將連接在選定字線與選定位 元線之間的選定MLC程式化至負中間程式化狀態。 12.如申請專利範圍第11項所述之用於非揮發性記 憶體裝置之程式化方法，其中所述MSB程式化操作包括 根據所述N條字線之所述配置次序順序地程式化所述 MSB LP中之每一者。 67 201209831 38379pif 13’如申咕專利範圍第12項所述之用於非揮發性記 憶體裝置之程式化方法，其巾執行所述MSB程式化操作 包括： 、在MSB位元線設置週期期間將接地電壓施加至除了 所述選疋子線之外的所有未選定字線；以及其後 將反覆程式化電壓施加至所述選定字線。 14. 如申請專利範圍第13項所述之用於非揮發性記 憶體裝置之程式化方法，其巾將所述反覆程式化電壓施加 至所述選疋子線包括在程式化驗證操作期間施加負驗證電 壓。 、 15. 如申請專利範圍第1項所述之用於非揮發性記憶 體裝置之紅化法’其巾所述LSB程式轉作包括以^ 同於所述N條字線之所述連續配置次序的_序次序非順 序地程式化所述LSB LP，且所述MSB程式化操作包括以 所述非順序次序非順序地程式化所述MSb lp。 16. 如申請專利範圍第15項所述之用於非揮發性 憶體襄置之程式化綠’其巾所述非順序次序包括以最低 且第-偶數字制始’賴❹條字㈣之所有偶數字線 的所述配置次序過渡至每一遞增地相繼之偶數字線，且其 後以下一最低且第一奇數字線開始，經所述N條字線中^ 所有奇數字線騎姐置:欠序過渡至每—遞觀相 數字線。 可 Π. —種用於非揮發性記憶體裝置之程式化方法， 述非揮發性記憶體裝置包括配置於多個實體頁（pp)中之 68 201209831 jej/ypif t電位記憶胞（MLC)，每—pp分別與以連續酉己置次序安 之N條字線（WL)中之—者相關聯，所述见(：進 配置於多個邏輯頁（LP)中，其中每—pp包括最高有敦 ^ . MSB) LP以及最低有效位元（lsb) Lp，所述方法 枯· 執行程式化所有所述LSBLP之LSB程式化操作，其 中在所述LSB程式化操作㈣，將連接在選定字線與選定 位元線之間的選疋MLC程式化至負巾間程式化狀態；以 及其後 藉由在MSB位元線設置週期期間將具有大於用於所 述中間程式化狀態之臨限電壓分佈之位準的電源電壓施加 至除了所述選定字線之外的所有未選定字線，以及其後將 反覆程式化電壓施加至所述選定字線來執行根據所述；^條 字線之所述配置次序順序地程式化所述MSB Lp中之每— 者的MSB程式化操作。 18. 如申請專利範圍第17項所述之用於非揮發性記 憶體裝置之程式化方法，其中將所述反覆程式化電壓施加 至所述選定字線包括在程式化驗證操作期間施加負驗證電 壓。 19. 一種用於非揮發性記憶體裝置之程式化方法，所 述非揮發性記憶體裝置包括配置於多個實體頁（pp)中之 多電位記憶胞（MLC)，每一 PP分別與以連續配置次序安 置之N條字線（WL)中之一者相關聯，所述MLC進一步 配置於多個邏輯頁（LP)中，其中每一pp包括最高有效 69 201209831 38379pif 位元（MSB) LP以及最低有效位元（LSB) LP，所述方法 包括： / 藉由以不同於所述N條字線之所述連續配置次序的 非順序次序非順序地程式化所述LSB LP來執行程式化所 有所述LSBLP的LSB程式化操作；以及其後 藉由以所述非順序次序非順序地程式化所述MSB Lp 來執行程式化所有所述MSB LP的MSB程式化操作，其 中在所述LSB程式化操作期間將連接在選定字線與選定 位元線之間的選定MLC程式化至負中間程式化狀態，且 所述非順序次序包括以N/2中心字線開始，在所述中心字 線上方遞增馳置之偶數LP與所述巾料線下方遞增地 配置之奇數LP之間交替。 20.如申請專利範圍第19項所述之用於非揮發性記 隐體裝置之私式化方法’其中執行所述MSB程式化操 包括： μ 在MSB位元線設置週期期間，將接地電壓施加至所 述N條字線’且將電源供應器電壓施加至包含程式化位元 線以及經禁止位元線之位元線、經由各別接地選擇電晶體 連接至所述位it狀共晴、轉、以及控制所述接地選擇 電晶體之所述操作之接地選擇線； 在Vpass啟用週期期間，將外挪電壓施加至所述1^ 條字線’ _賴述電祕應料壓施加輯述經禁止位 几線以及所述制源極線，且將所述接地電舰加至所述 程式化位元線以及所述接地選擇線；以及其後 201209831 3〇3/ypif 在MSB程式化執行週期期間，繼續將所述電源供應 器電壓施加至所述經禁止位元線，繼續將所述接地電壓施 加至所述程式化位元線以及所述接地選擇線，繼續將所述 電源供應n電壓施加至所述共同源極線，且繼續將所述 Vpass電壓施加至除了所述選定字線之外的未選定字線同 時將反覆程式化電壓施加至所述選定字線。 21. 如申味專利範圍第2〇項所述之用於非揮發性記 ，體裝，之程式化方法’其中所_式化電壓至所述選定 子線之母反覆知力σ包括施加區分抹除狀態與所述負中間 程式化狀態之負驗證電麗。 ' 22. 如申請專利範圍帛19項所述之用於非揮發性記 憶體裝置之程式財法，其巾執賴述膽程式化操作 在MSB位元線設置週期期間’將電源供應器電壓施 加至所述N條字線，包含程式錄元_及經禁止位元線 之位凡線、㈣各卿地轉電晶财接至所述位元線之 共同源極線以及控制所述接地選擇電晶體之所述 地選擇線； 在Vpass啟用週期期間，將Vpass電壓施加至所述n 條字線’、_將所述電賴應H電親加賴述經禁止位 元線以及所述制源極線，將接地電壓施加至所述程式化 位元線以及所述接地選擇線；以及其後 。请，MSB知式化執行週期期間，繼續將所述電源供應 器。聖施加至所魅禁止位元線，繼續將所述接地電壓施 201209831 38379pif 加至所述程式化位元線以及所述接地選擇線，繼續將所述 電源供應器電壓施加至所述共同源極線，且繼續將所述 Vpass電壓施加至除了所述選定字線之外的未選定字線同 時將反覆程式化電壓施加至所述選定字線。 23.如申請專利範園第22項所述之用於非揮發性記 憶體裝置之程式化方法，其中所述程式化電壓至所述選定 字線之每一反覆施加包括施加區分抹除狀態與所述負中間 程式化狀態之負驗證電壓。 24· —種記憶體系統，其包括： 記憶體控制器，所述記憶體控制器回應於自主機接收 之命令而控制非揮發性記憶體裝置之操作， 其中所述非揮發性記憶體裝置包括： 記憶胞陣列，所述記憶胞陣列包括配置於多個實 體頁（PP)中之多電位記憶胞（MLC)’每一 pp分別與以 連續配置次序安置之N條字線（WL)中之一者相關聯， 所述MLC進一步配置於多個邏輯頁（LP)中，其中每一 PP包括最面有效位元（MSB)LP以及最低有效位元（lsb) LP ;以及 控制邏輯，所述控制邏輯包括程式序列器，所述 控制邏輯控制程式化操作之執行，所述程式化操作包含針 對連接在所述N條字線中之選定字線與選定位元線之間的 選定MLC的LSB程式化操作以及MSB程式化操作，其 中在所述LSB程式化操作期間所述程式序列器使所有[SB LP私式化，且其後在所述MSB程式化操作期間所述程式 72 201209831 38379pif 序列器使所有MSB LP程式化 期間所述控制邏輯使所述選定 化狀態。 ，且在所述LSB程式化操作 MLC程式化至負中間程式 25.如申清專利範圍帛24項所述之記憶體系統，其中 f述記憶體㈣Μ及所述非性記憶«I經組態為 月b夠與所述域機械地連接與斷開之記憶卡，且所述記情 體控制器包括： ‘ 交換來自所述主機之資料之主機介面 ，以及 與所述非揮發性記憶體裝置交換資料之非揮發性記 憶體介面。 26. 如申請專利範圍第25項所述之記憶體系統，其中 所述主機介面包括卡連接單元，所述卡連接單元接收待程 式化至所述轉紐記賴裝置之㈣、控彻述非揮發 性記憶體裝置之操作之所述命令以及來自所述主機之主機 連接單元之時脈信號中之至少一者；且 所述記憶體控制器包括控制所述卡連接以及所述非 揮發性記憶體介面之操作的卡控制器。 27. —種電子裝置，其包括： 控制隨機存取記憶體（RAM)以及使用者介面中之至 少一者與非揮發性記憶體系統之間的資料之交換的中央處 理單元（CPU)’所述非揮發性記憶體系統包括： 記憶體控制器，所述記憶體控制器回應於來自所述 CPU之命令而控制非揮發性記憶體裝置之操作，其中所述 非揮發性記憶體裝置包括： 73 201209831 38379pif 記憶胞陣列，所述記憶胞陣列包括配置於多個實 體頁（PP)中之多電位記憶胞（MLC)，每一 PP分別與以 連續配置次序安置之N條字線（WL)中之一者相關聯， 所述MLC進一步配置於多個邏輯頁（LP)中，其中每一 PP包括最高有效位元（MSB)LP以及最低有效位元（LSB) LP ;以及 控制邏輯，所述控制邏輯包括程式序列器，所述 控制邏輯控制程式化操作之執行，所述程式化操作包含針 對連接在所述N條字線中之選定字線與選定位元線之間的 選定MLC的LSB程式化操作以及MSB程式化操作，其 中在所述LSB程式化操作期間所述程式序列器使所有LSB LP程式化’且其後在所述MSB程式化操作期間所述程式 序列器使所有MSB LP程式化，且在所述LSB程式化操作 期間所述控制邏輯使所述選定MLC程式化至負中間程式 化狀態。 28· —種系統，其包括： 主機，所述主機經組態以將資料、位址以及命令傳達 至操作性地連接之固態磁碟機（SSD)，其中所述ss 括： I SSD控制器，所述SSD控制器回應於所逃命令而 控制多個非揮發性記憶體裝置之操作， Ύ 其中所述多個非揮發性記憶體裝置中之每一者包括. 記憶胞陣列，所述記憶胞陣列包括配置於多個實 體頁（ΡΡ)中之多電位記憶胞（MLC) ’每一 ρρ分別與以 74 201209831 38379pif 安:之N條字線(WL)中之-者相關聯， 所述MLC進-步配置於多個賴頁（Lp)中， =包:最高有效位元(MSB)Lp以及最低有效位；⑽) LP，以及 帅、羅短L 控制邏輯包括程式序列器，所述 控制㈣程式化之執行，所雜式化操作包含針 對連接在賴N條字線巾之敎视與敎位元線之間的 選定MLC的LSB程式化操作以及MSB程式化操作其 中在所述LSB程式化操作期間所述程式序抑使所有㈣ LP程式化，且其後在所述訄；53程式化操作期間所述程式 序列器使所有MSB LP程式化，且在所述lsb程式化操作 期間所述控制邏輯使所述選定MLC程式化至負中間程式 化狀態。 ' 29. 如申請專利範圍第28項所述之系統，其中所述多 個非揮發性記憶體裝置根據多個通道操作性地配置，使得 所述SSD控制器根據多通道組態控制多個非揮發性記憶 體裝置之操作。 30. 如申請專利範圍第29項所述之系統，其中所述 SSD控制器包括： 接收來自所述主機之所述資料的主機介面； 經由所述多通道組態接收來自所述多個非揮發性記 憶體裝置之資料的記憶體介面；以及 中央處理單元（CPU)，所述中央處理單元控制經由 所述主機介面以及所述記憶體介面的所述主機與所述多個 75 201209831 joj / yyif 非揮發性記愔、體駐 W體裝置之間的資料交換。 SSDf ~t^請專利範圍第28項所述之系統，其中所述 辅助電源供應器，所述輔助電源供應11對所述 二二之操作供電且連接至由所述主機提供之電源。 夕.·'種非揮發性記憶體裝置，其包括： …二，記憶胞（MLC)之三維記憶胞陣列，所述多電 牛配置於多個記憶體區塊中，每—記憶體區塊進一 夕個實體頁（pp)中，每一 pp分別與以連續配 人安置之N條字線（WL)中之一者相關聯，所述MLC 二配置於多個邏輯頁（Lp)中，其中每一 pp包括最 间效位元（MSB) LP以及最低有效位元（LSB) Lp ;以 及 控制邏輯，所述控制邏輯包括程式序列器，其中所述 控制邏輯控制程式化操作之執行，所述程式化操作包含針 對，接在所述N條字線巾之敎字線與選定位元線之間的 選疋MLC的LSB程式化操作以及MSB程式化操作，其 中在所述LSB & ^化操作期間所述程式序列器使所有lsb LP程式化’且其後在所^Μ5；Β程式化操作姻所述程式 序列器使所有_ LP程式化，且在所述咖程式化操作 期間所述控制邏輯使所述選定MLC程式化至負 化狀態。 、 八 33. —種非揮發性記憶體裝置，其包括： 電壓產生器，所述電壓產生器回應於自主機接收之 令而產生多個控制電歷t之至少一者； 76 201209831 38379pif 碼器’所述位址解碼器接收所述多個控制電壓 且控制關於記憶料狀程式化操作之執行， 夕二中，述錢胞陣列包括配置於多個實體頁（PP)中 之夕、位。己It胞（MLC) ’每-PP分別與以連續配置次序 安置之N條字線（WL)中之—者相關聯，所述mlc進一 步配置於多個邏輯頁（LP)中，其中每-PP包括最高有 效位元（MSB) LP以及最低有效位元（LSB) Lp ; 控制邏輯，所述控制邏輯包括程式序列器且進一步控 制所述私式彳t#狀執行’所錄植齡包含針對連接 在所述N條字線巾之選定字線與敎位元線之間的選定 MLC的LSB程式化操作以及臟程式化操作，其中在所 述LSB程植操仙間所_以序列駿所有lsb Lp程 ^化，且其後在所述MSB程式化操作期間所述程式序列 态使所有MSB LP程式化’且在所述LSB程式化操作期間 所述控制邏輯使所述選定MLC程式化至負中間程式化狀 態；以及 頁緩衝益電路，所述頁緩衝器電路儲存在所述程式化 操作期間待程式化之資料。 34. 如申請專利範圍第33項所述之非揮發性記憶體 裝置，其中所述電壓產生器包括負電壓產生器，所述負電 壓產生器產生在所述LSB程式化操作之程式化驗證操作 期間經由所述位址解碼器施加至所述選定字線的負程式化 驗5登電麗’同時電源電壓被施加至所述選定位元線。 35. 如申請專利範圍第34項所述之非揮發性記憶體 77 201209831 38379pif f置，其更包括共同源極線驅動器，所述共同源極線驅動 器在所述LSB程式化操作之所述程式化驗證操作期間將 接地電壓施加至連接至所述選定位元線之共同源極線，同 時所述負程式化驗證電壓被施加至所述選定字線且所述接 地電壓被施加至所述選定位元線，使得所述頁緩衝器電路 中之鎖存器鎖存程式化持續資料或程式化終止資料。 36·如申請專利範圍第33項所述之非揮發性記憶體 ，置’其中所述電>1產生H包括低電縫生器，所述低電 壓產生器產生在所述LSB程式化操作之程式化驗證操作 期間經由所述位址解碼器施加至所述選定字線之接地 化驗證電壓。 A 37. 如申請專利範圍第％項所述之非揮發性記憶體 裝置，其更包括共同源極線驅動器，所述共同源極線驅動 器在所述LSB程式化操作之所述程式化驗證操作期 電源電壓施加至連接輯述駄位元線之共同源極線，同 時所述接地程式化驗證電壓被施加至所述選定字線，使广 所述頁緩衝11電路巾之鎖存H鎖存程式化持續:#料或程^ 化終止資料。 八 38. 如申請專利範圍帛37摘述之非揮發性記憶體 裝置’，中所述鎖存器包括比較器，所述比較器接收來自 所述選粒元線之位元線電壓以及程式化目標電壓且 較結果提供至所述鎖存器。 39.如申請專利範圍帛33項所述之非 裝置，其中所述麵產以包括低電驗生器，所述= 78 201209831 38379pif 產生If產生在所述LSB程”罐作之程式化驗證操作 期間經由所述位址解碼器施加至所述選定字線的接地程式 化驗證電麗，同時電源電壓被施加至所述選定位元線。 40.如申請專利範圍帛39項所述之非揮發性記.憶體 裝置’其更包括共同源極線驅動器，所述共同源極線驅動 器在所述LSB程式化齡之㈣程式化紐操作 小於所述電_壓之電壓施加至連接輯簡定 共’，_接地程式化驗證電壓被施加至^ 選疋子線，使⑽述I緩觸f路巾之 持續資料或程式化終止資料。 將％式化 79