TW200937573A - Methods for isolating portions of a loop of pitch-multiplied material and related structures - Google Patents

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Description

200937573 九、發明說明： 【發明所屬之技術領域】 本發明大體而言係關於積體電路及電子裝置之製造，且 更特定言之係關於製造方法及相關結構。 本申請案與下列申請案有關且以引用的方式併有下列申 - 請案之全部内容：Abatchev等人於2004年9月2日申請之美 . 國專利申請案第10/934,778號（代理人檔案號碼 MICRON.294A) ; Tran等人於2004年8月31曰申請之美國專 ▲ 利申請案第10/931,771號（代理人檔案號碼MICRON.295A);
Tran等人於2005年8月31曰申請之美國專利申請案第 11/216,477號（代理人檔案號碼]\410尺〇]^.314人）；及1^11等 人於2005年8月29日申請之美國專利申請案第11/214,544號 (代理人檔案號碼MICRON.3 1 6A)。 【先前技術】 由於許多因素（包括對增大攜帶性、計算能力、記憶體 容量及能量效率之需求），積體電路之大小不斷地減小。 φ 形成積體電路之構成特徵（例如，電裝置及互連線）的大小 亦不斷地減小以促進此大小減小。 減小特徵大小之趨勢（例如）在諸如動態隨機存取記憶體 (DRAM)、快閃記憶體、靜態隨機存取記憶體（SRAM)、鐵 ' 電（FE)記憶體等之記憶體電路或裝置中為明顯的。舉一個 實例，DRAM通常包括數百萬或數十億個等同電路元件， 稱作記憶體單元。記憶體單元通常由兩個電裝置組成：儲 存電容器及存取場效電晶體。每一記憶體單元為可儲存一 137102.doc 200937573 立:（-進位數位）資料之可定址位置。可經由電晶體將位 兀”、入至單凡且可藉由感測電容器中之電荷來讀取位元。 在另-實例中，快閃記憶體通常包括數十億個含有可保 電何之浮閘場效電晶體的快閃記憶體單元。浮閘中之電 2的存在或不存在確定記憶體單元之邏輯狀態。可藉由將 電荷注入至單元或自單元移除電荷而將位元寫入至單元。 快閃記憶體單元可以不回趣&, & Α 以不冋架構組態來連接，每-架構組態 具有用於讀取位疋之尤地土丨 之不同機制。在，，反或（nor)"架構組態 中’每-記憶體單元•接至一位元線且可被個別地讀取。 反及架構組態中，在單元之"串··中對準記憶體 且啟動整個位元線以存取單元串中之-者中的資 料。 大體而言，藉由減小構成記憶體單元 :取記憶體單元之導電線的大小，可將記憶體裝置製2 小。，外，可藉由在記憶體裝置中之給定區上裝配更多 記憶體單元而增大儲存容量。 間距之概念可用以描述諸如記憶體裝置之積體電路令之 特徵的大小之-態樣。間距經界定為通常以重複圖案配置 的兩個相鄰特徵(諸如，陣列中之特徵)中之等同點之間的 距離。此等特徵通常由鄰近特徵之間的間隔來界定，該等 間隔通常由諸如絕緣體之材料來填充。結果，可將間距視 為特徵之寬度與在特徵之一側上將該特徵與相鄰特徵分開 的間隔之寬度的和。應瞭解，間隔及特徵（諸如，線）通常 重複以形成間隔片及特徵之重複圖案。 線)通常 137102.doc 200937573 臨界尺寸（CD)為用以描述特徵之大小的另—術語。臨界 尺寸為特定電路或光罩機制中之特徵的最小尺寸。在積趙 2路製造期間，藉由(例如)確保可預測電路效能，控制特 定結構（諸如，淺渠溝隔離（STi)結構）2CD幫助促進積體 電路之連續大小減小。 特徵大小之連續減小對用以形成該等特徵之技術提出更 大需求。舉例而言，光微影在積體電路製造中通常用以圖 案化特徵（諸如，導電線卜然而，㈣於諸如光學器件、 ® I或1^射波長及可用光阻材料之因素，光微影技術可各自 -有最小間距或臨界尺寸’特定光微影技術在該最小間 距或臨界尺寸下不能可靠地形成特徵。因此，光微影技術 之固有限制為連續特徵大小心、的阻礙。 門距加倍g間距倍增"為一種用於將光微影技術之能 力延伸超過其最小間距的所提議方法。在圖1A至圖1F中說 明且在頒予L。，等人之美國專利第5 328,請號中描述間 φ ⑬倍增方法，該案之全部揭示内容以引用的方式併入本文 看圖1A，線1〇之圖案光微影地形成於光阻層中該 光阻層覆蓋可消耗材料之層2〇,可消耗材料之層加又覆°蓋 . 基板3〇。如圖1所示，將光阻層中之圖案轉印至層2〇， • 藉此形成位置固持器（P^h〇lder)或心轴40。光 剝離且=轴40經钱刻以增大相鄰心轴4〇之間的距離，如圖 1C中所不。間隔片材料之層50隨後沈積於心軸4〇之上，如 圖1D中所示。間隔片崎著形成於44G之側上。藉由優 先地姓刻來自水平表面7 0及8 0之間隔片材料而實現間隔片 137102.doc 200937573 形成’如圖1E中所示。接著移除剩餘心轴4〇，從而僅留下 間隔片60,間隔片60一起充當用於圖案化之光罩，如囷 中所示。因此，在給定間距先前包括界定—特徵及一間隔 之圖案之晴形下，同一寬度現包括兩個特徵及兩個間隔， 其中該等間隔由間隔片60界定。 當在以上實财實際上將間距對分時，間距之此減小按 • 照慣例被稱作間距"加倍"或更大體稱作間距"倍增"。因 此，按照慣例’間距”倍增"某一因子實際上涉及將曰該間距 # 減小該因子。本文中保留習知術語。 儘管允許較小臨界尺寸及間距，但隨著新挑戰出現，間 距倍增面臨持續發因為積冑電路製造之要求改變。因 此，不斷需要用於形成小特徵之方法及結構。 【發明内容】 間距倍增具有形成緊密間隔之線的能力，此藉由使用由 間隔片形成之光罩而圖案化彼等線來達成。因為間隔片形 力細轴之㈣上，所明隔片通常形成連、㈣圈。使用 &等連續迴圈來圖案化基板可在基板中形成材料之連續迴 圈。然而’分隔線通常需要用於各種應用中，諸如記憶體 . I置中之位S線或字線。因此，為了利用使用間隔片迴圈 ㈣化之緊密間隔對之線’迴圈之末端通常經蝕刻以在實 體上使迴圈之不同支腳彼此電斷開。在美國專利第 7，151，040號中描述此蝕刻（稱作迴圈蝕刻）之方法及結構， 該案之全部揭示内容以引用的方式併入本文中。'° 對於迴圈㈣，保護性材料通常沈積於迴圈周圍及迴圈 137102.doc 200937573 之上。保護性材料接著經圖案化以曝露迴圈末端。將所曝 露之迴圈曝露於蝕刻劑下且加以移除。隨後移除保護性材 料，從而留下實體分隔線。因此，迴圈末端蝕刻可涉及沈 積、圖案化及材料移除步驟。應瞭解，圖案化步驟可涉及 執行光微影及經由光罩將保護性材料曝露於光下。歸因於 執行此等步驟所需之時間及可能在處理設備之間輸送基板 以執行此等步驟所需之時間，迴圈蝕刻可不良地增加在 (例如）使用間距倍増製造積體電路之過程中所涉及的時間 φ 及複雜性。 有利地，根據本發明之一些實施例，使半導體迴圈之不 同支腳電隔離而無需執行迴圈蝕刻。實情為，隔離電晶體 形成於迴圈中以使不同支腳彼此電隔離。閘極形成於半導 體材料之迴圈之上且相鄰於閘極之迴圈區域經摻雜以形成 源極及汲極區域。直接位於閘極下方之迴圈區域充當作用 區。以斷開狀態偏壓閘極以防止電流流動穿過作用區，藉 此使位於閘極之任一側上的迴圈之部分彼此電隔離。在一 些實施例中，隔離電晶體形成於迴圈之每一支腳的末端 處’每一迴圈具有總共四個此等電晶體。隔離電晶體界定 . 每一對電晶體之間的半導體材料之兩個電隔離支腳。 . 在一些實施例中，藉由間距倍增製程形成半導體材料 (例如’摻雜半導體材料）之迴圈。間隔片迴圈形成於基板 之上的層上。光罩材料之區塊覆蓋於迴圈中之每一者的區 段上，例如，在迴圈為在末端處接合在一起之材料之大體 平行線的實施例中，光罩材料之不同區塊覆蓋於迴圈之每 137102.doc •10· 200937573 一末端上。將由間隔片迴圈及光罩材料之區塊所界定的圖 案轉印至基板，藉此形成終止於半導體材料之區塊處且鄰 接於半導體材料之區塊之半導體材料的線》電晶體閘極形 成於半導體材料之每一線及半導體材料之每一鄰近區塊 上。半導體材料之區塊及與該區塊相對之閘極側上的線之 部分經摻雜以形成源極/汲極區域》區塊及閘極經電系接 . 在一起且以斷開狀態經偏壓以使半導體材料之線與區塊電 隔離。因此’使安置於區塊之間的每一線與其他線電隔離 ❹ 而無需執行迴圏蝕刻。 有利地，應瞭解’用於形成隔離電晶體之步驟通常已為 用於形成其他電晶體之處理流程的部分，例如，可使用用 以形成浮閘電晶體及選擇記憶體裝置中之閘極的相同圖案 化、摻雜及沈積步驟來形成隔離電晶體。結果，在許多實 施例中，隔離電晶體之形成不將任何額外步驟引入至處理 流程。此外，藉由避免迴圈蝕刻，可省略在迴圈蝕刻中所 涉及之處理步驟。因此，簡化處理流程且增大處理產量。 另外在些實施例中，可形成具有低於用以圖案化本 文中所說明之各種光阻層的光微影方法之最小間距之間距 . 祕。有利地，本發明之實施例允許形成具有約100奈米 或更小或約50奈米或更小之間距的線。 【實施方式】 現將參看圖式’其中通篇中相似數字指代相似部件。應 瞭解’此等圖未必按比例繪製。此外，應瞭解，為了易於 論述及說明，僅說明有限數目之特徵，包括光罩特徵及钮 137102.doc 200937573 刻特徵（諸如，位元線、字線、間隔片及記憶體區塊）。在 一些實施例中，可提供額外數目之此等特徵。 在本發明之一些實施例的第一階段中，光罩特徵係藉由 間距倍増而形成。 圖2展示經部分地製造之積體電路ι〇〇之一部分的俯視 圖。儘管本發明之實施例可用以形成任何積體電路且可應 ‘ 用於形成用於圖案化各種基板之光罩，但其可特別有利地 應用於形成具有電裝置之陣列的裝置，或具有邏輯或閘陣 ® 列之積體電路，該等電裝置陣列包括諸如DRAM、ROM或 快閃記憶體（包括"反及"或”反或"快閃記憶體）之揮發性記 憶體裝置及非揮發性記憶體裝置的記憶體單元陣列。舉例 而言，邏輯陣列可為具有類似於記憶體陣列之核心陣列及 具有支援邏輯之周邊的場可程式化閘陣列（FpGA)。因此， 積體電路100可為（例如）記憶體晶片或處理器（其可包括邏 輯陣列與嵌入式記憶體兩者），或具有邏輯或閘陣列之任 何其他積體電路。 Φ 繼續參看圖2，中央區域1〇2("陣列"）由周邊區域1〇4("周 邊）環繞。應瞭解，在完整形成之積體電路中，陣列1〇2 將通常以導電線及電裝置（包括電晶體及/或電容器）密集填 .充。在s己憶體裝置中，電裝置形成複數個記憶體單元，其 可以規則網格圖案在字線與位元線之相交處配置。所需要 地，間距倍增可用以在陣列j 〇2中形成諸如電晶體及/或電 谷器之列/行的特徵，如本文中所論述。另一方面，周邊 104通常包含大於陣列1〇2中之彼等特徵的特徵。習知光微 137102.doc -12- 200937573 影而非間距倍増較佳用以在周邊104中圖案化特徵（諸如， 邏輯電路）’因為位於周邊104中之邏輯電路的幾何複雜性 使使用間距倍增變得困難，而代表陣列圖案之規則網格促 進間距倍增。另外，周邊中之一些裝置歸因於電約束而需 要較大幾何尺寸，藉此使間距倍增優勢小於用於此等裝置 • 之習知光微影。在一些狀況下，周邊104可含有由習知微 ' 影與間距倍增兩者所界定的圖案/電路。除可能在相對比 例方面不同之外，熟習此項技術者應瞭解，經部分地製造 φ 之積體電路100中之周邊104及陣列102區域的相對位置及 數目可不同於所描繪的。 圖3 A展示經部分地形成之積體電路10〇的橫截面側視 圖。各種光罩層120至140提供於基板11〇上方。層12〇至 140將經蝕刻以形成用於圖案化基板n〇之光罩，如下文所 論述。在所說明之實施例中，可選擇性界定層12〇覆蓋硬 光罩（或蝕刻終止）層130’硬光罩層130覆蓋主光罩層丨4〇, 主光罩層140覆蓋待經由光罩處理（例如，蝕刻）之基板 • 110。 基於對本文中所論述之各種圖案形成及圖案轉印步驟的 - 化學性質及處理條件的考慮來挑選覆蓋基板110之層120至 , 140的材料。因為在最頂部可選擇性界定層120與基板110 之間的層用以將自可選擇性界定層12〇所得到之圖案轉印 至基板110，所以可選擇性界定層120與基板110之間的層 130至140經挑選以使得其可相對於其他曝露材料而被選擇 性地蝕刻。應瞭解，在該材料之蝕刻速率比周圍材料之蝕 137102.doc -13- 200937573 刻速率大至少約2至3倍、大至少約10倍、大至少約2〇倍， 或大至少約40倍時，考慮選擇性地或優先地蝕刻材料。因 為覆蓋主硬光罩層140之層120至130的目標為允許良好界 定之圖案形成於該層140中，所以應瞭解，若使用合適的 其他材料、化學性質及/或處理條件，則可省略或替代層 120至13〇中之一或多者。舉例而言，在基板相對簡單且可 相對於硬光罩層130而選擇性地蝕刻之情形下，可省略主 硬光罩層140且可使用硬光罩層13〇將圖案直接轉印至基 ❹ 板。 繼續參看圖3A，可選擇性界定層12〇係光可界定的，例 如，由在此項技術中已知之光阻劑（包括任何光阻劑）形 成，該等光阻劑包括任何正型或負型光阻劑。舉例而言， 光阻劑可為與157奈米、193奈米、248奈米或365奈米波長 系統、193奈米波長浸沒系統、遠紫外系統（包括137奈米 波長系統）或電子束微影系統相容之任何光阻劑。另外， 無光罩微影或無光罩光微影可用以界定可選擇性界定層 120。光阻材料之實例包括氟化氬（ArF)敏感光阻劑（亦即， 適合於與ArF光源一起使用之光阻劑），及氟化氪（KrF)敏 感光阻劑（亦即，適合於與KrF光源一起使用之光阻劑）。 ArF光阻劑與利用相對短波長光（例如，193奈米波長光）之 光微影系統一起使用。KrF光阻劑與較長波長之光微影系 統（諸如，248奈米系統）一起使用。在其他實施例中，層 120及任何隨後抗蝕劑層可由可藉由奈米-壓印微影術圖案 化之抗蝕劑形成，例如，藉由使用模製力或機械力來圖案 137102.doc •14- 200937573 化抗蝕劑。 在一些實施例中’用於硬光罩層130之材料包含無機材 料。用於硬光罩層130之材料包括氧化矽（si〇2)、矽或抗反 射塗層（ARC)，諸如’富矽氮氧化矽、富矽氮化物，或具 有相對於間隔片175或其他曝露材料（圖7A)之所要蝕刻選 • 擇性的膜。硬光罩層130亦可包括材料之層的組合，例 如’底部抗反射塗層（BARC)在介電抗反射塗層（DARC)之 上。為易於描述，在所說明之實施例中，硬光罩層13〇為 ❹ 抗反射塗層’諸如DARC。應瞭解，使用用於硬光罩層13〇 之ARC可對於形成具有接近光微影技術之解析度極限的間 距之圖案係特別有利的。ARC可藉由最小化光反射而增強 解析度，由此增大光微影可界定圖案之邊緣的精度。 繼續參看圖3 A，本發明之實施例可利用主光罩層以促進 將圖案轉印至基板。如上文所提，在轉印圖案之普通方法 中’將光罩與下伏基板兩者曝露於餘刻劑下，钱刻劑可在 • 圖案轉印完成之前耗損光罩。在基板包含待蝕刻的多種不 同材料之情形下，此等困難加劇。歸因於其相對於多種材 料（包括氧化物、氮化物及矽）的極佳蝕刻選擇性，主光罩 層可由非晶碳形成。 - 可藉由使用碳氫化合物或此等化合物之混合物作為碳前 驅體的化學氣相沈積而形成非晶碳層。碳前驅體可包括丙 烯、丙炔、丙烷、丁烷、丁烯、丁二烯及乙炔。在2〇〇3年 6月3曰頒予Fairbairn等人之美國專利第6,573 〇3〇 m號中 描述用於形成非晶碳層之方法，該案之全部揭示内容以引 137I02.doc 15 200937573 用的方式併入本文中。在一些實施例中，非晶碳為對光高 f月且由於對用於光對準之光之波長係、透明的而為此對準 提供進一步改良之-種形式的非晶#。可在A. Helmbold、D· Meissner之"薄固態膜（ΤΜη s。^ ”， (6)196至203中找到用於形成此透明碳之沈積技術， 該案之全部揭示内容以引用的方式併入本文中。另外，可 . 摻雜非晶碳。在他等人之美國專利中請案第祕52，174號 中描述用於形成經摻雜之非晶碳的合適方法，該案之全部 ® 揭示内容以引用的方式併入本文中。 應瞭解，圖案經轉印至之"基板，•可包括單一材料層、複 數個不同材料層、在裏面具有不同材料或結構之區域的一 層或多個層等。此等材料可包括半導體、絕緣體、導體或 其組合。在所說明之實施例中，基板由經摻雜之半導體材 料（例如’含有ρ型摻雜劑之半導體材料）形成。 參看圖4Α及圖4Β，包含間隔或渠溝122(其由光可界定材 藝料特徵124定界）之圖案形成於光可界定層12〇中。可藉由 (例如）具有248奈米或193奈米光之光微影而形成渠溝122， 其中經由主光罩將層120曝露於輻射下且接著進行顯影。 在經顯影後，剩餘光可界定材料（所說明實施例中之光阻 劑）形成諸如所說明之線124的光罩特徵（僅以橫截面展 示）。 所得線124之間距等於線124之寬度與相鄰間隔122之寬 度的和。為了最小化使用線124及間隔122之此圖案所形成 之特徵的臨界尺寸，間距可處於或接近用以圖案化光可界 137102.doc -16 - 200937573 定層120之光微影技術的極限。舉例而言，對於利用2α奈 米光之光微影，線124之間距可為約1〇〇奈米。因此，間距 可處於光微影技術之最小間距且下文所論述之間隔片圖案 可有利地具有低於光微影技術之最小間距的間距。或者， 因為位置及特徵大小之誤差S限通常隨著接近光微影技術 • 之極限而增大，所以可形成具有較大特徵大小（例如，2〇〇 . 奈米或更大）之線124以最小化線124之位置及大小的誤 差。 © 如圖5A及圖5B中所示，間隔122係藉由蝕刻光阻線124 而加寬，以形成經修改之間隔122a及線124a。使用各向同 性敍刻來蝕刻光阻線124以"收縮"或修整彼等特徵。合適 的姓刻包括使用含氧電漿（例如，s〇2/〇2/N2/Ar電漿、 Cl2/02/He電漿或HBr/02/N2電漿）的蝕刻。選擇蝕刻之程 度’以使得線124a之寬度大體上等於稍後形成之間隔片 175(圖7)之間的所要間隔，如自下文論述將瞭解。舉例而 言’線124之寬度可自約80至12〇奈米減小至約30至70奈米 ❿ 或約50至70奈米。有利地，寬度減小蝕刻允許線124a比使 用用以圖案化光可界定層120之光微影技術另外將可能之 • 線更狹窄。儘管可低於光微影技術之解析度極限來蝕刻線 124a之臨界尺寸，但應瞭解，此蝕刻並未更改間隔122&及 線124a之間距，因為在此等特徵中等同點之間的距離保持 相同。 接著，參看圖6,將間隔片材料之層170毯覆性等形沈積 於曝露表面（包括硬光罩層150及臨時層140之頂部及側壁） 137102.doc •17- 200937573 之上。間隔片材料可為可充當用於將圖案轉印至下伏硬光 罩層130之光罩的任何材料。間隔片材料可為（但不限於） 矽、氧化矽及氮化矽。在所說明之實施例中，間隔片材料 為氧化矽，其結合光罩堆疊之其他選定材料而提供特定優 勢。 用於間隔片材料沈積之方法包括原子層沈積，例如，使 用以矽前驅體及隨後曝露於氧前驅體或氮前驅體以分別形 成氧化矽及氮化矽的自限制沈積。在一些實施例中，為了 形成氧化矽，將諸如六氣二矽烷（HCD)之鹵化矽與氧前驅 體（諸如，H2〇)引入於交替脈衝中。可在相對低溫度下（例 如，在約200t下或約l〇(TC下）執行ALD，此具有防止對下 伏碳基材料（諸如，光阻層及非晶碳層）造成熱損害的優 勢。在其他實施例中，化學氣相沈積用以沈積間隔片材 料’例如，使用〇3及TEOS來形成氧化矽。 基於間隔片175(圖7A)之所要寬度來確定層ι7〇之厚度。 舉例而言，在一些實施例中，層17〇經沈積至約2〇至8〇奈 米或約40至60奈米之厚度以形成粗略類似寬度之間隔片。 階梯覆蓋為約80%或更大及/或約9〇。/。或更大》 參看圖7A及圖7B，氧化矽間隔片層170經受各向異性蝕 刻以自經部分地形成之積體電路1〇〇之水平表面18〇移除間 隔片材料。 參看圖8A及圖8B，接著移除可選擇性界定層12〇以留下 名蜀 一 曰’隔片175。可使用有機剝離製程來選擇性地移除可 選擇性界定層120。 137102.doc 200937573 因此，已形成間距倍增光罩特徵。在所說明之實施例 中，間隔片175形成狹長迴圈且具有在末端處接合之大體 平行之支腳。間隔片175之間距粗略地為最初由光微影所 形成的光阻線124及間隔122(圖4Α及圖4Β)之間距的一半。 在光阻線124具有約200奈米之間距的情形下，可形成具有 • 約1〇0奈米或更小之間距的間隔片175。應瞭解，因為間隔 片17 5形成於特徵或線12 4 b之側壁上，所以間隔片17 5大體 遵循經修改之光可界定層120a中之特徵或線124a的圖案之 φ 輪廓’且因此在線U4a之間的間隔122a中形成閉合迴圈。 接者，在根據本發明之一些實施例之方法的第二階段 中’將光罩材料之區塊覆蓋在間隔片175上且將所得圖案 轉印至基板110。 參看圖9A及圖9B，將光罩材料（例如，光阻劑）之層2〇〇 沈積於間隔片175之間及間隔片175之上。光阻層2〇〇可由 正型或負型光阻劑形成。 參看圖10A及圖10B，藉由光微影圖案化光可界定層2〇〇 ❿ 以在間隔片175之迴圈的末端處形成光罩材料區塊21〇、 212。區塊210、212延伸跨越間隔片175之相對末端且與其 • 接觸。有利地’區塊210、212具有足夠大以藉由光微影圖 案化且無需執行間距倍增之尺寸。因此，可形成由間距倍 增及非間距倍增光罩特徵形成之混合圖案177。可與形成 於經部分地製造之積體電路！ 00之周邊區域中之其他相對 大的特徵同時圖案化區塊210、212。在美國專利第 7，1 15,525 號及第 7,253，118 號及由 Luan C. Tran 於 2007年 7 月 137l02.doc -19- 200937573 31曰申請之美國專利申請案第11/83 1,012號中揭示用於組 合間距倍增及非間距倍增特徵之方法。此等參考案中之每 一者的全部揭示内容以引用的方式併入本文中。 參看圖11，將由區塊210、2 12及間隔片175所界定之圖 案177轉印至硬光罩層130。可藉由（例如）各向異性地蝕刻 硬光罩層130來實現圖案轉印。 參看圖12 ’將圖案177轉印至主光罩層140。可藉由（例 如）各向異性地蝕刻主光罩層140來實現圖案轉印。參看圖 Ο 13 ’藉由充當蝕刻之光罩的層140使用各向異性蝕刻而將 圖案177轉印至基板11〇。 參看圖14A及圖14B，移除間隔片175及覆蓋基板110之 光罩層130及140。間距倍增線31〇形成於基板110中。在其 末端中之每一者處’線310橫向地接觸分離區塊320、 322 ° 參看圖15 ’使由線310及區塊320、322所界定之渠溝填 充有絕緣材料330(例如，氧化矽）以用於淺渠溝隔離應用。 諸如用於快閃記憶體之記憶體單元作用區可經界定於渠溝 之間且浮閘及控制閘極可形成於作用區之上。 作為形成浮閘及控制閘極之部分，用於形成浮閘及控制 閘極之層340之堆疊隨後形成於線31〇、絕緣材料33〇及區 塊320、322(圖14B)之上。應瞭解，層34〇之組成可跨越經 部分地製造之積體電路100而變化。舉例而言，在（例如）需 要浮閘與控制閘極兩者之一些區中，層34〇可包括適合於 形成此等閘極之層。在（例如）僅需要選擇閘極之其他區 137102.doc -20- 200937573 中，層340可包括如適合於形成選擇閘極之較少層。舉例 而言，對於形成選擇閘極，層34〇可包括在多晶矽層之上 的矽化物層，其覆蓋氧化物_氮化物氧化物（〇N〇)複合 層’該複合層覆蓋多晶發層。 參看圖16A，光罩層350形成於層3 40之堆疊之上。光罩 層350可為由（例如）光阻劑形成之可選擇性界定層35〇。參 看圖16B及圖16C，隨後圖案化層35〇，藉此形成狹長條帶 352至356。經圖案化之狹長條帶352至356可用以形成記憶 • 體裝置中之各種特徵。舉例而言，條帶352至355可用以形 成用於調節讀取沿線3 1 〇所形成之記憶體單元（其形成作用 區）及寫入至該等記憶體單元的選擇閘極。條帶356可用以 界定字線以及浮閘及控制閘極。 應瞭解，可在單一步驟（例如，藉由光微影）中或在多個 單獨步驟中形成條帶352至356，（例如）以增大密度，可藉 由間距倍增而形成條帶356。因而，本文參看圖3 a及圖3B 參 所描述之光罩層之堆疊可形成於層34〇之上。可接著如本 文參看圖3A至圖8B所論述來處理光罩層之堆疊。所得間 隔片迴圈可接著經受迴圈蝕刻，藉此形成條帶356。光罩 層350(圖16A)可隨後沈積於間隔片175之間及間隔片175之 上。接著（例如）藉由光微影（其中光罩層350由光阻劑形成） 而圖案化光罩層350 ’藉此形成條帶352至355(圖16B及圖 16C)。儘管為易於論述而未說明，但如本文中所論述，一 或多個額外光罩層可提供於光罩層350之間以促進將圖案 轉印至層340。舉例而言，ARC層可直接提供於光罩層35〇 137102.doc 200937573 之下方且非晶碳層可提供於ARC層與層340之間。此一系 列層將提供優勢且可如上文所述用於層13〇及14〇(圖3八至 圖 13) 〇 參看圖17A及圖17B，接著將光罩層350中之圖案轉印至 層340，藉此在彼等層中形成條帶342至346。條帶342至 346可對應於彼等層中之字線、浮閘、控制閘極及選擇閘 . 極。 應瞭解，摻雜（例如’用n型摻雜劑）線3 1〇之曝露部分及 © 半導體材料之區塊32〇、322以在條帶342至346之任一側上 在線310及區塊320、322中形成源極/汲極區域，在一些實 施例中，對於線310中之每一者，特徵32〇形成源極且特徵 342形成隔離電晶體之閘極。類似地，在線31〇之相對末端 上’對於線310中之每一者，特徵322形成源極且特徵343 形成額外隔離電晶體之閘極。 在隨後處理步驟中’接觸各種位元線及字線且將位元線 及字線連接至各種輔助電路以形成記憶體裝置。在一些實 m 一 施例中’可自高於位元線及字線之層進行接觸。另外，如 本文中所論述，至源極區域3 20、322之接點可分別電連接 至閘極342、343 ’以使得為達成操作之簡單性及可靠性而 將隔離電晶體之閘極及源極系接在一起。 圖18說明根據本發明之一些實施例的記憶體裝置400中 之反及快閃記憶體陣列的區塊。所說明之快閃記憶體陣列 包括位元線BL0至BLM及字線WL0至WLN。位元線BL0至 BLM在行方向上彼此平行延伸。字線WL0至WLN在列方向 137102.doc -22- 200937573 上彼此平行延伸。該反及快閃記憶體陣列亦包括用於選擇 位元線之選擇電晶體402、404。輔助邏輯及其他電路（未 圖示）使用位元線接點406而連接至位元線。選擇電晶體 402、404之列之閘極對應於特徵344、345(圖17B)。 每一位元線包括串聯耦接源極至汲極之浮閘電晶體串。 舉例而言，第二位元線BL1包括串聯連接之浮閘電晶體 • 110。同一列中單元之浮閘電晶體110的控制閘極耦接至同 一字線。浮閘電晶體110中之每一者形成儲存電荷（或缺少 ❿ 電荷）之記憶體單元，其中所儲存電荷之量可用以表示（例 如）一或多個狀態’且其中該一或多個狀態可表示一或多 個數位（例如，位元）之資料。藉由偵測電荷之缺少或存在 來讀取位元。 繼續參看圖18，使位元線BL0至BLM在其末端處共同分 流。隔離或選擇電晶體4 12、4 14藉由防止電流流動至位元 線之分流末端而使個別位元線彼此電隔離。分流末端對應 於區塊320及322(圖17B)且選擇電晶體412、414之閘極對 ® 應於特徵342、343(圖17B)。 應瞭解，每一對位元線（其亦可被視作半導體材料之迴 圈）可包括總共四個隔離電晶體。舉例而言，隔離電晶體 412a及412b構成接近迴圈之一末端的第一隔離電晶體及第 二隔離電晶體且隔離電晶體414a及414b構成接近迴圈之相 對末端的第三隔離電晶體及第四隔離電晶體。因此，一對 隔離電晶體可用以電隔離單一位元線，該對隔離電晶體係 藉由迴圈之大體平行、水平狹長部分而形成。隔離電晶體 137l02.doc •23- 200937573 隔離此等狹長部分中之一者的寬闊區域與此等狹長部分中 之另一者的寬闊區域。 如圖18中所說明，選擇電晶體412、414之源極/汲極區 域電繫接或連接至此等電晶體之閘極且以斷開狀態經偏 壓。在讀取及寫入循環期間，閘極及所繫接源極/汲極可 維持浮動或連接至接地（〇 V) ’藉此電隔離連接至隔離電晶 體41 2、414之所有位元線。在擦除操作期間，電晶體 412、414可處於"接通"狀態。然而，因為所有記憶體單元 0 經同時擦除，所以電晶體412、414之狀態係不相關的：無 需隔離個別位元線，因為對反及快閃記憶體區塊之所有單 元執行同一操作。 如上文所提，參看圖19，由經部分地製造之積體電路 100形成的經完全形成之積體電路1〇1可併入各種系統或裝 置中。舉例而言’可將積體電路1〇1用作儲存電子裝置1〇2 中之資料的記憶體，該電子裝置102具有電腦處理器103、 使用者介面104及電源1 〇5。此等電子裝置之實例包括電腦 ❹ 化裝置’其包括利用記憶體電路之任何裝置，諸如資料儲 存及擷取裝置（包括音樂、光及/或視訊裝置）。 應瞭解’所說明之實施例的各種修改係可能的。舉例而 言’儘管以用於將材料之迴圈共同分流之材料區塊來說 明，但在一些實施例中可省略該等區塊。在彼等實施例 中，接觸個別迴圈末端。 然而’區塊有利於簡化隔離電晶體之操作及改良製程結 果。藉由將所有迴圈系接在一起，排除對迴圈之個別接 137102.doc -24· 200937573 入’藉此簡化隔離電晶體之製造及操作。此外，區塊可藉 由促進將介電質沈積於渠溝3 12(圖14Β)中而改良製程結 果。已發現間距倍增迴圈之末端相對於迴圈之中間部分而 言可為相對薄的。亦已發現將介電質沈積於此等相對薄的 末端中可能為困難的且傾向於空隙形成。藉由用光罩材料 之區塊覆蓋末端來消除此等末端，已發現渠溝之填充可得 到改良’從而產生具有改良可靠性之積體電路。 在一些實施例中，可自材料之迴圈的一末端省略隔離電 晶體。舉例而言，在材料由於另一原因而被共同分流之情 形下，例如，在形成迴圈之線在一末端處全部系接至接地 之情形下，形成隔離電晶體以電隔離系接至接地之該末端 上的線可能為不必要的。然而，如上文所提，在迴圈之末 端處材料之區塊的形成具有改良由線所界定之渠溝之填充 的益處。結果，甚至在電隔離在一末端處不必要之情形 下，可能需要在兩個迴圈末端處形成區塊。 Ο 應瞭解，如本文中所使用，材料之”線，，無需僅在單一方 向上延伸穿過"線"之整個範圍。實情為，材料之"線，，為材 料之狹長延伸且可在材料之線的㈣《上f曲或另^ 變方向。 在本文中所描述之步驟中的任—者中，將圖案自 轉印至下伏層涉及在下伏層中形成大體對應於覆蓋 循覆的特徵，例如，下伏層中之線的路經將大體遵 紗覆蓋二線的路徑且下伏層中之其他特徵的位置將對 應於覆蓋層中之類似特徵的位置。然而，特徵之精確形狀 137102.doc -25- 200937573 及大小可自覆蓋層至下伏層而不同。舉例而言，視钱刻化 學性質及條件而定，形成轉印囷案之特徵的大小及該等特 徵之間的相對間距可相對於覆蓋層上之圖案而擴大或減 小，而仍類似於同一初始"圖案，，，如可自下文描述之實施 例中收縮第一抗蝕劑光罩之實例所見到。因此，即使特徵 之尺寸有一些改變，所轉印之圖案仍被認為係與初始圖案 相同之圖案。與此對比，在光罩特徵周圍形成間隔片可改 變圖案。 Φ 因此，自本文描述應瞭解，本發明包括各種實施例。舉 例而言，根據本發明之一些實施例，提供一種方法。該方 法包含提供具有由半導體材料形成之迴圈的基板。該迴圈 由在至少一迴圈末端處接合之一對大體平行、水平狹長部 分來界定。沿迴圈形成第一電晶體以電隔離狹長部分之第 一部分的寬闊區域與狹長部分之第二部分的寬闊區域。迴 圈之一部分形成第一電晶體之作用區。 根據本發明之其他實施例，提供一種用於形成積體電路 之製程。該製程包含提供覆蓋基板之複數個心轴。間隔片 提供於心轴之側壁處。相對於間隔片而選擇性地移除心 . 轴。光罩材料之層沈積於間隔片之上。光罩材料之層經圖 案化以形成光罩材料之第一及第二橫向分離區塊，第一區 塊接觸間隔片中之每-者的第一末端且第二區塊接觸間隔 片中之每一者的第二末端。將由間隔片以及第一區塊及第 二區塊所界定之第一圖案轉印至基板。 根據本發明之其他實施例，提供一種用於形成積體電路 137102.doc -26- 200937573 之製程。該製程包含提供覆蓋基板之第一光罩材料的複數 個狹長迴圈。第二光罩材料之層提供於迴圈之上。該層經 圖案化以形成第一光罩材料之區塊，該區塊接觸迴圈中之 每一者的一末端。將由迴圈及區塊所界定之第一圖案轉印 至基板。半導體材料之層隨後形成於基板之上。光罩材料 之另一層形成於半導體材料之上。另一層經圖案化以形成 延伸跨越迴圈中之每一者且與其接觸之光罩材料之一或多 個條帶。將由該等條帶所界定之第二圖案轉印至半導體材 ® 料之層以形成半導體材料之條帶。半導體材料之條帶電連 接至由第二光罩材料之區塊所界定的基板特徵。 根據本發明之其他實施例，提供一種積體電路。該積體 電路包含半導體材料之複數個間隔開的線。半導體材料之 第一區塊安置於與半導體材料之線相同的層上；且接觸狹 長條帶中之每一者的第一末端。沿半導鱧材料之線安置第 一複數個電晶體閘極。該第一複數個電晶體閘極電連接至 第一區塊。 ® 根據本發明之其他實施例’提供—種包含積體電路之電 裝置。該積體電路包含半導體材料之複數個間隔開的線。 使線之所有第一末端電互連且使線之所有相對末端電互 連。提供用於防止電流自線之中間部分流動至第一末端的 構件。 熟習此項技術者亦應瞭解，在不脫離本發明之範疇的情 況下，可對上文所描述之方法及結構進行各種省略、添加 及修改。所有此等修改及改變意欲屬於由附加申請專利範 137102.doc •27· 200937573 圍所界定的本發明之範疇。 【圖式簡單說明】 圖1A至圖1F為根據先前技術間距加倍方法之用於形成 導電線之一系列光罩圖案的示意性橫截面侧視圖。 圖2為根據本發明之實施例之經部分地形成之積體電路 的不意性俯視平面圖。 • 圖3 A及圖3B為根據本發明之實施例之圖2之經部分地形 成之積體電路的示意性橫截面侧視圖及俯視平面圖。 © 圖4A及圖4B為根據本發明之實施例的在積體電路之陣 列區域中形成光阻層中之線後圖3A及圖3B之經部分地形 成之積體電路的示意性橫截面側視圖及俯視平面圖。 圖5A及圖5B為根據本發明之實施例的在加寬光阻層中 之線之間的間隔後圖4 A及圖4B之經部分地形成之積禮電 路的示意性橫截面侧視圖及俯視平面圖。 圖ό為根據本發明之實施例的在沈積間隔片材料之層後 圖5Α及圖5Β之經部分地形成之積體電路的示意性橫截面 ® 側視圖。 圖7Α及圖7Β為根據本發明之實施例的在間隔片蝕刻後 . 圖6之經部分地形成之積體電路的示意性橫截面側視圖及 俯視平面圖。 圖8Α及圖8Β為根據本發明之實施例的在移除臨時層之 剩餘部分以將間隔片之圖案留在積體電路之陣列區域中後 圖7Α及圖7Β之經部分地形成之積體電路的示意性橫截面 侧視圖及俯視平面圖。 137102.doc -28 · 200937573 圖9A及圖9B為根據本發明之實施例的在將光阻劑沈積 於間隔片之間及間隔片之上後圖8A及圖8B之經部分地形 成之積體電路的示意性橫截面側視圖及俯視平面圖。 圖10A及圖10B為根據本發明之實施例的在形成光阻劑 中之圖案後圖9A及圖9B之經部分地形成之積體電路的示 意性橫截面側視圖及俯視平面圖》 圖11為根據本發明之實施例的在將由經圖案化之光阻劑 及間隔片所界定之組合圖案轉印至下伏硬光罩層後圖丨〇 A 〇 及圖10B之經部分地形成之積體電路的示意性橫截面側視 圖。 圖12為根據本發明之實施例的在將組合圖案轉印至主光 罩層後圖11之經部分地形成之積體電路的示意性橫截面側 視圖。 圖13為根據本發明之實施例的在將組合圖案轉印至下伏 基板後圖12之經部分地形成之積體電路的示意性橫截面侧 視圖。 圖14 A及圖14B為根據本發明之實施例的在將圖案轉印 至基板中且移除覆蓋基板之硬光罩層後圖13之經部分地形 • 成之積體電路的示意性橫截面侧視圖及俯視圖。 圖15為根據本發明之實施例的在使渠溝填充有介電質及 形成對應於閘極堆疊之一系列層後圖14A及圖14B之經部 分地形成之積體電路的示意性橫截面側視圖。 圖16A、圖ι6Β及圖16C為根據本發明之實施例的在沈積 及圖案化光阻層後圖15之經部分地形成之積體電路的示意 137102.doc -29- 200937573 性橫截面侧視圖及俯視平面圖。 圖17A及圖17B為根據本發明之實施例的在將圖案自光 阻層轉印至該系列閘極堆疊層後圖丨6A及圖16B之經部分 地形成之積體電路的示意性橫截面侧視圖及俯視平面圖。 圖18為根據本發明之實施例之反及快閃記憶體裝置之記 憶體單元陣列的示意圖。 圖19為根據本發明之實施例說明包括記憶體裝置之電子 裝置的系統方塊圖。 ❹ 【主要元件符號說明】 10 光阻線 20 可消耗材料之層 30 基板 40 位置固持器/心軸 50 間隔片材料之層 60 間隔片 70 水平表面 80 水平表面 100 積體電路 101 積體電路 102 中央區域/陣列/電子裝置 103 電腦處理器 104 周邊區域/周邊/使用者介面 105 電源 110 基板/浮閘電晶體 137102.doc 200937573 120 光罩層/光可界定層 122 間隔/渠溝 122a 間隔 124 光可界定材料特徵/光阻線 124a 線 130 硬光罩層/蝕刻終止層 140 主光罩層 150 硬光罩層 Φ 170 間隔片材料之層/間隔片層 175 間隔片 177 圖案 180 水平表面 200 光阻層/光可界定層 210 光罩材料區塊 212 光罩材料區塊 310 間距倍增線 ® 312 渠溝 320 區塊/源極區域/特徵 . 322 區塊/源極區域/特徵 330 絕緣材料 340 層 342 條帶/特徵/閘極 343 條帶/特徵/閘極 344 條帶/特徵 137102.doc -31 - 200937573
345 條帶/特徵 346 條帶 350 光罩層/可選擇性界定層 352 狹長條帶 353 狹長條帶 354 狹長條帶 355 狹長條帶 356 狹長條帶 400 記憶體裝置 402 選擇電晶體 404 選擇電晶體 406 位元線接點 412 隔離或選擇電晶體 412a 隔離電晶體 412b 隔離電晶體 414 隔離或選擇電晶體 414a 隔離電晶體 414b 隔離電晶體 BLO至 BLM 位元線 WLO至 WLN 字線 137102.doc -32·

Claims (1)

  1. 200937573 十、申請專利範圍： 1· 一種方法，其包含： 提供一具有一由半導體材料形成之迴圈的基板，該迴 圈由在至少一迴圈末端處接合之一對大體平行、水平狹 長部分來界定；及 沿該迴圈形成一第一電晶體以電隔離該等狹長部分之 一第一部分的一寬闊區域與該等狹長部分之一第二部分 的一寬闊區域’其中該迴圈之一部分形成該第一電晶體 P 之一作用區。 2. 如請求項1之方法，其中該第一電晶體係沿該第一狹長 部分經安置，其進一步包含沿該第二狹長部分形成一第 二電晶體’該迴圈之一部分形成該第二電晶體之一作用 區’其中該第一電晶體及該第二電晶體係接近該迴圈末 端經安置。 3. 如請求項2之方法，其中在該迴圈末端之一相對末端處 接合該等狹長部分，其進一步包含沿接近該迴圈末端之 0 該第一狹長部分形成一第三電晶體及沿接近該相對末端 之該第二狹長部分形成一第四電晶體。 4. 如請求項1之方法，其中提供具有該迴圈之該基板包 含：使用間距倍增來形成該迴圈。 5. 如請求項4之方法，其中使用間距倍增來形成該迴圈包 含： 在該基板之上形成一心軸； 在該心軸之側壁上形成一間隔片； 137102.doc 200937573 移除該等心轴以留下獨立間隔片之一圖案；及 姓刻一由該等獨立間隔片所界定之圖案至-包含該半 導體材料之層中。 6. 如請求項1之方法，其中提供具有該迴圈之該基板包 含：提供半導體材料之複數個線，其中該等線在該迴圈 末端處各自鄰接於半導體材料之一區塊。 如”月求項1之方法’其中形成該第一電晶體包含掺雜該 作用區之任一侧以形成源極/沒極區域。 ❹ 8. 如°月求項7之方法’其中形成該第-電晶體包含直接在 該迴圈之上形成一電晶體閘極，該閘極界定在其下方之 該作用區域。 9.如。月纟項8之方法，纟中該迴圈末端為一源極區域且其 中形成該第一電晶體包含使該源極區域及該閘極共同分 流。 10· —種用於形成一積體電路之製程其包含： &供覆蓋一基板之複數個心轴，· 在該等心轴之側壁處提供間隔片； 相對於該等間隔片而選擇性地移除該等心轴； 將光罩材料之一層沈積於該等間隔片之上； 圖案化光罩材料之該層以形成該光罩材料之第一及第 二橫向分離區塊，該第一區塊接觸該等間隔片中之每一 者的—第一末端且該第二區塊接觸該等間隔片中之每一 者的—第二末端；及 將—由該等間隔片以及該第一區塊及該第二區塊所界 137102.doc 200937573 定之第一圖案轉印至該基板。 11. * 12. ❿ 13. ❿ 14. 15. 如請求項1G之製程，其中提供複數個心轴包含： 提供一覆蓋一臨時層之光阻層； 圖案化該光阻層以形成光阻特徵；及 修整該等光阻特徵，其中該等經修整之光 該等心軸。 风化成 如睛求項1G之製程，其中在該等心軸之側壁處提 片包含： 司& 將間隔片材料之一層毯覆性沈積於該等光阻特徵 上；及 *之 自水平表面移除該間隔片材料以在該等光阻特徵之側 壁上界定間隔片。 如β求項10之製程，其中將由該等間隔片以及該第—區 塊及該第二區塊所界定之該第一圖案轉印至該基板包 含： 將由該等間隔片以及該第一區塊及該第二區塊所界定 之該第一圖案轉印至一硬光罩層；及 將該第一圖案自該硬光罩層轉印至該基板。 如請求項13之製程，其進一步包含： 在該等間隔片與該硬光罩層之間的一層上提供一或多 個額外硬光罩層；及 在將該第一圖案轉印至該硬光罩層之前將該第一圖案 轉印至該一或多個額外硬光罩層。 如請求項13之製程，其中該硬光罩層由非晶碳形成。 137102.doc 200937573 16. 如請求項ι〇之製程，其中將光罩材料之一層沈積於該等 間隔片之上包含沈積一光阻層。 17. —種用於形成一積體電路之製程，其包含： 提供覆蓋一基板之一第一光罩材料的複數個狹長迴圈； 在該等迴圈之上提供一第二光罩材料之一層； 圖案化該層以形成該第二光罩材料之一區塊，該區塊 接觸該等迴圈中之每一者的一末端； 將一由該等迴圈及該區塊所界定之第一圖案轉印至該 基板； 將半導體材料之一層隨後形成於該基板之上； 在該半導體材料之上形成光罩材料之一另一層； 圖案化該另一層以形成延伸跨越該等迴圈中之每一者 且與其接觸之光罩材料的一或多個條帶； 將一由該等條帶所界定之第二圖案轉印至半導體材料 之該層以形成半導體材料之條帶；及 二光罩材料之 電連接半導體材料之該等條帶與由該第二 該區塊所界定的基板特徵。
    區域。 心一電晶體 —源極/汲極
    I9.如請求項17之製程， 裝置之位元線。 20·如請求項19之製程，其中轉印該第 裝置之字線。 二圖案界定該記憶體 137102.doc -4. 200937573 2H=7之製程’其中該積體電路為-快閃記憶體電 電路之：印該第一圖案及該第二圖案在該快閃記憶體 : 列區域中界定浮閘電晶體。 路17之製程，其中圖案化該層在該快閃記憶體電 周邊區域中界定特徵。 23, 一種積體電路，其包含·· 半導體材料之複數個間隔開的線； 該半導體材料之一第一丙袖. ❹ 第£塊，其在一與半導體材料之 該等線相同之層上且接觸狹長條帶中之每—者的一第一 末端，及 一第-複數個電晶趙閉極，其沿半導趙材料之該等線經 女置’該第一複數個電晶體閘極電連接至該第一區塊。 24.如請求項23之積體電路，其進一步包含： 該半導體材料之-第二區塊，其在一與該等狭長條帶 相同之層上且接觸半導體材料之該等線的一第二末端；及 第二複數個電晶體問極，其沿半導體材料之該等線經 安置’該第二複數個電晶體閉極電連接至該第二區塊。 25·如請求項23之積體電路，其中該第-區塊形成包含該第 一區塊及該第一複數個雷S胁& 後双调電日日體閘極之第一複數個電晶體 的一第一源極/沒極’且其中該第二區塊形成包含該第二 區塊及該第二複數個雷^日骑_ 仪双1因1：日日體閘極之第二複數個電晶體的 一第二源極/汲極。 26•如請求項23之㈣電路’其中半導體材料之該等線構成 一記憶體裝置之位元線。 137102.doc 200937573 27. 如請求項26之積體電路，其中該第一複數個電晶體閘極 構成一記憶體裝置之字線之部分。 28. —種包含一積體電路之電裝置，該積體電路包含： 半導體材料之複數個間隔開的線，其中該等線之 一第一末端電互連且該等線之所有一相對末端電互連；及 一用於防止電流自該等線之一中間部分流動至該第一 末端的構件。 參 29. 如請求項28之電裝置，其中該等線界定一記憶體陣列中 之記憶體單元。 30. 如請求項29之電裝置，其中該積體電路為一快閃記情體 裝置。 ^ 31. 如請求項28之電裝置，其中該用於防止電流流動之構件 包含： 接近該第一末端之電晶體，其中該等線形成該等電晶 體之作用區，且其中半導體之一區塊在該第一末端處電 連接該等線，其中半導體材料之該區塊形成該等電晶體 ® 之源極/汲極區域。 32.如喷求項28之電裝置，其進一步包含一用於防止電流自 • 該等線之一中間部分流動至第二末端的另一構件。 33·如請求項32之電裝置，其中該另一構件包含： 接近該第二末端之電晶體，其中該等線形成該等電晶 體之作用區，且其中半導體之一區塊在該第二末端處電 連接該等線，其中半導體材料之該區塊形成該等電晶體 之源極/汲極區域。 137102.doc
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JP (3) JP5561485B2 (zh)
KR (1) KR101603800B1 (zh)
CN (2) CN103904085B (zh)
TW (1) TWI503924B (zh)
WO (1) WO2009079517A2 (zh)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US8980756B2 (en) * 2007-07-30 2015-03-17 Micron Technology, Inc. Methods for device fabrication using pitch reduction
US8481417B2 (en) 2007-08-03 2013-07-09 Micron Technology, Inc. Semiconductor structures including tight pitch contacts and methods to form same
US7790531B2 (en) 2007-12-18 2010-09-07 Micron Technology, Inc. Methods for isolating portions of a loop of pitch-multiplied material and related structures
US8030218B2 (en) 2008-03-21 2011-10-04 Micron Technology, Inc. Method for selectively modifying spacing between pitch multiplied structures
JP2009295785A (ja) * 2008-06-05 2009-12-17 Toshiba Corp 半導体装置の製造方法
US8076208B2 (en) 2008-07-03 2011-12-13 Micron Technology, Inc. Method for forming transistor with high breakdown voltage using pitch multiplication technique
JP5665289B2 (ja) 2008-10-29 2015-02-04 株式会社日立国際電気 半導体装置の製造方法、基板処理方法および基板処理装置
KR101045090B1 (ko) * 2008-11-13 2011-06-29 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
US8492282B2 (en) 2008-11-24 2013-07-23 Micron Technology, Inc. Methods of forming a masking pattern for integrated circuits
KR101077453B1 (ko) * 2009-03-31 2011-10-26 주식회사 하이닉스반도체 반도체 소자의 패턴 형성 방법
JP4982582B2 (ja) * 2010-03-31 2012-07-25 株式会社東芝 マスクの製造方法
KR101150639B1 (ko) * 2010-06-17 2012-07-03 에스케이하이닉스 주식회사 반도체 소자의 패턴 형성 방법
US8764999B2 (en) * 2010-11-23 2014-07-01 Tokyo Electron Limited Sidewall image transfer pitch doubling and inline critical dimension slimming
KR20120062385A (ko) * 2010-12-06 2012-06-14 에스케이하이닉스 주식회사 반도체 메모리 소자의 형성방법
US8536674B2 (en) 2010-12-20 2013-09-17 General Electric Company Integrated circuit and method of fabricating same
US9525007B2 (en) * 2010-12-28 2016-12-20 Micron Technology, Inc. Phase change memory device with voltage control elements
TWI473205B (zh) * 2011-11-24 2015-02-11 Powerchip Technology Corp 接觸窗開口的形成方法
US8802510B2 (en) * 2012-02-22 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for controlling line dimensions in spacer alignment double patterning semiconductor processing
US8889561B2 (en) 2012-12-10 2014-11-18 Globalfoundries Inc. Double sidewall image transfer process
KR102059183B1 (ko) 2013-03-07 2019-12-24 삼성전자주식회사 반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치
JP6091940B2 (ja) * 2013-03-11 2017-03-08 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム
US9177797B2 (en) * 2013-12-04 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Lithography using high selectivity spacers for pitch reduction
US9029263B1 (en) * 2013-12-12 2015-05-12 Texas Instruments Incorporated Method of printing multiple structure widths using spacer double patterning
KR102290460B1 (ko) * 2014-08-25 2021-08-19 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9324619B2 (en) * 2014-08-25 2016-04-26 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
JP6382055B2 (ja) * 2014-10-07 2018-08-29 東京エレクトロン株式会社 被処理体を処理する方法
US9673055B2 (en) 2015-02-04 2017-06-06 Globalfoundries Inc. Method for quadruple frequency FinFETs with single-fin removal
US9882028B2 (en) * 2016-06-29 2018-01-30 International Business Machines Corporation Pitch split patterning for semiconductor devices
KR102303129B1 (ko) * 2016-10-20 2021-09-15 도쿄엘렉트론가부시키가이샤 비아 투 그리드 패터닝의 오버레이 오류를 감소시키기 위한 방법
EP3419047A1 (en) * 2017-06-22 2018-12-26 IMEC vzw A method for patterning a target layer
CN110581066A (zh) * 2018-06-07 2019-12-17 长鑫存储技术有限公司 多倍掩膜层的制作方法
CN110767538A (zh) * 2018-07-26 2020-02-07 长鑫存储技术有限公司 版图结构以及半导体集成电路器件的形成方法
US11011581B2 (en) * 2019-06-10 2021-05-18 Western Digital Technologies, Inc. Multi-level loop cut process for a three-dimensional memory device using pitch-doubled metal lines

Family Cites Families (240)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5748237Y2 (zh) 1978-12-28 1982-10-22
US4234362A (en) 1978-11-03 1980-11-18 International Business Machines Corporation Method for forming an insulator between layers of conductive material
JPS5748237A (en) 1980-09-05 1982-03-19 Nec Corp Manufacture of 2n doubling pattern
US4508579A (en) 1981-03-30 1985-04-02 International Business Machines Corporation Lateral device structures using self-aligned fabrication techniques
US4432132A (en) 1981-12-07 1984-02-21 Bell Telephone Laboratories, Incorporated Formation of sidewall oxide layers by reactive oxygen ion etching to define submicron features
US4419809A (en) 1981-12-30 1983-12-13 International Business Machines Corporation Fabrication process of sub-micrometer channel length MOSFETs
DE3242113A1 (de) 1982-11-13 1984-05-24 Ibm Deutschland Gmbh, 7000 Stuttgart Verfahren zur herstellung einer duennen dielektrischen isolation in einem siliciumhalbleiterkoerper
US4716131A (en) 1983-11-28 1987-12-29 Nec Corporation Method of manufacturing semiconductor device having polycrystalline silicon layer with metal silicide film
US4648937A (en) 1985-10-30 1987-03-10 International Business Machines Corporation Method of preventing asymmetric etching of lines in sub-micrometer range sidewall images transfer
GB8528967D0 (en) 1985-11-25 1986-01-02 Plessey Co Plc Semiconductor device manufacture
DE3682395D1 (de) * 1986-03-27 1991-12-12 Ibm Verfahren zur herstellung von seitenstrukturen.
US4778922A (en) 1986-06-17 1988-10-18 Hoechst Celanese Corporation Process for producing N,O-diacetyl-6-amino-2-naphthol
US5514885A (en) 1986-10-09 1996-05-07 Myrick; James J. SOI methods and apparatus
JPS63302252A (ja) 1987-05-30 1988-12-09 Nitto Kohki Co Ltd 液体加熱貯留装置
JPS6435916A (en) 1987-07-31 1989-02-07 Hitachi Ltd Formation of fine pattern
JPS6435916U (zh) 1987-08-28 1989-03-03
US4838991A (en) 1987-10-30 1989-06-13 International Business Machines Corporation Process for defining organic sidewall structures
US4776922A (en) 1987-10-30 1988-10-11 International Business Machines Corporation Formation of variable-width sidewall structures
US5328810A (en) 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
JPH0414255A (ja) * 1990-05-07 1992-01-20 Toshiba Corp Ｍｏｓ型半導体装置
US5013680A (en) 1990-07-18 1991-05-07 Micron Technology, Inc. Process for fabricating a DRAM array having feature widths that transcend the resolution limit of available photolithography
WO1992002044A1 (en) 1990-07-18 1992-02-06 Seiko Epson Corporation Semiconductor device
US5053105A (en) 1990-07-19 1991-10-01 Micron Technology, Inc. Process for creating an etch mask suitable for deep plasma etches employing self-aligned silicidation of a metal layer masked with a silicon dioxide template
DE4034612A1 (de) 1990-10-31 1992-05-07 Huels Chemische Werke Ag Verfahren zur herstellung von methacryloxy- oder acryloxygruppen enthaltenden organosilanen
IT1243919B (it) 1990-11-20 1994-06-28 Cons Ric Microelettronica Procedimento per l'ottenimento di solchi submicrometrici planarizzati in circuiti integrati realizzati con tecnologia ulsi
JP3098786B2 (ja) 1991-04-05 2000-10-16 株式会社日立製作所 半導体集積回路装置
JPH05343370A (ja) 1992-06-10 1993-12-24 Toshiba Corp 微細パタ−ンの形成方法
US5330879A (en) 1992-07-16 1994-07-19 Micron Technology, Inc. Method for fabrication of close-tolerance lines and sharp emission tips on a semiconductor wafer
DE4236609A1 (de) 1992-10-29 1994-05-05 Siemens Ag Verfahren zur Erzeugung einer Struktur in der Oberfläche eines Substrats
US5407785A (en) 1992-12-18 1995-04-18 Vlsi Technology, Inc. Method for generating dense lines on a semiconductor wafer using phase-shifting and multiple exposures
US5470661A (en) 1993-01-07 1995-11-28 International Business Machines Corporation Diamond-like carbon films from a hydrocarbon helium plasma
US6042998A (en) 1993-09-30 2000-03-28 The University Of New Mexico Method and apparatus for extending spatial frequencies in photolithography images
KR0122315B1 (ko) 1993-12-27 1997-11-26 김주용 고집적 반도체 소자의 미세패턴 형성방법
KR950034748A (ko) 1994-05-30 1995-12-28 김주용 포토레지스트 패턴 형성방법
KR970007173B1 (ko) 1994-07-14 1997-05-03 현대전자산업 주식회사 미세패턴 형성방법
JPH0855920A (ja) * 1994-08-15 1996-02-27 Toshiba Corp 半導体装置の製造方法
JPH0855908A (ja) 1994-08-17 1996-02-27 Toshiba Corp 半導体装置
US5600153A (en) 1994-10-07 1997-02-04 Micron Technology, Inc. Conductive polysilicon lines and thin film transistors
TW366367B (en) 1995-01-26 1999-08-11 Ibm Sputter deposition of hydrogenated amorphous carbon film
US5795830A (en) 1995-06-06 1998-08-18 International Business Machines Corporation Reducing pitch with continuously adjustable line and space dimensions
KR100190757B1 (ko) 1995-06-30 1999-06-01 김영환 모스 전계 효과 트랜지스터 형성방법
JP3393286B2 (ja) 1995-09-08 2003-04-07 ソニー株式会社 パターンの形成方法
US5789320A (en) 1996-04-23 1998-08-04 International Business Machines Corporation Plating of noble metal electrodes for DRAM and FRAM
TW329539B (en) * 1996-07-05 1998-04-11 Mitsubishi Electric Corp The semiconductor device and its manufacturing method
JP3164026B2 (ja) 1996-08-21 2001-05-08 日本電気株式会社 半導体装置及びその製造方法
US5753548A (en) * 1996-09-24 1998-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method for preventing fluorine outgassing-induced interlevel dielectric delamination on P-channel FETS
US5998256A (en) 1996-11-01 1999-12-07 Micron Technology, Inc. Semiconductor processing methods of forming devices on a substrate, forming device arrays on a substrate, forming conductive lines on a substrate, and forming capacitor arrays on a substrate, and integrated circuitry
US6395613B1 (en) 2000-08-30 2002-05-28 Micron Technology, Inc. Semiconductor processing methods of forming a plurality of capacitors on a substrate, bit line contacts and method of forming bit line contacts
US5895740A (en) 1996-11-13 1999-04-20 Vanguard International Semiconductor Corp. Method of forming contact holes of reduced dimensions by using in-situ formed polymeric sidewall spacers
TW365691B (en) 1997-02-05 1999-08-01 Samsung Electronics Co Ltd Method for etching Pt film of semiconductor device
KR100231134B1 (ko) 1997-06-14 1999-11-15 문정환 반도체장치의 배선 형성 방법
KR200173196Y1 (ko) 1997-06-19 2000-03-02 에릭 발리베 모터의 브러시홀더
JP3519583B2 (ja) * 1997-09-19 2004-04-19 株式会社東芝 不揮発性半導体記憶装置およびその製造方法
US6063688A (en) 1997-09-29 2000-05-16 Intel Corporation Fabrication of deep submicron structures and quantum wire transistors using hard-mask transistor width definition
KR19990027887A (ko) 1997-09-30 1999-04-15 윤종용 스페이서를 이용한 반도체장치의 미세 패턴 형성방법
KR100247862B1 (ko) 1997-12-11 2000-03-15 윤종용 반도체 장치 및 그 제조방법
US6143476A (en) 1997-12-12 2000-11-07 Applied Materials Inc Method for high temperature etching of patterned layers using an organic mask stack
US6291334B1 (en) 1997-12-19 2001-09-18 Applied Materials, Inc. Etch stop layer for dual damascene process
US6004862A (en) 1998-01-20 1999-12-21 Advanced Micro Devices, Inc. Core array and periphery isolation technique
JP2975917B2 (ja) 1998-02-06 1999-11-10 株式会社半導体プロセス研究所 半導体装置の製造方法及び半導体装置の製造装置
US5933725A (en) 1998-05-27 1999-08-03 Vanguard International Semiconductor Corporation Word line resistance reduction method and design for high density memory with relaxed metal pitch
US6020255A (en) 1998-07-13 2000-02-01 Taiwan Semiconductor Manufacturing Company Dual damascene interconnect process with borderless contact
US6245662B1 (en) 1998-07-23 2001-06-12 Applied Materials, Inc. Method of producing an interconnect structure for an integrated circuit
US6071789A (en) 1998-11-10 2000-06-06 Vanguard International Semiconductor Corporation Method for simultaneously fabricating a DRAM capacitor and metal interconnections
FR2786776B1 (fr) * 1998-12-07 2001-02-16 Clariant France Sa Compositions silico-acryliques, procede de preparation et application a l'obtention de revetements resistant a l'abrasion et aux rayures
US6204187B1 (en) 1999-01-06 2001-03-20 Infineon Technologies North America, Corp. Contact and deep trench patterning
US6211044B1 (en) 1999-04-12 2001-04-03 Advanced Micro Devices Process for fabricating a semiconductor device component using a selective silicidation reaction
JP2000307084A (ja) 1999-04-23 2000-11-02 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6110837A (en) 1999-04-28 2000-08-29 Worldwide Semiconductor Manufacturing Corp. Method for forming a hard mask of half critical dimension
US6136662A (en) 1999-05-13 2000-10-24 Lsi Logic Corporation Semiconductor wafer having a layer-to-layer alignment mark and method for fabricating the same
JP2000357736A (ja) 1999-06-15 2000-12-26 Toshiba Corp 半導体装置及びその製造方法
KR100727901B1 (ko) 1999-07-10 2007-06-14 삼성전자주식회사 마이크로 스케듈링 방법 및 운영체제 커널 장치
JP2001077196A (ja) 1999-09-08 2001-03-23 Sony Corp 半導体装置の製造方法
US6362057B1 (en) 1999-10-26 2002-03-26 Motorola, Inc. Method for forming a semiconductor device
US6582891B1 (en) 1999-12-02 2003-06-24 Axcelis Technologies, Inc. Process for reducing edge roughness in patterned photoresist
US6573030B1 (en) 2000-02-17 2003-06-03 Applied Materials, Inc. Method for depositing an amorphous carbon layer
US6967140B2 (en) 2000-03-01 2005-11-22 Intel Corporation Quantum wire gate device and method of making same
US6297554B1 (en) 2000-03-10 2001-10-02 United Microelectronics Corp. Dual damascene interconnect structure with reduced parasitic capacitance
US6423474B1 (en) 2000-03-21 2002-07-23 Micron Technology, Inc. Use of DARC and BARC in flash memory processing
JP3805603B2 (ja) 2000-05-29 2006-08-02 富士通株式会社 半導体装置及びその製造方法
US6632741B1 (en) 2000-07-19 2003-10-14 International Business Machines Corporation Self-trimming method on looped patterns
US6455372B1 (en) 2000-08-14 2002-09-24 Micron Technology, Inc. Nucleation for improved flash erase characteristics
US6348380B1 (en) 2000-08-25 2002-02-19 Micron Technology, Inc. Use of dilute steam ambient for improvement of flash devices
SE517275C2 (sv) 2000-09-20 2002-05-21 Obducat Ab Sätt vid våtetsning av ett substrat
US6335257B1 (en) 2000-09-29 2002-01-01 Vanguard International Semiconductor Corporation Method of making pillar-type structure on semiconductor substrate
US6667237B1 (en) 2000-10-12 2003-12-23 Vram Technologies, Llc Method and apparatus for patterning fine dimensions
US6534243B1 (en) 2000-10-23 2003-03-18 Advanced Micro Devices, Inc. Chemical feature doubling process
US6926843B2 (en) 2000-11-30 2005-08-09 International Business Machines Corporation Etching of hard masks
US6664028B2 (en) 2000-12-04 2003-12-16 United Microelectronics Corp. Method of forming opening in wafer layer
JP2002208646A (ja) * 2001-01-10 2002-07-26 Toshiba Corp 半導体装置、半導体装置の製造方法
JP3406302B2 (ja) 2001-01-16 2003-05-12 株式会社半導体先端テクノロジーズ 微細パターンの形成方法、半導体装置の製造方法および半導体装置
JP2002280463A (ja) * 2001-03-16 2002-09-27 Toshiba Corp 半導体装置及びその製造方法
US6740594B2 (en) 2001-05-31 2004-05-25 Infineon Technologies Ag Method for removing carbon-containing polysilane from a semiconductor without stripping
US6960806B2 (en) 2001-06-21 2005-11-01 International Business Machines Corporation Double gated vertical transistor with different first and second gate materials
US6522584B1 (en) 2001-08-02 2003-02-18 Micron Technology, Inc. Programming methods for multi-level flash EEPROMs
US6744094B2 (en) 2001-08-24 2004-06-01 Micron Technology Inc. Floating gate transistor with horizontal gate layers stacked next to vertical body
TW497138B (en) 2001-08-28 2002-08-01 Winbond Electronics Corp Method for improving consistency of critical dimension
DE10142590A1 (de) 2001-08-31 2003-04-03 Infineon Technologies Ag Verfahren zur Seitenwandverstärkung von Resiststrukturen und zur Herstellung von Strukturen mit reduzierter Strukturgröße
US7045383B2 (en) 2001-09-19 2006-05-16 BAE Systems Information and Ovonyx, Inc Method for making tapered opening for programmable resistance memory element
JP2003133437A (ja) 2001-10-24 2003-05-09 Hitachi Ltd 半導体装置の製造方法および半導体装置
US7226853B2 (en) 2001-12-26 2007-06-05 Applied Materials, Inc. Method of forming a dual damascene structure utilizing a three layer hard mask structure
TW576864B (en) 2001-12-28 2004-02-21 Toshiba Corp Method for manufacturing a light-emitting device
US6638441B2 (en) 2002-01-07 2003-10-28 Macronix International Co., Ltd. Method for pitch reduction
DE10204688C1 (de) 2002-02-06 2003-10-09 Infineon Technologies Ag Speicherbaustein mit verbesserten elektrischen Eigenschaften
DE10207131B4 (de) 2002-02-20 2007-12-20 Infineon Technologies Ag Verfahren zur Bildung einer Hartmaske in einer Schicht auf einer flachen Scheibe
US6620715B1 (en) 2002-03-29 2003-09-16 Cypress Semiconductor Corp. Method for forming sub-critical dimension structures in an integrated circuit
JP2003297957A (ja) * 2002-04-05 2003-10-17 Mitsubishi Electric Corp 半導体装置及び半導体装置の製造方法
US6759180B2 (en) 2002-04-23 2004-07-06 Hewlett-Packard Development Company, L.P. Method of fabricating sub-lithographic sized line and space patterns for nano-imprinting lithography
US6992925B2 (en) 2002-04-26 2006-01-31 Kilopass Technologies, Inc. High density semiconductor memory cell and memory array using a single transistor and having counter-doped poly and buried diffusion wordline
US20030207584A1 (en) 2002-05-01 2003-11-06 Swaminathan Sivakumar Patterning tighter and looser pitch geometries
US6951709B2 (en) 2002-05-03 2005-10-04 Micron Technology, Inc. Method of fabricating a semiconductor multilevel interconnect structure
US6602779B1 (en) 2002-05-13 2003-08-05 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming low dielectric constant damascene structure while employing carbon doped silicon oxide planarizing stop layer
US6703312B2 (en) 2002-05-17 2004-03-09 International Business Machines Corporation Method of forming active devices of different gatelengths using lithographic printed gate images of same length
US6818141B1 (en) 2002-06-10 2004-11-16 Advanced Micro Devices, Inc. Application of the CVD bilayer ARC as a hard mask for definition of the subresolution trench features between polysilicon wordlines
US6734107B2 (en) 2002-06-12 2004-05-11 Macronix International Co., Ltd. Pitch reduction in semiconductor fabrication
US6548385B1 (en) 2002-06-12 2003-04-15 Jiun-Ren Lai Method for reducing pitch between conductive features, and structure formed using the method
US6559017B1 (en) 2002-06-13 2003-05-06 Advanced Micro Devices, Inc. Method of using amorphous carbon as spacer material in a disposable spacer process
KR100476924B1 (ko) 2002-06-14 2005-03-17 삼성전자주식회사 반도체 장치의 미세 패턴 형성 방법
US6924191B2 (en) 2002-06-20 2005-08-02 Applied Materials, Inc. Method for fabricating a gate structure of a field effect transistor
WO2004003977A2 (en) 2002-06-27 2004-01-08 Advanced Micro Devices, Inc. Method of defining the dimensions of circuit elements by using spacer deposition techniques
US6689695B1 (en) 2002-06-28 2004-02-10 Taiwan Semiconductor Manufacturing Company Multi-purpose composite mask for dual damascene patterning
US6835663B2 (en) 2002-06-28 2004-12-28 Infineon Technologies Ag Hardmask of amorphous carbon-hydrogen (a-C:H) layers with tunable etch resistivity
US6500756B1 (en) 2002-06-28 2002-12-31 Advanced Micro Devices, Inc. Method of forming sub-lithographic spaces between polysilicon lines
US20040018738A1 (en) 2002-07-22 2004-01-29 Wei Liu Method for fabricating a notch gate structure of a field effect transistor
US6913871B2 (en) 2002-07-23 2005-07-05 Intel Corporation Fabricating sub-resolution structures in planar lightwave devices
US6764949B2 (en) 2002-07-31 2004-07-20 Advanced Micro Devices, Inc. Method for reducing pattern deformation and photoresist poisoning in semiconductor device fabrication
US6800930B2 (en) 2002-07-31 2004-10-05 Micron Technology, Inc. Semiconductor dice having back side redistribution layer accessed using through-silicon vias, and assemblies
US6673684B1 (en) 2002-07-31 2004-01-06 Advanced Micro Devices, Inc. Use of diamond as a hard mask material
US6939808B2 (en) 2002-08-02 2005-09-06 Applied Materials, Inc. Undoped and fluorinated amorphous carbon film as pattern mask for metal etch
KR100480610B1 (ko) 2002-08-09 2005-03-31 삼성전자주식회사 실리콘 산화막을 이용한 미세 패턴 형성방법
US7358121B2 (en) * 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
US6566280B1 (en) 2002-08-26 2003-05-20 Intel Corporation Forming polymer features on a substrate
US6756284B2 (en) 2002-09-18 2004-06-29 Silicon Storage Technology, Inc. Method for forming a sublithographic opening in a semiconductor process
US6706571B1 (en) 2002-10-22 2004-03-16 Advanced Micro Devices, Inc. Method for forming multiple structures in a semiconductor device
US6888755B2 (en) 2002-10-28 2005-05-03 Sandisk Corporation Flash memory cell arrays having dual control gates per memory cell charge storage element
JP4034164B2 (ja) 2002-10-28 2008-01-16 富士通株式会社 微細パターンの作製方法及び半導体装置の製造方法
US7119020B2 (en) 2002-12-04 2006-10-10 Matsushita Electric Industrial Co., Ltd. Method for fabricating semiconductor device
US6686245B1 (en) 2002-12-20 2004-02-03 Motorola, Inc. Vertical MOSFET with asymmetric gate structure
US6916594B2 (en) 2002-12-30 2005-07-12 Hynix Semiconductor Inc. Overcoating composition for photoresist and method for forming photoresist pattern using the same
US7015124B1 (en) 2003-04-28 2006-03-21 Advanced Micro Devices, Inc. Use of amorphous carbon for gate patterning
US6773998B1 (en) 2003-05-20 2004-08-10 Advanced Micro Devices, Inc. Modified film stack and patterning strategy for stress compensation and prevention of pattern distortion in amorphous carbon gate patterning
JP4578785B2 (ja) 2003-05-21 2010-11-10 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6835662B1 (en) 2003-07-14 2004-12-28 Advanced Micro Devices, Inc. Partially de-coupled core and periphery gate module process
US7105431B2 (en) 2003-08-22 2006-09-12 Micron Technology, Inc. Masking methods
DE10345455A1 (de) 2003-09-30 2005-05-04 Infineon Technologies Ag Verfahren zum Erzeugen einer Hartmaske und Hartmasken-Anordnung
KR100536801B1 (ko) 2003-10-01 2005-12-14 동부아남반도체 주식회사 반도체 소자 및 그 제조 방법
US6867116B1 (en) 2003-11-10 2005-03-15 Macronix International Co., Ltd. Fabrication method of sub-resolution pitch for integrated circuits
JP2005150333A (ja) 2003-11-14 2005-06-09 Sony Corp 半導体装置の製造方法
US7049651B2 (en) 2003-11-17 2006-05-23 Infineon Technologies Ag Charge-trapping memory device including high permittivity strips
TWI274397B (en) 2003-11-20 2007-02-21 Winbond Electronics Corp Method for forming narrow trench structure and method for forming gate structure with narrow spacing
KR101002928B1 (ko) 2003-11-29 2010-12-27 주식회사 하이닉스반도체 반도체 소자의 미세 라인 형성방법
KR100554514B1 (ko) 2003-12-26 2006-03-03 삼성전자주식회사 반도체 장치에서 패턴 형성 방법 및 이를 이용한 게이트형성방법.
US6998332B2 (en) 2004-01-08 2006-02-14 International Business Machines Corporation Method of independent P and N gate length control of FET device made by sidewall image transfer technique
US6875703B1 (en) 2004-01-20 2005-04-05 International Business Machines Corporation Method for forming quadruple density sidewall image transfer (SIT) structures
US7064078B2 (en) 2004-01-30 2006-06-20 Applied Materials Techniques for the use of amorphous carbon (APF) for various etch and litho integration scheme
US8486287B2 (en) 2004-03-19 2013-07-16 The Regents Of The University Of California Methods for fabrication of positional and compositionally controlled nanostructures on substrate
KR100546409B1 (ko) 2004-05-11 2006-01-26 삼성전자주식회사 리세스 채널을 구비한 2-비트 소노스형 메모리 셀 및 그제조방법
US7098105B2 (en) 2004-05-26 2006-08-29 Micron Technology, Inc. Methods for forming semiconductor structures
US6955961B1 (en) 2004-05-27 2005-10-18 Macronix International Co., Ltd. Method for defining a minimum pitch in an integrated circuit beyond photolithographic resolution
US7183205B2 (en) 2004-06-08 2007-02-27 Macronix International Co., Ltd. Method of pitch dimension shrinkage
KR100594282B1 (ko) 2004-06-28 2006-06-30 삼성전자주식회사 ＦｉｎＦＥＴ을 포함하는 반도체 소자 및 그 제조방법
US7473644B2 (en) 2004-07-01 2009-01-06 Micron Technology, Inc. Method for forming controlled geometry hardmasks including subresolution elements
US7074666B2 (en) 2004-07-28 2006-07-11 International Business Machines Corporation Borderless contact structures
KR100704470B1 (ko) 2004-07-29 2007-04-10 주식회사 하이닉스반도체 비결정성 탄소막을 희생 하드마스크로 이용하는반도체소자 제조 방법
US7175944B2 (en) 2004-08-31 2007-02-13 Micron Technology, Inc. Prevention of photoresist scumming
US7151040B2 (en) 2004-08-31 2006-12-19 Micron Technology, Inc. Methods for increasing photo alignment margins
US7442976B2 (en) 2004-09-01 2008-10-28 Micron Technology, Inc. DRAM cells with vertical transistors
US7910288B2 (en) 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
US7655387B2 (en) 2004-09-02 2010-02-02 Micron Technology, Inc. Method to align mask patterns
US7115525B2 (en) 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
KR100614651B1 (ko) 2004-10-11 2006-08-22 삼성전자주식회사 회로 패턴의 노광을 위한 장치 및 방법, 사용되는포토마스크 및 그 설계 방법, 그리고 조명계 및 그 구현방법
US7381615B2 (en) 2004-11-23 2008-06-03 Sandisk Corporation Methods for self-aligned trench filling with grown dielectric for high coupling ratio in semiconductor devices
US7208379B2 (en) 2004-11-29 2007-04-24 Texas Instruments Incorporated Pitch multiplication process
US7298004B2 (en) * 2004-11-30 2007-11-20 Infineon Technologies Ag Charge-trapping memory cell and method for production
KR100596795B1 (ko) 2004-12-16 2006-07-05 주식회사 하이닉스반도체 반도체 소자의 캐패시터 및 그 형성방법
WO2006070474A1 (ja) * 2004-12-28 2006-07-06 Spansion Llc 半導体装置の製造方法
US7183142B2 (en) 2005-01-13 2007-02-27 International Business Machines Corporation FinFETs with long gate length at high density
US7271107B2 (en) 2005-02-03 2007-09-18 Lam Research Corporation Reduction of feature critical dimensions using multiple masks
KR100787352B1 (ko) 2005-02-23 2007-12-18 주식회사 하이닉스반도체 하드마스크용 조성물 및 이를 이용한 반도체 소자의 패턴형성 방법
JP2006237196A (ja) 2005-02-24 2006-09-07 Matsushita Electric Ind Co Ltd 半導体記憶装置
US7253118B2 (en) 2005-03-15 2007-08-07 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
US7390746B2 (en) 2005-03-15 2008-06-24 Micron Technology, Inc. Multiple deposition for integration of spacers in pitch multiplication process
US7611944B2 (en) 2005-03-28 2009-11-03 Micron Technology, Inc. Integrated circuit fabrication
CN100555579C (zh) 2005-03-28 2009-10-28 美光科技公司 集成电路制造
KR100640639B1 (ko) 2005-04-19 2006-10-31 삼성전자주식회사 미세콘택을 포함하는 반도체소자 및 그 제조방법
KR100674970B1 (ko) 2005-04-21 2007-01-26 삼성전자주식회사 이중 스페이서들을 이용한 미세 피치의 패턴 형성 방법
US7429536B2 (en) 2005-05-23 2008-09-30 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7547599B2 (en) 2005-05-26 2009-06-16 Micron Technology, Inc. Multi-state memory cell
US7560390B2 (en) 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
US7396781B2 (en) 2005-06-09 2008-07-08 Micron Technology, Inc. Method and apparatus for adjusting feature size and position
JP2006351861A (ja) 2005-06-16 2006-12-28 Toshiba Corp 半導体装置の製造方法
US7279375B2 (en) * 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
JP2007035957A (ja) * 2005-07-27 2007-02-08 Toshiba Corp 半導体装置とその製造方法
US7413981B2 (en) 2005-07-29 2008-08-19 Micron Technology, Inc. Pitch doubled circuit layout
US7291560B2 (en) 2005-08-01 2007-11-06 Infineon Technologies Ag Method of production pitch fractionizations in semiconductor technology
US7816262B2 (en) 2005-08-30 2010-10-19 Micron Technology, Inc. Method and algorithm for random half pitched interconnect layout with constant spacing
US7325215B2 (en) 2005-08-31 2008-01-29 Lsi Logic Corporation Timing violation debugging inside place and route tool
US7829262B2 (en) 2005-08-31 2010-11-09 Micron Technology, Inc. Method of forming pitch multipled contacts
US7759197B2 (en) 2005-09-01 2010-07-20 Micron Technology, Inc. Method of forming isolated features using pitch multiplication
US7776744B2 (en) 2005-09-01 2010-08-17 Micron Technology, Inc. Pitch multiplication spacers and methods of forming the same
US7393789B2 (en) 2005-09-01 2008-07-01 Micron Technology, Inc. Protective coating for planarization
US7572572B2 (en) 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7687342B2 (en) 2005-09-01 2010-03-30 Micron Technology, Inc. Method of manufacturing a memory device
KR100842576B1 (ko) * 2005-09-08 2008-07-01 삼성전자주식회사 휴대 단말기의 안테나 장치
US7294888B1 (en) 2005-09-30 2007-11-13 Xilinx, Inc. CMOS-compatible non-volatile memory cell with lateral inter-poly programming layer
US7244638B2 (en) * 2005-09-30 2007-07-17 Infineon Technologies Ag Semiconductor memory device and method of production
KR101200938B1 (ko) 2005-09-30 2012-11-13 삼성전자주식회사 반도체 장치의 패턴 형성 방법
US7271063B2 (en) 2005-10-13 2007-09-18 Elite Semiconductor Memory Technology, Inc. Method of forming FLASH cell array having reduced word line pitch
KR100714305B1 (ko) 2005-12-26 2007-05-02 삼성전자주식회사 자기정렬 이중패턴의 형성방법
KR100672123B1 (ko) 2006-02-02 2007-01-19 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
US20070190762A1 (en) 2006-02-13 2007-08-16 Asml Netherlands B.V. Device manufacturing method and computer program product
US7842558B2 (en) 2006-03-02 2010-11-30 Micron Technology, Inc. Masking process for simultaneously patterning separate regions
US20070210449A1 (en) 2006-03-07 2007-09-13 Dirk Caspary Memory device and an array of conductive lines and methods of making the same
US7351666B2 (en) 2006-03-17 2008-04-01 International Business Machines Corporation Layout and process to contact sub-lithographic structures
JP2007273859A (ja) 2006-03-31 2007-10-18 Renesas Technology Corp 半導体装置およびその製造方法
US7902074B2 (en) 2006-04-07 2011-03-08 Micron Technology, Inc. Simplified pitch doubling process flow
US8003310B2 (en) 2006-04-24 2011-08-23 Micron Technology, Inc. Masking techniques and templates for dense semiconductor fabrication
US7488685B2 (en) 2006-04-25 2009-02-10 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
US7537866B2 (en) 2006-05-24 2009-05-26 Synopsys, Inc. Patterning a single integrated circuit layer using multiple masks and multiple masking layers
US7795149B2 (en) 2006-06-01 2010-09-14 Micron Technology, Inc. Masking techniques and contact imprint reticles for dense semiconductor fabrication
KR100763538B1 (ko) 2006-08-29 2007-10-05 삼성전자주식회사 마스크 패턴의 형성 방법 및 이를 이용한 미세 패턴의 형성방법
US7611980B2 (en) 2006-08-30 2009-11-03 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
US7825460B2 (en) 2006-09-06 2010-11-02 International Business Machines Corporation Vertical field effect transistor arrays and methods for fabrication thereof
US7666578B2 (en) 2006-09-14 2010-02-23 Micron Technology, Inc. Efficient pitch multiplication process
KR100790998B1 (ko) 2006-10-02 2008-01-03 삼성전자주식회사 셀프 얼라인 더블 패터닝법을 사용한 패드 패턴 형성 방법 및 셀프 얼라인 더블 패터닝법을 사용한 콘택홀 형성방법
US8129289B2 (en) 2006-10-05 2012-03-06 Micron Technology, Inc. Method to deposit conformal low temperature SiO2
US7838948B2 (en) * 2007-01-30 2010-11-23 Infineon Technologies Ag Fin interconnects for multigate FET circuit blocks
JP4950702B2 (ja) * 2007-03-01 2012-06-13 株式会社東芝 半導体記憶装置の製造方法
US20080292991A1 (en) 2007-05-24 2008-11-27 Advanced Micro Devices, Inc. High fidelity multiple resist patterning
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US8563229B2 (en) 2007-07-31 2013-10-22 Micron Technology, Inc. Process of semiconductor fabrication with mask overlay on pitch multiplied features and associated structures
JP2009054956A (ja) * 2007-08-29 2009-03-12 Toshiba Corp 半導体メモリ
EP2201149B1 (en) 2007-09-14 2013-03-13 Sigma-Aldrich Co. Methods of preparing titanium containing thin films by atomic layer deposition using monocyclopentadienyl titanium-based precursors
US7737039B2 (en) 2007-11-01 2010-06-15 Micron Technology, Inc. Spacer process for on pitch contacts and related structures
US7851135B2 (en) 2007-11-30 2010-12-14 Hynix Semiconductor Inc. Method of forming an etching mask pattern from developed negative and positive photoresist layers
US7659208B2 (en) 2007-12-06 2010-02-09 Micron Technology, Inc Method for forming high density patterns
US7790531B2 (en) 2007-12-18 2010-09-07 Micron Technology, Inc. Methods for isolating portions of a loop of pitch-multiplied material and related structures
DE102008007029B4 (de) * 2008-01-31 2014-07-03 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Betrieb einer elektronischen Schaltung mit körpergesteuertem Doppelkanaltransistor und SRAM-Zelle mit körpergesteuertem Doppelkanaltransistor
US8884966B2 (en) 2011-08-24 2014-11-11 Hewlett-Packard Development Company, L.P. Visualizing a scatter plot using real-time backward rewrite
JP5806974B2 (ja) 2012-05-17 2015-11-10 日本電信電話株式会社 近隣情報検索装置及び方法及びプログラム

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