TW200931640A - Techniques for enabling multiple Vt devices using high-K metal gate stacks - Google Patents

Techniques for enabling multiple Vt devices using high-K metal gate stacks Download PDF

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Description

200931640 九、發明說明： 【發明所屬之技術領域】 本發明係關於積體電路’尤其是關於積體電路中結合彼此 具有不同臨界電壓需求之電晶體之技術。 【先前技術】 現今積體電路通常包含各種各樣不同類型彼此結合的電 晶體。舉例而言，隨機存取記憶體電晶體，如靜態隨機存取記
憶體(SRAM)或動態隨機存取記憶體(DRAM)電晶體，以許多 組‘％用以與各種賴電晶體結合。然*，關於整合不同電晶體 的挑戰在於，各種類型的電晶體通常需要與其他種類型電晶體 所需不同的臨界電壓(Vt)。例如於結合SRam 積體電路組態中’瞻電晶體典型 = 電晶趙相馳㈣咖她崎_，麵 於習知設計中，不同的Vt兩 執行額外轉雜倾，而彳雜二轉決。具體而言， 晶體的Vt，反之亦然。'曲電晶體纽變SRAM電 於電晶體的Vt透過摻雜^丄此方案有著需注意的缺點。由 以得到一致的Vt。亦即，大^疋，因此裝置間的摻雜必須一致 而導致電晶體的 變化性。=2裝置 會發生摻雜質變動， 因而影響性能。隨著裝置待a —的文化性導致裝置的變化性’ 性的效應甚至㈣更顯著、。徵的縮減，摻雜質魏及裝置變化 6 200931640 因此，需要一種結合具有不同vt需求之電晶體的改良技 術。 【發明内容】 本發明提供結合彼此具有不同臨界電壓(Vt)需求之電晶 體之技術。於本發明之一方面，提供一種半導體裝置。此半導 體裝置包含一基板，具有至少一第一與第二11通道場效電晶體 (nFET)區域以及至少一第一與第二p通道場效電晶體印FET) 區域；至少一邏輯nFET於基板之第一 nFET區域；至少一邏 輯pFET於基板之第一 pFET區域；至少一靜態隨機存取記憶 體(SRAM) nFET於基板之第二nFET區域；以及至少一
SRAM pFET於基板之第二pFET區域。邏輯nFET、邏輯PFET、SRAM nFET、以及SRAM pFET各包含閘極堆疊，具有金屬層於高κ 層上。邏輯nFET閘極堆疊更包含帽蓋層，將金屬層與高κ層 分開’其中帽蓋層更用以相對於邏輯pFET、SRAMnFET、以 及SRAM pFET中之一或更多個之臨界電壓，偏移邏輯11]?£丁 φ 之臨界電壓。 於本發明另一方面’提供一種製造半導體裝置之方法。本 方法包含以下步驟。提供基板，其具有至少一邏輯nFET區域、 至少一 SRAM nFET區域、至少一邏輯pFET區域、以及至少 一 SRAM pFET區域。選擇性形成結晶矽鍺於邏輯pFET區 域。成長面際層介電質於邏輯nFET區域、SRAM nFET區域、 邏輯pFET區域、以及SRAM pFET區域上。沉積高K層於面 7 200931640 際層介電質上。形成帽蓋層於邏輯nFET區域中且於高K層與 面際層介電質相對之一側上。沉積金屬層於邏輯nFET區域中 之帽蓋層上，且於SRAMnFET區域、邏輯pFET區域、以及 SRAMpFET區域之南K層上。沉積妙層於金屬層上。執行姓 刻穿過面際層介電質、高K層、帽蓋層、金屬層、以及石夕層， 以形成邏輯nFET閘極堆疊於邏輯nFET區域上，以及穿過面 際層介電質、高K層、金屬層、以及矽層，以形成SRAM nFET 閘極堆疊於SRAMnFET區域上、邏輯pFET閘極堆疊於邏輯 ® PFET區域上、以及SRAM pFET閘極堆疊於SRAM pFET區 域上。
於本發明又另一方面，提供另一種製造半導體裝置之方 法。本方法包含以下步驟。提供基板，其具有至少一邏輯ηΡΕτ £域至J 一 SRAM nFET區域、至少一邏輯pFET區域、以 及至少一 SRAM pFET區域。成長面際層介電質於邏輯ηρ·Ετ 區域、SRAM nFET區域、邏輯pFET區域、以及SRAM pFET © 區域上。沉積高K層於面際層介電質上。形成帽蓋層於邏輯 nFET區域及SRAM pFET區域中之高κ層與面際層介電質相 對之一側上。沉積金屬層於邏輯nFET區域及SRAM pFET區 域之帽蓋層上，且於SRAMnFET區域及邏輯pFET區域之高 K層上。沉積矽層於金屬層上。執行蝕刻穿過面際層介電質、 尚κ層、帽盍層、金屬層、以及矽層，以形成邏輯nFET閘極
堆疊於邏輯nFET區域及Sram pFET閘極堆疊於SRAM pFET區域上，以及穿過面際層介電質、高尺層、金屬層、以 8 200931640 及矽層，以形成SRAMnFET閘極堆疊於SRAMnFET區域上 以及邏輯pFET閘極堆疊於邏輯pFET區域上。 本發明更包含以下步驟。沉積拉伸氮化矽層於邏輯nFET 區域及SRAM nFET區域上。氧化邏輯pFET區域及SRAM pFET區域。沉積壓縮氮化矽層於邏輯pFET區域及SRAM pFET區域上。 對於本發明之更完整的了解以及本發明進一步特徵及優 勢’將參照以下說明及圖式而獲得 【實施方式】 圖1A_G顯示形成積體靜態隨機存取記憶體(SRAM)-邏輯 半導體裝置之例示方法之截面示意圖。此裝置包含例如具有複 數個SRAM及邏輯電晶體之積體電路。 以積體SRAM-邏輯裝置而言，相較於邏輯電晶體之臨界 電壓(vt)’需要能精確且一致地改變SRAM電晶體之臨界電 壓。舉例而言’ SRAM電晶體可能需要比邏輯電晶體還高的 臨界電壓。如下將描述，本技術涉及具有高K/金屬閘極堆疊 之電晶體。可選擇性使用帽蓋層於一或更多的閘極堆疊，及/ 或可選擇性成長結晶矽鍺(cSiGe)以改變對應電晶體的臨界電 壓。 9 200931640 如圖1A所示，提供基板i〇4。基板i〇4可包含絕緣層上 碎(SOI)基板或塊碎基板。根據一例示實施例，基板104包含 SOI基板’其具有矽層於絕緣體(例如二氧化矽(Si02))上，其 中矽層具有約5奈米(nm)至約l〇〇nm之厚度。 基板104具有SRAM及邏輯n通道電晶體(nFET)以及p 通道電晶體(pFET)區域界定於其中。具體而言，根據圖ία所 示之例示實施例’基板104包含邏輯nFET區域106、SRAM ® nFET區域108、邏輯pFET區域11〇、以及SRAM pFET區域 112。邏輯nFET區域106及SRAM nFET區域108各包含矽 且摻雜有p型摻雜質。邏輯pFET區域110及SRAMpFET區 域112亦包含矽且摻雜有！!型摻雜質。將如下所述，於SRAM pFET區域112中之cSiGe將具有降低的緒(Ge)分率。僅作為 範例而言，於SRAMpFET區域112中之cSiGe可具有小於約 30%的鍺分率’而較佳約15%至約25%之間。相較而言，於邏 輯pFET區域110之cSiGe可具有約30%至40%間的鍺分率。 G 於成長cSiGe期間調整鍺量的程序為熟此技藝者所熟知，因而 於此不贅述。 沉積硬遮罩層於裝置上’並圖案化以形成硬遮罩114於 nFET區域’即nFET區域106及SRAM nFET區域108。硬遮 罩114屏蔽邏輯nFET區域106及SRAM nFET區域108，然 後遙擇性形成(即成長)cSiGe 113及II5分別於邏輯pFET區域 110及SRAM pFET區域112。如上所述，例如當相較於邏輯 200931640 PFET區域110時’ SRAMpFET區域112具有降低的鍺分率。 根據-例示實_，兩步驟鱗程序完成了兩pFET區域 間的變化，其令首先放置一遮罩(未顯示)於邏輯pFET區域 110,而形成具有降低鍺分率之cSiGe KSRAMpFET區域112 中。移除遮罩，以及放置第二遮罩(未顯示)KSRAMpFET區 域112，而cSiGe形成於邏輯pFET區域11〇中。然後移除第 二遮罩。此兩步驟遮罩程序執行時硬遮罩114乃置於適當處。 此兩步驟鮮程序的猶並不重要，且可執行成先形成cSiGe 於賴pFET區域110巾’而後形成具有降低鍺分率之以脱 於SRAM pFET區域112令。 如圖1B所示，剝除硬遮罩114。根據一例示實施例，利 用濕化學蝕刻剝除硬遮罩114。 如圖1C所示’面際層(il)介電質116成長於nj7ET/pFET 區域。根據例示實施例，面際層介電質116包含Si〇2。然後， ❹ 結合氮入面際層(IL)介電質116(例如藉由氮化、熱氮化、及/ 或電將氧化而後氮化）。然後沉積高K層us於面際層介電質 116相對於nFET/pFET區域之一侧上。根據例示實施例，高κ 層118包含以下中之一或更多個：氧化铪(Hf〇2)、氧化鍅 (Zr〇2)、矽酸姶(Hfsi〇)、氮化石夕酸铪(HfSi〇N)、氧化鈕(办处）、 氧化鈦(Ti〇2)、氧化鋁(八丨2〇3)、以及包含前述高κ材料至少其 一之混合物。 200931640 帽蓋層120沉積於高K層118相對於面際層介電質 之一側上。根據例示實施例，帽蓋層120包含以下中之一或更 多個：氧化鑭(LaA)、氧化鎂(Mg〇)、HA族及ΙΠΒ族元素之 氧化物、以及ΙΙΑ族及ΙΙΙΒ族元素之氮化物。帽蓋層描述於如 Brown等人申請之美國專利公開案2〇〇6/〇289948號，名稱為 「控制高k金屬閘極堆疊之平帶/臨界電壓之方法及其結構」， 以及Bojarczuk等人申請之美國專利公開案2〇〇6/〇244〇35號， 名稱為「穩定CM0S中氧化铪基矽電晶體之平帶電壓及臨界 電壓」，此兩者之整體揭露於此作為參考。如下將述，於完成 的裝置中，帽蓋層120可提供nFET中約3〇〇mV至約35〇mV 的臨界電壓偏移。再者，降低鍺分率之cSiGe可提供中 約200mV至約350mV的臨界電壓偏移。 如圖1D所示’圖案化光阻124於邏輯nFET區域1〇6上。 以光阻124作為遮罩，自SRAM nFET區域108、邏輯pFET 區域110、以及SRAMpFET區域112上，選擇性移除(即剝除）
❹ 巾目蓋層120。根據一例示實施例，利用氫氯酸(HC1)自SRAM nFET區域108、邏輯pFET區域11〇、以及SRAMpFFr區域 112上，選擇性移除帽蓋層12〇。舉例而言，若高反層118為 Hf〇2(如上所述)而若帽蓋層12〇包含La2〇3(如上所述），則HC1 選擇自Hf〇2層移除wo』。對於不同的帽蓋層組成而言， 可使用其他合適的化學劑來選擇性移除帽蓋層。 如圖1E所示’移除光阻124露出形成於邏輯nFET區域 12 200931640 上之帽蓋層剩餘部份，即於邏輯nFET區域l〇6上之帽蓋層 121。如圖1F所示，沉積金屬層126於帽蓋層121/高κ層118 上。根據例示實施例，金屬層126包含以下中之一或更多個： 氮化鈦(TiN)、氮化钽(TaN)、氮化鋁鈕(TaAIN)、氮化鋁鈦 (TiAIN)、以及碳化鈕(Tac或Ta2C)。 然後沉積石夕層128於金屬層126相對於帽蓋層121/高κ 層118之一側上。根據例示實施例，矽層128包含多晶矽 (poly-Si)及/或非晶矽，且沉積厚度之最厚點為約〗，〇〇〇埃。然 而，可視技術而矽層128厚度的最厚點變化於約5〇〇埃到約 1，000 埃。 、、 如圖1G所示，然後執行反應式離子蝕刻(RIE)穿過許多 層，以界找nFET及PFET_上之個酬姆#。亦即， 閘極堆疊130界定於邏輯nFET區域1〇6上。閘極堆疊13〇包 含面際層介電質U6a(自面際層介電質116所形成）、高κ層 ❹ 118a(自高〖層118所形成)於面際層介電質腕上、帽蓋^ ⑵a(自帽蓋層⑵所形成)於高〖層隱相對於面際層介^ ^6a之-側上、金屬層伽(自金屬層⑼所形成)於帽蓋 層⑵&相對於高〖層隐之一側上、以及石夕層咖(自石夕層 128所形成)於金屬層126a相對於帽蓋層12“之—側上。日 閉極堆疊⑴界定於SRAMnFET區域刚上。問極 132包含面際層介電質_(自面際層介電質服所形成）、^ 200931640 K層118b(自高K層118所形成)於面際層介電質116b上、金 屬層126b(自金屬層126所形成)於高K層118b相對於面際層 介電質116b之一侧上、以及矽層12%(自矽層128所形成)於 金屬層126b相對於高K層118b之一側上。 閘極堆疊134界定於邏輯pFET區域11〇上。閘極堆疊134 包含面際層介電質116c(自面際層介電質116所形成)、高κ層 118c(自高K層118所形成)於面際層介電質116c上、金屬層 126c(自金屬層126所形成)於高K層118c相對於面際層介電 質116c之一側上、以及矽層128c(自矽層128所形成)於金屬 層126c相對於高尺層U8c之一側上。 閘極堆疊136界定於SRAM pFET區域112上。閘極堆疊 136包含面際層介電質刪(自面際層介電質116所形成）、^ K層118d(自高尺層118所形成)於面際層介電質上金 ❹ 屬層1施(自金屬層126所形成)於高κ層md相對於面際声 極堆行襟準製程來形成源極及沒極區域於相對於閘 壁於ί極堆¢=有需要，亦可形絲化物及/錢化物間隙 執行如圖 A G所示之步驟，結果如上所述，帽蓋層僅呈 14 200931640 現於閘極堆疊130。如此一來，對應的邏輯nFET將具有臨界 電壓於帶邊緣。藉由不同製程的組合，帽蓋層偏移邏輯 臨界電壓。僅舉例而言，a)可能為臨界電壓之負偏移，由於當 以較低價之鋼離子(La3+)或鎂離子(Mg2+)異價取代Hf〇2中之 Hf4+時，形成正電荷移動氧空缺，且需要補償鑭铪(LaHf)之負 效電荷；b)越多像爛(La)或鎂(Mg)的正電性雜質呈現於Hf〇2 中可導致雙極，其將更負地偏移臨界電壓(只要於閘極堆疊有 ❹ 非對稱的La組成分佈，就會形成此類雙極）；以及c)La或Mg 與面際層介電質(例如Si〇2)的互動，藉由a)及b)的機制，可導 致負的臨界電壓偏移。 相較而言，閘極堆疊不具有帽蓋層(例如閘極堆疊132)之 SRAM nFET具有大於邏輯nFET臨界電壓約2〇〇mV的臨界電 壓。對pFET而§，其亦不具有帽蓋層於閘極堆疊，臨界電壓 達到目標(即接近或於pFET帶邊緣）。再者，SRAMpFET中呈 現降低鍺分率的cSiGe(如上所述），相較於邏輯pFET，於 ❹ SRAM PFET情供約200mV至約35〇mV的正臨界電壓偏 移。因此’操作使用降低鍺分率的cSiGe來偏移臨界電壓乃 獨立於使用巾I蓋層偏移臨界電壓。一般而言’使用降低錯分率 ^ cSiGe提供正臨界電壓偏移，使用帽蓋層提供負臨界電壓偏 上述技術的益處在於最小化涉及的遮罩步驟的數目， 利於降低生產時間及成本。然而’可使用其他技術。舉例而言， 15 200931640 可利用不同的遮罩製程獲得相同閘極堆疊組態。具體而言，參 考圖ic所示之步驟’沉積金屬層(例如TiN層）而非帽蓋層於 高K層上。然後圖案化遮罩以覆蓋SRAM nFET、邏輯pFET、 以及SRAM pFET區域上之金屬層，容許選擇性移除邏輯
nFET 區域上之金屬層。自邏輯nFET區域移除金屬層後，亦移除遮 罩。 然後沉積帽蓋層於金屬層/高K層上，接著沉積第二金屬 層(例如第二TiN層)於帽蓋層上。然後圖案化第二遮罩，以覆 蓋邏輯nFET區域上之第二TiN層’容許自SRAM nFET、邏 輯pFET、以及SRAM pFET區域選擇性移除第二TiN層及帽 蓋層。自SRAM nFET、邏輯pFET、以及SRAM pFET區域移 除第一 TiN層及帽蓋層後，亦移除遮罩。從此點開始，剩餘 的製程與圖1F-G所示相同(如上所述）。 圖2A-G顯示根據本發明實施例形成積體SRAM-邏輯半 © 導體裝置之另一例示方法之截面示意圖。此裝置包含例如具有 複數個SRAM及邏輯電晶體之積體電路。如圖2A所示’提供 基板204。基板204可包含絕緣層上矽(s〇i)基板或塊矽基板。 根據一例示實施例，基板204包含SOI基板，其具有石夕層於 絕緣體(例如二氧化矽(Si〇2))上，其中矽層具有約5奈米(nm) 至約100nm之厚度。 基板204具有SRAM及邏輯n通道電晶體(nFET)以及p 16 200931640 通道電晶體(pFET)區域界定於其中。具體而言，根據圖2A所 示之例示實施例，基板204包含邏輯nFET區域206、SRAM nFET區域208、邏輯pFET區域210、以及SRAM pFET區域 212。邏輯nFET區域206及SRAM nFET區域208各包含矽 且摻雜有p型掺雜質。邏輯pFET區域210及SRAM pFET區 域212亦包含矽且摻雜有n型摻雜質。將如下所述，cSiGe將 形成於各邏輯pFET區域210及SRAM pFET區域212中。 沉積硬遮罩層於裝置上，並圖案化以形成硬遮罩214於 nFET區域，即邏輯nFET區域206及SRAM nFET區域208。 硬遮罩214屏蔽邏輯nFET區域206及SRAM nFET區域208， 然後選擇性形成(即成長)cSiGe 213及215分別於邏輯pFET區 域210及SRAM pFET區域212。如圖2B所示，剝除硬遮罩 214。根據一例示實施例’利用濕化學蝕刻剝除硬遮罩214。 如圖2C所示，面際層介電質216成長於nFET/pFET區 〇 域。根據例示實施例，面際層介電質216包含Si02。然後， 結合氮入面際層介電質216(例如藉由氮化、熱氮化、及/或電 將氧化而後氣化）。然後沉積南K層218於面際層介電質216 相對於nFET/pFET區域之一側上。根據例示實施例，高κ層 218包含以下中之-或更多個：氧化給(Hf〇2)、氧化錯(Zr〇2)曰、 矽酸給(HfSiO)、氮化石夕酸铪(HfSi〇N)、氧化纽(Ta2〇5)、氧化 鈦(Ti〇2)、氧化銘(Al2〇3)、以及包含前述高κ材料至少其一之 混合物。帽蓋層220沉積於高K層218相對於面際層介電質 17 200931640 216之一側上。根據例示實施例’帽蓋層220包含以下中之一 或更多個：氧化鑭(LhO3)、氧化鎂(Mg〇)、ΠΑ族及IIIB族元 素之氧化物、以及ΠΑ族及IIIB族元素之氮化物。 如圖2D所示，圖案化光阻224及225於邏輯nFET區域 206及SRAMpFET區域212上。以光阻224及225作為遮罩， 自SRAM nFET區域208及邏輯pFET區域210上，選擇性移 除(即剝除)帽蓋層22〇。根據一例示實施例，利用氫氣酸(HC1) 自SRAM nFET區域208及邏輯pFET區域210上，選擇性移 除帽蓋層220。 如圖2E所示’移除光阻224及225露出形成於邏輯111^ 區域及SRAM pFET區域上之帽蓋層剩餘部份，即分別於邏輯 nFET區域206及SRAM pFET區域212上之帽蓋層221及 222。如圖2F所示’沉積金屬層226於高K層218/帽蓋層221/ 帽蓋層222上。根據例示實施例，金屬層226包含以下中之一 ❿ 或更多個.氮化鈦(TiN)、氮化组(TaN)、氮化紹叙(τ&αιν)、氮 化鋁鈦(TiAIN)、以及碳化鈕(TaC或Ta2C)。 然後沉積矽層228於金屬層226相對於高κ層218/帽蓋 層221/帽蓋層222之一側上。根據例示實施例，石夕層228包含 多晶石夕(poly-S〇及/或非晶矽，且沉積厚度之最厚點為約I· 埃。然而，可視技術而石夕層228厚度的最厚點變化於約5〇〇 埃到約1,000埃。 18 200931640 如圖2G所示，然後執行反應式離子蝕刻(rje)穿過許多 層，以界定各nFET及pFET區域上之個別閘極堆疊。亦即， 閘極堆疊230界定於邏輯nFET區域206上。閘極堆疊230包 含面際層介電質216a(自面際層介電質216所形成）、高K層 218a(自高K層218所形成)於面際層介電質216a上、帽蓋層 221a(自帽蓋層221所形成)於高κ層218a相對於面際層介電 質216a之一侧上、金屬層226a(自金屬層226所形成)於帽蓋 層221a相對於高κ層218a之一側上、以及石夕層228a(自石夕層 228所形成)於金屬層226a相對於帽蓋層221a之一侧上。 閘極堆疊232界定於SRAM nFET區域208上。閘極堆疊 232包含面際層介電質216b(自面際層介電質216所形成）、高 K層218b(自高K層218所形成)於面際層介電質216b上、金 屬層226b(自金屬層226所形成)於高K層218b相對於面際層 介電質216b之一侧上、以及矽層228b(自矽層228所形成)於 金屬層226b相對於高K層218b之一側上。 閘極堆疊234界定於邏輯pFET區域210上。閘極堆疊234 包含面際層介電質216c(自面際層介電質216所形成）、高κ 層218c(自高Κ層218所形成)於面際層介電質216c上、金屬 層226c(自金屬層226所形成)於高K層218c相對於面際層介 電質216c之一側上、以及矽層228c(自矽層228所形成)於金 屬層226c相對於高K層218c之一側上。 19 200931640 閘極堆疊236界定於SRAMpFET區域212上。閘極堆疊 236包含面際層介電質216d(自面際層介電質216所形成）、高 K層218d(自高κ層218所形成)於面際層介電質216d上、帽 蓋層222d(自帽蓋層222所形成)於高K層218d相對於面際層 介電質216d之一側上、金屬層226d(自金屬層226所形成)於 帽蓋層222d相對於高〖層218d之一側上、以及矽層228d(自 矽層228所形成)於金屬層226d相對於帽蓋層222d之一側上。 然後可執行標準製程來形成源極及汲極區域於相對於閘 極堆疊之一側。如有需要，亦可形成氧化物及/或氮化物間隙 壁於閘極堆疊周圍。 執行如圖2A-G所示之步驟，結果如上所述，帽蓋層呈現 於閘極堆疊230及236。藉由將帽蓋層包含於閘極堆疊23〇， 對應的邏輯nFET將具有臨界電壓於帶邊緣。相對地，藉由將 帽蓋層排除於閘極堆疊234，對應的邏輯pFET將亦具有臨界 © 電壓於帶邊緣。閘極堆疊不具有帽蓋層(例如閘極堆疊232)之 SMM nFET具有大於邏輯nFET轉電壓約2〇〇mV的臨界電 壓。對具有帽蓋層於閘極堆疊(例如閘極堆疊 P啦而言，將具有大於邏輯m界電壓 低生====== 20 200931640 用兩步驟料製轉射_極物讀。具體而言，參考圖 不之步驟，沉積金屬層(例如TiN層）而非帽蓋層於高κ ，。然後圖案化遮罩以覆蓋SRAM nFET及邏輯pFET區域 之金屬層，容許選擇性移除邏輯nFET及SRAM pFET區域 ^之金屬層。自邏輯nFET及SRAM PFET區域移除金屬層 後，亦移除遮罩。 ❹ 然後沉積帽蓋層於金屬層/高κ層上，接著沉積第二金屬 二(例如第二TiN層)於帽蓋層上。然後圖案化第二遮罩，以覆 蓋邏輯_T及SRAM PFET區域上之第二TiN層，容許自 SRAM nFET及邏輯pFET區域選擇性移除第二谓層及帽蓋 層。自SRAMnFET及邏輯pFET區域移除第二TiN層及帽蓋 層後，亦移除遮罩。從此點開始，剩餘的製程與圖2f_g所示 相同(如上所述）。 圖3A-G顯示形成積體SRAM-邏輯半導體裝置之又另一 例示方法之截面示思圖。此裝置包含例如具有複數個 及邏輯電晶體之積體電路。如圖3A所示，提供基板3〇4。基 板304可包含絕緣層上矽(s〇I)基板或塊矽基板。根據一例示 實施例’基板304包含SOI基板’其具有矽層於絕緣體(例如 二氧化矽(SiCy)上’其中矽層具有約5奈米(nm)至約1〇〇nm 之厚度。 基板304具有SRAM及邏輯nFET以及pFET區域界定於 21 200931640 其中。具體而言，根據圖3A所示之例示實施例，基板304包 含邏輯nFET區域306、SRAM nFET區域308、邏輯pFET區 域310、以及SRAM pFET區域312。邏輯nFET區域306及 SRAM nFET區域308各包含矽且摻雜有p型摻雜質。邏輯 pFET區域310及SRAM pFET區域312亦包含矽且摻雜有η 型摻雜質。將如下所述，cSiGe將形成於邏輯pFET區域310 中〇 v 沉積硬遮罩層於裝置上，並圖案化以分別形成硬遮罩313 及314於邏輯nFET區域306/SRAM nFET區域308以及SRAM pFET區域312。硬遮罩313屏蔽邏輯nFET區域306/SRAM nFET區域308，而硬遮罩314屏蔽SRAM pFET區域312，然 後選擇性形成(即成長)cSiGe 315於邏輯pFET區域310。如圖 3B所示，剝除硬遮罩313及314。根據一例示實施例，利用 濕化學蝕刻剝除硬遮罩313及314。 ❹ 如圖3C所示’面際層介電質316成長於nFET/pFET區 域。根據例示實施例’面際層介電質316包含Si02。然後， 結合氮入面際層介電質316(例如藉由氮化、熱氮化、及/或電 將氧化而後氮化）。然後沉積高K層318於面際層介電質316 相對於nFET/pFET區域之一側上。根據例示實施例，高κ層 318包含以下中之一或更多個：氧化铪(Hf〇2)、氧化锆(Zr〇2)、 矽酸铪(HfSiO)、氮化石夕酸铪(HfSi0N)、氧化组(Ta2〇5)、氧化 鈦(Τι〇2)、氧化鋁(a!2〇3)、以及包含前述高κ材料至少其一之 22 200931640 混合物。 帽蓋層320沉積於高K層318相對於面際層介電質316 之一側上。根據例示實施例，帽蓋層320包含以下中之一或更 多個：氧化鑭(La203)、氧化鎂(MgO)、IIA族及IIIB族元素之 氧化物、以及IIA族及ΙΠΒ族元素之氮化物。 如圖3D所示，圖案化光阻324於邏輯nFET區域306上。 以光阻324作為遮罩，自SRAM nFET區域308、邏輯pFET 區域310、以及SRAM pFET區域312上，選擇性移除(即剝除) 帽蓋層320。根據一例示實施例，利用氫氣酸(HC1)自SRAM nFET區域308、邏輯pFET區域310、以及SRAM pFET區域 312上，選擇性移除帽蓋層320。 如圖3E所示’移除光阻324露出形成於邏輯nFET區域 上之帽蓋層剩餘部份’即於邏輯nFET區域306上之帽蓋層 ❷ 321。如圖3F所示，沉積金屬層326於帽蓋層321/高K層318 上。根據例示實施例’金屬層326包含以下中之一或更多個： 氮化鈦(ΤιΝ)、氮化鈕(TaN)、氮化鋁鈕(TaAlN)、氮化鋁鈦 (TiAIN)、以及碳化钽(TaC或Ta2C)。 然後>儿積石夕層328於金屬層326相對於帽蓋層321/高K 層318之一側上。根據例示實施例，矽層328包含多晶矽 (poly-Si)及/或非晶石夕，且沉積厚度之最厚點為約埃。然 23 200931640 而’可視技術而矽層328厚度的最厚點變化於約5〇〇埃到約 1，000 埃。 ' 如圖3G所示，然後執行反應式離子蝕刻(ΜΕ)穿過許多 層’以界定各nFET及pFET區域上之個別閘極堆疊。亦即， 閘極堆疊330界定於邏輯nFET區域3〇6上。閘極堆疊33〇包 含面際層介電質316a(自面際層介電質316所形成）、高κ層 318a(自高K層318所形成)於面際層介電質316a上、帽蓋層 321a(自帽蓋層321所形成)於高K層318a相對於面際層介電 質316a之一側上、金屬層326a(自金屬層μ 層咖相對於紅層318a之-侧上、以及補二自3 328所形成)於金屬層326a相對於帽蓋層321a之一側上。 閘極堆疊332界定於SRAM nFET區域308上。閘極堆疊 332包含面際層介電質316b(自面際層介電質316所形成）、高 K層318b(自高尺層318所形成)於面際層介電質31你上金 ，曰326b(自金屬層326所形成)於南K層318b相對於面際層 =電質316b之一側上、以及矽層328b(自矽層328所形成)於 金屬層326b相對於高κ層318b之一侧上。 人閘極堆疊334界定於邏輯pFET區域310上。閘極堆疊334 包含面際層介電質316c(自面際層介電質316所形成）、高κ 層3l8c(自高Κ層318所形成)於面際層介電質316C上、金屬 層326c(自金屬層326所形成)於高K層318c相對於面際層介 24 200931640 電質316c之一側上、以及矽層328c(自矽層328所形成)於金 屬層326c相對於高尺層318c之一側上。 閘極堆疊336界定於SRAM pFET區域312上。閘極堆疊 336包含面際層介電質316d(自面際層介電質316所形成）、高 K層318d(自高尺層318所形成)於面際層介電質31兄上、金 屬層326d(自金屬層326所形成)於高K層318d相對於面際層 介電質316d之一側上、以及矽層328d(自矽層328所形成)於 金屬層32以相對於高K層318d之一侧上。 ，後可執行標準製程來形成源極及汲極區域於相對於閘 極堆且之相if。如有需要’亦可开》成氧化物及/或氮化 壁於閘極堆疊周圍。 執行如圖3A-G所示之步驟，結果如上所述，巾冒蓋 現於閘極堆疊330。藉由將帽蓋層包含於閘極堆疊⑽應 的邏輯nFET將具有臨界電壓於帶邊緣。相對地 : 層排除於閘極堆疊334,對庫的玀鈕+ 將巾 +應的物pFET將亦具有臨界電壓 於帶邊緣。閘極堆疊不具有帽蓋層（例如_ SRAM激電晶體具有大於邏輯猶電晶體 = 勘mV的臨界電壓。對不具有帽蓋層於閘極堆二= 豐336)之SRAMP酣電晶體而言，將具有大 晶體臨界電壓約50〇mV的臨界電壓。 科P 电 200931640 上述技術的益處在於僅涉及單一的遮罩步驟，而有利於 低生產時間及成本。然而，可使用其他技術。舉例而言，可 用兩步驟遮罩製程獲得相同閘極堆疊組態。具體而言，參考圖 3C所示之步驟，沉積金屬層(例如TiN層）而非帽蓋層二高κ 層上。然後圖案化遮罩以覆蓋SRAM nFET、邏輯以 及SRAM pFET區域上之金屬層’容許選擇性移除邏輯咖丁 區域上之金屬層。自邏輯nFET區域移除金屬層後，亦移除遮 然後>儿積巾自蓋層於金屬層/高K層上，接著沉積第二金屬 層(例如第二TiN層)於帽蓋層上。然後圖案化第二遮罩，以覆 蓋邏輯nFET區域上之第二TiN層，容許自SRAM nFET、邏 輯pFET、及SRAM pFET區域選擇性移除第二TiN層及帽蓋 層。自SRAM nFET、邏輯pFET、及SRAM pFET區域移除第 二TiN層及帽蓋層後，亦移除遮罩。從此點開始，剩餘的製 程與圖3F-G所示相同(如上所述）。 圖4A-L顯示形成積體SRAM-邏輯半導體裝置之又另一 例示方法之截面示意圖。此裝置包含例如具有複數個SRAM 及缝輯電晶體之積體電路。如圖4A所示，提供基板402。基 板402可包含絕緣層上矽(SOI)基板或塊矽基板。根據一例示 貫施例’基板402包含SOI基板’其具有石夕層於絕緣體(例如 —氧化硬(Si〇2))上’其中石夕層具有約5奈米(nm)至約100nm 之厚度。基板402具有淺溝渠隔離(STI)區域403、404、及405 26 200931640
界定於其中。將如下所述’淺溝渠隔離區域403、404、及405 用以區分而界定出裝置的nFET及FET區域。亦即，淺溝渠隔 離區域403左邊所示的裝置區域將為裝置的邏輯nFET區域， 而淺溝渠隔離區域403右邊所示的裝置區域將為裝置的 SRAMpFET區域。淺溝渠隔離區域404左邊所示的裝置區域 將為裝置的SRAM nFET區域，而淺溝渠隔離區域404右邊所 示的裝置區域將為裝置的邏輯pFET區域。淺溝渠隔離區域 405將裝置的SRAM pFET區域與裝置的SRAM nFET區域分 開。 如圖4B所示，面際層介電質406成長於nFET/pFET區 域。面際層介電質406由淺溝渠隔離區域403、404、及405 分隔。如圖4C所示’沉積高K層408於面際層介電質406/ 淺溝渠隔離區域403/淺溝渠隔離區域404/淺溝渠隔離區域4〇5 上。根據例示實施例，高K層408包含以下中之一或更多個： 氧化銓(Hf〇2)、氧化鍅(ZrOJ、矽酸铪(HfSi〇)、氮化矽酸铪 ❹ （HfSiON)、氧化组(Ta205)、氧化鈦(ΤΪ02)、氧化銘(Al2〇3)、以 及包含前述高K材料至少其一之混合物。 然後’幅蓋層沉積於高K層408相對於面際層介電質406/ 淺溝隔離區域403/淺溝渠隔離區域404/淺溝渠隔離區域405 之一側上。帽蓋層320包含以下中之一或更多個：氧化鑭 (LaP3)、氧化鎂(Mg〇)、ΙΙΑ族及ΙΙΙΒ族元素之氧化物、以及 ΙΙΑ族及励族元素之氮化物。然後，自SRA]Vi nFET區域/ 27 200931640 邏輯pFET區域’選擇性移除(即剝除)帽蓋層，以形成帽蓋層 410於邏輯nFET/SRAM pFET區域上，如圖4D所示。根據一 例示實施例，利用氩氣酸(HC1)，自SRAM nFET/邏輯pFET區 域，選擇性移除帽蓋層。 如圖4E所示’沉積金屬層412於帽蓋層410/高K層408 上。根據例示實施例’金屬層412包含以下中之一或更多個： 氮化鈦(TiN)、氮化鈕(TaN)、氮化鋁鈕(TaAIN)、氮化鋁鈦 (TiAIN)、以及石炭化组(TaC或Taf)。如圖4F所示，沉積石夕層 (即矽層414)於金屬層412上。;f艮據例示實施例，矽層414包 含多晶石夕(poly-Si)及/或非晶石夕。 如圖4G所示，然後執行反應式離子蝕刻(RIE)穿過許多 層，以界定各nFET及pFET區域上之個別閘極堆疊。亦即， 閘極堆疊430界定於邏輯nFET區域上。閘極堆疊430包含面 際層介電質406a(自面際層介電質406所形成)、高κ層408a(自 高K層408所形成)於面際層介電質40如上、帽蓋層4衞(自 帽蓋層410所形成)於高κ層4〇8a相對於面際層介電質4〇如 之一側上、金屬層412a(自金屬層412所形成)於帽蓋層41〇a 相對於尚K層408a之一側上、以及石夕層4i4a(自矽層414所 形成)於金屬層412a相對於帽蓋層4i〇a之一側上。 閘極堆疊432界定於SRAM pFET區域上。閘極堆疊432 包含面際層介電質406b(自面際層介電質406所形成）、高κ 28 200931640 層408b(自高K層408所形成)於面際層介電質4〇6b上、帽蓋 層410b(自帽蓋層410所形成)於高K層408b相對於面際層介 電質406b之一侧上、金屬層412b(自金屬層412所形成)於帽 蓋層410b相對於高κ層408b之一側上、以及石夕層4i4b(自石夕 層414所形成)於金屬層412b相對於帽蓋層41〇b之一側上。 閘極堆疊434界定於SRAM nFET區域上。閘極堆疊434 包含面際層介電質406c(自面際層介電質406所形成）、高κ 層408c(自高κ層408所形成)於面際層介電質406c上、金屬 層412c(自金屬層412所形成)於高K層408c相對於面際層介 電質406c之一側上、以及石夕層414c(自石夕層414所形成)於金 屬層412c相對於高κ層408c之一側上。 閘極堆疊436界定於邏輯pFET區域上。閘極堆疊436包 含面際層介電質406d(自面際層介電質406所形成）、高K層 408d(自高K層408所形成)於面際層介電質406d上、金屬層 412d(自金屬層412所形成)於高K層408d相對於面際層介電 質406d之—侧上、以及矽層414d(自矽層414所形成)於金屬 層414d相對於高κ層408d之一側上。 如圖4H所示’形成間隙壁組合鄰接各閘極堆疊。亦即， 對邏輯nFET區域而言，形成氮化物間隙壁44〇a鄰接閘極堆 疊430，然後形成氧化物間隙壁442a鄰接氮化物間隙壁44〇a， 以及形成氮化物間隙壁444a鄰接氧化物間隙壁442a。對 29 200931640 S^AM pFET ϋ域而言’形成氣化物間隙壁4概鄰接問極堆 豐432，然後形成氧化物間隙壁442b鄰接乳化物間隙壁4働， 以及形成氮化物間隙壁444b鄰接氧化物間隙壁 442b 。對 SRAM nFET區域而言，形成氮化物間隙壁44此鄰接閘極堆疊 434 ’然後形成氧化㈣隨442e鄰賊化㈣隙壁44〇c， 以及形成氮化物間隙壁444c鄰接氧化物間隙壁442c。對邏輯 pFET區域而言’形成氮化物間隙壁44〇d鄰接閘極堆疊436， 然後形成氧化物間隙壁442d鄰接氮化物間隙壁44〇d，以及形 成氮化物間隙壁444d鄰接氧化物間隙壁442d。 於各nFET及pFET區域形成源極/汲極擴散。亦即，形成 源極/沒極擴散446a及448a於邏輯nFET區域，形成源極/汲 極擴散446b及448b於SRAM pFET區域，形成源極/汲極擴 散446c及448c於SRAM nFET區域，形成源極/汲極擴散446d 及448d於邏輯pFET區域。 Ο 然後矽化於各nFET及pFET區域中裸露的矽區域。結果 形成矽化區域450a於邏輯nFET區域的裸露矽區域，即閘極 堆疊430及源極/汲極擴散446a及448a。形成矽化區域450b 於SRAM pFET區域的裸露矽區域，即閘極堆疊432及源極/ 沒極擴散446b及448b。形成矽化區域450c於SRAM nFET 區域的裸露矽區域，即閘極堆疊434及源極/及極擴散446c及 448c。形成矽化區域450d於邏輯pFET區域的裸露矽區域， 即閘極堆疊436及源極/汲極擴散446d及448d。 30 200931640 石夕化後’自各nFET及pFET區域移除氮化物間隙壁，如 圖41所示。如圖4J所示’沉積拉伸氮化矽(SiN)層於nFET區 域。亦即。SiN層452沉積於邏輯nFET區域上，而SiN層454 沉積於SRAM nFET區域上。拉伸SiN層與壓縮SiN層(描述 於下)的組合形成雙應力襯層於裝置上。於後續pFET區域的 氧化中(描述於下）’拉伸SiN層更屏蔽了 nFET區域。 ❹如圖4K所示’利用氧化以得到pFET區域的帶邊緣偏移。 於此所用之「帶邊緣偏移」一詞，表示藉由暴露高K層（即可 為上述之铪基)於氧氣(〇2)來中和正電荷氧空缺(例如箭頭455 所示）。消除正電荷提供了臨界電壓的正偏移，使得臨界電壓 接近於理想的pFET帶邊緣位置，此為期望的。 如圖4L所示，沉積壓縮SiN層於PFET區域。亦即，SiN 層456沉積於SRAM pFE丁區域，而SiN層458沉積於邏輯 pFET區域。如上所強調的，拉伸SiN層與壓縮層的組合 © 形成雙應力襯層於裝置上。 、圖5顯不具有高K/金屬閘極堆疊與帽蓋層（即]^2〇3)之n 通^金氧半電容(nM0SCAP)以及具有高^金屬閘極堆疊而無 帽蓋層之nMOSCAP之平帶電壓(Vfb)漂移之圖式。兩個 nMOSCAP閘極堆疊皆絲於以航之5秒活化退火。圖式 5 〇 〇描緣出閘極偏壓（單位為伏特(v))對電容密度(單位為# F/cm)之圖式。電容的面積八為1〇χ1〇 ay。 200931640 本發明雖已於此描述例示性實施例，但應了解本發明不限 於這些實施例，且在不悖離本發明精神及範疇下熟此技藝者應 知可有各種其他改變及修改。 一 【圖式簡單說明】 圖1A-G顯示根據本發明實施例形成積體靜態隨機存取記 憶體(SRAM)-邏輯半導體裝置之例示方法之截面示意圖； 圖2A-G顯示根據本發明實施例形成積體sraM-邏輯半 導體裝置之另一例示方法之戴面示意圖；. 圖3A-G顯示根據本發明實施例形成積體SRAM-邏輯半 導體裝置之又另一例示方法之截面示意圖； 圖4A-L顯示根據本發明實施例形成積體SRAM-邏輯半 導體裝置之再另一例示方法之截面示意圖； 圖5顯示根據本發明實施例之具有高K/金屬閘極堆疊與 帽蓋層之η通道金氧半電容(nMOSCAP)之平帶電壓(Vfb)漂移 之圖式。 【主要元件符號說明】 104 基板 106 邏輯nFET區域 108 SRAMnFET 區域 110 邏輯pFET區域 112 SRAM pFET 區域 113 cSiGe 32 ❹ 200931640 114 115 116、116a、116b、116c、116d 118、118a、118b、118c、118d 120 ' 121 ' 121a 124 126、126a、126b、126c、126d 128、128a、128b、128c、128d 130、132、134、136 204 206 208 210 212 213、215 214 215 216、216a、216b、216c、216d 218、218a、218b、218c、218d 220 221 、 221a 222 、 222d 224 > 225 226、226a、226b、226c、226d 硬遮罩 cSiGe 面際層介電質 高K層 帽蓋層 光阻 金屬層 石夕層 閘極堆疊 基板 邏輯nFET區域 SRAMnFET 區域 邏輯pFET區域 SRAMpFET 區域 cSiGe 硬遮罩 cSiGe 面際層介電質 高K層 帽蓋層 帽蓋層 帽蓋層 光阻 金屬層 33 200931640 ❹ ❿ 228、228a、228b、228c、228d 矽層 230、232、234、236 閘極堆疊 304 基板 306 邏輯nFET區域 308 SRAM nFET 區域 310 邏輯pFET區域 312 SRAM pFET 區域 313 、 314 硬遮罩 315 cSiGe 316、316a、316b、316c、316d 面際層介電質 318、318a、318b、318c、318d 高K層 320 > 321 ' 321a 帽蓋層 324 光阻 326、326a、326b、326c、326d 金屬層 328、328a、328b、328c、328d 秒層 330、332、334、336 閘極堆疊 402 基板 403、404、405 淺溝渠隔離區域 406、406a、406b、406c、406d 面際層介電質 408、408a、408b、408c、408d 咼K層 410、410a、410b 帽蓋層 412、412a、412b、412c、412d 金屬層 414、414a、414b、414c、414d 矽層 430、432、434、436 閘拖堆疊 34 200931640 440a、440b、440c、440d 氮化物間隙壁 442a、442b、442c、442d 氧化物間隙壁 444a、444b、444c、444d 氮化物間隙壁 446a、446b、446c、446d 源極/汲極擴散 448a、448b、448c、448d 源極/汲極擴散 450a、450b、450b、450d 石夕化區域 452 SiN層 454 SiN層 ® 455 箭頭 456 SiN層 458 SiN層 500 圖式 ❿ 35

Claims (1)

  1. 200931640 十、申請專利範圍： 1. 一種半導體裝置，包含： 一基板，具有至少一第一與一第二nFET區域以及至少一 第一與一第二pFET區域； 至少一邏輯nFET於該基板之該第一 nFET區域； 至少一邏輯pFET於該基板之該第一 pFET區域； 至少一 SRAMnFET於該基板之該第二必訂區域；以及 至少一 SRAM pFET於該基板之該第二pFET區域， 其中該邏輯nFET、該邏輯pFET、該SRAM nFET、以及 該SRAM pFET各包含一閘極堆疊，具有一金屬層於一高κ 層上， 其中該邏輯nFET閘極堆疊更包含一帽蓋層將該金屬層與 該而K層分開，以及其中該帽蓋層更用以相對於該邏輯 pFET、s亥SRAM nFET、以及該SRAM pFET中之一或更多個 之一臨界電壓，偏移該邏輯nFET之一臨界電壓。 ❹ 2.如請求項1所述之裝置’其中該第一與第二nFET區域以及 該第一與第二pFET區域包含矽。 3. 如請求項1所述之裝置’其中該第一與第二pFET區域包含 結晶石夕鍺。 4. 如請求項1所述之裝置’其中該第一與第二pFET區域包含 結晶矽鍺，以及其_於該第：pFET區域之該結晶矽鍺具有一 36 200931640 降低的鍺分率。 5. 如請求項1所述之裝置，其中該第一 pFET區域包含結晶矽 鍺。 6. 如請求項1所述之裝置，其中該基板包含一或更多的一絕 緣層上石夕基板或一塊發基板。 7. 如請求項1所述之裝置，其中該SRAM pFET閘極堆疊更 包含一帽蓋層將該金屬層與該高K層分開，該帽蓋層更相對 於該邏輯nFET、該邏輯pFET、以及該SRAM nFET中之一或 更多個之該臨界電壓，用以偏移該SRAM pFET之該臨界電 壓。 8. 如凊求項1所述之裝置，其中該金屬層包含以下中之一或 更多個：氮化鈦、氮化钽、氮化鋁钽、氮化鋁鈦、以及碳化鈕。 9. 如請求項1所述之裝置’其中該帽蓋層包含以下中之一或 更多個：氧化鑭、氧化鎂、IIA族及IIffi族元素之氧化物、以 及IIA族及ΙΠΒ族元素之氮化物。 10. 如請求項1所述之裝置，其中該高κ層包含以下中之一或 更多個.氧化铪、氧化锆、石夕酸給、氮化石夕酸給、氧化组、氧 化鈦、氧化鋁、以及包含前述高κ材料至少其一之混合物。 37 200931640 11. 如請求項1所述之裝置，其中該邏輯nFET、該邏輯pFET、 該SRAM nFET、以及該SRAM pFET閘極堆疊各更包含一石夕 層於該金屬層上。 12. 如請求項11所述之裝置，其中該矽層包含一或更多的多 晶碎及非晶梦。 13. 如請求項1所述之裝置，其中該邏輯nFET、該邏輯pFET、 ® .該SRAM nFET、以及該SRAM pFET閘極堆疊各更包含〆面 際層介電質將該高K層及該基板分開。 14. 如請求項1所述之裝置，其中該基板更包含一或更多的淺 溝渠隔離區域呈現於該第一 nFET區域、該第：nFET區域、 該第一 pFET區域、以及該第二pFET區域中的至少兩個之間。 15. 如請求項1所述之裝置，其中該邏輯pFET及該sraM © pFET閘極堆疊被氧化，以相對於該邏輯nFET及該SRAM nFET中之一或更多個之一臨界電壓，偏移該邏輯pFET及 SRAM FET之該臨界電壓。 16. 如請求項1所述之裝置，更包含—拉伸氮切層於—或更 多的該邏輯nFET及SRAMnFET上方，以及一屢縮氮化石夕層 於一或更多的該邏輯pFET及SRAM pFET上方。 38 200931640 17·種製造-半導體裝置之方法，包含以下步驟： 提供一基板，具有至少一邏輯ηΡΕΤ區域、至少一 SRAM nFET區域、至少一邏輯pFET區域、以及至少一 sRAMpFET 區域， 選擇性形成結晶矽鍺於該邏輯pFET區域； 、成長一面際層介電質於該邏輯nFET區域、該SRAMnFET 區域、該邏輯pFET區域、以及該SRAMpFET區域上； 沉積一高K層於該面際層介電質上； 形成一帽蓋層於該邏輯nFET區域中且於該高κ層與該面 際層介電質相對之一側上； 况積一金屬層於該邏輯nFET區域中之該帽蓋層上，且於 該SRAM nFET區域、該邏輯pFET區域、以及該SRAM pFET 區域之該高K層上； 沉積一矽層於該金屬層上； 執行一蝕刻穿過該面際層介電質、該高κ層、該帽蓋層、 該金屬層、以及該矽層，以形成一邏輯nFET閘極堆疊於該邏 ❹ 輯nFET區域上’以及穿過該面際層介電質、該高κ層、該金 屬層、以及該矽層’以形成一 SRAM nFET閘極堆疊於該sram nFET區域上、一邏輯pFET閘極堆疊於該邏輯pFET區域上、 以及一 SRAMpFET閘極堆疊於該SRAMpFET區域上。 18.如請求項17所述之方法，更包含選擇性形成結晶矽鍺於 該SRAMpFET區域之步驟。 39 200931640 19·種製造一半導體裝置之方法，包含以下步驟： 提供—基板’具有至少一邏輯nFET區域、至少一 SRAM nFET區域、至少—邏輯pFET區域以及至少一 SRAM pFET 區域； 成長一面際層介電質於該邏輯nFET區域、該SRAM nFET 區域、該邏輯pFET區域、以及該SRAMpFET區域上； 沉積一高K層於該面際層介電質上； 形成一帽蓋層於該邏輯nFET區域及該SRAM pFET區域 中之該高K層與該面際層介電質相對之一側上； 沉積一金屬層於該邏輯nFET區域及該SRAMpFET區域 之該帽蓋層上，且於該SRAM nFET區域及該邏輯pFET區域 之該高K層上； 沉積一矽層於該金屬層上； 執行一蝕刻穿過該面際層介電質、該高K層、該帽蓋層、 該金屬層、以及該矽層，以形成一邏輯nFET閘極堆疊於該邏 輯nFET區域及一 SRAM pFET閘極堆疊於該SRAM pFET區 域上’以及穿過該面際層介電質、該高K層、該金屬層、以 及該石夕層’以形成一 SRAM nFET閘極堆疊於該SRAM nFET 區域上以及一邏輯pFET閘極堆疊於該邏輯pFET區域上。 20.如請求項19所述之方法，更包含選擇性形成結晶矽鍺於 該邏輯pFET及該SRAM pFET區域之步驟。 21.如請求項19所述之方法’更包含以下步驟： 200931640 沉積一拉伸氮化矽層於該邏輯ηΡΕΤ區域及該SRAM nFET區域上； 氧化該邏輯pFET區域及該SRAMpFET區域；以及 沉積一壓縮氮化矽層於該邏輯pFET區域及該sram pFET區域上。 22. —種積體電路，包含： 一基板，具有至少一第一與一第二nFET區域以及至少一 ❹ 第一與一第二pFET區域； 至少一邏輯nFET於該基板之該第一 ηρΕΤ區域； 至少一邏輯pFET於該基板之該第一 pFET區域； 至少一 SRAMnFET於該基板之該第二nFET區域；以及 至少一 SRAMpFET於該基板之該第二pFET區域， 其中該邏輯nFET、該邏輯pFET、該SRAM nFET、以及 該SRAM pFET各包含一閘極堆疊，具有一金屬層於一高K 層上， ❹ 其中該邏輯nFET閘極堆疊更包含一帽蓋層將該金屬層與 該高K層分開’以及其中該帽蓋層更用以相對於該邏輯 pFET、該SRAMnFET、以及該SRAMpFET中之一或更多個 之一臨界電壓，偏移該邏輯nFET之一臨界電壓。 41
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