KR970060453A - 반도체 직접회로장치 및 그 제조방법 - Google Patents

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KR970060453A
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다카시 오카다
나오히코 히라노
히로시 다자와
에이이치 호소미
치아키 다쿠보
가즈히데 도이
요이치 히루타
게지 시바사키
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니시무로 타이조
가부시키가이샤 도시바
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Abstract

I/O패드가 형성된 집적회로칩 상에 제1절연막을 형성하고, I/O패드 상에 제1개구부를 형성한다. 이 제1절연막 상에 제1개구부를 매개로 I/O패드와 전기적으로 접속되는 도전층과 베리어메탈층을 적층형성한다. 합성구조로 제2절연막을 형성하고, 제1개구부와 다른 위치에 제2개구부를 형성한다. 그리고, 상기 제2개구부 내의 상기 베리어메탈층 상에 핸더범프 또는 금속패드를 형성한다. 상기 핸더범프 또는 금속패드의 위치는 상기 제2개구부로 규정한다.

Description

반도체 집적회로장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 상기 제3도의 4-4선에 따른 단면도.

Claims (41)

  1. 직접회로칩(11)과, 상기 집적회로칩(11) 상에 형성된 I/O패드(12), 상기 집적회로칩(11) 상 및 상기 I/O패드(12) 상에 형성되고, 상기 I/O패드(12) 상에 제1개구부(13A)를 갖춘 제1절연막(13), 상기 제1절연막(13)상에 형성되고, 상기 제1개구부(13A)를 매개로 상기 I/O패드(12)와 전기적으로 접속되는 도전층(14), 상기 도전층(14) 상에 형성되고, 상기 도전층(14)과 실질적으로 동일한 패턴을 갖으며, 확산에 의한 금속간 화합물의 생성을 방지하기 위한 제1베리어메탈층(16, 16-1), 상기 제1베리어메탈층(16, 16-1) 상에 형헝되고, 상기 제1베리어메탈층(16, 16-1) 상의 제1개구부(13A)와 다른 위치에 제2개구부(15A)를 갖춘 제2절연막(15) 및, 상기 제2개구부(15A) 내의 상기 제1베리어메탈층(16, 16-1) 상에 형성된 핸더범프(17)를 구비하여 이루어지고, 상기 핸더범프(17)의 위치는 제2절연막(15)에 있어서의 상기 제2개구부(15A)로 규정되는 것을 특징으로 하는 반도체 집적회로장치.
  2. 제1항에 있어서, 상기 도전층(14)은 Aℓ, Aℓ합금 및 Cu의 적어도 어느 하나를 함유한 재료인 것을 특징으로 하는 반도체 집적회로장치.
  3. 제1항에 있어서, 상기 제1베리어메탈층(16, 16-1)은 Cr, Cu, Ni및 Ti의 적어도 어느 하나를 함유한 재료인 것을 특징으로 하는 반도체 집적회로장치.
  4. 제1항에 있어서, 상기 제2절연막(15)은 상기 제1베리어메탈층(16, 16-1)으로부터 상기 제1절연막(13) 상에 이어져 설치된 것을 특징으로 하는 반도체 집적회로장치.
  5. 제1항에 있어서, 상기 제1절연막(13) 및 상기 제2절연막(15)은 각각 실리콘산화막, 실리콘질화막 및 폴리이미드막을 함유한 그룹으로부터 선택된 하나인 것을 특징으로 하는 반도체 집적회로장치.
  6. 제1항에 있어서, 상기 핸더범프17)와 상기 제1베리어메탈층(16, 16-1)간 및, 상기 제1베리어메탈층(16, 16-1)과 상기 도전층(14)간의 한쪽에 개재되고, 상기 핸더범프(17)중의 α입자가 상기 집적회로칩(11) 중에 도달하는 것을 차단하는 제2베리어메탈층(16-2)을 더 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로장치.
  7. 제6항에 있어서, 상기 제2베리어메탈층(16-2)은 AU 및 Pt의 적어도 한쪽을 함유한 재료인 것을 특징으로 하는 반도체 집적회로장치.
  8. 제6항에 있어서, 상기 제2베리어메탈층(16-2) 아래의 상기 직접회로칩(11)중에 설치되는 다이나믹형의 회로를 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로.
  9. 직접회로칩(11)과, 상기 집적회로칩(11) 상에 형성된 I/O패드(12), 상기 집적회로칩(11) 상 및 상기 I/O패드(12) 상에 형성되고, 상기 I/O패드(12) 상에 제1개구부(13A)를 갖춘 제1절연막(13), 상기 제1절연막(13)상에 형성되고, 상기 제1개구부(13A)를 매개로 상기 I/O패드(12)와 전기적으로 접속되는 도전층(14), 상기 도전층(14) 상에 형성되고, 상기 도전층(14)과 실질적으로 동일한 패턴을 갖는 핸더볼 위치규정금속층(23), 상기 핸더볼 위치규정금속층(23) 상에 형성되고, 상기 핸더볼 위치규정금속층(23) 상의 상기 제1개구부(13A)와 다른 위치에 제2개구부(15A)를 갖춘 제2절연막(15) 및, 상기 제2개구 (15A) 내의 상기 핸더블 위치규정금속층(23) 상에 형성된 핸더범프(17)를 구비하여 이루어지고, 상기 핸더범프(17)의 위치는 상기 제2절연막(15)에 있어서의 상기 제2개구부(15A)로 규정되는 것을 특징으로 하는 반도체 집적회로장치.
  10. 제9항에 있어서, 상기 도전층(14)은 Aℓ, Aℓ합금 및 Cu의 적어도 어느 하나를 함유한 재료인 것을 특징으로 하는 반도체 집적회로장치.
  11. 제9항에 있어서, 상기 핸더볼 위치규정금속층(23)은 Au 및 Pd의 적어도 하나로 함유한 재료인 것을 특징으로 하는 반도체 집적회로장치.
  12. 제9항에 있어서, 상기 제2절연막(15)은 상기 핸더볼 위치규정금속층(23) 상으로부터 상기 제1절연막(13) 상에 이어져 설치된 것을 특징으로 하는 반도체 집적회로장치.
  13. 제9항에 있어서, 상기 제1절연막(13) 및 상기 제2절연막(15)은 각각 실리콘산화막, 실리콘질화막 및 폴리이미드막을 함유한 그룹으로부터 선택된 하나인 것을 특징으로 하는 반도체 집적회로장치.
  14. 제9항에 있어서, 상기 핸더범프(17)와 상기 핸더볼 위치규정금속층(23)간, 및 상기 핸더볼 위치규정금속층(23)과 상기 도전층(14)간에 개재되고, 상기 핸더범프(17)중의 α입자가 상기 집적회로칩(11)중에 도달하는 것을 차단하는 베리어메탈층(16)을 더 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로장치.
  15. 제14항에 있어서, 상기 베리어메탈층(16)은 AU 및 Pt의 적어도 한쪽을 함유한 재료인 것을 특징으로 하는 반도체 집적회로장치.
  16. 제14항에 있어서, 상기 베리어메탈층(16) 아래의 상기 직접회로칩(11)중에 설치되는 다이나믹형의 회로를 더 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로.
  17. 직접회로칩(11)과, 상기 집적회로칩(11) 상에 형성된 I/O패드(12), 상기 직접회로칩(11) 상 및 상기 I/O패드(12) 상에 형성되고, 상기 I/O패드(12) 상에 제1개구부(13A)를 갖춘 제1절연막(13), 상기 제1절연막(13)상에 형성되고, 상기 제1개구부(13A)를 매개로 상기 I/O패드(12)와 전기적으로 접속되는 도전층(14), 상기 도전층(14) 상에 형성되고, 상기 도전층(14)과 실질적으로 동일한 패턴을 갖으며, 확산에 의한 금속간 화합물의 생성을 방지하기 위한 베리어메탈층(16), 상기 베리어메탈층(16) 상에 형성되고, 상기 베리어메탈층(16) 상의 상기 제1개구부(13A)와 다른 위치에 제2개구부(15A)를 갖춘 제2절연막(15) 및, 상기 제2개구부(15A) 내의 상기 베리어메탈층(16) 상에 형성된 금속패드(18)을 구비하여 이루어지고, 상기 금속패드(18)의 위치는 제2절연막(15)에 있어서의 상기 제2개구부(15A)로 규정되는 것을 특징으로 하는 반도체 집적회로장치.
  18. 제17항에 있어서, 상기 도전층(14)은 Aℓ, Aℓ합금 및 Cu의 적어도 어느 하나를 함유한 재료인 것을 특징으로 하는 반도체 집적회로장치.
  19. 제17항에 있어서, 상기 베리어메탈층(16)은 Cr, Cu, Ni 및 Ti의 적어도 어느 하나를 함유한 재료인 것을 특징으로 하는 반도체 집적회로장치.
  20. 제17항에 있어서, 상기 제2절연막(15)은 상기 베리어메탈층(16)으로부터 상기 제1절연막(13) 상에 이어져 설치된 것을 특징으로 하는 반도체 집적회로장치.
  21. 제17항에 있어서, 상기 제1절연막(13) 및 상기 제2절연막(15)은 각각 실리콘산화막, 실리콘질화막 및 폴리이미드막을 함유한 그룹으로부터 선택된 하나인 것을 특징으로 하는 반도체 집적회로장치.
  22. 제17항에 있어서, 상기 금속패드(18)은 Au, Ni 및 Cu의 적어도 하나를 함유한 재료인 것을 특징으로 하는 반도체 집적회로장치.
  23. 집적회로칩(11)을 형성하는 제1공정과, 상기 집적회로칩(11) 상에 형성된 I/O패드(12), 상기 집적회로칩(11) 상 및 상기 I/O패드(12) 상에 형성되고, 상기 I/O패드(12) 상에 제1개구부(13A)를 갖춘 제1절연막(13), 상기 제1절연막(13) 상에 형성되고, 상기 제1개구부(13A)를 매개로 상기 I/O패드(12)와 전기적으로 접속되는 도전층(14), 상기 도전층(14) 상에 형성되고, 상기 도전층(14)과 실질적으로 동일한 패턴을 갖는 위치규정금속층(23), 상기 위치규정금속층(23) 상에 형성되고, 상기 위치규정금속층(23) 상의 상기 제1개구부(13A)와 다른 위치에 제2개구부(15A)를 갖춘 제2절연막(15) 및, 상기 제2개구부(15A) 내의 상기 위치규정금속층(23) 상에 형성된 금속패드(18)를 구비하여 이루어지고, 상기 금속패드(18)의 위치는 상기 제2절연막(15)에 있어서의 상기 제2개구부(15A)로 규정되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  24. 제23항에 있어서, 상기 도전층(14)은 Aℓ, Aℓ합금 및 Cu의 적어도 어느 하나를 함유한 재료인 것을 특징으로 하는 반도체 집적회로장치.
  25. 제23항에 있어서, 상기 위치규정금속층(23)은 Au 및 Pd의 적어도 하나를 함유한 재료인 것을 특징으로 하는 반도체 집적회로장치.
  26. 제23항에 있어서, 상기 제2절연막(15)은 상기 베리어메탈층(16) 상으로부터 상기 제1절연막(13) 상에 이어져 설치된 것을 특징으로 하는 반도체 집적회로장치.
  27. 제23항에 있어서, 상기 제1절연막(13) 및 상기 제2절연막(15)은 각각 실리콘산화막, 실리콘질화막 및 폴리이미드막을 함유한 그룹으로부터 선택된 하나인 것을 특징으로 하는 반도체 집적회로장치.
  28. 집적회로칩(11)을 형성하는 제1공정과, 상기 집적회로칩(11) 상에 I/O패드(12)를 형성하는 제2공정, 상기 집적회로칩(11) 상 및 상기 I/O패드(12) 상에 제1절연막(13)을 형성하는 제3공정, 상기 제1절연막(13)에 있어서의 상기 I/O패드(12) 상에 제1개구부(13A)를 형성하는 제4공정, 상기 제1절연막(13) 상 및 상기 개구부(13A) 내에 도전층(14)을 형성하는 제5공정, 상기 도전층(14) 상에 제1베리어메탈층(16, 16-1)을 형성하는 제6공정, 상기 제1베리어메탈층(16, 16-1)과 상기 도전층(14)을 동일의 마스크를 이용하여 페터닝하는 제7공정, 상기 제1베리어메탈층(16, 16-1) 상 및 상기 제1절연막(13) 상에 제2절연막(15)을 형성하는 제8공정, 상기 제2절연막(15)의 상기 제1개구부(13A)와 다른 위치에 제2개구부(15A)를 형성하고, 상기 제1베리어메탈층(16, 16-1)을 노출시키는 제9공정 및, 상기 제2개구부(15A) 내의 상기 제1베리어메탈층(16, 16-2) 상에 핸더범프(17)를 형성하는 제10공정을 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  29. 제28항에 있어서, 상기 제5공정 후에 상기 도전층(14) 상에 상기 핸더범프(17)로부터 발생된 α입자를 차단하는 제2베리어메탈층(16-2)을 형성하는 공정을 더 구비하고, 상기 제2베리어메탈층(16-2)은 상기 제7공정에 있어서 상기 제1베리어메탈층(16, 16-1) 및 상기 도전층(14)과 동일의 마스크를 이용하여 패터닝되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  30. 제28항에 있어서, 상기 제4공정 및 제9공정은 각각 웨트에칭으로 실행되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  31. 제28항에 있어서, 상기 제10공정은 전해도금과 리플로우, 핸더볼전사 및, 스크린인쇄중 어느 하나로 실행되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  32. 집적회로칩(11)을 형성하는 제1공정과, 상기 집적회로칩(11) 상에 I/O패드(12)를 형성하는 제2공정, 상기 집적회로칩(11) 상 및 상기 I/O패드(12) 상에 제1절연막(13)을 형성하는 제3공정, 상기 제1절연막(13)에 있어서의 상기 I/O패드(12) 상에 제1개구부(13A)를 형성하는 제4공정, 상기 제1절연막(13) 상 및 상기 개구부(13A) 내에 도전층(14)을 형성하는 제5공정, 상기 도전층(14) 상에 핸더볼 위치규정금속층(23)을 형성하는 제6공정, 상기 핸더볼 위치규정금속층(23)과 상기 도전층(14)을 동일의 마스크를 이용하여 페터닝하는 제7공정, 상기 핸더볼 위치규정금속층(23) 상 및 상기 제1절연막(13) 상에 제2절연막(15)을 형성하는 제8공정, 상기 제2절연막(15)의 상기 제1개구부(13A)와 다른 위치에 제2개구부(15A)를 형성하고, 상기 핸더볼 위치규정금속층(23)을 노출시키는 제9공정 및, 상기 제2개구부(15A) 내의 상기 핸더볼 위치규정금속층(23) 상에 핸더범프(17)를 형성하는 제10공정을 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  33. 제32항에 있어서, 상기 제5공정 후에 상기 도전층(14) 상에 상기 핸더범프(17)중의 α입자를 차단하는 베리어메탈층(16)을 형성하는 공정을 더 구비하고, 상기 베리어메탈층(16)은 상기 제7공정에 있어서 상기 제1베리어메탈층(16, 16-1) 및 상기 도전층(14)과 동일의 마스크를 이용하여 패터닝되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  34. 제32항에 있어서, 상기 제4공정 및 제9공정은 각각 웨트에칭으로 실행되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  35. 제32항에 있어서, 상기 제10공정은 전해도금과 리플로우, 핸더볼전사 및, 스크린인쇄중 어느 하나로 실행되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  36. 집적회로칩(11)을 형성하는 제1공정과, 상기 집적회로칩(11) 상에 형성된 I/O패드(12)를 형성하는 제2공정, 상기 집적회로칩(11) 상 및 상기 I/O패드(12) 상에 제1절연막(13)을 형성하는 제3공정, 상기 제1절연막(13)에 있어서의 상기 I/O패드(12) 상에 제1개구부(13A)를 형성하는 제4공정, 상기 제1절연막(13) 상 및 상기 개구부(13A) 내에 도전층(14)을 형성하는 제5공정, 상기 도전층(14) 상에 베리어메탈층(16)을 형성하는 제6공정, 상기 베리어메탈층(16)과 상기 도전층(14)을 동일의 마스크를 이용하여 페터닝하는 제7공정, 상기 베리어메탈층(16) 상 및 상기 제1절연막(13) 상에 제2절연막(15)을 형성하는 제8공정, 상기 제2절연막(15)의 상기 제1개구부(13A)와 다른 위치에 제2개구부(15A)를 형성하고, 상기 베리어메탈층(16)을 노출시키는 제9공정 및, 상기 제2개구부(15A) 내의 상기 베리어메탈층(16) 상에 금속패드(18)를 형성하는 제10공정을 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  37. 제36항에 있어서, 상기 제4공정 및 제9공정은 각각 웨트에칭으로 실행되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  38. 제36항에 있어서, 상기 제10공정은 전해도금으로 실행되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  39. 집적회로칩(11)을 형성하는 제1공정과, 상기 집적회로칩(11) 상에 I/O패드(12)를 형성하는 제2공정, 상기 집적회로칩(11) 상 및 상기 I/O패드(12) 상에 제1절연막(13)을 형성하는 제3공정, 상기 제1절연막(13)에 있어서의 상기 I/O패드(12) 상에 제1개구부(13A)를 형성하는 제4공정, 상기 제1절연막(13) 상 및 상기 개구부(13A) 내에 도전층(14)을 형성하는 제5공정, 상기 도전층(14) 상에 위치규정금속층(23)을 형성하는 제6공정, 상기 위치규정금속층(23)과 상기 도전층(14)을 동일의 마스크를 이용하여 페터닝하는 제7공정, 상기 위치규정금속층(23) 상 및 상기 제1절연막(13) 상에 제2절연막(15)을 형성하는 제8공정, 상기 제2절연막(15)의 상기 제1개구부(13A)와 다른 위치에 제2개구부(15A)를 형성하고, 상기 위치규정금속층(23)을 노출시키는 제9공정 및, 상기 제2개구부(15A) 내의 상기 위치규정금속층(23) 상에 금속패드(18)를 형성하는 제10공정을 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  40. 제39항에 있어서, 상기 제4공정 및 제9공정은 각각 웨트에칭으로 실행되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  41. 제39항에 있어서, 상기 제10공정은 전해도금으로 실행되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW448524B (en) * 1997-01-17 2001-08-01 Seiko Epson Corp Electronic component, semiconductor device, manufacturing method therefor, circuit board and electronic equipment
JP3335575B2 (ja) * 1997-06-06 2002-10-21 松下電器産業株式会社 半導体装置およびその製造方法
JP2000106482A (ja) * 1998-07-29 2000-04-11 Sony Chem Corp フレキシブル基板製造方法
JP4564113B2 (ja) * 1998-11-30 2010-10-20 株式会社東芝 微粒子膜形成方法
US6965165B2 (en) 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
US6936531B2 (en) 1998-12-21 2005-08-30 Megic Corporation Process of fabricating a chip structure
US6479900B1 (en) * 1998-12-22 2002-11-12 Sanyo Electric Co., Ltd. Semiconductor device and method of manufacturing the same
JP3914651B2 (ja) * 1999-02-26 2007-05-16 エルピーダメモリ株式会社 メモリモジュールおよびその製造方法
JP3553413B2 (ja) * 1999-04-26 2004-08-11 富士通株式会社 半導体装置の製造方法
US6365498B1 (en) * 1999-10-15 2002-04-02 Industrial Technology Research Institute Integrated process for I/O redistribution and passive components fabrication and devices formed
JP4301661B2 (ja) * 1999-11-12 2009-07-22 富士通マイクロエレクトロニクス株式会社 ボールグリッドアレイ構造のデバイスに使用されるコンタクトフィルム及びデバイス実装構造体
US6396148B1 (en) * 2000-02-10 2002-05-28 Epic Technologies, Inc. Electroless metal connection structures and methods
US6555908B1 (en) * 2000-02-10 2003-04-29 Epic Technologies, Inc. Compliant, solderable input/output bump structures
JP3568869B2 (ja) * 2000-02-28 2004-09-22 シャープ株式会社 半導体集積回路装置及びその製造方法
JP3440070B2 (ja) * 2000-07-13 2003-08-25 沖電気工業株式会社 ウェハー及びウェハーの製造方法
JP2002050647A (ja) * 2000-08-01 2002-02-15 Sharp Corp 半導体装置及びその製造方法
JP2002057252A (ja) 2000-08-07 2002-02-22 Hitachi Ltd 半導体装置及びその製造方法
JP4174174B2 (ja) * 2000-09-19 2008-10-29 株式会社ルネサステクノロジ 半導体装置およびその製造方法並びに半導体装置実装構造体
TW449813B (en) * 2000-10-13 2001-08-11 Advanced Semiconductor Eng Semiconductor device with bump electrode
JP3526548B2 (ja) * 2000-11-29 2004-05-17 松下電器産業株式会社 半導体装置及びその製造方法
JP4068801B2 (ja) * 2000-11-30 2008-03-26 株式会社ルネサステクノロジ 半導体装置
DE10062399B4 (de) * 2000-12-14 2013-10-31 Cree, Inc. Hochtemperaturtaugliches Multilayer-Kontaktsystem
KR100694428B1 (ko) * 2000-12-29 2007-03-12 앰코 테크놀로지 코리아 주식회사 반도체칩의 하부 범프 금속화층 구조 및 그 제조 방법
US6426281B1 (en) * 2001-01-16 2002-07-30 Taiwan Semiconductor Manufacturing Company Method to form bump in bumping technology
US6495397B2 (en) 2001-03-28 2002-12-17 Intel Corporation Fluxless flip chip interconnection
US6713318B2 (en) * 2001-03-28 2004-03-30 Intel Corporation Flip chip interconnection using no-clean flux
DE10120408B4 (de) * 2001-04-25 2006-02-02 Infineon Technologies Ag Elektronisches Bauteil mit einem Halbleiterchip, elektronische Baugruppe aus gestapelten Halbleiterchips und Verfahren zu deren Herstellung
US6596611B2 (en) * 2001-05-01 2003-07-22 Industrial Technology Research Institute Method for forming wafer level package having serpentine-shaped electrode along scribe line and package formed
DE10231385B4 (de) * 2001-07-10 2007-02-22 Samsung Electronics Co., Ltd., Suwon Halbleiterchip mit Bondkontaktstellen und zugehörige Mehrchippackung
US7759803B2 (en) * 2001-07-25 2010-07-20 Rohm Co., Ltd. Semiconductor device and method of manufacturing the same
JP2003045877A (ja) * 2001-08-01 2003-02-14 Sharp Corp 半導体装置およびその製造方法
KR100429856B1 (ko) * 2001-11-15 2004-05-03 페어차일드코리아반도체 주식회사 스터드 범프가 있는 웨이퍼 레벨 칩 스케일 패키지 및 그 제조 방법
US7932603B2 (en) 2001-12-13 2011-04-26 Megica Corporation Chip structure and process for forming the same
JP3580803B2 (ja) * 2002-08-09 2004-10-27 沖電気工業株式会社 半導体装置
JP2004104103A (ja) * 2002-08-21 2004-04-02 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
US20040191955A1 (en) * 2002-11-15 2004-09-30 Rajeev Joshi Wafer-level chip scale package and method for fabricating and using the same
US20050012225A1 (en) * 2002-11-15 2005-01-20 Choi Seung-Yong Wafer-level chip scale package and method for fabricating and using the same
KR100546346B1 (ko) * 2003-07-23 2006-01-26 삼성전자주식회사 재배선 범프 형성방법 및 이를 이용한 반도체 칩과 실장구조
JP4072141B2 (ja) * 2003-07-31 2008-04-09 沖電気工業株式会社 半導体装置の製造方法
JP4241302B2 (ja) * 2003-09-30 2009-03-18 株式会社ルネサステクノロジ 半導体装置の製造方法
DE10360206B4 (de) * 2003-12-13 2008-05-29 Infineon Technologies Ag Verfahren zum selektiven galvanischen Abscheiden in einer integrierten Schaltungsanordnung, insbesondere auf Kupfer, und integrierte Schaltungsanordnung
JP2005235860A (ja) * 2004-02-17 2005-09-02 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP3981089B2 (ja) * 2004-02-18 2007-09-26 株式会社東芝 半導体装置とその製造方法
JP4843229B2 (ja) * 2005-02-23 2011-12-21 株式会社東芝 半導体装置の製造方法
US20060255473A1 (en) * 2005-05-16 2006-11-16 Stats Chippac Ltd. Flip chip interconnect solder mask
US9258904B2 (en) * 2005-05-16 2016-02-09 Stats Chippac, Ltd. Semiconductor device and method of forming narrow interconnect sites on substrate with elongated mask openings
TW200733270A (en) * 2005-10-19 2007-09-01 Koninkl Philips Electronics Nv Redistribution layer for wafer-level chip scale package and method therefor
KR100782483B1 (ko) * 2006-01-19 2007-12-05 삼성전자주식회사 내부단자 배선을 갖는 패키지 보드 및 이를 채택하는반도체 패키지
US7871831B1 (en) * 2006-03-01 2011-01-18 Cadence Design Systems, Inc. Method for connecting flip chip components
KR100734403B1 (ko) * 2006-06-02 2007-07-02 삼성전기주식회사 전자소자 패키지 및 그 제조방법
JP5627835B2 (ja) * 2007-11-16 2014-11-19 ローム株式会社 半導体装置および半導体装置の製造方法
US20100148218A1 (en) * 2008-12-10 2010-06-17 Panasonic Corporation Semiconductor integrated circuit device and method for designing the same
US20100224397A1 (en) * 2009-03-06 2010-09-09 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
CN101853829B (zh) * 2009-04-03 2012-01-25 华邦电子股份有限公司 半导体结构及其制造方法
US8387238B2 (en) * 2009-06-14 2013-03-05 Jayna Sheats Processes and structures for IC fabrication
US8338286B2 (en) 2010-10-05 2012-12-25 International Business Machines Corporation Dimensionally decoupled ball limiting metalurgy
DE102012109922B4 (de) 2012-04-16 2020-04-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package-on-Package-Struktur und Verfahren zur Herstellung derselben
US9219030B2 (en) * 2012-04-16 2015-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Package on package structures and methods for forming the same
US9576923B2 (en) 2014-04-01 2017-02-21 Ati Technologies Ulc Semiconductor chip with patterned underbump metallization and polymer film
JP6436531B2 (ja) * 2015-01-30 2018-12-12 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
KR102387541B1 (ko) * 2015-03-25 2022-04-18 삼성전자주식회사 반도체 칩, 및 이를 포함하는 플립 칩 패키지와 웨이퍼 레벨 패키지

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5368970A (en) * 1976-12-01 1978-06-19 Hitachi Ltd Solder electrode structure
JPS58200526A (ja) * 1982-05-18 1983-11-22 Citizen Watch Co Ltd 多層配線を有する半導体装置
JPS6235650A (ja) * 1985-08-09 1987-02-16 Mitsubishi Electric Corp 半導体装置の電極構造
JPS6331138A (ja) * 1986-07-24 1988-02-09 Fujitsu Ltd 半導体装置の製造方法
JPH01128546A (ja) * 1987-11-13 1989-05-22 Hitachi Ltd 半導体集積回路装置
JPH01214141A (ja) * 1988-02-23 1989-08-28 Nec Corp フリップチップ型半導体装置
US5719448A (en) * 1989-03-07 1998-02-17 Seiko Epson Corporation Bonding pad structures for semiconductor integrated circuits
DE68916784T2 (de) * 1989-04-20 1995-01-05 Ibm Integrierte Schaltungspackung.
JPH04196552A (ja) * 1990-11-28 1992-07-16 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2731040B2 (ja) * 1991-02-05 1998-03-25 三菱電機株式会社 半導体装置の製造方法
JPH0637143A (ja) * 1992-07-15 1994-02-10 Toshiba Corp 半導体装置および半導体装置の製造方法
JP3361881B2 (ja) * 1994-04-28 2003-01-07 株式会社東芝 半導体装置とその製造方法
JP3142723B2 (ja) * 1994-09-21 2001-03-07 シャープ株式会社 半導体装置及びその製造方法
JP2792532B2 (ja) * 1994-09-30 1998-09-03 日本電気株式会社 半導体装置の製造方法及び半導体ウエハー
US5656858A (en) * 1994-10-19 1997-08-12 Nippondenso Co., Ltd. Semiconductor device with bump structure
JP3217624B2 (ja) * 1994-11-12 2001-10-09 東芝マイクロエレクトロニクス株式会社 半導体装置
JPH08203910A (ja) * 1995-01-20 1996-08-09 Sony Corp 半田バンプの製造方法及び電子部品
EP0734059B1 (en) * 1995-03-24 2005-11-09 Shinko Electric Industries Co., Ltd. Chip sized semiconductor device and a process for making it
KR100218996B1 (ko) * 1995-03-24 1999-09-01 모기 쥰이찌 반도체장치
JP2763020B2 (ja) * 1995-04-27 1998-06-11 日本電気株式会社 半導体パッケージ及び半導体装置
KR100274333B1 (ko) * 1996-01-19 2001-01-15 모기 쥰이찌 도체층부착 이방성 도전시트 및 이를 사용한 배선기판
US5903058A (en) * 1996-07-17 1999-05-11 Micron Technology, Inc. Conductive bumps on die for flip chip application
US5883435A (en) * 1996-07-25 1999-03-16 International Business Machines Corporation Personalization structure for semiconductor devices

Also Published As

Publication number Publication date
US6111317A (en) 2000-08-29
KR100228039B1 (ko) 1999-11-01

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