KR20170039567A - 칼코게나이드 재료를 캡슐화하기 위한 방법 - Google Patents

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Abstract

칼코게나이드 재료를 포함한 메모리 디바이스들 위에 ALD (atomic layer deposition) 에 의해 실리콘 나이트라이드 캡슐화 층들을 증착하는 방법들이 본 명세서에 제공된다. 방법들은 요오드-함유 실리콘 전구체 및/또는 브롬-함유 실리콘 전구체를 사용하는 단계 및 제 2 반응물질로서 암모니아 또는 하이드라진, 또는 요오드-함유 실리콘 전구체 및/또는 브롬-함유 실리콘 전구체를 사용하여 열적으로 증착하는 단계 및 질소 기반 플라즈마 또는 수소 기반 플라즈마를 사용하여 증착하는 단계를 포함한다.

Description

칼코게나이드 재료를 캡슐화하기 위한 방법{METHOD FOR ENCAPSULATING A CHALCOGENIDE}
반도체 디바이스 제조는 실리콘 나이트라이드 막들의 증착을 수반할 수도 있다. 실리콘 나이트라이드 박막들은 독특한 물리적, 화학적, 그리고 기계적 특성들을 갖고 따라서 다양한 애플리케이션들에서 사용된다. 예를 들어, 실리콘 나이트라이드 막들은 확산 배리어들, 게이트 절연체들, 측벽 스페이서들, 캡슐화 층들, 트랜지스터들 내의 뒤틀린 (strained) 막들, 등에서 사용될 수도 있다. 실리콘 나이트라이드 막들을 증착하는 종래의 방법들은 증착이 수행되는 프로세스 챔버의 컴포넌트들 (components) 을 손상시킬 수도 있거나, 기판 재료들을 손상시킬 수도 있다.
기판들을 프로세싱하는 방법들이 본 명세서에 제공된다.
일 양태는 칼코게나이드 재료를 캡슐화하는 방법을 수반한다. 방법은: (a) 칼코게나이드 재료의 하나 이상의 노출된 층들을 포함한 기판을 챔버에 제공하는 단계; (b) 염소-프리 (free) 브롬-함유 실리콘 전구체로 하여금 기판의 표면 상에 흡착하게 하여 염소-프리 브롬-함유 실리콘 전구체의 흡착된 층을 형성하는 조건들 하에서 염소-프리 브롬-함유 실리콘 전구체에 기판을 노출시키는 단계; 및 (c) 칼코게나이드 재료 상에 실리콘 나이트라이드 막을 형성하도록 제 2 반응물질에 기판을 노출시키는 단계를 포함한다.
다양한 실시예들에서, 염소-프리 브롬-함유 실리콘 전구체는 SixBryIz (여기서 x=1, y는 1 내지 4의 정수, 그리고 y+z=4) 의 화학식을 가진 화합물들; 및 SixBryIz (여기서 x=2, y는 1 내지 6의 정수, 그리고 y+z=6) 의 화학식을 가진 화합물 중 임의의 화합물이다.
예를 들어, 일부 실시예들에서, 염소-프리 브롬-함유 실리콘 전구체는 테트라브로모실란 (SiBr4), SiBr3I, SiBr2I2, SiBrI3, 헥사브로모디실란 (Si2Br6), Si2Br5I, Si2Br4I2, Si2Br3I3, Si2Br2I4, Si2BrI5, 및 이들의 조합들 중 임의의 것이다.
다양한 실시예들에서, 실리콘 나이트라이드는 적어도 약 40 Å의 두께로 증착된다. 다양한 실시예들에서, 제 2 반응물질은 암모니아 및 하이드라진들 중 임의의 것이고, 그리고 실리콘 나이트라이드는 약 300 ℃ 미만의 온도로 증착될 수도 있다. 예를 들어, 일부 실시예들에서, 실리콘 나이트라이드는 약 50 ℃ 내지 약 300 ℃의 온도로 증착된다. 일부 실시예들에서, 실리콘 나이트라이드는 약 200 ℃ 내지 약 275 ℃의 온도로 증착된다.
일부 실시예들에서, 방법은 또한 반응성 종을 생성하도록 제 2 반응물질에 기판을 노출시킬 때 플라즈마를 점화하는 단계를 포함한다. 일부 실시예들에서, 제 2 반응물질은 질소 또는 수소이다.
다양한 실시예들에서, 제 2 반응물질은 알루미늄, 철, 구리, 안티몬, 셀레늄, 텔루륨, 게르마늄, 및 비소 중 임의의 것과 반응될 때 휘발성 종을 형성한다. 일부 실시예들에서, 칼코게나이드 재료는 황, 셀레늄, 텔루륨, 및 이들의 조합들 중 임의의 것이다.
일부 실시예들에서, 증착된 실리콘 나이트라이드 막은 적어도 약 95 %의 단차 커버리지를 갖는다. 실리콘 나이트라이드 막은 약 30 Å 초과의 두께로 증착될 수도 있다.
다양한 실시예들에서, 챔버는: (i) 단계 (b) 를 수행한 후 그리고 단계 (c) 를 수행하기 전; 및 (ii) 단계 (c) 를 수행한 후 중 적어도 하나 동안 퍼지된다. 일부 실시예들에서, 단계 (b) 및 단계 (c) 는 순차적으로 반복된다. 다양한 실시예들에서, 챔버는 아르곤, 헬륨, 질소, 및 수소 중 임의의 것과 같은 퍼지 가스를 흘림으로써 퍼지된다.
일 양태는 (a) 칼코게나이드 재료의 하나 이상의 노출된 층들을 포함한 기판을 챔버에 제공하는 단계; (b) 염소-프리 요오드-함유 실리콘 전구체로 하여금 기판의 표면 상에 흡착하게 하여 염소-프리 요오드-함유 실리콘 전구체의 흡착된 층을 형성하는 조건들 하에서 염소-프리 요오드-함유 실리콘 전구체에 기판을 노출시키는 단계; 및 (c) 칼코게나이드 재료 상에 실리콘 나이트라이드 막을 형성하도록 제 2 반응물질에 기판을 노출시키는 단계에 의해 칼코게나이드 재료를 캡슐화하는 방법을 수반한다.
염소-프리 요오드-함유 실리콘 전구체는 디요오도실란, 테트라요오도실란, 및 헥사요오도실란 중 임의의 것일 수도 있다. 다양한 실시예들에서, 제 2 반응물질은 암모니아 및 하이드라진들 중 임의의 것이고, 그리고 실리콘 나이트라이드는 약 300 ℃ 미만의 온도로 증착될 수도 있다. 예를 들어, 일부 실시예들에서, 실리콘 나이트라이드는 약 50 ℃ 내지 약 300 ℃의 온도로 증착된다. 일부 실시예들에서, 실리콘 나이트라이드는 약 200 ℃ 내지 약 275 ℃의 온도로 증착된다.
일부 실시예들에서, 방법은 또한 반응성 종을 생성하도록 제 2 반응물질에 기판을 노출시킬 때 플라즈마를 점화하는 단계를 포함한다. 일부 실시예들에서, 제 2 반응물질은 질소 또는 수소이다.
다양한 실시예들에서, 제 2 반응물질은 알루미늄, 철, 구리, 안티몬, 셀레늄, 텔루륨, 게르마늄, 및 비소 중 임의의 것과 반응될 때 휘발성 종을 형성한다. 일부 실시예들에서, 칼코게나이드 재료는 황, 셀레늄, 텔루륨, 및 이들의 조합들 중 임의의 것이다.
일부 실시예들에서, 증착된 실리콘 나이트라이드 막은 적어도 약 95 %의 단차 커버리지를 갖는다. 실리콘 나이트라이드 막은 약 30 Å 초과의 두께로 증착될 수도 있다.
다양한 실시예들에서, 챔버는: (i) 단계 (b) 를 수행한 후 그리고 단계 (c) 를 수행하기 전; 및 (ii) 단계 (c) 를 수행한 후 중 적어도 하나 동안 퍼지된다. 일부 실시예들에서, 단계 (b) 및 단계 (c) 는 순차적으로 반복된다. 다양한 실시예들에서, 챔버는 아르곤, 헬륨, 질소, 및 수소 중 임의의 것과 같은 퍼지 가스를 흘림으로써 퍼지된다.
일부 실시예들에서, 방법은 기판 위에 제 2 층을 증착하는 단계를 더 포함하고, 약 30 % 내지 약 90 %의 단차 커버리지를 가진 층이 증착된다.
제 2 층은 RPCVD (remote plasma chemical vapor deposition) 또는 PECVD (plasma enhanced chemical vapor deposition) 에 의해 증착될 수도 있다. 다양한 실시예들에서, 제 2 층은 실리콘 나이트라이드를 포함할 수도 있다. 일부 실시예들에서 제 2 층은 실리콘 카바이드를 포함할 수도 있다.
다양한 실시예들에서, 기판은, 하나 이상의 피처들 중 적어도 하나의 하단에서 하나 이상의 피처들 중 적어도 하나의 측벽 상의 제 2 층의 두께가 하나 이상의 피처들 중 적어도 하나의 상단에서 하나 이상의 피처들 중 적어도 하나의 측벽 상의 제 2 층의 두께보다 두껍도록 컨포멀하지 않게 증착된다.
또 다른 양태는: 칼코게나이드 재료를 포함한 메모리 스택; 메모리 스택 위에 증착되고 그리고 칼코게나이드 재료를 캡슐화하는 실리콘 나이트라이드 층으로서, 실리콘 나이트라이드 층은 ALD를 사용하여 요오드-함유 실리콘 전구체의 노출과 제 2 반응물질의 노출을 교번함으로써 증착되고, 실리콘 나이트라이드 층은 약 30 % 내지 약 90 %의 단차 커버리지를 갖는, 실리콘 나이트라이드 층; 및 약 250 ℃에서 RPCVD (remote plasma chemical vapor deposition) 또는 PECVD (plasma enhanced chemical vapor deposition) 에 의해 실리콘 나이트라이드 층 직상에 증착된 실리콘-함유 층으로서, 실리콘-함유 층은 희석된 플루오르화수소산을 사용하여 약 100 Å/min 미만의 습식 에칭 레이트를 갖고, 플루오르화수소산은 100:1의 비로 희석되는, 실리콘-함유 층을 포함하는, 메모리 디바이스를 수반한다.
또 다른 양태는: 칼코게나이드 재료를 포함한 메모리 스택; 메모리 스택 위에 증착되고 그리고 칼코게나이드 재료를 캡슐화하는 실리콘 나이트라이드 층으로서, 실리콘 나이트라이드 층은 ALD를 사용하여 붕소-함유 실리콘 전구체의 노출과 제 2 반응물질의 노출을 교번함으로써 증착되고, 실리콘 나이트라이드 층은 약 30 % 내지 약 90 %의 단차 커버리지를 갖는, 실리콘 나이트라이드 층; 및 약 250 ℃에서 RPCVD (remote plasma chemical vapor deposition) 또는 PECVD (plasma enhanced chemical vapor deposition) 에 의해 실리콘 나이트라이드 층 직상에 증착된 실리콘-함유 층으로서, 실리콘-함유 층은 희석된 플루오르화수소산을 사용하여 약 100 Å/min 미만의 습식 에칭 레이트를 갖고, 플루오르화수소산은 100:1의 비로 희석되는, 실리콘-함유 층을 포함하는, 메모리 디바이스를 수반한다.
이들 및 다른 양태들은 도면들을 참조하여 이하에 더 기술된다.
도 1은 예시적인 기판의 개략적인 예시이다.
도 2a는 개시된 실시예들에 따른 방법에 대한 동작들을 도시한 프로세스 흐름도이다.
도 2b는 특정한 개시된 실시예들에 따라 증착된 층들을 포함한 예시적인 기판의 개략적인 예시이다.
도 3은 특정한 개시된 실시예들에 따른 방법의 사이클들의 예를 도시한 타이밍 시퀀스도이다.
도 4는 개시된 실시예들을 수행하기 위한 예시적인 프로세스 챔버의 개략도이다.
도 5는 개시된 실시예들을 수행하기 위한 예시적인 프로세스 툴의 개략도이다.
도 6a는 특정한 개시된 실시예들을 사용하여 증착된 실리콘 나이트라이드를 가진 기판의 이미지이다.
도 6b는 특정한 개시된 실시예들을 사용하여 증착된 실리콘 나이트라이드 막에 대한 실험 결과들의 FTIR 스펙트럼을 도시한 플롯이다.
도 7a는 암모니아 플라즈마에 대한 노출 후에 GST (게르마늄, 안티몬, 텔루륨) 기판의 몰 분율 조성을 도시한 실험 결과들의 플롯이다.
도 7b는 GST (게르마늄, 안티몬, 텔루륨) 기판의 몰 분율 조성을 도시한 실험 결과들의 플롯이다.
도 7c는 암모니아 플라즈마에 대한 노출 후에 특정한 개시된 실시예들을 사용하여 증착된 실리콘 나이트라이드 층을 가진 GST (게르마늄, 안티몬, 텔루륨) 기판의 몰 분율 조성을 도시한 실험 결과들의 플롯이다.
도 8a, 도 8b, 및 도 8c는 암모니아 플라즈마에 대한 노출 후에 다양한 두께들로 특정한 개시된 실시예들을 사용하여 증착된 실리콘 나이트라이드를 가진 다양한 GST 기판들의 몰 분율 조성들을 도시한 실험 결과들의 플롯들이다.
다음의 기술에서, 다수의 특정한 세부 사항들이 제시된 실시예들의 완전한 이해를 제공하기 위해서 제시된다. 개시된 실시예들은 이러한 특정한 세부 사항들 전부 또는 일부 없이도 실시될 수도 있다. 다른 예들에서, 공지된 프로세스 동작들은 개시된 실시예들을 불필요하게 모호하게 하지 않도록 상세히 기술되지 않았다. 개시된 실시예들은 특정한 실시예들과 함께 기술될 것이지만, 이는 개시된 실시예들을 제한하려고 의도된 것이 아님이 이해될 것이다.
반도체 제조 프로세스들은 종종 실리콘 나이트라이드 재료의 증착을 수반한다. 일 예에서, 실리콘 나이트라이드는 확산 배리어들, 게이트 절연체들, 측벽 스페이서들, 및 캡슐화 층들로서 반도체 디바이스 제조에서 사용될 수도 있다. 컨포멀한 (conformal) 실리콘 나이트라이드 층들이 또한 다른 애플리케이션들에서 사용될 수도 있다. 예를 들어, 실리콘 나이트라이드는 메모리 구조체들의 제조 동안 사용될 수도 있다. 종래의 메모리 구조체들은 비트 저장소를 위해 사용된 금속 옥사이드 재료들을 포함한다. 그러나, 보다 작은 디바이스 사이즈들을 수용하고 그리고 효율성을 개선하기 위해서 진보된 메모리 구조체들이 개발됨에 따라, 새로운 과제들이 발생한다. 자기저항 RAM (random-access memory) 및 PCRAM (phase change random-access memory) 과 같은 진보된 메모리 아키텍처들은 비트 저장소를 위해 (금속 옥사이드들과는 다른) 새로운 재료들에 의존한다. 예를 들어, PCRAM의 경우에, 금속 칼코게나이드의 상 (phase) 이 비트 상태를 결정한다. 일부 예시적인 칼코게나이드들은 황 (S), 셀레늄 (Se), 및 텔루륨 (Te) 을 포함한다. 이들 새로운 재료들은 공기와 수분에 민감하고 그리고 캡슐화 층들을 필요로 할 수도 있다. 게르마늄 (Ge), 안티몬 (Sb), 등과 같은 적절한 메탈로이드 (metalloid) 이온들과 결합될 때, 이들 칼코게나이드들은 상 변화 층을 형성한다. 손상된다면, 상 변화 층은 상들을 변화시키지 않을 수도 있다. 상 변화 층은 또한 광에 민감할 수도 있다. 상 변화 층에 대한 임의의 손상을 방지하기 위해서, 컨포멀한 실리콘 나이트라이드 메모리 캡슐화 층이 상 변화 층 위에 증착될 수도 있다. 메모리 캡슐화 층은 다른 화합물들을 거의 또는 전혀 오염시키지 않고 그리고 디바이스의 손상을 회피하기 위해서 저온들에서 증착된다.
그러나, 자기 디바이스들을 위한 캡슐화 층들로서 이러한 실리콘 나이트라이드 층들을 증착하기 위한 많은 종래의 증착 방법들은, 예컨대, PECVD (plasma enhanced chemical vapor deposition) 에서, 컨포멀하지 않은 막들을 증착하거나, 예컨대, ALD (atomic latyer deposition) 에서 플라즈마와 함께 염소-함유 또는 수소-함유 화학물질을 사용함으로써 칼코게나이드 재료를 에칭하는 전구체들을 사용한다. 예를 들어, 금속은 다음과 같이 부식을 겪을 수도 있다:
Figure pat00001
반응식 1
또 다른 예에서, 금속은 산화 또는 질화를 겪을 수도 있다. 산화 반응의 예는 다음과 같을 수도 있다:
Figure pat00002
반응식 2
염소-함유 실리콘 전구체의 사용은 또한 종종 매우 고온들, 예컨대, 약 500 ℃ 초과의 온도들에서의 증착을 수반한다. 그 결과, 염소-함유 전구체들을 사용하는 증착은 실리콘 나이트라이드를 형성하기 위한 반응을 촉진하도록 (catalyze) 플라즈마를 점화하는 것을 관습적으로 수반한다.
예를 들어, 일부 종래의 증착은 디클로로실란 (또는 또 다른 염소-함유 전구체) 과 암모니아 (NH3) 플라즈마의 교번하는 도즈들을 수반하지만, 이들 동작들 양자는 칼코게나이드 재료를 에칭할 수 있는 종을 생성하려는 경향이 있다. 예를 들어, 캡슐화 층의 증착을 위해 실리콘 전구체로서 디클로로실란 (SiCl2H2) 을 사용하는 것은 실리콘 나이트라이드 층을 형성하도록 플라즈마와 디클로로실란을 반응시키는 것을 수반한다. 그러나, 플라즈마가 점화될 때, 디클로로실란은 도 1에 도시된 바와 같이 챔버의 금속 컴포넌트들 및 금속 칼코게나이드들을 공격할 수도 있는, 수소 라디칼들 및 NH2 라디칼들뿐만 아니라 수소 클로라이드를 형성하기 쉬울 수도 있다. 염소-함유 실리콘 전구체들이 플라즈마 없이 막들을 증착하도록 사용될 수도 있지만, 염소-함유 실리콘 전구체들은 훨씬 보다 고온들 (예를 들어, 500 ℃ 초과) 에서 사용되고, 그리고 메모리 디바이스들은 이들 온도들에서 손상되기 쉽다.
도 1은 옥사이드 층 (101) 을 포함한 기판 (100) 을 도시한다. 기판 (100) 은 또한 텅스텐 층 (103), 탄소 층 (105), 칼코게나이드 층 (107), 제 2 탄소 층 (115), 제 2 칼코게나이드 층 (117), 제 3 탄소 층 (125), 및 나이트라이드 층 (109) 을 포함한다.
도 1에 도시된 바와 같이, 염소-함유 실리콘 전구체가 기판 위에 캡슐화 층을 증착하도록 사용된다면, 플라즈마가 점화될 때 생성된 염소 및/또는 수소 라디칼들은, 염소가 알루미늄, 게르마늄, 또는 안티몬, 또는 철 또는 구리를 포함한 다른 챔버 재료 금속들과 반응할 수도 있도록, 수소 클로라이드를 생성하기 위해서 제 2 반응물질과 반응할 수도 있다. 이들 재료들 (예를 들어, AlCl3, GeCl4, 또는 SbCl3) 은 휘발성 금속 염들을 형성하는, 증발 층을 생성할 수도 있다. 이들 재료들은 저 비등점을 갖는다; 예를 들어, AlCl3의 비등점은 120 ℃이고, GeCl4의 비등점은 87 ℃이고, 그리고 SbCl3의 비등점은 200 ℃이다. 이들 휘발성 금속 염들은 기판의 다른 층들 상에 재증착될 수도 있고, 이는 결함들 및 성능 이슈들을 발생시킨다. 그러므로, 염소 전구체들은 휘발성 금속 클로라이드들 (Al, Fe, 및 Cu) 을 생성하는 챔버 에칭에 기인한 막들의 금속 오염의 일반적인 이슈들을 겪는다.
유사하게, 암모니아와 같은 질소-함유 반응물질로부터 생성된 플라즈마는 또한 칼코게나이드를 에칭할 수도 있는 프리 수소 이온들, 라디칼들, 및 다른 플라즈마 종을 형성할 수도 있다. 예를 들어, 수소 플라즈마는 H2Te 및 H2Se를 형성하도록 텔루륨 또는 셀레늄과 각각 반응할 수도 있어서, 스택으로부터 재료를 제거하고 그리고 성능 이슈들 및 결함들을 발생시킨다. 이들 재료들은 저 비등점을 갖는다; 예를 들어, H2Te는 -2 ℃의 비등점을 갖고, 그리고 H2Se는 -41 ℃의 비등점을 갖는다. 이에 따라 수소 플라즈마에 대한 노출로부터 이러한 재료의 생성은 스택을 에칭할 수도 있다. 따라서 (예를 들어 N2 플라즈마를 사용하는) 종래의 염소-프리 프로세스 및 수소-프리 프로세스는 컨포멀한 막을 생성하지 못하고 그리고 배리어들로서 효과적이지 않다.
칼코게나이드를 손상시키지 않고 칼코게나이드 재료를 캡슐화하는 방법들이 본 명세서에 제공된다. 방법들은 염소-프리 요오드-함유 실리콘 전구체 그리고/또는 브롬-함유 실리콘 전구체를 사용하는, 실리콘 나이트라이드의 증착을 수반한다. 염소-함유 실리콘 전구체 대신에 브롬-함유 실리콘 전구체 또는 브로모실란을 사용함으로써, 염소에 기인한 에칭이 크게 감소되거나 제거될 수 있다. 염소-함유 실리콘 전구체 대신에 요오드-함유 실리콘 전구체 또는 요오도실란을 사용함으로써, 염소에 기인한 에칭이 크게 감소되거나 제거될 수 있다. 따라서, 본 명세서에 기술된 다양한 실시예들에서, 염소-프리 요오드-함유 실리콘 전구체 또는 염소-프리 브롬-함유 실리콘 전구체가 실리콘 나이트라이드 막을 증착하기 위해 사용된다. 요오드-함유 및 브롬-함유 실리콘 전구체들은 실리콘 나이트라이드 막들을 생성하도록 사용된 암모니아 플라즈마에 존재하는 프리 수소에 기인한 에칭을 더 감소시키는 열 증착 프로세스들을 가능하게 한다. 용어들 "요오드-함유 실리콘 전구체" 및 "요오도실란 전구체"는 본 명세서에서 상호 교환가능하게 사용될 수도 있고 그리고 양자는 적어도 하나의 실리콘 및 적어도 하나의 요오드 원자를 포함한 전구체들을 지칭할 수도 있다. 용어들 "브롬-함유 실리콘 전구체" 및 "브로모실란 전구체"는 본 명세서에서 상호 교환가능하게 사용될 수도 있고 그리고 양자는 적어도 하나의 실리콘 및 적어도 하나의 브롬 원자를 포함한 전구체들을 지칭할 수도 있다. 본 명세서에 기술된 금속들과 요오도실란 전구체의 반응으로부터 생성된 재료들은 클로로실란과 반응될 때 생성된 재료들보다 고 비등점들을 갖는다. 예를 들어, 알루미늄과 요오도실란 전구체의 반응으로부터 생성된 재료들은 240 ℃ 초과의 비등점을 갖고, 게르마늄과 요오도실란 전구체의 반응으로부터 생성된 재료들은 353 ℃ 초과의 비등점을 갖고, 그리고 안티몬과 요오도실란 전구체의 반응으로부터 생성된 재료들은 181 ℃ 초과의 비등점들을 갖는다. 브로모실란 전구체들은 브로모실란의 보다 저 비등점에 기인하여 보다 휘발성일 것으로 예상된다. 그러나, 놀랍게도, 브로모실란들 전구체들은 요오도실란의 전구체들과 유사하게 거동하고 그리고 밀봉된 (hermetic), 컨포멀한, 손상되지 않은 캡슐화 층들을 형성하는데 효과적이다. 본 명세서에 기술된 캡슐화 층들은 밀봉되고, 컨포멀하고, 그리고 손상되지 않았고 그리고 약 300 ℃ 미만의 온도들과 같은 저온들에서 증착될 수도 있다. 예를 들어, 일부 실시예들에서, 개시된 실시예들은 약 50 ℃ 내지 약 300 ℃의 온도, 예컨대, 약 200 ℃ 내지 약 275 ℃의 온도로 수행된다. 일부 실시예들에서, 실리콘 나이트라이드는 약 50 ℃ 내지 약 300 ℃의 온도로 증착된다. 일부 실시예들에서, 실리콘 나이트라이드는 약 200 ℃ 내지 약 275 ℃의 온도로 증착된다. 일부 실시예들에서, 캡슐화 층들은 특정한 개시된 실시예들을 사용하여 약 250 ℃ 이상의 온도들로 증착된다.
증착된 막들은 컨포멀하다. 막들의 컨포멀성은 단차 커버리지에 의해 측정될 수도 있다. 본 명세서에서 사용된 바와 같이 "단차 커버리지"는 측벽 상에 증착된 막의 평균 두께를 피처의 상단에서 증착된 막의 평균 두께로 나눔으로써 그리고 백분율을 획득하도록 상기 계산된 값에 100을 곱함으로써 계산된다. 개시된 실시예들은 적어도 약 95 %, 또는 약 100 %, 또는 100 %의 단차 커버리지를 가진 막들을 증착할 수도 있다. 일부 실시예들에서, 기판들은 스택들 사이의 종횡비가 약 5:1인 스택들을 포함하고, 그리고 개시된 실시예들은 요오드-함유 전구체 및 암모니아를 사용하여 적어도 약 95 %의 단차 커버리지로 실리콘 나이트라이드를 증착할 수도 있다. 일부 실시예들에서, 제 2 반응물질 또는 플라즈마 내의 일부 수소의 존재는 막 컨포멀성을 개선시킬 수도 있다.
종래의 염소-함유 화학물질들과 비교할 때, 개시된 실시예들은 이하의 표 1에 도시된 바와 같이 다양한 재료들과 보다 양립가능할 수도 있다. H2Te를 생성하도록 NH3 플라즈마가 사용된다면 일부 H2가 형성될 수도 있지만, 개시된 실시예들은 H2 노출을 조금 사용하거나 아예 사용하지 않는 다양한 재료들에 대해 대체로 적합하다. 개시된 실시예들은 또한 패턴 로딩 민감성을 거의 또는 전혀 나타내지 않는다.
재료 양립 가능성
재료 염소-함유 화학물질 요오드-함유 화학물질 브롬-함유 화학물질
As 양립 가능하지 않음 양립 가능 양립 가능
Ge 오직 250 ℃ 미만에서 화합물들과 양립 가능함 양립 가능 양립 가능
Sb 오직 250 ℃ 미만에서 화합물들과 양립 가능함 양립 가능 양립 가능
Te 양립 가능 양립 가능 양립 가능
Se 오직 250 ℃ 미만에서 화합물들과 양립 가능함 양립 가능 양립 가능
본 명세서에 기술된 실시예들은 ALD에 의한 증착을 수반한다. ALD는 순차적인 자기-제한 반응들을 사용하여 재료의 박층들을 증착하는 기법이다. 통상적으로, ALD 사이클은 기판 표면에 적어도 하나의 반응물질을 전달하고 흡착하고 그리고 이어서 부분적인 막층을 형성하기 위해서 하나 이상의 반응물질들과 흡착된 반응물질을 반응시키기 위한 동작들을 포함한다. 예로서, 실리콘 나이트라이드 증착 사이클은 다음의 동작들을 포함할 수도 있다: (i) 요오드-함유 실리콘 전구체의 전달/흡착, (ii) 챔버로부터 요오드-함유 실리콘 전구체의 퍼지, (iii) 선택 가능한 플라즈마를 사용하여 질소-함유 반응물질의 전달, 및 (iv) 챔버로부터 질소-함유 가스 및/또는 플라즈마의 퍼지.
CVD (chemical vapor deposition) 기법과 달리, ALD 프로세스들은 층 단위 기반으로 (layer-by-layer basis) 막들을 증착하도록 표면-매개된 증착 반응들을 사용한다. ALD 프로세스의 일 예에서, 표면 활성 사이트들의 집단 (population) 을 포함하는 기판 표면은 기판을 하우징하는 챔버에 제공된 도즈 (dose) 의, 요오드-함유 또는 브롬-함유 실리콘 전구체와 같은 제 1 전구체의 가스 상 분포에 노출된다. 이러한 제 1 전구체의 분자들이 기판 표면 상에 흡착되고, 제 1 전구체의 화학흡착된 종 및/또는 물리흡착된 분자들을 포함한다. 화합물이 본 명세서에 기술된 바와 같이 기판 표면 상에 흡착될 때, 흡착된 층이 화합물뿐만 아니라 화합물의 유도체들을 포함할 수도 있다는 것이 이해되어야 한다. 예를 들어, 요오드-함유 실리콘 전구체의 흡착된 층은 요오드-함유 실리콘 전구체뿐만 아니라 요오드-함유 실리콘 전구체의 유도체들을 포함할 수도 있다. 제 1 전구체 도즈 후에, 대부분 흡착된 종 또는 흡착된 종만이 남아 있도록 챔버는 이어서 가스 상으로 남아 있는 제 1 전구체의 대부분 또는 모두를 제거하도록 배기된다. 일부 구현예들에서, 챔버는 완전히 배기되지 않을 수도 있다. 예를 들어, 챔버는 가스 상의 제 1 전구체의 분압이 반응을 감소시키기에 충분히 낮도록 배기될 수도 있다. 질소-함유 반응물질과 같은 제 2 반응물질은 이들 분자들의 일부가 표면 상에 흡착된 제 1 전구체와 반응하도록 챔버 내로 도입된다. 일부 프로세스들에서, 제 2 전구체는 흡착된 제 1 전구체와 바로 반응한다. 다른 실시예들에서, 제 2 반응물질은 활성화 소스가 일시적으로 적용된 후에만 반응한다. 일부 실시예들에서, 플라즈마는 제 2 반응물질 도즈 동안 점화된다. 이어서 챔버는 결합되지 않은 제 2 반응물질 분자들을 제거하도록 다시 배기될 수도 있다. 상기에 기술된 바와 같이, 일부 실시예들에서 챔버는 완전히 배기되지 않을 수도 있다. 추가의 ALD 사이클들이 막 두께를 구축하도록 사용될 수도 있다.
특정한 실시예들에서, ALD 제 1 전구체 도즈는 기판 표면을 부분적으로 포화시킨다. 일부 실시예들에서, ALD 사이클의 도즈 페이즈는 전구체가 표면을 골고루 포화시키도록 기판과 콘택트하기 전에 종료된다. 통상적으로, 전구체 플로우가 이 시점에서 턴 오프되거나 (turned off) 방향 전환되고, 그리고 퍼지 가스만이 흐른다. 이 서브-포화 레짐 (regime) 으로 동작함으로써, ALD 프로세스는 사이클 시간을 감소시키고 그리고 쓰루풋을 증가시킨다. 그러나, 전구체 흡착이 포화 제한되지 않기 때문에, 흡착된 전구체 농도는 기판 표면에 걸쳐 약간 가변할 수도 있다. 서브-포화 레짐으로 동작하는 ALD 프로세스들의 예들은, 전체가 참조로서 본 명세서에 인용되는, 2013년 10월 23일 출원되고, 발명의 명칭이 "SUB-SATURATED ATOMIC LAYER DEPOSITION AND CONFORMAL FILM DEPOSITION"인 미국 특허 출원 제 14/061,587 호에 제공된다.
기술된 바와 같이, 일부 구현예들에서, ALD 방법들은 플라즈마 활성화를 포함한다. 본 명세서에 기술된 바와 같이, 본 명세서에 기술된 ALD 방법들 및 장치들은, 전체가 참조로서 본 명세서에 인용되는, 2011년 4월 11일 출원되고 발명의 명칭이 "PLASMA ACTIVATED CONFORMAL FILM DEPOSITION"인 미국 특허 출원 제 13/084,399 호 (현재 미국 특허 제 8,728,956 호), 및 2011년 4월 11일 출원되고 발명의 명칭이 "SILICON NITRIDE FILMS AND METHODS"인 미국 특허 출원 제 13/084,305 호에 개괄적으로 기술되는, 컨포멀한 막 증착 (CFD) 방법들일 수도 있다.
도 2a는 개시된 실시예들의 예시적인 동작들을 도시한 프로세스 흐름도를 도시한다. 동작 201에서, 기판이 프로세스 챔버에 제공된다. 기판은 상부에 증착된 유전체, 도전성, 또는 반도전성 재료와 같은 재료의 하나 이상의 층들을 가진 웨이퍼들을 포함한, 실리콘 웨이퍼, 예를 들어, 200-㎜ 웨이퍼, 300-㎜ 웨이퍼, 또는 450-㎜ 웨이퍼일 수도 있다. 하층들의 비제한적인 예들은 유전체 층들 및 도전성 층들, 예를 들어, 실리콘 옥사이드들, 실리콘 나이트라이드들, 실리콘 카바이드들, 금속 옥사이드들, 금속 나이트라이드들, 금속 카바이드들, 및 금속 층들을 포함한다. 일부 실시예들에서, 기판은 도 1에 도시된 스택과 같은 스택을 포함한다. 일부 실시예들에서, 기판은 2 이상의 스택들을 포함하고, 스택들 각각은 도 1에 도시된 층들과 같은 층들을 포함한다. 스택들 사이의 공간은 스택들 사이의 종횡비들이 약 3:1 내지 약 10:1, 예컨대 약 5:1일 수도 있도록 좁을 수도 있다.
도 2a의 동작들 203 내지 215 동안, 불활성 가스가 흐를 수도 있다. 다양한 실시예들에서, 불활성 가스는 캐리어 가스로서 사용된다. 예시적인 캐리어 가스들은 아르곤, 헬륨, 및 네온을 포함한다. 일부 실시예들에서, 수소-함유 캐리어 가스가 사용될 수도 있다. 일부 실시예들에서, 캐리어 가스가 일부 동작들에서 퍼지 가스로서 사용된다. 일부 실시예들에서, 캐리어 가스가 방향 전환된다. 불활성 가스는 프로세스 챔버의 압력 및/또는 온도 제어, 액체 반응물질의 증발, 반응물질의 보다 신속한 전달을 돕도록 그리고/또는 프로세스 챔버 및/또는 프로세스 챔버 배관으로부터 프로세스 가스들을 제거하기 위한 스윕핑 가스로서 제공될 수도 있다.
다양한 개시된 실시예들은 약 0.1 Torr 내지 약 20 Torr의 압력으로 수행될 수도 있다. 많은 실시예들에서, 개시된 방법들은 약 300 ℃ 미만, 예컨대 약 50 ℃ 내지 약 300 ℃, 예를 들어, 약 250 ℃의 기판 온도로 수행될 수도 있다. 이러한 실시예들에서, 페데스탈은 기판 온도를 제어하도록 약 300 ℃ 미만의 온도로 설정될 수도 있다. 예를 들어, MRAM 및 PCRAM 애플리케이션들에 대해, 기판 상의 재료들은 고온들에 민감할 수도 있다. 일부 실시예들에서, 개시된 실시예들은 약 50 ℃ 내지 약 300 ℃의 온도, 예컨대, 약 200 ℃ 내지 약 275 ℃의 온도로 수행된다. 일부 실시예들에서, 실리콘 나이트라이드는 약 50 ℃ 내지 약 300 ℃의 온도로 증착된다. 일부 실시예들에서, 실리콘 나이트라이드는 약 200 ℃ 내지 약 275 ℃의 온도로 증착된다.
동작 203에서, 기판은 요오드-함유 및/또는 브롬-함유 실리콘 전구체가 기판 표면 상에 흡착하도록 요오드-함유 및/또는 브롬-함유 실리콘 전구체에 노출된다. 다양한 실시예들에서 요오드-함유 및/또는 브롬-함유 실리콘 전구체들은 브롬 및/또는 요오드 원자들로 완전히 치환될 수도 있다. 즉, 요오드-함유 전구체들 및/또는 브롬-함유 전구체들은 수소 원자들을 갖지 않을 수도 있다. 개시된 실시예들은 ALD에 의한 실리콘 나이트라이드의 증착을 위해 관습적으로 사용되지 않는 전구체들을 수반한다. 요오드-함유 및/또는 브롬-함유 실리콘 전구체를 사용하는 것은 염소-프리 증착을 허용한다. 예시적인 요오드-함유 실리콘 전구체들은 디요오도실란 (DIS), 테트라요오도실란, 헥사요오도실란, 및 다른 것들을 포함한다. 다양한 실시예들에서, 브롬-함유 실리콘 전구체들은 완전히 할로겐화된다. 브롬-함유 실리콘 전구체들은 화학식 SixBryIz를 가질 수도 있고, 여기서 x=1이라면, y는 1 내지 4의 정수이고, 그리고 y+z=4이거나, x=2라면, y는 1 내지 6의 정수이고, 그리고 y+z=6이다. 예시적인 브롬-함유 실리콘 전구체들은 테트라브로모실란 (SiBr4), SiBr3I, SiBr2I2, SiBrI3, 헥사브로모디실란 (Si2Br6), Si2Br5I, Si2Br4I2, Si2Br3I3, Si2Br2I4, Si2BrI5, 및 이들의 조합들을 포함한다.
동작 203은 ALD 사이클의 일부일 수도 있다. 상기에 논의된 바와 같이, 일반적으로 ALD 사이클은 표면 증착 반응을 수행하도록 1 회 사용된 동작들의 최소 세트이다. 일부 실시예들에서, 일 사이클의 결과는 기판 표면 상의 적어도 부분적인 실리콘 나이트라이드 막층의 생성이다. 사이클은 반응물질들 또는 부산물들 중 하나를 스윕핑하는 것 그리고/또는 증착될 때 부분적인 막을 처리하는 것과 같은 특정한 보조적인 동작들을 포함할 수도 있다. 일반적으로, 사이클은 독특한 시퀀스의 동작들의 일 예를 포함한다. 상기에 논의된 바와 같이, 일반적으로 사이클은 표면 증착 반응을 수행하도록 1 회 사용된 동작들의 최소 세트이다. 일 사이클의 결과는 기판 표면 상의 적어도 부분적인 막층, 예를 들어, 부분적인 실리콘 나이트라이드 막층의 생성이다.
동작 203 동안, 기판은 제 1 전구체가 흡착된 층을 형성하기 위해서 기판 표면 상에 흡착되도록 제 1 전구체에 노출된다. 일부 실시예들에서, 요오드-함유 및/또는 브롬-함유 실리콘 전구체는, 일단 요오드-함유 및/또는 브롬-함유 실리콘 전구체가 활성 사이트들을 점유한다면, 부가적인 요오드-함유 및/또는 브롬-함유 실리콘 전구체가 기판 표면 상에 거의 또는 전혀 흡착되지 않도록 자기-제한 방식으로 기판 표면 상에 흡착한다. 예를 들어, 요오드-함유 및/또는 브롬-함유 실리콘 전구체는 기판 표면의 약 60 % 상에 흡착될 수도 있다. 다양한 실시예들에서, 요오드-함유 및/또는 브롬-함유 실리콘 전구체가 챔버로 흐를 때, 요오드-함유 및/또는 브롬-함유 실리콘 전구체가 기판의 표면 상의 활성 사이트들 상에 흡착하고, 표면 상에 요오드-함유 및/또는 브롬-함유 실리콘 전구체의 박층을 형성한다. 다양한 실시예들에서, 이 층은 모노레이어 (monolayer) 미만일 수도 있고, 그리고 약 0.2 Å 내지 약 0.4 Å의 두께를 가질 수도 있다. 본 명세서에 제공된 방법들은 약 300 ℃ 미만, 예컨대 약 250 ℃의 온도로 수행될 수도 있다. 일부 실시예들에서, 개시된 실시예들은 약 50 ℃ 내지 약 300 ℃의 온도, 예컨대 약 200 ℃ 내지 약 275 ℃의 온도로 수행된다. 일부 실시예들에서, 실리콘 나이트라이드는 약 50 ℃ 내지 약 300 ℃의 온도로 증착된다. 일부 실시예들에서, 실리콘 나이트라이드는 약 200 ℃ 내지 약 275 ℃의 온도로 증착된다.
동작 205에서, 프로세스 챔버는 기판의 표면 상에 흡착하지 않은 가스 상의 과잉의 요오드-함유 실리콘 전구체를 제거하도록 선택 가능하게 퍼지된다. 챔버를 퍼지하는 것은 다른 동작들에서 사용되는 캐리어 가스일 수도 있거나 상이한 가스일 수도 있는, 퍼지 가스 또는 스윕핑 가스를 흘리는 것을 수반할 수도 있다. 일부 실시예들에서, 퍼지는 챔버를 배기하는 것을 수반할 수도 있다. 예시적인 퍼지 가스들은 아르곤, 질소, 수소, 및 헬륨을 포함한다. 일부 실시예들에서, 동작 205는 프로세스 챔버를 배기하기 위한 하나 이상의 배기 서브페이즈들을 포함할 수도 있다. 대안적으로, 동작 205가 일부 실시예들에서 생략될 수도 있다는 것이 이해될 것이다. 동작 205는 약 0 초 내지 약 60 초, 예를 들어 약 0.01 초와 같은 임의의 적합한 지속기간을 가질 수도 있다. 일부 실시예들에서, 하나 이상의 퍼지 가스들의 플로우 레이트를 증가시키는 것은 동작 205의 지속기간을 감소시킬 수도 있다. 예를 들어, 퍼지 가스 플로우 레이트는 동작 205의 지속기간을 수정하기 위해 프로세스 챔버 및/또는 프로세스 챔버 배관의 다양한 반응물질의 열역학적 특성들 및/또는 기하학적 특성들에 따라 조정될 수도 있다. 일 비제한적인 예에서, 퍼지 페이즈의 지속기간은 퍼지 가스 플로우 레이트를 조절함으로써 조정될 수도 있다. 이것은 증착 사이클 시간을 감소시킬 수도 있고, 이는 기판 쓰루풋을 개선시킬 수도 있다. 퍼지 후에, 요오드-함유 및/또는 브롬-함유 실리콘 전구체들은 기판 표면 상에 흡착된 채로 남아 있다.
동작 211에서, 기판은 요오드-함유 및/또는 브롬-함유 실리콘 전구체의 흡착된 층과 반응하도록 제 2 반응물질에 노출된다. 용어 "제 2 반응물질"은 플라즈마가 ALD 사이클에서 점화될 때 챔버에 도입된 하나 이상의 가스들을 기술하도록 사용될 수도 있다는 것을 주의하라.
일부 실시예들에서, 반응은 열적 반응일 수도 있다. 암모니아 (NH3) 또는 하이드라진들 (예를 들어, H4N2) 을 사용한 열적 ALD를 수반한 방법들은 오염을 감소시키고 그리고 증착 동안 수소 라디칼들의 존재를 감소시키고, 이에 따라 기판 상 그리고/또는 챔버 내의 칼코게나이드 및/또는 금속들의 에칭을 감소시킨다. 열적 프로세스에 대해, 증착은 적어도 약 250 ℃, 예컨대 약 300 ℃의 온도로 수행될 수도 있다. 일부 실시예들에서, 개시된 실시예들은 약 50 ℃ 내지 약 300 ℃의 온도, 예컨대 약 200 ℃ 내지 약 275 ℃의 온도로 수행된다. 일부 실시예들에서, 실리콘 나이트라이드는 약 50 ℃ 내지 약 300 ℃의 온도로 증착된다. 일부 실시예들에서, 실리콘 나이트라이드는 약 200 ℃ 내지 약 275 ℃의 온도로 증착된다.
일부 실시예들에서, 플라즈마는 동작 211에서 선택 가능하게 점화될 수도 있다. 플라즈마 에너지는 질소-함유 가스와 같은 제 2 반응물질을 제 1 전구체의 흡착된 층과 반응하는 이온들 및 라디칼들 및 다른 활성화된 종으로 활성화시키도록 제공될 수도 있다. 플라즈마를 수반한 개시된 실시예들에서, 플라즈마는 약 1 % 미만의 수소 라디칼들을 포함할 수도 있어서, 증착 동안 칼코게나이드 또는 금속 재료의 에칭을 감소시킨다. 다양한 실시예들에서, 플라즈마는 플라즈마가 챔버 내의 기판 표면 바로 위에 형성되는 인-시츄 (in-situ) 플라즈마이다. 인-시츄 플라즈마는 약 0.2122 W/㎠ 내지 약 2.122 W/㎠의 기판 면적당 전력으로 점화될 수도 있다. 예를 들어, 전력은 4 개의 300 ㎜ 웨이퍼들을 프로세싱하는 챔버에 대해, 약 150 W 내지 약 6000 W, 또는 약 600 W 내지 약 6000 W, 또는 약 800 W 내지 약 4000 W의 범위일 수도 있다. 예를 들어, ALD 프로세스들을 위한 플라즈마들은 2 개의 용량 결합된 플레이트들을 사용하여 가스에 RF (radio frequency) 필드를 인가함으로써 생성될 수도 있다. RF 필드에 의한 플레이트들 사이의 가스의 이온화는 플라즈마를 점화하고, 플라즈마 방전 구역에 프리 전자들을 생성한다. 이들 전자들은 RF 필드에 의해 가속화되고 그리고 가스 상 반응물질 분자들과 충돌할 수도 있다. 반응물질 분자들과 이들 전자들의 충돌은 증착 프로세스에 참여하는 라디칼 종을 형성할 수도 있다. RF 필드는 임의의 적합한 전극들을 통해 커플링될 수도 있다는 것이 이해될 것이다. 다양한 실시예들에서, 적어도 약 13.56 ㎒, 또는 적어도 약 27 ㎒, 또는 적어도 약 40 ㎒, 또는 적어도 약 60 ㎒의 주파수를 가진 고 주파수 플라즈마가 사용된다. 일부 실시예들에서, 마이크로파-기반 플라즈마가 사용될 수도 있다. 전극들의 비제한적인 예들은 프로세스 가스 분배 샤워헤드들 및 기판 지지 페데스탈들을 포함한다. ALD 프로세스들을 위한 플라즈마들은 가스에 대한 RF 필드의 용량성 결합과는 다른 하나 이상의 적합한 방법들에 의해 형성될 수도 있다는 것이 이해될 것이다. 일부 실시예들에서, 플라즈마는 제 2 반응물질이 챔버의 업스트림의 리모트 플라즈마 생성기 내에서 점화되고, 이어서 기판이 하우징되는 챔버로 전달되는, 리모트 플라즈마이다.
플라즈마가 사용되는 경우에, 요오드-함유 실리콘 전구체의 도즈에 질소 (N2) 또는 수소 (H2) 플라즈마의 도즈가 이어질 수도 있다. 챔버 컴포넌트들의 기판 또는 금속들 상의 칼코게나이드들과의 반응으로부터 생성될 수도 있는 대응하는 요오드-함유 및/또는 브롬-함유 금속 염들은 웨이퍼 오염을 발생시키도록 충분히 휘발성이 아닐 수도 있다. 예를 들어, 알루미늄, 게르마늄, 또는 안티몬을 포함한 요오드-함유 염들은 대응하는 염소-함유 염들보다 고 비등점들을 갖는다. 그 결과, 요오드-함유 염들은 증발 층이 아닌 패시베이션 층을 형성할 수도 있고, 그리고 염들은 기판 상의 재료들 상에 재증착할 가능성이 적다. 일부 경우들에서, 알루미늄은 챔버가 에칭되고 따라서 손상되도록 염소와 반응할 수도 있고, 그리고 알루미늄은 또한 웨이퍼 상에서 분해될 수도 있다.
도 2a를 다시 참조하면, 동작 213에서, 챔버는 에칭된 종 및 모든 잔여 부산물들을 제거하도록 선택 가능하게 퍼지된다. 동작 213은 동작 205에 대하여 상기에 기술된 조건들 중 임의의 조건들을 사용하여 퍼지될 수도 있다.
도 2a의 동작 215에서, 목표된 두께의 막이 증착되었는지가 결정된다. 만약 그렇지 않다면, 동작들 203 내지 213은 목표된 두께의 막을 증착하도록 충분한 사이클들로 반복된다. 임의의 적합한 수의 증착 사이클들이 목표된 막 두께의 실리콘 나이트라이드를 증착하도록 ALD 프로세스에 포함될 수도 있다. 예를 들어, 약 50 개의 증착 사이클들이 개시된 실시예들을 사용하여 기판 상에 막을 증착하도록 수행될 수도 있다. 일부 실시예들에서 증착된 실리콘 나이트라이드 막의 두께는 메모리 디바이스의 제조를 위한 막들의 스택에 비해 측벽 상에서 약 30 Å 보다 두꺼울 수도 있다.
개시된 실시예들은 다양한 애플리케이션들을 위해 사용될 수도 있다. 일 애플리케이션은 저 습식 에칭 레이트를 달성하도록 바이레이어 (bilayer) 막을 사용하여 칼코게나이드들을 캡슐화하는 것을 포함할 수도 있다. 다양한 증착 프로세스들에서, 또한 하층들에 대한 양호한 접착력, 수소 라디칼들의 부재, 저 습식 에칭 레이트 (WER), 타이트한 웨이퍼에 걸친 균일성, 고 종횡비 피처들을 충진하기 위한 능력뿐만 아니라 라인 별로 저 열 전도도를 갖는 진보된 메모리 아키텍처들을 달성하는 것이 목표될 수도 있다. 종래의 증착 기법들이 단일의 막 내에서 이들 특성들을 달성하지 못할 수도 있지만, 개시된 실시예들은 이러한 특성들을 갖는 막들을 증착하기에 적합할 수도 있다.
MRAM 또는 PCRAM 디바이스 내부에 생성된 줄 열 (Joule heat) 은 디바이스의 스위칭 거동을 결정할 수도 있고, 그리고 고 밀도 메모리 어레이들에 대해, 주변 온도는 순환 동안 이웃한 디바이스들의 결과적인 저항 열화를 야기할 수도 있다. 종래의 막들은 상기 사양들을 충족하고 열 크로스 토크 (cross talk) 를 제한할 가능성이 없다. 펄싱된 플라즈마 (예를 들어, PECVD (plasma-enhanced chemical vapor deposition)) 가 일부 애플리케이션들을 위해 사용될 수도 있지만 저 디바이스 수율을 발생시킬 수도 있고 그리고 훨씬 보다 진취적인 (aggressive) 피처들을 갖는 다음의 노드로 확장되지 못할 수 있다.
개시된 실시예들은 상기 기술된 특성들을 달성할 수 있는 바이레이어 막을 증착하도록 사용될 수도 있다. 치밀한, 저 WER 막은 캡슐화 층이 폴리싱과 같은 차후의 프로세싱에서 에칭되는 것을 보호할 수 있다. 바이레이어 막이 증착될 수도 있고, 여기서 제 1 층은 수소 라디칼들이 거의 또는 전혀 없는 양호한 공기 및 수분 배리어를 가진 균일한, 컨포멀한 ALD SiN 층이고, 그리고 상단 층은 저 습식 에칭 레이트 막이다. 일부 실시예들에서, 제 1 층은 도 2a에 대하여 상기에 기술된 바와 같이 요오드-함유 실리콘 전구체를 사용하여 증착된 실리콘 나이트라이드 층일 수도 있다. 다양한 실시예들에서, 제 2 또는 상단 층은 2 개의 인터페이스들을 가짐으로써 측면 전도를 감소시킬 수도 있다. 개시된 실시예들은 2 이상의 막들로부터의 특성들의 결합을 사용할 수도 있다. 하나 이상의 이들 막들은 RPCVD (repmote plasma chemical vapor deposition) 프로세스에 의해 증착될 수도 있다. 일부 실시예들에서, 하나 이상의 이들 막들은 PECVD (plasma enhanced chemical vapor deposition) 에 의해 증착될 수도 있다.
다양한 실시예들에서, 제 1 층은 보다 우수한 단차 커버리지, 적거나 없는 수소 라디칼들 또는 이온들, 그리고 하층들에 대한 양호한 접착력을 가질 수도 있다. 일부 실시예들에서, 제 1 층은 약 13:1의 종횡비를 갖는 피처들에 대해 최대 약 100 %의 단차 커버리지를 가질 수도 있다. 일부 실시예들에서, 제 1 층은 또한 비-산화 막일 수도 있다. 비-산화 막은 하부 기판의 손상을 감소시키는데 유리할 수도 있다.
제 2 층은 보다 우수한 습식 에칭 성능을 가질 수도 있다. 예를 들어, 일부 실시예들에서, 습식 에칭 레이트는 희석된 플루오르화수소산에서 분당 약 100 Å 미만 또는 분당 약 10 Å 미만일 수도 있고, 여기서 플루오르화수소산은 100:1의 비로 희석된다. 제 2 층은 실리콘 나이트라이드, 실리콘 카바이드, 실리콘 카르보나이트라이드, 실리콘 옥시카바이드, 또는 이들의 조합들을 포함할 수도 있다. 막이 밀봉될 수도 있다. 일부 실시예들에서, 제 2 층은 저 수소 탈착을 갖는다. 특정한 이론에 매이지 않고, 저 수소 탈착을 가진 제 2 층은 수소를 덜 해제할 수도 있고, 이에 따라 열적 안정성을 증가시키고 그리고 증착 동안 기판을 에칭하거나 손상시킬 가능성을 감소시킨다. 일부 실시예들에서, 제 2 층은 약 4:1의 종횡비를 가진 피처들에 대해 약 60 % 내지 약 90 %의 단차 커버리지를 갖는다.
다양한 실시예들에서, 제 2 층은 제 2 층이 피처들의 상단 또는 피처들의 상단 근방에서 컨포멀하지 않은 브레드로프 (breadloaf) 를 형성하도록 증착된다. 예를 들어, 일부 실시예들에서, 제 2 층은 측벽 두께가 피처의 하단에서보다 상단에서 보다 두껍도록 증착된다.
다양한 실시예들에서, 제 2 층은 PECVD에 의해 증착된 실리콘 카바이드 또는 실리콘 나이트라이드 막일 수도 있다. 일부 실시예들에서, 제 2 층은 펄싱된 PECVD에 의해 증착될 수도 있다. 일부 실시예들에서, 제 2 층은 펄싱되지 않은 PECVD에 의해 증착될 수도 있다. PECVD에 의해 증착될 때 제 2 층은 고 실리콘 함량을 포함할 수도 있다. 일부 실시예들에서, 제 1 및 제 2 층들이 동일한 챔버 또는 모듈 내에서 증착된다. 일부 실시예들에서, 제 1 및 제 2 층들은 공기 브레이크 (break) 없이 증착된다.
도 2b는 옥사이드 층 (241) 을 포함한 기판 (290) 의 예를 도시한다. 기판 (290) 은 2 개의 메모리 스택들을 포함한다. 일 스택은 텅스텐 층 (243a), 탄소 층 (245a), 칼코게나이드 층 (247a), 제 2 탄소 층 (255a), 제 2 칼코게나이드 층 (257a), 제 3 탄소 층 (265a), 및 나이트라이드 층 (249a) 을 포함한다. 제 2 스택은 텅스텐 층 (243b), 탄소 층 (245b), 칼코게나이드 층 (247b), 제 2 탄소 층 (255b), 제 2 칼코게나이드 층 (257b), 제 3 탄소 층 (265b), 및 나이트라이드 층 (249b) 을 포함한다. 스택들 양자는 나이트라이드 스페이서들 (289) 을 포함하고 그리고 실리콘-함유 막 (299) 은 막이 피처의 상단에서 브레드로핑하도록 기판 위에 증착된다. 실리콘-함유 막 (299) 은 실리콘 나이트라이드 막, 또는 실리콘 카바이드 막, 또는 실리콘 탄소-함유 막, 예컨대, SiCN 또는 SiOC 막일 수도 있다.
도시된 바와 같이, 실리콘-함유 막 (299) 이 또한 상단에 컨포멀하지 않은 브레드로프를 형성하도록 생성될 수도 있고, 이는 스택들 사이에 보이드 (240) 그리고 따라서 스택들 사이에 부가된 열적 배리어를 남긴다. 본 명세서에 기술된 바와 같이 브레드로핑은 약 30 % 내지 약 90 %, 또는 약 50 % 내지 약 90 %의 단차 커버리지를 갖는 컨포멀하지 않은 커버리지를 포함할 수도 있다. 실리콘-함유 막 (299) 은 측벽 두께가 피처의 하단에서보다 상단에서 보다 두껍도록 증착될 수도 있다. 일부 실시예들에서, 증착된 막은 스택들의 상단 또는 스택들의 상단 근방에서의 증착 두께가 측벽들 및/또는 스택들 사이의 기판 상의 증착 두께보다 적어도 약 10 % 내지 약 50 % 보다 두껍도록 컨포멀하지 않게 증착될 수도 있다. 브레드로핑은 막이 스택들의 상단 또는 스택들의 상단 근방에서 보다 두껍게 증착되도록 스택들의 상단 또는 스택들의 상단 근방에서 보다 많은 증착을 발생시키지만, 스택들 사이의 (측벽들 상 그리고 스택들 사이의 갭의 하단 상의) 증착 두께는 보다 얇다. 이 컨포멀하지 않은 증착의 결과로서, 스택들의 상단 또는 스택들의 상단 근방의 보다 두꺼운 증착이 피처 내로의 추가의 증착을 방지하기 때문에 스택들 사이에 보이드가 형성되어서, 측벽들 사이에 보이드를 형성한다. 컨포멀하지 않은 상단이 무거운 (top-heavy) 증착이 보통 회피되지만, 이 경우에, 이러한 증착 기법들이 이로울 수도 있다. 도 2b는 브레드로프를 형성하도록 라인들 사이에서, 피처들의 상단 또는 피처들의 상단 근방에 보다 많은 증착이 있어서 2 개의 라인들 사이에 보이드 (240) 를 형성할 수도 있는 예시적인 기판을 도시한다.
상기에 기술된 바와 같이, 막들이 저온에서 증착될 수도 있다. RPCVD (remote plasma chemical vapor deposition) 장치를 사용하여 SiC 및 SiOC와 같은 실리콘-함유 탄소-함유 막들의 증착에 대한 추가의 기술들이, 2013년 5월 31일 출원되고 발명의 명칭이 "METHOD TO OBTAIN SIC CLASS OF FILMS OF DESIRED COMPOSITION AND FILM PROPERTIES"이고 2016년 1월 12일 미국 특허 제 9,234,276 호로서 공표된 (issued), 미국 특허 출원 일련번호 제 13/907,699 호 (대리인 문서 제 LAMRP046 호); 2012년 6월 21일 출원되고 발명의 명칭이 "REMOTE PLASMA BASED DEPOSITION OF SiOC CLASS OF FILMS"인 미국 특허 출원 일련번호 제 13/494,836 호 (대리인 문서 제 NOVLP466 호); 2015년 2월 6일 출원되고 발명의 명칭이 "CONFORMAL DEPOSITION OF SILICON CARBIDE FILMS"인 미국 특허 출원 일련번호 제 14/616,435 호 (대리인 문서 제 LAMRP175 호); 및 2015년 5월 14일 출원되고 발명의 명칭이 "MINIMIZING RADICAL RECOMBINATION USING ALD SILICON OXIDE SURFACE COATING WITH INTERMITTENT RESTORATION PLASMA"인 미국 특허 출원 일련번호 제 14/712,167 호 (대리인 문서 제 LAMRP169 호) 에 더 기술되고, 출원 모두는 전체가 참조로서 본 명세서에 인용된다.
도 3은 개시된 실시예들에 따른 예시적인 펄스들의 타이밍 시퀀스도이다. 도 3은 캐리어 가스 또는 퍼지 가스 플로우, 요오도실란 및/또는 브로모실란 전구체 플로우, 및 제 2 반응물질 플로우와 같은, 다양한 프로세스 파라미터들에 대한 예시적인 ALD 프로세스 300의 페이즈들을 도시한다. 선들은 플로우가 턴 온되고 턴 오프될 때를 나타낸다. 도 3에 제공된 예는 플라즈마를 턴 오프하고 턴 온하는 것을 포함하지 않지만, 다양한 실시예들에서, 플라즈마가 제 2 반응물질 가스를 사용하여 플라즈마를 생성하도록 사용될 수도 있다는 것을 주의하라. 예시적인 프로세스 파라미터들은 이로 제한되지 않지만, 불활성 및 반응물질 종에 대한 플로우 레이트들, 기판 온도, 및 프로세스 챔버 압력을 포함한다.
2 개의 증착 사이클들 310A 및 310B가 도시된다. 증착 사이클 각각은 다양한 페이즈들을 포함한다. 예를 들어, 증착 사이클 310A는 요오드-함유 실리콘 전구체 (도 3에서 요오도실란으로서 나타냄) 및/또는 브롬-함유 실리콘 전구체 (도 3에서 브로모실란들로서 나타냄) 노출 페이즈 357A, 퍼지 페이즈 359A, 제 2 반응물질 (예를 들어, 질소 반응물질) 노출 페이즈 361A, 및 퍼지 페이즈 363A를 포함한다. 유사하게, 증착 사이클 310B는 환원제 페이즈 353B, 퍼지 페이즈 355B, 요오드-함유 및/또는 브롬-함유 실리콘 전구체 노출 페이즈 357B, 또 다른 퍼지 페이즈 359B, 질소 반응물질 노출 페이즈 361B, 및 퍼지 페이즈 363B를 포함한다. 도시된 바와 같이, 예시적인 프로세스 300에서, 캐리어 가스가 증착 사이클들 310A 및 310B 내내 흐른다. 다양한 실시예들에서, 캐리어 가스는 퍼지 가스로서 사용된다. 일부 실시예들에서, 캐리어 가스는 퍼지 가스와 상이할 수도 있다. 일부 실시예들에서, 캐리어 가스는 퍼지 페이즈들 (예를 들어, 355A, 359A, 363A, 355B, 359B, 및 363B) 동안에만 흐른다. 캐리어 가스는 도 2a에 대하여 상기에 기술된 것들 중 임의의 것일 수도 있다.
요오드-함유 실리콘 전구체 노출 페이즈 357A에서, 요오드-함유 및/또는 브롬-함유 실리콘 전구체 플로우 및 캐리어 가스 플로우는 턴 온되지만 환원제 플로우 및 질소 반응물질 플로우는 턴 오프된다. 이것은 도 2a의 동작 203에 대응할 수도 있다. 퍼지 페이즈 359A에서, 캐리어 가스 플로우는 턴 온되지만, 요오드-함유 및/또는 브롬-함유 실리콘 전구체 플로우, 환원제 플로우, 및 질소 반응물질 플로우는 턴 오프된다. 이것은 도 2a의 동작 205에 대응할 수도 있다. 질소 반응물질 노출 페이즈 361A에서, 캐리어 가스 플로우 및 질소 반응물질 플로우는 턴 온되지만 요오드-함유 및/또는 브롬-함유 실리콘 전구체 플로우 및 환원제 플로우는 턴 오프된다. 일부 실시예들에서, 선택된 질소 반응물질 및 프로세스 조건들에 따라, 플라즈마가 이 페이즈 동안 턴 온될 수도 있다는 것을 주의하라. 이 페이즈는 도 2a의 동작 211에 대응할 수도 있다. 도 3을 다시 참조하면, 퍼지 페이즈 363A에서, 캐리어 가스 플로우는 턴 온되지만, 요오드-함유 및/또는 브롬-함유 실리콘 전구체 플로우, 환원제 플로우, 및 질소 반응물질 플로우는 턴 오프된다. 도 3에 도시된 바와 같이, 이들 페이즈들은 이어서 막이 충분한 두께로 증착되지 않았다는 도 2a의 동작 215의 결정시 증착 사이클 310B로 반복될 수도 있다는 것을 주의하라. 따라서, 증착 사이클 310B는 이어서 요오드-함유 및/또는 브롬-함유 실리콘 전구체 노출 페이즈 357B, 뒤이어, 퍼지 페이즈 359B, 질소 반응물질 노출 페이즈 361B, 및 차후의 퍼지 페이즈 363B를 포함할 수도 있다. 도 3에 도시된 바와 같이 이들 페이즈들은 캐리어 가스, 요오드-함유 및/또는 브롬-함유 실리콘 전구체 가스, 및 질소 반응물질 가스 플로우에 대해 증착 사이클 310A와 동일한 대응하는 플로우들의 패턴을 가질 수도 있다.
장치
도 4는 저압 분위기를 유지하기 위한 프로세스 챔버 바디 (402) 를 갖는 ALD (atomic layer deposition) 프로세스 스테이션 (400) 의 실시예의 개략도를 도시한다. 복수의 ALD 프로세스 스테이션들 (400) 은 공동 저압 프로세스 툴 분위기에 포함될 수도 있다. 예를 들어, 도 5는 멀티스테이션 프로세싱 툴 (500) 의 실시예를 도시한다. 일부 실시예들에서, 이하에 상세히 기술될 것들을 포함하는, ALD 프로세스 스테이션 (400) 의 하나 이상의 하드웨어 파라미터들은 하나 이상의 컴퓨터 제어기들 (450) 에 의해 프로그램적으로 조정될 수도 있다.
ALD 프로세스 스테이션 (400) 은 프로세스 가스들을 분배 샤워헤드 (406) 로 전달하기 위한 반응물질 전달 시스템 (401a) 과 유체적으로 연통한다. 반응물질 전달 시스템 (401a) 은 샤워헤드 (406) 로의 전달을 위한, 프로세스 가스들, 예컨대, 요오드-함유 및/또는 브롬-함유 실리콘 전구체 가스, 또는 제 2 반응물질 가스 (예를 들어, 암모니아 또는 하이드라진) 를 블렌딩 그리고/또는 컨디셔닝하기 위한 혼합 용기 (404) 를 포함한다. 하나 이상의 혼합 용기 유입 밸브들 (420) 은 혼합 용기 (404) 로의 프로세스 가스들의 도입을 제어할 수도 있다. 질소 플라즈마 또는 수소 플라즈마가 또한 샤워헤드 (406) 로 전달될 수도 있거나 ALD 프로세스 스테이션 (400) 내에서 생성될 수도 있다.
예로서, 도 4의 실시예는 혼합 용기 (404) 로 공급될 액체 반응물질을 기화하기 위한 기화 지점 (403) 을 포함한다. 일부 실시예들에서, 기화 지점 (403) 은 가열된 기화기일 수도 있다. 이러한 기화기들로부터 생성된 포화된 반응물질 증기는 다운스트림 전달 파이프에서 응결될 수도 있다. 양립할 수 없는 가스들의 응결된 반응물질로의 노출은 작은 입자들을 생성할 수도 있다. 이들 작은 입자들은 파이프를 막고 (clog), 밸브 동작을 지연시키고, 기판들을 오염시키는 등을 할 수도 있다. 이들 문제들을 해결하기 위한 일부 방법들은 잔여 반응물질을 제거하기 위해 전달 파이프를 퍼지 및/또는 배기하는 것을 수반한다. 그러나, 전달 파이프를 퍼지하는 것은 프로세스 스테이션 쓰루풋을 저하시키는, 프로세스 스테이션 사이클 시간을 증가시킬 수도 있다. 따라서, 일부 실시예들에서, 기화 지점 (403) 의 전달 파이핑 다운스트림에서 열 추적될 수도 있다. 일부 예들에서, 혼합 용기 (404) 가 또한 열 추적될 수도 있다. 비제한적인 일 예에서, 기화 지점 (403) 의 파이핑 다운스트림은 혼합 용기 (404) 에서 대략 100 ℃ 내지 대략 150 ℃로 연장하는 증가하는 온도 프로파일을 갖는다.
일부 실시예들에서, 액체 전구체 또는 액체 반응물질은 액체 주입기에서 기화될 수도 있다. 예를 들어, 액체 주입기는 액체 반응물질의 펄스들을 혼합 용기의 업스트림에서 캐리어 가스 스트림으로 주입할 수도 있다. 일 실시예에서, 액체 주입기는 보다 높은 압력으로부터 보다 낮은 압력으로 액체를 플래시함으로써 반응물질을 기화시킬 수도 있다. 또 다른 예에서, 액체 주입기는 가열된 전달 파이프에서 나중에 기화되는 분산된 마이크로드롭릿들로 액체를 원자화할 수도 있다. 보다 작은 드롭릿들이 보다 큰 드롭릿들보다 보다 고속으로 기화될 수 있어서, 액체 주입과 기화 완료 간의 지연을 감소시킨다. 보다 고속의 기화는 기화 지점 (403) 으로부터 파이핑 다운스트림의 길이를 감소시킬 수도 있다. 일 시나리오에서, 액체 주입기는 혼합 용기 (404) 에 바로 장착될 수도 있다. 또 다른 시나리오에서, 액체 주입기는 분배 샤워헤드 (406) 에 바로 장착될 수도 있다.
일부 실시예들에서, 기화 지점 (403) 의 업스트림에, 액체 유량 제어기 (LFC) 가 기화 및 프로세스 스테이션 (400) 으로의 전달을 위해 액체의 질량 유량을 제어하기 위해 제공될 수도 있다. 예를 들어, 액체 유량 제어기 (LFC) 는 LFC의 다운스트림에 위치된 열적 질량 유량 미터 (MFM) 를 포함할 수도 있다. 이어서 LFC의 플런저 밸브가 MFM과 전기적으로 통신하는 PID (proportional-integral-derivative) 제어기에 의해 제공된 피드백 제어 신호들에 응답하여 조정될 수도 있다. 그러나, 이는 피드백 제어를 사용하여 액체 플로우를 안정화시키기 위해 1 초 이상 걸릴 수도 있다. 이는 액체 반응물질을 도징하기 위한 시간을 연장할 수도 있다. 따라서, 일부 실시예들에서, LFC는 피드백 제어 모드와 직접 제어 모드 사이에서 동적으로 전환될 수도 있다. 일부 실시예들에서, LFC 및 PID 제어기의 센스 튜브를 디스에이블함으로써 동적 전환이 수행될 수도 있다.
샤워헤드 (406) 는 기판 (412) 을 향하여 프로세스 가스들을 분배한다. 도 4에 도시된 실시예에서, 기판 (412) 은 분배 샤워헤드 (406) 아래에 위치되고, 페데스탈 (408) 상에 놓인 것으로 도시된다. 분배 샤워헤드 (406) 는 임의의 적합한 형상을 가질 수도 있고, 기판 (412) 으로 프로세스 가스들을 분배하기 위해 임의의 적합한 수 및 배열의 포트들을 가질 수도 있다.
일부 실시예들에서, 페데스탈 (408) 은, 기판 (412) 을 기판 (412) 과 분배 샤워헤드 (406) 사이의 볼륨에 노출시키기 위해 상승되거나 하강될 수도 있다. 일부 실시예들에서, 페데스탈 높이는 적합한 컴퓨터 제어기 (450) 에 의해 프로그램적으로 조정될 수도 있다는 것이 이해될 것이다.
또 다른 시나리오에서, 페데스탈 (408) 의 높이를 조정하는 것은 플라즈마 밀도로 하여금 플라즈마가 점화되는 실시예들에서 프로세스의 플라즈마 활성화 사이클들 동안 가변되게 할 수도 있다. 프로세스 페이즈의 종료 시, 페데스탈 (408) 은 또 다른 기판 이송 페이즈 동안 페데스탈 (408) 로부터 기판 (412) 의 제거를 허용하도록 하강될 수도 있다.
일부 실시예들에서, 페데스탈 (408) 은 히터 (410) 를 통해 온도 제어될 수도 있다. 일부 실시예들에서, 페데스탈 (408) 은 개시된 실시예들에 기술된 바와 같이 실리콘 나이트라이드 막들의 증착 동안, 적어도 약 250 ℃, 또는 일부 실시예들에서, 약 300 ℃ 미만, 예컨대, 약 250 ℃의 온도로 가열될 수도 있다. 일부 실시예들에서, 페데스탈은 약 50 ℃ 내지 약 300 ℃의 온도, 예컨대, 약 200 ℃ 내지 약 275 ℃의 온도로 설정된다. 일부 실시예들에서, 페데스탈은 약 50 ℃ 내지 약 300 ℃의 온도로 설정된다. 일부 실시예들에서, 페데스탈은 약 200 ℃ 내지 약 275 ℃의 온도로 설정된다.
또한, 일부 실시예들에서, 프로세스 스테이션 (400) 에 대한 압력 제어가 버터플라이 밸브 (418) 에 의해 제공될 수도 있다. 도 4의 실시예에 도시된 바와 같이, 버터플라이 밸브 (418) 는 다운스트림 진공 펌프 (미도시) 에 의해 제공된 진공을 쓰로틀한다. 그러나, 일부 실시예들에서, 프로세스 스테이션 (400) 의 압력 제어는 또한 프로세스 스테이션 (400) 에 도입된 하나 이상의 가스들의 플로우 레이트를 가변시킴으로써 조정될 수도 있다.
일부 실시예들에서, 분배 샤워헤드 (406) 의 위치는 기판 (412) 과 분배 샤워헤드 (406) 사이의 볼륨을 가변시키기 위해 페데스탈 (408) 에 대해 조정될 수도 있다. 또한, 페데스탈 (408) 및/또는 분배 샤워헤드 (406) 의 수직 위치는 본 개시의 범위 내에 있는 임의의 적합한 메커니즘에 의해 가변될 수도 있다는 것이 이해될 것이다. 일부 실시예들에서, 페데스탈 (408) 은 기판 (412) 의 배향을 회전시키기 위한 회전 축을 포함할 수도 있다. 일부 실시예들에서, 하나 이상의 이들 예시적인 조정들은 하나 이상의 적합한 컴퓨터 제어기들 (450) 에 의해 프로그램적으로 수행될 수도 있다는 것이 이해될 것이다.
상기 논의된 바와 같이 플라즈마가 사용될 수도 있는 일부 실시예들에서, 분배 샤워헤드 (406) 및 페데스탈 (408) 은 플라즈마에 전력을 공급하기 위해 RF 전력 공급부 (414) 및 매칭 네트워크 (416) 와 전기적으로 통신한다. 일부 실시예들에서, 플라즈마 에너지는 프로세스 스테이션 압력, 가스 농도, RF 소스 전력, RF 소스 주파수, 및 플라즈마 전력 펄스 타이밍 중 하나 이상을 제어함으로써 제어될 수도 있다. 예를 들어, RF 전력 공급부 (414) 및 매칭 네트워크 (416) 는 목표된 조성의 라디컬 종을 갖는 플라즈마를 형성하기 위해 임의의 적합한 전력으로 동작될 수도 있다. 적합한 전력들의 예들은 상기에 포함되었다. 유사하게, RF 전력 공급부 (414) 는 임의의 적합한 주파수의 RF 전력을 제공할 수도 있다. 일부 실시예들에서, RF 전력 공급부 (414) 는 서로 독립적으로 고 주파수 및 저 주파수 RF 전력 소스들을 제어하도록 구성될 수도 있다. 예시적인 저 주파수 RF 주파수들은 이로 제한되는 것은 아니지만, 0 ㎑ 내지 500 ㎑의 주파수를 포함할 수도 있다. 예시적인 고 주파수 RF 주파수들은 이로 제한되는 것은 아니지만, 1.8 ㎒ 내지 2.45 ㎓, 또는 약 13.56 ㎒ 초과, 또는 27 ㎒ 초과, 또는 40 ㎒ 초과, 또는 60 ㎒초과의 주파수들을 포함할 수도 있다. 표면 반응들을 위한 플라즈마 에너지를 제공하도록 임의의 적합한 파라미터들이 불연속적으로 또는 연속적으로 조절될 수도 있다는 것이 이해될 것이다.
일부 실시예들에서, 플라즈마는 하나 이상의 플라즈마 모니터들에 의해 인-시츄 모니터링될 수도 있다. 일 시나리오에서, 플라즈마 전력은 하나 이상의 전압, 전류 센서들 (예를 들어, VI 프로브들) 에 의해 모니터링될 수도 있다. 또 다른 시나리오에서, 플라즈마 밀도 및/또는 프로세스 가스 농도는 하나 이상의 OES (optical emission spectroscopy sensors) 에 의해 측정될 수도 있다. 일부 실시예들에서, 하나 이상의 플라즈마 파라미터들은 이러한 인-시츄 플라즈마 모니터들로부터의 측정치들에 기초하여 프로그램적으로 조정될 수도 있다. 예를 들어, OES 센서는 플라즈마 전력의 프로그램적인 제어를 제공하기 위해 피드백 루프에서 사용될 수도 있다. 일부 실시예들에서, 플라즈마 및 다른 프로세스 특성들을 모니터링하기 위해 다른 모니터들이 사용될 수도 있다는 것이 이해될 것이다. 이러한 모니터들은 이로 제한되는 것은 아니지만, 적외선 (IR) 모니터들, 음향 모니터들, 및 압력 트랜스듀서들을 포함할 수도 있다.
일부 실시예들에서, 제어기 (450) 에 대한 인스트럭션들은 IOC (input/output control) 시퀀싱 인스트럭션들을 통해 제공될 수도 있다. 일 예에서, 프로세스 페이즈를 위해 조건들을 설정하기 위한 인스트럭션들은 프로세스 레시피의 대응하는 레시피 페이즈에 포함될 수도 있다. 일부 경우들에서, 프로세스 레시피 페이즈들은 프로세스 페이즈를 위한 모든 인스트럭션들이 이 프로세스 페이즈와 동시에 실행되도록 순차적으로 배열될 수도 있다. 일부 실시예들에서, 하나 이상의 반응기 파라미터들을 설정하기 위한 인스트럭션들은 레시피 페이즈에 포함될 수도 있다. 예를 들어, 제 1 레시피 페이즈는 불활성 및/또는 반응물질 가스 (예를 들어, 요오드-함유 및/또는 브롬-함유 실리콘 전구체와 같은 제 1 전구체) 의 플로우 레이트를 설정하기 위한 인스트럭션들, 캐리어 가스 (예컨대 아르곤) 의 플로우 레이트를 설정하기 위한 인스트럭션들, 및 제 1 레시피 페이즈에 대한 시간 지연 인스트럭션들을 포함할 수도 있다. 제 2, 후속하는 레시피 페이즈는 불활성 및/또는 반응물질 가스의 플로우 레이트를 조절하거나 중지시키기 위한 인스트럭션들, 및 캐리어 또는 퍼지 가스의 플로우 레이트를 조절하기 위한 인스트럭션들 및 제 2 레시피 페이즈에 대한 시간 지연 인스트럭션들을 포함할 수도 있다. 제 3 레시피 페이즈는 암모니아와 같은 제 2 반응물질 가스의 플로우 레이트를 조절하기 위한 인스트럭션들, 캐리어 또는 퍼지 가스의 플로우 레이트를 조절하기 위한 인스트럭션들, 제 3 레시피 페이즈에 대한 시간 지연 인스트럭션들을 포함할 수도 있다. 제 4, 후속하는 레시피 페이즈는 불활성 및/또는 반응물질 가스의 플로우 레이트를 조절하거나 중지시키기 위한 인스트럭션들, 및 캐리어 또는 퍼지 가스의 플로우 레이트를 조절하기 위한 인스트럭션들, 및 제 4 레시피 페이즈에 대한 시간 지연 인스트력션들을 포함할 수도 있다. 이들 레시피 페이즈들은 더 세분화될 수도 있고/있거나 개시된 실시예들의 범위 내의 임의의 적합한 방식으로 반복될 수도 있다는 것이 이해될 것이다. 일부 실시예들에서, 제어기 (450) 는 도 5의 시스템 제어기 (550) 에 대해 이하에 기술된 특징들 중 임의의 특징들을 포함할 수도 있다.
상기 기술된 바와 같이, 하나 이상의 프로세스 스테이션들은 멀티스테이션 프로세싱 툴에 포함될 수도 있다. 도 5는 인바운드 로드록 (502) 및 아웃바운드 로드록 (504) 중 하나 또는 양자가 리모트 플라즈마 소스를 포함할 수도 있는, 인바운드 로드록 (502) 및 아웃바운드 로드록 (504) 을 갖는, 멀티스테이션 프로세싱 툴 (500) 의 실시예의 개략도를 도시한다. 대기압에서 로봇 (506) 은, 카세트로부터 포드 (508) 를 통해 인바운드 로드록 (502) 으로 로딩된 웨이퍼들을 대기 포트 (510) 를 통해 이동시키도록 구성된다. 웨이퍼는 인바운드 로드록 (502) 내의 페데스탈 (512) 상에 로봇 (506) 에 의해 배치되고, 대기 포트 (510) 는 폐쇄되고, 로드록은 펌프 다운된다 (pump down). 인바운드 로드록 (502) 이 리모트 플라즈마 소스를 포함하면, 웨이퍼는 프로세싱 챔버 (514) 내로 도입되기 전에 로드록 내에서 리모트 플라즈마 처리에 노출될 수도 있다. 또한, 웨이퍼는 또한 예를 들어, 수분 및 흡착된 가스들을 제거하기 위해 인바운드 로드록 (502) 내에서 가열될 수도 있다. 다음에, 프로세싱 챔버 (514) 로의 챔버 이송 포트 (516) 가 개방되고, 또 다른 로봇 (미도시) 이 프로세싱을 위해 반응기 내에 도시된 제 1 스테이션의 페데스탈 상의 반응기 내로 웨이퍼를 배치한다. 도 5에 도시된 실시예는 로드록들을 포함하지만, 일부 실시예들에서, 웨이퍼의 프로세스 스테이션으로의 직접적인 진입이 제공될 수도 있다는 것이 인식될 것이다.
도시된 프로세싱 챔버 (514) 는 도 5에 도시된 실시예들에서 1 내지 4로 번호가 붙여진, 4 개의 프로세스 스테이션들을 포함한다. 스테이션 각각은 가열된 페데스탈 (스테이션 1에 대해 518로 도시됨), 및 가스선 유입부들을 갖는다. 일부 실시예들에서, 프로세스 스테이션 각각이 상이한 목적 또는 다수의 목적들을 가질 수도 있다는 것이 이해될 것이다. 예를 들어, 일부 실시예들에서, 프로세스 스테이션은 ALD와 PEALD 프로세스 모드 사이에서 전환가능할 수도 있다. 부가적으로 또는 대안적으로, 일부 실시예들에서, 프로세싱 챔버 (514) 는 ALD 및 PEALD 프로세스 스테이션들의 하나 이상의 매칭된 쌍들을 포함할 수도 있다. 도시된 프로세싱 챔버 (514) 는 4 개의 스테이션들을 포함하지만, 본 개시에 따른 프로세싱 챔버는 임의의 적합한 수의 스테이션들을 가질 수도 있다는 것이 이해될 것이다. 예를 들어, 일부 실시예들에서, 프로세싱 챔버는 5 개 이상의 스테이션들을 갖는 반면, 다른 실시예들에서 프로세싱 챔버는 3 개 이하의 스테이션들을 가질 수도 있다.
도 5는 또한 프로세싱 챔버 (514) 내에서 웨이퍼들을 이송하기 위한 웨이퍼 처리 시스템 (590) 의 실시예를 도시한다. 일부 실시예들에서, 웨이퍼 처리 시스템 (590) 은 다양한 프로세스 스테이션들 사이 및/또는 프로세스 스테이션과 로드 록 사이에서 웨이퍼들을 이송할 수도 있다. 임의의 적합한 웨이퍼 처리 시스템이 채택될 수도 있다는 것이 이해될 것이다. 비제한적인 예들은 웨이퍼 캐로절들 (carousels) 및 웨이퍼 처리 로봇들을 포함한다. 도 5는 또한 프로세스 툴 (500) 의 프로세스 조건들 및 하드웨어 상태들을 제어하도록 채용된 시스템 제어기 (550) 의 실시예를 도시한다. 시스템 제어기 (550) 는 하나 이상의 메모리 디바이스들 (556), 하나 이상의 대용량 저장 디바이스들 (554), 및 하나 이상의 프로세서들 (552) 을 포함할 수도 있다. 프로세서 (552) 는 CPU 또는 컴퓨터, 아날로그 입력/출력 연결부 및/또는 디지털 입력/출력 연결부, 스텝퍼 모터 제어 보드들, 등을 포함할 수도 있다.
일부 실시예들에서, 시스템 제어기 (550) 는 프로세스 툴 (500) 의 모든 액티비티들을 제어한다. 시스템 제어기 (550) 는 대용량 저장 디바이스 (554) 에 저장되고, 메모리 디바이스 (556) 로 로딩되고, 프로세서 (552) 상에서 실행되는 시스템 제어 소프트웨어 (558) 를 실행한다. 대안적으로, 제어 로직은 제어기 (550) 내에서 하드코딩될 수도 있다. ASIC, PLD (예를 들어, FPGA (field-progra㎜able gate array)), 등이 이 목적들을 위해 사용될 수도 있다. 이하의 논의에서, "소프트웨어" 또는 "코드"가 사용될 때마다, 기능적으로 유사한 하드코딩된 로직이 그 자리에 사용될 수도 있다. 시스템 제어 소프트웨어 (558) 는 타이밍, 가스들의 혼합, 가스 플로우 레이트들, 챔버 및/또는 스테이션 압력, 챔버 및/또는 스테이션 온도, 웨이퍼 온도, 타깃 전력 레벨들, RF 전력 레벨들, 기판 페데스탈, 척 및/또는 서셉터 위치, 및 프로세스 툴 (500) 에서 수행된 특정한 프로세스의 다른 파라미터들을 포함할 수도 있다. 시스템 제어 소프트웨어 (558) 는 임의의 적합한 방식으로 구성될 수도 있다. 예를 들어, 다양한 프로세스 툴 구성요소 서브루틴들 또는 제어 객체들이 다양한 프로세스 툴 프로세스들을 수행하기 위해 사용된 프로세스 툴 구성요소들의 동작을 제어하도록 작성될 수도 있다. 시스템 제어 소프트웨어 (558) 는 임의의 적합한 컴퓨터 판독가능 프로그래밍 언어로 코딩될 수도 있다.
일부 실시예들에서, 시스템 제어 소프트웨어 (558) 는 상기 기술된 다양한 파라미터들을 제어하기 위한 IOC (input/output control) 시퀀싱 (sequencing) 인스트럭션들을 포함할 수도 있다. 시스템 제어기 (550) 와 연관된 대용량 저장 디바이스 (554) 및/또는 메모리 디바이스 (556) 에 저장된 다른 컴퓨터 소프트웨어 및/또는 프로그램들이 일부 실시예들에서 채용될 수도 있다. 이러한 목적을 위한 프로그램들 또는 프로그램들의 섹션들의 예들은 기판 포지셔닝 (positioning) 프로그램, 프로세스 가스 제어 프로그램, 압력 제어 프로그램, 히터 제어 프로그램, 및 플라즈마 제어 프로그램을 포함한다.
기판 포지셔닝 프로그램은 페데스탈 (518) 상에 기판을 로딩하고 기판과 프로세스 툴 (500) 의 다른 부분들 사이의 간격을 제어하도록 사용된 프로세스 툴 컴포넌트들에 대한 프로그램 코드를 포함할 수도 있다.
프로세스 가스 제어 프로그램은 프로세스 스테이션 내의 압력을 안정화시키기 위해 증착 전에 가스 조성 (예를 들어, 요오드-함유 실리콘 전구체 가스들, 질소-함유 가스들, 본 명세서에 기술된 바와 같은 캐리어 가스들 및 퍼지 가스들) 및 플로우 레이트들을 제어하기 위한 코드 및 선택 가능하게 하나 이상의 프로세스 스테이션들로 가스를 흘리기 위한 코드를 포함할 수도 있다. 압력 제어 프로그램은 예를 들어, 프로세스 스테이션의 배기 시스템의 쓰로틀 밸브, 프로세스 스테이션으로의 가스 플로우, 등을 조절함으로써 프로세스 스테이션 내의 압력을 제어하기 위한 코드를 포함할 수도 있다.
히터 제어 프로그램은 기판을 가열하기 위해 사용된 히팅 유닛으로의 전류를 제어하기 위한 코드를 포함할 수도 있다. 대안적으로, 히터 제어 프로그램은 기판으로의 (헬륨과 같은) 열 전달 가스 (heat transfer gas) 의 전달을 제어할 수도 있다.
플라즈마 제어 프로그램은 본 명세서의 실시예들에 따른, 하나 이상의 프로세스 스테이션들 내의 프로세스 전극들에 인가된 RF 전력 레벨들을 설정하기 위한 코드를 포함할 수도 있다.
압력 제어 프로그램은 본 명세서의 실시예들에 따른 반응 챔버 내에서 압력을 유지하기 위한 코드를 포함할 수도 있다.
일부 실시예들에서, 시스템 제어기 (550) 와 연관된 사용자 인터페이스가 있을 수도 있다. 사용자 인터페이스는 디스플레이 스크린, 장치의 그래픽적인 소프트웨어 디스플레이 및/또는 프로세스 조건들의 그래픽적인 소프트웨어 디스플레이, 및 포인팅 디바이스들, 키보드들, 터치 스크린들, 마이크로폰들 등의 사용자 입력 디바이스들을 포함할 수도 있다.
일부 실시예들에서, 시스템 제어기 (550) 에 의해 조정된 파라미터들은 프로세스 조건들과 관련될 수도 있다. 비제한적인 예들은 프로세스 가스 조성 및 플로우 레이트들, 온도, 압력, (RF 바이어스 전력 레벨들과 같은) 플라즈마 조건들, 압력, 온도 등을 포함한다. 이들 파라미터들은 사용자 인터페이스를 활용하여 입력될 수도 있는, 레시피의 형태로 사용자에게 제공될 수도 있다.
프로세스를 모니터링하기 위한 신호들은 다양한 프로세스 툴 센서들로부터 시스템 제어기 (550) 의 아날로그 입력 연결부 및/또는 디지털 입력 연결부에 의해 제공될 수도 있다. 프로세스를 제어하기 위한 신호들은 프로세스 툴 (500) 의 아날로그 출력 연결부 및/또는 디지털 출력 연결부 상에 출력될 수도 있다. 모니터링될 수도 있는 프로세스 툴 센서들의 비제한적인 예들은 질량 유량 제어기들, (압력계들 (manometers) 과 같은) 압력 센서들, 열전대들 (thermocouple), 등을 포함한다. 적절하게 프로그램된 피드백 및 제어 알고리즘들이 프로세스 조건들을 유지하기 위해 이들 센서들로부터의 데이터를 사용할 수도 있다.
시스템 제어기 (550) 는 상기 기술된 증착 프로세스들을 구현하기 위한 프로그램 인스트럭션들을 제공할 수도 있다. 프로그램 인스트럭션들은 DC 전력 레벨, RF 바이어스 전력 레벨, 압력, 온도, 등과 같은 다양한 프로세스 파라미터들을 제어할 수도 있다. 인스트럭션들은 본 명세서에 기술된 다양한 실시예들에 따른 막 스택들의 인-시츄 증착을 동작시키기 위한 파라미터들을 제어할 수도 있다.
시스템 제어기 (550) 는, 통상적으로 장치가 개시된 실시예들에 따른 방법을 수행하도록 인스트럭션들을 실행하도록 구성된 하나 이상의 프로세서들 및 하나 이상의 메모리 디바이스들을 포함할 것이다. 개시된 실시예들에 따른 프로세스 동작들을 제어하기 위한 인스트럭션들을 포함하는 머신 판독가능 매체는 시스템 제어기 (550) 에 커플링될 수도 있다.
일부 구현예들에서, 시스템 제어기 (550) 는 상술한 예들의 일부일 수도 있는 시스템의 일부이다. 이러한 시스템들은, 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에 그리고 프로세싱 이후에 그들의 동작을 제어하기 위한 전자장치에 통합될 수도 있다. 전자장치들은 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부품들을 제어할 수도 있는 "제어기"로서 지칭될 수도 있다. 시스템 제어기 (550) 는, 시스템의 프로세싱 조건들 및/또는 타입에 따라서, 프로세싱 가스들의 전달, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, 무선 주파수 (RF) 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 동작 설정사항들, 툴들 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스들을 제어하도록 프로그램될 수도 있다.
일반적으로 말하면, 시스템 제어기 (550) 는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 동작들을 인에이블하고, 엔드포인트 측정들을 인에이블하는 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSP), ASIC (application specific integrated circuit) 으로서 규정되는 칩들 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 실행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 시스템 제어기 (550) 로 또는 시스템으로 전달되는 인스트럭션들일 수도 있다. 일부 실시예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 산화물들, 실리콘, 이산화 실리콘, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어에 의해서 규정된 레시피의 일부일 수도 있다.
시스템 제어기 (550) 는, 일부 구현예들에서, 시스템에 통합되거나, 시스템에 커플링되거나, 이와 달리 시스템에 네트워킹되거나, 또는 이들의 조합으로 될 수 있는 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 시스템 제어기 (550) 는 웨이퍼 프로세싱의 원격 액세스를 가능하게 할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하고, 과거 제조 동작들의 이력을 조사하고, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하고, 현 프로세싱의 파라미터들을 변경하고, 현 프로세싱을 따르는 프로세싱 단계들을 설정하고, 또는 새로운 프로세스를 시작하기 위해서 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해서 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 시스템 제어기 (550) 는 하나 이상의 동작들 동안에 수행될 프로세스 단계들 각각에 대한 파라미터들을 특정한, 데이터의 형태의 인스트럭션들을 수신한다. 이 파라미터들은 시스템 제어기 (550) 가 제어하거나 인터페이싱하도록 구성된 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서, 상술한 바와 같이, 시스템 제어기 (550) 는 예를 들어 서로 네트워킹되어서 함께 공통 목적을 위해서, 예를 들어 본 명세서에 기술된 프로세스들 및 제어들을 위해서 협력하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적을 위한 분산형 제어기의 예는 챔버 상의 프로세스를 제어하도록 조합되는, (예를 들어, 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 원격으로 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 수 있다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD (physical vapor deposition) 챔버 또는 모듈, CVD (chemical vapor deposition) 챔버 또는 모듈, ALD (atomic layer deposition) 챔버 또는 모듈, ALE (atomic layer etch) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 시스템 제어기 (550) 는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 제어기 또는 툴들 중 하나 이상과 통신할 수도 있다.
본 명세서에 개시된 방법들을 수행하기 위한 적절한 장치는 이는 각각 전체가 본 명세서에 참조로서 인용된, 명칭이 2011년 4월 11일 출원된 명칭이 "PLASMA ACTIVATED CONFORMAL FILM DEPOSITION"인 미국 특허 출원 제 13/084,399 호 (현재 미국 특허 제 8,728,956 호), 및 2011년 4월 11일 출원된 명칭이 "SILICON NITRIDE FILMS AND METHODS"인 미국 특허 출원 제 13/084,305 호에서 더 논의되고 기술된다.
본 명세서에 기술된 장치/프로세스는 예를 들어, 반도체 디바이스들, 디스플레이들, LED들, 광전 패널들 등의 제조 또는 제작을 위한 리소그래픽 패터닝 툴들 또는 프로세스들과 함께 사용될 수도 있다. 통상적으로, 반드시 그러한 것은 아니지만, 이러한 툴들/프로세스들은 공동 제조 설비 내에서 함께 사용되거나 수행될 것이다. 막의 리소그래픽 패터닝은 통상적으로, 단계들 각각이 다수의 가능한 툴들을 사용하여 인에이블되는, 이하의 단계들: (1) 스핀-온 (spin-on) 툴 또는 스프레이-온 (spray-on) 툴을 사용하여 워크피스, 즉, 기판 상에 포토레지스트를 도포하는 단계; (2) 고온 플레이트 또는 노 또는 UV 경화 툴을 사용하여 포토레지스트를 경화하는 단계; (3) 웨이퍼 스텝퍼와 같은 툴을 사용하여 가시광선 또는 UV 또는 x-선 광에 포토레지스트를 노출시키는 단계; (4) 습식 벤치와 같은 툴을 사용하여 레지스트를 선택적으로 제거하여 레지스트를 패터닝하도록 레지스트를 현상하는 단계; (5) 건식 또는 플라즈마 보조 에칭 툴을 사용함으로써 그 아래에 놓인 막 또는 워크피스 내로 레지스트 패턴을 전사하는 단계; 및 (6) RF 또는 마이크로파 플라즈마 레지스트 스트립퍼와 같은 툴을 사용하여 레지스트를 제거하는 단계의 일부 또는 전부를 포함한다.
실험
실험 1
실험은 12-인치 웨이퍼 상의 ALD에 의한 디요오도실란을 사용한 100 Å의 SiN을 증착하는 것으로부터 표면 오염량을 평가하도록 실시되었다. 표 2에 도시된 금속들은 막이 증착된 후 오염 레벨들에 대해 평가되었다. 디클로로실란 금속들은 알루미늄에 대해 100×1010 atoms/㎠ 초과, 구리에 대해 5×1010 atoms/㎠ 초과, 그리고 철에 대해 5×1010 atoms/㎠ 초과의 표면 농도들을 발생시킨다. 표 2에 도시된 바와 같이, 실리콘 나이트라이드 막이 디요오도실란에 의해 증착되었을 때 웨이퍼 상의 금속 오염은 디클로로실란에 의해 증착된 막들의 금속 오염보다 훨씬 보다 낮았다.
표면 농도
방법 검출 제한들 표면 농도
(× 10 10 atoms/㎠)
알루미늄 (Al) 0.1 <0.1
칼슘 (Ca) 0.1 1.9
크롬 (Cr) 0.03 <0.03
구리 (Cu) 0.01 0.083
철 (Fe) 0.05 0.073
마그네슘 (Mg) 0.05 0.45
니켈 (Ni) 0.03 1.8
칼륨 (K) 0.1 <0.1
나트륨 (Na) 0.1 <0.1
티타늄 (Ti) 0.03 0.053
아연 (Zn) 0.03 0.090
실험 2
FTIR (Fourier transform infrared spectroscopy) 스펙트럼이 디요오도실란에 의해 증착된 실리콘 나이트라이드 재료 및 디클로로실란에 의해 증착된 실리콘 나이트라이드 재료에 대해 생성되었다. 요오도실란에 의해 증착된 실리콘 나이트라이드 재료는 N-H 결합만을 나타냈고 불안정한 Si-H 결합들의 생성을 나타내지 않았다.
실험 3
실험은 테트라요오도실란을 사용한 실리콘 나이트라이드의 증착 및 테트라브로모실란을 사용한 실리콘 나이트라이드의 증착에 대해 실시되었다. 테트라요오도실란을 사용한 실리콘 나이트라이드의 증착은 0.55 Å/cycle의 증착 레이트로 테트라요오도실란과 암모니아의 교번하는 펄스들을 사용하여 ALD에 의해 수행되었다. 결과로 발생한 막은 95 % 초과의 단차 커버리지를 가졌다.
테트라브로모실란을 사용한 실리콘 나이트라이드의 증착은 0.37 Å/cycle의 증착 레이트로 테트라브로모실란과 암모니아의 교번하는 펄스들을 사용하여 ALD에 의해 수행되었다. 결과로 발생한 막은 95 % 초과의 단차 커버리지를 가졌다. 14:1 종횡비를 가진 피처 내로의 증착이 고 컨포멀성 및 균일성을 나타낸다는 것을 주의하라 (도 6a 참조).
FTIR 스펙트럼이 테트라브로모실란에 의해 증착된 실리콘 나이트라이드 재료에 대해 생성되었다. FTIR 스펙트럼들이 도 6b에 도시되고, 이는 다음과 같이 피크들 및 파수 위치들 (601, 603, 605, 607, 및 609) 을 식별한다: 601은 Si-N-Si 결합들 (885 cm-1) 을 나타내고, 603은 Si2N-H 결합들 (1180 cm-1) 을 나타내고, 605는 N-H2 결합들을 나타내고, 607은 Si-H 결합들을 나타내고, 그리고 609는 Si2N-H 결합들 (3350 cm-1) 을 나타낸다. 테트라브로모실란에 의해 증착된 실리콘 나이트라이드 재료는 보다 적은 Si-H 결합 및 고 Si-N-Si 결합을 나타낸다.
테트라요오도실란 및 테트라브로모실란에 의해 증착된 막들 양자에 대해 측정된 밀도는 2.2 g/cc이었다. 막들 양자는 고 N-H 함량을 갖는다. 막들이 100:1 희석된 플루오르화수소산에서 고 습식 에칭 레이트를 나타내지만, 이러한 결과들은 브로모실란들이 실리콘 전구체로서 실리콘 나이트라이드를 증착할 가능성이 큰 집단임을 암시한다.
실험 4
실험은 NH3 플라즈마에 테트라브로모실란에 의해 증착된 실리콘 나이트라이드 막들을 노출시키는 것을 수반하여 실시되었다. 배리어 층이 없는 GST (게르마늄, 안티몬, 텔루륨) 기판은 60 초 동안 NH3 플라즈마에 노출되었다. 기판의 결과로 발생한 조성은 도 7a에 도시된다. 기판은 1:0.7:1.5의 Ge:Sb:Te 비를 가졌다.
배리어 층이 테트라브로모실란과 NH3의 교번하는 펄스들을 수반한 열적 ALD에 의해 GST 기판 상에 증착되었다. 기판의 결과로 발생한 조성은 도 7b에 도시된다. 기판은 1:0.9:2.0의 Ge:Sb:Te 비를 가졌다.
테트라브로모실란과 NH3의 교번하는 펄스들을 수반한 열적 ALD의 107 개의 사이클들에 의해 증착된 배리어 층을 포함한 GST 기판이 60 초 동안 NH3 플라즈마에 노출되었다. 기판의 결과로 발생한 조성은 도 7c에 도시된다. 기판은 1:0.9:2.2의 Ge:Sb:Te 비를 가졌다. 도 7a에 대하여 상기에 기술된 기판과 비교할 때, 테트라브로모실란을 사용하여 증착된 실리콘 나이트라이드 막은 GST 기판이 NH3 플라즈마에 의해 손상되는 것을 방지하였다.
실험 5
실험은 암모니아 플라즈마에 테트라브로모실란에 의해 증착된 상이한 두께들의 실리콘 나이트라이드 막들을 노출시키는 것을 수반하여 실시되었다. 실리콘 나이트라이드는 22 Å 막 (0.37 Å/cycle의 증착 레이트를 사용하여 계산된 두께) 을 형성하도록 테트라브로모실란과 NH3의 교번하는 펄스들을 수반한 열적 ALD의 60 개의 사이클들에 의해 제 1 GST 기판 상에 증착되었다. 실리콘 나이트라이드를 포함한 기판은 NH3 플라즈마에 60 초 노출되었다. 기판의 결과로 발생한 조성은 도 8a에 도시된다. Ge:Sb:Te 비는 1:0.9:2.0였다. 일부 표면 게르마늄 및 대량 텔루륨의 손실이 관찰되었다.
실리콘 나이트라이드는 31 Å 막 (0.37 Å/cycle의 증착 레이트를 사용하여 계산된 두께) 을 형성하도록 테트라브로모실란과 NH3의 교번하는 펄스들을 수반한 열적 ALD의 83 개의 사이클들에 의해 제 2 GST 기판 상에 증착되었다. 실리콘 나이트라이드를 포함한 기판은 NH3 플라즈마에 60 초 노출되었다. 기판의 결과로 발생한 조성은 도 8b에 도시된다. Ge:Sb:Te 비는 1:0.9:1.9였다. 일부 표면 게르마늄 및 대량 텔루륨의 손실이 관찰되었다.
실리콘 나이트라이드는 40 Å 막 (0.37 Å/cycle의 증착 레이트를 사용하여 계산된 두께) 을 형성하도록 테트라브로모실란과 NH3의 교번하는 펄스들을 수반한 열적 ALD의 107 개의 사이클들에 의해 제 3 GST 기판 상에 증착되었다. 실리콘 나이트라이드를 포함한 기판은 NH3 플라즈마에 60 초 노출되었다. 기판의 결과로 발생한 조성은 도 8c에 도시된다. Ge:Sb:Te 비는 1:0.9:2.2였다. 전혀 또는 거의 손실이 관찰되지 않았다. 전구체로서 테트라브로모실란을 사용하여 적어도 40 Å의 두께로 증착된 실리콘 나이트라이드 막은 GST 기판을 NH3 플라즈마로부터 충분히 보호할 수 있다는 것으로 결론지을 수 있다.
결론
전술한 실시예들이 이해의 명확성을 목적으로 다소 상세히 기술되었지만, 특정한 변화들 및 수정들이 첨부된 청구항들의 범위 내에서 실시될 수도 있다는 것이 자명할 것이다. 본 실시예들의 프로세스들, 시스템들, 및 장치를 구현하는 많은 대안적인 방식들이 있다는 것을 주의해야 한다. 따라서, 본 실시예들은 예시적이고 제한하지 않는 것으로 간주되고, 실시예들은 본 명세서에 제공된 상세들로 제한되지 않는다.

Claims (19)

  1. 칼코게나이드 재료를 캡슐화하는 방법에 있어서,
    상기 방법은,
    (a) 상기 칼코게나이드 재료의 하나 이상의 노출된 층들을 포함한 기판을 챔버에 제공하는 단계;
    (b) 염소-프리 (free) 브롬-함유 실리콘 전구체로 하여금 상기 기판의 표면 상에 흡착하게 하여 상기 염소-프리 브롬-함유 실리콘 전구체의 흡착된 층을 형성하는 조건들 하에서, 상기 염소-프리 브롬-함유 실리콘 전구체에 상기 기판을 노출시키는 단계; 및
    (c) 상기 칼코게나이드 재료 상에 실리콘 나이트라이드 막을 형성하도록 제 2 반응물질에 상기 기판을 노출시키는 단계를 포함하는, 칼코게나이드 재료를 캡슐화하는 방법.
  2. 제 1 항에 있어서,
    상기 염소-프리 브롬-함유 실리콘 전구체는 SixBryIz (여기서 x=1, y는 1 내지 4의 정수, 그리고 y+z=4) 의 화학식을 가진 화합물들; 및 SixBryIz (여기서 x=2, y는 1 내지 6의 정수, 그리고 y+z=6) 의 화학식을 가진 화합물들로 구성된 그룹으로부터 선택되는, 칼코게나이드 재료를 캡슐화하는 방법.
  3. 제 2 항에 있어서,
    상기 염소-프리 브롬-함유 실리콘 전구체는 테트라브로모실란 (SiBr4), SiBr3I, SiBr2I2, SiBrI3, 헥사브로모디실란 (Si2Br6), Si2Br5I, Si2Br4I2, Si2Br3I3, Si2Br2I4, Si2BrI5, 및 이들의 조합들로 구성된 그룹으로부터 선택되는, 칼코게나이드 재료를 캡슐화하는 방법.
  4. 칼코게나이드 재료를 캡슐화하는 방법에 있어서,
    상기 방법은,
    (a) 상기 칼코게나이드 재료의 하나 이상의 노출된 층들을 포함한 기판을 챔버에 제공하는 단계;
    (b) 디요오도실란으로 하여금 상기 기판의 표면 상에 흡착하게 하여 상기 디요오도실란의 흡착된 층을 형성하는 조건들 하에서 상기 디요오도실란에 상기 기판을 노출시키는 단계; 및
    (c) 상기 칼코게나이드 재료 상에 실리콘 나이트라이드 막을 형성하도록 제 2 반응물질에 상기 기판을 노출시키는 단계를 포함하는, 칼코게나이드 재료를 캡슐화하는 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 실리콘 나이트라이드는 적어도 약 40 Å의 두께로 증착되는, 칼코게나이드 재료를 캡슐화하는 방법.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 2 반응물질은 암모니아 및 하이드라진들로 구성된 그룹으로부터 선택되고, 그리고 상기 실리콘 나이트라이드는 약 300 ℃ 미만의 온도로 증착되는, 칼코게나이드 재료를 캡슐화하는 방법.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    반응성 종을 생성하도록 상기 제 2 반응물질에 상기 기판을 노출시킬 때 플라즈마를 점화하는 단계를 더 포함하는, 칼코게나이드 재료를 캡슐화하는 방법.
  8. 제 7 항에 있어서,
    상기 제 2 반응물질은 질소 및 수소로 구성된 그룹으로부터 선택되는, 칼코게나이드 재료를 캡슐화하는 방법.
  9. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 2 반응물질은 알루미늄, 철, 구리, 안티몬, 셀레늄, 텔루륨, 게르마늄, 및 비소로 구성된 그룹으로부터 선택된 재료와 반응될 때 휘발성 종을 형성하는, 칼코게나이드 재료를 캡슐화하는 방법.
  10. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 칼코게나이드 재료는 황, 셀레늄, 텔루륨, 및 이들의 조합들로 구성된 그룹으로부터 선택되는, 칼코게나이드 재료를 캡슐화하는 방법.
  11. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 증착된 실리콘 나이트라이드 막은 적어도 약 95 %의 단차 커버리지를 갖는, 칼코게나이드 재료를 캡슐화하는 방법.
  12. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 실리콘 나이트라이드 막은 약 30 Å 초과의 두께로 증착되는, 칼코게나이드 재료를 캡슐화하는 방법.
  13. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 챔버는: (i) 상기 단계 (b) 를 수행한 후 그리고 상기 단계 (c) 를 수행하기 전; 및 (ii) 상기 단계 (c) 를 수행한 후 중 적어도 하나 동안 퍼지되는, 칼코게나이드 재료를 캡슐화하는 방법.
  14. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 단계 (b) 및 상기 단계 (c) 는 순차적으로 반복되는, 칼코게나이드 재료를 캡슐화하는 방법.
  15. 제 13 항에 있어서,
    상기 챔버는 아르곤, 헬륨, 질소, 및 수소로 구성된 그룹으로부터 선택된 퍼지 가스를 흘림으로써 퍼지되는, 칼코게나이드 재료를 캡슐화하는 방법.
  16. 칼코게나이드 재료를 포함한 메모리 스택; 및
    상기 메모리 스택 위에 증착되고 그리고 상기 칼코게나이드 재료를 캡슐화하는 실리콘 나이트라이드 층으로서, 상기 실리콘 나이트라이드 층은 ALD (atomic layer deposition) 를 사용하여 브롬-함유 실리콘 전구체의 노출과 제 2 반응물질의 노출을 교번함으로써 적어도 40 Å의 두께로 증착되고, 상기 실리콘 나이트라이드 층은 약 30 % 내지 약 90 %의 단차 커버리지를 갖는, 상기 실리콘 나이트라이드 층을 포함하는, 메모리 디바이스,
  17. 칼코게나이드 재료를 캡슐화하는 방법에 있어서,
    상기 방법은,
    (a) 상기 칼코게나이드 재료의 하나 이상의 노출된 층들을 포함한 기판을 챔버에 제공하는 단계;
    (b) 염소-프리 요오드-함유 실리콘 전구체로 하여금 상기 기판의 표면 상에 흡착하게 하여 상기 염소-프리 요오드-함유 실리콘 전구체의 흡착된 층을 형성하는 조건들 하에서 상기 염소-프리 요오드-함유 실리콘 전구체에 상기 기판을 노출시키는 단계;
    (c) 상기 칼코게나이드 재료 상에 실리콘 나이트라이드 막을 형성하도록 제 2 반응물질에 상기 기판을 노출시키는 단계; 및
    (d) 반응성 종을 생성하도록 상기 제 2 반응물질에 상기 기판을 노출시킬 때 플라즈마를 점화하는 단계를 포함하는, 칼코게나이드 재료를 캡슐화하는 방법.
  18. 칼코게나이드 재료를 캡슐화하는 방법에 있어서,
    상기 방법은,
    (a) 상기 칼코게나이드 재료의 하나 이상의 노출된 층들을 포함한 기판을 챔버에 제공하는 단계;
    (b) 헥사요오도실란으로 하여금 상기 기판의 표면 상에 흡착하게 하여 상기 헥사요오도실란의 흡착된 층을 형성하는 조건들 하에서 상기 헥사요오도실란에 상기 기판을 노출시키는 단계; 및
    (c) 상기 칼코게나이드 재료 상에 실리콘 나이트라이드 막을 형성하도록 제 2 반응물질에 상기 기판을 노출시키는 단계를 포함하는, 칼코게나이드 재료를 캡슐화하는 방법.
  19. 칼코게나이드 재료를 포함한 메모리 스택;
    상기 메모리 스택 위에 증착되고 그리고 상기 칼코게나이드 재료를 캡슐화하는 실리콘 나이트라이드 층으로서, 상기 실리콘 나이트라이드 층은 원자층 증착을 사용하여 디요오도실란의 노출과 제 2 반응물질의 노출을 교번함으로써 증착되고, 상기 실리콘 나이트라이드 층은 약 30 % 내지 약 90 %의 단차 커버리지를 갖는, 상기 실리콘 나이트라이드 층; 및
    약 250 ℃에서 RPCVD (remote plasma chemical vapor deposition) 또는 PECVD (plasma enhanced chemical vapor deposition) 에 의해 상기 실리콘 나이트라이드 층 직상에 증착된 실리콘-함유 층으로서, 상기 실리콘-함유 층은 희석된 플루오르화수소산을 사용하여 약 100 Å/min 미만의 습식 에칭 레이트를 갖고, 상기 플루오르화수소산은 100:1의 비로 희석되는, 상기 실리콘-함유 층을 포함하는, 메모리 디바이스.
KR1020160122046A 2015-09-24 2016-09-23 칼코게나이드 재료를 캡슐화하기 위한 방법 KR102637938B1 (ko)

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