KR20110083483A - 채널이 매몰 유전층을 통과하는 메모리 셀 - Google Patents

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KR20110083483A
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칼로스 마주레
리차드 페랑
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에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지
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Abstract

본 발명은 메모리 셀에 관한 것으로, 제 1 구성에 따르면 절연층(BOX)에 의하여 베이스 기판과 분리되는 반도체 물질의 박막으로 구성된 반도체-온-인슐레이터(Semiconductor-On-Insulator) 기판과, 상기 반도체-온-인슐레이터 기판의 박막에 적어도 본질적으로 배열되는 소스 영역(S)과 드레인 영역(D), 트렌치가 생성되는 채널(C) 및 상기 트렌치내의 게이트 영역(G)으로 구성된 FET 트랜지스터를 구비하며, 상기 트렌치는 상기 절연층(BOX)을 지나 상기 베이스 기판의 깊이내로 연장되며 상기 채널(C)은 상기 소스 영역 및 상기 드레인 영역 사이에서 상기 절연층 아래로 적어도 실질적으로 연장된다. 본 발명은 또한 본 발명의 제 1 구성에 따른 다수의 메모리 셀을 포함하는 메모리 에레이 및 그와 같은 메모리 셀을 제조하기 위한 공정으로 확장된다.

Description

채널이 매몰 유전층을 통과하는 메모리 셀{MEMORY CELL IN WHICH THE CHANNEL PASSES THROUGH A BURIED DIELECTRIC LAYER}
본 발명의 분야는 반도체 장치로서, 특히 다수의 메모리 셀로 구성된 메모리 장치이다.
본 발명은 더 구체적으로 플로팅 채널 혹은 플로팅 게이트를 가지는 전계 효과 트랜지스터(Field-Effect Transistor: FET)에 의하여 형성되는 메모리 셀 및 이러한 형태의 다수의 메모리 셀로 구성된 메모리 어레이에 관한 것이다.
도 1은 종래의 플로팅 채널 DRAM(Dynamic Random Access Memory) 메모리 셀의 단면도를 도시한 것이다. 이 메모리 셀은 매몰 산화층(Buried Oxide Layer; BOX)(2)을 통하여 반도체 기판(1)과 분리되는 얇은 실리콘층(3)으로 구성된 SOI(Silicon-On-Insulator) 기판에 형성된다. 플로팅 채널(4), 소스 영역(5) 및 드레인 영역(6)은 BOX층(2)상의 얇은 실리콘층(3)에 형성된다. 게이트 유전막(7) 및 제어 게이트 전극(8)은 플로팅 채널(4)상에 순차적으로 증착된다. 드레인 영역(6)은 비트 라인(BL)에 연결되고, 소스 영역(5)은 소스 라인(SL)에 연결되며, 게이트 전극(8)은 워드 라인(WL)에 연결된다.
상기 플로팅 채널은 BOX층, 게이트 유전층, 소스 영역 및 드레인 영역에 의하여 전기적으로 격리되어 있다. 이와 같은 격리 때문에 플로팅 채널은 전하를 저장할 수 있으며 커패시터를 구비한 것과 동일한 결과를 가져온다.
이와 같은 트랜지스터에 데이터를 기록하는 동작시, 플로팅 채널은 충격 이온화 효과(impact ionization effect)를 통하여 전하를 저장하여 트랜지스터의 임계 전압을 변화시킨다. 데이터 읽기 동작시, 트랜지스터의 소스와 드레인 사이에 흐르는 전류의 양은 플로팅 채널에 저장된 전하의 양에 의존한다.
비록 좀 더 작은 트랜지스터를 제조하면 많은 수의 트랜지스터가 하나의 동일한 기판에 집적될 수 있지만 그러한 크기 축소는 바람직하지 않은 효과를 초래할 수 있다. 특히, 상대적으로 짧은 길이의 채널을 가지는 FET 트랜지스터는 단채널 효과(Short Channel Effect; SCE)로 알려져 있는 바람직하지 않은 전기적 특성을 가질 수도 있다.
반도체 장치의 크기의 계속적인 감소 때문에 SCE 현상은 점점 더 문제가 되는 것으로 드러나고 있다.
집적 회로의 물리적인 크기의 이러한 감소에 대한 하나의 해결방법이 채널에 매몰되는 게이트 영역을 가지는 소위 "매몰 게이트(buried gate)" 트랜지스터를 형성하는 것이다.
제어 게이트 전극이 (게이트 유전층에 의하여 분리된) 채널 위의 기판의 표면상에 형성되는 종래의 평면(planar) 트랜지스터와는 달리 매몰 게이트 트랜지스터는 채널의 두께로 형성되는 트렌치를 채우는 제어 게이트 전극을 가진다.
RCAT(Recess Channel Array Transistor)로도 알려진 이러한 트랜지스터는 예를 들면 문서 US 2006/0220085에 기술되어 있다.
기판속으로 연장된 게이트 영역을 제공함으로써 채널의 유효 길이가 증가하여 매몰 게이트 RCAT 트랜지스터는 더 작은 SCE를 가질 수 있다.
비록 이와 같은 RCAT 트랜지스터가 65 nm 및 45 nm 기술의 경우에 채널 크기 감소와 관련된 문제점을 해결하는데 도움이 되긴 하지만 차세대 (특히 32 nm) 기술의 경우 채널의 용적이 너무 작아 작은 양의 전하만이 그 안에 저장될 수 있다는 것이 여전한 사실이다. 따라서, 단지 약간의 전하의 변화가 상대적으로 큰 변동을 초래할 수 있다는 것을 이해할 수 있을 것이다.
실례를 들면, SOI 기반의 평면 트랜지스터는 단지 수십개의 전하만을 포함할 수 있다. 단 하나의 전하의 손실은 약 2%의 신호 손실에 해당한다. 현재, 유지 모드에서 셀과 접속을 공유하는 셀로의 각 액세스는 각 싸이클에서 예를 들어 하나 혹은 그 이상의 전하를 결합시킴으로써 "펌핑"에 의하여 상기 셀을 교란시킬 가능성이 있다.
따라서, 작은 채널 용량으로 인한 종래 기술의 상술한 단점을 제거할 메모리 셀이 필요하다.
본 발명의 목적은 이와 같은 요구 조건을 충족시키기 위한 것으로, 제 1 구성에 따르면, 본 발명의 메모리 셀은
절연층에 의하여 베이스 기판과 분리되는 반도체 물질의 박막으로 구성된 반도체-온-인슐레이터(Semiconductor-On-Insulator) 기판과;
상기 반도체-온-인슐레이터 기판의 박막에 적어도 본질적으로 배열되는 소스 영역과 드레인 영역, 트렌치가 생성되는 채널 및 상기 트렌치내의 게이트 영역으로 구성된 FET 트랜지스터를 구비하며,
상기 트렌치는 상기 절연층을 지나 상기 베이스 기판의 깊이내로 연장되며 상기 채널은 상기 소스 영역 및 상기 드레인 영역 사이에서 상기 절연층 아래로 적어도 실질적으로 연장된다.
이 메모리 셀의 바람직한 그러나 비한정적인 구성은 다음과 같다;
- 상기 드레인 영역과 상기 소스 영역은 상기 반도체-온-인슐레이터 기판의 박막에 일체로 배열되며, 채널 전도 영역이 상기 트렌치의 어느 한 면상에 상기 절연층(BOX) 레벨로 배열되어 상기 채널이 상기 소스 영역과 드레인 영역 사이에서 상기 채널 전도 영역을 통하여 상기 절연층 위와 아래로 연장된다.
- 상기 소스 및 드레인 영역은 상기 트렌치의 어느 한 면 상에 상기 절연층 레벨로 배열되는 소스 전도 영역 및 드레인 전도 영역을 각각 통하여 상기 절연층 위와 아래로 연장되며, 상기 채널은 상기 절연층 아래에 위치한 상기 소스 및 드레인 영역의 일부 사이에서 상기 절연층 아래로 일체로 연장된다.
- 상기 게이트 영역은 유전층에 의하여 상기 채널과 분리된다.
- 상기 절연층 아래의 채널 부분은 상기 베이스 기판의 상부에서 생성된 웰에 의하여 형성된다.
- 상기 웰은 그 도전형과 반대의 도전형의 층에 의하여 상기 베이스 기판의 남아있는 부분과 격리된다.
- 상기 셀은, 상기 절연층 아래에 깊이방향으로 연장되며 상기 절연층 아래에 위치한 채널 부분의 측면 격리 영역들을 더 포함한다.
- 상기 FET 트랜지스터는 부분적으로 공핍되며 상기 셀은 상기 절연층 위에 위치한 채널 부분의 측면 격리 영역들을 구비한다.
- 상기 채널은 플로팅되어 있으며 상기 게이트 영역은 상기 FET 트랜지스터를 구동하기 위한 제어 게이트 전극으로서의 역할을 한다.
- 상기 셀은 FET 트랜지스터에 대한 채널 역할을 하는 콜렉터를 가진 바이폴라 트랜지스터를 더 구비한다.
- 상기 FET 트랜지스터의 소스는 상기 바이폴라 트랜지스터에 대한 베이스로서의 역할을 한다.
- 상기 베이스 기판은 상기 바이폴라 트랜지스터에 대한 베이스로서의 역할을 한다.
-상기 게이트 영역은 플로팅되어 있으며 상기 FET 트랜지스터는 유전층을 통하여 상기 플로팅 게이트 영역과 격리되는 제어 제이트 전극을 더 포함한다.
또 다른 구성에 따르면, 본 발명은 본 발명의 상기 제 1 구성에 따른 다수의 메모리 셀을 포함하는 메모리 어레이에 관한 것이다.
또 다른 구성에 따르면, 본 발명은 메모리 셀을 제조하기 위한 공정에 관한 것으로서, 상기 공정은
상기 절연층 위로 연장되도록 상기 반도체-온-인슐레이터 기판내에 상기 트렌치를 형성하는 과정과;
상기 트렌치의 벽을 반도체 물질의 층으로 도포하는 과정과;
상기 물질상에서 재결정화 어닐링 동작을 수행하는 과정으로서, 상기 물질은상기 절연층의 위와 아래에 위치한 영역에서 단결정 상태로 결정화되며, 상기 절연층(BOX) 레벨에서의 상기 트렌치의 어느 한 면 및 상기 트렌치의 측면상에 상기 채널 전도 영역을 정의할 수 있도록 상기 절연층 레벨에서 다결정 상태로 결정화되며;
상기 트렌치의 상기 벽을 유전층으로 도포하는 과정과;
상기 트렌치를 채워 게이트 영역을 형성하는 과정을 포함한다.
또 다른 구성에 따르면, 본 발명은 메모리 셀을 제조하기 위한 공정에 관한 것으로서, 상기 공정은
상기 트렌치의 어느 한 면상의 상기 절연층 아래로 연장되는 상기 소스 영역 및 드레인 영역을 정의하기 위한 도핑층을 상기 절연층 바로 아래에 형성하는 과정과;
상기 트렌치가 상기 절연층을 지나 연장되도록 상기 반도체-온-인슐레이터 기판내에 상기 트렌치를 형성하는 과정과;
상기 트렌치의 상기 벽을 반도체 물질의 층으로 도포하는 과정과;
상기 트렌치의 상기 벽을 유전층으로 도포하는 과정과;
상기 트렌치를 채워 게이트 영역을 형성하는 과정과;
상기 절연층 위와 아래에 위치한 상기 소스 및 드레인 영역으로부터 상기 절연층 레벨에서 상기 트렌치의 상기 벽을 따라 불순물을 확산시켜, 상기 절연층 위와 아래로 연장된 상기 소스 영역 및 상기 드레인 영역이 접속될 수 있도록 상기 소스 전도 영역 및 상기 드레인 전도 영역을 형성하는 과정을 포함한다.
또 다른 구성에 따르면, 본 발명은 메모리 셀을 제조하기 위한 공정에 관한 것으로서, 상기 공정은
상기 반도체-온-인슐레이터 기판으로부터 상기 베이스 기판의 아래로 연장되는 제 1 트렌치를 상기 반도체-온-인슐레이터 기판내에 형성하는 과정과;
상기 절연층 위로 연장되도록 상기 드레인 및 소스 영역의 도전형과 동일한 형의 도전형을 가지는 도핑된 스페이서로 상기 제 1 트렌치의 벽을 도포하는 과정과;
상기 제 1 트렌치의 하부로부터 상기 절연층을 지나 상기 베이스 기판의 깊이로 연장되는 제 2 트렌치를 상기 제 1 트렌치내에 형성하는 과정과;
상기 제 2 트렌치 및 상기 제 1 트렌치의 벽을 유전층으로 도포하는 과정과;
상기 제 2 트렌치 및 상기 제1 트렌치를 채워 게이트 전극을 형성하는 과정과;
상기 절연층의 위와 아래로 연장된 상기 소스 및 드레인 영역을 연결하기 위하여, 불순물 확산후에는 채널 전도 영역 및 드레인 전도 영역 역할을 하는 스페이서로부터의 불순물 확산에 의하여 상기 제 2 트렌치의 어느 한 면상의 상기 절연층 바로 아래에 국부적인 소스 및 드레인을 형성하는 과정을 포함한다.
본원 발명에 따르면, 작은 채널 용량으로 인한 종래 기술의 단점을 제거한 메모리 셀을 제공할 수 있는 효과가 있다.
본 발명의 다른 구성, 목적 및 장점은, 첨부된 도면을 참조하여 한정하지 않는 예로서 주어지는 다음의 바람직한 실시예의 상세한 설명을 읽음으로써 보다 분명해 질 것이다.
도 1은 종래의 플로팅 채널 DRAM 셀을 나타낸 도면,
도 2a는 본 발명의 제 1 구성에 따른 DRAM 메모리 셀의 제 1 실시예를 나타낸 도면,
도 2b는 도 2a의 확대도로서 절연층 레벨에서의 트렌치의 어느 한 면상의 채널 전도 영역의 존재를 나타낸 도면,
도 3a 및 3b는 각각 본 발명의 제 1 실시예에 따른 셀의 변형예를 나타낸 단면도 및 전기적 등가도로서, FET 트랜지스터의 채널로 전하를 주입하기 위하여 바이폴라 트랜지스터가 FET 트랜지스터와 결합되어 있는 것을 나타낸 도면,
도 4a 및 4b는 각각 제 1 실시예에 따른 셀의 또 다른 변형예를 나타낸 단면도 및 전기적 등가도로서, FET 트랜지스터의 채널로의 전하 주입을 위해 바이폴라 트랜지스터를 사용한 것을 나타낸 도면,
도 5a 및 5b는 본 발명의 제 1 구성에 따른 메모리 셀의 제 2의 가능한 실시예의 두 개의 변형예을 나타낸 도면이다.
도 2a는 본 발명의 제 1 구성의 제 1 가능한 실시예에 따라 소스(S), 드레인(D), 그리고 소스와 드레인 사이의 채널(C)를 구비한 FET 트랜지스터로 구성된 DRAM 메모리 셀의 단면도를 도시한 것이다.
상기 메모리 셀은 절연층, 예를 들어, 매몰 산화막(BOX)에 의하여 베이스 기판과 분리되는 반도체 물질의 박막으로 구성된 반도체-온-인슐레이터(Semiconductor-On-Insulator; SeOI) 기판, 바람직하게는 실리콘-온-인슐레이터(Silicon-On-Insulator; SOI)상에서 제조된다.
이러한 제 1 실시예에서, 드레인(D)과 소스(S)는 SeOI 기판의 박막내에 일체로 배열된다.
채널(C) 그 자체는 상기 절연층 위와 아래로 연장된다. 절연층 위에 위치한 채널의 그 부분과 절연층 아래에 위치한 채널의 그 부분간의 용량의 차이(일반적으로 200 배에서 1000배 사이)가 있다는 것은 본 발명에 있어서는 채널이 실질적으로 절연층 아래에 있다는 것이 고려된다는 것이다.
도 2a에서 드레인(D)과 소스(S)는 절연층(BOX)과 접촉하고 있으므로 FET 트랜지스터는 완전히 공핍되어 있다.
이렇게 소스(S)는 (도 2a의 평면에 놓여있는 하나의 행의 메모리 어레이와 도 2a의 평면에 수직으로 놓여있는 여러 열의 메모리 어레이를 따라) 두 개의 인접한 메모리 셀 사이에서 공유된다. 이러한 공유는 메모리 셀이 차지하는 공간을 감소시킬 수 있다.
그러나, 본 발명은 완전히 공핍된 메모리 셀에 한정되는 것이 아니며 부분적으로 공핍된 SeOI 메모리 셀(도시하지 않음)로도 확대될 수 있다. 따라서 플로팅 채널 효과를 생성할 수 있도록 하나의 행의 메모리 어레이를 따라 셀들을 종래에 알려진 방식으로 격리시킬 필요가 있다. 이는 기판의 표면으로부터 BOX층 아래로 깊이 방향으로 연장된 측면 격리 트렌치들에 의하여 종래의 방법으로 수행된다. 이러한 트렌치들은 일반적으로 얕은 트렌치 소자분리(Shallow Trench Isolation; STI)를 제공한다.
드레인(D)은 종래에 알려진 방식으로 비트 라인(BL)에 접속된다. 이 비트 라인(BL)은 하나의 행의 메모리 어레이를 따라 연장될 수도 있기 때문에 이 행을 따라 위치한 메모리 셀 각각의 드레인과 접촉한다.
소스(S) 그 자체는 소스 라인(SL)에 연결된다. 이 소스 라인(SL)은 일반적으로 비트 라인(BL)에 수직으로 위치하여 하나의 열의 메모리 어레이를 따라 위치한 메모리 셀 각각의 소스와 접촉한다. 소스가 두 개의 인접 셀 사이에서 공유되는 도 2a에서 도시한 바와 같은 상술한 경우에 하나의 소스 라인(SL)은 두 개의 메모리 셀의 소스들을 다루는 역할을 한다.
도 2a를 다시 참조하면, 일반적으로 소스(S)는, 소스 라인(SL)과 접촉하는 역할을 주로 하는 고농도로 도핑된 (예를 들어, n+ doped) 중앙 영역(21)과, 상기 중앙 영역을 둘러싸며 트랜지스터를 동작시키는 주로 역할을 하는 저농도로 도핑된 (예를 들어, n- doped) 주변 영역(22)으로 구성된다.
주목하여야 할 것은 드레인(D) 또한 비트 라인(BL)과 접촉하는 역할을 주로 하는 고농도로 도핑된 (예를 들어, n+ doped) 중앙 영역(11)과, 상기 중앙 영역을 둘러싸며 트랜지스터를 동작시키는 역할을 주로 하는 저농도로 도핑된 (예를 들어, n- doped) 주변 영역(12)으로 구성된다는 것이다.
여기서 주어진 예는 n형 FET 트랜지스터 메모리 셀이다. 그러나, 본 발명은 이러한 타입의 트랜지스터에 국한되지 않으며 p형 FET 트랜지스터 메모리 셀에도 또한 확대될 수 있다는 것을 알 수 있을 것이다.
본 발명에서 채널은 트렌치를 가지며, FET 트랜지스터는 트렌치내에 게이트 영역(G)을 더 포함하고 있다. 트렌치는 SeOI 기판의 표면으로부터 절연층을 넘어 베이스 기판속으로 깊이 방향으로 연장된다.
트렌치는 하부와, 상기 하부를 통하여 함께 연결된 측벽들을 구비한다. 하나의 열의 메모리 어레이를 따라 셀들은 그 열의 셀들을 서로 격리시키기 위한 격리 트렌치들을 구비함을 상기할 수 있을 것이다. 트렌치내에 있는 게이트 영역은 이러한 격리 트렌치들에 의해 세로로 경계 져있다.
채널 전도 영역(30)(도 2a에서 원으로 표시한 영역의 확대도인 도 2b 참조)은 절연층과 트렌치의 측벽 사이에서 절연 층 레벨로 형성되어 상기 채널이 소스와 드레인 사이에서 상기 채널 전도 영역을 통하여 절연층 위와 아래로 연장될 수 있다. 여기서 채널은 절연층 위에 위치한 채널의 그 부분과 절연층 아래에 위치한 채널의 그 부분간의 용량의 차이의 관점에서 볼 때 실질적으로 채널 아래로 연장되어 있다.
트렌치내에 있는 게이트 영역(G)은 트렌치의 벽 위에 미리 증착되어 있는 유전층(31)에 의하여 채널(C) 및 채널 전도 영역(30)과 분리된다.
채널 전도 영역(30)을 생성시킬 수 있는 한 방법이 이하에 상세히 설명된다.
우선 트렌치가 SeOI 기판의 표면으로부터 절연층을 지나 깊이 방향으로 베이스 기판속으로 연장될 수 있도록 SeOI 기판내에 형성된다. 이를 위하여, 예를 들어, 약 40 nm의 지름을 가진 식각 패턴을 구비한 트렌치 마스크가 사용된다.
그 다음, 트렌치의 벽이 반도체 물질, 바람직하게는 실리콘의 층으로 코팅된다.
특히, 비정질 실리콘이 (마스크 상에 있으며 트렌치의 측벽과 하부를 따라) SeOI 기판의 전 표면에 등각으로 증착될 수 있다. 비정질 물질을 사용함으로써 특히 SeOI 기판의 박막을 구성하는 물질의 결정학적인 배열이 손상을 입지 않게 할 수 있다.
일반적으로, 증착되는 비정질 실리콘의 두께는 10 원자층 (5 nm)의 두께보다 작다.
또 다르게는, 원자층 증착(Atomic Layer Deposition; ALD)이 하나의 실리콘 원자층을 증착하기 위하여 사용될 수도 있다.
다음으로, 트렌치 마스크 위에 있는 증착된 실리콘층을 제거하기 위하여 완만한 식각 공정이 수행된다.
이후, 재결정화 어닐링 동작이 트렌치의 벽을 따라 증착된 실리콘상에서 다음과 같은 방식으로 수행된다. 즉 실리콘은:
- 절연층 위와 아래에 위치한 트렌치의 영역에 단결정 상태로;
- 절연층(BOX) 및 트렌치의 벽 사이의 트렌치의 어느 한 면위의 채널 전도 영역(30)을 정의할 수 있도록 절연층 레벨로 다결정 상태로 재결정화된다.
절연층 레벨에서의 재결정화는 특히 절연층 위와 아래에 있는 반도체 영역으로부터 생성된 재결정 영역을 통하여 일어난다. 절연층의 두께에 따라 상기 재결정영역은 접촉할 수도 있다.
이후, 재결정화된 실리콘층이 게이트 유전체막(31)으로 도포된다.
그 다음, 트렌치가 그 안에 게이트 영역(G)을 형성하기 위하여 예를 들어 도핑된 폴리실리콘을 증착함으로써 채워진다. 변형예로서, 게이트 영역이 금속화될 수도 있다.
도 2a를 다시 참조하면, 절연층 아래에 위치한 채널 부분은 베이스 기판의 상부에서 생성된 웰(40)에 의하여 형성되는 것이 바람직하다. 웰(40)은 특히 그 도전형과 반대의 도전형을 가지는 층(50)(생성된 다이오드가 반대 바이어스 모드가 될 수 있도록 Vdd로 바이어스된 n 채널 메모리 셀(반대는 p 채널 셀)인 여기서 제시된 예에서 웰이 p-형의 도전형일때 n-형의 도전형의 층)에 의하여 베이스 기판의 나머지 부분과 격리될 수 있다.
메모리 셀은 절연층 아래에 위치한 채널 부분의 측면 격리 영역(60)을 더 구비하며 측면 격리 영역(60)은 베이스 기판의 나머지 부분과 웰(40)을 격리시키기 위한 층(50)에 이를 때까지 절연층 아래 깊이 방향으로 연장되어 있다 .
이 영역(60)은 위에서 상술한 바와 같이 부분적으로 공핍된 SeOI 메모리 셀의 경우에 절연층 위에 위치한 STI 타입 격리 영역과 동일한 기능을 수행한다.
제 1의 실시예에에 따르면, 절연층 아래에 위치한 채널 부분의 이 측면 격리 영역(60)이 STI 기술을 사용하여 생성되는 격리 트렌치이다.
제 2의 실시예에 따르면, 이 영역(60)은 채널의 도전형과 반대 도전형의 반도체 물질(p-형의 채널 영역(40)인 여기서 설명되는 예에서 n+형의 도전형)로부터 형성된다.
(도 2a에 도시한) 본 발명의 바람직한 실시예에 따르면, 채널은 플로팅되어 있으며 게이트 영역은 FET 트랜지스터를 구동하기 위한 제어 게이트 전극 역할을 한다.
이와 같이, DRAM 메모리 셀이 충격 이온화 효과를 통하여 쓰기 동작이 가능하도록 정의되어 절연층(BOX)의 위와 아래로 연장된 플로팅 채널에 전하를 저장한다.
본 발명에서 전하 저장 용량은 종래의 셀의 것과 비교하여 절연층 아래의 플로팅 채널의 확대 덕택에 (앞에서 언급한 200에서 1000배 참고) 특히 증가한다.
다시 말하여, 본 발명에 따르면 셀의 플로팅 채널에 저장될 수 있는 전하의 양은 반도체 장치의 크기의 더 많은 감소에 대한 기술적 발전의 로드 맵을 이어 상대적으로 일정하게 남아 있거나 혹은 적어도 종래의 셀에서 관찰될 수도 있는 것보다도 덜 빠르게 감소할 수 있다 .
특히, X 및 Y 축을 따라 (메모리 셀의 행 및 열을 따라) 반도체 장치의 크기의 감소는 절연층 아래에 더 깊게 매몰된 플로팅 채널에 의하여 보상될 수도 있다.
또한, 본 발명에 따르면 메모리 셀로 구성된 메모리 어레이의 주변 회로(증폭기 및 복호기)는 평면 트랜지스터를 사용한 종래의 SOI 기술로 남아 있을 수 있다. 이로 인해 가변성, 전력 소모 등의 문제를 감소시킬 수 있다.
(도시하지 않은) 본 발명의 일 실시예에 따르면, 게이트 영역이 플로팅되어 있고 FET 트랜지스터는 유전층에 의하여 플로팅 게이트 영역과 격리되는 제어 게이트 전극을 더 포함한다.
이와 같이, 플래쉬 타입의 메모리 셀은 쓰기 동작을 위해 핫 캐리어 주입의 현상에 의하여 절연층(BOX) 아래의 채널속으로 연장된 트렌치내에 형성되는 플로팅 게이트 영역에 전하를 저장하는 것이 가능하도록 정의된다.
이 실시예에서 절연층 아래로 연장된 트렌치내에 형성된 플로팅 게이트 영역의 더 큰 크기 때문에 저장 용량이 그 자체로 증가한다.
이 실시예는 높은 동작 전압을 필요로 하는 전력 트랜지스터의 전체 크기를 감소시키는데 특히 유리한 것으로 보여진다.
도 3a-3b 및 4a-4b는 각각 본 발명에 따라 DRAM 메모리 셀의 제 1 실시예의 두 개의 변형예를 나타낸 것이다. 이러한 변형예에 있어서 바이폴라 트랜지스터는 FET 트랜지스터의 채널로 전하를 주입하기 위하여 FET 트랜지스터와 결합되어 있다. 바이폴라 트랜지스터의 콜렉터는 FET 트랜지스터의 채널에 의하여 형성된다.
도 3a(전기적 등가도인 도 3b)에 도시한 변형예의 경우 (도 3b에서 참조번호(9)가 나타내는) FET 트랜지스터의 소스는 (도 3b에서 참조번호(71)가 나타내는) 바이폴라 트랜지스터에 대한 베이스로서의 역할을 한다.
이러한 변형예에 있어서, 바이폴라 트랜지스터의 에미터(70)는 FET 트랜지스터의 소스가 바이폴라 트랜지스터에 대한 베이스 역할을 하도록 설계된다. 전형적으로, FET 트랜지스터는 수평적인 트랜지스터이며 에미터는 에미터/소스 어셈블리가 수직의 스택을 형성하는 식으로 좀 더 정밀하게 설계된다.
에미터는 소스의 하부 영역에서 소스 속으로 합체되는 것이 바람직하다. 소스가 고농도로 도핑된 중앙 영역(21)과 그 중앙 영역을 감싸는 저농도로 도핑된 주변 영역(22)으로 구성된 상술한 경우에 있어서 에미터(70)는 소스의 중앙 영역과 접속될 수 있도록 위치하며 반면에 플로팅 채널과는 소스의 주변 영역(22)에 의하여 여전히 격리되어 있다. 여기서, 에미터는 소스의 중앙 영역(21)과 주변 영역(22) 사이에서 소스 전극 속으로 완전히 합체되어 진다.
완전히 공핍된 SeOI 메모리 셀의 경우 그리고 도 3a에 도시한 바와 같이 BOX층이 에미터를 플로팅 채널과 격리시키는데 공헌할 수도 있다.
도 4a(전기적 등가도인 도 4b)에 도시한 변형예의 경우, 베이스 기판(좀 더 상세히 말하면 웰(40)의 격리층(50))은 (도 4b에서 참조번호(72)로 나타낸) 바이폴라 트랜지스터에 대한 베이스 역할을 한다.
바이폴라 트랜지스터의 에미터(80)는 베이스 기판(즉, 도시한 예에서 웰의 격리층(50))과 접촉할 수 있도록 위치하고 있다.
이러한 변형예에 있어서, 에미터는 절연층 아래에 위치한 채널 부분의 측면 격리 영역(60)의 하부에 위치하는 한편 플로팅 채널과 격리될 수 있도록 그것을 둘러싸고 있으며 베이스 기판의 도전형과 동일한 타입의 도전형을 가지는 영역(이 예에서 n-형의 영역)을 통하여 격리 영역(30)과 여전히 분리되어 있다.
에미터가 그 아래에 위치하고 있는 영역(60)은 채널의 도전형과 반대의 도전형(이 예에서 n+형)의 반도체 물질로 형성되는 것이 바람직하다.
위에서 설명한 두 가지 변형예의 각각에서, 에미터(70, 80)는 하나의 열의 메모리 어레이를 따라 위치한 메모리 셀을 다룰 수 있도록 소스 라인(SL)과 평행하게 연장되어 있는 주입 라인(IL)과 접속된다. 그 결과 주입 라인(IL)이 어떤 표면 영역을 차지하지 않는 한 특히 컴팩트한 배열을 가져온다.
주입 라인(IL)은 도핑된 반도체 물질(도 3a에 도시한 변형예의 경우에는 p+로 도핑된 박막의 물질 그리고 도 4a에 도시한 변형예의 경우 p+로 도핑된 베이스 기판의 물질)로 형성될 수도 있다.
두 번째 변형예의 경우, FET 트랜지스터 및 바이폴라 트랜지스터는 실질적으로 독립되어 있어 각각 타협안을 찾을 필요 없이 최적화될 수 있다.
또한, 이 두 번째 변형예는 (도 4b에서 GND로 나타낸 바와 같이, 바이폴라 트랜지스터에 대한 베이스 역할을 하는 베이스 기판을 통하여, 좀 더 상세하게는, 웰(40)의 격리층(50)상의 전압을 제어함으로써) 부가적인 노드를 제공한다. 이 부가적인 노드는 셀 쓰기/읽기 동작의 경우 더 많은 유연성을 제공한다.
상술한 설명은 본 발명에 따라 드레인 영역과 소스 영역이 SeOI 기판의 박막에 일체로 위치하며 채널이 소스 영역 및 드레인 영역 사이에서 채널 전도 영역을 통하여 절연층위와 아래로 연장되어 있는 메모리 셀의 제 1 실시예를 다루었다.
본 발명에 따라 메모리 셀의 제 2 실시예의 두 가지 변형예를 도 5a 및 5b를 참조하여 이하에 설명된다. 여기서 소스 영역(S)과 드레인 영역(D)은 각각 소스 전도 영역(90) 및 드레인 전도 영역(100)을 통하여 두 개의 레벨에 걸쳐 절연층의위(91, 21, 22; 101, 11, 12)와 아래(92, 93; 102, 103)로 연장되어 있으며 트렌치의 어느 한 면 상에 절연층 레벨로 배열된다. 그러나, 절연층 위에 각각 위치한 소스 및 드레인 영역이 절연층 아래에 각각 위치한 소스 및 드레인 영역보다 실질적으로 더 높은 용량(일반적으로 200에서 1000배)을 가지는 한 상기 소스 및 드레인 영역은 박막내에 실질적으로 위치한다.
채널(C) 그 자체는 절연층 아래에 위치한 소스 영역의 일부(92, 93)와 절연층 아래에 위치한 드레인 영역의 일부(102, 103) 사이의 절연층 아래에 일체로 연장된다.
도 5a 및 5b에서 참조번호(91)(혹은 참조번호(101))는 중앙 영역(22)(혹은 12)과 주변 영역(21)(혹은 11)으로 구성되며 (도 2a 참고) 절연층 위에 위치한 소스 영역(S)(혹은 드레인(D))의 일부를 나타낸다.
도 5a에 도시한 변형예에서 절연층의 아래에 위치한 소스 및 드레인 영역의 일부(92, 102)는, 베이스 기판의 표면상에 위치하고 절연층 바로 아래에 있으며 도전형은 여기서 예에서 고려되는 n형 FET 트랜지스터의 n-형인 도핑된 층에 의하여 형성된다.
이 도핑된 층은 트렌치에 의하여 서로 분리되어 있는 소스 영역(92) 및 드레인 영역(102)으로 구성된다.
도 5b에 도시된 변형예에서, 절연층의 아래에 위치한 소스 및 드레인 영역의 일부(93, 103)는 트렌치의 어느 한 면상의 절연층 바로 아래에 위치한 국부적인 소스 영역 및 국부적인 드레인 영역에 의하여 각각 형성된다.
이러한 국부적인 영역(93, 103)은 각각 소스 및 드레인 저장소 혹은 포켓을 형성한다. 채널은 이러한 저장소 혹은 포켓 사이의 절연층 아래에 일체로 연장된다.
언급해야 할 것은 도 5a 및 5b에 도시한 변형예는 포켓(93, 103)에 도핑된 층(92, 102)을 추가함으로써 결합시킬 수 있다는 것이다.
또한, 이러한 변형예는 완전히 공핍된 메모리 셀 (도 5a 및 5b에 도시된 경우) 및 부분적으로 공핍된 메모리 셀(이 경우 셀을 서로 분리시키기 위하여 절연층 위에 필요한 STI 격리를 가진) 두 경우에 대하여 수행될 수 있다.
도 2a에 도시한 실시예의 경우에서와 같이, 도 5a 및 5b의 메모리 셀은 웰(40)을 베이스 기판의 남아있는 부분과 격리시키기 위한 층(50)에 도달할 때까지 절연층 아래에 깊이방향으로 연장된 측면 채널 격리 영역을 더 구비한다.
도 5a의 셀을 생성시킬 수 있는 한 방법을 이하에서 상세히 설명한다.
절연층 아래에 위치한 영역(예를 들어, 웰(40), 에미터(80), 소스(92) 및 드레인(102)을 형성하기 위한 층)은 전면 트랜지스터를 제조하기 위한 임의의 공정 전에 절연층 아래의 베이스 기판으로 불순물(dopant)을 주입함으로써 형성된다.
그런 다음, 도 2a의 셀을 형성하기 위해 수행된 것과 유사한 방법으로 트렌치를 SeOI 기판에 형성하는데 트렌치는 SeOI 기판의 표면으로부터 절연층을 지나 깊이 방향으로 베이스 기판 속으로 연장된다.
이후, 도 2a의 셀을 형성하는 경우에서와 같이 ALD 기술을 사용한 비정질 실리콘의 등각 증착 혹은 실리콘의 증착에 의하여 트렌치의 벽을 반도체 물질, 바람직하게는 실리콘의 층으로 도포한다.
트렌치 마스크의 상부에 존재하는 증착된 실리콘층을 제거하기 위하여 완만한 식각 동작이 수행될 수도 있다.
이후, 게이트 유전막(31)이 트렌치의 벽을 따라 형성된다. 트렌치내에 게이트 영역(G)을 형성하기 위하여 예를 들어 도핑된 폴리실리콘을 증착하여 틀렌치를 채운다. 변형예로서 게이트 영역이 금속화될 수도 있다.
그 다음, 절연층 레벨에서 트렌치의 벽을 따라 절연층의 위와 아래에 각각 위치한 소스 및 드레인 영역으로부터 불순물을 확산시키기 위하여 어닐링 동작을 수행하여 트렌치의 어느 한 면 위에 소스 전도 영역(90) 및 드레인 전도 영역(100)을 형성할 수 있도록 한다. 확산 어닐링 동작은 절연층 아래에 위치한 영역을 재결정화하는 것임을 유의하여야 할 것이다. 절연층의 위와 아래에 위치한 영역이 필연적으로 동일한 결정 방향을 가지지 않는한, 두 개의 단결정 사이의 접합은 완벽할 수 있지만 절대적인 것은 아니다. 이것이 절연층 아래에 소스 영역(92) 및 드레인 영역(102)을 형성하려고 하는 절연층 아래의 도핑된 층이 채널의 위에 위치한 소스 영역(91) 및 드레인 영역(101)과 동일한 도전형(이 예에서 n+형)을 가지는 이유이다. 따라서 이는 채널(p-형)에서 결정 결함을 발생시키는 것을 효과적으로 피하고 셀내의 전하 보유에 해로운 전하 재결합을 부수적으로 촉진시키는 것을 방지한다.
확산 어닐링 동작 후에, 소스 영역(91, 92) 및 드레인 영역(101, 102)은 각각 소스 전도 영역(90) 및 드레인 전도 영역(100)을 통하여 절연층 위와 아래로 연장된다.
도 5b에 도시한 셀을 생성시킬 수 있는 한 방법을 이하에 상세히 설명한다.
절연층 아래에 위치한 영역(예를 들어, 웰(40), 에미터(80))은 전면 트랜지스터를 제조하기 위한 임의의 공정전에 절연층 아래의 베이스 기판으로 불순물(dopant)을 주입함으로써 형성된다.
그런 다음, 제 1 트렌치가 SeOI 기판내에 형성되며 상기 제 1 트렌치는 박막과 절연층의 결합된 두께에 해당하는 두께를 가지고 SeOI 기판의 표면으로부터 베이스 기판 아래로 연장된다.
이후, 제 1 트렌치의 벽이 (n형 트랜지스터인 본 실시예에서 n-로 도핑된) 스페이서에 의하여 도포된다. 이를 위하여 도핑된 다결정 실리콘이 예를 들어 증착된다.
그 다음, 제 2 트렌치가 상기 제 1 트렌치내에 형성되는데, 상기 제 2 트렌치는 제 1 트렌치의 하부로부터 베이스 기판속으로 깊이방향으로 연장되며 상기 스페이서는 제 2 트렌치의 개구를 정의한다.
다음으로, 게이트 유전층(31)이 상기 제 2 트렌치의 벽을 따라 형성된다. 상기 제 2 및 제 1 트렌치는 그 내부에 게이트 영역(G)을 형성하기 위하여 예를 들어 도핑된 폴리실리콘을 증착하여 채워진다. 변형예로서, 상기 게이트 영역이 금속화될 수도 있다.
또한, 트렌치의 어느 한쪽 위의 절연층 바로 아래에 있는 국부적인 소스 및 드레인 영역(93, 103)이 스페이서로부터 베이스 기판으로의 불순물 확산에 의하여 형성된다. 이와 같은 스페이서는 절연층의 위와 아래로 연장된 소스 및 드레인 영역을 연결하기 위한 전도층 역할을 하는 소스 전도 영역(90)과 드레인 전도 영역(100)을 정의한다.
본 발명은 그 제 1 구성에 따른 메모리 셀로 한정되지 않으며 본 발명의 제 1 구성에 따른 다수의 메모리 셀로 구성된 메모리 어레이와 그러한 메모리 셀을 제조하기 위한 공정으로 확장될 수 있음을 상술한 내용으로부터 이해할 수 있을 것이다.
1...반도체 기판 S...소스
D...드레인 BL..비트 라인
G...게이트 영역 SL...소스 라인
30...채널 전도 영역 31...유전층
40...웰 60...측면 격리 영역

Claims (17)

  1. 메모리 셀에 있어서,
    절연층(BOX)에 의하여 베이스 기판과 분리되는 반도체 물질의 박막으로 구성된 반도체-온-인슐레이터(Semiconductor-On-Insulator) 기판과;
    상기 반도체-온-인슐레이터 기판의 박막에 적어도 본질적으로 배열되는 소스 영역(S)과 드레인 영역(D), 트렌치가 생성되는 채널(C) 및 상기 트렌치내의 게이트 영역(G)으로 구성된 FET 트랜지스터를 구비하며,
    상기 트렌치는 상기 절연층(BOX)을 지나 상기 베이스 기판의 깊이내로 연장되며 상기 채널(C)은 상기 소스 영역 및 상기 드레인 영역 사이에서 상기 절연층 아래로 적어도 실질적으로 연장됨을 특징으로 하는 메모리 셀.
  2. 제1항에 있어서, 상기 드레인 영역과 상기 소스 영역은 상기 반도체-온-인슐레이터 기판의 박막에 일체로 배열되며, 채널 전도 영역(30)이 상기 트렌치의 어느 한 면상에 상기 절연층(BOX) 레벨로 배열되어 상기 채널이 상기 소스 영역과 드레인 영역 사이에서 상기 채널 전도 영역을 통하여 상기 절연층 위와 아래로 연장됨을 특징으로 하는 메모리 셀.
  3. 제1항에 있어서, 상기 소스 및 드레인 영역은 상기 트렌치의 어느 한 면 상에 상기 절연층(BOX) 레벨로 배열되는 소스 전도 영역 및 드레인 전도 영역을 각각 통하여 상기 절연층 위와 아래로 연장되며, 상기 채널은 상기 절연층 아래에 위치한 상기 소스 및 드레인 영역의 일부(92, 102, 93, 103) 사이에서 상기 절연층 아래로 일체로 연장됨을 특징으로 하는 메모리 셀.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 게이트 영역(G)은 유전층(31)에 의하여 상기 채널과 분리됨을 특징으로 하는 메모리 셀.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 절연층 아래의 채널 부분은 상기 베이스 기판의 상부에서 생성된 웰(40)에 의하여 형성됨을 특징으로 하는 메모리 셀.
  6. 제5항에 있어서, 상기 웰(40)은 그 도전형과 반대의 도전형의 층(50)에 의하여 상기 베이스 기판의 남아있는 부분과 격리됨을 특징으로 하는 메모리 셀.
  7. 제1항 내지 제6항의 어느 한 항에 있어서, 상기 절연층 아래에 깊이방향으로 연장되며 상기 절연층 아래에 위치한 채널 부분의 측면 격리 영역들(60)을 더 포함함을 특징으로 하는 메모리 셀.
  8. 제2항과 결합된 제4항 내지 제7항의 어느 한 항에 있어서, 상기 FET 트랜지스터는 부분적으로 공핍되며 상기 셀은 상기 절연층 위에 위치한 채널 부분의 측면 격리 영역들을 구비함을 특징으로 하는 메모리 셀.
  9. 제1항 내지 제8항의 어느 한 항에 있어서, 상기 채널은 플로팅되어 있으며 상기 게이트 영역은 상기 FET 트랜지스터를 구동하기 위한 제어 게이트 전극으로서의 역할을 하는 것을 특징으로 하는 메모리 셀.
  10. 제9항에 있어서, FET 트랜지스터에 대한 채널 역할을 하는 콜렉터를 가진 바이폴라 트랜지스터(71,, 72)를 더 구비함을 특징으로 하는 메모리 셀.
  11. 제10항에 있어서, 상기 FET 트랜지스터의 소스는 상기 바이폴라 트랜지스터(71)에 대한 베이스로서의 역할을 하는 것을 특징으로 하는 메모리 셀.
  12. 제10항에 있어서, 상기 베이스 기판은 상기 바이폴라 트랜지스터(72)에 대한 베이스로서의 역할을 하는 것을 특징으로 하는 메모리 셀.
  13. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 게이트 영역은 플로팅되어 있으며 상기 FET 트랜지스터는 유전층을 통하여 상기 플로팅 게이트 영역과 격리되는 제어 제이트 전극을 더 포함함을 특징으로 하는 메모리 셀.
  14. 제1항 내지 제13항 중 어느 한 항에 따른 다수의 메모리 셀로 구성된 메모리 어레이.
  15. 제2항에 있어서, 메모리 셀을 제조하기 위한 공정은,
    상기 절연층 위로 연장되도록 상기 반도체-온-인슐레이터 기판내에 상기 트렌치를 형성하는 과정과;
    상기 트렌치의 벽을 반도체 물질의 층으로 도포하는 과정과;
    상기 물질상에서 재결정화 어닐링 동작을 수행하는 과정으로서, 상기 물질은상기 절연층의 위와 아래에 위치한 영역에서 단결정 상태로 결정화되며, 상기 절연층(BOX) 레벨에서의 상기 트렌치의 어느 한 면 및 상기 트렌치의 측면상에 상기 채널 전도 영역(30)을 정의할 수 있도록 상기 절연층 레벨에서 다결정 상태로 결정화되며;
    상기 트렌치의 상기 벽을 유전층(31)으로 도포하는 과정과;
    상기 트렌치를 채워 게이트 영역(G)을 형성하는 과정을 포함함을 특징으로 하는 메모리 셀을 제조하기 위한 공정.
  16. 제3항에 있어서, 메모리 셀을 제조하기 위한 공정은,
    상기 트렌치의 어느 한 면상의 상기 절연층 아래로 연장되는 상기 소스 영역(92) 및 드레인 영역(102)을 정의하기 위한 도핑층을 상기 절연층 바로 아래에 형성하는 과정과;
    상기 트렌치가 상기 절연층을 지나 연장되도록 상기 반도체-온-인슐레이터 기판내에 상기 트렌치를 형성하는 과정과;
    상기 트렌치의 상기 벽을 반도체 물질의 층으로 도포하는 과정과;
    상기 트렌치의 상기 벽을 유전층으로 도포하는 과정과;
    상기 트렌치를 채워 게이트 영역을 형성하는 과정과;
    상기 절연층 위와 아래에 위치한 상기 소스 및 드레인 영역으로부터 상기 절연층 레벨에서 상기 트렌치의 상기 벽을 따라 불순물을 확산시켜, 상기 절연층 위와 아래로 연장된 상기 소스 영역(91, 92) 및 상기 드레인 영역(101, 102)이 접속될 수 있도록 상기 소스 전도 영역(90) 및 상기 드레인 전도 영역(100)을 형성하는 과정을 포함하는 것을 특징으로 하는 메모리 셀을 제조하기 위한 공정.
  17. 제3항에 있어서, 메모리 셀을 제조하기 위한 공정은,
    상기 반도체-온-인슐레이터 기판으로부터 상기 베이스 기판의 아래로 연장되는 제 1 트렌치를 상기 반도체-온-인슐레이터 기판내에 형성하는 과정과;
    상기 절연층 위로 연장되도록 상기 드레인 및 소스 영역의 도전형과 동일한 형의 도전형을 가지는 도핑된 스페이서로 상기 제 1 트렌치의 벽을 도포하는 과정과;
    상기 제 1 트렌치의 하부로부터 상기 절연층을 지나 상기 베이스 기판의 깊이로 연장되는 제 2 트렌치를 상기 제 1 트렌치내에 형성하는 과정과;
    상기 제 2 트렌치 및 상기 제 1 트렌치의 벽을 유전층으로 도포하는 과정과;
    상기 제 2 트렌치 및 상기 제1 트렌치를 채워 게이트 전극을 형성하는 과정과;
    상기 절연층의 위와 아래로 연장된 상기 소스 및 드레인 영역을 연결하기 위하여, 불순물 확산후에는 채널 전도 영역 및 드레인 전도 영역 역할을 하는 스페이서로부터의 불순물 확산에 의하여 상기 제 2 트렌치의 어느 한 면상의 상기 절연층 바로 아래에 국부적인 소스(93) 및 드레인(103)을 형성하는 과정을 포함하는 것을 특징으로 하는 메모리 셀을 제조하기 위한 공정.
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