KR20110016916A - 컨포멀 ｐｅｃｖｄ 막들을 이용하는 임계 치수 축소를 위한 방법 - Google Patents

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KR20110016916A
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리-쿤 시아
미하엘라 발세아누
메이리 섹
시이 리
첸지앙 쿠이
메훌 비. 나익
마이클 디. 아마코스트
윌리암 에이치. 엠씨 클린톡
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

기판에 협소한 비아들을 형성하기 위한 방법 및 장치가 제공된다. 패턴 리세스가 기존 리소그래피에 의해 기판에 에칭된다. 얇은 컨포멀 층이 패턴 리세스의 측벽들 및 바닥을 포함하여 기판의 표면 위에 형성된다. 컨포멀 층의 두께는 패턴 리세스의 유효 폭을 감소시킨다. 컨포멀 층은 기판을 아래에서 노출시키도록 이방성 에칭에 의해 패턴 리세스의 바닥으로부터 제거된다. 기판은 그 후 패턴 리세스의 측벽들을 커버하는 컨포멀 층을 마스크로서 이용하여 에칭된다. 컨포멀 층은 그 후 습식 에칭제를 이용하여 제거된다.

Description

컨포멀 ＰＥＣＶＤ 막들을 이용하는 임계 치수 축소를 위한 방법{METHOD FOR CRITICAL DIMENSION SHRINK USING CONFORMAL PECVD FILMS}
본 발명의 실시예들은 반도체 제조의 방법들에 관한 것이다. 보다 구체적으로는, 본 발명의 실시예들은 반도체 소자에서 임계 치수를 줄이는 방법들에 관한 것이다.
반세기가 넘는 동안, 반도체 산업은 집적 회로 상의 트랜지스터들의 밀도는 대략 매 2년마다 2배가 된다는 Moore의 법칙을 따르고 있다. 이러한 경로를 따르는 산업의 계속된 진보는 기판들 상에 패터닝되는 피처들이 더 작아질 것을 요구한다. 현재 생산 중인 스택 트랜지스터들은 50 내지 100 나노미터(nm)의 치수들을 가진다. 45nm의 치수들을 갖는 소자들이 현재 생산 중이고, 20nm 이하의 치수를 갖는 소자들에 대해 설계 노력들이 기울여지고 있다.
이렇게 작은 치수들로 소자들이 축소됨에 따라, 현재의 리소그래피 공정들은 요구되는 임계 치수들을 갖는 패턴들을 생성하도록 도전을 받고 있다. 100nm 또는 이보다 넓은 비아들을 생성하도록 설계된 패터닝 툴들은 통상적으로 보다 작은 비아들을 생성할 수 없다.
현재 리소그래피 툴들을 재설계할 필요 없이, 기판에 에칭되는 비아들의 임계 치수를 축소시키기 위한 방법들이 요구된다.
본 발명의 실시예들은 필드 영역을 갖는 기판에 형성되는 측벽들 및 바닥 부분을 갖는 리세스의 임계 치수(critical dimension)를 감소시키는 방법을 제공하고, 상기 방법은 필드 영역, 측벽들, 및 바닥 부분 위에 컨포멀(conformal) 층을 부가하는 단계; 기판을 노출시키기 위해 방향성 에칭 공정에 의해 바닥 부분으로부터 컨포멀 층을 제거하는 단계; 바닥 부분에서 노출된 기판을 에칭하는 단계; 및 습식 에칭 공정에 의해 컨포멀 층을 제거하는 단계를 포함한다. 컨포멀 층은 양호한 단차 피복성(step coverage)을 가지고, 컨포멀 층 아래의 층들을 에칭하는데 이용되는 에칭제들에 대해 높은 선택도를 갖는 컨포멀 층을 증착하도록 적응된 임의의 수단에 의해 증착될 수 있다.
다른 실시예들은 기판의 필드 영역에 비아를 형성하는 방법을 제공하고, 상기 방법은 측벽들 및 바닥 부분을 갖는 리세스를 형성하기 위해 기판 표면 상에 형성되는 층을 패터닝하는 단계; 층 위에 컨포멀 막을 부가함으로써 리세스의 폭을 감소시키는 단계; 기판의 일부를 노출시키기 위해 리세스의 바닥 부분으로부터 컨포멀 막을 제거함으로써 감소된 임계 치수 영역을 형성하는 단계; 및 비아를 형성하기 위해 감소된 임계 치수 영역을 에칭하는 단계를 포함한다.
다른 실시예들은 기판 상에 형성되는 유전체 층을 패터닝하는 방법을 제공하고, 상기 방법은 유전체 층 위에 패턴 전사 층을 형성하는 단계; 바닥 부분을 갖는 리세스를 형성하기 위해 포토레지스트를 부가하고, 포토레지스트를 패터닝하며, 패턴 전사 층으로 패턴을 에칭함으로써 패턴 전사 층을 패터닝하는 단계; 패턴 전사 층 위에 제 1 컨포멀 층을 증착하는 단계; 유전체 층을 노출시키기 위해 리세스의 바닥 부분으로부터 제 1 컨포멀 층을 제거하는 단계; 협소한 리세스를 형성하기 위해 유전체 층의 노출된 부분을 에칭하는 단계; 패턴 전사 층 및 컨포멀 층을 제거하는 단계; 기판 위에 제 2 컨포멀 층을 증착하는 단계; 및 협소한 리세스의 바닥 부분으로부터 제 2 컨포멀 층을 제거하는 단계를 포함한다. 몇몇 실시예들은 패턴 형성 동안 CD의 이중(double) 감소를 제공한다.
본 발명의 상기 특징들이 상세하게 이해될 수 있도록, 위에서 간단히 요약된 본 발명에 대해 보다 구체적인 설명이 실시예들을 참조하여 이루어질 수 있고, 이러한 실시예들 중 몇몇은 첨부된 도면들에서 도시된다. 그러나 본 발명은 다른 동일하게 효과적인 실시예들을 허용할 수 있기 때문에 첨부된 도면들은 본 발명의 단지 전형적인 실시예들을 예시하는 것이고 따라서 그것의 범위를 제한하는 것으로 간주되어서는 안 된다는 점에 주목해야 한다.
도 1a는 본 발명의 일 실시예에 따른 공정을 도시하는 흐름도이다.
도 1b-1f는 도 1a의 공정의 다양한 스테이지들에서의 기판에 대한 개략도들이다.
도 2a는 본 발명의 다른 실시예에 따른 공정을 도시하는 흐름도이다.
도 2b-2h는 도 2a의 공정의 다양한 스테이지들에서의 기판에 대한 개략도들이다.
도 3a는 본 발명의 또 다른 실시예에 따른 공정을 도시하는 흐름도이다.
도 3b-3d는 도 3a의 공정의 다양한 스테이지들에서의 기판에 대한 개략도들이다.
도 4a는 본 발명의 또 다른 실시예에 따른 공정을 도시하는 흐름도이다.
도 4b-4g는 도 4a의 공정의 다양한 스테이지들에서의 기판에 대한 개략도들이다.
도 5a는 본 발명의 또 다른 실시예에 따른 공정을 도시하는 흐름도이다.
도 5b-5h는 도 5a의 공정의 다양한 스테이지들에서의 기판에 대한 개략도들이다.
이해를 돕기 위해서, 가능한 경우 도면들에 공통되는 동일한 엘리먼트들을 지정하기 위해 동일한 참조 번호들이 사용되었다. 일 실시예에서 개시된 엘리먼트들이 특별한 인용 없이 다른 실시예들에 대해서 유리하게 이용될 수 있음이 예상된다.
본 발명은 일반적으로 기판을 처리하는 방법들에 관한 것이다. 본 발명의 실시예들은 기판들에 리세스들 또는 비아들을 형성하는 방법들을 제공하고, 여기서 리세스들 또는 비아들은 기존 리소그래피 공정들을 통해 획득되는 것보다 더 작은 임계 치수들을 가진다.
도 1a는 본 발명의 일 실시예에 따른 방법(100)을 기술하는 흐름도이다. 도 1b-1f는 방법(100)의 다양한 스테이지들에서의 기판(150)에 대한 개략도들이다. 그 안에 형성되는 리세스를 가지는 기판(150)과 같은 기판이 프로세싱 챔버에 제공된다. 도 1b는 에칭될 피처 층(152)및 피처 층(152)을 덮고 있는(overlying) 패턴 전사 층(154)에 형성되는 리세스 또는 개구부(156)를 가진 기판(150)을 도시한다. 피처 층(152)은 에칭을 원하는 임의의 종류의 유전체 또는 반도체 층일 수 있다. 패턴 전사 층(154)은 하드 마스크 층, 반사-방지 층, 유전체 층, 또는 이들의 임의의 조합일 수 있다. 리세스(156)는 피처 층(152)을 노출시키는 바닥 부분 및 측벽들을 가지고, 이후 패터닝 스테이지들을 위해 에칭 패턴으로 이용될 수 있다.
방법(100)의 박스(102)에서, 컨포멀 층이 기판 표면 위에 부가된다. 도 1c는 패턴 전사 층(154)의 필드 영역뿐만 아니라 리세스(156)의 측벽들 및 바닥 부분을 커버하기 위해 부가되는 컨포멀 층(158)을 도시한다. 컨포멀 층(158)은 바람직하게는 피처 층(152)을 에칭하는데 이용될 임의의 에칭제에서 낮은 에칭률을 가진 물질로부터 형성된다. 예를 들어, 피처 층(152)이 불소 화학반응(chemistry)을 이용하여 에칭될 산화 층인 실시예에서, 컨포멀 층(158)은 질화물 층과 같은 질소 함유 층일 수 있다. 몇몇 실시예들에서, 컨포멀 층(158)은 실리콘 질화물 층, 붕소 질화물 층, 실리콘 붕소질화물 층, 실리콘 도핑된 붕소 질화물 층, 또는 붕소 도핑된 실리콘 질화물 층일 수 있다. 부가적으로, 컨포멀 층(158)은 바람직하게는 애싱(ashing) 또는 습식 에칭에 의해 기판으로부터 제거되기 쉽다.
몇몇 실시예들에서, 컨포멀 층은 처리의 이후 시점에서 제거될 희생 층이다. 이하 기술될 것처럼, 다른 실시예들에서, 컨포멀 층은 구조물의 일부로 남아 그것의 최종 특성들에 기여하도록 의도된 유전체 층일 수 있다. 몇몇 실시예들에서, 컨포멀 층은 밀폐형(hermetic) 층일 수 있다. 다른 실시예들에서, 컨포멀 층은 배리어 층 또는 반사-방지 층일 수 있다. 컨포멀 층은 바람직하게는 약 80% 내지 약 120%의 단차 피복성을 가질 것이다.
아래에서 알 수 있는 것처럼, 박스(102)에서 부가된 컨포멀 층(158)은 에칭 마스크로서 기능할 것이고, 컨포멀 층(158)의 두께는 층(152)으로 에칭된 패턴의 임계 치수를 규정할 것이다. 예를 들어, 리세스(156)의 폭이 500Å인 경우, 폭이 50Å인 컨포멀 층이 리세스(156)의 폭을 400Å까지 감소시킬 것이다. 이후 에칭 시퀀스는 차례로 피처 층(152)에 폭이 400Å인 패턴을 생성할 것이다. 이러한 공정은 특정 리소그래피 장치의 능력보다 작은 임계 치수를 갖는 패턴들을 생성하는데 유용할 수 있다.
컨포멀 층(158)과 같은 컨포멀 층은 기판들 상에 컨포멀 층들을 증착하기 위한 임의의 공지된 방법들에 의해 증착될 수 있다. 이러한 방법들의 예들은 화학 기상 증착(CVD), 플라즈마 강화 CVD(PECVD), 원자 층 에피택시(ALE), 원자 층 증착(ALD), 및 플라즈마 강화 ALD(PEALD)를 포함하나 이에 제한되지 않는다. 실리콘 질화물 컨포멀 층은 ALD 또는 PEALD 공정을 이용함으로써 증착될 수 있고 이러한 공정에서 실란 또는 디실란과 같은 실란 올리고머(oligomer), 메틸- 또는 디메틸실란과 같은 보다 낮은 알킬 실란, 또는 보다 낮은 알콕시실란, 실라놀 또는 실라잔 중 임의의 것일 수 있는 전구체의 펄스들이 질소 가스(N2), 암모니아(NH3), 아산화 질소(N2O), 또는 하이드라진(N2H2)과 같은 질소-함유 화합물과 교호(alternate)하여, 기판을 포함하는 반응기에 제공된다. 캐리어 가스가 때때로 전구체들의 제공 및 반응기의 정화를 용이하게 하기 위해 이용된다. 적절한 조건들에서, 전구체들은 증착된 산물의 층들을 생성하기 위해 기판 표면과 반응하고, 이러한 증착된 산물의 층들은 기판 표면 위에서 균일하게 성장한다. 필요한 만큼 공정을 반복함으로써 요구되는 두께에 도달한다. 유사하게, 보란 또는 디보란과 같은 보란 올리고머를 이용하여, N2, NH3, N2O 또는 N2H2와 같은 질소 함유 전구체와 교호하여, ALD 또는 PEALD 공정에서 붕소 질화물 층이 생성될 수 있다. 원하는 도핑의 레벨에 대략적으로 비례하여 붕소 및 실리콘 전구체들의 가스 혼합물을 이용함으로써 도핑이 성취될 수 있다.
방법(100)의 박스(104)에서, 리세스의 바닥 부분을 커버하는 컨포멀 층의 부분이 피처 층(152)의 일부를 아래에서 노출시키기 위해 에칭된다. 도 1d는 컨포멀 층(158)이 리세스(156)의 바닥 부분(160)으로부터 제거된 기판을 도시한다. 컨포멀 층(158)은 선택적 에칭 공정을 통해 리세스(156)의 바닥 부분(160)으로부터 제거될 수 있다. 몇몇 실시예들에서, 선택적 에칭 공정은 단지 기판의 수평 표면들로부터 물질을 에칭하도록 설계된 방향성 또는 이방성 에칭 공정일 수 있다. 이러한 공정들은 플라즈마 내의 이온들로 하여금 기판 표면을 향해 가속하도록 촉진하기 위해 전기적 바이어스가 기판에 인가되는, 플라즈마 에칭제를 특징으로 할 수 있다. 이러한 공정들에서, 가속된 이온들은 일반적으로 측벽을 향해 휘기 전에 리세스(156) 안으로 깊게 이동할 것이고, 결과적으로 반응성 종들의 막대한 다수가 리세스(156)의 바닥 부분(160)에 충돌한다. 동시에, 이러한 공정은 또한 결과적으로 패턴 전사 층(154)의 필드 영역으로부터 컨포멀 층(158)이 실질적으로 제거되도록 할 수 있다. 불소 및 산소 이온들을 이용한 반응성 이온 에칭은 본 발명의 실시예들을 실시하기 위해 유용한 선택적 에칭 공정의 일 예이다. 비-반응성 이온들에 의한 에칭과 같은 다른 에칭 방법들 또한 이용될 수 있다.
컨포멀 층(158) 아래에서 피처 층(152)의 일부를 노출시킨 후, 피처 층(152)은 박스(106)에서 에칭될 수 있다. 도 1e는 방법(100)의 이러한 스테이지에서의 기판을 도시한다. 리세스(156)의 측벽들 상에 남아 있는 컨포멀 층(158)의 부분들은 리세스(156)의 폭 및 에칭제에 노출되는 피처 층(152)의 부분을 감소시킨다. 컨포멀 층(158)이 피처 층(152)을 에칭하는데 이용되는 에칭제에 대해 높은 에칭 선택도를 가지는 물질로부터 형성되는 경우, 컨포멀 층(158)은 박스(106) 동안 느리게 에칭되거나 전혀 에칭되지 않을 것이고, 피처 층(152)에서 에칭되는, 감소된 CD 비아(162)를 남겨 놓는다. 피처 층(152)의 에칭은 피처 층(152)이 형성되는 물질을 에칭하기 위한 임의의 공지된 방법에 의해 수행될 수 있지만, 바람직하게는 컨포멀 층(158)을 에칭하지 않을 공정에 의해 수행될 것이다. 패턴 전사 층(154)은 또한 동시에 부분적으로 에칭될 수 있고, 층(154)의 감소된 두께를 남겨 놓는다. 본원의 다른 곳에서 기술되는 것과 같은 반응성 또는 비-반응성 이온들을 이용하여 바이어스 하에서 에칭하는 것과 같은 방향성 에칭은 유전체 층(152)을 에칭하는 동안 컨포멀 층(158)의 잔존물들을 보존하기 위해 유리할 수 있다.
컨포멀 층(158)은 도 1f에 도시된 것처럼 박스(108)에서 제거될 수 있어 감소된 CD 비아가 이후 처리를 위해 준비되는 기판을 남겨 놓는다. 패턴 전사 층(154)은 또한 일반적으로 에칭 또는 산화 수단에 의해 제거된다. 감소된 CD 비아(162)는 기존 리소그래피를 통해 획득되는 것보다 더 좁다.
본 발명의 다른 실시예들은 기판의 필드 영역에 비아를 형성하는 방법을 제공한다. 도 2a는 본 발명의 일 실시예에 따른 방법(200)을 기술하는 흐름도이다. 에칭될 기판은 프로세스 챔버에 배치된다. 도 2b는 방법(200)에 따라 처리될 기판(250)에 대한 개략도이다. 기판(250)과 같은 예시적인 기판은 바닥 층(252), 스택 구조물(254), 보호 층(256), 및 절연 또는 유전체 층(258)을 가질 수 있다.
박스(202)에서, 패턴 전사 층이 기판에 부가된다. 패턴 전사 층은 이후의 에칭 시퀀스들을 위해 에칭 마스크로서 기능할 것이다. 패턴 전사 층은 유전체 층, 반사-방지 층, 또는 배리어 층일 수 있고 둘 이상의 이러한 특성들을 가질 수 있다. sp3(다이아몬드-상), sp2(흑연)- 및 sp1(열분해)-혼성화된 탄소 원자들의 혼합물을 포함하고 탄화수소 전구체들을 이용하여 CVD 공정으로부터 형성된 비정질 탄소 층이 패턴 전사 층으로서 유용할 수 있다. 예시적인 비정질 탄소 층은 캘리포니아 산타클라라 소재의 어플라이드 머티리얼스 사로부터 이용가능한 PRODUCER® SE 및 GT PECVD에 의해 생산된 APF® 어드밴스트 패터닝 막이다. 에칭될 기판은 일반적으로 패턴 전사 층을 형성하기 위해 프로세싱 챔버에 배치된다. 기판은 기판 지지부 상에 배치될 수 있고, 이러한 기판 지지부는 용량성 결합된 플라즈마를 생성하기 위한 전극으로서 기능할 수 있고, 기판의 온도를 제어하도록 적응될 수 있다. 대안적인 실시예들에서, 기판 지지부는 플라즈마의 방향성 증착을 위해 기판에 전기적 바이어스를 인가하도록 기능할 수 있다. 용량성 결합된 플라즈마는 또한, 측면 플레이트들, 샤워헤드 전극들, 확산 플레이트들 등과 같은, 기판 지지부 이외의 전극들을 배치함으로써 프로세스 챔버 내에서 생성될 수 있다. 챔버의 측벽들은 플라즈마 생성 전극들로서 기능할 수 있다. 또 다른 실시예들에서, 유도성 코일들과 맞춰진(fitted) 그리고 챔버의 상부에 배치된 재진입 튜브들을 통해 유도성 결합함으로써 플라즈마가 생성될 수 있다. 마지막으로 몇몇 실시예들에서, 플라즈마는 원격으로 생성되고 챔버에 제공될 수 있다. 패턴 전사 층을 형성하기 위한 예시적인 플라즈마 챔버에 대한 세부사항들은 US 특허 제5,855,681호 및 제 6,495,233호에서 찾을 수 있다.
비정질 탄소는 예시적인 패턴 전사 층이다. 이하 추가적으로 기술되는 것처럼 패턴을 구축하는데 일반적으로 이용되는 "소프트" 포토레지스트와 구별하기 위해, "하드 마스크"로도 알려진, 비정질 탄소 패턴 전사 층은 그 안에 배치된 기판을 가지는 프로세싱 챔버에 탄소 소스를 제공함으로써 형성될 수 있다. 탄소 소스는 몇몇 실시예들에서 프로필렌 또는 아세틸렌일 수 있지만, 바람직하게는 용이한 활성화를 위해 적합한 증기압 및 이온화 전위를 갖는 전구체이다. RF 전력은 일반적으로 탄소 전구체를 반응성 플라즈마로 이온화시키기 위해 인가된다. 몇몇 실시예들에서, 기판 표면을 향해 반응성 이온들을 가속시키기 위해 전압이 기판에 인가될 수 있어, 기판 상의 증착을 촉진한다.
포토레지스트 층은 박스(204)에서 패턴 전사 층 상에 형성된다. 포토레지스트는 일반적으로 전자기 복사의 어떤 파장에 감응성이 있는(sensitive) 중합체 물질이고 스핀 코팅 공정 또는 CVD 공정을 통해 부가될 수 있다. 몇몇 실시예들에서 포토레지스트는, 페놀성 레진, 에폭시 레진, 또는 아조 나프테닉 레진과 같은, 자외선에 감응성이 있는 탄소-기반 중합체이다. 포토레지스트 층은 포지티브 또는 네거티브 포토레지스트일 수 있다. 바람직한 포지티브 포토레지스트들은 248nm 레지스트, 193nm 레지스트, 157nm 레지스트, 및 디아조나프토퀴논(diazonapthoquinone) 감광액을 가진 페놀성 레진 매트릭스로 이루어진 그룹으로부터 선택될 수 있다. 바람직한 네거티브 포토레지스트들은 폴리-시스-이소프렌 및 폴리-비닐신나메이트로 이루어진 그룹으로부터 선택될 수 있다. 몇몇 실시예들에서, 포토레지스트 층은 바닥 반사-방지 코팅(BARC) 층을 더 포함할 수 있고, BARC 층 및 포토레지스트 층은 스핀-온 공정에 의해 증착될 수 있다.
포토레지스트 층은 박스(204)에서 패터닝되고 패턴은 현상(develop)된다. 도 2c는 공정의 이러한 스테이지에서의 기판(250)을 도시한다. 패턴 전사 층(260)은 유전체 층(258) 위에 형성되었다. 포토레지스트 층(262)은 패턴 전사 층(260)을 덮어씌우고, 패턴 전사 층(260)을 아래에서 노출시키는 패턴 개구부들(264)을 드러낸다(exhibit).
도 2b-2h의 실시예에서, 포토레지스트를 에칭함으로써 제공된 패턴은 다수의 개구부들(264)을 드러낸다. 개구부들(264)은 종국적으로 소자(254)의 소스 및 드레인 접합들 및 게이트 스택에 대한 컨택 비아들을 형성하기 위해 이용된다. 컨택 비아를 형성하기 위해 감소된 CD 패턴을 이용하는 것은 컨택들 사이의 용량성 상호작용, 또는 크로스-토크를 줄이기 위해 유리하다. 비아들의 CD를 감소시키는 것은 이들 사이의 거리를 증가시키고, 이것은 비아들에 형성된 컨택들의 용량성 결합을 감소시킨다.
패턴은 박스(208)에서 패턴 전사 층으로 전사된다. 패턴은 임의의 적합한 공정에 의해 패턴 전사 층으로 에칭될 수 있다. 패턴 전사 층이 비정질 탄소 층인 예시적인 실시예에서, 패턴은 O2 및 N2의 조합물 또는 CH4, N2 및 O2의 조합물을 통합하는 플라즈마 에칭 공정을 이용하여 에칭될 수 있다. 도 2d는 방법(200)의 이러한 스테이지에서의 기판(250)을 도시한다. 패턴 전사 층(260)은 개구부들 또는 리세스들(266)을 형성하기 위해 에칭되었다. 개구부들(266)의 폭은 포토레지스트 층(262)으로 기록된 패턴 개구부들(264)의 폭에 의해 결정되었다. 포토레지스트 층은 또한 이러한 단계에서 제거되었다. 몇몇 실시예들에서, 탄소 원자들은 포토레지스트 및 패턴 전사 층 양자 모두에서 지배적(predominate)일 수 있어, 실질적으로 동일한 에칭 화학반응이 포토레지스트를 제거하고 에칭 패턴을 전사하기 위해 이용될 수 있다.
컨포멀 층이 박스(210)에서 기판 위에 형성된다. 도 2e는 공정의 이러한 단계에서의 기판(250)을 도시한다. 컨포멀 층(268)은 기판을 덮어 씌우고 감소된 폭의 리세스들(270)을 형성하는 것으로 도시된다. 컨포멀 막은 컨포멀 막들을 형성하기에 적합한 임의의 공정에 의해 형성될 수 있다. 컨포멀 막은 개구부들(266)의 폭을 균일하게 감소시킨다. 컨포멀 막은 바람직하게는 약 80% 내지 약 120%의 단차 피복성을 가질 것이고, 하부의 유전체 층(258)을 에칭하기 위해 이용되는 에칭제들에 대해 낮은 에칭률을 갖는 물질로부터 형성될 것이다. 유전체 층(158)이 다공성 실리콘 옥시카바이드 로우-k 또는 울트라 로우-k 유전체 층과 같은 산화물 층인 예시적인 실시예에서, 컨포멀 막은 질소 함유 막일 수 있다. 실리콘 질화물, 붕소 질화물, 및 실리콘 붕소질화물은 본 방법에 적합한 예시적인 막들이다. 컨포멀 막은 원자 층 에피택시(ALE), 원자 층 증착(ALD), 및 화학 기상 증착(CVD)과 같은 공정들에 의해 증착될 수 있다. 이러한 공정들은 플라즈마 강화될 수 있다.
일반적으로, 실리콘 질화물은 실험적, 화학식, SiNX를 갖는 층 또는 막으로서 증착된다. 완전히(fully) 질화된 실리콘 질화물은 화학식 Si3N4를 가질 수 있어, N:Si 비율(원자)이 약 1.33이 된다. 그러나, 보다 적게 질화된 실리콘 질화물 물질은 약 0.7만큼 낮은 N:Si 비율로 형성될 수 있다. 그러므로, 실리콘 질화물 물질들은 약 0.7 내지 약 1.33, 바람직하게는 약 0.8 내지 약 1.3의 N:Si 비율을 가진다. 실리콘 질화물 물질들은 실리콘 및 질소 외에도 수소, 탄소, 산소 및/또는 붕소와 같은 다른 원소들을 함유할 수 있다. 몇몇 실시예들에서, 실리콘 질화물 물질 내의 수소 농도는 약 8 중량 퍼센트(wt%) 이상이다. 실리콘 질화물 물질 내의 탄소 농도는 약 3 원자 퍼센트(at%) 내지 약 15 at% 일 수 있다. 실리콘 질화물 물질들은 실리콘 질화물(SiNX), 실리콘 산질화물(SiOxNy), 실리콘 탄소 질화물(SiCxNy), 및 실리콘 탄소 산질화물(SiCxOyNz)을 포함한다. 실리콘 질화물 물질들은 공정 조건들을 제어함으로써 변화하는 화학량(stoichiometry) 및 조성으로 형성될 수 있다.
붕소 질화물 막들은 또한 1:1의 비율 근처에서 변화하는 화학량으로 형성될 수 있다. BxNy의 조성을 갖는 막들은 본원에서 기술되는 공정들에 의해 형성될 수 있고, x:y의 비율은 약 0.9 내지 약 1.1에서 변화한다. 붕소 질화물 막의 조성은 공정 조건들을 제어함으로써 조정될 수 있다.
몇몇 막들은 실리콘, 붕소, 및 질소를 함유할 수 있다. 몇몇 실시예들에서, 붕소-도핑된 실리콘 질화물 막이 형성될 수 있다. 다른 실시예들에서, 실리콘-도핑된 붕소 질화물 막이 형성될 수 있다. 또 다른 실시예들에서, 대략적으로 화학량론적인 비율들(즉, 1:1:1)로 실리콘, 붕소, 및 질소를 가지는 실리콘 붕소질화물 막이 형성될 수 있다. 다른 실시예들에서, 상기 임의의 막들 또한 수소, 탄소, 염소 또는 불소와 같은 할로겐들, 산소, 또는 다른 도펀트들을 이용하여 도핑될 수 있거나, 이들을 함유할 수 있다.
ALE 또는 ALD 공정에서, 화학적 전구체들이 프로세스 챔버에 순차적으로 제공되고, 챔버는 단계들 사이에서 정화된다. 붕소 질화물 컨포멀 층을 증착하기 위한 예시적인 공정에서, 보란(BH3)과 같은 붕소 전구체, 디보란(B2H6)과 같은 다른 보란 올리고머, 보라진(B3N3H6), 알킬 보라진, 트리메틸보린(B(CH3)3), 또는 BCl3가 프로세스 챔버에 제공될 수 있다. 캐리어 가스가 프로세스 챔버에 전구체들을 펄싱하는 것을 용이하게 하는데 이용될 수 있다. 캐리어 가스는 헬륨(He), 아르곤(Ar), 질소(N2), 또는 크세논(Xe)과 같은 비-반응성 가스일 수 있다. 캐리어 가스는 캐리어 가스 흐름 내로 펄싱되는 전구체들과 함께 연속적으로 흐를 수 있거나, 펄싱된 전구체들과 함께 단속적으로(intermittently) 흐를 수 있다. 붕소 전구체들의 증착에 뒤이어, 챔버는 정화 가스의 펄스 또는 비-반응성 캐리어 가스의 연속적 흐름에 의해 정화된다. 질소 가스(N2), 암모니아(NH3), 아산화 질소(N2O), 또는 하이드라진(N2H2)과 같은, 질소를 함유한 제 2 전구체가 그 후 챔버로 펄싱되고 반응하도록 허용된다. 정화 단계는 질소 단계에 뒤따른다. 이러한 사이클은 증착된 막의 요구되는 두께에 이를 때까지 반복될 수 있다. 실리콘 질화물 막을 증착하기 위해, 붕소 전구체 대신에, 보다 낮은 실란, 실록산, 실라놀, 또는 실라잔과 같은 실리콘 전구체, 또는 알킬, 페닐, 및 이들의 아미노 유도체들이 이용될 수 있다. 실란(SiH4) 및 메틸 실란(MeSiH3)이 예들이다. 부가적으로, 치환된 사이클로실록산들 및 사이클로실라잔들과 같은 고리형 유도체들, 및 할로겐 유도체들 또한 이용될 수 있다. 몇몇 실시예들에서, 컨포멀 층은 부가적으로 C, F, N, O, Si, Cl 및 H로 이루어진 그룹으로부터 선택된 원자들로 도핑될 수 있다.
몇몇 실시예들에서, 셋 이상의 전구체들이 이용될 수 있다. 예시적인 실리콘 붕소질화물 컨포멀 층을 증착하기 위해, 예를 들어 위에서 열거된 것들과 같은 실리콘 함유 전구체가 실리콘 함유 종들을 증착하도록 프로세스 챔버에 제공될 수 있다. 정화 단계 이후, 위에서 기술된 것처럼 층에 붕소를 부가하기 위해 붕소 전구체가 제공될 수 있고, 그 후 위에서 기술된 것처럼 층에 질소를 부가하기 위해 질소 전구체가 제공될 수 있다. 3-단계 사이클은 요구되는 화학적 성질 및 두께를 갖는 컨포멀 층을 제조하기 위해 필요한 만큼 반복될 수 있다.
본원에서 기술된 것들과 같은 컨포멀 막을 증착하기 위한 ALD 공정에서, 기판은 ALD 공정의 시작 전에 사전세정 공정 및 표면 준비(preparation)를 받을 수 있다. 이러한 준비들은 기판 상부 표면으로부터 임의의 자연 산화막을 제거하고 ALD 공정을 용이하게 하도록 설계된 작용기들을 이용하여 표면을 말단처리(terminate)한다. 기판 표면 상에 부착 또는 형성되는 작용기들은 하이드록실들(OH), 알콕실(OR, 여기서 R=Me, Et, Pr, 또는 Bu), 할록실들(OX, 여기서 X= F, Cl, Br 또는 I), 할라이드들(F, Cl, Br 또는 I), 산소 라디칼들 및 아미도들(NR 또는 NR2, 여기서 R=H, Me, Et, Pr 또는 Bu)을 포함한다. 사전세정 공정은 NH3, B2H6, SiH4, Si2H6, H2O, HF, HCl, O2, O3, H2O2, H2, 원자-H, 원자-N, 원자-O, 알콜들, 아민들, 이들의 플라즈마들, 이들의 유도체들, 또는 이들의 조합물들과 같은 시약에 기판을 노출시킬 수 있다. 작용기들은 유입하는 화학적 전구체가 기판의 상부 표면 상에 부착되기 위한 베이스를 제공할 수 있다. 몇몇 실시예들에서, 사전세정 공정은 약 1 초 내지 약 2 분 기간 동안 시약에 기판의 상부 표면을 노출시킬 수 있다. 몇몇 실시예들에서, 노출 기간은 약 5 초 내지 약 60 초일 수 있다. 사전세정 공정들은 또한 RCA 용액(SC1/SC2), HF-최종(HF-last) 용액, 페록사이드 용액들, 산성 용액들, 염기성 용액들, 이들의 플라즈마들, 이들의 유도체들 또는 이들의 조합물들에 기판 표면을 노출시키는 것을 포함할 수 있다. 몇몇 실시예들에서, 기판은 약 2 내지 약 15 분 동안 불화수소산 배쓰(bath)에 침지(immerse)될 수 있다. 하나의 예시적인 실시예에서, 기판은 약 2분 동안 2% 불화수소산 배쓰에 침지될 수 있다. 몇몇 실시예들에서, 사전-세정은 배치(batch) 세정 시스템 또는 단일 기판 세정 시스템에서 성취될 수 있다. 단일 기판 세정 시스템의 일 예는 캘리포니아 산타클라라 소재의 어플라이드 머티리얼스 사로부터 이용가능한 OASIS CLEAN® 시스템이다.
습식-세정 공정이 기판 표면을 세정하기 위해 수행되는 몇몇 실시예들에서, 습식-세정 공정은 어플라이드 머티리얼스 사로부터 이용가능한 MARINER™ 습식-세정 시스템 또는 TEMPEST® 습식-세정 시스템에서 수행될 수 있다. 대안적으로, 기판은 약 15 초 동안 WVG 시스템으로부터 유도된 수증기에 노출될 수 있다.
ALE 또는 ALD 공정은 플라즈마를 형성하기 위한 RF 전력의 인가에 의해 도움을 받을 수 있다. RF 전력은 펄싱 및 정화 단계들을 통해 연속적일 수 있거나, 선택적으로 인가될 수 있다. 일반적으로, 고도의 방향성 증착을 피하기 위해 유도성 결합되거나 약한 용량성 결합된 플라즈마가 바람직하다.
붕소 질화물 막을 증착하기 위한 열적 CVD 공정에서, 붕소 전구체 및 질소 전구체는 각각 약 5 sccm 내지 약 50 slm, 예를 들어 약 10 sccm 내지 약 1 slm의 유속으로 프로세싱 챔버에 제공될 수 있다. 일 실시예에서, 캐리어 가스와 같은 비-반응성 가스는 또한 약 5 sccm 내지 약 50 slm, 예를 들어 약 10 sccm 내지 약 1 slm의 유속으로 제공될 수 있다. 챔버는 약 10 mTorr 내지 약 760 Torr, 예를 들어 약 2 Torr 내지 약 20 Torr의 압력으로 유지될 수 있고, 약 100℃ 내지 약 1000℃, 예를 들어 약 300℃ 내지 약 500℃의 온도로 유지될 수 있다.
붕소 질화물 막을 증착하기 위한 PECVD 공정에서, RF 전력이 전구체들을 활성화하기 위해 인가될 수 있다. RF 전력은 약 100 kHz 내지 약 1 MHz, 예를 들어 약 300 kHz 내지 약 400 kHz의 낮은 단일 주파수로, 약 2 W 내지 약 5000 W, 예를 들어 약 30 W 내지 약 1000 W의 전력 레벨로, 또는 약 1 MHz를 초과하는, 예를 들어 약 1 MHz 초과 약 60 MHz 까지의, 예를 들어 13.6 MHz의 높은 단일 주파수로, 약 2 W 내지 약 5000 W, 예를 들어 약 30 W 내지 약 1000 W의 전력 레벨로 제공될 수 있다. 대안적으로 RF 전력은, 약 2 W 내지 약 5000 W, 예를 들어 약 30 W 내지 약 1000 W의 전력 레벨로, 약 100 kHz 내지 약 1 MHz, 예를 들어 약 300 kHz 내지 약 400 kHz의 제 1 주파수, 및 약 2 W 내지 약 5000 W, 예를 들어 약 30 W 내지 약 1000 W의 전력 레벨로 약 1 MHz를 초과하는, 예를 들어 약 1 MHz 초과 약 60 MHz 까지의, 예를 들어 13.6 MHz의 제 2 주파수를 포함하는 혼합된 주파수로 제공될 수 있다.
붕소-함유 전구체 및 질소-함유 전구체가 동시에 유입되는 추가적인 실시예에서, SiBN 층을 형성하기 위해 붕소-함유 전구체 및 질소-함유 전구체와 함께 실리콘-함유 전구체도 챔버로 유입될 수 있다. SiBN 층을 증착하기 위한 예시적인 처리 조건들은, 6 Torr의 챔버 압력 및 480 mils의 간격으로 챔버 조건들을 유지하면서 60 sccm SiH4, 600 sccm NH3, 1000 sccm N2, 100 내지 1000 sccm B2H6로 전구체를 유입시키고 13.6 MHz에서 100W RF 전력으로 플라즈마를 생성하는 것을 포함한다. 선택적으로 SiBN 층은 400℃에서 10 분 동안 UV 경화(cure)될 수 있다.
붕소 질화물 층을 증착하기 위한 ALD 공정에서, 약 4:1 내지 약 6:1, 예를 들어 약 5:1 비율로 전구체들로서 디보란 및 질소를 사용하여 이러한 층이 사이클당 20Å의 속도로 증착될 수 있다. 예를 들어, 400 sccm의 디보란 및 2000 sccm의 질소가 사이클당 5초 동안 6 Torr의 챔버 압력 및 480 mils의 간격으로 제공될 수 있고, 결과적인 층은 층으로 질소를 통합하고 붕소 질화물 층을 형성하기 위해 플라즈마 공정으로 처리되며, 여기서 플라즈마 공정은 13.6 MHz에서 300W의 RF 전력을 이용하여 사이클당 10초 동안 100 sccm의 암모니아 및 2000 sccm의 질소를 사용하는 것을 포함한다.
실리콘 및 질소 함유 층들의 컨포멀 증착은 다양한 공정들에 따라 수행될 수 있다. 몇몇 공정들에서, 기판 표면은 실리콘 전구체 및 무-암모니아(ammonia-free) 반응물에 노출될 수 있다. 실리콘 전구체들은 비스(3차아미노)실란(BTBAS)과 같은 알킬아미노실란들을 포함할 수 있고, 무-암모니아 반응물은 수소, 실란들, 보란들, 게르마늄수소화물(germane)들, 알킬들, 아민들, 또는 하이드라진들과 같은 화합물일 수 있다. 반응물들에 대한 노출은 열적 CVD 공정, 펄스형 CVD 공정, 또는 ALD 공정에 있을 수 있고, 플라즈마로 활성화될 수 있다.
일 공정에서, 실리콘 전구체 및 반응물은 ALD 공정을 성취하기 위해 기판이 그 안에 배치된 프로세스 챔버 내로 순차적으로 펄싱된다. 실리콘 전구체는 약 1 sccm 내지 약 300 sccm, 바람직하게는 약 10 sccm 내지 약 100 sccm의 유속으로 프로세스 챔버 내로 투여된다. 예를 들어, BTBAS는 약 13 sccm 내지 약 130 sccm의 유속을 가질 수 있고, 이는 BTBAS 부분압 및 노출된 표면 영역에 따라 약 0.1 g/분 내지 약 1.0 g/분의 속도와 동등하다. 반응물은 약 100 sccm 내지 약 3000 sccm 이상, 바람직하게는 약 500 sccm 초과, 예를 들어, 약 500 sccm 내지 약 3000 sccm, 보다 바람직하게는 약 1000 sccm 내지 약 2000 sccm의 유속으로 프로세스 챔버 내로 투여된다. 실리콘 전구체, 반응물 또는 정화 가스의 펄스들은 독립적으로 약 0.05 초 내지 약 10 초, 바람직하게는 약 0.1 초 내지 약 1 초, 예를 들어 약 0.5 초의 시간 지속기간을 가진다. 각각의 펄스는 펄싱된 전구체가 기판에 접착되도록 시간 지연이 뒤따르고, 질소 또는 아르곤과 같은 정화 가스가 이러한 시간 지연 후에 반응 구역을 통해 연속적으로 흐르거나 이를 통해 펄싱된다.
컨포멀 실리콘 질화물 층을 형성하기 위해 유용한 실리콘 전구체는 일반적으로 아미노 실란과 같이 질소를 함유한다. 유용한 실리콘 전구체들인 특정 아미노실란들은 (RR'N).sub.4-nSiH.sub.n 의 화학식을 가진 알킬아미노실란들이고, 여기서 R 및 R'은 독립적으로 수소, 메틸, 에틸, 프로필, 부틸, 펜틸 또는 아릴이고 n=0, 1, 2 또는 3이다. 일 실시예에서, R은 수소이고 R'은 메틸, 에틸, 프로필, 부틸 또는 펜틸과 같은 알킬기, 예를 들어 R'은 3차부틸과 같은 부틸기이고 n은 2이다. 또 다른 실시예에서, R 및 R'은 독립적으로 메틸, 에틸, 프로필, 부틸 및 펜틸 또는 아릴기와 같은 알킬기들이다. 본원에서 기술되는 증착 공정들을 위해 유용한 실리콘 전구체들은 (.sup.tBu(H)N).sub.3SiH, (.sup.tBu(H)N).sub.2SiH.sub.2, (.sup.tBu(H)N)SiH.sub.3, (.sup.iPr(H)N).sub.3SiH, (.sup.iPr(H)N).sub.2SiH.sub.2, (.sup.iPr(H)N)SiH.sub.3, 및 이들의 유도체들을 포함한다. 바람직하게 실리콘 전구체는 비스(3차부틸아미노)실란 ((.sup.tBu(H)N).sub.2SiH.sub.2 또는 BTBAS)이다. 다른 실시예들에서, 실리콘 전구체는 (RR'N).sub.4-nSiR''.sub.n 의 화학식을 갖는 알킬아미노실란일 수 있고, 여기서 R 및 R'은 독립적으로 수소, 메틸, 에틸, 프로필, 부틸, 펜틸, 또는 아릴이고, R''은 독립적으로 수소, 알킬(예를 들어, 메틸, 에틸, 프로필, 부틸 또는 펜틸), 아릴 또는 할로겐(예를 들어, F, Cl, Br 또는 I)이고 n=0, 1, 2 또는 3이다.
실리콘 전구체로서 BTBAS를 사용하여 단일 웨이퍼 프로세싱 챔버들에서 컨포멀한 실리콘 및 질소 함유 층들을 형성하기 위한 공정들에서, 반응물에 대한 BTBAS의 비율은 일반적으로 적어도 약 10이고, 바람직하게는 약 10 내지 약 100, 예를 들어, 약 30 내지 약 50이다. 이러한 비율은 배치 프로세싱 챔버들에 대해서는 더 낮을 수 있다. 기판은 약 500℃ 내지 약 800℃의 온도로 유지될 수 있고, 10 Torr 내지 760 Torr, 예를 들어 약 250 Torr의 압력으로 유지될 수 있다. 대안적인 실시예에서, 실리콘 전구체 및 반응물은 ALD 공정을 성취하기 위해 챔버 내로 순차적으로 펄싱될 수 있다.
몇몇 실시예들에서, 실리콘 및 질소 함유 컨포멀 층의 증착은 사전처리 공정 동안 UV 소스로부터 유도되는 에너지 빔에 기판을 노출시키고 증착 공정 동안 아미노실란을 함유한 증착 가스 및 에너지 빔에 기판을 노출시킴으로써 용이하게 될 수 있다. 에너지 빔은 크세논-엑시머 레이저와 같은 엑시머 레이저를 이용하여 생성될 수 있다. 유용한 크세논-엑시머 레이저의 일 예는 MA 댄버즈에 위치한 Osram Sylvania로부터 이용가능한 XERADEX® 20이다.
기판은 기판 표면으로부터 자연 산화물을 제거하기 위해 사전-처리 공정에서 에너지 빔에 노출될 수 있다. 기판은 실리콘 질화물 물질을 증착하기 전에 기판 표면으로부터 자연 산화물들을 제거하기 위해 직접적인 광여기(photoexcitation) 시스템에 의해 생성된 에너지 빔을 이용하여 사전처리될 수 있다. 공정 가스는 사전처리 공정 동안 기판에 노출될 수 있다. 공정 가스는 아르곤, 질소, 헬륨, 수소, 형성 가스, 또는 이들의 조합물들을 포함할 수 있다. 사전처리 공정은 광여기 공정 동안 자연 산화물 제거를 용이하게 하기 위해 약 2분 내지 약 10분의 범위 내의 시간 기간 동안 지속될 수 있다. 또한 기판은 공정(100) 동안 자연 산화막 제거를 용이하게 하기 위해, 광여기 동안 약 100℃ 내지 약 800℃, 바람직하게는 약 200℃ 내지 약 600℃, 보다 바람직하게는 약 300℃ 내지 약 500℃의 범위 내의 온도로 가열될 수 있다. 에너지 빔은 약 2 eV 내지 약 10 eV 범위 내의 광자 에너지를 가지는 광자 빔일 수 있고, 약 126 nm 내지 약 351 nm 범위 내의 파장을 갖는 UV 복사를 생성할 수 있다.
몇몇 실시예들에서, 에너지 전달 가스가 광여기 공정 동안 제공될 수 있다. 에너지 전달 가스는 네온, 아르곤, 크립톤, 크세논, 브롬화 아르곤, 염화 아르곤, 브롬화 크립톤, 염화 크립톤, 불화 크립톤, 불화 크세논(예를 들어, XeF2), 염화 크세논들, 브롬화 크세논들, 불소, 염소, 브롬, 이들의 엑시머들, 이들의 라이칼들, 이들의 유도체들, 또는 이들의 조합물들일 수 있다. 몇몇 실시예들에서, 공정 가스는 또한 적어도 하나의 에너지 전달 가스 이외에 질소 가스(N2), 수소 가스(H2), 형성 가스(예를 들어, N2/H2 또는 Ar/H2)를 포함할 수 있다. 다른 실시예들에서, 공정 가스는 고리형 방향족 탄화수소를 포함할 수 있다. 사전처리 공정 동안 유용한 단일고리형(monocyclic) 방향족 탄화수소들 및 다중고리형(polycyclic) 방향족 탄화수소들은 퀴논, 하이드록시퀴논(하이드로퀴논), 안트라센, 나프탈렌, 펜안트라센, 이들의 유도체들, 또는 이들의 조합물들을 포함한다. 다른 예에서, 에틸렌, 아세틸렌(에틴), 프로필렌, 알킬 유도체들, 할로겐화 유도체들, 또는 이들의 조합물들을 포함하여, 불포화 탄화수소들과 같은 다른 탄화수소들을 함유하는 공정 가스에 기판이 노출될 수 있다. 다른 예에서, 유기 증기는 사전 처리 공정 동안 알칸 화합물들을 함유할 수 있다.
낮은 온도들에 있는 동안 충분히 높은 증착률들로 UV-보조 화학 기상 증착에 의해 실리콘 질화물 물질을 생성하는데 이용될 수 있는 실리콘 전구체들은 비스(3차부틸아미노)실란 (BTBAS 또는 (tBu(H)N)2SiH2) 또는 헥사클로로디실란 (HCD 또는 Si2Cl6)과 같은, 하나 이상의 Si--N 결합들 또는 Si--Cl 결합들을 가지는 화합물들을 포함한다. 바람직한 결합 구조물들을 가지는 실리콘 전구체들은 다음의 화학식들을 가진다: R2NSi(R'2)Si(R'2)NR2 (아미노디실란들), (I) R3SiN3 (실릴아지드들; silylazides), 또는 (II) R'3SiNRNR2 (실릴하이드라진들; silylhydrazines). (III) R 및 R'은 할로겐, 하나 이상의 이중 결합들을 가진 유기 그룹, 하나 이상의 삼중 결합들을 가진 유기 그룹, 지방족 알킬기, 고리형 알킬기, 방향족 그룹, 유기실릴 그룹, 알킬아미노 그룹, 또는 N 또는 Si를 함유한 고리형 그룹, 또는 이들의 조합물들의 그룹으로부터 독립적으로 선택된 하나 이상의 작용기들일 수 있다. 실리콘 전구체들 상의 적합한 작용기들의 예들은 클로로 (--Cl), 메틸 (--CH3), 에틸 (--CH2CH3), 이소프로필 (--CH(CH3)2), 3차부틸 (--C(CH3)3), 트리메틸실릴 (--Si(CH3)3), 피롤리딘, 또는 이들의 조합물들을 포함한다. 본원에서 기술되는 많은 실리콘 전구체들 또는 질소 전구체들이 약 550 ℃ 이하와 같은 낮은 온도에서 분해 또는 해리될 수 있다고 여겨진다.
UV-여기된 증착 공정을 위해 적합한 실리콘 전구체들의 다른 예들은 R 그룹들의 임의의 조합들을 가진 선형 및 고리형의, 실릴아지드들 R3-SiN3 및 실릴하이드라진 클래스의 전구체들 R3SiNRNR2 을 포함한다. R 그룹들은 H 또는 메틸, 에틸, 프로필, 부틸 등(CXHY)과 같은 임의의 유기 작용기일 수 있다. Si에 부착된 R 그룹들은 선택적으로 또 다른 아미노기 NH2 또는 NR2일 수 있다. 실리콘-질소 전구체를 이용하는 하나의 이점은, 다른 전통적인 Si--N 막 전구체들에 대해 문제가 있는 원치않는 염화 암모늄 입자 형성 없이 양호한 단차 피복성 및 최소 패턴 의존성(이른바 패턴 로딩)을 가지는 막들을 생성하기 위해 염소의 존재를 회피하면서 실리콘 및 질소가 동시에 전달된다는 점이다. 특정 실릴아지드 화합물들의 예들은 트리메틸실릴아지드 ((CH3)3SiN3) (Pa, 브리스톨에 위치한 United Chemical Technologies로부터 이용가능함) 트리스(디메틸아민)실릴아지드 (((CH3)2N)3SiN3) 를 포함한다. 특정 실릴하이드라진 화합물의 예는 1,1-디메틸-2-디메틸실릴하이드라진 ((CH3)2HSiNHN(CH3)2)이다. 다른 실시예에서, 실리콘-질소 전구체는 (R3Si)3N, (R3Si)2NN(SiR3)2 및 (R3Si)NN(SiR3) 중 적어도 하나일 수 있고, 여기서 각각의 R은 독립적으로 수소 또는 메틸, 에틸, 프로필, 부틸, 페닐, 또는 이들의 조합물들과 같은 알킬이다. 적합한 실리콘-질소 전구체의 예들은 트리실릴아민 ((H3Si)3N), (H3Si)2NN(SiH3)2, (H3Si)NN(SiH3), 또는 이들의 유도체들을 포함한다.
컨포멀 막일 수도 있는 컨포멀 층(268)은 막의 두께만큼 개구부(266)의 폭을 감소시킨다. 따라서 컨포멀 층(268)의 두께는 요구되는 폭의 감소로부터 유도될 수 있다. 예를 들어, 개구부(266)의 폭이 500Å인 경우, 두께 50Å의 컨포멀 층의 형성에 의해 그것은 폭 400Å의 리세스로 감소될 수 있다. 이러한 폭의 감소는 현재의 리소그래피 툴들의 능력보다 작은 피처들을 제조하기 위해 유용하다.
컨포멀 층의 일부는 박스(212)에서 제거되고, 도 2a의 방법(200)을 계속한다. 컨포멀 층의 제거는 에칭 공정에 의한 것일 수 있고, 바람직하게는 감소된 폭 리세스의 측벽들로부터 막을 에칭하는 것을 피하기 위해 이방성이다. 이러한 셋팅에서 이방성 에칭을 위해 유용한 예시적인 공정은 반응성 이온 에칭이다. 에칭제가 프로세스 챔버에 제공되고, 이러한 챔버는 컨포멀 층을 생성하는데 이용되는 것과 동일한 챔버이거나 상이한 챔버일 수 있다. 에칭제는 반응성 이온들을 포함하는 가스 혼합물을 형성하기 위한 RF 전력의 인가에 의해 활성화된다. 기판 표면을 향해 반응성 이온들을 가속시키기 위해 전기적 바이어스가 기판에 인가될 수 있다. 감소된 폭 리세스를 관통하는 그러한 이온들은 측벽을 향해 휘기 전에 리세스 내로 깊이 이동할 것이다. 이러한 이온들의 다수는 리세스들(270)의 바닥 부분에 충돌하고, 이에 의해 리세스들(270)의 바닥 부분으로부터 컨포멀 층을 에칭한다. 리세스들(270)을 관통하지 못하는 그러한 이온들은 기판의 필드 영역에 충돌할 것이고, 필드 영역으로부터 컨포멀 층(268)을 에칭할 것이다. 도 2f는 방법(200)의 이러한 단계에서의 기판을 도시한다.
컨포멀 층이 실리콘 질화물 층, 붕소 질화물 층, 또는 실리콘 붕소질화물 층인 실시예에 대해서, 기판을 포함한 프로세스 챔버에 할로겐 함유 전구체를 제공함으로써 반응성 이온들이 형성될 수 있다. 탄소, 황, 및 질소의 다양한 할로겐화물들이 이러한 물질들을 에칭하기 위해 이용될 수 있다. 예들은 CF4, SF6, NF3, 및 CHF3 을 포함한다. 염소 함유 유사한 것들 또한 다소 더 느린 속도들로 이러한 층들을 에칭할 것이다.
일 실시예에서, 예를 들어 에칭제 SF6가 기판이 그 안에 배치된 프로세싱 챔버에 제공될 수 있다. 에칭제는 약 20 sccm 내지 약 1000 sccm, 예를 들어 약 100 sccm 내지 500 sccm, 예를 들어 약 300 sccm의 유속으로 제공될 수 있다. 헬륨, 아르곤, 네온, 또는 크세논과 같은 비-반응성 캐리어 가스가 제공될 수 있다. 기판은 약 50℃ 내지 약 500℃, 예를 들어 약 200℃ 내지 약 400℃, 예를 들어 약 300℃의 온도로 유지될 수 있다. 챔버는 약 1 mTorr 내지 약 10 Torr, 예를 들어, 약 1 Torr 내지 약 5 Torr, 예를 들어 약 2 Torr의 압력으로 유지될 수 있다. 약 200W 내지 약 5000W의 RF 전력이 13.56 MHz의 높은 단일 주파수로, 또는 약 100 kHz 내지 약 600 kHz, 예를 들어 약 400 kHz의 낮은 단일 주파수로, 또는 약 400 kHz의 제 1 주파수와 약 13.56 MHz의 제 2 주파수를 갖는 혼합된 주파수로 인가될 수 있다. RF 전력은 용량성 또는 유도성 결합될 수 있다. 약 100W 내지 약 1000W, 예를 들어 약 500W의 전력 범위로 기판 지지부 또는 가스 분배 플레이트에 전압을 인가함으로써 전기적 바이어스가 기판에 인가될 수 있다. RF 전력은 SF6 분자들로부터 불소 이온들 F-을 해리시키고, 전기적 바이어스는 기판 표면을 향해 이온들을 가속시킨다. 이온들은 필드 영역을 향해 그리고 리세스 안으로 가속된다. 리세스를 관통하는 이온들은 일반적으로 바닥까지 이동하고 리세스의 바닥에서 컨포멀 층을 에칭한다.
대안적인 실시예에서, 리세스들(270)의 바닥 부분은 비-반응성 이온들을 이용하여 에칭될 수 있다. 아르곤, 헬륨, 네온, 또는 크세논과 같은 비활성 가스는 플라즈마로 이온화될 수 있고 기판에 인가된 전압 바이어스에 의해 기판 표면을 향해 가속된다. 이렇게 생성된 에너지가 높은(energetic) 이온들은 기판의 필드 영역 및 감소된 폭 리세스의 바닥 부분에 충돌할 것이고, 높은-에너지 충돌에 의해 기판으로부터 컨포멀 층을 침식(erode)시킬 것이다.
박스(214)에서, 하부 유전체 층(258)은 에칭 마스크로서 감소된 폭 리세스들을 사용하는 공지된 공정들에 의해 에칭된다. 도 2g는 방법(200)의 이러한 단계에서의 기판을 도시한다. 컨포멀 층(268)의 잔존물은 유전체 층(258)을 에칭하는데 이용되는 에칭 화학반응에 의해 천천히 에칭되거나 전혀 에칭되지 않는다. 따라서, 컨포멀 층(268)은 에칭된 개구부의 폭을 규정한다. 이러한 방법은 폭이 50 nm 미만과 같이, 현재의 리소그래피 톨들의 능력보다 훨씬 작은 개구부들을 형성하는데 이용될 수 있다. 전기적 바이어스 하에서 반응성 또는 비-반응성 이온들을 통합하는 방향성 에칭 방법은 컨포멀 층(268)의 잔존물들이 방해받지 않도록 남겨두면서 유전체 층(258)을 에칭하기 위해 유용할 수 있다.
패턴 전사 층(260)은 박스(216)에서 제거된다. 이것은 층(160)의 조성을 가지는 층들을 제거하도록 적응된 임의의 공정을 통해 성취될 수 있다. 패턴 전사 층(260)이 비정질 탄소 층과 같은 탄소 함유 층인 예시적인 실시예에서, 패턴 전사 층(260)은 산화에 의해 제거될 수 있다. 바람직한 산화 방법은 산소 플라즈마를 이용하여 층을 어택(attack)하는 것이다. 이러한 방법은 그것이 급속도로 탄소 층들을 제거하기 때문에 바람직하다. 그러나 열적 산화와 같은 다른 산화 방법들이 이용될 수 있다.
패턴 전사 층(260)의 제거에 뒤이어, 컨포멀 층(268)의 임의의 잔존 흔적이 박스(218)에서 제거된다. 도 2h는 방법(200)의 이러한 스테이지에서의 기판을 도시한다. 컨포멀 층(268)의 제거는 컨포멀 층(268)의 조성을 갖는 층들을 제거하도록 적응된 임의의 공정을 이용하여 성취될 수 있다. 컨포멀 층(268)이 붕소 및 질소 함유 층인 예시적인 실시예에서, 당해 기술분야에서 공지된 SPM(sulfuric peroxide mixture)과 같은 산화 용액일 수 있는 수용액을 이용하여 컨포멀 층(268)은 간편하게 제거될 수 있다. 이러한 성질의 린스(rinse)는 산화물-기반 유전체를 에칭하지 않을 것이다. 실리콘 및 질소 함유 층들은 플루오르화 수소 또는 인산 용액과 같은 산성 용액을 이용하여 제거될 수 있다.
본 발명의 실시예들은 또한 기판의 필드 영역에 감소된 CD를 갖는 비아를 형성하는 방법을 제공한다. 도 3a는 본 발명의 또 다른 실시예에 따른 공정을 도시하는 흐름도이다. 도 3b-3d는 도 3a의 공정의 다양한 단계들에서의 기판에 대한 개략도들이다. 박스(302)에서, 비아는 기판의 층 안으로 에칭된다. 층은 산화물 또는 질화물 층과 같은 유전체 층일 수 있다. 비아는 기판들에서 비아들을 에칭하기 위한 몇몇 공지된 공정들 중 임의의 것에 의해 에칭될 것이고, 정확한 공정은 에칭될 층의 조성에 달려있다. 도 3b는 이렇게 에칭된 기판(350)을 도시한다. 하부 층(352)은 그 위에 부가된 유전체 층(254)을 가지고, 비아(356)는 층(354) 안으로 에칭되었다.
컨포멀 층이 박스(304)에서 기판 위에 형성된다. 도 1a 내지 도 2h와 관련하여 위에서 기술된 것들과 유사한 공정에서, 컨포멀 층은 약 80% 내지 약 120%의 단차 피복성을 갖는 비아 하부, 측벽들, 필드 영역을 커버한다. 위에서-언급된 공정들 중 임의의 것들이 컨포멀 층을 증착하는데 이용될 수 있다. 이러한 실시예에서, 컨포멀 층은 에칭된 유전체 층의 그것과 유사한 조성을 가질 것이다. 도 3a-3d에 의해 기술되는 실시예는 컨포멀 층이 마무리된 소자의 일부로서 잔존하는 것을 예기한다. 따라서, 몇몇 실시예들에서 컨포멀 층은 일반적으로 유전체 층의 그것과 유사한 유전 상수를 가질 것이다.
도 3c는 컨포멀 층(358)이 그 위에 형성된 기판을 도시한다. 컨포멀 층(358)은 감소된 CD 비아(360)를 형성하기 위해 비아(356)의 폭을 감소시킨다. 도 1a 내지 도 2h와 관련하여 위에서 기술된 것처럼, 비아(256)의 폭은 컨포멀 층(358)의 두께의 2배 만큼 감소된다.
일 실시예에서, 컨포멀 층은 산화물 층일 수 있다. 실리콘 산화물의 컨포멀 층은 로우-k 탄소 함유 유전체 층과 같은 산화물 유전체 층 위에, 플라즈마를 이용하여 또는 플라즈마를 이용하지 않고, CVD 또는 ALD 공정에 의해 형성될 수 있다. 유전체 층은 부가적으로 다공성일 수 있다. 컨포멀 산화물 층은 소자의 전기적 특성들에 악영향을 미치지 않고 소자 구조의 일부를 남겨 두도록 충분히 낮은 유전 상수 및 두께를 가진다. 몇몇 실시예들에서, 컨포멀 층은 산소 대 실리콘의 화학량론적 비율보다 크거나 또는 이보다 작은 비율을 가질 수 있다. 따라서 컨포멀 층은 약 1.8 내지 약 2.2 범위의 산소 대 실리콘 비율을 가질 수 있다.
다른 실시예들에서, 컨포멀 층은 질소 함유 층일 수 있다. 실리콘 막들 내의 질소 함유는 이들의 강도(hardness)를 증가시키고 배리어 특성들을 부가할 수 있기 때문에 몇몇 실시예들에서 질소를 포함시키는 것이 유용할 수 있다. 따라서 컨포멀 층은 몇몇 실시예들에서 실리콘 질화물 층 또는 실리콘 산질화물 층일 수 있다. 또한 몇몇 실시예들에서, 컨포멀 층은 완전히(fully) 질화된 실리콘 질화물 층일 수 있거나, 화학량론적 비율보다 작은 질소 함유량을 가질 수 있다. 예를 들어, 방법(300)에서 이용되는 실리콘 질화물 컨포멀 층 내의 질소 대 실리콘 비율은 약 0.7 내지 약 1.5일 수 있다.
컨포멀 층의 부분들은 박스(306)에서 제거되어 유전체 층(354)의 노출된 필드 영역, 감소된 CD 비아(360)의 노출된 바닥 부분, 및 감소된 CD 비아(360)의 측벽들을 커버하는 컨포멀 층(358)의 잔존물을 남긴다. 컨포멀 층의 요구되는 부분들의 제거는 컨포멀 층의 조성에 대해 맞추어진(tailored) 이방성 에칭 공정을 통해 성취될 수 있다. 컨포멀 층이 산화물 또는 질화물 층인 실시예에서, 본원의 위에서 기술된 것처럼 전기적 바이어스 하에서의 불소 이온 방향성 에칭은 기판(350)의 수평 표면들을 커버하는 컨포멀 층의 부분들을 선택적으로 에칭할 것이다.
본 발명의 실시예들은 기판의 필드 영역에 비아를 형성하는 또 다른 방법을 제공한다. 도 4a는 본 발명의 또 다른 실시예에 따른 방법(400)을 도시하는 흐름도이다. 도 4b-4g는 도 4a의 공정의 다양한 스테이지들에서의 기판에 대한 개략도들이다. 에칭될 층을 가진 기판이 프로세싱 챔버에 제공된다. 박스(402)에서, 패턴 전사 층이 기판의 상부 표면에 부가된다. 도 4b는 베이스 층(452), 에칭 층(454), 및 패턴 전사 층(456)을 가진 기판(450)을 도시한다. 패턴 전사 층은 층(454)을 에칭하는데 이용되는 에칭 화학반응에 저항성이 있는 임의의 조성을 가질 수 있다. 도 2a-2h와 관련하여 위에서 기술된 것처럼, 통상 사용되는 패턴 전사 층은 탄화수소 전구체들로부터 PECVD에 의해 형성되는 비정질 탄소이다.
본원의 위에서 기술된 것과 실질적으로 유사한 포토레지스트가 박스(404)에서 기판 위에 부가되고 박스(406)에서 패터닝된다. 도 4c는 방법(400)의 이러한 스테이지에서의 기판(450)을 도시한다. 패턴 전사 층(456)은 패터닝된 포토레지스트(458)에 의해 커버되고, 포토레지스트(458)에 형성된 비아(460)는 아래에서 패턴 전사 층(456)을 노출시킨다.
패턴 전사 층(456) 안으로 연장된 비아(460)를 도시하는 도 4d에서 도시된 것처럼, 패턴은 박스(408)에서 패턴 전사 층으로 전사된다. 패턴이 전사되는 공정은 비정질 탄소 패턴 전사 층의 경우 애싱 또는 산화 에칭과 같이, 본원의 위에서 기술된 것들 중 임의의 것일 수 있다.
그 다음 패턴은 도 4e에 의해 도시된 것처럼 박스(410)에서 기판으로 전사된다. 패턴 전사 층(456)은 에칭 층(454) 내로 비아(460)를 연장시키기 위한 에칭 마스크로서 이용된다. 탄소 층들은 본원의 위에서 기술된 공정들에 의해 제거되었다.
컨포멀 층은 본원에서 기술된 것들과 실질적으로 유사한 방식으로 박스(412)에서 기판(450)에 부가된다. 도 4f는 부가된 컨포멀 층(462)을 갖는 기판(450)을 도시한다. 컨포멀 층(462)은 감소된 CD 비아(464)를 형성하기 위해 비아(460)의 폭을 감소시킨다. 이러한 실시예에서, 컨포멀 층은 바람직하게는 에칭 층(454)과 상용성(compatible)이 있어, 그것은 갭 충진 이전에 비아(460)로부터 제거될 필요가 없다. 따라서 컨포멀 층은 산화물 또는 질화물 물질과 같은 상용성 유전체일 수 있고, 본원에서 기술된 방법들에 의해 증착될 수 있다.
컨포멀 층(462)의 부분들은 박스(414)에서 방향성 또는 이방성 에칭에 의해 제거된다. 도 4g는 컨포멀 층(462)이 감소된 CD 비아(464)의 바닥 부분으로부터 제거되지만 감소된 폭을 보존하기 위해 측벽들을 따라 잔존하는, 결과적인 구조를 도시한다.
몇몇 실시예들에서, 패턴 전사 층은 금속 층 또는 금속 질화물 층일 수 있다. 금속 또는 금속 질화물 층은 에칭된 피처들의 매우 정확한 배열을 요구하는 다마신 통합 공정들에서 에칭 마스크로서 빈번히 사용된다. 본원에서 기술된 것들과 같은 산화물 또는 질화물을 포함하는 컨포멀 층은 이러한 실시예들에서 CD를 감소시키기 위해 유용하다. 금속 하드마스크는 에칭되어 패턴을 형성하고, 본원의 위에서 기술된 것처럼 그 위에 컨포멀 산화물 또는 질화물 층이 형성되며, 패턴 리세스의 하부를 커버하는 부분이 제거되고, 감소된 CD 에칭이 완료된다. 컨포멀 층은 그 후 하드마스크 층의 제거와 동일한 스테이지에서 또는 상이한 스테이지에서 제거될 수 있고, 그 후 갭 충진이 진행될 수 있다.
본 발명의 몇몇 실시예들은 기판 상에 형성된 유전체 층을 패터닝하는 방법을 제공한다. 도 5a는 본 발명의 또 다른 실시예에 따른 방법(500)을 도시하는 흐름도이다. 도 5b-5h는 도 5a의 방법의 다양한 스테이지들에서의 기판에 대한 개략도들이다. 에칭될 기판은 프로세싱 챔버 내에 배치되고, 그 안에 형성된 패턴을 갖는 패턴 전사 층은 단계(502)에서 기판 상에 증착된다. 이것은 위에서 기술된 것처럼 포토레지스트 층을 증착하고, 패터닝하며, 패턴 전사 층으로 패턴을 전사함으로써 성취될 수 있다. 도 5b는 베이스 층(552), 에칭될 유전체 층(554), 및 패턴 리세스(558)가 그 안에 형성되는 패턴 전사 층(556)을 가지는, 공정의 이러한 스테이지에서의 기판(550)을 도시한다.
컨포멀 층이 박스(504)에서 기판 위에 형성된다. 컨포멀 층은 본원에서 기술된 방법들 중 임의의 것들을 이용하여 형성될 수 있고 본원의 위에서 기술된 컨포멀 층들과 유사한 조성을 가질 수 있다. 컨포멀 층은 패턴 리세스(558)의 폭을 감소시키도록 선택된 두께로 형성될 것이다. 도 5c는 컨포멀 층(560)이 그 위에 형성되어 결과적으로 제 1 감소된 CD 패턴 리세스(562)를 갖는 기판(550)을 도시한다.
컨포멀 층은 박스(506)에서 감소된 CD 패턴 리세스의 바닥 부분으로부터 제거된다. 도 5d는 컨포멀 층(560)이 감소된 CD 패턴 리세스(562)의 바닥 부분으로부터 제거되는 기판(550)을 도시한다. 본원의 위에서 논의된 것처럼 컨포멀 층은, 에칭을 위해 아래에서 유전체 층(554)을 노출시키기 위해, 바이어스 하에서 반응성 또는 비-반응성 이온 에칭과 같은 임의의 이방성 수단에 의해 제거될 수 있다.
감소된 CD 패턴은 공지된 에칭 공정들을 통해 박스(508)에서 유전체 층으로 전사된다. 도 5e는 유전체 층(554) 안으로 연장된, 감소된 CD 패턴 리세스(562)를 갖는 기판을 도시한다. 패턴 전사 층(556) 및 컨포멀 층(560)은 그 후 박스(510)에서 제거되어 도 5f에 도시된 것처럼 패터닝된 유전체 층(554)을 남겨 놓는다. 유전체 층(554)에 형성된, 감소된 CD 패턴 리세스(562)는 협소한 리세스일 수 있다.
CD의 추가적인 감소는 박스(512)에서 기판에 제 2 컨포멀 층을 부가함으로써 성취될 수 있다. 위에서 논의되고 도 5g에서 도시된 것처럼, 제 2 컨포멀 층(564)은 유전체 층(554)의 필드 영역, 감소된 CD 패턴 리세스(562)의 측벽들 및 바닥 부분을 커버한다. CD는 컨포멀 층의 두께에 의해 더 감소되고, 결과적으로 감소된 CD 비아(566)가 된다. 위에서 논의된 것처럼, 에칭 이후 CD를 감소시키는데 이용되는 컨포멀 층은 바람직하게는 유전체 층(554)과 상용성이 있는 물질로부터 형성될 것이고, 낮은 유전 상수를 갖는 산화물 또는 질화물 층일 수 있다.
제 2 컨포멀 층(564)은 도 5h에 도시된 것처럼, 박스(514)에서 감소된 CD 비아(566)의 바닥 부분으로부터 제거된다. 도 3a-3d와 관련하여 위에서 기술된 것처럼, 감소된 CD 비아(566)의 측벽들 상에 증착된 제 2 컨포멀 층이 완성된 소자에서 유전체 층(554)의 일부로서 잔존할 것임이 예상된다. 제 2 컨포멀 층(564)이 유전체 층(554)와 상용성이 있기 때문에, 소자 내에서의 적절한 기능에 일반적으로 적응가능한 전기적 특성들을 가진다. 따라서 컨포멀 층들의 부가에 의한 CD 감소는 에칭 이전 그리고 에칭 이후 양자 모두에 적용될 수 있다.
상기 내용은 본 발명의 실시예들로 지향되지만, 본 발명의 다른 실시예들 및 추가적인 실시예들이 본원의 기본적인 범위를 벗어나지 않고 고안될 수 있고, 본원의 범위는 뒤따르는 청구항들에 의해 결정된다.

Claims (15)

  1. 필드 영역을 가진 기판에 형성되는 측벽들 및 바닥 부분을 갖는 리세스의 임계 치수(critical dimension)를 감소시키는 방법으로서,
    상기 필드 영역, 측벽들, 및 바닥 부분 위에 컨포멀(conformal) 층을 부가하는 단계;
    상기 기판을 노출시키기 위해 방향성 에칭 공정에 의해 상기 바닥 부분으로부터 상기 컨포멀 층을 제거하는 단계;
    상기 바닥 부분에서 상기 노출된 기판을 에칭하는 단계; 및
    습식 에칭 공정에 의해 상기 컨포멀 층을 제거하는 단계
    를 포함하는, 필드 영역을 가진 기판에 형성되는 측벽들 및 바닥 부분을 갖는 리세스의 임계 치수를 감소시키는 방법.
  2. 제 1 항에 있어서,
    상기 컨포멀 층은 배리어 층인,
    필드 영역을 가진 기판에 형성되는 측벽들 및 바닥 부분을 갖는 리세스의 임계 치수를 감소시키는 방법.
  3. 제 1 항에 있어서,
    상기 리세스는 상기 기판의 패턴 전사 층을 패터닝함으로써 형성되는,
    필드 영역을 가진 기판에 형성되는 측벽들 및 바닥 부분을 갖는 리세스의 임계 치수를 감소시키는 방법.
  4. 제 1 항에 있어서,
    상기 방향성 에칭 공정은 또한 상기 필드 영역으로부터 상기 컨포멀 층을 제거하는,
    필드 영역을 가진 기판에 형성되는 측벽들 및 바닥 부분을 갖는 리세스의 임계 치수를 감소시키는 방법.
  5. 제 1 항에 있어서,
    상기 컨포멀 층은 질화물 층인,
    필드 영역을 가진 기판에 형성되는 측벽들 및 바닥 부분을 갖는 리세스의 임계 치수를 감소시키는 방법.
  6. 제 1 항에 있어서,
    상기 컨포멀 층은 PECVD 공정에 의해 증착되는,
    필드 영역을 가진 기판에 형성되는 측벽들 및 바닥 부분을 갖는 리세스의 임계 치수를 감소시키는 방법.
  7. 제 1 항에 있어서,
    상기 컨포멀 층은 상기 기판을 에칭하도록 선택되는 에칭제들에 노출될 때 낮은 에칭률을 갖는 물질을 포함하는,
    필드 영역을 가진 기판에 형성되는 측벽들 및 바닥 부분을 갖는 리세스의 임계 치수를 감소시키는 방법.
  8. 제 1 항에 있어서,
    습식 에칭에 공정에 의해 상기 컨포멀 층을 제거하는 단계는 수용액에 상기 컨포멀 층을 노출시키는 단계를 포함하는,
    필드 영역을 가진 기판에 형성되는 측벽들 및 바닥 부분을 갖는 리세스의 임계 치수를 감소시키는 방법.
  9. 제 1 항에 있어서,
    상기 방향성 에칭 공정은 에칭제 가스로부터 플라즈마를 형성하는 단계 및 상기 기판에 전기적 바이어스를 인가하는 단계를 포함하는,
    필드 영역을 가진 기판에 형성되는 측벽들 및 바닥 부분을 갖는 리세스의 임계 치수를 감소시키는 방법.
  10. 기판의 필드 영역에 비아를 형성하는 방법으로서,
    측벽들 및 바닥 부분을 갖는 리세스를 형성하기 위해 상기 기판의 표면 상에 형성된 층을 패터닝하는 단계;
    상기 층 위에 컨포멀 막을 부가함으로써 상기 리세스의 폭을 감소시키는 단계;
    상기 기판의 일부를 노출시키기 위해 상기 리세스의 상기 바닥 부분으로부터 상기 컨포멀 막을 제거함으로써 감소된 임계 치수 영역을 형성하는 단계; 및
    상기 비아를 형성하기 위해 상기 감소된 임계 치수 영역을 에칭하는 단계
    를 포함하는, 기판의 필드 영역에 비아를 형성하는 방법.
  11. 제 10 항에 있어서,
    상기 컨포멀 막을 제거하는 단계는 에칭제 가스의 플라즈마에 상기 컨포멀 막을 노출시키는 단계 및 상기 기판에 전기적 바이어스를 인가하는 단계를 포함하는,
    기판의 필드 영역에 비아를 형성하는 방법.
  12. 제 10 항에 있어서,
    상기 컨포멀 막을 제거하는 단계는 상기 컨포멀 막을 수용액에 노출시키는 단계를 포함하는,
    기판의 필드 영역에 비아를 형성하는 방법.
  13. 기판 상에 형성된 유전체 층을 패터닝하는 방법으로서,
    상기 유전체 층 위에 패턴 전사 층을 형성하는 단계;
    바닥 부분을 갖는 리세스를 형성하기 위해 포토레지스트를 부가하고, 상기 포토레지스트를 패터닝하며, 상기 패턴 전사 층 안으로 패턴을 에칭함으로써 상기 패턴 전사 층을 패터닝하는 단계;
    상기 패턴 전사 층 위에 제 1 컨포멀 층을 증착하는 단계;
    상기 유전체 층을 노출시키기 위해 상기 리세스의 상기 바닥 부분으로부터 상기 제 1 컨포멀 층을 제거하는 단계;
    협소한 리세스를 형성하기 위해 상기 유전체 층의 노출된 부분을 에칭하는 단계
    상기 패턴 전사 층 및 상기 컨포멀 층을 제거하는 단계;
    상기 기판 위에 제 2 컨포멀 층을 증착하는 단계; 및
    상기 협소한 리세스의 상기 바닥 부분으로부터 상기 제 2 컨포멀 층을 제거하는 단계
    를 포함하는, 기판 상에 형성된 유전체 층을 패터닝하는 방법.
  14. 제 13 항에 있어서,
    상기 제 1 컨포멀 층은 질소 함유 층인,
    기판 상에 형성된 유전체 층을 패터닝하는 방법.
  15. 제 14 항에 있어서,
    상기 제 2 컨포멀 층은 산소 함유 층인,
    기판 상에 형성된 유전체 층을 패터닝하는 방법.
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