KR20080033845A - 적층된 박막 트랜지스터 비휘발성 메모리 소자 및 그것을제조하기 위한 방법 - Google Patents

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Abstract

적층된 비휘발성 메모리 소자는 서로의 상부에 적층된 복수개의 비트라인 및 워드라인 층들을 포함한다. 비트라인 층들은 소자 제조를 효율적이고 비용 효율이 높게 하는 향상된 공정 기술들을 사용하여 형성될 수 있는 복수개의 비트라인들을 포함한다. 이 소자는 NAND 동작을 위해 구성될 수 있다.
비휘발성 메모리 소자, 적층, 비트라인, 워드라인, NAND, NOR

Description

적층된 박막 트랜지스터 비휘발성 메모리 소자 및 그것을 제조하기 위한 방법{A STACKED THIN FILM TRANSISTOR, NON-VOLATILE MEMORY DEVICES AND METHODS FOR FABRICATING THE SAME}
본 발명의 특징들, 측면들 및 실시예들이 다음의 첨부된 도면들과 함께 설명된다.
도 1은 종래의 질화물 롬(read-only memory) 구조를 예시하는 도면이다.
도 2는 일 실시예에 따른 적층된 질화물 롬 구조를 예시하는 도면이다.
도 3~17은 일 실시예에 따른 도 2의 적층된 질화물 롬을 제조하기 위한 단계들의 구체적인 진행을 예시하는 도면들이다.
도 18a~18h는 도 2의 소자에 포함될 수 있는 트래핑(trapping) 구조에 대한 다양한 실시예들을 예시하는 도면들이다.
도 19a 및 19b는 도 18c의 트래핑 구조에 대한 밴드 다이어그램들이다.
도 20은 일 실시예에 따른 적층된 비휘발성 메모리 구조의 또 다른 예를 예시하는 도면이다.
도 21~31은 일 실시예에 따른 도 24의 소자를 제조하기 위한 구체적인 공정을 포함하는 공정 단계들을 예시하는 도면들이다.
여기에 설명된 본 발명의 실시예들은 박막 트랜지스터(thin film transistor) 비휘발성(non-volatile) 메모리 소자들을 제조하기 위한 방법들에 관한 것으로, 더욱 상세하게는 메모리 셀들의 다중 층들을 포함하는 박막 트랜지스터, 비휘발성 메모리 소자들을 제조하기 위한 방법들에 관한 것이다.
비휘발성 메모리 소자들은 더욱더 많은 제품들에서 사용처를 발견하고 있다. 예를 들면, 플래시 기반 메모리 소자들이 MP3 플레이어, 디지탈 카메라에서, 컴퓨터 파일에 대한 저장 소자 등으로서 사용되고 있다. 이들 사용처가 증가함에 따라, 더 큰 메모리가 더 작은 패키지 내에 실장될 것이 요구되고 있다. 이는 고집적 메모리의 제조를 필요로 한다. 따라서, 종래의 비휘발성 메모리 소자들의 집적도를 증가시키는 방향으로 연구 및 개발이 진행되어 왔다.
비휘발성 메모리 소자의 집적도를 증가시키기 위한 하나의 시도는 적층된 메모리 소자, 즉 메모리 셀들의 층들이 서로의 상부에 적층된 소자를 만드는 것이다. 불행하게도, 적층된 메모리 소자의 특정 유형들을 창출하기 위한 노력은 최근까지 거의 없었다. 예를 들면, 적층된 질화물 롬(read-only memory) 설계는 거의 없다. 이는 부분적으로 적층된 메모리 소자들이 최근의 제조 공정들과 반드시 호환가능한 것은 아니기 때문인데, 이는 적층된 메모리 소자의 제조를 비효율적이고 고비용으로 만들 수 있다.
종래의 비휘발성 메모리 소자의 집적도를 증가시키기 위한 다른 시도들이 있 다; 그러나, 이들 시도는 모든 응용품들의 요구 사항들에 초점을 맞추는 것은 아니다. 따라서, 종래의 비휘발성 메모리 소자의 집적도를 증가시키기 위한 더 많은 또는 다른 시도들이 여전히 요구되고 있다.
비휘발성 메모리 소자의 하나의 특정 유형은 질화물 롬 소자이다. 도 1은 종래의 질화물 롬 구조(150)를 예시하는 도면이다. 도시된 바와 같이, 질화물 롬(150)은 실리콘 기판(152) 상에 제조된다. 실리콘 기판은 P형 실리콘 기판 또는 N형 실리콘 기판일 수 있다; 그러나, 다양한 설계상의 이유들 때문에 P형 실리콘 기판들이 종종 선호된다. 소스/드레인 영역들(154, 156)이 기판(152) 내에 임플란트될 수 있다. 그 후, 트래핑(trapping) 구조(158)가 소스/드레인 영역들(154, 156) 사이에서 기판(152) 상에 형성된다. 그 후, 제어 게이트(160)가 트래핑 구조(158) 상부에 형성된다.
소스/드레인 영역들(154, 156)은 기판(152)과 반대형이 되도록 도핑된 실리콘 영역들이다. 예를 들면, P형 실리콘 기판(152)이 사용될 때, N형 소스/드레인 영역들(154, 156)이 그 내부에 임플란트될 수 있다.
전하 트래핑 구조(158)는 질화물 트래핑층 뿐만 아니라 상기 트래핑층과 기판(152) 내의 채널(166) 사이에 분리 산화물층을 포함한다. 다른 실시예들에 있어서, 트래핑 구조(158)는 산화물층, 더 자세하게는 실리콘 산화물(SiO2)층과 같은 두개의 분리층들 또는 유전층들 사이에 샌드위치된 질화물 트래핑층을 포함한다. 이러한 구성이 종종 산화물-질화물-산화물(Oxide-Nitride-Oxide; ONO) 트래핑 구조로 불린다.
전하가 소스/드레인 영역들(154, 156)에 인접한 트래핑 구조(158) 내에 축적되고 한정될 수 있으며, 효과적으로 두개의 분리되고 독립적인 전하들(162, 164)이 저장될 수 있다. 각 전하(162, 164)는 트랩된 전자들의 포켓(pocket)의 유무에 의해 표현되는 프로그램되거나 소거된 두개의 상태 중 하나로 유지될 수 있다. 이는 다층 셀 기술과 관련된 복잡성 없이 2 비트의 정보 저장을 가능하게 한다.
질화물 롬셀(150)에서 각 저장 영역은 다른 저장 영역과 독립적으로 프로그램될 수 있다. 질화물 롬셀은 음으로 대전된 전자들이 상기 셀의 일 단부에 가까운 트래핑 구조(158)의 질화물층으로 주입되도록 하는 전압을 인가함으로써 프로그램된다. 소거는 프로그램 동안 상기 질화물층 내에 미리 저장된 전자들을 상쇄할 수 있는 질화물층으로 홀들이 주입되도록 하는 전압을 인가함으로써 수행된다.
질화물 롬 소자는 도 1에 예시된 셀과 같은 메모리 셀들의 어레이들을 제조함으로써 형성된다. 어레이들은 워드 및 비트 라인들을 통해 셀들을 서로 연결함으로써 형성된다. 비트 라인들은 종종 폴리실리콘(polysilicon) 라인들이고, 워드 라인들은 폴리실리콘 또는 금속일 수 있다.
도 1에 예시된 소자와 같은 질화물 롬 소자들이 셀당 다중 비트들을 저장하도록 구성될 수 있으며, 롬 소자들의 집적도는 적층된 구조를 이용함으로써 증가될 수 있다. 불행하게도, 질화물 롬 소자들의 적층은 거의 수행되지 않고 있으며, 그것이 수행될 때, 공정이 비효율적일 수 있고 따라서 비용이 더 많이 들 수 있다.
본 발명이 이루고자 하는 기술적 과제는 효율적이고 비용 효율이 높은 적층된 비휘발성 메모리 소자 및 그것을 제조하는 방법을 제공하는 것이다.
적층된 비휘발성 메모리 소자를 제조하기 위한 방법이 개시된다. 개시된 방법은 적층된 소자를 제조하기 위해 효율적인 공정 기술을 이용한다. 따라서, 여기에 설명된 실시예들은 다양한 레벨의 적층을 달성하도록 설계될 수 있다.
일 측면에 있어서, 적층된 질화물 롬이 여기에 설명된 방법을 이용하여 제조될 수 있다.
또 다른 측면에 있어서, 상기 적층된 질화물 롬 소자는 실리콘 온 인슐레이터(SOI) 공정 기술을 사용하여 제조된 박막 트랜지스터들(TFTs)을 포함할 수 있다.
또 다른 측면에 있어서, 상기 적층된 비휘발성 메모리 소자에 포함된 트래핑 층은, 굳이 몇 가지만 대자면, SONOS, BE-SONOS, SONS, 고유전(Hi-K) 재료와 같은, 복수개의 구조들 중 하나를 포함할 수 있다.
또 다른 측면에 있어서, 여기에 설명된 방법을 이용하여 제조된 적층 메모리 소자는 NAND 동작을 위해 구성될 수 있다.
본 발명의 이들 및 다른 특징들, 측면들 및 실시예들이 아래에서 설명된다.
아래에 등장하는 치수, 측정치, 범위, 테스트 결과, 수치 데이터 등은 어떠한 것이든 속성상 근사치이고 달리 언급되지 않는 한 오차 없는 정확한 데이터로 의도되지 않는다. 연관된 근사치의 속성은 데이터, 정황 및 논의되고 있는 특정 실시예들 또는 구현예들에 의존할 것이다.
도 2는 일 실시예에 따른 구체적인 적층된 TFT 질화물 롬(100)을 예시하는 도면이다. 도 2의 예에 있어서, 적층된 질화물 롬(100)은 절연층(102) 상부에 제조된다. 따라서, 소자(100)는 SOI 공정 기술을 이용하여 제조된다. 예를 들면, 소자(100)는 박막 트랜지스터(TFT) 공정 기술을 이용하여 제조될 수 있다. TFT는 절연층 상에 금속성 콘택들을 위한 박막들, 반도체 활성층(active layer) 및 유전층을 증착함으로써 만들어지는 전계 효과 트랜지스터의 특별한 종류이다. TFT의 채널 영역은 흔히 유리(glass)인 기판 상에 증착된 박막이다.
연속되는 비트라인층들과 워드라인층들이 절연층(102) 상에 제조될 수 있다. 예컨대, 도 2에서 제1 비트라인층(110)이 절연층(102) 상에 제조된다. 제1 워드라인층(120)이 그 후 제1 비트라인층(110)의 상부에 제조된다. 제2 비트라인층(130)이 그 후 제1 워드라인층(120) 상부에 제조된다. 최종적으로, 제2 워드라인층(140)이 제2 비트라인층(130) 상부에 제조된다.
더 많은 비트라인 및 워드라인 층들이 도 1에 예시된 층들의 상부에 연속적으로 제조될 수 있다. 따라서, 두개의 비트라인층들 및 두개의 워드라인층들은 단지 편의상 도시된 것이고, 여기에 설명된 방법은 특정 개수의 비트라인층들 및/또는 워드라인층들에 제한되는 것으로 보아서는 안 된다. 각 비트라인층(110, 130)은 절연 영역들(106)에 의해 분리된 복수개의 비트라인들(104)을 포함한다. 각 워드라인층(120, 140)은 트래핑 층들(103, 107) 사이에 샌드위치된 워드라인 도전체(105)를 포함한다.
도 2에 예시된 적층 구성을 이용함으로써, 더 큰 메모리 집적도가 달성될 수 있다. 더욱이, 아래에 설명되는 바와 같이, 효율적인 공정 기술이 구조(100)를 제조하기 위해 사용될 수 있다.
도 3~17은 일 실시예에 따른 구조(100)를 제조하기 위한 구체적인 일련의 단계들을 예시하는 도면들이다. 도 3에 예시된 바와 같이, 반도체층(204)이 절연층(202) 상에 형성될 수 있다. 특정 실시예들에 있어서, 예컨대, 절연층(202)은 산화물 재료를 포함할 수 있다. 반도체층(204)은 실리콘(Si), 게르마늄(Ge) 또는 실리콘게르마늄(SiGe)과 같은 P형 반도체 재료를 포함할 수 있다. 예컨대, 층(204)은 절연층(202) 상에 증착된 박막 폴리실리콘(polysilicon)을 포함하는 것이 바람직하다. 다른 실시예들에 있어서는, 반도체층(204)이 N형 반도체 재료를 포함할 수 있음이 이해될 것이다. 그 후, 캡층(206)이 반도체층(204) 상부에 형성될 수 있다. 특정 실시예들에 있어서, 예를 들면, 캡층(206)은 실리콘 질화물(SiN) 재료를 포함할 수 있다.
도 4에 예시된 바와 같이, 통상의 포토리소그래피 기술이 층들(204, 206)을 패터닝 및 식각하기 위해 사용될 수 있다. 도 5는 이 시점에서 제조된 소자를 구성하는 층들의 평면도를 예시한다. 도 4는 선 AA'를 따라 취해진 도 5의 단면도이다. 따라서, 도 5에서 볼 수 있는 바와 같이, 층(206, 204)은 상부에서 하부로 절연층(202)을 가로지르는 영역들(205)로 패터닝되고 식각된 것이다. 아래에서 설명되는 바와 같이, 영역들(205)은 도 2에 도시된 제1 비트라인층(110)의 비트라인들을 형성할 것이다.
도 6을 참조하면, 그 후 유전층(209)이 예시된 바와 같이 절연층(202) 상부 에 형성될 수 있다. 유전층(209)은 예컨대 실리콘 산화물(SiO2)층일 수 있고 고밀도 플라즈마(High Density Plasma; HDP) 화학 기상 증착법(CVD)을 사용하여 형성될 수 있다. 도 7을 참조하면, 유전층(209)의 일부가 제거되어 캡층(206)의 잔류 부분들 및 반도체층(204)의 잔류 부분들을 노출시킨다. 예를 들면, 통상의 습식 식각, 즉 등방성 식각 공정이 유전층(209)의 일부를 제거하기 위해 사용될 수 있다. 유전층(209)의 적정량을 제거하는 것은 유전층(209)과 캡층(206) 사이에 높은 식각 선택비를 가짐으로써 달성될 수 있다. 상기 식각 공정은 반도체층(204)의 잔류 부분들 사이의 유전 영역들(212) 뿐만 아니라 캡층(206) 상부에 유전 영역들(210)을 생성한다.
도 8은 이 시점까지 제조된 층들의 평면도를 예시하는 도면이다. 도 7은 선 AA'를 따라 취해진 층들의 단면도이다. 따라서, 도 8에서 볼 수 있는 바와 같이, 유전 영역들(212)은 이제 영역들(205) 사이에 잔존한다. 유전 영역들(210)은 캡층(206)의 일부를 덮는 것으로 예시되어 있다.
도 9를 참조하면, 캡층(206)의 잔류 부분들이 제거될 수 있으며, 이 공정에서 유전층(209)의 영역들(210)이 제거된다. 예를 들면, 고온 인산(hot phosphoric acid)이 캡층(206)의 잔류부분들을 제거하기 위해 사용될 수 있다. 유전층(209)의 영역들(210)은, 유전 영역들(212)과 분리되어 있기 때문에, 캡층(206)의 잔류 부분들을 제거하는 동안 자동적으로 제거될 것이다.
도 6~9에 예시된 공정은 본 출원의 양도인에게 공여되고 2002년 4월 30일에 등록된 미국 특허 번호 제6,380,068호에 "플래시 메모리 소자를 평탄화하기 위한 방법"(Method for Planarizing a Flash Memory Device)이라는 제목으로 개시되어 있으며, 이것은 완전히 언급된 것처럼 참고문헌으로써 여기에 포함된다. 도 6~9에 설명된 공정은 도 9에 예시된 잔류 표면들의 효율적인 평탄화를 낳는다. 따라서, 여기에 설명된 제조 공정들은 더 새로운 효율적인 공정 기술들과 호환가능하다. 이는 적층된 비휘발성 메모리 소자를 효율적이고 비용 효율이 높게 만든다.
도 10은 지금까지 형성된 층들의 평면도이다. 도 9는 도 10에 예시된 층들의 선 AA'를 따라 취해진 단면도이다. 따라서, 절연층(202)은 이제 교번하는 산화물 영역들(212)과 반도체 재료(204)의 잔류부분들로 형성된 비트라인들(205)에 의해 덮여 있다.
도 11에 예시된 바와 같이, 그 후, 트래핑 구조(216)가 반도체층(204)의 잔류 부분들 및 절연 영역들(212) 상부에 형성될 수 있다. 그 후, 워드라인 도전층(218)이 트래핑 구조(216) 상부에 형성될 수 있다. SiN층(도시하지 않음)이 그 후 층(218) 상부에 형성될 수 있다. 그 후, 상기 SiN층(도시하지 않음) 및 층들(218, 216)이 통상의 포토리소그래피 기술을 이용하여 패터닝되고 식각될 수 있다. 상기 식각은 HDP 산화물 영역(212)이 상기 식각 공정에 대한 정지막으로 작용하도록 수행될 수 있다. 그 후, 또 다른 HDP 산화물층이 상기 SiN층(도시하지 않음)을 포함하는 식각된 층들 상부에 형성될 수 있다. 그 후, 도 6~9에 예시된 것과 유사한 방식으로, 상기 HDP 층이 부분적으로 식각되고 상기 HDP 산화물층의 일부가 상기 SiN층(도시하지 않음)의 잔류부분과 함께 제거되어 도 12에 예시된 워드라인 들(219)을 형성할 수 있다.
도 11의 예에 있어서, 트래핑 구조(216)는 다층 구조를 포함할 수 있다. 다층 구조의 예들이 도 18a~18h를 참조하여 아래에서 더 상세하게 설명된다. 따라서, 트래핑 구조(216)는 트래핑 구조(216)를 구성하는 층들을 차례로 형성함으로써 형성될 수 있다.
워드라인 도전층(218)는 N+ 또는 P+ 도전 재료, 예컨대 폴리실리콘 재료, 폴리실리콘/실리사이드/폴리실리콘 재료 또는 알루미늄(Al), 구리(Cu) 또는 텅스텐(W)과 같은 금속으로 형성될 수 있다.
도 12는 지금까지 형성된 층들의 평면도를 예시하는 도면이다. 따라서, 워드라인들(219)은 비트라인들(205)와 중첩되는 것으로 예시된다. 도 13은 도 12에 예시된 층들의 선 AA'를 따라 취해진 단면도를 예시하는 도면이다. 도 14는 도 12에 예시된 층들의 선 BB'를 따라 취해진 단면도를 예시하는 도면이다.
도 15에 예시된 바와 같이, 일단 워드라인들(219)이 비트라인들(205) 상부에 형성되면, 워드라인 도전체(218)에 의해 덮이지 않은 비트라인들(205)을 포함하는 반도체층(204)의 영역들에 소스 및 드레인 영역들(220)이 형성될 수 있다. 따라서, 소스 및 드레인 영역들(220)이 반도체층(204)의 영역들(220)로 임플란트 및 열 확산된다. 이해되는 바와 같이, 소스 및 드레인 영역들(220)을 임플란트하는 공정은 자기정렬(self aligned) 공정이다. 도 15의 예에 있어서, 반도체층(204)이 P형 반도체 재료를 포함하므로, 소스 및 드레인 영역들은 예컨대 비소(As) 또는 인(P)을 사용하여 형성된 N+ 영역들이다. N형 반도체 재료를 사용하는 실시예들에 있어서 P+ 영역들이 형성됨이 이해될 것이다.
소스 및 드레인 영역들(220)의 형성 후, 반도체층(204)은 N+ 영역인 소스/드레인 영역들(220)과 워드라인 도전체(218) 아래의 P형 영역들을 포함할 것이다. 아래에서 설명되는 바와 같이, 이들 P형 영역들은 특정 메모리 셀들을 위한 채널 영역들을 형성할 것이다.
도 16은 선 BB'를 따라 취해진 지금까지 형성된 층들의 단면도이다. 보이는 바와 같이, N+ 소스/드레인 영역들(220)은 워드라인들(219) 사이에 형성되고 유전 영역들(212)에 의해 분리되어 있다. 도 13은 선 AA'를 따라 취해진 지금까지 형성된 층들의 단면도를 여전히 예시한다. 볼 수 있는 바와 같이, 층(204)은 여전히 워드라인 도전체(218) 아래에 P형 영역들(221)을 포함한다.
지금까지 형성된 층들이 비휘발성 메모리 셀들(240~256)을 형성할 것이다. 비휘발성 메모리 셀들(240~256)에 대한 소스 및 드레인 영역들은 연관된 워드라인들(219) 양 옆의 N+ 소스/드레인 영역들(220)로 형성된다. 도 13을 참조하면, 워드라인들(219) 아래의 비트라인들(205)을 형성하는 폴리실리콘층(204)의 영역들(221)이 비휘발성 메모리 셀들(240~256)에 대한 채널 영역들을 형성한다. 이들 채널 영역들 상부의 트래핑 구조(216)는 각 셀들(240~256)에 전하를 저장하기 위해 사용된다. 전하 트래핑 구조들은 도 18a~18h를 참조하여 아래에서 더 상세히 설명된다.
따라서, 워드라인 도전체들(218) 및 소스/드레인 영역들(220)에 적정 전압을 인가함으로써, 전하가 적당한 셀들(240~256)의 트래핑 구조(216)에 저장될 수 있다. 유사하게, 워드라인 도전체들(218) 및 연관된 소스/드레인 영역들(220)에 적정 전압을 인가함으로써 셀들(240~256)이 소거될 수 있다. 또한 적당한 워드라인 도전체들(218) 및 소스/드레인 영역들(220)에 적정 전압을 인가함으로써 셀들(240~256)의 프로그램 상태가 판독될 수 있다.
도 17에 예시된 바와 같이, 비트라인 및 워드라인 층들(210, 220) 상부에 각각 추가의 비트라인 및 워드라인 층들을 형성함으로써 추가의 메모리 셀들(260~270)이 형성될 수 있다. 따라서, 추가의 트래핑 구조(222)가 워드라인 도전체(218) 상부에 형성될 수 있으며, 그 후, 추가의 비트라인 층(230)이 트래핑 구조(222) 상에 형성될 수 있다. 비트라인 층(230)은 비트라인 층(210)을 형성하기 위해 위에서 예시된 것과 동일한 단계들을 이용하여 형성될 수 있다. 따라서, 비트라인 층(230)은 식각된 폴리실리콘층(224)의 잔류 부분들을 포함할 것이며, 여기서 이들 잔류부분들은 유전 영역들(226)에 의해 분리된다. 워드라인 층(240)의 워드라인들 아래에 있는 도 17에 예시된 폴리실리콘층(224)의 잔류 부분들은, 추가의 셀들(260~270)에 대한 채널 영역들을 형성할 수 있다.
소스 및 드레인 영역들이 워드라인 층(240)의 워드라인들 양 옆에 있는 폴리실리콘층(224)의 잔류 부분들 내로 임플란트될 수 있다.
폴리실리콘층(224)의 잔류 부분들 및 유전 영역들(226) 상부에 트래핑 구조(228)를 형성하고, 트래핑 구조(228) 상부에 워드라인 도전층(231)을 형성하고, 그 후, 워드라인 도전체(231) 상부에 트래핑 구조(232)를 형성함으로써 워드라인 층(240)이 비트라인 층(230) 상부에 형성될 수 있다. 워드라인 층(240)은 워드라인 층(220)과 관련하여 위에서 설명된 것과 동일한 공정 기술을 사용하여 형성될 수 있다. 도 15의 메모리 셀들(240~244)이 도 17에 예시되어 있다. 따라서, 추가의 메모리 셀들(260~270)은 셀들(240~244) 상부의 층들 내에 형성된다. 그러나, 여기에 설명된 시스템들 및 방법들에 따라 제조된 소자는 어떠한 개수의 층들 및 어떠한 개수의 셀들이라도 포함할 수 있음이 이해될 것이다.
상기 워드라인 및 비트라인 층들을 형성하기 위해 사용된 효율적인 공정 기술 때문에, 공정이 어떠한 개수의 층들이라도 수용하도록 짜일 수 있다. 따라서, 단지 편의를 위해 두개의 비트라인 및 두개의 워드라인 층들이 도 17에 예시된 것임이 이해될 것이다.
도 18a~18h는 소자(100)에 사용될 수 있는 다양한 트래핑 구조들의 구체적인 실시예들을 예시하는 도면들이다. 예컨대, 도 11을 다시 참조하면, 도 18a~18h에 예시된 구조들이 트래핑 구조(216)로 사용될 수 있다. 도 18a에 예시된 제1의 구체적인 실시예는 실리콘-산화물-질화물-산화물-실리콘(Silicon-Oxide-Nitride-Oxide-Silicon; SONOS) 구조를 포함한다. 이 구조는 폴리실리콘층(204) 상부에 차례로 형성된 산화물층(272), 질화물층(274) 및 산화물층(276)을 포함한다. 산화물 영역(272)은 터널 유전층으로 작용하고 질화물층(274)은 전하를 트래핑하기 위한 트래핑층으로 작용한다. 도 18a의 상기 SONOS 구조가 사용될 때, 트래핑층(274) 내로 홀들을 주입함으로써 특정 셀의 트래핑층(274)에 전하가 저장된다. 셀은 트래핑층(274)으로의 홀들의 직접 터널링을 통해 소거될 수 있는데, 여기서 홀들은 트래핑층(274)에 미리 저장된 전자들을 상쇄한다. 트래핑층(274)에서 홀들의 터널링은 파울러-노드하임(Fowler-Nordheim) 터널링을 통해 달성된다. 산화물층(272)은 얇은 산화물층, 예컨대 두께가 3 나노미터 미만일 수 있다. 도 18a에 예시된 SONOS 트래핑 구조를 사용하여 형성된 셀들은 예컨대 NAND 메모리 어플리케이션에 사용될 수 있다.
도 18a에 예시된 SONOS 트래핑 구조를 사용하여 구성된 NAND 소자들은 전하를 유지하는 동안 트래핑층(274)으로의 홀들의 직접 터널링으로부터 발생되는 누설 전류에 기인하여 다소 불량한 전하 유지 성능을 나타낼 수 있다.
도 18b는 질화물 롬 트래핑 구조를 예시한다. 다시, 상기 질화물 롬 트래핑 구조는 폴리실리콘 영역(204) 상부에 산화물층(278), 질화물층(280) 및 제2 산화물층(282)를 차례로 형성함으로써 형성된 ONO 구조를 포함한다. 그러나, 여기서 산화물층(278)은 대략 5~7 나노미터 범위 내의 두께를 갖는다. 도 18b의 상기 질화물 롬 구조를 사용하여 형성된 셀은 전자들을 층(280)으로 주입하여 프로그램된다. 도 18b의 질화물 롬 구조를 사용하여 형성된 셀은 그 후 핫홀(hot hole) 소거 기술을 통해 소거될 수 있다. 도 18b의 상기 질화물 롬 구조는 NOR 어플리케이션에 사용될 수 있다; 그러나, 도 18b의 상기 질화물 롬 구조를 사용하여 구성된 소자들은 상기 핫홀 소거 과정에 기인하여 약간의 열화를 나타낸다.
도 18c는 밴드갭 공학기술로 제조된(band-gap engineered; BE) SONOS 구조를 예시하는 도면이다. 도 18c의 상기 BE-SONOS 구조는 ONO 구조(294)를 차례로 형성한 후 질화물층(290) 및 유전층(292)이 뒤따름으로써 제조된다. 따라서, ONO 구조(294)는 폴리실리콘층(204) 상부에 산화물층(284), 질화물층(286) 및 산화물층(288)을 차례로 형성함으로써 형성된다. 도 18a의 SONOS 구조와 같이, 도 18c의 BE-SONOS 구조는 메모리 셀들을 소거하기 위해 파울러-노드하임 홀 터널링을 이용한다; 그러나, 도 18c의 BE-SONOS 구조는 직접 터널링 누설로부터 발생하는 불량한 유지성능이나, 핫홀 소거 손상으로부터 발생하는 소자 열화를 나타내지 않는다. 더욱이, 도 18c의 BE-SONOS 구조는 NOR 및 NAND 어플리케이션 양자에 모두 사용될 수 있다.
도 19a 및 19b는 도 18c에 예시된 BE-SONOS 구조의 ONO 구조(294)에 대한 밴드들을 예시하는 밴드 다이어그램들이다. 도 19a는 데이터를 유지하는 동안의 밴드 다이어그램이고, 도 19b는 소거 동안의 밴드 다이어그램이다. 도 19a에서 볼 수 있는 바와 같이, 유지 동안 홀들은 ONO 구조(294)를 구성하는 층들의 포텐셜 장벽들을 극복하기에 충분한 에너지를 갖지 못한다. 데이터 유지는 트래핑 구조(294)를 가로질러 낮은 에너지 장이 존재할 때 발생한다. 홀들의 터널링이 구조(294)에 의해 차단되기 때문에, 낮은 에너지 장을 인가하는 동안에 터널링 누설이 거의 없다. 그러나, 도 19b에 예시된 바와 같이, 트래핑 구조(294)를 가로질러 높은 장이 존재할 때, 밴드들이 이동하여(shift) 홀들이 구조(294)를 가로질러 터널링하는 것을 허용한다. 이는 높은 장이 존재할 때의 밴드 이동(shift)에 기인하여 홀의 관점에서 층들(286, 288)에 의해 존재하는 장벽들이 거의 제거되기 때문이다.
도 18d~18h는 소자(100)에 포함된 트래핑층들로 사용될 수 있는 다른 구체적인 구조들을 예시한다. 예를 들면, 도 18d는 소자(100)에 포함된 트래핑 구조로 사용될 수 있는 SONS 구조를 예시하는 도면이다. 도 18d에 예시된 구조는 폴리실리콘층(204) 상부에 형성된 얇은 산화물층(302)을 포함한다. 그 후, 질화물층(304)이 얇은 산화물층(302) 상부에 형성된다. 그 후, 게이트 도전층(218)이 질화물층(304) 상부에 형성될 수 있다. 얇은 산화물층(302)은 터널 유전재료로 작용하고 전하는 질화물층(304)에 저장될 수 있다.
도 18e는 소자(100)에 포함된 트래핑 구조로 사용될 수 있는 상부 BE-SONOS 구조의 예이다. 따라서, 도 18e에 예시된 구조는 폴리실리콘층(204) 상부에 형성된 산화물층(306)을 포함한다. 그 후, 질화물층(308)이 산화물층(306) 상부에 형성되고, 산화물층(310), 질화물층(312) 및 산화물층(314)을 포함하는 ONO 구조(315)가 질화물층(308) 상부에 형성된다. 도 18e의 예에 있어서, 산화물층(306)은 터널 유전층으로 작용하고 전하는 질화물층(308)에 트랩될 수 있다.
도 18f는 소자(100)에 포함된 트래핑층들로 사용될 수 있는 하부 SONOSOS 구조를 예시하는 도면이다. 도 18f에 예시된 구조는 폴리실리콘층(204) 상부에 형성된 산화물층(316) 및 산화물층(316) 상부에 형성된 질화물층(318)을 포함한다. 그 후, 얇은 산화물층(320)이 질화물층(318) 상부에 형성되고 얇은 폴리실리콘층(322)이 뒤따른다. 그 후, 또 다른 얇은 산화물층(324)이 폴리실리콘층(322) 상부에 형성된다. 따라서, 층들(320, 322, 324)은 게이트 도전체(218) 근처에 OSO 구조를 형성한다. 도 18f의 예에 있어서, 산화물층(316)은 터널 유전재료로 작용할 수 있고 전하는 질화물층(318)에 저장될 수 있다.
도 18g는 하부 SOSONOS 구조를 예시하는 도면이다. 여기서, 얇은 OSO 구조(325)가 폴리실리콘층(204) 상부에 형성된다. OSO 구조(325)는 얇은 산화물층(326), 얇은 폴리실리콘층(328) 및 얇은 산화물층(330)을 포함한다. 그 후, 질화 물층(332)이 OSO 구조(325) 상부에 형성될 수 있으며, 산화물층(334)이 질화물층(332) 상부에 형성될 수 있다. 도 18g의 예에 있어서, OSO 구조(325)는 터널 유전재료로 작용할 수 있고, 전하는 질화물층(332)에 저장될 수 있다.
도 18h는 소자(100)에 포함된 트래핑 구조로 사용될 수 있는 구체적인 SONONS 구조를 예시하는 도면이다. 여기서, 산화물층(336)이 폴리실리콘층(204) 상부에 형성되고 질화물층(338)이 산화물층(336) 상부에 형성된다. 그 후, ON 구조(341)가 질화물층(338) 상부에 형성된다. ON 구조(341)는 질화물층(338) 상부에 형성된 얇은 산화물층(340) 및 얇은 산화물층(340) 상부에 형성된 얇은 질화물층(342)을 포함한다. 도 18h의 예에 있어서, 산화물층(336)이 터널 유전재료로 작용할 수 있으며 전하는 질화물층(338)에 트랩될 수 있다.
다른 실시예들에 있어서, 상기 트래핑 구조는 SiN 또는 SiON, 또는 HfO2, Al2O3, AlN 등과 같은 고유전율(Hi-K) 재료를 포함할 수 있다. 일반적으로, 특정 어플리케이션의 요구사항들을 만족하는 한 어떠한 트래핑 구조나 재료라도 사용될 수 있다.
도 20은 또 다른 실시예에 따라 구성된 적층된 비휘발성 메모리 소자의 예를 예시하는 도면이다. 도 21~31은 도 20의 소자를 제조하기 위한 단계들의 진행을 예시하는 도면들이다. 도 20~31와 관련하여 설명되는 실시예는 워드라인들이 메모리 셀들 사이에서 공유되지 않는 더 간단한 디자인을 제공한다. 도 20에서 볼 수 있듯이, 도 21~31에 예시된 공정은 절연체 또는 유전층(2402)과 함께 절연체(2402)의 상부에 적층되고 중간층 또는 중간모듈 유전층들(2404)에 의해 분리된 워드라인 및 비트라인층 층들을 포함하는 적층 메모리 구조를 생성한다. 상기 워드라인 및 비트라인 층들은 트래핑 구조들(2408)에 의해 워드라인들(2406)로부터 분리된 비트라인들(2410)을 포함한다. 아래에서 설명되는 바와 같이, 비트라인층이 증착된 후 패터닝 및 식각되어 비트라인들(2410)을 형성한다. 그 후, 트래핑 구조층이 증착될 수 있으며 워드라인층이 상기 트래핑 구조층 상부에 증착될 수 있다. 그 후, 상기 워드라인 및 트래핑 구조층들이 패터닝 및 식각되어 비트라인들(2410) 상부의 워드라인들을 형성한다. 비트라인들(2410) 상부 및 워드라인들(2406) 하부의 상기 트래핑 구조(2408)는 메모리 셀 내에 전하를 저장하기 위한 트래핑층으로 작용할 수 있다.
도 21~31은 도 20에 예시된 소자를 제조하기 위한 구체적인 공정을 예시한다. 도 21에 예시된 바와 같이, 폴리실리콘층(2504)이 절연층(2502) 상부에 증착될 수 있다. 절연층(2502)은 산화물 재료, 예컨대 실리콘 산화물 재료(SiO2)를 포함할 수 있다. 폴리실리콘층(2504)은 대략 200~1000Å 범위 내의 두께를 가질 수 있다. 예를 들면, 폴리실리콘층(2504)의 두께는 특정 실시에들에 있어서 바람직하게 대략 400Å이다.
도 22를 참조하면, 그 후, 비트라인 영역들(2506)을 생성하기 위해 폴리실리콘층(2504)이 통상의 포토리소그래피 공정들을 사용하여 패터닝 및 식각된다. 예를 들면, 절연층(2502)이 영역들(2506)을 생성하기 위한 식각 공정에 대해 식각 정지막으로 사용될 수 있다. 도 22에 예시된 층들의 전체 두께는 대략 200~1000Å 사이 일 수 있고, 대략 400Å이 바람직할 수 있다.
도 23a~23c는 비트라인 영역들(2506)을 생성하기 위해 폴리실리콘층(2504)을 식각하기 위한 다른 공정을 예시한다. 도 23a를 참조하면, 캡층(2508)이 폴리실리콘층(2504) 상부에 형성될 수 있다. 예컨대, 캡층(2508)은 실리콘 질화물(SiN)층을 포함할 수 있다. 그 후, 폴리실리콘층(2504) 및 캡층(2508)이 도 23b에 예시된 바와 같이 통상의 포토리소그래피 기술들을 사용하여 패터닝 및 식각될 수 있다. 다시, 절연층(2502)은 상기 식각 공정에 대한 식각 정지막으로 작용할 수 있다.
도 23c를 참조하면, 층들(2504, 2508)이 식각되어 영역들(2506, 2510)을 생성한 후 캡층(2508)의 영역들(2510)이 통상의 공정을 사용하여 제거될 수 있다.
도 24를 참조하면, 트래핑 구조층(2508)이 절연층(2502) 및 비트라인 영역들(2506) 상부에 형성될 수 있다. 위에서 설명한 바와 같이, 트래핑 구조층(2508)은, SONOS, BE-SONOS, 상부 BE-SONOS, SONONS, SONOSLS, SLSLNLS 등과 같은 복수개의 트래핑 구조들 중 어느 것이라도 포함할 수 있다. 다른 실시예들에 있어서, 트래핑 구조층(2508)은 SiN 재료, SiON 재료, 또는 HfO2, Al2O3, AlN 등과 같은 고유전율(Hi-K) 재료를 포함할 수 있다.
도 25를 참조하면, 그 후, 워드라인층(2510)이 트래핑 구조층(2508) 상부에 형성될 수 있다. 예를 들면, 워드라인층(2510)은 트래핑 구조층(2508) 상부에 증착된 폴리실리콘 재료를 포함할 수 있다. 그 후, 층들(2510, 2508)은 통상의 포토리소그래피 기술을 사용하여 패터닝 및 식각될 수 있다. 도 27에 예시된 바와 같이, 이는 비트라인들(2506) 상부에 워드라인들(2510)을 생성할 것이다.
도 26에서 볼 수 있듯이, 상기 식각 공정은 워드라인들(2510) 사이의 영역들에서 트래핑 구조층(2508)을 관통하여 식각하도록 구성될 수 있다. 이것은 영역들(2506)의 측면들 상에 잔류하는 트래핑 구조층(2508)의 영역들(2512)을 구비하는 영역들(2506)을 생성할 수 있다.
도 27은 지금까지 형성된 층들의 평면도를 예시하는 도면이다. 도 25는 선 AA'를 따라 취해진 도 27에 예시된 층들의 단면도를 예시하는 도면이다. 도 26은 선 BB'를 따라 취해진 도 27에 예시된 층들의 단면도를 예시하는 도면이다.
도 30을 참조하면, 소스 및 드레인 영역들(2514)이 워드라인들(2510) 아래에 있지 않은 비트라인들(2506)의 영역들에 임플란트될 수 있다. 예를 들면, 비트라인들(2506)이 P형 폴리실리콘 재료로 형성되면, N형 소스/드레인 영역들(2514)이 워드라인들(2510) 아래에 있지 않은 비트라인들(2506)의 영역들 내로 임플란트되고 열 확산될 수 있다. 반대로, 비트라인들(2506)이 N형 폴리실리콘 재료로 형성되면, P형 소스/드레인 영역들이 비트라인들(2506) 내로 임플란트되고 열확산될 수 있다.
도 28은 선 AA'를 따라 취해진 도 30에 예시된 층들의 단면도를 예시하는 도면이다. 도 29는 선 BB'를 따라 취해진 도 30에 예시된 층들의 단면도를 예시하는 도면이다. 이제, 비트라인들(2506)이 워드라인층(2510) 아래에 채널 영역들(2516)을 포함하고 있는 것을 볼 수 있다. 상기 소스 및 드레인 영역들(2514)은 워드라인들(2510)의 양 옆에 형성된다. 소스/드레인 영역들(2514)의 형성은 자기정렬 공정이다.
도 31을 참조하면, 그 후, 중간층 혹은 중간모듈 유전층(2518)이 워드라인층(2510) 상부에 형성될 수 있다. 또 다른 비트라인 및 워드라인 층이 위에서 설명된 것과 동일한 공정 단계들을 사용하여 중간층 혹은 중간모듈 유전층(2518) 상부에 형성될 수 있다. 이러한 방식으로, 중간층 혹은 중간모듈 유전층(2518)에 의해 분리된 어떠한 개수의 워드라인 및 비트라인 층들이라도 절연층(2502) 상부에 형성될 수 있다.
도 30을 참조하면, 메모리 셀들(2520~2526)이 예시된 구조로 형성될 수 있다. 메모리 셀들(2520, 2522)은 또한 도 31에 예시된다. 메모리 셀들에 대한 소스 및 드레인 영역들은 연관된 워드라인들(2510)의 양 옆의 소스/드레인 영역들(2514)로부터 형성된다. 채널 영역은 워드라인들(2510) 아래의 비트라인들(2506)의 영역들(2516)로부터 형성된다.
도 30 및 31에 예시된 셀들은 3중 게이트(tri-gate) 소자들임이 이해될 수 있다. 3중 게이트 소자들은 과도한 코너 효과(corner effect)를 겪을 수 있으나, 또한 증가된 소자 폭에 기인하여 증가된 셀 전류를 가질 수 있다.
본 발명의 특정 실시예들이 위에서 설명되었지만, 설명된 실시예들은 단지 예로써 제공된 것이다. 따라서, 본 발명은 설명된 실시예들에 기초하여 제한되지 않는다. 오히려, 여기에 설명된 본 발명의 범위는 위의 설명 및 첨부된 도면과 결합된 다음의 청구범위의 관점에서만 제한될 뿐이다.
본 발명의 실시예들에 따르면, 효율적인 공정기술을 사용하여 적층된 비휘발 성 메모리 소자를 제조할 수 있으며, 이에 따라 효율이 높고 비용 효율이 높은 적층된 비휘발성 메모리 소자를 제공할 수 있다.

Claims (48)

  1. 서로의 상부에 순서대로 형성된 복수개의 비트라인 층들 및 복수개의 워드라인 층들을 포함하는 비휘발성 메모리 소자를 제조하기 위한 방법으로,
    상기 복수개의 비트라인 층들을 형성하고,
    상기 복수개의 비트라인 층들 중 앞선 하나의 비트라인 층 상부에 상기 복수개의 워드라인 층들을 형성하는 것을 포함하되,
    상기 각 비트라인 층을 형성하는 것은
    절연체 상에 반도체층을 형성하고,
    상기 반도체층을 패터닝 및 식각하여 복수개의 비트라인들을 형성하는 것을 포함하고,
    상기 각 워드라인 층을 형성하는 것은,
    트래핑 구조 및 도전층을 차례로 형성하고,
    상기 트래핑 구조 및 상기 도전층을 패터닝 및 식각하여 복수개의 워드라인들을 형성하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  2. 청구항 1에 있어서, 상기 반도체층을 패터닝 및 식각하는 것은
    상기 반도체층 상부에 캡층을 형성하고,
    상기 캡층 및 상기 반도체층을 식각하여 상기 캡층 및 상기 반도체층의 잔류부분들을 포함하는 비트라인 영역들을 형성하고,
    상기 식각된 캡 및 반도체 층들 상부에 유전층을 형성하고,
    상기 유전층의 일부를 식각하여 상기 비트라인들 사이 및 상기 캡층의 잔류부분들 상부에 유전 영역들을 형성하고,
    상기 캡층의 잔류부분들을 제거하여 상기 캡층 상부의 상기 유전층 부분들을 제거하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  3. 청구항 2에 있어서, 상기 캡층은 질화물층을 포함하는 비휘발성 메모리 소자 제조방법.
  4. 청구항 2에 있어서, 상기 유전층은 실리콘 산화물(SiO2)을 포함하는 비휘발성 메모리 소자 제조방법.
  5. 청구항 4에 있어서, 상기 실리콘 산화물은 고밀도 플라즈마 화학기상증착법을 사용하여 증착되는 비휘발성 메모리 소자 제조방법.
  6. 청구항 1에 있어서, 상기 트래핑 구조를 형성하는 것은 실리콘-산화물-질화물-산화물-실리콘(SONOS) 구조를 형성하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  7. 청구항 1에 있어서, 상기 트래핑 구조를 형성하는 것은 산화물-질화물-산화물(ONO) 질화물 롬 구조를 형성하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  8. 청구항 1에 있어서, 상기 트래핑 구조를 형성하는 것은 밴드갭 공학기술로 제조된(Band-gap Engineered; BE) SONOS 구조를 형성하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  9. 청구항 1에 있어서, 상기 트래핑 구조를 형성하는 것은 실리콘-산화물-질화물-실리콘(SONS) 구조를 형성하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  10. 청구항 1에 있어서, 상기 트래핑 구조를 형성하는 것은 상부 BE-SONOS 구조를 형성하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  11. 청구항 1에 있어서, 상기 트래핑 구조를 형성하는 것은 상부 실리콘-산화물-질화물-산화물-실리콘-산화물-실리콘(SONOSOS) 구조를 형성하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  12. 청구항 1에 있어서, 상기 트래핑 구조를 형성하는 것은 하부 SOSONOS 구조를 형성하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  13. 청구항 1에 있어서, 상기 트래핑 구조를 형성하는 것은 실리콘-산화물-질화물-산화물-질화물-실리콘(SONONS) 구조를 형성하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  14. 청구항 1에 있어서, 상기 트래핑 구조를 형성하는 것은 실리콘 질화물(SiN)층을 형성하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  15. 청구항 1에 있어서, 상기 트래핑 구조를 형성하는 것은 SiON층을 형성하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  16. 청구항 1에 있어서, 상기 트래핑 구조를 형성하는 것은 고유전율(Hi-K) 재료를 증착하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  17. 청구항 16에 있어서, 상기 Hi-K 재료는 HfO2, AlN 또는 Al2O3인 비휘발성 메모리 소자 제조방법.
  18. 청구항 1에 있어서, 상기 복수개의 워드라인들에 의해 덮이지 않은 상기 복수개의 비트라인들의 영역들에 소스/드레인 영역들을 형성하는 것을 더 포함하는 비휘발성 메모리 소자 제조방법.
  19. 청구항 18에 있어서, 상기 반도체층은 P형 반도체 재료를 포함하고,
    상기 소스 드레인 영역들을 형성하는 것은 상기 P형 반도체 재료에 N+ 영역들을 형성하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  20. 청구항 19에 있어서, 상기 N+ 영역들은 As 또는 P를 사용하여 형성되는 비휘발성 메모리 소자 제조방법.
  21. 청구항 1에 있어서, 상기 도전층은 폴리실리콘 재료를 포함하는 비휘발성 메모리 소자 제조방법.
  22. 청구항 1에 있어서, 상기 도전층은 폴리실리콘/실리사이드/폴리실리콘 재료를 포함하는 비휘발성 메모리 소자 제조방법.
  23. 청구항 1에 있어서, 상기 도전층은 금속을 포함하는 비휘발성 메모리 소자 제조방법.
  24. 청구항 23에 있어서, 상기 금속은 알루미늄, 구리 또는 텅스텐인 비휘발성 메모리 소자 제조방법.
  25. 청구항 1에 있어서, 상기 트래핑 구조 및 도전층을 패터닝 및 식각하는 것은
    상기 트래핑 구조 및 도전층 상부에 캡층을 형성하고,
    상기 캡층, 상기 트래핑 구조 및 도전층을 식각하여 상기 캡층, 상기 트래핑 구조 및 도전층의 잔류 부분들을 포함하는 워드라인 영역들을 형성하고,
    상기 식각된 캡층, 트래핑 구조 및 도전층 상부에 유전층을 형성하고,
    상기 유전층의 일부를 식각하여 상기 워드라인들 사이 및 상기 캡층의 잔류 부분들 상부에 유전 영역들을 형성하고,
    상기 캡층의 잔류 부분들을 제거하여 상기 캡층 상부의 상기 유전층 부분들을 제거하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  26. 청구항 25에 있어서, 상기 캡층은 질화물층을 포함하는 비휘발성 메모리 소자 제조방법.
  27. 청구항 25에 있어서, 상기 유전층은 실리콘 산화물(SiO2)을 포함하는 비휘발성 메모리 소자 제조방법.
  28. 청구항 27에 있어서, 상기 실리콘 산화물은 고밀도 플라즈마 화학기상증착법을 사용하여 증착되는 비휘발성 메모리 소자 제조방법.
  29. 서로의 상부에 순서대로 형성된 복수개의 비트라인 층들 및 복수개의 워드라인 층들을 포함하는 비휘발성 메모리 소자를 제조하기 위한 방법으로,
    상기 복수개의 비트라인 층들을 형성하고,
    상기 복수개의 비트라인 층들 중 앞선 하나의 비트라인 층 상부에 상기 복수개의 워드라인 층들을 형성하는 것을 포함하되,
    상기 각 비트라인 층을 형성하는 것은
    절연체 상에 제1 반도체층을 형성하고,
    상기 반도체층 상부에 캡층을 형성하고,
    상기 캡층 및 반도체층을 식각하여 상기 캡층 및 반도체층의 잔류 부분들을 포함하는 비트라인 영역들을 형성하고,
    상기 식각된 캡 및 반도체 층들 상부에 유전층을 형성하고,
    상기 유전층의 일부를 식각하여 상기 비트라인 영역들 사이 및 상기 캡층의 잔류 부분들 상부에 유전 영역들을 형성하고,
    상기 캡층의 잔류 부분들을 제거하여 상기 캡층 상부의 상기 유전층 부분들을 제거하는 것을 포함하고,
    상기 각 워드라인 층을 형성하는 것은
    트래핑 구조 및 도전층을 차례로 형성하되, 상기 트래핑 구조는 다층 구조를 포함하는 트래핑 구조를 포함하고,
    상기 트래핑 구조 및 도전층을 패터닝 및 식각하여 복수개의 워드라인 들을 형성하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  30. 청구항 29에 있어서, 상기 캡층은 질화물층을 포함하는 비휘발성 메모리 소자 제조방법.
  31. 청구항 29에 있어서, 상기 유전층은 실리콘 산화물(SiO2)을 포함하는 비휘발성 메모리 소자 제조방법.
  32. 청구항 31에 있어서, 상기 실리콘 산화물은 고밀도 플라즈마 화학기상증착법을 사용하여 증착되는 비휘발성 메모리 소자 제조방법.
  33. 청구항 29에 있어서, 상기 트래핑 구조를 형성하는 것은 실리콘-산화물-질화물-산화물-실리콘(SONOS) 구조를 형성하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  34. 청구항 29에 있어서, 상기 트래핑 구조를 형성하는 것은 산화물-질화물-산화물(ONO) 질화물 롬 구조를 형성하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  35. 청구항 29에 있어서, 상기 트래핑 구조를 형성하는 것은 밴드갭 공학기술로 제조된(Band-gap Engineered; BE) SONOS 구조를 형성하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  36. 청구항 29에 있어서, 상기 트래핑 구조를 형성하는 것은 실리콘-산화물-질화물-실리콘(SONS) 구조를 형성하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  37. 청구항 29에 있어서, 상기 트래핑 구조를 형성하는 것은 상부 BE-SONOS 구조를 형성하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  38. 청구항 29에 있어서, 상기 트래핑 구조를 형성하는 것은 상부 실리콘-산화물-질화물-산화물-실리콘-산화물-실리콘(SONOSOS) 구조를 형성하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  39. 청구항 29에 있어서, 상기 트래핑 구조를 형성하는 것은 하부 SOSONOS 구조를 형성하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  40. 청구항 29에 있어서, 상기 트래핑 구조를 형성하는 것은 실리콘-산화물-질화물-산화물-질화물-실리콘(SONONS) 구조를 형성하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  41. 청구항 29에 있어서, 상기 트래핑 구조를 형성하는 것은 실리콘 질화물(SiN)층을 형성하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  42. 청구항 29에 있어서, 상기 트래핑 구조를 형성하는 것은 SiON층을 형성하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  43. 청구항 29에 있어서, 상기 복수개의 워드라인들에 의해 덮이지 않은 상기 복수개의 비트라인들의 영역들에 소스/드레인 영역들을 형성하는 것을 더 포함하는 비휘발성 메모리 소자 제조방법.
  44. 청구항 43에 있어서, 상기 반도체층은 P형 반도체 재료를 포함하고,
    상기 소스 드레인 영역들을 형성하는 것은 상기 P형 반도체 재료에 N+ 영역들을 형성하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  45. 청구항 44에 있어서, 상기 N+ 영역들은 As 또는 P를 사용하여 형성되는 비휘발성 메모리 소자 제조방법.
  46. 청구항 29에 있어서, 상기 도전층은 폴리실리콘 재료를 포함하는 비휘발성 메모리 소자 제조방법.
  47. 청구항 29에 있어서, 상기 도전층은 폴리실리콘/실리사이드/폴리실리콘 재료를 포함하는 비휘발성 메모리 소자 제조방법.
  48. 청구항 29에 있어서, 상기 도전층은 금속을 포함하는 비휘발성 메모리 소자 제조방법.
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