KR100924983B1 - 적층된 비휘발성 메모리 소자 및 그것을 제조하기 위한방법 - Google Patents

적층된 비휘발성 메모리 소자 및 그것을 제조하기 위한방법 Download PDF

Info

Publication number
KR100924983B1
KR100924983B1 KR1020070058912A KR20070058912A KR100924983B1 KR 100924983 B1 KR100924983 B1 KR 100924983B1 KR 1020070058912 A KR1020070058912 A KR 1020070058912A KR 20070058912 A KR20070058912 A KR 20070058912A KR 100924983 B1 KR100924983 B1 KR 100924983B1
Authority
KR
South Korea
Prior art keywords
layer
forming
oxide
silicon
nitride
Prior art date
Application number
KR1020070058912A
Other languages
English (en)
Other versions
KR20070121526A (ko
Inventor
얼-쿤 라이
항-팅 루에
쿠앙-예우 흐시에
Original Assignee
매크로닉스 인터내셔널 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=38521484&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=KR100924983(B1) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by 매크로닉스 인터내셔널 컴퍼니 리미티드 filed Critical 매크로닉스 인터내셔널 컴퍼니 리미티드
Publication of KR20070121526A publication Critical patent/KR20070121526A/ko
Application granted granted Critical
Publication of KR100924983B1 publication Critical patent/KR100924983B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/783—Field effect transistors with field effect produced by an insulated gate comprising a gate to body connection, i.e. bulk dynamic threshold voltage MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

적층된 비휘발성 메모리 소자는 서로의 상부에 적층된 복수개의 비트라인 및 워드라인 층들을 포함한다. 비트라인 층들은 소자 제조를 효율적이고 비용 효율이 높게 하는 향상된 공정 기술들을 사용하여 형성될 수 있는 복수개의 비트라인들을 포함한다. 이 소자는 NAND 동작을 위해 구성될 수 있다.
비휘발성 메모리 소자, 적층, 비트라인, 워드라인, NAND, NOR

Description

적층된 비휘발성 메모리 소자 및 그것을 제조하기 위한 방법{A STACKED NON-VOLATILE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명의 특징들, 태양들 및 실시예들이 다음의 첨부된 도면들과 함께 설명된다.
도 1은 종래의 질화물 롬(read-only memory) 구조를 예시하는 도면이다.
도 2는 일 실시예에 따른 적층된 질화물 롬 구조를 예시하는 도면이다.
도 3~21은 일 실시예에 따른 도 2의 적층된 질화물 롬을 제조하기 위한 단계들의 구체적인 진행을 예시하는 도면들이다.
도 22는 도 3~21에 예시된 단계들을 사용하여 제조된 낸드(NAND)형 어레이에서 선택된 셀에 대한 전류 경로를 예시하는 도면이다.
도 23a~23h는 도 2의 소자에서 트래핑 구조를 형성하기 위해 사용될 수 있는 구체적인 구조들을 예시하는 도면들이다.
도 23i 및 23j는 도 23c에 예시된 구조에 대한 밴드 다이어그램들이다.
도 24는 일 실시예에 따른 적층된 비휘발성 메모리의 또 다른 예를 예시하는 도면이다.
도 25~35는 일 실시예에 따른 도 24의 소자를 제조하기 위한 구체적인 공정을 포함하는 공정 단계들을 예시하는 도면들이다.
도 36 및 37은 위의 도면들에 예시된 방법들에 따라 제조된 TFT NAND 소자에 대한 구체적인 동작 특성을 예시하는 도면들이다.
여기에 설명된 본 발명의 실시예들은 비휘발성(non-volatile) 메모리 소자들 및 그것을 제조하기 위한 방법들에 관한 것으로, 더욱 상세하게는 적층된 비휘발성 메모리 소자들 및 그것을 제조하는 방법들에 관한 것이다.
비휘발성 메모리 소자들은 더욱더 많은 제품들에서 사용처를 발견하고 있다. 예를 들면, 플래시 기반 메모리 소자들이 MP3 플레이어, 디지탈 카메라에서, 컴퓨터 파일에 대한 저장 소자 등으로서 사용되고 있다. 이들 사용처가 증가함에 따라, 더 큰 메모리가 더 작은 패키지 내에 실장될 것이 요구되고 있다. 이는 고집적 메모리의 제조를 필요로 한다. 따라서, 종래의 비휘발성 메모리 소자들의 집적도를 증가시키는 방향으로 연구 및 개발이 진행되어 왔다.
비휘발성 메모리 소자의 집적도를 증가시키기 위한 하나의 시도는 적층된 메모리 소자, 즉 메모리 셀들의 층들이 서로의 상부에 적층된 소자를 만드는 것이다. 불행하게도, 적층된 메모리 소자의 특정 유형들을 창출하기 위한 노력은 최근까지 거의 없었다. 예를 들면, 적층된 질화물 롬(read-only memory) 설계는 거의 없다. 이는 부분적으로 적층된 메모리 소자들이 최근의 제조 공정들과 반드시 호환가능한 것은 아니기 때문인데, 이는 적층된 메모리 소자의 제조를 비효율적이고 고비용으 로 만들 수 있다.
종래의 비휘발성 메모리 소자의 집적도를 증가시키기 위한 다른 시도들이 있다; 그러나, 이들 시도는 모든 응용품들의 요구 사항들에 초점을 맞추는 것은 아니다. 따라서, 종래의 비휘발성 메모리 소자의 집적도를 증가시키기 위한 더 많은 또는 다른 시도들이 여전히 요구되고 있다.
비휘발성 메모리 소자의 하나의 특정 유형은 질화물 롬 소자이다. 도 1은 종래의 질화물 롬 구조(150)를 예시하는 도면이다. 도시된 바와 같이, 질화물 롬(150)은 실리콘 기판(152) 상에 제조된다. 실리콘 기판은 P형 실리콘 기판 또는 N형 실리콘 기판일 수 있다; 그러나, 다양한 설계상의 이유들 때문에 P형 실리콘 기판들이 종종 선호된다. 소스/드레인 영역들(154, 156)이 기판(152) 내에 임플란트될 수 있다. 그 후, 트래핑(trapping) 구조(158)가 소스/드레인 영역들(154, 156) 사이에서 기판(152) 상에 형성된다. 그 후, 제어 게이트(160)가 트래핑 구조(158) 상부에 형성된다.
소스/드레인 영역들(154, 156)은 기판(152)와 반대형이 되도록 도핑된 실리콘 영역들이다. 예를 들면, P형 실리콘 기판(152)이 사용될 때, N형 소스/드레인 영역들(154, 156)이 그 내부에 임플란트될 수 있다.
전하 트래핑 구조(158)는 질화물 트래핑층뿐만 아니라 상기 트래핑층과 기판(152) 내의 채널(166) 사이에 분리 산화물층을 포함한다. 다른 실시예들에 있어서, 트래핑 구조(158)는 산화물층, 더 자세하게는 실리콘 산화물(SiO2)층과 같은 두 개의 분리층들 또는 유전층들 사이에 샌드위치된 질화물 트래핑층을 포함한다. 이러한 구성이 종종 산화물-질화물-산화물(Oxide-Nitride-Oxide; ONO) 트래핑 구조로 불린다.
전하가 소스/드레인 영역들(154, 156)에 인접한 트래핑 구조(158) 내에 축적되고 한정될 수 있으며, 효과적으로 두개의 분리되고 독립적인 전하들(162, 164)이 저장될 수 있다. 각 전하(162, 164)는 트랩된 전자들의 포켓(pocket)의 유무에 의해 표현되는 프로그램되거나 소거된 두개의 상태 중 하나로 유지될 수 있다. 이는 다층 셀 기술과 관련된 복잡성 없이 2 비트의 정보 저장을 가능하게 한다.
질화물 롬셀(150)에서 각 저장 영역은 다른 저장 영역과 독립적으로 프로그램될 수 있다. 질화물 롬셀은 음으로 대전된 전자들이 상기 셀의 일 단부에 가까운 트래핑 구조(158)의 질화물층으로 주입되도록 하는 전압을 인가함으로써 프로그램된다. 소거는 프로그램 동안 상기 질화물층 내에 미리 저장된 전자들을 상쇄할 수 있는 질화물층으로 홀들이 주입되도록 하는 전압을 인가함으로써 수행된다.
질화물 롬 소자는 도 1에 예시된 셀과 같은 메모리 셀들의 어레이들을 제조함으로써 형성된다. 어레이들은 워드 및 비트 라인들을 통해 셀들을 서로 연결함으로써 형성된다.
도 1에 예시된 소자와 같은 질화물 롬 소자들이 셀당 다중 비트들을 저장하도록 구성될 수 있으며, 롬 소자들의 집적도는 적층된 구조를 이용함으로써 증가될 수 있다. 불행하게도, 질화물 롬 소자들의 적층은 거의 수행되지 않고 있으며, 그것이 수행될 때, 공정이 비효율적일 수 있고 따라서 더 비용이 많이 들 수 있다.
본 발명이 이루고자 하는 기술적 과제는 효율적이고 비용 효율이 높은 적층된 비휘발성 메모리 소자 및 그것을 제조하는 방법을 제공하는 것이다.
적층된 비휘발성 메모리 소자를 제조하기 위한 방법이 개시된다. 개시된 방법은 적층된 소자를 제조하기 위해 효율적인 공정 기술을 이용한다. 따라서, 여기에 설명된 실시예들은 다양한 레벨의 적층을 달성하도록 설계될 수 있다.
일 태양에 있어서, 적층된 질화물 롬이 여기에 설명된 방법을 이용하여 제조될 수 있다.
또 다른 태양에 있어서, 상기 적층된 질화물 롬 소자는 실리콘 온 인슐레이터(SOI) 공정 기술, 예컨대 박막 트랜지스터(TFT) 공정 기술을 이용하여 제조될 수 있다.
또 다른 태양에 있어서, 여기에 설명된 방법을 이용하여 제조된 적층 메모리 소자는 NAND 동작을 위해 구성될 수 있다.
본 발명의 이들 및 다른 특징들, 태양들 및 실시예들이 아래에서 설명된다.
아래에 등장하는 치수, 측정치, 범위, 테스트 결과, 수치 데이터 등은 어떠한 것이든 속성상 근사치이고 달리 언급되지 않는 한 오차 없는 정확한 데이터로 의도되지 않는다. 연관된 근사치의 속성은 데이터, 정황 및 논의되고 있는 특정 실시예들 또는 구현예들에 의존할 것이다.
도 2는 일 실시예에 따른 구체적인 적층된 질화물 롬(100)을 예시하는 도면 이다. 도 2의 예에 있어서, 적층된 질화물 롬(100)은 절연층(102) 상부에 제조된다. 따라서, 소자(100)는 SOI 공정 기술을 이용하여 제조된다. 예를 들면, 소자(100)는 박막 트랜지스터(TFT) 공정 기술을 이용하여 제조될 수 있다. 연속되는 비트라인층들과 워드라인층들이 절연층(102) 상에 제조될 수 있다. 예컨대, 도 2에서 제1 비트라인층(110)이 절연층(102) 상에 제조된다. 제1 워드라인층(120)이 그후 제1 비트라인층(110)의 상부에 제조된다. 제2 비트라인층(130)이 그후 제1 워드라인층(120) 상부에 제조된다. 최종적으로, 제2 워드라인층(140)이 제2 비트라인층(130) 상부에 제조된다.
더 많은 비트라인 및 워드라인 층들이 도 1에 예시된 층들의 상부에 연속적으로 제조될 수 있다. 따라서, 두개의 비트라인층들 및 두개의 워드라인층들은 단지 편의상 도시된 것이고, 여기에 설명된 방법은 특정 개수의 비트라인층들 및/또는 워드라인층들에 제한되는 것으로 보아서는 안 된다. 각 비트라인층(110, 130)은 절연 영역들(106)에 의해 분리된 복수개의 비트라인들(104)을 포함한다. 각 워드라인층(120, 140)은 트래핑 층들(103, 107) 사이에 샌드위치된 워드라인 도전체(105)를 포함한다.
도 2에 예시된 적층 구성을 이용함으로써, 더 큰 메모리 집적도가 달성될 수 있다. 더욱이, 아래에 설명되는 바와 같이, 효율적인 공정 기술이 구조(100)를 제조하기 위해 사용될 수 있다.
도 3~21은 일 실시예에 따른 구조(100)를 제조하기 위한 구체적인 일련의 단계들을 예시하는 도면들이다. 도 3에 예시된 바와 같이, 반도체층(204)이 절연 층(202) 상에 형성될 수 있다. 특정 실시예들에 있어서, 예컨대, 절연층(202)은 산화물 재료를 포함할 수 있다. 반도체층(204)은 실리콘(Si), 게르마늄(Ge) 또는 실리콘게르마늄(SiGe)과 같은 P형 반도체 재료를 포함할 수 있다. 예컨대, 층(204)은 절연층(202) 상에 증착된 박막 폴리실리콘(polysilicon)을 포함하는 것이 바람직하다. 다른 실시예들에 있어서는, 반도체층(204)이 N형 반도체 재료를 포함할 수 있음이 이해될 것이다. 그후, 캡층206)이 반도체층(204) 상부에 형성될 수 있다. 특정 실시예들에 있어서, 예를 들면, 캡층(206)은 실리콘 질화물(SiN) 재료를 포함할 수 있다.
도 4에 예시된 바와 같이, 통상의 포토리소그래피 기술이 층들(204, 206)을 패터닝 및 식각하기 위해 사용될 수 있다. 도 5는 이 시점에서 제조된 소자를 구성하는 층들의 평면도를 예시한다. 도 4는 선 AA'를 따라 취해진 도 5의 단면도이다. 따라서, 도 5에서 볼 수 있는 바와 같이, 층(206, 204)은 상부에서 하부로 절연층(202)을 가로지르는 영역들(205)로 패터닝되고 식각된 것이다. 아래에서 설명되는 바와 같이, 영역들(205)은 도 2에 도시된 제1 비트라인층(110)의 비트라인들을 형성할 것이다.
도 6을 참조하면, 그 후 유전층(209)이 예시된 바와 같이 절연층(202) 상부에 형성될 수 있다. 유전층(209)은 예컨대 실리콘 산화물(SiO2)층일 수 있고 고밀도 플라즈마(High Density Plasma; HDP) 화학 기상 증착법(CVD)을 사용하여 형성될 수 있다. 도 7을 참조하면, 유전층(209)의 일부가 제거되어 캡층(206)의 잔류 부분들 및 반도체층(204)의 잔류 부분들을 노출시킨다. 예를 들면, 통상의 습식 식각, 즉 등방성 식각 공정이 유전층(209)의 일부를 제거하기 위해 사용될 수 있다. 유전층(209)의 적정량을 제거하는 것은 유전층(209)과 캡층(206) 사이에 높은 식각 선택비를 가짐으로써 달성될 수 있다. 상기 식각 공정은 반도체층(204)의 잔류 부분들 사이의 유전 영역들(212) 뿐만 아니라 캡층(206) 상부에 유전 영역들(210)을 생성한다.
도 8은 이 시점까지 제조된 층들의 평면도를 예시하는 도면이다. 도 7은 선 AA'를 따라 취해진 층들의 단면도이다. 따라서, 도 8에서 볼 수 있는 바와 같이, 유전 영역들(212)은 이제 영역들(205) 사이에 잔존한다. 유전 영역들(210)은 캡층(206)의 일부를 덮는 것으로 예시되어 있다.
도 9를 참조하면, 캡층(206)의 잔류 부분들이 제거될 수 있으며, 이 공정에서 유전층(209)의 영역들(210)이 제거된다. 예를 들면, 고온 인산(hot phosphoric acid)이 캡층(206)의 잔류부분들을 제거하기 위해 사용될 수 있다. 유전층(209)의 영역들(210)은, 유전 영역들(212)과 분리되어 있기 때문에, 캡층(206)의 잔류 부분들을 제거하는 동안 자동적으로 제거될 것이다.
도 6~9에 예시된 공정은 본 출원의 양도인에게 공여되고 2002년 4월 30일에 등록된 미국 특허 번호 제6,380,068호에 "플래시 메모리 소자를 평탄화하기 위한 방법"(Method for Planarizing a Flash Memory Device)이라는 제목으로 개시되어 있으며, 이것은 완전히 언급된 것처럼 참고문헌으로써 여기에 포함된다. 도 6~9에 설명된 공정은 도 9에 예시된 잔류 표면들의 효율적인 평탄화를 낳는다. 따라서, 여기에 설명된 제조 공정들은 더 새로운 효율적인 공정 기술들과 호환가능하다. 이는 적층된 비휘발성 메모리 소자를 효율적이고 비용 효율이 높게 만든다.
도 10은 지금까지 형성된 층들의 평면도이다. 도 9는 도 10에 예시된 층들의 선 AA'를 따라 취해진 단면도이다. 따라서, 절연층(202)은 이제 교번하는 산화물 영역들(212)와 반도체 재료(204)의 잔류부분들로 형성된 비트라인들(205)에 의해 덮여 있다.
도 11~13에 예시된 바와 같이, 워드라인들(220)이 그후 비트라인들(205) 상부에 형성될 수 있다. 도 12에 예시된 바와 같이, 워드라인들(220)은 반도체층(204)의 잔류 부분들 및 절연 영역들(212) 상부에 우선 트래핑 구조(222)를 형성함으로써 형성될 수 있다. 그 후 워드라인 도전체(224)가 트래핑 구조(222) 상부에 형성될 수 있고 제2 트래핑 구조(218)가 워드라인 도전체(224) 상부에 형성될 수 있다. SiN층(도시하지 않음)이 그 후 제2 트래핑 구조(218) 상부에 형성될 수 있다. 그후, 이들 층은 도 11에 예시된 바와 같은 워드라인들(220)을 생성하기 이해 통상의 포토리소그래피 기술을 이용하여 패터닝되고 식각될 수 있다. 상기 식각은 HDP 산화물 영역(212)이 상기 식각 공정에 대한 정지막으로 작용하도록 구성될 수 있다. 그 후, 또 다른 HDP 산화물층(도시하지 않음)이 상기 SiN층(도시하지 않음)을 포함하는 식각된 워드라인들(220) 상부에 형성될 수 있다. 그 후, 도 6~9에 예시된 것과 유사한 방식으로 상기 HDP 층이 부분적으로 식각될 수 있고 상기 HDP 산화물층의 일부가 상기 SiN층(도시하지 않음)의 잔류부분가 함께 제거될 수 있다. 이는 도 14 및 15와 관련하여 아래에서 설명된 바와 같이 워드라인들(220) 사이에 HDP 산화물 영역들(242)을 남길 것이다.
도 11 및 12의 예에 있어서, 트래핑 구조들(218, 222)은 ONO 구조들이다. 따라서, 트래핑 구조들(218, 222)은 산화물층, 질화물층 및 산화물층을 차례로 형성함으로써 형성된다. 예를 들면, 상기 산화물층들은 SiO2를 포함할 수 있고, 상기 질화물층은 SiN층을 포함할 수 있다. 이해되듯이, 상기 질화물층은 프로그램 동작 동안 전하를 트래핑하기 위한 트래핑층으로 작용한다. 트랩된 전하는 메모리 셀에 대한 문턱 전압을 바꿀 것인데, 이는 상기 셀의 프로그램 상태를 결정하기 위해 감지될 수 있다.
도 23a~23h는 소자(100)에 사용될 수 있는 다양한 트래핑 구조들의 구체적인 실시예들을 예시하는 도면들이다. 예컨대, 도 12를 참조하면, 도 23a~23h에 예시된 구조들이 트래핑 구조(222)로 사용될 수 있다. 도 23a에 예시된 제1 구체적인 실시예는 실리콘-산화물-질화물-산화물-실리콘(Silicon-Oxide-Nitride-Oxide-Silicon; SONOS) 구조를 포함한다. 이 구조는 폴리실리콘층(214) 상에 차례로 형성된 산화물층(272), 질화물층(274) 및 산화물층(276)을 포함한다. 산화물 영역(272)은 터널 유전층으로 작용하고 질화물층(274)은 전하를 트래핑하기 위한 트래핑층으로 작용한다. 도 23a의 상기 SONOS 구조가 사용될 때, 트래핑층(274) 내로 홀들을 주입함으로써 특정 셀의 트래핑층(274)에 전하가 저장된다. 셀은 트래핑층(274)으로의 홀들의 직접 터널링을 통해 소거될 수 있는데, 여기서 홀들은 트래핑층(274)에 미리 저장된 전자들을 상쇄한다. 트래핑층(274)에서 홀들의 터널링은 파울러-노드하 임(Fowler-Nordheim) 터널링을 통해 달성된다. 산화물층(272)은 얇은 산화물층, 예컨대 두께가 3 나노미터 미만일 수 있다. 도 23a에 예시된 SONOS 트래핑 구조를 사용하여 형성된 셀들은 예컨대 NAND 메모리 어플리케이션에 사용될 수 있다. 도 23a에 예시된 SONOS 트래핑 구조를 사용하여 구성된 NAND 소자들은 전하를 유지하는 동안 트래핑층(274)으로의 홀들의 직접 터널링으로부터 발생되는 누설 전류에 기인하여 다소 불량한 전하 유지 성능을 나타낼 수 있다.
도 23b는 질화물 롬 트래핑 구조를 예시한다. 다시, 상기 질화물 롬 트래핑 구조는 폴리실리콘 영역(214) 상부에 산화물층(278), 질화물층(280) 및 제2 사화물층(282)를 차례로 형성함으로써 형성된 ONO 구조를 포함한다. 그러나, 여기서 산화물층(278)은 대략 5~7 나노미터 범위 내의 두께를 갖는다. 도 23b의 상기 질화물 롬 구조를 사용하여 형성된 셀은 전자들을 층(280)으로 주입하여 프로그램된다. 도 23b의 질화물 롬 구조를 사용하여 형성된 셀은 그 후 핫홀(hot hole) 소거 기술을 통해 소거될 수 있다. 도 23b의 상기 질화물 롬 구조는 NOR 어플리케이션에 사용될 수 있다; 그러나, 도 23b의 상기 질화물 롬 구조를 사용하여 구성된 소자들은 상기 핫홀 소거 과정에 기인하여 약간의 열화를 나타낸다.
도 23c는 밴드갭 공학기술로 제조된(band-gap engineered; BE) SONOS 구조를 예시하는 도면이다. 도 23c의 상기 BE-SONOS 구조는 ONO 구조(294)를 차례로 형성한 후 질화물층(290) 및 유전층(292)이 뒤따름으로써 제조된다. 따라서, ONO 구조(294)는 폴리실리콘층(214) 상부에 산화물층(284), 질화물층(286) 및 산화물층(288)을 차례로 형성함으로써 형성된다. 도 23a의 SONOS 구조와 같이, 도 23c의 BE-SONOS 구조는 메모리 셀들을 소거하기 위해 파울러-노드하임 홀 터널링을 이용한다; 그러나, 도 23c의 BE-SONOS 구조는 직접 터널링 누설로부터 발생하는 불량한 유지성능이나, 핫홀 소거 손상으로부터 발생하는 소자 열화를 나타내지 않는다. 더욱이, 도 23c의 BE-SONOS 구조는 NOR 및 NAND 어플리케이션 양자에 모두 사용될 수 있다.
도 23i 및 23j는 도 23c에 예시된 BE-SONOS 구조의 ONO 구조(294)에 대한 밴드들을 예시하는 밴드 다이어그램들이다. 도 23i는 데이터를 유지하는 동안의 밴드 다이어그램이고, 도 23j는 소거 동안의 밴드 다이어그램이다. 도 23i에서 볼 수 있는 바와 같이, 유지 동안 홀들은 ONO 구조(294)를 구성하는 층들의 포텐셜 장벽들을 극복하기에 충분한 에너지를 갖지 못한다. 데이터 유지는 트래핑 구조(294)를 가로질러 낮은 에너지 장이 존재할 때 발생한다. 홀들의 터널링이 구조(294)에 의해 차단되기 때문에, 낮은 에너지 장을 인가하는 동안에 터널링 누설이 거의 없다. 그러나, 도 23j에 예시된 바와 같이, 트래핑 구조(294)를 가로질러 높은 장이 존재할 때, 밴드들이 이동하여(shift) 홀들이 구조(294)를 가로질러 터널링하는 것을 허용한다. 이는 높은 장이 존재할 때의 밴드 이동(shift)에 기인하여 홀의 관점에서 층들(286, 288)에 의해 존재하는 장벽들이 거의 제거되기 때문이다.
도 23d~23h는 소자(100)에 포함된 트래핑층들로 사용될 수 있는 다른 구체적인 구조들을 예시한다. 예를 들면, 도 23d는 소자(100)에 포함된 트래핑 구조로 사용될 수 있는 SONS 구조를 예시하는 도면이다. 도 23d에 예시된 구조는 폴리실리콘층(214) 상부에 형성된 얇은 산화물층(302)을 포함한다. 그 후, 질화물층(304)이 얇은 산화물층(302) 상부에 형성된다. 그 후, 게이트 도전층(224)이 질화물층(304) 상부에 형성될 수 있다. 얇은 산화물층(302)은 터널 유전재료로 작용하고 전하는 질화물층(304)에 저장될 수 있다.
도 23e는 소자(100)에 포함된 트래핑 구조로 사용될 수 있는 상부 BE-SONOS 구조의 예이다. 따라서, 도 23e에 예시된 구조는 폴리실리콘층(214) 상부에 형성된 산화물층(306)을 포함한다. 그 후, 질화물층(308)이 산화물층(306) 상부에 형성되고, 산화물층(310), 질화물층(312) 및 산화물층(314)를 포함하는 ONO 구조(315)가 질화물층(308) 상부에 형성된다. 도 23e으 예에 있어서, 산화물층(306)은 터널 유전층으로 작용하고 전하는 질화물층(308)에 트랩될 수 있다.
도 23f는 소자(100)에 포함된 트래핑층들로 사용될 수 있는 하부 SONOSOS 구조를 예시하는 도면이다. 도 23f에 예시된 구조는 폴리실리콘층(214) 상부에 형성된 산화물층(316) 및 산화물층(316) 상부에 형성된 질화물층(318)을 포함한다. 그 후, 얇은 산화물층(320)이 질화물층(318) 상부에 형성되고 얇은 폴리실리콘층(322)이 뒤따른다. 그 후, 또 다른 얇은 산화물층(324)이 폴리실리콘층(322) 상부에 형성된다. 따라서, 층들(320, 322, 324)은 게이트 도전체(224) 근처에 OSO 구조를 형성한다. 도 23f의 예에 있어서, 산화물층(316)은 터널 유전재료로 작용할 수 있고 전하는 질화물층(318)에 저장될 수 있다.
도 23g는 하부 SOSONOS 구조를 예시하는 도면이다. 여기서, 얇은 OSO 구조(325)가 폴리실리콘층(214) 상부에 형성된다. OSO 구조(325)는 얇은 산화물층(326), 얇은 폴리실리콘층(328) 및 얇은 산화물층(330)을 포함한다. 그 후, 질화 물층(332)이 OSO 구조(325) 상부에 형성될 수 있으며, 산화물층(334)이 질화물층(332) 상부에 형성될 수 있다. 도 23g의 예에 있어서, OSO 구조(325)는 터널 유전재료로 작용할 수 있고, 전하는 질화물층(332)에 저장될 수 있다.
도 23h는 소자(100)에 포함된 트래핑 구조로 사용될 수 있는 구체적인 SONONS 구조를 예시하는 도면이다. 여기서, 산화물층(336)이 폴리실리콘층(214) 상부에 형성되고 질화물층(338)이 산화물층(336) 상부에 형성된다. 그 후, ON 구조(341)가 질화물층(338) 상부에 형성된다. ON 구조(341)는 질화물층(338) 상부에 형성된 얇은 산화물층(340) 및 얇은 산화물층(340) 상부에 형성된 얇은 질화물층(342)을 포함한다. 도 23h의 예에 있어서, 산화물층(336)이 터널 유전재료로 작용할 수 있으며 전하는 질화물층(338)에 트랩될 수 있다.
다른 실시예들에 있어서, 상기 트래핑 구조는 SiN 또는 SiON, 또는 HfO2, Al2O3, AlN 등과 같은 고유전율(Hi-K) 재료를 포함할 수 있다. 일반적으로, 특정 어플리케이션의 요구사항들을 만족하는 한 어떠한 트래핑 구조나 재료라도 사용될 수 있다.
워드라인 도전체(224)는 N+ 또는 P+ 도전 재료, 예컨대 폴리실리콘 재료, 폴리실리콘/실리사이드/폴리실리콘 재료 또는 알루미늄(Al), 구리(Cu) 또는 텅스텐(W)과 같은 금속으로 형성될 수 있다.
일단 워드라인들(220)이 형성되면, 소스 및 드레인 영역들(216)이 워드라인들(220)에 의해 덮이지 않은 비트라인들(205)을 포함하는 반도체층(204)의 영역에 형성될 수 있다. 따라서, 이들 소스 및 드레인 영역들(216)이 반도체층(204)의 영역들(216)로 임플란트 및 열 확산된다. 이해되는 바와 같이, 이 공정은 자기정렬(self aligned) 공정이다. 도 11의 예에 있어서, 반도체층(204)이 P형 반도체 재료를 포함하므로, 소스 및 드레인 영역은 예컨대 비소(As) 또는 인(P)을 사용하여 형성된 N+ 영역들이다. N형 반도체 재료를 사용하는 실시예들에 있어서 P+ 영역들이 형성됨이 이해될 것이다.
소스 및 드레인 영역들(216)의 형성 후, 반도체층(204)은 N+ 영역들로 도핑된 소스/드레인 영역들(216)과 워드라인들(220) 아래에 남아있는 P형 영역들(214)을 포함할 것이다. 아래에서 설명되는 바와 같이, 이들 P형 영역들(214)은 특정 메모리 셀들을 위한 채널 영역들을 형성할 것이다.
도 12는 도 11에 예시된 층들의 선 AA'를 따라 취해진 단면도이다. 보이는 바와 같이, 워드라인들(220) 아래에 남아있는 P형 영역들은 유전 영역들(212)에 의해 분리되어 있다. 도 13은 선 BB'를 따라 취해진 단면을 예시하는 도면이다. 도 13에서 볼 수 있는 바와 같이, N+ 도핑 영역들(216)은 워드 라인들(220) 사이에 형성되고 유전 영역들(212)에 의해 분리되어 있다. 도 14 및 15에 예시된 바와 같이, HDP 산화물 영역들(242)은 워드라인들(220) 사이에 형성될 수 있다.
도 16~18에 예시된 바와 같이, 그 후, 제2 비트라인층(예컨대, 비트라인층(130))이 워드라인들(220) 상부에 형성될 수 있다. 따라서, 비트라인들(228)은 도 16에 예시된 바와 같이 워드라인들(220) 상부에 형성될 수 있다. 이들 비트라인은 도 6~9에 예시된 바와 같은 비트라인들(205)을 형성하기 위해 사용된 공정과 동 일한 공정을 사용하여 형성될 수 있다. 따라서, 비트라인들(228)은 유전 영역들(236)에 의해 분리될 것이다. 도 17은 선 BB'를 따라 취해진 단면을 예시하는 도면이다. 보이는 바와 같이, 제1 비트라인층(110)은 워드라인들(220) 사이의 영역들 내의 HDP 산화물(242)에 의해 제2 비트라인층(130)으로부터 분리된다. 도 18은 AA'를 따라 취해진 단면을 예시하는 도면이다. 보이는 바와 같이, 비트라인들(228)은 비트라인들(205) 상부에 형성된 워드라인들(220) 상부에 형성된다.
도 19~21에 예시된 바와 같이, 그 후, 워드라인들(230)이 제2 워드라인층(예컨대, 워드라인층(140))을 형성하기 위해 비트라인들(228) 상부에 형성될 수 있다. 워드라인들(220)과 같이, 워드라인들(230)은 트래핑 구조들(240, 2440) 사이에 샌드위치된 워드라인 도전체(246)를 포함할 수 있다. 이는 도 21에 예시되어 있는데, 도 21은 도 19에 예시된 층들의 선 AA'를 따라 취해진 단면도이다. 도 20은 선 BB'를 따라 취해진 단면도이다.
따라서, 도 21의 예에 있어서, 트래핑 구조들(240, 244)은 산화물층, 질화물층 및 산화물층을 차례로 형성함으로써 형성된다. 예를 들면, 산화물층들은 SiO2를 포함할 수 있고, 질화물층은 SiN층을 포함할 수 있다. 이해되듯이, 상기 질화물층은 소자 프로그램 동작 동안 전하를 트래핑하기 위한 트래핑층으로 작용한다. 상기 트랩된 전하는 메모리 셀에 대한 문턱전압을 바꿀 것이고, 이는 상기 셀의 프로그램 상태를 결정하기 위해 감지될 수 있다.
다른 실시예들에 있어서, 트래핑 구조들(240, 244)은 도 23a~23h에 예시된 구조들 중 하나를 포함할 수 있다.
다른 실시예들에 있어서, 상기 트래핑 구조는 SiN 또는 SiON, 또는 HfO2, Al2O3, AlN 등과 같은 고유전율(Hi-K) 재료를 포함할 수 있다. 일반적으로, 특정 어플리케이션의 요구사항들을 만족하는 한 어떠한 트래핑 구조나 재료라도 사용될 수 있다.
워드라인층(246)은 N+ 또는 P+ 도전 재료, 예컨대 폴리실리콘 재료, 폴리실리콘/실리사이드/폴리실리콘 재료 또는 알루미늄(Al), 구리(Cu) 또는 텅스텐(W)과 같은 금속으로 형성될 수 있다.
일단 워드라인들(230)이 형성되면, 소스 및 드레인 영역들(234)이 워드라인들(230)에 의해 덮이지 않은 비트라인들(228)의 영역들 내에 형성될 수 있다. 따라서, 이들 소스 및 드레인 영역들(234)이 비트라인들(228) 내로 임플란트되고 열 확산된다. 이해되는 바와 같이, 이 공정은 자기정렬(self aligned) 공정이다. 도 19의 예에 있어서, 비트라인들(228)이 P형 반도체 재료를 포함하므로, 소스 및 드레인 영역은 예컨대 비소(As) 또는 인(P)을 사용하여 형성된 N+ 영역들이다. N형 반도체 재료를 사용하는 실시예들에 있어서 P+ 영역들이 형성됨이 이해될 것이다.
소스 및 드레인 영역들(234)의 형성 후, 비트라인들(228)은 N+ 영역들로 도핑된 소스 드레인 영역들(234)과 워드라인들(230) 아래에 남아있는 P형 영역들(232)을 포함할 것이다. 아래에서 설명되는 바와 같이, 이들 P형 영역들(232)은 특정 메모리 셀들을 위한 채널 영역들을 형성할 것이다.
도 22에 예시된 바와 같이, 도 3~21에서 설명된 공정은 복수개의 메모리 셀들을 포함하는 적층된 메모리 어레이를 생성한다. 이러한 셀들(250, 252, 254)이 도 22에 예로써 예시된다. 영역들(234)은 각 셀에 대한 소스 및 드레인 영역들을 형성하고, 전류는 화살표 방향으로 셀들을 통해 흐른다. 상기 셀들은 NAND 동작을 위해 구성될 수 있다. 셀들(250, 252, 254)은 상기 어레이의 상층에 있다; 그러나, 상기 어레이는 서로의 상부에 적층된 복수개의 셀층들을 포함한다. 이는 도 21의 단면도에서 예시될 수 있다.
도 21에서 볼 수 있는 바와 같이, 트래핑 구조(240)는 셀들(250, 252, 254)구조에 대한 게이트를 형성하고; 트래핑 구조(240) 아래의 영역들(236)은 셀들(250, 252, 254)에 대한 채널 영역들을 형성하고; 워드라인(230)의 양 옆에 있는 소스/드레인 영역들(234)은 셀들(250, 252, 254)에 대한 소스 및 드레인 영역들을 형성한다(도 22 참조). 추가적으로 트래핑 구조(218)는 메모리 셀들, 예컨대 셀들(250, 252, 254) 아래의 셀들(256, 258, 260)의 층에 대한 게이트 구조를 형성할 수 있다. 트래핑 구조(218) 상부의 영역들(236)은 셀들(256, 258, 260)에 대한 채널 영역들을 형성하고; 워드라인(230)의 양 옆에 있는 소스/드레인 영역들(234)은 셀들(256, 258, 260)에 대한 소스 및 드레인 영역들을 형성한다. 여기서, 전류가 흐르는 도전체(224)가 셀들(256, 258, 260)의 게이트 구조에 전압을 공급하기 위한 실제적인 워드라인을 형성한다.
제3층의 메모리 셀들, 예컨대 셀들(262, 264, 266)이 도 21에 예시된 바와 같이 셀들(256, 258, 260) 아래에 위치한다. 트래핑 구조(222)가 이들 셀들에 대한 게이트 구조를 형성한다. 도전층(224)이 다양한 셀들의 게이트 구조에 전압을 인가하기 위한 실제적인 워드라인을 형성한다. 워드라인(220) 아래의 영역들(214)은 이들 셀들에 대한 채널 영역들을 형성하고, 워드라인(220) 양 옆의 영역들(216)은 이들 셀들에 대한 소스 및 드레인 영역들을 형성한다.
도 24는 일 실시에에 따라 구성된 적층된 비휘발성 메모리 소자의 예를 예시하는 도면이다. 도 25~35는 또 다른 실시예에 따라서 도 24의 소자를 제조하기 위한 단계들의 진행을 예시하는 도면들이다. 도 24~35와 관련하여 설명되는 실시예는 워드라인들이 메모리 셀들 사이에서 공유되지 않는 더 간단한 디자인을 제공한다. 도 24에서 볼 수 있듯이, 도 24~35에 예시된 공정은 절연체 또는 유전층(2402)와 함께 절연체(2402)의 상부에 적층되고 중간층 또는 중간모듈 유전층들(2404)에 의해 분리된 워드라인 및 비트라인층 층들을 포함하는 적층 메모리 구조를 생성한다. 상기 워드라인 및 비트라인 층들은 트래핑 구조들(2408)에 의해 워드라인들(2406)로부터 분리된 비트라인들(2410)을 포함한다. 아래에서 설명되는 바와 같이, 비트라인층이 증착된 후 패터닝 및 식각되어 비트라인들(2410)을 형성한다. 그 후, 트래핑 구조층이 증착될 수 있으며 워드라인층이 상기 트래핑 구조층 상부에 증착될 수 있다. 그 후, 상기 워드라인 및 트래핑 구조층들이 패터닝 및 식각되어 비트라인들(2410) 상부의 워드라인들을 형성한다. 비트라인들(2410) 상부 및 워드라인들(2406) 하부의 상기 트래핑 구조(2408)는 메모리 셀 내에 전하를 저장하기 위한 트래핑층으로 작용할 수 있다.
도 25~35는 도 24에 예시된 소자를 제조하기 위한 구체적인 공정을 예시한 다. 도 25에 예시된 바와 같이, 폴리실리콘층(2504)이 절연층(2502) 상부에 증착될 수 있다. 절연층(2502)은 산화물 재료, 예커대 실리콘 산화물 재료(SiO2)를 포함할 수 있다. 폴리실리콘층(2504)은 대략 200~1000Å 범위 내의 두께를 가질 수 있다. 예를 들면, 폴리실리콘층(2504)의 두께는 특정 실시에들에 있어서 바람직하게 대략 400Å이다.
도 26을 참조하면, 그 후, 비트라인 영역들(2506)을 생성하기 위해 폴리실리콘층(2504)이 통상의 포토리소그래피 공정들을 사용하여 패터닝 및 식각된다. 예를 들면, 절연층(2502)이 영역들(2506)을 생성하기 위한 식각 공정에 대해 식각 정지막으로 사용될 수 있다. 도 26에 예시된 층들의 전체 두께는 대략 200~1000Å 사이일 수 있고, 대략 400Å이 바람직할 수 있다.
도 27a~27c는 비트라인 영역들(2506)을 생성하기 위해 폴리실리콘층(2504)을 식각하기 이한 다른 공정을 예시한다. 도 27a를 참조하면, 캡층(2508)이 폴리실리콘층(250) 상부에 형성될 수 있다. 예컨대, 캡층(2508)은 실리콘 질화물(SiN)층을 포함할 수 있다. 그 후, 폴리실리콘층(2504) 및 캡층(2508)이 도 27b에 예시된 바와 같이 통상의 포토리소그래피 기술들을 사용하여 패터닝 및 식각된다. 또, 절연층(2502)은 상기 식각 공정에 대한 식각 정지막으로 작용할 수 있다.
도 27c를 참조하면, 층들(2504, 2508)이 식각되어 영역들(2506, 2510)을 생성한 후 캡층(2508)의 영역들(2510)이 통상의 공정을 사용하여 제거될 수 있다.
도 28을 참조하면, 트래핑 구조층(2508)이 절연층(2502) 및 비트라인 영역 들(2506) 상부에 형성될 수 있다. 위에서 설명한 바와 같이, 트래핑 구조층(2508)은, SONOS, BE-SONOS, 상부 BE-SONOS, SONONS, SONOSLS, SLSLNSS 등과 같은 복수개의 트래핑 구조들 중 어느 것이라도 포함할 수 있다. 다른 실시예들에 있어서, 트래핑 구조층(2508)은 SiN 재료, SiON 재료, 또는 HfO2, Al2O3, AlN 등과 같은 고유전율(Hi-K) 재료를 포함할 수 있다.
도 29를 참조하면, 그 후, 워드라인층(2510)이 트래핑 구조층(2508) 상부에 형성될 수 있다. 예를 들면, 워드라인층(2510)은 트래핑 구조층(2508) 상부에 증착된 폴리실리콘 재료를 포함할 수 있다. 그 후, 층들(2510, 2508)은 통상의 포토리소그래피 기술을 사용하여 패터닝 및 식각될 수 있다. 도 31에 예시된 바와 같이, 이는 비트라인들(2506) 상부에 워드라이들(2510)을 생성할 것이다.
도 30에서 볼 수 있듯이, 상기 식각 공정은 워드라인들(2510) 사이의 영역들에서 트래핑 구조층(2508)을 관통하여 식각하도록 구성될 수 있다. 이것은 영역들(2506)의 측면들 상에 잔류하는 트래핑 구조층(2508)의 영역들(2512)을 구비하는 영역들(2506)을 생성할 수 있다.
도 31은 지금까지 형성된 층들의 평면도를 예시하는 도면이다. 도 29는 선 AA'를 따라 취해진 도 31에 예시된 층들의 단면도를 예시하는 도면이다. 도 30은 선 BB'를 따라 취해진 도 31에 예시된 층들의 단면도를 예시하는 도면이다.
도 34를 참조하면, 소스 및 드레인 영역들(2514)이 워드라인들(2510) 아래에 있지 않은 비트라인들(2506)의 영역들에 임플란트될 수 있다. 예를 들면, 비트라인 들(2506)이 P형 폴리실리콘 재료로 형성되면, N형 소스/드레인 영역들(2514)이 워드라인들(2510) 아래에 있지 않은 비트라인들(2506)의 영역들 내로 임플란트되고 열 확산될 수 있다. 반대로, 비트라인들(2506)이 N형 폴리실리콘 재료로 형성되면, P형 소스/드레인 영역들이 비트라인들(2506) 내로 임플란트되고 열확산될 수 있다.
도 32는 선 AA'를 따라 취해진 도 34에 예시된 층들의 단면도를 예시하는 도면이다. 도 33은 선 BB'를 따라 취해진 도 34에 예시된 층들의 단면도를 예시하는 도면이다. 이제, 비트라인들(2506)이 워드라인층(2510) 아래에 채널 영역들(2516)을 포함하고 있는 것을 볼 수 있다. 상기 소스 및 드레인 영역들(2514)은 워드라인들(2510)의 양 옆에 형성된다. 소스/드레인 영역들(2514)의 형성은 자기정렬 공정이다.
도 35를 참조하면, 그 후, 중간층 혹은 중간모듈 유전층(2518)이 워드라인층(2510) 상부에 형성될 수 있다. 또 다른 비트라인 및 워드라인층이 위에서 설명된 것과 동일한 공정 단계들을 사용하여 중간층 혹은 중간모듈 유전층(2518) 상부에 형성될 수 있다. 이러한 방식으로, 중간층 혹은 중간모듈 유전층(2518)에 의해 분리된 어떠한 개수의 워드라인 및 비트라인 층들이라도 절연층(2502) 상부에 형성될 수 있다.
도 34를 참조하면, 메모리 셀들(2520~2526)이 예시된 구조로 형성될 수 있다. 메모리 셀들(2520, 2522)은 또한 도 35에 예시된다. 메모리 셀들에 대한 소스 및 드레인 영역들은 연관된 워드라인들(2510)의 양 옆의 소스/드레인 영역들(2514)로부터 형성된다. 채널 영역은 워드라인들(2510) 아래의 비트라인들(2506)의 영역 들(2516)로부터 형성된다. 셀들은 3중 게이트(tri-gate) 소자들인데, 이들은 과도한 코너 효과(corner effect)를 겪을 수 있으나, 또한 증가된 소자 폭에 기인하여 증가된 셀 전류를 가질 수 있다.
위에 기재한 바와 같이, 여기에 설명된 방법들은 적층된 NAND 메모리 소자들을 형성하기 위해 사용될 수 있다. 도 36 및 37은 여기에 설명된 방법들에 따라 구성된 16 워드라인 NAND 소자의 동작특성을 예시하는 도면들이다. 도 36에서 볼 수 있듯이, 소자들이 소거 상태에 있다. 읽기 동작 동안, 고전압(VREAD)이 제1 비트라인(BL1)에 인가되고, 적층된 메모리 소자의 층들 중 제2 층에 대한 비트라인은 플로팅되고 소스 라인은 0V로 묶여 있다. 그 후, 셀(A)의 워드라인에 읽기 전압(VPASS)을 인가함으로서 셀(A)이 판독될 수 있다. 도 36에서 곡선들이 예시하는 바와 같이, +7V의 VPASS 전압이 1㎂에 근접하는 읽기 전류를 생성하는데, 이는 NAND 동작에 충분하다.
도 37은 프로그램되고 있는 셀에 인접한 셀에 대한 프로그램 교란(program disturb)을 제한하기 위한 방법을 예시하는 도면이다. 도 37에서, 셀(A)은 고전압, 예컨대 약 +17V를 셀(A)의 워드라인에 인가함으로써 프로그램되고 있다. BL1은 OV로 묶여 있고, 소스라인은 플로팅된다. BL2는 약 +8V 까지 끌어오려지고, 셀들(C, D)과 연관된 워드라인은 약 +9V 까지 끌어올려진다. 따라서, 셀들(C, D)은 중간 장의 게이트 교란하에 있고, 셀(B)는 셀(B)에 대한 채널 포텐셜을 상승시킴으로써 프로그 램이 방지된다. 도 37으 그래프는 위에 상술된 조건들 하에서 수행된 프로그램 동작에 대해 인식할 만한 프로그램 교란이 거의 없음을 예시한다.
본 발명의 특정 실시예들이 위에서 설명되었지만, 설명된 실시예들은 단지 예로써 제공된 것이다. 따라서, 본 발명은 설명된 실시예들에 기초하여 제한되지 않는다. 오히려, 여기에 설명된 본 발명의 범위는 위의 설명 및 첨부된 도면과 결합된 다음의 청구범위의 관점에서만 제한될 뿐이다.
본 발명의 실시예들에 따르면, 효율적인 공정기술을 사용하여 적층된 비휘발성 메모리 소자를 제조할 수 있으며, 이에 따라 효율이 높고 비용 효율이 높은 적층된 비휘발성 메모리 소자를 제공할 수 있다.

Claims (62)

  1. 서로의 상부에 순서대로 형성된 복수개의 비트라인 층들 및 복수개의 워드라인 층들을 포함하는 비휘발성 메모리 소자를 제조하기 위한 방법으로,
    제1 비트라인 층을 형성하되, 상기 제1 비트라인 층을 형성하는 것은
    절연체 상에 반도체층을 형성하고,
    상기 반도체층을 패터닝 및 식각하여 복수개의 비트라인들을 형성하는 것을 포함하고,
    상기 제1 비트라인 층 상부에 제1 워드라인 층을 형성하되, 상기 제1 워드라인 층을 형성하는 것은,
    제1 트래핑 구조, 도전층 및 제2 트래핑 구조를 차례로 형성하고,
    상기 제1 및 제2 트래핑 구조들과 상기 도전층을 패터닝 및 식각하여 복수개의 워드라인들을 형성하는 것을 포함하고,
    상기 복수개의 워드라인들에 의해 덮이지 않은 상기 복수개의 비트라인들의 영역들에 소스/드레인 영역들을 형성하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  2. 청구항 1에 있어서, 상기 반도체층을 패터닝 및 식각하는 것은
    상기 반도체층 상부에 캡층을 형성하고,
    상기 캡층 및 상기 반도체층을 식각하여 상기 캡층 및 상기 반도체층의 잔류부분들을 포함하는 비트라인 영역들을 형성하고,
    상기 식각된 캡 및 반도체 층들 상부에 유전층을 형성하고,
    상기 유전층의 일부를 식각하여 상기 비트라인 영역들 사이 및 상기 캡층의 잔류부분들 상부에 유전 영역들을 형성하고,
    상기 캡층의 잔류부분들을 제거하여 상기 캡층 상부의 상기 유전층 부분들을 제거하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  3. 청구항 2에 있어서, 상기 캡층은 질화물층을 포함하는 비휘발성 메모리 소자 제조방법.
  4. 청구항 2에 있어서, 상기 유전층은 실리콘 산화물(SiO2)을 포함하는 비휘발성 메모리 소자 제조방법.
  5. 청구항 4에 있어서, 상기 실리콘 산화물은 고밀도 플라즈마 화학기상증착법을 사용하여 증착되는 비휘발성 메모리 소자 제조방법.
  6. 청구항 1에 있어서, 상기 제1 및 제2 트래핑 구조들 각각을 형성하는 것은 실리콘-산화물-질화물-산화물-실리콘(SONOS) 구조를 형성하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  7. 청구항 1에 있어서, 상기 제1 및 제2 트래핑 구조들 각각을 형성하는 것은 산화물-질화물-산화물(ONO) 질화물 롬 구조를 형성하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  8. 청구항 1에 있어서, 상기 제1 및 제2 트래핑 구조들 각각을 형성하는 것은 밴드갭 공학기술로 제조된(Band-gap Engineered; BE) SONOS 구조를 형성하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  9. 청구항 1에 있어서, 상기 제1 및 제2 트래핑 구조들 각각을 형성하는 것은 실리콘-산화물-질화물-실리콘(SONS) 구조를 형성하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  10. 청구항 1에 있어서, 상기 제1 및 제2 트래핑 구조들 각각을 형성하는 것은 상부 BE-SONOS 구조를 형성하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  11. 청구항 1에 있어서, 상기 제1 및 제2 트래핑 구조들 각각을 형성하는 것은 상부 실리콘-산화물-질화물-산화물-실리콘-산화물-실리콘(SONOSOS) 구조를 형성하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  12. 청구항 1에 있어서, 상기 제1 및 제2 트래핑 구조들 각각을 형성하는 것은 하부 SOSONOS 구조를 형성하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  13. 청구항 1에 있어서, 상기 제1 및 제2 트래핑 구조들 각각을 형성하는 것은 실리콘-산화물-질화물-산화물-질화물-실리콘(SONONS) 구조를 형성하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  14. 청구항 1에 있어서, 상기 제1 및 제2 트래핑 구조들 각각을 형성하는 것은 실리콘 질화물(SiN)층을 형성하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  15. 청구항 1에 있어서, 상기 제1 및 제2 트래핑 구조들 각각을 형성하는 것은 SiON층을 형성하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  16. 청구항 1에 있어서, 상기 제1 및 제2 트래핑 구조들 각각을 형성하는 것은 고유전율(Hi-K) 재료를 증착하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  17. 청구항 16에 있어서, 상기 Hi-K 재료는 HfO2, AlN 또는 Al2O3인 비휘발성 메모리 소자 제조방법.
  18. 삭제
  19. 청구항 1에 있어서, 상기 반도체층은 P형 반도체 재료를 포함하고,
    상기 소스 드레인 영역들을 형성하는 것은 상기 P형 반도체 재료에 N+ 영역들을 형성하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  20. 청구항 19에 있어서, 상기 N+ 영역들은 As 또는 P를 사용하여 형성되는 비휘발성 메모리 소자 제조방법.
  21. 청구항 1에 있어서, 상기 도전층은 폴리실리콘 재료를 포함하는 비휘발성 메모리 소자 제조방법.
  22. 청구항 21에 있어서, 상기 도전층은 폴리실리콘/실리사이드/폴리실리콘 재료를 포함하는 비휘발성 메모리 소자 제조방법.
  23. 청구항 21에 있어서, 상기 도전층은 금속을 포함하는 비휘발성 메모리 소자 제조방법.
  24. 청구항 23에 있어서, 상기 금속은 알루미늄, 구리 또는 텅스텐인 비휘발성 메모리 소자 제조방법.
  25. 청구항 1에 있어서, 상기 제1 워드라인 층 상부에 제2 비트라인 층을 형성하는 것을 더 포함하는 비휘발성 메모리 소자 제조방법.
  26. 청구항 25에 있어서, 상기 제2 비트라인 층 상부에 제2 워드라인 층을 형성하는 것을 더 포함하는 비휘발성 메모리 소자 제조방법.
  27. 서로의 상부에 순서대로 형성된 복수개의 비트라인 층들 및 복수개의 워드라인 층들을 포함하는 비휘발성 메모리 소자를 제조하기 위한 방법으로,
    제1 비트라인 층을 형성하고,
    상기 제1 비트라인 층 상부에 제1 워드라인 층을 형성하되, 상기 제1 워드라인 층을 형성하는 것은
    트래핑 구조 및 도전층을 차례로 형성하고,
    상기 트래핑 구조 및 상기 도전층을 패터닝 및 식각하여 복수개의 워드라인들을 형성하는 것을 포함하고,
    상기 복수개의 워드라인들에 의해 덮이지 않은 상기 복수개의 비트라인들의 영역들에 소스/드레인 영역들을 형성하고,
    상기 제1 워드라인 층 상부에 유전층을 형성하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  28. 청구항 27에 있어서, 상기 유전층 상부에 제2 비트라인 층을 형성하는 것을 더 포함하는 비휘발성 메모리 소자 제조방법.
  29. 청구항 28에 있어서, 상기 제2 비트라인 층 상부에 제2 워드라인 층을 형성하는 것을 더 포함하는 비휘발성 메모리 소자 제조방법.
  30. 청구항 27에 있어서, 상기 트래핑 구조를 형성하는 것은 실리콘-산화물-질화물-산화물-실리콘(SONOS) 구조를 형성하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  31. 청구항 27에 있어서, 상기 트래핑 구조를 형성하는 것은 산화물-질화물-산화물(ONO) 구조를 형성하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  32. 청구항 27에 있어서, 상기 트래핑 구조를 형성하는 것은 밴드갭 공학기술로 제조된(Band-gap Engineered; BE) SONOS 구조를 형성하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  33. 청구항 27에 있어서, 상기 트래핑 구조를 형성하는 것은 실리콘-산화물-질화물-실리콘(SONS) 구조를 형성하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  34. 청구항 27에 있어서, 상기 트래핑 구조를 형성하는 것은 상부 BE-SONOS 구조를 형성하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  35. 청구항 27에 있어서, 상기 트래핑 구조를 형성하는 것은 상부 실리콘-산화물-질화물-산화물-실리콘-산화물-실리콘(SONOSOS) 구조를 형성하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  36. 청구항 27에 있어서, 상기 트래핑 구조를 형성하는 것은 하부 SOSONOS 구조를 형성하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  37. 청구항 27에 있어서, 상기 트래핑 구조를 형성하는 것은 실리콘-산화물-질화물-산화물-질화물-실리콘(SONONS) 구조를 형성하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  38. 청구항 27에 있어서, 상기 트래핑 구조를 형성하는 것은 실리콘 질화물(SiN)층을 형성하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  39. 청구항 27에 있어서, 상기 트래핑 구조를 형성하는 것은 SiON층을 형성하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  40. 청구항 27에 있어서, 상기 트래핑 구조를 형성하는 것은 Hi-K 재료를 증착하는 것을 포함하는 비휘발성 메모리 소자 제조방법.
  41. 청구항 40에 있어서, 상기 Hi-K 재료는 HfO2, AlN 또는 Al2O3인 비휘발성 메모리 소자 제조방법.
  42. 삭제
  43. 청구항 27에 있어서, 상기 도전층은 폴리실리콘 재료를 포함하는 비휘발성 메모리 소자 제조방법.
  44. 각층이 반도체 재료로 형성되고 유전 영역들에 의해 분리된 복수개의 비트라인들을 포함하는 복수개의 비트라인 층들;
    각층이 복수개의 워드라인들을 포함하는 복수개의 워드라인 층들; 및
    상기 복수개의 워드라인들에 의해 덮이지 않은 상기 복수개의 비트라인들의 영역들에 형성된 소스/드레인 영역들을 포함하고,
    각 워드라인은
    제1 트래핑 구조,
    도전층 및
    제2 트래핑 구조를 포함하는 적층된 비휘발성 메모리 소자.
  45. 청구항 44에 있어서, 상기 반도체 재료는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함하는 비휘발성 메모리 소자.
  46. 청구항 44에 있어서, 상기 제1 트래핑 구조는 산화물-질화물-산화물(ONO) 구조를 포함하는 비휘발성 메모리 소자.
  47. 청구항 44에 있어서, 상기 제1 트래핑 구조는 실리콘-산화물-질화물-산화물-실리콘(SONOS) 구조를 포함하는 비휘발성 메모리 소자.
  48. 청구항 44에 있어서, 상기 제1 트래핑 구조는 밴드갭 공학기술로 제조된(Band-gap Engineered; BE) SONOS 구조를 포함하는 비휘발성 메모리 소자.
  49. 청구항 44에 있어서, 상기 제1 트래핑 구조는 실리콘-산화물-질화물-실리콘(SONS) 구조를 포함하는 비휘발성 메모리 소자.
  50. 청구항 44에 있어서, 상기 제1 트래핑 구조는 상부 BE-SONOS 구조를 포함하는 비휘발성 메모리 소자.
  51. 청구항 44에 있어서, 상기 제1 트래핑 구조는 상부 실리콘-산화물-질화물-산 화물-실리콘-산화물-실리콘(SONOSOS) 구조를 포함하는 비휘발성 메모리 소자.
  52. 청구항 44에 있어서, 상기 제1 트래핑 구조는 하부 SOSONOS 구조를 포함하는 비휘발성 메모리 소자.
  53. 청구항 44에 있어서, 상기 제1 트래핑 구조는 실리콘-산화물-질화물-산화물-질화물-실리콘(SONONS) 구조를 포함하는 비휘발성 메모리 소자.
  54. 청구항 44에 있어서, 상기 제1 트래핑 구조는 질화물층을 포함하는 비휘발성 메모리 소자.
  55. 청구항 54에 있어서, 상기 질화물층은 실리콘 질화물(SiN)인 비휘발성 메모리 소자.
  56. 청구항 54에 있어서, 상기 질화물층은 SiON층인 비휘발성 메모리 소자.
  57. 청구항 44에 있어서, 상기 제1 트래핑 구조는 Hi-K 재료를 포함하는 비휘발성 메모리 소자.
  58. 청구항 57에 있어서, 상기 Hi-K 재료는 HfO2, AlN 또는 Al2O3인 비휘발성 메모리 소자.
  59. 청구항 44에 있어서, 상기 도전층은 폴리실리콘을 포함하는 비휘발성 메모리 소자.
  60. 청구항 44에 있어서, 상기 도전층은 폴리실리콘/실리사이드/폴리실리콘을 포함하는 비휘발성 메모리 소자.
  61. 청구항 44에 있어서, 상기 도전층은 금속을 포함하는 비휘발성 메모리 소자.
  62. 청구항 61에 있어서, 상기 금속은 Al, Cu 또는 W인 비휘발성 메모리 소자.
KR1020070058912A 2006-06-22 2007-06-15 적층된 비휘발성 메모리 소자 및 그것을 제조하기 위한방법 KR100924983B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/425,959 US7709334B2 (en) 2005-12-09 2006-06-22 Stacked non-volatile memory device and methods for fabricating the same
US11/425,959 2006-06-22

Publications (2)

Publication Number Publication Date
KR20070121526A KR20070121526A (ko) 2007-12-27
KR100924983B1 true KR100924983B1 (ko) 2009-11-04

Family

ID=38521484

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070058912A KR100924983B1 (ko) 2006-06-22 2007-06-15 적층된 비휘발성 메모리 소자 및 그것을 제조하기 위한방법

Country Status (4)

Country Link
US (3) US7709334B2 (ko)
EP (2) EP3116024B1 (ko)
JP (1) JP5154841B2 (ko)
KR (1) KR100924983B1 (ko)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8482052B2 (en) 2005-01-03 2013-07-09 Macronix International Co., Ltd. Silicon on insulator and thin film transistor bandgap engineered split gate memory
US7709334B2 (en) 2005-12-09 2010-05-04 Macronix International Co., Ltd. Stacked non-volatile memory device and methods for fabricating the same
US20080031052A1 (en) * 2006-08-01 2008-02-07 Macronix International Co., Ltd. A double-bias erase method for memory devices
JP5301123B2 (ja) * 2007-07-25 2013-09-25 スパンション エルエルシー 半導体装置及びその製造方法
US20090039414A1 (en) * 2007-08-09 2009-02-12 Macronix International Co., Ltd. Charge trapping memory cell with high speed erase
EP2026384A3 (en) * 2007-08-13 2009-06-10 Macronix International Co., Ltd. Charge trapping memory cell with high speed erase
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
CN101621037B (zh) * 2008-07-03 2011-10-05 中芯国际集成电路制造(上海)有限公司 Tft sas存储单元结构
US8355281B2 (en) 2010-04-20 2013-01-15 Micron Technology, Inc. Flash memory having multi-level architecture
US8503213B2 (en) * 2011-01-19 2013-08-06 Macronix International Co., Ltd. Memory architecture of 3D array with alternating memory string orientation and string select structures
US8486791B2 (en) 2011-01-19 2013-07-16 Macronix International Co., Ltd. Mufti-layer single crystal 3D stackable memory
US9018692B2 (en) * 2011-01-19 2015-04-28 Macronix International Co., Ltd. Low cost scalable 3D memory
US9240405B2 (en) 2011-04-19 2016-01-19 Macronix International Co., Ltd. Memory with off-chip controller
US8724393B2 (en) 2011-05-02 2014-05-13 Macronix International Co., Ltd. Thermally assisted flash memory with diode strapping
US8488387B2 (en) * 2011-05-02 2013-07-16 Macronix International Co., Ltd. Thermally assisted dielectric charge trapping flash
US8824212B2 (en) 2011-05-02 2014-09-02 Macronix International Co., Ltd. Thermally assisted flash memory with segmented word lines
JP5886434B2 (ja) 2011-09-22 2016-03-16 インテル・コーポレーション セルピッチおよびビットラインピッチが整合しないｎａｎｄメモリアレイ
US8779592B2 (en) * 2012-05-01 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Via-free interconnect structure with self-aligned metal line interconnections
US9224474B2 (en) 2013-01-09 2015-12-29 Macronix International Co., Ltd. P-channel 3D memory array and methods to program and erase the same at bit level and block level utilizing band-to-band and fowler-nordheim tunneling principals
US9171636B2 (en) 2013-01-29 2015-10-27 Macronix International Co. Ltd. Hot carrier generation and programming in NAND flash
US9214351B2 (en) 2013-03-12 2015-12-15 Macronix International Co., Ltd. Memory architecture of thin film 3D array
US9348748B2 (en) 2013-12-24 2016-05-24 Macronix International Co., Ltd. Heal leveling
US9559113B2 (en) 2014-05-01 2017-01-31 Macronix International Co., Ltd. SSL/GSL gate oxide in 3D vertical channel NAND
US9373409B2 (en) 2014-07-08 2016-06-21 Macronix International Co., Ltd. Systems and methods for reduced program disturb for 3D NAND flash
KR102293874B1 (ko) 2014-12-10 2021-08-25 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
JP6523197B2 (ja) 2016-03-18 2019-05-29 東芝メモリ株式会社 不揮発性半導体記憶装置およびその製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6737675B2 (en) * 2002-06-27 2004-05-18 Matrix Semiconductor, Inc. High density 3D rail stack arrays
US6750101B2 (en) 2002-03-28 2004-06-15 Macronix International Co., Ltd. Method of manufacturing self-aligned, programmable phase change memory
US6849905B2 (en) * 2002-12-23 2005-02-01 Matrix Semiconductor, Inc. Semiconductor device with localized charge storage dielectric and method of making same
US6984548B2 (en) 2003-06-09 2006-01-10 Macronix International Co., Ltd. Method of making a nonvolatile memory programmable by a heat induced chemical reaction

Family Cites Families (178)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3271591A (en) 1963-09-20 1966-09-06 Energy Conversion Devices Inc Symmetrical current controlling device
US3530441A (en) 1969-01-15 1970-09-22 Energy Conversion Devices Inc Method and apparatus for storing and retrieving information
US4217601A (en) 1979-02-15 1980-08-12 International Business Machines Corporation Non-volatile memory devices fabricated from graded or stepped energy band gap insulator MIM or MIS structure
IL61678A (en) 1979-12-13 1984-04-30 Energy Conversion Devices Inc Programmable cell and programmable electronic arrays comprising such cells
JPS57100749A (en) * 1980-12-15 1982-06-23 Toshiba Corp Manufacture of semiconductor device
JPS5955071A (ja) 1982-09-24 1984-03-29 Hitachi Micro Comput Eng Ltd 不揮発性半導体装置
JPS5974680A (ja) * 1982-10-20 1984-04-27 Mitsubishi Electric Corp 半導体不揮発性メモリ装置およびその製造方法
US4719594A (en) 1984-11-01 1988-01-12 Energy Conversion Devices, Inc. Grooved optical data storage device including a chalcogenide memory layer
JPS61154148A (ja) * 1984-12-27 1986-07-12 Fujitsu Ltd 半導体装置の製造方法
US4876220A (en) 1986-05-16 1989-10-24 Actel Corporation Method of making programmable low impedance interconnect diode element
JP2623122B2 (ja) * 1988-08-05 1997-06-25 株式会社リコー 三次元構造の半導体メモリ装置
US5534712A (en) 1991-01-18 1996-07-09 Energy Conversion Devices, Inc. Electrically erasable memory elements characterized by reduced current and improved thermal stability
US5166758A (en) 1991-01-18 1992-11-24 Energy Conversion Devices, Inc. Electrically erasable phase change memory
US5177567A (en) 1991-07-19 1993-01-05 Energy Conversion Devices, Inc. Thin-film structure for chalcogenide electrical switching devices and process therefor
JPH0582795A (ja) 1991-08-22 1993-04-02 Rohm Co Ltd 半導体記憶装置
JPH0555596A (ja) 1991-08-22 1993-03-05 Rohm Co Ltd 半導体不揮発性記憶装置
US5166096A (en) 1991-10-29 1992-11-24 International Business Machines Corporation Process for fabricating self-aligned contact studs for semiconductor structures
US5712180A (en) 1992-01-14 1998-01-27 Sundisk Corporation EEPROM with split gate source side injection
US5785828A (en) 1994-12-13 1998-07-28 Ricoh Company, Ltd. Sputtering target for producing optical recording medium
US5869843A (en) 1995-06-07 1999-02-09 Micron Technology, Inc. Memory array having a multi-state element and method for forming such array or cells thereof
US5831276A (en) 1995-06-07 1998-11-03 Micron Technology, Inc. Three-dimensional container diode for use with multi-state material in a non-volatile memory cell
US6420725B1 (en) 1995-06-07 2002-07-16 Micron Technology, Inc. Method and apparatus for forming an integrated circuit electrode having a reduced contact area
US5879955A (en) 1995-06-07 1999-03-09 Micron Technology, Inc. Method for fabricating an array of ultra-small pores for chalcogenide memory cells
US5789758A (en) 1995-06-07 1998-08-04 Micron Technology, Inc. Chalcogenide memory cell with a plurality of chalcogenide electrodes
US5837564A (en) 1995-11-01 1998-11-17 Micron Technology, Inc. Method for optimal crystallization to obtain high electrical performance from chalcogenides
US6653733B1 (en) 1996-02-23 2003-11-25 Micron Technology, Inc. Conductors in semiconductor devices
US5687112A (en) 1996-04-19 1997-11-11 Energy Conversion Devices, Inc. Multibit single cell memory element having tapered contact
US5668029A (en) 1996-05-06 1997-09-16 United Microelectronics Corporation Process for fabricating multi-level read-only memory device
US6025220A (en) 1996-06-18 2000-02-15 Micron Technology, Inc. Method of forming a polysilicon diode and devices incorporating such diode
US5814527A (en) 1996-07-22 1998-09-29 Micron Technology, Inc. Method of making small pores defined by a disposable internal spacer for use in chalcogenide memories
US5985698A (en) 1996-07-22 1999-11-16 Micron Technology, Inc. Fabrication of three dimensional container diode for use with multi-state material in a non-volatile memory cell
US5789277A (en) 1996-07-22 1998-08-04 Micron Technology, Inc. Method of making chalogenide memory device
US5998244A (en) 1996-08-22 1999-12-07 Micron Technology, Inc. Memory cell incorporating a chalcogenide element and method of making same
US6147395A (en) 1996-10-02 2000-11-14 Micron Technology, Inc. Method for fabricating a small area of contact between electrodes
US5835396A (en) 1996-10-17 1998-11-10 Zhang; Guobiao Three-dimensional read-only memory
US6087674A (en) 1996-10-28 2000-07-11 Energy Conversion Devices, Inc. Memory element with memory material comprising phase-change material and dielectric material
EP0843360A1 (en) 1996-11-15 1998-05-20 Hitachi Europe Limited Memory device
US6015977A (en) 1997-01-28 2000-01-18 Micron Technology, Inc. Integrated circuit memory cell having a small active area and method of forming same
US5732014A (en) * 1997-02-20 1998-03-24 Micron Technology, Inc. Merged transistor structure for gain memory cell
JPH10247692A (ja) * 1997-03-04 1998-09-14 Sony Corp 不揮発性記憶素子
US6469343B1 (en) 1998-04-02 2002-10-22 Nippon Steel Corporation Multi-level type nonvolatile semiconductor memory device
US5952671A (en) 1997-05-09 1999-09-14 Micron Technology, Inc. Small electrode for a chalcogenide switching device and method for fabricating same
US6031287A (en) 1997-06-18 2000-02-29 Micron Technology, Inc. Contact structure and memory element incorporating the same
JPH1140682A (ja) 1997-07-18 1999-02-12 Sony Corp 不揮発性半導体記憶装置及びその製造方法
US6768165B1 (en) 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
US6617192B1 (en) 1997-10-01 2003-09-09 Ovonyx, Inc. Electrically programmable memory element with multi-regioned contact
FR2770328B1 (fr) 1997-10-29 2001-11-23 Sgs Thomson Microelectronics Point memoire remanent
US5872034A (en) * 1997-11-03 1999-02-16 Delco Electronics Corporation EPROM in double poly high density CMOS
US6026026A (en) 1997-12-05 2000-02-15 Hyundai Electronics America, Inc. Self-convergence of post-erase threshold voltages in a flash memory cell using transient response
US6074917A (en) 1998-06-16 2000-06-13 Advanced Micro Devices, Inc. LPCVD oxide and RTA for top oxide of ONO film to improve reliability for flash memory devices
US6483736B2 (en) 1998-11-16 2002-11-19 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US6351406B1 (en) 1998-11-16 2002-02-26 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US6034882A (en) 1998-11-16 2000-03-07 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
JP3388195B2 (ja) * 1998-12-22 2003-03-17 シャープ株式会社 半導体装置及びその製造方法
DE19903325B4 (de) 1999-01-28 2004-07-22 Heckler & Koch Gmbh Verriegelter Verschluß für eine Selbstlade-Handfeuerwaffe, mit einem Verschlußkopf und Verschlußträger und einem federnden Sperring mit Längsschlitz
US6177317B1 (en) 1999-04-14 2001-01-23 Macronix International Co., Ltd. Method of making nonvolatile memory devices having reduced resistance diffusion regions
US6548825B1 (en) 1999-06-04 2003-04-15 Matsushita Electric Industrial Co., Ltd. Semiconductor device including barrier layer having dispersed particles
US6075719A (en) 1999-06-22 2000-06-13 Energy Conversion Devices, Inc. Method of programming phase-change memory element
US6322903B1 (en) 1999-12-06 2001-11-27 Tru-Si Technologies, Inc. Package of integrated circuits and vertical integration
US6314014B1 (en) 1999-12-16 2001-11-06 Ovonyx, Inc. Programmable resistance memory arrays with reference cells
TW586154B (en) * 2001-01-05 2004-05-01 Macronix Int Co Ltd Planarization method for semiconductor device
KR100529395B1 (ko) * 2000-01-28 2005-11-17 주식회사 하이닉스반도체 이중 에피층 콘택 플러그 구조를 구비하는 반도체 소자 및그 제조 방법
US6420216B1 (en) 2000-03-14 2002-07-16 International Business Machines Corporation Fuse processing using dielectric planarization pillars
WO2001084553A2 (en) 2000-04-28 2001-11-08 Matrix Semiconductor, Inc. Three-dimensional memory array and method of fabrication
US6420215B1 (en) 2000-04-28 2002-07-16 Matrix Semiconductor, Inc. Three-dimensional memory array and method of fabrication
US6888750B2 (en) 2000-04-28 2005-05-03 Matrix Semiconductor, Inc. Nonvolatile memory on SOI and compound semiconductor substrates and method of fabrication
US6501111B1 (en) 2000-06-30 2002-12-31 Intel Corporation Three-dimensional (3D) programmable device
US6563156B2 (en) 2001-03-15 2003-05-13 Micron Technology, Inc. Memory elements and methods for making same
US6440837B1 (en) 2000-07-14 2002-08-27 Micron Technology, Inc. Method of forming a contact structure in a semiconductor device
EP1312120A1 (en) * 2000-08-14 2003-05-21 Matrix Semiconductor, Inc. Dense arrays and charge storage devices, and methods for making same
US6531357B2 (en) * 2000-08-17 2003-03-11 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device
US6429064B1 (en) 2000-09-29 2002-08-06 Intel Corporation Reduced contact area of sidewall conductor
US6339544B1 (en) 2000-09-29 2002-01-15 Intel Corporation Method to enhance performance of thermal resistor device
US6555860B2 (en) 2000-09-29 2003-04-29 Intel Corporation Compositionally modified resistive electrode
US6567293B1 (en) 2000-09-29 2003-05-20 Ovonyx, Inc. Single level metal memory cell using chalcogenide cladding
US6569705B2 (en) 2000-12-21 2003-05-27 Intel Corporation Metal structure for a phase-change memory device
US6627530B2 (en) 2000-12-22 2003-09-30 Matrix Semiconductor, Inc. Patterning three dimensional structures
US6271090B1 (en) 2000-12-22 2001-08-07 Macronix International Co., Ltd. Method for manufacturing flash memory device with dual floating gates and two bits per cell
TW490675B (en) 2000-12-22 2002-06-11 Macronix Int Co Ltd Control method of multi-stated NROM
US6534781B2 (en) 2000-12-26 2003-03-18 Ovonyx, Inc. Phase-change memory bipolar array utilizing a single shallow trench isolation for creating an individual active area region for two memory array elements and one bipolar base contact
WO2002067320A1 (fr) * 2001-02-22 2002-08-29 Sharp Kabushiki Kaisha Dispositif de stockage a semi-conducteurs et circuit integre a semi-conducteurs
US6487114B2 (en) 2001-02-28 2002-11-26 Macronix International Co., Ltd. Method of reading two-bit memories of NROM cell
US6473332B1 (en) 2001-04-04 2002-10-29 The University Of Houston System Electrically variable multi-state resistance computing
US6514788B2 (en) 2001-05-29 2003-02-04 Bae Systems Information And Electronic Systems Integration Inc. Method for manufacturing contacts for a Chalcogenide memory device
US6720630B2 (en) 2001-05-30 2004-04-13 International Business Machines Corporation Structure and method for MOSFET with metallic gate electrode
JP2002368141A (ja) 2001-06-06 2002-12-20 Sony Corp 不揮発性半導体メモリ装置
US6613604B2 (en) 2001-08-02 2003-09-02 Ovonyx, Inc. Method for making small pore for use in programmable resistance memory element
US6589714B2 (en) 2001-06-26 2003-07-08 Ovonyx, Inc. Method for making programmable resistance memory element using silylated photoresist
JP4901048B2 (ja) 2001-06-28 2012-03-21 三星電子株式会社 浮遊トラップ型不揮発性メモリ素子
US6511867B2 (en) 2001-06-30 2003-01-28 Ovonyx, Inc. Utilizing atomic layer deposition for programmable device
US6673700B2 (en) 2001-06-30 2004-01-06 Ovonyx, Inc. Reduced area intersection between electrode and programming element
US6605527B2 (en) 2001-06-30 2003-08-12 Intel Corporation Reduced area intersection between electrode and programming element
KR100395762B1 (ko) 2001-07-31 2003-08-21 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
US6709928B1 (en) 2001-07-31 2004-03-23 Cypress Semiconductor Corporation Semiconductor device having silicon-rich layer and method of manufacturing such a device
KR100407573B1 (ko) 2001-08-09 2003-11-28 삼성전자주식회사 부유 트랩형 비휘발성 메모리 장치 형성 방법
US6841813B2 (en) 2001-08-13 2005-01-11 Matrix Semiconductor, Inc. TFT mask ROM and method for making same
US7476925B2 (en) 2001-08-30 2009-01-13 Micron Technology, Inc. Atomic layer deposition of metal oxide and/or low asymmetrical tunnel barrier interploy insulators
US7012297B2 (en) 2001-08-30 2006-03-14 Micron Technology, Inc. Scalable flash/NV structures and devices with extended endurance
US6586761B2 (en) 2001-09-07 2003-07-01 Intel Corporation Phase change material memory device
US6861267B2 (en) 2001-09-17 2005-03-01 Intel Corporation Reducing shunts in memories with phase-change material
US6440797B1 (en) * 2001-09-28 2002-08-27 Advanced Micro Devices, Inc. Nitride barrier layer for protection of ONO structure from top oxide loss in a fabrication of SONOS flash memory
US6800563B2 (en) 2001-10-11 2004-10-05 Ovonyx, Inc. Forming tapered lower electrode phase-change memories
US6566700B2 (en) 2001-10-11 2003-05-20 Ovonyx, Inc. Carbon-containing interfacial layer for phase-change memory
US6512696B1 (en) 2001-11-13 2003-01-28 Macronix International Co., Ltd. Method of programming and erasing a SNNNS type non-volatile memory cell
US7115469B1 (en) 2001-12-17 2006-10-03 Spansion, Llc Integrated ONO processing for semiconductor devices using in-situ steam generation (ISSG) process
US6545903B1 (en) 2001-12-17 2003-04-08 Texas Instruments Incorporated Self-aligned resistive plugs for forming memory cell with phase change material
US6512241B1 (en) 2001-12-31 2003-01-28 Intel Corporation Phase change material memory device
US6867638B2 (en) 2002-01-10 2005-03-15 Silicon Storage Technology, Inc. High voltage generation and regulation system for digital multilevel nonvolatile memory
US6605840B1 (en) 2002-02-07 2003-08-12 Ching-Yuan Wu Scalable multi-bit flash memory cell and its memory array
US6784480B2 (en) 2002-02-12 2004-08-31 Micron Technology, Inc. Asymmetric band-gap engineered nonvolatile memory device
JP3796457B2 (ja) 2002-02-28 2006-07-12 富士通株式会社 不揮発性半導体記憶装置
US6864500B2 (en) 2002-04-10 2005-03-08 Micron Technology, Inc. Programmable conductor memory cell structure
US6605821B1 (en) 2002-05-10 2003-08-12 Hewlett-Packard Development Company, L.P. Phase change material electronic memory structure and method for forming
US7042045B2 (en) 2002-06-04 2006-05-09 Samsung Electronics Co., Ltd. Non-volatile memory cell having a silicon-oxide nitride-oxide-silicon gate structure
US6617639B1 (en) 2002-06-21 2003-09-09 Advanced Micro Devices, Inc. Use of high-K dielectric material for ONO and tunnel oxide to improve floating gate flash memory coupling
US6768661B2 (en) 2002-06-27 2004-07-27 Matrix Semiconductor, Inc. Multiple-mode memory and method for forming same
KR100452037B1 (ko) * 2002-07-18 2004-10-08 주식회사 하이닉스반도체 반도체 소자의 제조방법 및 그 소자
US6864503B2 (en) 2002-08-09 2005-03-08 Macronix International Co., Ltd. Spacer chalcogenide memory method and device
US6897533B1 (en) 2002-09-18 2005-05-24 Advanced Micro Devices, Inc. Multi-bit silicon nitride charge-trapping non-volatile memory cell
JP2004111874A (ja) * 2002-09-20 2004-04-08 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置及びその製造方法
EP1554763B1 (en) 2002-10-11 2006-08-02 Koninklijke Philips Electronics N.V. Electric device comprising phase change material
KR100446632B1 (ko) 2002-10-14 2004-09-04 삼성전자주식회사 비휘발성 ｓｏｎｓｎｏｓ 메모리
US6858899B2 (en) * 2002-10-15 2005-02-22 Matrix Semiconductor, Inc. Thin film transistor with metal oxide layer and method of making same
US6992932B2 (en) 2002-10-29 2006-01-31 Saifun Semiconductors Ltd Method circuit and system for read error detection in a non-volatile memory array
US7057234B2 (en) * 2002-12-06 2006-06-06 Cornell Research Foundation, Inc. Scalable nano-transistor and memory using back-side trapping
US6791102B2 (en) 2002-12-13 2004-09-14 Intel Corporation Phase change memory
US6744088B1 (en) 2002-12-13 2004-06-01 Intel Corporation Phase change memory device on a planar composite layer
WO2004061863A2 (en) 2002-12-31 2004-07-22 Matrix Semiconductor, Inc. Programmable memory array structure incorporating series-connected transistor strings and methods for fabrication and operation of same
US7005350B2 (en) * 2002-12-31 2006-02-28 Matrix Semiconductor, Inc. Method for fabricating programmable memory array structures incorporating series-connected transistor strings
US6912163B2 (en) 2003-01-14 2005-06-28 Fasl, Llc Memory device having high work function gate and method of erasing same
KR100486306B1 (ko) 2003-02-24 2005-04-29 삼성전자주식회사 셀프 히터 구조를 가지는 상변화 메모리 소자
US6815764B2 (en) 2003-03-17 2004-11-09 Samsung Electronics Co., Ltd. Local SONOS-type structure having two-piece gate and self-aligned ONO and method for manufacturing the same
KR100480645B1 (ko) * 2003-04-01 2005-03-31 삼성전자주식회사 역자기 정합 방식을 이용한 트윈―ｏｎｏ 형태의ｓｏｎｏｓ 메모리 소자 제조 방법
JP2004349309A (ja) * 2003-05-20 2004-12-09 Sharp Corp 半導体記憶装置
JP4040534B2 (ja) 2003-06-04 2008-01-30 株式会社東芝 半導体記憶装置
US7067865B2 (en) 2003-06-06 2006-06-27 Macronix International Co., Ltd. High density chalcogenide memory cells
US7115942B2 (en) 2004-07-01 2006-10-03 Chih-Hsin Wang Method and apparatus for nonvolatile memory
US20040256679A1 (en) 2003-06-17 2004-12-23 Hu Yongjun J. Dual work function metal gates and method of forming
JP2005039138A (ja) * 2003-07-18 2005-02-10 Nippon Telegr & Teleph Corp <Ntt> 不揮発性半導体記憶装置
US6815704B1 (en) 2003-09-04 2004-11-09 Silicon Storage Technology, Inc. Phase change memory device employing thermally insulating voids
US6927410B2 (en) 2003-09-04 2005-08-09 Silicon Storage Technology, Inc. Memory device with discrete layers of phase change memory material
US7012299B2 (en) 2003-09-23 2006-03-14 Matrix Semiconductors, Inc. Storage layer optimization of a nonvolatile memory device
KR100562743B1 (ko) 2003-10-06 2006-03-21 동부아남반도체 주식회사 플래시 메모리 소자의 제조방법
KR100579844B1 (ko) 2003-11-05 2006-05-12 동부일렉트로닉스 주식회사 비휘발성 메모리 소자 및 그 제조방법
US6937507B2 (en) 2003-12-05 2005-08-30 Silicon Storage Technology, Inc. Memory device and method of operating same
US7005700B2 (en) * 2004-01-06 2006-02-28 Jong Ho Lee Double-gate flash memory device
US7151692B2 (en) 2004-01-27 2006-12-19 Macronix International Co., Ltd. Operation scheme for programming charge trapping non-volatile memory
US6936840B2 (en) 2004-01-30 2005-08-30 International Business Machines Corporation Phase-change memory cell and method of fabricating the phase-change memory cell
KR100598100B1 (ko) 2004-03-19 2006-07-07 삼성전자주식회사 상변환 기억 소자의 제조방법
KR100532509B1 (ko) 2004-03-26 2005-11-30 삼성전자주식회사 ＳｉＧｅ를 이용한 트렌치 커패시터 및 그 형성방법
KR100528486B1 (ko) * 2004-04-12 2005-11-15 삼성전자주식회사 불휘발성 메모리 소자 및 그 형성 방법
US7209390B2 (en) 2004-04-26 2007-04-24 Macronix International Co., Ltd. Operation scheme for spectrum shift in charge trapping non-volatile memory
US7187590B2 (en) 2004-04-26 2007-03-06 Macronix International Co., Ltd. Method and system for self-convergent erase in charge trapping memory cells
US7075828B2 (en) 2004-04-26 2006-07-11 Macronix International Co., Intl. Operation scheme with charge balancing erase for charge trapping non-volatile memory
US7164603B2 (en) 2004-04-26 2007-01-16 Yen-Hao Shih Operation scheme with high work function gate and charge balancing for charge trapping non-volatile memory
US7133313B2 (en) 2004-04-26 2006-11-07 Macronix International Co., Ltd. Operation scheme with charge balancing for charge trapping non-volatile memory
US7133316B2 (en) 2004-06-02 2006-11-07 Macronix International Co., Ltd. Program/erase method for P-channel charge trapping memory device
US7190614B2 (en) 2004-06-17 2007-03-13 Macronix International Co., Ltd. Operation scheme for programming charge trapping non-volatile memory
US7399674B2 (en) * 2004-10-22 2008-07-15 Macronix International Co., Ltd. Method of fabricating NAND-type flash EEPROM without field oxide isolation
US7642585B2 (en) 2005-01-03 2010-01-05 Macronix International Co., Ltd. Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US7315474B2 (en) 2005-01-03 2008-01-01 Macronix International Co., Ltd Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US20060198189A1 (en) 2005-01-03 2006-09-07 Macronix International Co., Ltd. Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
DE602006018807D1 (de) 2005-01-03 2011-01-27 Macronix Int Co Ltd Nichtflüchtige Speicherzellen, Speicherarrays damit und Verfahren zum Betrieb der Zellen und Arrays
US7709334B2 (en) 2005-12-09 2010-05-04 Macronix International Co., Ltd. Stacked non-volatile memory device and methods for fabricating the same
US8264028B2 (en) 2005-01-03 2012-09-11 Macronix International Co., Ltd. Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
TWI297154B (en) 2005-01-03 2008-05-21 Macronix Int Co Ltd Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
KR100644405B1 (ko) * 2005-03-31 2006-11-10 삼성전자주식회사 불휘발성 메모리 장치의 게이트 구조물 및 이의 제조 방법
US7279740B2 (en) 2005-05-12 2007-10-09 Micron Technology, Inc. Band-engineered multi-gated non-volatile memory device with enhanced attributes
US7612403B2 (en) 2005-05-17 2009-11-03 Micron Technology, Inc. Low power non-volatile memory and gate stack
US7636257B2 (en) 2005-06-10 2009-12-22 Macronix International Co., Ltd. Methods of operating p-channel non-volatile memory devices
US7829938B2 (en) 2005-07-14 2010-11-09 Micron Technology, Inc. High density NAND non-volatile memory device
US7763927B2 (en) 2005-12-15 2010-07-27 Macronix International Co., Ltd. Non-volatile memory device having a nitride-oxide dielectric layer
US7576386B2 (en) 2005-08-04 2009-08-18 Macronix International Co., Ltd. Non-volatile memory semiconductor device having an oxide-nitride-oxide (ONO) top dielectric layer
US7468299B2 (en) 2005-08-04 2008-12-23 Macronix International Co., Ltd. Non-volatile memory cells and methods of manufacturing the same
US7629641B2 (en) 2005-08-31 2009-12-08 Micron Technology, Inc. Band engineered nano-crystal non-volatile memory device utilizing enhanced gate injection
US8846549B2 (en) 2005-09-27 2014-09-30 Macronix International Co., Ltd. Method of forming bottom oxide for nitride flash memory
KR100682537B1 (ko) * 2005-11-30 2007-02-15 삼성전자주식회사 반도체 소자 및 그 형성 방법
US7608848B2 (en) 2006-05-09 2009-10-27 Macronix International Co., Ltd. Bridge resistance random access memory device with a singular contact structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6750101B2 (en) 2002-03-28 2004-06-15 Macronix International Co., Ltd. Method of manufacturing self-aligned, programmable phase change memory
US6737675B2 (en) * 2002-06-27 2004-05-18 Matrix Semiconductor, Inc. High density 3D rail stack arrays
US6849905B2 (en) * 2002-12-23 2005-02-01 Matrix Semiconductor, Inc. Semiconductor device with localized charge storage dielectric and method of making same
US6984548B2 (en) 2003-06-09 2006-01-10 Macronix International Co., Ltd. Method of making a nonvolatile memory programmable by a heat induced chemical reaction

Also Published As

Publication number Publication date
US7977735B2 (en) 2011-07-12
US8324681B2 (en) 2012-12-04
JP5154841B2 (ja) 2013-02-27
KR20070121526A (ko) 2007-12-27
EP1870935A3 (en) 2010-08-11
EP3116024B1 (en) 2020-06-24
EP1870935A2 (en) 2007-12-26
EP3116024A1 (en) 2017-01-11
US20110241100A1 (en) 2011-10-06
US20100155821A1 (en) 2010-06-24
US7709334B2 (en) 2010-05-04
US20070134855A1 (en) 2007-06-14
EP1870935B1 (en) 2017-04-19
JP2008004934A (ja) 2008-01-10

Similar Documents

Publication Publication Date Title
KR100924983B1 (ko) 적층된 비휘발성 메모리 소자 및 그것을 제조하기 위한방법
KR100876851B1 (ko) 적층된 박막 트랜지스터 비휘발성 메모리 소자 및 그것을제조하기 위한 방법
US6963104B2 (en) Non-volatile memory device
US8946017B2 (en) Method of making a TFT charge storage memory cell having high-mobility corrugated channel
US7795088B2 (en) Method for manufacturing memory cell
JP5537130B2 (ja) 半導体記憶装置
US20050242391A1 (en) Two bit/four bit SONOS flash memory cell
KR101136140B1 (ko) 듀얼 폴리를 사용하는 비트라인 주입
KR20030019917A (ko) 메모리 셀, 메모리 셀 장치 및 그 제조 방법
US7795673B2 (en) Vertical non-volatile memory
JP2007036242A (ja) フィン型チャンネル領域を有する不揮発性メモリ素子及びその製造方法
US20070296033A1 (en) Non-volatile memory device having four storage node films and methods of operating and manufacturing the same
JP2002368141A (ja) 不揮発性半導体メモリ装置
US7491600B2 (en) Nanocrystal bitcell process integration for high density application
US8422304B2 (en) Flash memory device and method for manufacturing flash memory device
US20130228842A1 (en) Semiconductor storage device and manufacturing method thereof
US7602005B2 (en) Memory devices including spacer-shaped electrodes on pedestals and methods of manufacturing the same
US8017477B2 (en) Nonvolatile memory devices and methods of fabricating the same
US20080315285A1 (en) Non-volatile memory devices and methods of fabricating the same
JP2009135214A (ja) 半導体記憶装置およびその製造方法
JP2007081294A (ja) 不揮発性半導体記憶装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120824

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20131022

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20141007

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20151001

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20160822

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190820

Year of fee payment: 11