KR20070004563A - 적층 장치 및 집적 회로 소자의 적층 방법 - Google Patents

Abstract

회로 패턴 및 전극이 형성되어 복수의 칩이 연속해 있는 칩 집합체를 서로 적층하는 적층 장치는 칩 집합체를 재치하고, 각각 임의로 이동할 수 있는 복수의 스테이지와, 복수의 스테이지 각각에 재치된 칩 집합체의, 적층시의 칩 집합체로의 가열에 의해 변화하는 각 칩의 전극 위치 예상 변화량을 기억하는 기억 수단과, 기억 수단으로부터의 각 칩의 전극 위치 예상 변화량과, 칩 집합체에 형성된 각 칩의 위치 정보를 기초로, 적층시에 있어서 복수의 스테이지의 상호 위치를 설정하고, 복수의 스테이지의 적어도 일방을 제어하는 제어 수단을 갖는다.

적층 장치, 집적 회로 소자, 칩 집합체, 접합 공정

Description

적층 장치 및 집적 회로 소자의 적층 방법{STACKED DEVICE AND METHOD FOR STACKING INTEGRATED CIRCUIT DEVICES}

기술분야

본 발명은 회로 패턴이 형성된 칩 블록끼리를 상호의 전극이 도통하도록 적층하는 적층 장치 및 집적 회로 소자의 적층 방법에 관한 것이다.

배경기술

현재의 반도체 디바이스의 기본인 CMOS-FET (상보형 MOS 구조 전계 효과형 트랜지스터) 는 리소그래피를 중심으로 한 미세화에 의해 고속·고성능을 실현해 왔다. 그러나, 45∼65㎚ 노드 (DRAM 게이트 하프 피치 45∼65㎚) 이후에서는 칩내의 각 IP (Intellectual Property 라고 부르는 기능 회로 집합체) 끼리를 결합하는 글로벌 배선의 신호 지연이 중대한 문제로 부상하고 있다.

지금까지 저저항재인 Cu 배선이나 저용량화를 위한 Low-k재를 투입하여 이 신호 지연에 대처하여 왔지만 한계에 이르렀고, 부가적인 보상 회로 (repeater) 를 사용함으로써 회피할 수 밖에 없다. 그러나, 이에 의해 칩 사이즈의 확대, 소비 전력의 증가 등이 초래되고 있다.

한편으로는 휴대 전화 등이 널리 보급되어, LSI 자체의 다기능·초소형화도 요구되고 있다. 이들을 해결하는 방법으로 2차원의 회로 패턴이 형성된 칩을 세로로 적층하는 3차원 집적 회로가 보급되고 있는데, 이 적층에 의한 칩 형성으로 는 몇 가지 형태를 생각할 수 있다.

제 1 이 LSI 칩을 양품 (良品) 선별하고, 이것을 박형의 패키지에 탑재하여, 이 패키지마다 적층하는 방식, 제 2 가 칩 또는 웨이퍼마다 일괄 적층하는 방식이다. 각 방식에는 여러가지 장점·단점이 있다.

제 1 방식은 양품 선별된 칩을 적층해감으로써 수율의 저하를 억제할 수 있지만, 패키지 비용에 더하여, 칩과 패키지 간의 부가적인 접속 배선이 존재하여, 역시 고속화에는 한계가 있다.

제 2 방식에는 2가지 방법이 있다. 제 1 이 칩 적층 후에 칩마다 패드를 와이어 배선 (와이어 본드) 하는 방법이다. 이 경우, 저렴한 칩이나 메모리 등에는 대단히 유효하지만, 칩의 최종 배선은 와이어 배선이 되기 때문에 배선 지연이 발생하여, 고속 전송이 요구되는 집적 회로에는 알맞지 않다. 제 2 가 칩 내에 미리 관통 전극을 형성하고, 칩 상에 있는 범프 등을 사용하여 직접 접속하는 방법이다.

그래서, 장래의 장치 비용, 설계 용량의 팽대성을 고려한 미세화의 한계를 능가하는 방식으로, 트랜지스터의 구조를 연구하는 방식 (SOI (Silicon On Insulator) 의 이용이나 변형 Si 채널 구조의 채용 등) 이나 광배선화 등이 구현화 또는 제안되고 있다.

최종적인 실장 영역에서의 신호 지연을 고려하면, USP4,612,083 에 개시되어 있는 Si 관통 전극 방식을 유망한 방법으로 들 수 있다. 또한, 이 방법은 신호를 일괄·병렬로 고속 전송하는 것과 같은 집적 회로에도 유효하다. 이러한 집 적 회로를 실현하기 위해서, USP5,270,261 이나 일본 공개특허공보 평7-14982호에서는 회로 패턴이 형성된 웨이퍼끼리를 적층하여, 각각의 웨이퍼에 형성된 칩의 전극이 직접 접촉함으로써, 도통을 얻는 방법이 개시되어 있다.

특허 문헌 1 : 미국 특허 제4,612,083호 명세서

특허 문헌 2 : 미국 특허 제5,270,261호 명세서

특허 문헌 3 : 일본 공개특허공보 평7-14982호

발명의 개시

발명이 해결하고자 하는 과제

상기 서술한 방법에서는 웨이퍼 적층시 서로의 칩 위치가 소정 위치에 오도록 위치 맞춤하여, 각 칩끼리가 도통하도록 부착한다. 그러나, 웨이퍼에 형성된 모든 칩이 타방의 웨이퍼에 형성된 칩과 도통하도록 하는 것은 어렵고, 상기 서술한 방법으로도 충분한 수율을 얻을 수 없었다.

본 발명은 회로 패턴이 형성된 복수의 칩을 갖는 웨이퍼나 복수의 칩이 연속해 있는 상태의 칩군 (이하, 이러한 웨이퍼나 칩군을 칩 집합체라고 부른다) 끼리를 적층하여 제조되는 적층 칩을 높은 수율로 제조할 수 있도록 하는 방법을 제공한다.

과제를 해결하기 위한 수단

본 발명의 제 1 양태에 의하면, 회로 패턴 및 전극이 형성되고, 복수의 칩이 연속해 있는 칩 집합체를 서로 적층하는 적층 장치는 칩 집합체를 재치 (載置) 하며, 각각 임의로 이동할 수 있는 복수의 스테이지와, 복수의 스테이지 각각에 재치 된 칩 집합체의, 적층시의 칩 집합체로의 가열에 의해 변화하는 각 칩의 전극 위치 예상 변화량을 기억하는 기억 수단과, 기억 수단으로부터의 각 칩의 전극 위치 예상 변화량과 칩 집합체에 형성된 각 칩 위치 정보를 기초로, 적층시에 있어서 복수의 스테이지의 상호 위치를 설정하고, 복수의 스테이지의 적어도 일방을 제어하는 제어 수단을 갖는다.

본 발명의 제 2 양태에 의하면, 제 1 양태의 적층 장치에 있어서, 추가로, 칩 집합체의 각 칩의 회로 패턴을 결정하는 투영 노광 장치로부터 각 칩 위치 정보를 취득하는 얼라인먼트 정보 취득 수단을 구비하고, 제어 수단은 얼라인먼트 정보 취득 수단으로부터 각 칩의 위치 정보를 취득할 수 있도록 하는 것이 바람직하다.

본 발명의 제 3 양태에 의하면, 제 1 양태의 적층 장치에 있어서, 추가로, 칩 집합체에 형성된 각 칩의 위치를 측정하는 얼라인먼트 측정 수단을 구비하고, 제어 수단은 얼라인먼트 측정 수단으로부터 각 칩의 위치 정보를 취득할 수 있도록 하는 것이 바람직하다.

본 발명의 제 4 양태에 의하면, 제 1 내지 제 3 중 어느 한 양태의 적층 장치에 있어서, 제어 수단은, 스테이지의 기준 위치와 그 스테이지에 재치된 칩 집합체의 기준 위치와의 위치 어긋남에 따라, 적층시의 스테이지 위치를 결정하는 것이 바람직하다.

본 발명의 제 5 양태에 의하면, 제 4 양태의 적층 장치에 있어서, 추가로, 제어 수단이 설정하는 각각의 칩 집합체의 적층시 위치 정보로부터, 서로 적층되는 칩 집합체 각각의 칩의 전극 위치 차를 평가하여, 접합 개시를 판단하는 접합 가부 판정 수단을 구비하는 것이 바람직하다.

본 발명의 제 6 양태에 의하면, 제 4 또는 제 5 양태의 적층 장치에 있어서, 추가로, 적층 후 칩 집합체끼리의 서로의 전극 위치 관계에 따라 칩 집합체 분할 정보를 생성하고, 칩 집합체를 분할하는 다이싱 장치에 칩 집합체 분할 정보를 송출하는 분할 정보 출력부를 구비하는 것이 바람직하다.

본 발명의 제 7 양태에 의하면, 제 1 내지 제 6 중 어느 한 양태의 적층 장치에 있어서, 복수의 스테이지 중 적어도 일방 스테이지에 복수의 가압력 검출 수단을 구비하는 것이 바람직하다.

본 발명의 제 8 양태에 의하면, 회로 패턴 및 전극이 형성된 칩이 연속해 있는 복수의 칩 집합체를 서로 적층하여 이루어지는 집적 회로 소자의 적층 방법은, 칩 집합체에 형성된 각 칩 위치 정보를 취득하는 위치 취득 공정과, 위치 취득 공정에 의해 얻어진 각 칩 위치 정보와 칩 집합체의 적층시 가열되는 온도로 변화하는 각 칩의 전극 위치에 관한 정보에 의해, 서로 적층되는 칩 집합체끼리의 위치를 결정하는 위치 결정 공정과, 서로 위치 결정된 칩 집합체끼리를 압접하는 접합 공정을 갖는다.

본 발명의 제 9 양태에 의하면, 제 8 양태의 집적 회로 소자의 적층 방법에 있어서, 위치 결정 공정은 접합 공정에서 재치되는 스테이지의 스테이지 기준 위치와 그 스테이지에 재치된 칩 집합체에 갖는 기준 위치와의 위치 어긋남에 따라, 서로 적층되는 칩 집합체끼리의 위치를 결정하는 것이 바람직하다.

본 발명의 제 10 양태에 의하면, 회로 패턴 및 전극이 형성되고, 복수의 칩 이 연속해 있는 칩 집합체를 서로 적층하는 적층 장치는, 칩 집합체를 유지하고 각각 임의로 이동할 수 있는 복수의 스테이지와, 복수의 스테이지에 유지된 각 칩 집합체의 칩 위치 정보를 취득하는 칩 위치 정보 취득 수단과, 칩 위치 정보취득 수단에 의해 취득한 각 칩 집합체의 칩 위치 정보에 기초하여, 칩 집합체를 접합하는 접합 수단을 구비한다.

또, 상기에서의 각 수단은 장치 또는 부로 치환해도 된다.

발명의 효과

본 발명은 이상 설명한 것처럼 구성되어 있기 때문에, 인간의 개재를 필요로 하지 않으며, 칩 집합체를 적층하면서 칩 집합체끼리 도통할 수 있게 되어, 수율이 양호한 적층 칩을 제조할 수 있다.

도면의 간단한 설명

도 1 은 본 실시형태에 있어서의 적층 장치 (1) 의 개략 구성도이다.

도 2 는 확산 웨이퍼 (W) 에 형성된 범프의 확대 단면도이다.

도 3 은 본 실시형태에 있어서의 적층 장치 (1) 에 탑재된 상측 웨이퍼 홀더 (13) 와 하측 웨이퍼 홀더 (15) 의 위치 어긋남 검출 기구의 개략 구성도이다.

도 4 는 본 실시형태에 있어서의 3차원 집적 회로 적층 시스템의 개략 구성도이다.

도 5 는 본 실시형태에 있어서의 적층 장치 (1) 로 행해지는 적층 공정을 나타낸 플로우차트이다.

도 6 은 본 실시형태에 있어서의 얼라인먼트 처리 장치의 개략 구성도이다.

발명을 실시하기 위한 최선의 형태

도 1 을 사용하여 본 발명의 일 실시형태의 적층 장치에 관해서 설명한다. 이 적층 장치 (1) 는 기대 (基臺; 11) 상에 고정되고, 하측 웨이퍼 홀더 (15) 가 탑재된 스테이지 (11a) 와, 웨이퍼 재치대 (載置臺) (12) 와, 웨이퍼를 유지하는 상측 웨이퍼 홀더 (13), 웨이퍼 홀더 (13) 를 유지하여 반송하는 척킹 유닛 (14) 과, 척킹 유닛 (14) 을 이동할 수 있도록 지지하는 반송 기구 (18) 와, 상측 웨이퍼 홀더 (13) 와 하측 웨이퍼 홀더 (15) 를 클램프하는 클램프 유닛 (16) 과, 하측 웨이퍼 홀더 (15) 에 재치하는 웨이퍼를 반송하고, 또한 클램프 유닛 (16) 으로 클램프된 상측 웨이퍼 홀더 (13) 와 하측 웨이퍼 홀더 (15) 를 반송하는 제 2 반송 기구 (17) 와, 각 스테이지, 각 반송 기구 등을 제어하는 제어부 (19) 로 이루어진다. 또, 도 1 에는 도시하지 않은 얼라인먼트 처리 장치를 아울러 구비하고 있다. 또, 반송 기구 (18) 와 척킹 유닛 (14) 과 상측 웨이퍼 홀더 (13) 에 의해, 또 다른 한쪽 스테이지가 구성되어 있다.

이 적층 장치 (1) 는 투영 노광 장치에 의해 배선 패턴이나 전극 패턴이 패터닝되어, 전극까지 형성된 동일한 전극 배열 패턴을 갖는 (단, 더미 전극 등은 다른 배열 패턴도 있을 수 있다) 확산 웨이퍼 (W) 끼리를 각각의 전극 위치가 일치하도록 위치 결정하여, 웨이퍼끼리를 접합하는 것이다. 또, 이 적층 장치 (1) 를 사용하여 행해지는 적층 칩의 제조 공정을 도 5 에 나타낸다. 다음으로, 도 5 및 도 1 을 기초로, 적층하는 공정을 설명한다.

처음에 도 5 에 나타내는 바와 같이 웨이퍼를 반송한다. 이 공정에서는 웨이퍼 재치대 (12) 및 하측 웨이퍼 홀더 (15) 에 각각 전극까지 형성된 확산 웨이퍼 (W) 를 재치한다. 또한, 각각에 재치되는 확산 웨이퍼 (W) 는 이미 검사되어 있는 것이다. 이 시점에서의 검사는 전극 패턴에 형성되는 범프의 높이 (특히, 평탄도 (coplanarity)), 범프나 비아 등의 전극 형상에 관해서 행해진다.

범프의 높이는 확산 웨이퍼 (W) 전체면에 형성된 범프의 높이를 계측한다. 만약에 여기서 범프 높이의 편차가 큰 경우, 확산 웨이퍼 (W) 끼리를 접합하더라도, 일부의 범프는 다른 범프의 높이보다 낮기 때문에, 범프가 서로 접촉하지 않아 도통되지 않을 가능성이 있다. 따라서, 범프의 높이를 소정 범위 내로 갖출 필요가 있다.

이 범프의 높이나 형상을 계측하는 수단으로는 3차원 형상 측정기나 화상 형상 측정 장치 등이 바람직하다. 특히, 주식회사 니콘 제조의 CNC 화상 측정 장치 VMR 시리즈가 바람직하다.

또한, 확산 웨이퍼에 형성된 비아의 형상도 검사할 필요가 있다. 이 비아에 형성된 배선 재료가 충분한 전기적 특성 (전도성 등) 이 얻어지는지의 여부를 판단하기 위해서도 필요한 검사이다. 특히 비아 측벽의 조도를 계측하는 것이 긴요하며, 그 때문에 규소를 투과하는 적외선 현미경이나 X선 현미경 등에 의해 확산 웨이퍼 (W) 의 비아를 검사하는 것이 바람직하다.

더욱이, 확산 웨이퍼 (W) 상에 형성된 각 칩이 충분히 기능하는가의 검사도 실시한다. 이렇게 하여, 소정 기준을 클리어한 확산 웨이퍼 (W) 를 선별하고, 이 적층 장치 (1) 로 반송되어, 웨이퍼 재치대 (12) 나, 하측 웨이퍼 홀더 (15) 에 확산 웨이퍼 (W) 를 재치한다.

다음으로, 적층 장치 (1) 는 확산 웨이퍼에 형성되어 있는 각 칩의 좌표 데이터를 취득한다. 본 적층 장치 (1) 의 제어부 (19) 에는 다른 반도체 제조 장치와 통신할 수 있는 도시되어 있지 않은 통신 포트를 구비하고 있다. 이 통신 포트를 통하여, 확산 웨이퍼에 전극이나 배선 패턴을 패터닝한 투영 노광 장치와 통신할 수 있도록 되어 있다. 또한, 회로 설계 툴로부터 각 칩에 형성된 회로 패턴 정보도 취득할 수 있게 되어 있다.

그런데, 확산 웨이퍼 (W) 를 패터닝하는 투영 노광 장치에서는 중첩 노광에 의해 다층 배선 패턴을 형성할 때, 각각의 패턴이 확산 웨이퍼 (W) 의 기준 위치에 대하여 얼마 만큼 어긋나 있는가를 검출하는 인핸스먼트 글로벌 얼라인먼트를 행하고 있다. 이 인핸스먼트 글로벌 얼라인먼트는 일본 공개특허공보 소61-44429호나 일본 공개특허공보 소62-84516호에 개시되어 있는 바와 같이, 당업자에 있어서 주지의 기술 사항이기 때문에, 본원에서의 설명은 생략한다.

이 인핸스먼트 글로벌 얼라인먼트에 의해 위치 결정하여, 전극 패턴 등의 각종 패턴을 웨이퍼에 투영 노광하고 있기 때문에, 투영 노광 장치는 확산 웨이퍼 (W) 상의 기준 위치 (예를 들어, 웨이퍼에 미리 형성되어 있는 노치) 에 대하여, 확산 웨이퍼 (W) 에 형성되는 각 칩이 어디에 형성되었는가를 나타내는 데이터가 취득되고 있다.

그래서, 본 적층 장치 (1) 에서는 확산 웨이퍼 (W) 의 회로 패턴을 결정하는 투영 노광 장치와 통신할 수 있게 되어 있고, 웨이퍼 재치대 (12) 나 하측 웨이퍼 홀더 (15) 에 재치된 확산 웨이퍼 (W) 의 각 칩 위치 정보를 취득할 수 있고, 또한 회로 설계 장치로부터도 회로 패턴 정보가 취득되고 있기 때문에, 각 칩 (i) 의 전극 배열 위치 데이터 (X1i, Y1i) 에 필요한 정보를 취득하고 있다. 또, (i) 는 확산 웨이퍼 (W) 의 형성된 각 칩마다 부여된 자연수이다. 또, 각 칩의 전극에 의한 접속 방법 대신에, 무선 기술을 이용한 칩끼리의 접속 방법이 있다. 이러한 경우에는 전극 배열 위치 데이터 대신에, 회로 패턴의 특정 부분의 배열 위치 데이터를 대신 사용해도 된다.

물론, 이 적층 장치 (1) 에 상기 투영 노광 장치와 동등한 얼라인먼트 처리 장치가 탑재되어 있어도 된다. 동등한 얼라인먼트 처리 장치를 탑재함으로써, 상기에 대응하지 않는 투영 노광 장치에 의해 제작된 확산 웨이퍼 (W) 는 본 처리장치를 사용함으로써 동등한 결과를 취득할 수 있다.

또, 구체적으로는 확산 웨이퍼 (W) 에 형성된 패턴을 인식하는 웨이퍼 현미경을 탑재하는 것이 바람직하다. 이 웨이퍼 현미경에 의해 확산 웨이퍼 (W) 의 표면에 얼라이먼트 마크 위치를 측정하고, 칩에 형성되는 회로 패턴의 설계 데이터를 가미하여 각 칩의 전극 배열 위치 데이터 (X1i, Y1i) 를 취득할 수 있다.

이 얼라인먼트 처리 장치는 도 1 의 적층 장치 (1) 에 대하여 Y 방향 (지면에 대하여 안쪽 방향) 에 형성되어 있다. 그리고, 도시되어 있지 않은 척킹 유닛에 의해, 확산 웨이퍼 (W) 가 웨이퍼 재치대 (12), 하측 웨이퍼 홀더 (15) 와 본 얼라인먼트 처리 장치를 오갈 수 있다.

이 얼라인먼트 처리 장치의 개략 구성을 도 6 에 나타내었다. 이 얼라인 먼트 처리 장치 (5) 는 기대 (51) 에 기반 (基盤; 52) 을 형성하고, 이 기반 (52) 상에, 확산 웨이퍼 (W) 를 유지하는 테이블 (55) 을 형성하였다. 또한, 기대 (51) 에 형성된 지주 (58) 를 개재하여, 테이블 (55) 의 재치면 상방에, 웨이퍼 현미경 (54) 을 형성하였다. 테이블 (55) 은 적어도 도시한 Z 방향과는 직교한 면내에서 이동할 수 있다. 또한, 본 얼라인먼트 처리 장치는 테이블 (55) 에 고정된 이동 거울 (61) 과 웨이퍼 현미경 (54) 의 경통 부분에 고정된 고정 거울 (62) 을 사용하는 광파 간섭계 (57) 를 갖는다.

또, 이 광파 간섭계 (57) 는 직교한 2방향에서의 이동 거리를 잴 수 있도록, 복수 세트가 이 얼라인먼트 처리 장치에 장비되어 있다. 이 광파 간섭계 (57) 의 정보 및 웨이퍼 현미경 (54) 으로부터 얻어지는 마크 검출 정보는 모두 제어계 (59) 에 입력된다. 또한, 제어계 (59) 에 투영 노광 장치 등으로부터 칩의 배열 위치를 규정하고 있는 설계 데이터가 입력된다. 또한, 회로 패턴 정보도 회로 설계 툴로부터 제어계 (59) 에 취득된다. 구체적으로는 이들 설계 데이터를 보유하는 장치와 통신 포트를 개재하여 접속된다. 그리고, 제어계 (59) 는 테이블 (55) 의 구동 제어도 실시한다.

이 얼라인먼트 처리 장치 (5) 를 사용한 각 칩의 배열 위치 산출 방법은 다음 순서로 실시한다. 웨이퍼에 형성된 노치를 테이블 (55) 의 소정의 위치로 위치 결정하고, 확산 웨이퍼 (W) 를 테이블 (55) 에 재치한다. 그리고, 테이블 (55) 을 칩의 배열 위치를 규정하고 있는 설계 데이터에 기초하여 움직여, 각 칩의 얼라인먼트 마크를 웨이퍼 현미경 (54) 에 의해 검출한다. 단, 모든 칩의 얼라 인먼트 마크를 검출하는 것은 아니며, 확산 웨이퍼 (W) 상의 3개 이상의 선택된 칩에 형성된 얼라인먼트 마크를 검출한다. 이로부터 확산 웨이퍼 (W) 상에서의 몇몇의 칩 위치를 검출한다.

다음으로, 제어계 (59) 에서는 검출된 칩의 위치와 칩의 배열 위치를 정하는 설계 데이터의 위치를 비교하여, 오차 파라미터를 결정한다. 또, 각각의 위치에서 오차량이 다른 경우에는 최소 제곱법 등을 적용하여 오차 파라미터를 적용한다. 다음으로, 오차 파라미터와 설계 데이터로부터 모든 칩의 배열 위치를 예측한다. 또, 구체적인 연산 처리 방법에 관해서는 전술한 바와 같이 일본 공개특허공보 소61-44429호에 개시되어 있는 대로이다.

또한, 본 얼라인먼트 처리 장치 (5) 는, 테이블 (55) 에는 확산 웨이퍼 (W) 를 가열하기 위한 도시되어 있지 않은 가열부와, 확산 웨이퍼 (W) 의 온도를 검출하는 온도 검출부를 갖는다. 가열부는 테이블 (55) 내에 형성된 히터로 이루어지며, 이 히터의 발열량은 제어계 (59) 에 의해서 제어된다. 또한, 온도 검출부는 테이블 (55) 의 표면에 형성된 열전쌍으로 이루어진다. 물론, 각 수단은 이들에 한정되는 것은 아니다.

본 얼라인먼트 처리 장치 (5) 가 이들 가열부와 온도 검출부를 구비하는 이유는 이하와 같다. 확산 웨이퍼 (W) 를 접합할 때에 가열하고 있다. 이 가열 공정에서 생기는 열변형량을 구하기 위해서, 미리 접합시의 온도까지 확산 웨이퍼 (W) 를 가열하여, 각 칩의 회로 패턴 및 전극 위치의 이동량을 계측한다. 단, 이 경우에도 확산 웨이퍼 (W) 전체 칩의 이동량을 계측하는 것은 아니며, 그 중 몇 개인가를 계측하여, 확산 웨이퍼 (W) 의 각 영역에서 어떤 방향으로 얼마만큼 이동하는가를 칩마다 추정해도 된다. 그 때에, 회로 패턴 정보로서, 불순물의 확산 영역을 취득해둠으로써, 확산 영역의 존재에 의한 열변형의 변화를 고려하여, 칩마다의 위치를 추정해도 된다.

또, 얼라인먼트 처리 장치 (5) 로는 광파 간섭계 (57) 의 광로도 발열시키기 때문에, 광로 중의 공기 유동 등에 의한 계측 오차가 커진다. 그래서, 본 발명의 실시형태에서는 다른 복수의 파장으로 이루어지는 광파 간섭계를 사용하여, 공기 유동의 영향을 배제하여, 정확한 위치 측정을 할 수 있도록 하였다. 그 간섭계로는 예를 들어 일본 공개특허공보 평5-302809호에 기재된 2파장 간섭계를 사용하면 된다. 물론, 여기서 나타낸 방법 이외에, 본 얼라인먼트 처리 장치에 가열부를 탑재하지 않는 방법도 가능하다.

그 중 하나가 접합 결과를 데이터 베이스로 남기는 방법이다. 보다 구체적으로는 더미가 되는 2개의 웨이퍼를 준비한다. 이 더미인 2개의 웨이퍼는 실제 제조하는 웨이퍼와 동일한 배선 패턴을 갖는다. 그리고, 더미 웨이퍼 상에는 추가로, 적외광으로 Si 투과광을 사용한 현미경에 의해 콘트라스트를 취할 수 있는 금속재 (예를 들어 Cu) 에 의해 버니어, 또는 통상 광파 측정에서 쓰이는 Box 마크 등을 복수의 위치에 배치 구비해 둔다. 그리고, 더미 웨이퍼를 가열하여, 접합시의 온도로 한 상태에서, 버니어, 또는 Box 마크를 Si 투과광을 사용한 현미경에 의해 관찰하여, 각각의 마크 위치를 검출함으로써, 웨이퍼의 열변형량을 구할 수 있게 된다.

예를 들어, 버니어를 배설 구비할 때에는 일방의 더미 웨이퍼와 타방의 더미 웨이퍼에 각각 피치가 다른 마크를 배설 구비하고, Si 투과광을 사용한 현미경으로 일방의 더미 웨이퍼에 형성된 마크와 타방의 더미 웨이퍼에 형성된 마크가 거의 일치한 마크를 찾아내고, 그 마크가 몇 번째 마크인가에 의해서, 열변형량을 구할 수 있다. 또한, Box 마크를 사용한 열변형량의 측정법에 관해서는 일방의 더미 웨이퍼에 형성된 Box 마크와, 타방의 더미 웨이퍼에 형성된 Box 마크의 중심 위치의 차를 가열 전과 가열 후 각각 있어 Si 투과광을 사용한 현미경으로 검출하여, 열변형량을 구한다.

이 2개의 웨이퍼를 프로세스 조건에 맞춘 온도, 시간으로 실제로 가열 접합한 후에 그 어긋남량을 웨이퍼 내 전역에서 정량화한다. 그리고, 본 적층 장치 (1) 의 제어부 (19) 의 메모리 (23) 나, 별도, 제어부 (19) 의 통신 포트를 개재하여 통신할 수 있게 되어 있는 도시하지 않은 데이터 베이스부에 이들 데이터를 저장하여, 적시에 읽어낼 수 있도록 한다. 이에 의해 다파장 간섭계의 탑재는 불필요해지며, 또한 상기와 동등한 효과를 얻을 수 있다. 이 가열에 의한 이동량은 앞에 나타낸 얼라인먼트 처리 장치 (5) 로 추측하는 것 이외에도, 시뮬레이션으로도 추측할 수 있다. 또, 이 이동량은 온도마다 변형의 정도가 변하기 때문에, 온도마다 각 칩의 전극 이동량을 취득하는 것이 바람직하다.

또, 얼라인먼트 처리 장치 (5) 에서는 제어계 (59) 에 입력된 설계 데이터로부터, 각 칩의 얼라인먼트 마크에 대한 전극 위치를 얻고, 그 전극 위치 데이터에 본 얼라인먼트 처리 장치 (5) 에서 얻어진 각 칩의 배열 위치 데이터를 가미하여, 각 칩의 전극 위치를 얻는다. 이와 같이 각 칩의 전극 위치가 파악된 서로 접합되는 확산 웨이퍼 (W) 중 일방은 웨이퍼 재치대 (12) 에 재치되고, 타방은 하측 웨이퍼 홀더 (15) 에 재치된다. 또한, 각 칩의 전극 위치 데이터와 가열 공정에서 생기는 열변형량을 적층 장치의 제어부 (19) 나 도시되어 있지 않은 전술한 데이터 베이스부에 입력한다.

웨이퍼 재치대 (12) 와 확산 웨이퍼 (W) 의 위치 맞춤 및 하측 웨이퍼 홀더 (15) 와 확산 웨이퍼 (W) 의 위치 맞춤은 확산 웨이퍼 (W) 에 형성된 노치와 웨이퍼 재치대 (12) 나 하측 웨이퍼 홀더 (15) 에 형성된 볼록부를 걸어맞춰지게 함으로써, 확산 웨이퍼 (W) 가 기계적으로 소정의 위치에 오도록 되어 있다.

또한, 웨이퍼 재치대 (12) 에 재치하는 확산 웨이퍼 (W) 는 전극 형성면을 하측으로 하여, 웨이퍼 재치대 (12) 에 재치되어 있다. 또한, 확산 웨이퍼 (W) 는 회로 패턴 형성시에는 통상 전극 형성면이 상측으로 되어 있기 때문에, 표리를 반전시키는 반전 기구를 사용하여, 전극 형성면을 하측으로 할 필요가 있다. 표리를 반전시키는 기구로는 통상의 반도체 기기 등에 사용되고 있는 다관절형 로봇에 의한 반전 기구를 사용할 수 있다.

다음으로, 척킹 유닛 (14) 에 의해 진공 흡착된 상측 웨이퍼 홀더 (13) 및 확산 웨이퍼 (W) 는 하측 웨이퍼 홀더 (15) 의 바로 위로 이동된다. 또한, 하측 웨이퍼 홀더 (15) 에도 확산 웨이퍼 (W) 를 재치한 상태로 되어 있다. 또, 이 때는, 제 2 반송부 (17) 는 하측 웨이퍼 홀더 (15) 의 바로 위로부터 퇴피하는 상태로 되어 있다. 이상이 도 5 에 나타내는 웨이퍼 반송 공정이다.

다음으로, 도 5 에 나타내는 접합을 위한 좌표 데이터의 가산 공정을 행한다. 이 공정은 주로 제어부 (19) 에서 행해진다. 상측 웨이퍼 홀더 (13) 와 확산 웨이퍼 (W) 의 위치 맞춤 및 하측 웨이퍼 홀더 (15) 와 확산 웨이퍼 (W) 의 위치 맞춤은 전술한 바와 같이 확산 웨이퍼 (W) 의 노치와 볼록부를 기계적으로 걸어맞춰지게 하고 또한 흡착시키고 있다. 그러나, 미세하지만, 각각 확산 웨이퍼 (W) 는 상측 웨이퍼 홀더 (13) 의 이상 (理想) 설치 상태나 하측 웨이퍼 홀더 (15) 의 이상 설치 상태에 대하여 위치 어긋남이 발생하였다. 따라서, 이들 위치 어긋남에 의해 생기는 위치 어긋남 오차 (ΔX2, ΔY2, Δθ2) 를 적층시에 고려할 필요가 생긴다.

이 오차는 미리 추측할 수 있기 때문에, 미리 어림된 오차 (ΔX2, ΔY2, Δθ2) 를 먼저의 배열 데이터 (X1i, Y1i) 에 가산한다. 또한, 경우에 따라서는 확산 웨이퍼 (W) 와 상측 웨이퍼 홀더 (13) 의 위치 어긋남, 확산 웨이퍼와 하측 웨이퍼 홀더 (15) 의 위치 어긋남이 높은 재현성으로 발생하지 않는 경우가 있다. 이러한 경우에는 본 적층 장치에 설치되어 스테이지 (11a) 의 상방 근방 및 스테이지 (11a) 의 주위에 형성된 도시하지 않는 얼라인먼트 현미경을 이용하여, 미리 서로 적층되는 각각의 확산 웨이퍼 (W) 의 상측 웨이퍼 홀더 (13) 또는 하측 웨이퍼 홀더 (15) 의 위치 어긋남을 계측하고, 그 데이터를 먼저의 위치 어긋남 오차 (ΔX2, ΔY2, Δθ2) 와 동등하게 취급해도 된다.

구체적으로는 스테이지 (11a) 주위에 형성된 얼라인먼트 현미경과 상측 웨이퍼 홀더 (13) 를 반송하는 반송 기구 (18) 와 반송 기구 (18) 의 이동량을 모니터 하는 거리 계측 수단을 사용하여, 상측 웨이퍼 홀더 (13) 의 기점 마크에 대한 몇몇의 칩 위치의 상대 좌표를 구하여, 이상적인 설치 상태에 대한 위치 어긋남량을 구하도록 했다. 또한, 스테이지 (11a) 의 상방 근방에 형성된 얼라인먼트 현미경과 하측 웨이퍼 홀더 (15) 를 유지하는 스테이지 (11a) 와 스테이지 (11a) 의 이동량을 모니터하는 거리 계측 수단을 사용하여, 하측 웨이퍼 홀더 (15) 의 기점 마크와 몇몇의 칩 위치의 상대 좌표를 구하여, 이상적인 설치 상태에 대한 위치 어긋남량을 구하도록 했다.

그리고, 먼저 어림된 가열시의 각 칩 전극의 이동량 (ΔX3i, ΔY3i) 을 전극배열 데이터 (X1i, Y1i) 와 위치 어긋남 오차 (ΔX2, ΔY2, Δθ2) 의 가산 데이터에 반영시킨다.

또한, 영향도에 맞추어, 각 전극의 이동량 (ΔX3i, ΔY3i) 만큼을 각 전극 배열 위치 데이터 (X1i, Y1i) 에 반영시키기만 해도 된다. 또한, 각 데이터에 가중을 부여하여 반영시켜도 된다.

다음으로, 제어부 (19) 에서는 도 5 에 기재된 2개의 웨이퍼의 상대 좌표를 계산하는 공정이 행해진다. 본 적층 장치 (1) 는 도 1 지면의 Y축의 플러스 방향에, 도 3 에 나타내는 반사 프리즘 (21) 과 기점 마크 현미경 (20) 을 재치하고 있다. 이 기점 마크 현미경 (20) 은 상측 웨이퍼 홀더 (13) 와 하측 웨이퍼 홀더 (15) 의 소정 위치에 형성된 기점 마크 (FM) 를 프리즘 미러 (21) 를 통해 동시에 관찰할 수 있다.

그리고, 기점 마크 현미경 (20) 으로는 반송 기구 (18) 에 의해 반송된 상측 웨이퍼 홀더 (13) 와 하측 웨이퍼 홀더 (15) 의 위치 어긋남량 (ΔX4, ΔY4, Δθ4) 을 검출할 수 있다. 이 위치 어긋남 정보를 기초로, 2개의 확산 웨이퍼 (W) 의 각 전극 위치의 상대 좌표를 계산한다.

또한, 이외에도, 상측 웨이퍼 홀더 (13) 및 하측 웨이퍼 홀더 (15) 의 기점 마크가 형성된 부분에는 적외로 Si 투과광을 투과할 수 있는 창을 형성해 두고, 거기에 기점 마크를 형성해 둔다. 그리고, 적외로 Si 투과광을 사용한 현미경에 의해 2개의 기점 마크를 동시에 검출하여, 각각의 웨이퍼 폴더의 위치 어긋남량을 모니터해도 된다.

다음으로, 도 5 에 기재된 2개의 웨이퍼가 접속 목표치를 만족하는가 하는 판단 공정을 제어부 (19) 에서 실시한다. 구체적으로는 상측 웨이퍼 홀더 (13) 에 고정된 각 칩의 가열시의 전극 위치를 (Xui, Yui) 로 나타내었을 때, 이들 (Xui, Yui) 는 다음과 같이 된다.

[수식 1]

또, X1ui, Y1ui 는 상측 홀더 (13) 에 고정된 각 칩의 전극 배열 위치 데이터, ΔX2u, ΔY2u, θ2u 는 상측 웨이퍼 홀더 (13) 에 배치된 웨이퍼의 이상 설치 상태에 대한 현재 설치 상태와의 위치 차, ΔX3ui, ΔY3ui 는 가열시의 각 전극의 예측 이동량을 나타낸다.

또한, 하측 웨이퍼 홀더 (15) 에 고정된 각 칩의 가열시의 전극 위치를 (Xli, Yli) 로 나타내었을 때는 다음과 같이 된다.

[수식 2]

또한, X1li, Y1li 는 상측 홀더 (13) 에 고정된 각 칩의 전극 배열 위치 데이터, ΔX2l, ΔY2l, θ2l 은 상측 웨이퍼 홀더 (13) 에 배치된 웨이퍼의 이상 설치 상태에 대한 현재 설치 상태와의 위치 차, ΔX3li, ΔY3li 는 가열시의 각 전극의 예측 이동량을 나타낸다.

그런데, 경우에 따라, 가열시의 전극 위치 (X1i, Yi), (Xui, Yui) 는 추가 적층시의 전극 변형량도 고려한 뒤에 보정되어도 된다.

다음으로, 기점 마크의 어긋남량으로부터 서로의 웨이퍼 홀더 좌표계의 한쪽 좌표계에서 나타낼 수 있도록 연산한다. 예를 들어, 상측 웨이퍼 홀더 (13) 에 재치된 각 칩의 전극 위치를 하측 웨이퍼 홀더 (15) 에 고정된 각 칩의 좌표계로 환산할 때에는 다음과 같이 실시한다.

또한, 상측 웨이퍼 홀더 (13) 의 각 칩의 전극 위치를 하측 웨이퍼 홀더 (15) 의 칩의 좌표계 (Xuni, Yuni) 로 나타내면, 식 3 과 같이 된다.

[수식 3]

또한, 식 1 내지 식 3 까지의 상기 서술한 첨자 i 는 임의의 정수로 적층시 서로 접촉하는 전극의 위치 좌표에서는 같은 숫자가 되도록 할당된다.

다음으로, 서로 접합되는 상측 웨이퍼 홀더 (13) 에 고정된 각 칩의 전극 위치와 하측 웨이퍼 홀더 (15) 에 고정된 각 칩의 전극 위치의 차를 각각의 전극마다 구하고, 그 차가 소정 범위값 K 내가 되는 전극의 해당 수가 많은 (ΔX4, ΔY4, Δθ4) 를 구한다.

예를 들어, 소정 범위 K 는 다음과 같이 하여 설정하면 된다.

[수식 4]

이 K 는 전극의 크기 또는 범프의 크기에 의해서 적절히 설정된다.

다음으로, 제어부 (19) 는 이렇게 하여 설정된 ΔX4, ΔY4, Δθ4 로 적층하는 조건으로, 소정값 이상의 전극이 접속할 수 있는 칩의 매수가 규정 이상인가를 판단한다. 이것이 도 5 에 나타내는 「2개의 웨이퍼가 접속 목표를 만족하는가」아닌가의 단계이다.

만약 이 때, 조건을 만족하는 (ΔX4, ΔY4, Δθ4) 가 있으면, 제어부 (19) 가 스테이지 (11a) 를 제어하여, 스테이지 (11a) X, Y, θ (Z축과 평행한 축을 회전 중심으로 한 회전 방향) 의 각 방향의 위치를 기점 마크의 위치 어긋남량을 모니터하면서 조정하고, 상측 웨이퍼 홀더 (13) 를 하측 웨이퍼 홀더 (15) 쪽으로 내리면서, 상측 웨이퍼 홀더 (13) 의 확산 웨이퍼 (W) 를 하측 웨이퍼 홀더 (15) 에 재치된 확산 웨이퍼 (W) 의 위에 실어, 확산 웨이퍼 (W) 끼리를 포갠다.

그런데, 본 발명은 하측 웨이퍼 홀더 (15) 를 유지하는 스테이지 (11a) 만을 제어하여 각각의 확산 웨이퍼를 포개는 방법에만 한정되지 않는다. 그 외에도, 상측 웨이퍼 홀더 (13) 가 별도의 스테이지에 형성되고, 위치의 미세 조정이 가능하다면, 상측 웨이퍼 홀더 (13) 를 유지하는 스테이지와, 하측 웨이퍼 홀더 (15) 를 유지하는 스테이지 양쪽을 제어하여, 확산 웨이퍼를 포개는 방법을 채용해도 된다.

한편, 조건이 만족되지 않으면, 제어부 (19) 는 확산 웨이퍼 (W) 를 작은 칩 블록으로 분할하는 분할 패턴을 검토한다. 분할 패턴 검토시 고려해야 할 사항은 소정값 이상의 전극을 접속할 수 있는 칩의 매수가 규정 이상의 매수가 되도록, 적층되는 칩의 조합을 검토한다.

그리고, 얻어진 칩의 조합 패턴 중, 작은 칩 블록으로 하는 수가 가장 적은 패턴을 선정하여, 그 작은 칩 블록으로의 절단 방법을 출력한다. 출력된 작은 칩 블록으로의 절단 방법은 다이싱 장치에 유선, 무선 또는 기록 매체 등에 의해 제공된다. 그리고, 양쪽 확산 웨이퍼 (W) 도 다이싱 장치에 반송되어, 선정된 작은 칩 블록의 절단 패턴을 기초로 확산 웨이퍼 (W) 가 절단된다.

이렇게 하여 얻어진 작은 칩 블록은 다시, 웨이퍼 재치대 (12) 와 하측 웨이퍼 홀더 (15) 에 재치되고, 전술한 바와 동일한 공정이 실시되어, 상측 웨이퍼 홀더 (13) 와 함께 하측 웨이퍼 홀더 (15) 상에 재치된 작은 칩 블록 상에, 웨이퍼 재치대 (12) 에 재치된 작은 칩 블록을 재치한다. 또, 이 때 각각의 작은 칩 블록의 웨이퍼 홀더와의 위치 어긋남 오차 (ΔX2, ΔY2, Δθ2) 는, 웨이퍼 현미경 등에 의해 웨이퍼 재치대 (12) 나 하측 웨이퍼 홀더 (15) 에 형성된 볼록부와의 위 치 어긋남을 검출하는 것이 바람직하다.

이렇게 하여, 확산 웨이퍼 (W) 끼리 또는 작은 칩 블록끼리가 포개어 지면, 다음으로 접합 공정이 행해진다.

또한, 이하의 설명에서는 확산 웨이퍼 (W) 끼리의 접합만 설명한다. 그러나, 작은 칩 블록끼리에서도 동일한 실시 내용이다.

접합 공정은 다음과 같이 행해진다. 전술한 바와 같이 상측 웨이퍼 홀더 (13) 및 하측 웨이퍼 홀더 (15) 각각의 기점 마크의 위치 어긋남량이 (ΔX4, ΔY4, Δθ4) 가 되도록 스테이지 (11a) 를 제어한다. 그리고, 상측 웨이퍼 홀더 (13) 를 강하시켜, 상측 웨이퍼 홀더 (13) 와 하측 웨이퍼 홀더 (14) 각각의 웨이퍼가 접촉한 상태에서, 스테이지 (11a) 에 구비된 도시되어 있지 않은 가압 기구에 의해, 상측 웨이퍼 홀더 (13) 와 하측 웨이퍼 홀더 (15) 사이에서 압력을 발생시킨다. 이 때의 가압 조건은 예를 들어, 0.5-500gf 사이를 생각할 수 있다.

또한, 가압 기구는 장소마다 가압할 수 있는 다점 가압 기구를 채용한다. 예를 들어, 복수의 피에조 소자를 상측 웨이퍼 홀더 (13) 의 스테이지 (11a) 재치면에 배치한다. 또한, 가압력도 다점 로드셀 모니터를 채용하여 모니터함으로써, 접합면 내에서 균일한 접합력이 얻어지도록 한다. 균일한 접합력이 주어짐에 따라, 전극이 서로 접합되어, 도통할 수 있는 적층 칩이 얻어진다.

다음으로, 소정의 가압 조건으로 가압한 상태에서, 다음으로 클램프 유닛 (16) 으로 확산 웨이퍼 (W) 를 서로 압접한 상태에서, 상측 웨이퍼 홀더 (13) 와 하측 웨이퍼 홀더 (15) 를 클램프한다. 이 상태에서, 척킹 유닛 (14) 은 도 1 지면 우측 방향으로 퇴피하고, 또한 제 2 반송부 (17) 로 스테이지 (11a) 로부터 클램프된 상측 웨이퍼 홀더 (13) 및 하측 웨이퍼 홀더 (15) 가 반송된다.

다음으로, 도시되어 있지 않은 적외선 현미경에 의해 각 전극의 접합 상태를 검사한다. 각 범프와도 접합 상태가 양호한 경우, 본 적층 장치 (1) 에 탑재된 도시하지 않은 가열실에 의해 최대 450도로 가열되고, 전극간 금속은 확산 용융하여, 접합이 달성된다.

이후에는 클램프 유닛 (16) 을 분리하고, 상측 웨이퍼 홀더 (13) 를 분리하여, CMP 연마 공정에서, 상측 확산 웨이퍼의 박편화가 행해진다. 이 CMP 공정에 의해 전극이 노출되어, 외부와 접속할 수 있는 상태가 된다. 이 시점에서 도통 검사 등을 하여, 다이싱 장치에 의해 칩마다 분리함으로써, 적층 칩을 얻을 수 있다.

또, 상기 서술에서는 2층의 적층 칩을 만드는 예로서 개시하였지만, 본 발명은 이것에만 한정되지 않는다. 예를 들어, 3층 이상의 적층 수의 경우, CMP 공정에서 전극이 노출된 적층 확산 웨이퍼를 다시 적층 장치 (1) 의 하측 웨이퍼 홀더 (15) 에 재치한다. 그리고, 새로운 확산 웨이퍼 (W) 를 웨이퍼 재치대 (12) 에 있어서, 도 5 에 나타내는 공정을 반복 행함으로써, 3층 이상의 적층 칩을 얻을 수 있다. 또한, 3층 이상의 작은 칩 블록을 적층하는 경우, 작은 칩 블록의 패턴을 결정할 때에는 적층하는 웨이퍼 모두에 관해서, 서로 범프가 접속 가능할지를 고려함으로써 작은 칩 블록의 분할 패턴을 결정하는 것이 바람직하다.

또한, 본 접합 공정에서는 확산을 사용한 접합을 사용하였지만, 접합 방법은 이것에만 한정되지 않는다. 예를 들어, 사전에 확산 웨이퍼 (W) 를 플라즈마 세정 등에 의해 표면을 청정화시켜 두고, 상온에서 접합하는 경우에도 적용할 수 있다. 이 경우에도 100℃ 이상으로 가열하여 접합되기 때문에, 그 접합시의 온도에 따라, 미리 전극 위치의 이동량 (ΔX3i, ΔY3i, Δθ3i) 을 산출할 필요가 있다. 또한, 일단 전극끼리를 금속 결합시킨 후에, 웨이퍼의 계면에 수지를 주입하는 방법이어도 된다.

다음으로, 적층 칩을 제조할 때 필요한 본 실시형태에 있어서의 3차원 적층 시스템에 관해서, 도 4 를 사용하여 설명한다.

본 3차원 집적 회로 적층 시스템은 도 4 에 나타내는 바와 같이 전술한 적층 장치 (1) 와, 적어도 투영 노광 장치 및 그 제어부 (22) 및 CMP 장치를 포함하는 전처리 공정 시스템군 (2) 및 적어도 다이싱 장치 및 그 제어부 (31) 및 칩 셀렉터를 포함하는 후처리 공정 시스템군 (3) 으로 이루어진다.

본 시스템은 적층 장치 (1), 전처리 공정 시스템군 (2) 및 후처리 공정 시스템군 (3) 을 서로 반송 경로 (41) 및 반송 스테이지 (42) 에서 포함하여 확산 웨이퍼 (W) 를 서로 반송할 수 있도록 하고 있다. 그리고, 적층 장치 (1) 는 확산 웨이퍼 (W) 를 전처리 공정 시스템군 (2) 으로부터 공급받고, 그리고, 확산 웨이퍼 (W) 의 적층 가부 판단에 따라, 적층 장치 (1) 는 후처리 공정 시스템군 (3) 에 있는 다이싱 장치에 확산 웨이퍼 (W) 를 공급하거나, 적층된 확산 웨이퍼 (W) 를 전처리 공정 시스템군 (2) 안에 있는 CMP 장치에 공급하거나, 또는 적층이 종료되어 상면에 전극이 노출될 때까지 CMP 장치로 연마된 적층 웨이퍼를 후처리 공정 시스 템군 (3) 에 공급하기도 한다.

그 때, 여러 가지 확산 웨이퍼 (W) 가 서로 공급 가능하도록, 반송 경로 (41) 및 반송 장치 (42) 로 각 시스템군을 연결하였다. 또한, 각각의 확산 웨이퍼 (W) 가 각각의 상황에 따라, 여러 가지 처리를 행하기 때문에, 각각의 제어부 사이를 통신 경로 (43, 44, 45) 로 연결하였다. 그리고, 통신 경로 (43) 에서는 적어도 투영 노광 장치로 취득된 확산 웨이퍼 (W) 상의 칩 얼라인먼트 정보가 수수되고, 통신 경로 (44) 에서는 확산 웨이퍼 (W) 로부터 작은 칩 블록을 작성할 때에 필요한 분할 정보가, 제어부 (19) 로부터 다이싱 장치의 제어부 (31) 로 분할 블록의 패턴 정보가 수수되고 있다.

또한, 그 외에도 통신 경로 (45) 에 범프 높이나 형상 검사 공정에서 쓰이는 3차원 형상 측정기나 화상 형상 측정 장치의 제어부를 접속하여, 후처리 공정 시스템군 (3) 내의 칩 셀렉터 제어부에 검사 데이터를 출력하거나, 확산 웨이퍼 (W) 끼리 압접한 후, IR 현미경으로 검사된 결과를 칩 셀렉터의 제어부에 검사 데이터를 출력함으로써, 불량 칩과 양품 칩 선별의 신속화가 가능해진다.

또한, 본 발명의 실시형태에서는 확산 웨이퍼 (W) 끼리나 작은 칩 블록끼리, 칩끼리를 위치 결정하여 중첩할 때, 일방의 스테이지만 위치를 미세 조정하였지으나, 본 발명은 이것에만 한정되지 않으며, 양쪽의 확산 웨이퍼 (W) 나 작은 칩 블록, 칩을 유지하는 홀더에 미동용 스테이지를 탑재해도 된다.

또한, 각 칩의 전극 배열 위치 좌표를 구하기 위한 상기 서술한 얼라인먼트 처리 장치는 확산 웨이퍼 (W) 끼리나 작은 칩 블록끼리를 적층할 때에 재치되는 스 테이지와는 다른 스테이지 상에서 측정하는 예를 개시하였다. 그러나, 본 발명에서는 이외에도 적층하는 스테이지 근방에 각 칩의 얼라인먼트 마크 검출용 현미경을 갖게 하여, 웨이퍼끼리 또는 작은 칩 블록끼리를 적층하는 스테이지 근방에 얼라인먼트 마크 검출용 현미경을 배치해도 된다.

상기에서는 여러 가지 실시형태 및 변형예를 설명하였지만, 본 발명은 이들 내용에 한정되는 것은 아니다. 본 발명의 기술적 사상의 범위 내에서 생각할 수 있는 그 밖의 양태도 본 발명의 범위 내에 포함된다.

다음의 우선권 기초 출원의 개시 내용은 인용문으로 여기에 포함된다.

일본국 특허출원 2004년 제002081호 (2004년 1월 7일 출원)

Claims (10)

1. 회로 패턴 및 전극이 형성되고, 복수의 칩이 연속해 있는 칩 집합체를 서로 적층하는 적층 장치로서,

   상기 칩 집합체를 재치 (載置) 하고, 각각 임의로 이동할 수 있는 복수의 스테이지;

   상기 복수의 스테이지 각각에 재치된 상기 칩 집합체의, 적층시의 상기 칩 집합체로의 가열에 의해 변화하는 각 칩의 전극 위치 예상 변화량을 기억하는 기억 수단, 및

   상기 기억 수단으로부터의 상기 각 칩의 전극 위치 예상 변화량과 상기 칩 집합체에 형성된 각 칩 위치 정보를 기초로, 상기 적층시에 있어서 상기 복수의 스테이지의 상호 위치를 설정하고, 상기 복수의 스테이지의 적어도 일방을 제어하는 제어 수단을 갖는, 적층 장치.
2. 제 1 항에 있어서,

   추가로, 상기 칩 집합체의 각 칩의 회로 패턴을 결정하는 투영 노광 장치로부터, 상기 각 칩 위치 정보를 취득하는 얼라인먼트 정보 취득 수단을 구비하고,

   상기 제어 수단은 상기 얼라인먼트 정보 취득 수단으로부터 상기 각 칩의 위치 정보를 취득할 수 있도록 하는, 적층 장치.
3. 제 1 항에 있어서,

   추가로, 상기 칩 집합체에 형성된 각 칩의 위치를 측정하는 얼라인먼트 측정 수단을 구비하고,

   상기 제어 수단은 상기 얼라인먼트 측정 수단으로부터 상기 각 칩의 위치 정보를 취득할 수 있도록 하는, 적층 장치.
4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

   상기 제어 수단은, 상기 스테이지의 기준 위치와 그 스테이지에 재치된 상기 칩 집합체의 기준 위치와의 위치 어긋남에 따라, 상기 적층시의 상기 스테이지 위치를 결정하는, 적층 장치.
5. 제 4 항에 있어서,

   추가로, 상기 제어 수단이 설정하는 각각의 칩 집합체의 적층시의 위치 정보로부터, 서로 적층되는 상기 칩 집합체의 각각의 칩의 전극 위치 차를 평가하여, 접합 개시를 판단하는 접합 가부 판정 수단을 구비하는, 적층 장치.
6. 제 4 항 또는 제 5 항에 있어서,

   추가로, 적층 후의 상기 칩 집합체끼리 서로의 전극 위치 관계에 따라 칩 집합체 분할 정보를 생성하고, 상기 칩 집합체를 분할하는 다이싱 장치에 상기 칩 집합체 분할 정보를 송출하는 분할 정보 출력부를 구비하는, 적층 장치.
7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,

   복수의 상기 스테이지 중 적어도 일방의 스테이지에 복수의 가압력 검출 수단을 구비하는, 적층 장치.
8. 회로 패턴 및 전극이 형성된 칩이 연속해 있는 복수의 칩 집합체를 서로 적층하여 이루어지는 집적 회로 소자의 적층 방법으로서,

   상기 칩 집합체에 형성된 각 칩 위치 정보를 취득하는 위치 취득 공정,

   상기 위치 취득 공정에 의해 얻어진 각 칩 위치 정보와 상기 칩 집합체의 적층시 가열되는 온도로 변화하는 각 칩의 전극 위치에 관한 정보에 의해, 서로 적층되는 상기 칩 집합체끼리의 위치를 결정하는 위치 결정 공정, 및

   서로 위치 결정된 상기 칩 집합체끼리를 압접하는 접합 공정을 갖는, 집적 회로 소자의 적층 방법.
9. 제 8 항에 있어서,

   상기 위치 결정 공정은 상기 접합 공정에서 재치되는 스테이지의 스테이지 기준 위치와 그 스테이지에 재치된 상기 칩 집합체에 갖는 기준 위치와의 위치 어긋남에 따라, 서로 적층되는 상기 칩 집합체끼리의 위치를 결정하는, 집적 회로 소자의 적층 방법.
10. 회로 패턴 및 전극이 형성되고, 복수의 칩이 연속해 있는 칩 집합체를 서로 적층하는 적층 장치로서,

    상기 칩 집합체를 유지하고, 각각 임의로 이동할 수 있는 복수의 스테이지,

    상기 복수의 스테이지에 유지된 각 칩 집합체의 칩 위치 정보를 취득하는 칩 위치 정보 취득 수단, 및

    상기 칩 위치 정보 취득 수단에 의해 취득한 각 칩 집합체의 칩 위치 정보에 기초하여, 상기 칩 집합체를 접합하는 접합 수단을 구비하는, 적층 장치.

Images