KR20050085756A - 메사 구조와 다중 패시베이션층을 구비한 반도체 소자형성방법 및 그에 관련된 소자 - Google Patents

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케빈 더블유. 하버런
레이몬드 로사도
마이클 제이. 버그만
데이비드 티. 에머슨
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크리 인코포레이티드
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Abstract

반도체 소자를 형성하는 방법은 기판 상에 반도체 구조를 형성하는 단계를 포함할 수 있는데, 상기 반도체 구조는 상기 기판 반대편(다기 말해 기판으로부터 떨어진)의 메사 표면 및 상기 메사 표면과 상기 기판 사이의 메사 측벽을 가지는 메사를 정의한다. 상기 메사 측벽의 적어도 일부 상 및 상기 메사 측벽에 인접한 상기 기판 상에 제1 패시베이션층을 형성할 수 있는데, 상기 메사 표면의 적어도 일부는 상기 제1 패시베이션층이 없고 상기 제1 패시베이션층은 제1 물질을 포함한다. 그리고, 상기 제1 패시베이션층 상에 제2 패시베이션층을 형성할 수 있는데, 상기 메사 표면의 적어도 일부는 상기 제2 패시베이션층이 없고, 상기 제2 패시베이션층은 상기 제1 물질과 다른 제2 물질을 포함한다. 관련된 소자도 논의한다.

Description

메사 구조와 다중 패시베이션층을 구비한 반도체 소자 형성방법 및 그에 관련된 소자{Methods of forming semiconductor devices including mesa structures and multiple passivation layers and related devices}
본 발명은 전자 분야에 관한 것으로, 특히, 반도체 소자를 형성하는 방법 및 그에 관련된 구조에 관한 것이다.
레이저는 광자의 유도방출(stimulated emission)의 결과로써 코히어런트(coherent)한 단색광을 만드는 소자이다. 광자의 유도방출은 광학적 이득(optical gain)도 생성할 수 있으며, 이것은 레이저에 의해 만들어진 광의 빔(light beam)이 높은 광학 에너지를 갖도록 할 수 있다. 레이저 효과를 만들어 낼 수 있는 몇 가지 물질들은 고순도 결정(루비가 보통의 예임), 반도체, 유리(glass), 이산화탄소, 헬륨, 아르곤과 네온을 포함하는 가스, 그리고 플라즈마를 포함한다.
더욱 최근에 레이저는 반도체 물질에서 개발되고 있으며, 따라서 더 작은 크기, 더 낮은 비용, 및 반도체 소자와 전형적으로 연관된 다른 관련 장점을 이용하고 있다. 반도체 분야 기술에서 광자가 중요한 역할을 하는 소자를 "광자(photonic)" 또는 "광전자(optoelectronic)" 소자라고 한다. 광자 소자는 발광 다이오드(LED), 광감지기(photodetector), 광기전성(photovoltaic) 소자 및 반도체 레이저를 포함한다.
반도체 레이저는 방출되는 방사광이 공간적 및 시간적 코히어런스(spatial and temporal coherence)를 갖는다는 점에서 다른 레이저와 비슷하다. 위에서 언급한 것처럼, 레이저 방사광은 단색성이 매우 높고(즉, 대역폭이 매우 좁고), 지향성이 매우 높은 광의 빔을 만들어 낸다. 그러나 반도체 레이저는 몇 가지 면에 있어서 다른 레이저와 다를 수 있다. 예를 들면, 반도체 레이저에서는 양자 전이(quantum transition)가 물질의 에너지 대역 특성에 연관되어 있다; 반도체 레이저는 크기가 매우 작을 수 있고, 매우 좁은 활성영역(active region)과 레이저 빔의 큰 발산(divergence)을 가질 수 있다; 반도체 레이저의 특성은 접합 매개 물질(junction medium)의 성질에 강하게 영향을 받을 수 있다; P-N 접합 레이저는 다이오드 자체에 순방향 전류를 흘림으로써 레이저 작동이 일어난다. 전체적으로, 반도체 레이저는 소자를 흐르는 전류를 조정하여 조절될 수 있는 매우 효율적인 시스템을 제공할 수 있다. 또한, 반도체 레이저는 매우 짧은 광자 수명을 가질 수 있기 때문에 고주파 변조를 만드는 데 사용될 수 있다. 결과적으로, 작은 크기와 고주파 변조를 할 수 있는 능력은 반도체 레이저를 광섬유 통신에서 중요한 광원으로 만들 수 있다.
넓게 이야기해서, 반도체 레이저의 구조는 광증폭이 일어나는 공진 공동(resonant cavity)을 만들기 위해서 광학적 감금(optical confinement)을 제공해야 하고, 유도발광을 일으킬 수 있도록 높은 전류밀도를 만들기 위해서 전기적 감금(electrical confinement)을 제공해야 한다. 덧붙여, 레이저 효과(방사광의 유도발광)를 만들기 위하여 반도체는 간접적인 밴드갭(band gap) 물질보다는 직접적인 밴드갭 물질일 수 있다. 반도체 특성에 익숙한 이들에게 알려진 바와 같이, 직접적인 밴드갭 물질은 전자가 가전자대(valence band)에서 전도대(conduction band)로 전이할 때 전자의 결정 운동량(crystal momentum)의 변화를 필요로 하지 않는 물질이다. 갈륨 아세나이드(gallium arsenide)와 갈륨 나이트라이드(gallium nitride)는 직접적인 밴드갭 반도체의 예들이다. 간접적인 밴드갭 반도체에서는 다른 상황이 존재한다. 즉, 가전자대와 전도대 사이에서의 전자 전이를 위하여 결정 운동량의 변화가 필요하다. 실리콘과 실리콘 카바이드는 그러한 간접 반도체의 예들이다.
광학적 감금과 전기적 감금, 그리고 미러링(mirroring)을 포함하여, 반도체 레이저의 이론, 구조 및 작용에 관한 유용한 설명이 Sze의 "Physics of Semiconductor Devices" [2판(1981)] 704-742쪽에 나와 있으며, 그 내용은 본 명세서에 원용되어 통합된다.
LED 및 레이저와 같은 광소자에 익숙한 이들에게 알려진 바와 같이, 주어진 반도체 물질에 의해 생성되는 전자기적 방사(예를 들면, 광자)의 주파수는 물질의 밴드갭의 함수일 수 있다. 작은 밴드갭은 낮은 에너지, 긴 파장의 광자를 생성하지만, 넓은 밴드갭 물질은 높은 에너지와 짧은 파장의 광자를 생성한다. 예를 들면, 레이저에 흔히 사용되는 반도체의 하나가 알루미늄 인듐 갈륨 포스파이드(AlInGaP)이다. 이 물질의 밴드갭(실제로는 존재하는 각 원소들의 몰비 또는 원자비에 의존하는 일정 범위의 밴드갭) 때문에, AlInGaP이 만들 수 있는 빛은 가시광선 스펙트럼의 적색광 부분, 즉, 약 600nm에서 700nm에 제한될 수 있다. 스펙트럼의 청색광 또는 자외선 부분의 파장을 갖는 광자를 생성하기 위해서는 비교적 큰 밴드갭을 갖는 반도체 물질이 사용될 수 있다. 비교적 높은 밴드갭 때문에, 갈륨 나이트라이드(GaN)(실온에서 3.36eV), 3원 합금인 인듐 갈륨 나이트라이드(InGaN), 알루미늄 갈륨 나이트라이드(AlGaN)와 알루미늄 인듐 나이트라이드(AlInN) 뿐만 아니라, 4원 합금인 알루미늄 인듐 갈륨 나이트라이드(AlInGaN)와 같은 Ⅲ족 나이트라이드 물질들이 청색 및 UV 레이저에 대한 후보로서 관심을 끌고 있다. 따라서, Ⅲ족 나이트라이드계 레이저 다이오드는 370-420nm 범위의 광을 방출하는 것으로 실험되어 오고 있다.
몇 가지 공동 양도된 특허와 공동으로 진행 중인 특허 출원 역시 광전자 소자의 디자인과 제조에 대해 논의한다. 예를 들면, 미국 특허 제6,459,100호; 제6,373,077호; 제6,201,262호; 제6,187,606호; 제5,912,477호, 및 제5,416,342호는 갈륨 나이트라이드계 광전자 소자에 대하여 여러 가지 방법과 구조를 기술한다. 미국 특허 제5,838,706호는 응력변형이 낮은 나이트라이드 레이저 다이오드 구조를 기술한다. 미국 공개 출원 제20020093020호와 제2002002290호는 나이트라이드계 광전자 소자를 위한 에피택셜 구조를 기술한다. 플립칩(flip-chip) 본딩 방법을 포함한 여러 가지 금속 콘택(contact) 구조와 본딩 방법이 "Flip Chip Bonding of Light Emitting Devices and Light Emitting Devices Suitable for Flip-Chip Bonding"이라는 명칭의 미국 공개 출원 제030045015호; "Bonding of Light Emitting Diodes Having Shaped Substrates and Collets for Bonding of Light Emitting Diodes Having Shaped Substrates"라는 명칭의 미국 공개 출원 제20030042507호, 및 "Light Emitting Diodes Including Modifications for Submount Bonding and Manufacturing Methods Therefor"라는 명칭의 미국 공개 출원 제20030015721호 뿐만 아니라 미국 공개 출원 제20020123164호에 기술되어 있다. 건식각 방법이 미국 특허 제6,475,889호에 기술되어 있다. 나이트라이드 광전자 소자에 대한 패시베이션 방법이 "Robust Group Ⅲ Light Emitting Diode for High Reliability in Standard Packaging Applications"라는 명칭의 미국 출원 제 08/920,409호와 "Robust Group Ⅲ Light Emitting Diode for High Reliability in Standard Packaging Applications"라는 명칭의 미국 공개 출원 제20030025121호에 기술되어 있다. 나이트라이드 레이저 다이오드에서 사용하기에 적절한 활성층 구조가 "Group Ⅲ Nitride Based Light Emitting Diode Structures with a Quantum Well and Superlattice, Group Ⅲ Nitride Based Quantum Well Structures and Group Ⅲ Nitride Based Superlattice Structures" 라는 명칭의 미국 공개 출원 제20030006418호와 "Ultraviolet Light Emitting Diode"라는 명칭의 미국 공개 출원 제20030020061호에 기술되어 있다. 앞에서 언급한 모든 특허, 특허 출원과 공개 출원의 내용은 본 명세서에 충분히 설명된 것처럼 원용되어 통합된다.
반도체 레이저를 포함하는 전자 소자의 표면 상에 가해지는 응력 및/또는 압력은 레이저 및/또는 레이저에 전기적인 커플링을 제공하는 반도체 구조를 손상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 보여주는 단면도이다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자를 형성하는 단계를 보여주는 단면도들이다.
도 3은 본 발명의 실시예에 따른 반도체 소자의 주사 전자 현미경(SEM) 사진이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 소자를 보여주는 단면도이다.
도 5a 내지 도 5d는 본 발명의 또 다른 실시예에 따른 반도체 소자를 형성하는 단계를 보여주는 단면도들이다.
본 발명의 실시예에 따르면, 반도체 소자를 형성하는 방법은 기판 상에 반도체 구조를 형성하는 단계를 포함할 수 있는데, 상기 반도체 구조는 상기 기판 반대편의(다시 말해 기판으로부터 떨어진) 메사 표면 및 상기 메사 표면과 상기 기판 사이의 메사 측벽을 가지는 메사를 정의한다. 상기 메사 측벽의 적어도 일부 상 및 상기 메사 측벽에 인접한 상기 기판 상에 제1 패시베이션층을 형성할 수 있는데, 상기 메사 표면의 적어도 일부는 상기 제1 패시베이션층이 없고 상기 제1 패시베이션층은 제1 물질을 포함한다. 그리고, 상기 제1 패시베이션층 상에 제2 패시베이션층을 형성할 수 있는데, 상기 메사 표면의 적어도 일부는 상기 제2 패시베이션층이 없고, 상기 제2 패시베이션층은 상기 제1 물질과 다른 제2 물질을 포함한다.
뿐만 아니라, 상기 메사 표면에 인접한 상기 제1 패시베이션층의 적어도 일부는 상기 제2 패시베이션층이 없을 수 있으며, 상기 제1 및 제2 패시베이션층을 합한 두께는 상기 메사의 두께보다 클 수 있다. 특히, 상기 제1 패시베이션층의 두께는 상기 메사의 두께보다 클 수 있다. 그리고, 상기 제1 및 제2 패시베이션층이 없는 상기 메사 표면 부분 상에 콘택층을 형성할 수 있으며, 상기 기판 반대편으로 상기 제2 패시베이션층의 적어도 일부 상에서 신장하는 금속층을 상기 콘택층 상에 형성할 수 있다. 뿐만 아니라, 상기 금속층과 상기 콘택층은 서로 다른 물질을 포함할 수 있다.
상기 제1 패시베이션층의 일부는 상기 기판 반대편으로 상기 콘택층 표면 일부 상에서 신장할 수 있다. 대신에, 상기 콘택층의 일부는 상기 기판 반대편으로 상기 제1 및/또는 제2 패시베이션층 중 적어도 어느 하나의 일부 상에서 신장할 수 있다. 상기 제1 물질은 알루미늄 옥사이드를 포함할 수 있으며, 상기 제2 물질은 실리콘 나이트라이드를 포함할 수 있다. 그리고, 상기 반도체 구조는 P형 층과 N형 층을 포함할 수 있는데, 상기 P형 층 및/또는 N형 층의 적어도 일부가 상기 메사 안에 포함된다.
상기 메사 표면의 적어도 일부는 상기 제2 패시베이션층을 형성하기 전에 제1 패시베이션층이 없을 수 있다. 특히, 상기 제2 패시베이션층은 상기 제1 패시베이션층 상 및 상기 제1 패시베이션층이 없는 상기 메사 표면의 적어도 일부 상에 형성할 수 있다. 그리고, 상기 제2 패시베이션층 일부 안에 상기 제1 패시베이션층이 없는 상기 메사 표면의 적어도 일부 및 상기 메사 표면에 인접한 상기 제1 패시베이션층 부분을 노출시키는 홀을 형성할 수 있다.
뿐만 아니라, 상기 제1 및 제2 패시베이션층이 상기 메사 표면을 가로질러 적층되도록, 상기 제1 패시베이션층은 상기 메사 표면을 가로지르도록 형성할 수 있고 상기 제2 패시베이션층은 상기 메사 표면을 가로지르도록 형성할 수 있다. 그런 다음, 상기 제2 패시베이션층 안에 상기 메사 표면 반대편으로 상기 제1 패시베이션층의 일부를 노출시키는 홀을 형성한다. 상기 제2 패시베이션층 안에 상기 홀을 형성하는 단계 이후 상기 제1 패시베이션층 안에 상기 메사 표면의 적어도 일부를 노출시키는 다른 홀을 형성할 수 있다. 상기 제1 패시베이션층을 형성하는 단계 전에 상기 메사 표면 상에 콘택층을 형성할 수 있다. 대신에, 상기 제2 패시베이션층을 형성하는 단계 다음에 상기 제1 및 제2 패시베이션층이 없는 상기 메사 표면의 적어도 일부 상에 콘택층을 형성할 수 있다.
본 발명의 다른 실시예에 따르면, 반도체 소자 형성방법은 기판 상에 반도체 구조를 형성하는 단계를 포함할 수 있는데, 상기 반도체 구조는 메사 표면 및 상기 메사 표면과 상기 기판 사이의 메사 측벽을 가지는 메사를 정의한다. 상기 메사 측벽 상 및 상기 메사 측벽에 인접한 상기 기판 상에 패시베이션층을 형성할 수 있는데, 상기 패시베이션층은 상기 메사 표면의 적어도 일부가 상기 패시베이션층이 없도록 그 안에 비아홀을 가지며, 상기 비아홀은 상기 비아홀의 제1 부분은 제1 너비를 가지고 상기 비아홀의 제2 부분은 상기 제1 너비와 다른 제2 너비를 가져 계단식 프로파일을 정의한다.
상기 계단식 프로파일은 상기 제1 및 제2 너비를 가지는 상기 비아홀의 상기 제1 및 제2 부분 사이의 평평한 영역(plateau region)을 포함할 수 있고, 상기 평평한 영역은 상기 기판에 거의 평행할 수 있다. 상기 제1 너비를 가지는 상기 비아홀의 상기 제1 부분은 상기 제2 너비를 가지는 상기 비아홀의 상기 제2 부분과 상기 메사 표면 사이에 있고 상기 제2 너비는 상기 제1 너비보다 클 수 있다. 상기 패시베이션층은 제1 물질로 된 제1 층과 상기 제1 물질과는 다른 제2 물질로 된 제2 층을 포함할 수 있으며, 상기 비아홀의 상기 제1 부분은 상기 제1 층의 적어도 일부를 관통할 수 있고, 상기 비아홀의 상기 제2 부분은 상기 제2 층의 적어도 일부를 관통할 수 있다. 특히, 상기 제1 층의 두께는 상기 메사의 두께보다 클 수 있다. 그리고, 상기 제1 물질은 알루미늄 옥사이드를 포함할 수 있으며, 상기 제2 물질은 실리콘 나이트라이드를 포함할 수 있다.
상기 패시베이션층이 없는 상기 메사 표면의 적어도 일부 상에 콘택층도 형성할 수 있고, 상기 콘택층 상 및 상기 패시베이션층의 적어도 일부 상에 금속층을 형성할 수 있다. 상기 콘택층과 상기 금속층은 서로 다른 물질을 포함할 수 있고, 상기 패시베이션층의 일부는 상기 메사 표면 반대편으로 상기 콘택층의 일부 상에서 신장할 수 있다. 대신에, 상기 콘택층은 상기 기판 반대편으로 상기 패시베이션층의 적어도 일부 상으로 신장할 수 있다. 뿐만 아니라, 상기 반도체 구조는 P형 층과 N형 층을 포함할 수 있는데, 상기 P형 층 및/또는 N형 층의 적어도 일부가 상기 메사 안에 포함된다.
본 발명의 또 다른 실시예에 따르면, 반도체 소자는 기판 상의 반도체 구조를 포함할 수 있는데, 상기 반도체 구조는 메사 표면 및 상기 메사 표면과 상기 기판 사이의 메사 측벽을 가지는 메사를 정의한다. 상기 메사 측벽의 적어도 일부 상 및 상기 메사 측벽에 인접한 상기 기판 상에 제1 패시베이션층이 있을 수 있는데, 상기 메사 표면의 적어도 일부는 상기 제1 패시베이션층이 없고, 상기 제1 패시베이션층은 제1 물질을 포함한다. 상기 제1 패시베이션층 상에 제2 패시베이션층이 있을 수 있는데, 상기 메사 표면의 적어도 일부는 상기 제2 패시베이션층이 없고, 상기 제2 패시베이션층은 상기 제1 물질과 다른 제2 물질을 포함한다.
상기 메사 표면에 인접한 상기 제1 패시베이션층의 적어도 일부는 상기 제2 패시베이션층이 없을 수 있고, 상기 제1 및 제2 패시베이션층을 합한 두께는 상기 메사의 두께보다 클 수 있다. 뿐만 아니라, 상기 제1 패시베이션층의 두께는 상기 메사의 두께보다 클 수 있다.
상기 반도체 소자는 상기 제1 및 제2 패시베이션층이 없는 상기 메사 표면 부분 상에 콘택층과, 상기 기판 반대편으로 상기 제2 패시베이션층의 적어도 일부 상에서 신장하는 금속층을 상기 콘택층 상에 더 포함할 수 있다. 뿐만 아니라, 상기 금속층과 상기 콘택층은 서로 다른 물질을 포함할 수 있다. 상기 제1 패시베이션층의 일부는 상기 기판 반대편으로 상기 콘택층 표면 일부 상에서 신장할 수 있으며, 대신에, 상기 콘택층의 일부는 상기 기판 반대편으로 상기 제1 및/또는 제2 패시베이션층 중 적어도 어느 하나의 일부 상에서 신장할 수 있다.
상기 제1 패시베이션층의 상기 제1 물질은 알루미늄 옥사이드를 포함할 수 있으며, 상기 제2 패시베이션층의 상기 제2 물질은 실리콘 나이트라이드를 포함할 수 있다. 그리고, 상기 반도체 구조는 P형 층과 N형 층을 포함할 수 있는데, 상기 P형 층 및/또는 N형 층의 적어도 일부가 상기 메사 안에 포함된다. 뿐만 아니라, 상기 제1 및 제2 패시베이션층은 상기 제1 및 제2 패시베이션층이 없는 상기 메사 표면의 적어도 일부에 인접한 계단식 프로파일을 정의할 수 있다.
본 발명의 또 다른 실시예에 따르면, 반도체 소자는 기판 상의 반도체 구조를 포함할 수 있는데, 상기 반도체 구조는 메사 표면 및 상기 메사 표면과 상기 기판 사이의 메사 측벽을 가지는 메사를 정의한다. 상기 반도체 소자는 또한 상기 메사 측벽 상 및 상기 메사 측벽에 인접한 상기 기판 상에 패시베이션층을 포함할 수 있다. 특히, 상기 패시베이션층은 상기 메사 표면의 적어도 일부가 상기 패시베이션층이 없도록 그 안에 비아홀을 가지며, 상기 비아홀은 상기 비아홀의 제1 부분은 제1 너비를 가지고 상기 비아홀의 제2 부분은 상기 제1 너비와 다른 제2 너비를 가져 계단식 프로파일을 정의한다.
상기 계단식 프로파일은 상기 제1 및 제2 너비를 가지는 상기 비아홀의 상기 제1 및 제2 부분 사이의 평평한 영역을 포함할 수 있으며, 상기 평평한 영역은 상기 기판에 거의 평행할 수 있다. 그리고, 상기 제1 너비를 가지는 상기 비아홀의 상기 제1 부분은 상기 제2 너비를 가지는 상기 비아홀의 상기 제2 부분과 상기 메사 표면 사이에 있고 상기 제2 너비는 상기 제1 너비보다 클 수 있다.
상기 패시베이션층은 제1 물질로 된 제1 층과 상기 제1 물질과는 다른 제2 물질로 된 제2 층을 포함하며, 상기 비아홀의 상기 제1 부분은 상기 제1 층의 적어도 일부를 관통하며 상기 비아홀의 상기 제2 부분은 상기 제2 층의 적어도 일부를 관통할 수 있다. 상기 제1 층의 두께는 상기 메사의 두께보다 클 수 있고, 상기 제1 층의 상기 제2 물질은 실리콘 나이트라이드를 포함할 수 있다.
상기 반도체 소자는 상기 패시베이션층이 없는 상기 메사 표면의 적어도 일부 상에 콘택층과, 상기 콘택층 상 및 상기 패시베이션층의 적어도 일부 상에 금속층을 더 포함할 수 있으며, 상기 콘택층과 상기 금속층은 서로 다른 물질을 포함할 수 있다. 상기 패시베이션층의 일부는 상기 메사 표면 반대편으로 상기 콘택층의 일부 상에서 신장할 수 있으며, 대신에, 상기 콘택층은 상기 기판 반대편으로 상기 패시베이션층의 적어도 일부 상으로 신장할 수 있다. 그리고, 상기 반도체 구조는 P형 층과 N형 층을 포함할 수 있는데, 상기 P형 층 및/또는 N형 층의 적어도 일부가 상기 메사 안에 포함된다.
이하, 본 발명의 바람직한 실시예들이 도시된 첨부도면을 참조하여 본 발명을 상세히 설명한다. 그러나, 다음에 예시하는 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예들에 한정되는 것은 아니다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 층 또는 영역들의 두께는 명확성을 위해 과장되어진 것이다. 층이 다른 층 또는 기판의 "위(상)"에 있다라고 기재된 경우, 그것은 그 다른 층이나 기판의 바로 위에 있을 수 있고 또한 사이에 끼는 층이 있을 수도 있음을 이해해야 한다. 어떤 요소가 다른 요소에 "결합"되거나 "연결"되었다고 언급된 경우, 그것은 그 다른 요소에 직접 결합되거나 연결될 수 있고 또한 사이에 끼는 요소가 존재할 수도 있음을 이해해야 한다. 동일한 부호는 시종 동일한 요소를 의미한다. 뿐만 아니라, "수직"과 "수평"과 같은 비교의 언어는 도면에 나타난 것처럼 기판이나 베이스층에 관한 관계를 기술하기 위하여 여기에서 사용될 수 있다. 이러한 용어들은 도면에 묘사된 방향뿐 아니라 소자의 다른 방향도 포함하도록 의도된 것임을 이해해야 한다.
Ⅲ족 나이트라이드 물질과 같은 Ⅲ-Ⅴ족 물질은 마그네슘과 같은 P형 불순물(도펀트)로 도핑하여 P형으로 만들어질 수 있다. 그러나, P형 나이트라이드 반도체 물질은 비교적 낮은 운반자 활성도(carrier activity rate)와 비교적 낮은 운반자 운동도(carrier mobility)를 제공할 수 있다. 따라서, P형 나이트라이드 반도체 물질은 비교적 높은 저항을 가질 수 있다. 레이저 다이오드는 레이저 작동을 위한 조건을 구비하기 위하여 비교적 높은 전류 레벨을 필요로 하므로, P형 나이트라이드 물질에 대한 오믹 콘택(ohmic contact)이 가능한 많은 표면적을 덮는 것이 유리하다.
레이저 다이오드의 제조는 반도체 물질의 에피택셜층 안으로 메사 스트라이프를 식각하는 단계를 포함할 수 있다. 메사 스트라이프가 비교적 좁기 때문에(너비에 있어서 대략 2 마이크론 수준임), 메사 스트라이프는 기계적 안정성이 그리 높지 않을 수 있고, 바 코팅(bar coating), 다이 어태치(die attach), 웨이퍼 본딩 등과 같은 후속 제조 단계 동안에 쉽게 손상될 수 있다. 메사 스트라이프는 반도체 물질 및/또는 기판의 트렌치 안에 형성할 수 있는데, 기계적 안정성 및/또는 보호를 제공하기 위하여 트렌치는 메사의 높이와 같거나 더 큰 깊이를 가진다.
도 1에 나타낸 바와 같이, 본 발명의 실시예에 따른 구조는 반도체 메사 스트라이프에 대한 기계적인 보호층을 제공할 수 있다. 뿐만 아니라, 도 1의 구조는 비교적 재현성 있고 정확한 단계를 이용해 제조할 수 있다. 본 발명의 실시예에 따르면, 반도체 소자는 기판(12), 메사(20)를 포함하는 에피택셜 반도체 구조(14), 제1 패시베이션층(30), 제2 패시베이션층(40), 오믹 콘택층(26, 27), 및 금속 덮개층(overlayer)(50)을 포함할 수 있다. 뿐만 아니라, 에피택셜 반도체 구조(14)는 Ⅲ족 나이트라이드 화합물 반도체 물질과 같은 Ⅲ-Ⅴ족 화합물 반도체 물질을 포함할 수 있다. 오믹 콘택층(26, 27)은 각각 니켈, 티타늄, 백금 및/또는 팔라듐과 같은 금속의 층을 포함할 수 있다. 금속 덮개층(50)은 니켈, 금, 백금, 티타늄, 텅스텐, 몰리브덴, 탄탈륨, 및/또는 팔라듐과 같은 금속의 층을 포함할 수 있다.
일부 실시예에서, 기판(12)은 2H, 4H, 6H, 8H, 15R 및/또는 3C와 같은 다형을 갖는 N형 실리콘 카바이드; 사파이어; 갈륨 나이트라이드; 및/또는 알루미늄 나이트라이드와 같은 기판 물질을 포함할 수 있다. 그리고, 기판(12)은 에피택셜 반도체 구조(14)와 기판(12)을 지나 흐르는 "수직" 전류를 가지는 "수직" 소자를 제공하기 위하여 도전성일 수 있다. 대신에, "수평" 소자를 제공하기 위하여 기판(12)은 절연성 또는 반(semi)-절연성일 수 있으며 이 때 두 오믹 콘택은 기판의 같은 면에 제공된다. 도전성 기판도 "수평" 소자에 사용될 수 있다. 뿐만 아니라, 기판이라는 용어는 반도체 구조(14)를 형성하는 반도체 물질의 패터닝되지 않은 부분을 포함하는 것으로 정의할 수 있고, 또는 기판(12)과 반도체 구조(14) 사이에 물질 전이가 없을 수 있다.
에피택셜 반도체 구조(14) 부분은 광학 및/또는 전류 감금(confinement)을 목적으로, 예를 들면 메사 스트라이프로 패터닝될 수 있다. 도시한 바와 같이, 에피택셜 반도체 구조(14)의 일부만이 메사(20) 안에 포함된다. 예를 들어, 에피택셜 반도체 구조(14)는 N형 층과 P형 층을 포함할 수 있으며 N형 층과 P형 층 중의 하나 또는 둘의 일부가 메사(20) 안에 포함될 수 있다. 특정 실시예에 따르면, 에피택셜 반도체 구조(14)는 기판(12)에 인접한 N형 층과, 기판(12) 반대편으로 N형 층 상에 P형 층을 포함할 수 있다. 메사는 N형 층을 전혀 포함함이 없이 P형 층의 일부를, P형 층의 전부 및 N형 층의 일부(전부가 아님)를, 또는 P형 층과 N형 층의 전부(메사(20)의 측벽이 기판(12)으로 신장하도록) 포함할 수 있다.
본 출원과 동시에 제출된 미국 출원 제________호(대리인 문서 번호 5308-281)에 상세히 기술되어 있는 바와 같이, 에피택셜 반도체 물질로 두께가 균일한 층을 형성하고, 에피택셜 반도체 물질을 선택적으로 식각하여 메사(20)를 형성할 수 있다. 뿐만 아니라, 메사(20)의 두께는 메사를 형성하기 위해 사용된 식각의 깊이로 결정될 수 있다. 본 발명의 실시예에 따르면, 메사 식각 깊이( 및 그로 인한 메사 두께)는 약 0.1 내지 5 마이크론 범위 안에 있을 수 있고, 본 발명의 다른 실시예에 따르면, 약 2.5 마이크론 미만일 수 있다. 그리고, 메사 측벽 사이의 메사 표면(20A)의 너비는 약 1 내지 3 마이크론의 범위 안에 있을 수 있다. 도 1에 도시한 바와 같이, 메사 표면(20A)의 일부 상에 오믹 콘택층(26)을 형성할 수 있다. 뿐만 아니라, 메사의 표면 부분은 P형 반도체 물질일 수 있다.
제1 패시베이션층(30)은 메사(20)를 포함한 에피택셜 반도체 구조(14)를 보호하고 절연시킬 수 있다. 제1 패시베이션층(30)은 예를 들어, 실리콘 옥사이드, 실리콘 나이트라이드, 알루미늄 옥사이드 및/또는 이들의 조합과 같은 절연 물질의 층을 포함할 수 있고, 제1 패시베이션층(30)은 플라즈마 강화 화학 기상 증착(PECVD), 저압 화학 기상 증착(LPCVD), 화학 기상 증착(CVD), 스퍼터링 및/또는 전자빔(e-beam) 증착과 같은 증착 기술을 사용하여 형성될 수 있다. 뿐만 아니라, 제1 패시베이션층은 예컨대, 본 출원과 동시에 제출된 미국 출원 제________호(대리인 문서 번호 5308-280), 및/또는 본 출원과 동시에 제출된 미국 출원 제________호(대리인 문서 번호 5308-281)에 기술한 바와 같이 제조할 수 있다. 이들 출원의 개시 내용은 본 명세서에 원용되어 그 전부가 통합된다.
제2 패시베이션층(40)은 예를 들어, 실리콘 옥사이드, 실리콘 나이트라이드, 알루미늄 옥사이드 및/또는 이들의 조합과 같은 절연 물질의 층을 포함할 수 있고, 제2 패시베이션층은 플라즈마 강화 화학 기상 증착(PECVD), 저압 화학 기상 증착(LPCVD), 화학 기상 증착(CVD), 스퍼터링 및/또는 전자빔 증착과 같은 증착 기술을 사용하여 형성할 수 있다. 본 발명의 특정 실시예에 따르면, 제1 패시베이션층은 제1 물질로 형성될 수 있고, 제2 패시베이션층은 제1 물질과는 다른 제2 물질로 형성될 수 있다. 따라서, 제1 패시베이션층은 하나 이상의 식각 화학제에 대해 제2 패시베이션층에 대한 식각 선택비를 제공할 수 있다. 다르게 말하면, 제1 패시베이션층을 심하게 식각하지 않으면서 제2 패시베이션층 안에 비아홀(42)을 형성할 수 있도록, 제2 패시베이션층(40)은 어떤 식각 화학제에 대하여 제1 패시베이션층보다 더 영향을 받기 쉬울 수 있다. 특정 실시예에 따르면, 제2 패시베이션층(40)은 실리콘 나이트라이드를 포함할 수 있고, 제1 패시베이션층(30)은 알루미늄 옥사이드를 포함할 수 있다.
일부 실시예들에 있어서, 제2 패시베이션층(40)이 충분히 두꺼워 기판(12)에 비해 메사(20)의 최상면(20B)보다 기판 반대편의 제2 패시베이션층의 표면이 실질적으로 높을 수 있다. 대신에, 제1 및 제2 패시베이션층(30, 40)을 합한 두께는 기계적 안정성과 메사(20)에 대한 보호층을 제공하기에 충분한 정도로 메사(20)의 두께보다 클 수 있다. 특정 실시예에 따르면, 제1 패시베이션층은 약 0.1 내지 2 마이크론 범위 안의 두께를 가질 수 있고, 제2 패시베이션층(40)은 약 0.1 내지 5 마이크론 범위 안의 두께를 가질 수 있다.
오믹 콘택(26)은 제1 및/또는 제2 패시베이션층(30, 40) 중의 하나를 형성하기 전이나 다음에 메사 표면(20B) 상에 형성할 수 있다. 오믹 콘택(26)은 메사 측벽(20A) 사이의 메사 표면(20B)의 거의 전체 너비를 가로질러 신장할 수 있고, 또는 제1 패시베이션층(30)의 일부는 기판 반대편으로 오믹 콘택층(26) 일부 상에서 신장할 수 있다. 대신에, 제1 패시베이션층(30)의 일부는 메사 표면 상에서 직접 신장할 수 있고, 또는 오믹 콘택층의 일부는 메사 표면(20B) 반대편으로 제1 패시베이션층(30) 일부 상에서 신장할 수 있다.
제2 패시베이션층(40)을 관통하는 비아(42)는 오믹 콘택층(26)의 일부와 오믹 콘택층(26)에 인접한 제1 패시베이션층(30)의 일부를 노출시킬 수 있다. 금속 덮개층(50)은 제2 패시베이션층(40), 제1 패시베이션층(30)의 노출된 부분, 및/또는 오믹 콘택층(26)의 노출된 부분을 가로질러 신장할 수 있다. 따라서, 금속 덮개층(50)은 비아(42)를 통해 오믹 콘택(26)과 콘택할 수 있다. 금속 덮개층(50)은 니켈, 금, 백금, 텅스텐, 티타늄, 몰리브덴, 탄탈륨, 팔라듐 및/또는 이들의 조합과 같은 금속의 층을 포함할 수 있다.
그리고, 비아(42)의 측벽이 메사 측벽(20A)으로부터 이격되도록, 비아(42)는 메사 표면(20B)의 너비보다 큰 너비를 가질 수 있다. 특정 실시예에 따르면, 비아(42)는 약 5 내지 15 마이크론 범위 안의 너비를 가질 수 있다. 따라서, 제1 패시베이션층(30)의 표면에 가해지는 응력 및/또는 압력은 메사(20)로부터 멀어질 수 있다. 뿐만 아니라 비아(42)에 의해 노출된 패시베이션층(30) 일부와 메사(20)는 둘러싸는 제2 패시베이션층(40)에 의해 외부의 응력으로부터 차단될 수 있다.
본 발명의 특정 실시예에 따르면, 반도체 소자는 기판(12) 반대편으로 메사 표면(20B) 및 메사 표면(20B)과 기판(12) 사이에 메사 측벽(20A)을 정의하는, 에피택셜 반도체 구조(14)와 같은 반도체 구조를 포함할 수 있다. 메사 측벽(20A)의 적어도 일부 상 및 메사 측벽(20A)에 인접한 기판(12) 상에 제1 패시베이션층(30)이 제공될 수 있는데, 메사 표면(20B)의 적어도 일부는 제1 패시베이션층(30)이 없다. 제1 패시베이션층(30) 상에 제2 패시베이션층(40)이 제공될 수 있는데, 메사 표면(20B)의 적어도 일부는 제2 패시베이션층(40)이 없다. 뿐만 아니라, 제1 및 제2 패시베이션층은 서로 다른 물질을 포함할 수 있다. 그리고, 제2 패시베이션층(40) 상에, 제2 패시베이션층(40)이 없는 제1 패시베이션층(30) 일부 상에, 그리고 제1 및 제2 패시베이션층이 없는 메사 표면(20B)의 일부 상에 금속 덮개층이 제공될 수 있다. 오믹 콘택층(26)이 금속 덮개층(50)과 메사 표면(20B) 사이에 제공될 수 있고, 오믹 콘택층(26)과 금속 덮개층(50)은 서로 다른 물질을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 반도체 소자는 기판(12) 상의 반도체 구조(14)를 포함할 수 있는데, 반도체 구조(14)는 메사 표면(20B) 및 메사 표면(20B)과 기판(12) 사이의 메사 측벽(20A)을 정의한다. 메사 측벽(20A) 상 및 메사 측벽에 인접한 기판(12) 상에 패시베이션층이 제공될 수 있는데, 패시베이션층은 메사 표면의 적어도 일부가 패시베이션층이 없도록 그 안에 비아홀을 가진다. 특히, 패시베이션층 안의 비아홀은 비아홀의 제1 부분(V1)이 제1 너비(W1)를 가지고 비아홀의 제2 부분(V2)은 제1 너비(W1)와 다른 제2 너비(W2)를 가지도록 계단식 프로파일을 정의할 수 있다. 그리고, 비아홀은 비아홀의 제1 및 제2 부분 사이에 평평한 영역(P)을 포함할 수 있으며, 평평한 영역(P)은 기판(12)에 거의 평행할 수 있다. 특히, 제2 너비(W2)는 제1 너비(W1)보다 클 수 있다. 그리고, 제2 너비(W2)는 메사 표면(20B)의 너비보다 클 수 있으며, 제1 너비(W1)는 메사 표면(20B)의 너비보다 작을 수 있다. 일부 실시예들에 따르면, 패시베이션층은 계단식 프로파일을 제공하도록 패터닝된 단일 물질의 층을 포함할 수 있다. 대신에, 패시베이션층은 제2 패시베이션층(40)이 제1 패시베이션층(30)에 대해 선택적으로 식각될 수 있도록, 서로 다른 물질로 된 제1 및 제2 패시베이션층(30, 40)을 포함할 수 있다.
본 발명의 실시예에 의하여 반도체 소자를 제조하는 방법이 도 2a 내지 도 2d에 도시되어 있다. 특히, 기판(12) 상에 에피택셜 반도체 구조(14)를 형성할 수 있는데, 에피택셜 반도체 구조(14)는 메사 측벽(20A)과 메사 표면(20B)을 가지는 메사(20)를 포함한다. 에피택셜 반도체 구조(14)는 균일한 두께의 에피택셜 반도체층을 형성한 다음에 에피택셜 반도체층의 일부를 선택적으로 제거하여 메사(20)를 형성함으로써 형성할 수 있다. 에피택셜 반도체층의 일부는 습식 또는 반응성 이온 식각(RIE), 전자 사이클로트론 공명(ECR) 플라즈마 식각, 및/또는 유도 결합 플라즈마(ICP) 식각과 같은 건식각을 이용하여 선택적으로 제거할 수 있다. 예를 들어, 메사(20)는 염소(Cl2) 식각제를 사용하여 아르곤(Ar) 분위기 안에서 건식각을 이용하여 패터닝할 수 있다. 더욱 자세하게, RIE 반응기 안에서 약 5-50mT 범위의 압력과 약 200 내지 1000W 범위의 RF 파워 하에서 아르곤을 약 2 내지 40 sccm의 범위의 유량으로, 염소를 5 내지 50 sccm의 범위의 유량으로 흘릴 수 있다. 이러한 식각 변수는 예시를 위해 제공하는 것으로, 다른 식각 변수를 사용할 수도 있다.
도시한 바와 같이, 에피택셜 반도체 구조(14)의 일부만이 메사(20) 안에 포함될 수 있다. 대신에, 에피택셜 반도체 구조(14)의 전부가 메사(20) 안에 포함되어 메사 측벽(20A)이 기판(12)으로 신장할 수 있다. 에피택셜 반도체 구조(14)는 기판 상의 N형 층 및 기판 반대편으로 N형 층 상에 P형 층을 포함할 수 있다. 메사(20)는 P형 층을 전혀 포함함이 없이 N형 층의 일부를, N형 층의 전부 및 P형 층의 일부(전부가 아님)를, 또는 N형 층과 P형 층의 전부(메사(20)의 측벽이 기판(12)으로 신장하도록) 포함할 수 있다.
에피택셜 반도체 구조(14)는 N형 층과 P형 층 사이에 활성층도 포함할 수 있다. 활성층은 여러 가지 다른 구조 및/또는 층 및/또는 이들의 조합을 포함할 수 있다. 예를 들어, 활성층은 단일 또는 다중 양자 우물, 이중 헤테로구조 및/또는 초격자를 포함할 수 있다. 활성층은 또한 소자에서 레이저 작동을 촉진할 수 있는 광학 및/또는 전류 감금층을 포함할 수 있다.
제1 패시베이션층(30)은 메사(20)의 측벽(20A) 상 및 메사 측벽(20A)에 인접한 기판(12) 부분 상에 형성할 수 있다. 도시한 바와 같이, 메사 측벽(20A)이 기판(12)으로 신장하지 않으면, 반도체 구조(14) 부분은 제1 패시베이션층(30)과 메사 측벽(20A)에 인접한 기판 사이에 유지될 수 있다. 제1 패시베이션층(30)은 실리콘 나이트라이드, 실리콘 옥사이드, 알루미늄 옥사이드, 및/또는 이들의 조합과 같은 절연 물질의 단일 층 또는 서브층을 가진 다중 층일 수 있다. 뿐만 아니라, 제1 패시베이션층(30)은 플라즈마 강화 화학 기상 증착, 저압 화학 기상 증착, 화학 기상 증착, 스퍼터링, 전자빔 증착 및/또는 이들의 조합과 같은 기술을 이용하여 형성할 수 있다. 특정 실시예들에 따르면, 제1 패시베이션층(30)은 알루미늄 옥사이드를 포함할 수 있으며, 제1 패시베이션층(30)은 약 0.1 내지 2 마이크론 범위 안의 두께를 가질 수 있다.
제1 패시베이션층(30)은 그 안에 비아(32)를 포함하여 메사 표면(20B)으로의 전기적 콘택을 제공할 수 있다. 비아(32)는 예를 들면, 본 출원과 동시에 제출된 미국 출원 제________호(대리인 문서 번호 5308-280), 및 본 출원과 동시에 제출된 미국 출원 제________호(대리인 문서 번호 5308-281)에서 논의된 단계들에 따라 형성할 수 있다. 예를 들어, 메사 표면(20B) 상에 패시베이션층(30)을 형성한 다음, 포토리소그라피를 이용하여 패터닝함으로써 메사 표면의 일부를 노출시키는 비아(32)를 형성할 수 있고, 비아(32)를 형성한 다음, 메사 표면의 노출된 부분에 오믹 콘택층을 형성할 수 있다(제2 패시베이션층을 형성하기 전이나 형성한 후). 대신에, 패시베이션층을 형성하기 전에 메사 표면 상에 오믹 콘택층을 형성하고, 오믹 콘택층 위로 패시베이션층을 형성한 다음, 오믹 콘택층 상의 패시베이션층 부분을 제거할 수 있다. 또 대신에, 메사 표면 상에 오믹 콘택층을 형성한 다음, 오믹 콘택층을 패터닝하는 데에 사용한 마스크를 제1 패시베이션층을 형성하는 동안 유지할 수 있다. 마스크와 마스크 상의 패시베이션층 부분을 제거함으로써 별개의 마스크를 필요로 함이 없이 오믹 콘택층의 일부를 노출시킬 수 있다.
도 2b에 도시한 바와 같이, 제1 패시베이션층(30) 상에 제2 패시베이션층(40)을 형성할 수 있다. 제2 패시베이션층(40)은 실리콘 나이트라이드, 실리콘 옥사이드, 알루미늄 옥사이드, 및/또는 이들의 조합과 같은 절연 물질의 단일 층 또는 서브층을 가진 다중 층일 수 있고, 제2 패시베이션층은 플라즈마 강화 화학 기상 증착, 저압 화학 기상 증착, 화학 기상 증착, 스퍼터링, 전자빔 증착 및/또는 이들의 조합과 같은 기술을 이용하여 형성할 수 있다.
제1 패시베이션층(30)은 제1 물질을 포함할 수 있고, 제2 패시베이션층(40)은 제1 물질과는 다른 제2 물질을 포함할 수 있다. 따라서, 제2 패시베이션층(40)을 관통하는 비아를 형성할 때에 제1 패시베이션층(30)을 심하게 식각하지 않으면서 제2 패시베이션층(40)을 식각할 수 있도록 식각제를 선택할 수 있다. 특정 실시예에 따르면, 제1 패시베이션층(30)은 알루미늄 옥사이드의 층을 포함할 수 있으며, 제2 패시베이션층(40)은 실리콘 나이트라이드의 층을 포함할 수 있다. 따라서, 비아홀은 제2 패시베이션층(40)을 지나 식각하여 제1 패시베이션층을 심하게 식각하지 않고 제1 패시베이션층의 일부를 노출시킬 수 있다.
도 2c에 도시한 바와 같이, 제2 패시베이션층 부분은 유지되도록 마스킹하고(예를 들면 포토리소그라피와 같은 방법으로) 제2 패시베이션층의 노출된 부분을 식각하여 제2 패시베이션층(40) 안에 비아(42)를 열 수 있다. 제1 패시베이션층(30)을 관통하는 비아를 먼저 형성하였다면, 비아(42)는 더 이상의 공정 없이 메사 표면(20B) 일부를 노출시킬 수 있다. 대신에, 제2 패시베이션층(40)을 관통하는 비아(42)를 형성한 다음에 제1 패시베이션층(30)을 관통하는 비아를 형성할 수 있다.
특정 실시예에서, 비아(42)는 제2 패시베이션층 부분은 유지되도록 마스킹하고 제2 패시베이션층의 노출된 부분은 반응성 이온 식각(RIE)을 이용하여 식각함으로써 제2 패시베이션층(40) 안에 형성할 수 있다. 보다 자세하게, RIE 식각은 NF2 및/또는 CHF3와 같은 불소계 식각 화학제를 사용하여 수행할 수 있는데, 이것은 알루미늄 옥사이드에 대하여 실리콘 나이트라이드를 선택적으로 식각하는 데 이용될 수 있다. 제1 패시베이션층의 물질에 대하여 제2 패시베이션층의 물질을 식각하는 데에 있어서 선택성을 보이는 식각 화학제라면 다른 식각 화학제도 사용할 수 있다. NF2 및/또는 CHF3에 기초한 식각 화학제는 예를 들어, 알루미늄 옥사이드보다 실리콘 나이트라이드를 훨씬 높은 속도로 선택적으로 식각할 수 있다. 따라서, 실리콘 나이트라이드 제2 패시베이션층(40)을 관통하는 비아(42)를 식각할 때에 알루미늄 옥사이드 제1 패시베이션층(30)은 식각 정지막으로서 효과적으로 작용할 수 있다.
비아(42)에 의해 메사 표면(20B)과 제1 패시베이션층(30)의 일부를 노출하였으면, 도 2d에서와 같이 메사 표면(20b)의 노출된 부분 상에 오믹 콘택(26)을 형성할 수 있다. 대신에, 오믹 콘택층을 제1 패시베이션층(30)을 형성하기 전에 형성하거나 제1 및 제2 패시베이션층(30, 40)을 형성하는 사이에 형성할 수 있다. 그런 다음 제2 패시베이션층(40) 상에, 비아 안의 제1 패시베이션층(30)의 노출된 부분 상에, 그리고 비아 안의 오믹 콘택층(26)의 노출된 부분 상에 금속 덮개층(50)을 형성할 수 있다. 일부 실시예에 따르면, 오믹 콘택층과 금속 덮개층은 같거나 다른 금속으로 된 층을 포함할 수 있다. 대신에, 별개의 오믹 콘택층이 필요하지 않도록 금속 덮개층이 메사 표면(20B)의 노출된 부분 상에 직접 형성될 수 있다.
제2 오믹 콘택(27)이 반도체 구조(14) 반대편으로 기판(12) 상에 형성되어 오믹 콘택층(26, 27) 사이에 "수직" 전류 통로를 제공할 수 있다. 제1 및 제2 패시베이션층(30, 40)을 패터닝한 다음에 오믹 콘택(27)을 형성하는 것으로 도시하였지만, 오믹 콘택(27)은 공정의 앞 단계에서 형성할 수 있다. 뿐만 아니라, 대신에 제2 오믹 콘택은 제1 오믹 콘택(26)처럼 기판(12)과 동일한 면에 형성하여 "수평" 전류 흐름을 제공할 수 있다.
본 발명의 실시예들에 따르면, 제1 패시베이션층(30)은 반도체 메사(20)의 측벽(20A)에 보호 및 절연을 제공할 수 있고, 반도체 메사의 표면(20B)은 제1 패시베이션층(30)을 지나 노출되어 비교적 정확한 패턴을 제공할 수 있다. 다르게 말하면, 메사 표면(20B)의 너비보다 작은 너비를 가지는 패턴을 제1 패시베이션층(30) 안에 형성하여 그 위에 메사 표면(20B) 및/또는 오믹 콘택층(26)의 일부를 노출시킬 수 있다. 제2 패시베이션층(40)을 제1 패시베이션층(30) 상에 형성한 다음, 그 위에 메사 표면(20B) 및/또는 오믹 콘택층(26)을 노출시키고, 메사 표면(20B)에 인접한 제1 패시베이션층(30) 부분을 노출시키는 비교적 부정확한 패턴을 가지고 패터닝할 수 있다. 다르게 말하면, 제2 패시베이션층(40)의 패턴은 메사 표면(20B)의 너비보다 상당히 큰 너비를 가질 수 있다. 따라서, 제2 패시베이션층(40)은 제2 패시베이션층(40)을 위한 정확한 정렬을 필요로 하지 않으면서 메사(20)에 보호를 제공할 수 있다.
도 3은 본 발명의 실시예에 따른 반도체 구조의 주사 전자 현미경(SEM) 사진이다. 특히, 도 3은 본 발명의 실시예 따른 레이저 다이오드 구조의 사진으로서, 이 구조는 실리콘 카바이드 기판(112) 및 Ⅲ족 나이트라이드 화합물 반도체 물질을 포함하는 에피택셜 반도체 구조(114)를 포함한다. 반도체 구조(114)의 일부는 패터닝되어 광학 및/또는 전류 감금을 제공할 수 있다. 오믹 콘택(126)이 기판(112) 반대편으로 메사(120) 표면 상에 제공된다. 알루미늄 옥사이드로 된 제1 패시베이션층(130)이 에피택셜 반도체 구조(114)의 표면을 보호하고 또는 절연할 수 있으며, 실리콘 나이트라이드로 된 제2 패시베이션층(140)이 제1 패시베이션층(130) 상에 제공된다. 제2 패시베이션층(140)을 관통하는 비아(142)가 오믹 콘택(126)의 일부를 노출시키며, 금속 덮개층(150)이 비아(142)를 통해 오믹 콘택층(126)과 전기적 콘택을 제공한다.
도 4는 본 발명의 다른 실시예에 따른 구조를 도시하는 단면도이다. 도시한 바와 같이, 구조는 기판(212), 반도체 구조(214), 오믹 콘택층(226), 및 반도체 구조 상 및 오믹 콘택층(226) 일부 상의 제1 패시베이션층(230)을 포함할 수 있다. 특히, 반도체 구조(214)는 메사 측벽(220A)과 메사 표면(220B)을 가지는 메사(220)를 포함할 수 있고, 오믹 콘택층(226)은 측벽(226A)과 콘택 표면(226B)을 포함할 수 있다. 도 4에 도시한 실시예에서, 오믹 콘택층(226)은 제1 패시베이션층(230)이 오믹 콘택층(226) 일부 상에서 신장하도록 패시베이션층(230)을 형성하기 전에 형성할 수 있다.
제2 패시베이션층(240)이 제1 패시베이션층 상에 제공되며, 제2 패시베이션층(240) 안의 비아(242)는 오믹 콘택층(226)의 콘택 표면 및 오믹 콘택층(226)에 인접한 제1 패시베이션층(230) 부분을 노출시킬 수 있다. 제2 패시베이션층(240) 안의 비아(242)의 너비는 메사 표면(220B)의 너비보다 상당히 클 수 있다. 그리고, 금속 덮개층(250)이 제2 패시베이션층(240) 상, 제1 패시베이션층(230)의 노출된 부분 상, 및 오믹 콘택층(226)의 콘택 표면(226B) 상에 제공될 수 있다. 그리고, 오믹 콘택층(227)이 메사(220) 반대편으로 기판(212) 상에 제공될 수 있다.
반도체 구조(214)는 Ⅲ족 나이트라이드 화합물 반도체 물질과 같은 Ⅲ-Ⅴ족 화합물 반도체 물질을 포함할 수 있다. 그리고, 반도체 구조(214)는 기판 상의 N형 층과 기판(212) 반대편으로 N형 층 상의 P형 층을 포함할 수 있다. 그리고, 메사(220)는 N형 층을 전혀 포함함이 없이 P형 층의 일부; P형 층 전부 및 N형 층 일부(전부가 아님); 또는 P형 층 및 N형 층의 전부(측벽(220A)이 기판(212) 상으로 신장하도록)를 포함할 수 있다.
일부 실시예에서, 기판(212)은 2H, 4H, 6H, 8H, 15R 및/또는 3C와 같은 다형을 갖는 N형 실리콘 카바이드; 사파이어; 갈륨 나이트라이드; 및/또는 알루미늄 나이트라이드와 같은 기판 물질을 포함할 수 있다. 그리고, 기판(212)은 에피택셜 반도체 구조(214)와 기판(212)을 지나 흐르는 "수직" 전류를 가지는 "수직" 소자를 제공하기 위하여 도전성일 수 있다. 대신에, "수평" 소자를 제공하기 위하여 기판(212)은 절연성 또는 반-절연성일 수 있으며 이 때 두 오믹 콘택은 기판의 같은 면에 제공된다. 도전성 기판도 "수평" 소자에 사용될 수 있다. 뿐만 아니라, 기판이라는 용어는 반도체 구조(214)를 형성하는 반도체 물질의 패터닝되지 않은 부분을 포함하는 것으로 정의할 수 있고, 또는 기판(212)과 반도체 구조(214) 사이에 물질 전이가 없을 수 있다.
도 5a 내지 도 5d는 도 4에 도시된 구조를 형성하는 단계를 보이는 단면도들이다. 도 5a에 도시한 바와 같이, 메사(220)를 포함하는 반도체 구조(214)를 기판(212) 상에 형성할 수 있고, 오믹 콘택층(226)을 메사의 표면(220B) 상에 형성할 수 있다. 그런 다음, 패시베이션층(230)을 메사(220)의 측벽(220A) 상, 메사 측벽(220A)에 인접한 기판 부분 상 및 오믹 콘택층(226) 일부 상에 형성할 수 있다. 도 5a에서 보여지는 바와 같이, 콘택 표면(226B) 및 콘택 표면(226B)에 인접한 비스듬한 측벽(226A)의 일부는 패시베이션층(230)이 없게 유지되면서, 패시베이션층(230)이 메사 측벽(220A)에 인접한 비스듬한 측벽(226A) 상으로 신장할 수 있다. 대신에, 패시베이션층(230) 일부는 기판과 평행한 오믹 콘택층 일부 표면 상으로 신장할 수 있다.
메사(220)와 오믹 콘택층(226)은, 예를 들어, 미국 출원 제________호(대리인 문서 번호 5308-281)에서 논의된 단일 패터닝 단계를 이용해 형성할 수 있다. 보다 자세하게, 균일한 두께의 반도체층을 형성하고, 균일한 두께의 반도체층 상에 콘택 금속층을 형성할 수 있으며, 콘택 금속층 상에 마스크를 형성할 수 있다. 단일 마스크를 사용하여 콘택 금속층과 반도체층을 식각하여 오믹 콘택층(226)과 메사(220)를 형성할 수 있다. 뿐만 아니라, 제1 패시베이션층(230)을 형성하는 동안 마스크를 유지할 수 있고, 마스크와 마스크 상의 제1 패시베이션층 부분을 제거하여 오믹 콘택층의 콘택 표면(226B)을 노출시킨다. 따라서, 단일 마스크가 오믹 콘택층과 메사 표면 사이의 정렬을 제공할 수 있으며, 단일 마스크가 패시베이션층을 관통하여 오믹 콘택층(226)의 콘택 표면(226B)을 노출시키는 "비아"의 정렬을 제공할 수 있다.
대신에, 오믹 콘택층(226) 및/또는 패시베이션층(230)은 별개의 마스킹 작업을 이용해 패터닝할 수 있다. 예를 들어, 메사(220)와 오믹 콘택층(226)은 제1 마스크를 사용해 패터닝할 수 있고, 패시베이션층(230) 안의 비아는 제2 마스크를 사용해 패터닝할 수 있다. 다른 대안으로, 메사(220)는 제1 마스크를 사용해 패터닝하고, 오믹 콘택층(226)은 제2 마스크를 사용해 패터닝하며, 패시베이션층(230) 안의 비아는 제3 마스크를 사용해 패터닝할 수 있다.
도 5b에 도시한 바와 같이, 제1 패시베이션층(230) 상 및 오믹 콘택층(226)의 노출된 부분 상에 제2 패시베이션층(240)을 형성할 수 있다. 제1 및 제2 패시베이션층(230, 240)은 각각은 실리콘 나이트라이드, 실리콘 옥사이드, 및/또는 알루미늄 옥사이드와 같은 절연 물질의 층을 포함할 수 있다. 뿐만 아니라, 제1 및 제2 패시베이션층(230, 240)은 각각은 제1 패시베이션층(230)에 대하여 선택성이 있는 식각 화학제를 사용해 제2 패시베이션층(240)을 식각할 수 있도록 서로 다른 물질을 포함할 수 있다. 예를 들어, 제1 패시베이션층(230)은 알루미늄 옥사이드의 층을 포함할 수 있으며, 제2 패시베이션층(240)은 실리콘 나이트라이드의 층을 포함할 수 있고, 불소계 식각 화학제가 제1 패시베이션층(230)을 식각하지 않고 제2 패시베이션층(240)을 식각하는 데에 사용될 수 있다.
도 5c에 도시한 바와 같이, 오믹 콘택층(226)의 콘택 표면(226B)을 노출시키고 오믹 콘택층(226)에 인접한 제1 패시베이션층(230)의 일부를 노출시키도록, 제2 패시베이션층(240)을 패터닝할 수 있다. 패시베이션층(240) 안의 비아(242)의 너비는 메사 표면(220B)의 너비보다 상당히 클 수 있다. 상세하게는, 메사 표면(220A)은 약 1 내지 3 마이크론 범위 안의 너비를 가질 수 있고, 패시베이션층(240)을 관통하는 비아(242)는 약 5 내지 15 마이크론 범위 안의 너비를 가질 수 있다. 따라서, 패시베이션층(240) 안에 비아(242)를 패터닝할 때에 높은 정확도가 요구되지 않을 수 있다. 도 5d에 도시한 바와 같이, 패시베이션층(240) 상에, 제1 패시베이션층(230)의 노출된 부분 상에, 그리고 오믹 콘택층(226)의 노출된 부분 상에 금속 덮개층(250)을 형성할 수 있다.
본 발명의 실시예들에 따르면, 제1 패시베이션층은 반도체 메사 상의 오믹 콘택층의 비교적 정확한 노출(또는 반도체 메사의 표면의 노출)과 메사 측벽의 보호를 제공할 수 있다. 다른 물질로 된 제2 패시베이션층은 패터닝을 하는 데 높은 정확도를 요함이 없이 메사를 위한 구조적인 보호를 제공할 수 있다.
위에 논의된 반도체 소자는 반도체 메사 스트라이프의 길이 방향을 따라 기판에 평행하게 광을 방출하는 에지(edge) 방출 반도체 레이저를 제공할 수 있다. 다르게 말하면, 빛은 위에 설명한 도면들의 단면에 수직인 방향을 따라 방출될 수 있다. 레이저 다이오드와 같은 발광소자를 형성하는 방법에 관련하여 방법과 소자들이 논의되었지만, 본 발명의 구체적인 실시예에 따른 방법은 반도체 메사를 포함하는 보통의 다이오드, 기존의 발광 다이오드 또는 다른 반도체 소자를 형성하는 데 사용될 수 있다.
이상, 본 발명을 바람직한 실시예들을 들어 상세하게 설명하였으나, 첨부된 청구항과 그 동등한 것에 의해 정의되는 발명의 정신과 범위로부터 벗어남 없이 형태와 상세한 내용에 있어 여러 가지 변화가 당업자들에 의해 만들어질 수 있다는 것을 알 수 있을 것이다.
[관련 출원]
본 출원은 "Laser Diode With Self-Aligned Index Guide And Via"라는 명칭의 2002년 12월 20일자 미국 임시 출원 제60/435,213호; "Laser Diode With Surface Depressed Ridge Waveguide"라는 명칭의 2002년 12월 20일자 미국 임시 출원 제60/434,914호; "Laser Diode with Etched Mesa Structure"라는 명칭의 2002년 12월 20일자 미국 임시 출원 제60/434,999호; 및 "Laser Diode with Metal Current Spreading Layer"라는 명칭의 2002년 12월 20일자 미국 임시 출원 제60/435,211호로부터의 우선권을 주장한다. 이 임시 출원들의 각각의 개시 내용은 전부 본 명세서에 원용되어 통합된다.
본 출원은 또한 본 출원과 동시에 제출된 "Methods Of Forming Semiconductor Devices Having Self Aligned Semiconductor Mesas and Contact Layers And Related Devices"라는 명칭의 미국 출원 제________호(대리인 문서 번호 5308-281); 본 출원과 동시에 제출된 "Methods Of Forming Semiconductor Mesa Structures Including Self-Aligned Contact Layers And Related Devices"라는 명칭의 미국 출원 제________호(대리인 문서 번호 5308-280); 및 본 출원과 동시에 제출된 "Methods Of Forming Electronic Devices Including Semiconductor Mesa Structures And Conductivity Junctions And Related Devices"라는 명칭의 미국 출원 제________호(대리인 문서 번호 5308-283)와 관련되어 있다. 이 미국 출원들의 각각의 개시 내용은 각각의 개시 내용은 전부 본 명세서에 원용되어 통합된다.

Claims (65)

  1. 기판 상에 반도체 구조를 형성하되, 상기 반도체 구조는 상기 기판 반대편의 메사 표면 및 상기 메사 표면과 상기 기판 사이의 메사 측벽을 가지는 메사를 정의하도록 형성하는 단계;
    상기 메사 측벽의 적어도 일부 상 및 상기 메사 측벽에 인접한 상기 기판 상에 제1 패시베이션층을 형성하되, 상기 메사 표면의 적어도 일부는 상기 제1 패시베이션층이 없고 상기 제1 패시베이션층은 제1 물질을 포함하게 형성하는 단계; 및
    상기 제1 패시베이션층 상에 제2 패시베이션층을 형성하되, 상기 메사 표면의 적어도 일부는 상기 제2 패시베이션층이 없고, 상기 제2 패시베이션층은 상기 제1 물질과 다른 제2 물질을 포함하게 형성하는 단계를 포함하는 반도체 소자 형성방법.
  2. 제1항에 있어서, 상기 메사 표면에 인접한 상기 제1 패시베이션층의 적어도 일부는 상기 제2 패시베이션층이 없는 것을 특징으로 하는 반도체 소자 형성방법.
  3. 제1항에 있어서, 상기 제1 및 제2 패시베이션층을 합한 두께는 상기 메사의 두께보다 큰 것을 특징으로 하는 반도체 소자 형성방법.
  4. 제3항에 있어서, 상기 제1 패시베이션층의 두께는 상기 메사의 두께보다 큰 것을 특징으로 하는 반도체 소자 형성방법.
  5. 제1항에 있어서, 상기 제1 및 제2 패시베이션층이 없는 상기 메사 표면 부분 상에 콘택층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  6. 제5항에 있어서, 상기 기판 반대편으로 상기 제2 패시베이션층의 적어도 일부 상에서 신장하는 금속층을 상기 콘택층 상에 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  7. 제6항에 있어서, 상기 금속층과 상기 콘택층은 서로 다른 물질을 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  8. 제5항에 있어서, 상기 제1 패시베이션층의 일부는 상기 기판 반대편으로 상기 콘택층 표면 일부 상에서 신장하는 것을 특징으로 하는 반도체 소자 형성방법.
  9. 제5항에 있어서, 상기 콘택층의 일부는 상기 기판 반대편으로 상기 제1 및/또는 제2 패시베이션층 중 적어도 어느 하나의 일부 상에서 신장하는 것을 특징으로 하는 반도체 소자 형성방법.
  10. 제1항에 있어서, 상기 제1 물질은 알루미늄 옥사이드를 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  11. 제1항에 있어서, 상기 제2 물질은 실리콘 나이트라이드를 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  12. 제1항에 있어서, 상기 반도체 구조는 P형 층과 N형 층을 포함하고 상기 P형 층 및/또는 N형 층의 적어도 일부가 상기 메사 안에 포함되는 것을 특징으로 하는 반도체 소자 형성방법.
  13. 제1항에 있어서, 상기 메사 표면의 적어도 일부는 상기 제2 패시베이션층을 형성하기 전에 제1 패시베이션층이 없는 것을 특징으로 하는 반도체 소자 형성방법.
  14. 제13항에 있어서, 상기 제2 패시베이션층을 형성하는 단계는,
    상기 제1 패시베이션층 상 및 상기 제1 패시베이션층이 없는 상기 메사 표면의 적어도 일부 상에 제2 패시베이션층을 형성하는 단계, 및 상기 제2 패시베이션층 일부 안에 상기 제1 패시베이션층이 없는 상기 메사 표면의 적어도 일부 및 상기 메사 표면에 인접한 상기 제1 패시베이션층 부분을 노출시키는 홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  15. 제14항에 있어서, 상기 제2 패시베이션층 일부 안에 홀을 형성하는 단계는, 상기 제1 패시베이션층의 상기 제1 물질에 비하여 상기 제2 패시베이션층의 상기 제2 물질을 우선적으로 식각하는 식각 화학제를 사용하여 상기 제2 패시베이션층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  16. 제1항에 있어서, 상기 제1 패시베이션층을 형성하는 단계는 상기 메사 표면을 가로지르도록 상기 제1 패시베이션층을 형성하는 단계를 포함하고 상기 제2 패시베이션층을 형성하는 단계는 상기 메사 표면을 가로지르도록 상기 제2 패시베이션층을 형성하는 단계를 포함하여, 상기 제1 및 제2 패시베이션층이 상기 메사 표면을 가로질러 적층되도록 하고, 상기 제2 패시베이션층을 형성하는 단계는 상기 제2 패시베이션층 안에 상기 메사 표면 반대편으로 상기 제1 패시베이션층의 일부를 노출시키는 홀을 형성하는 단계를 포함하고, 상기 제1 패시베이션층을 형성하는 단계는 상기 제2 패시베이션층 안에 상기 홀을 형성하는 단계 이후 상기 제1 패시베이션층 안에 상기 메사 표면의 적어도 일부를 노출시키는 홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  17. 제16항에 있어서, 상기 제2 패시베이션층 일부 안에 홀을 형성하는 단계는, 상기 제1 패시베이션층의 상기 제1 물질에 비하여 상기 제2 패시베이션층의 상기 제2 물질을 우선적으로 식각하는 식각 화학제를 사용하여 상기 제2 패시베이션층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  18. 제1항에 있어서, 상기 제1 패시베이션층을 형성하는 단계 전에 상기 메사 표면 상에 콘택층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  19. 제1항에 있어서, 상기 제2 패시베이션층을 형성하는 단계 다음에 상기 제1 및 제2 패시베이션층이 없는 상기 메사 표면의 적어도 일부 상에 콘택층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  20. 기판 상에 반도체 구조를 형성하되, 상기 반도체 구조는 메사 표면 및 상기 메사 표면과 상기 기판 사이의 메사 측벽을 가지는 메사를 정의하도록 형성하는 단계; 및
    상기 메사 측벽 상 및 상기 메사 측벽에 인접한 상기 기판 상에 패시베이션층을 형성하되, 상기 패시베이션층은 상기 메사 표면의 적어도 일부가 상기 패시베이션층이 없도록 그 안에 비아홀을 가지며, 상기 비아홀은 상기 비아홀의 제1 부분은 제1 너비를 가지고 상기 비아홀의 제2 부분은 상기 제1 너비와 다른 제2 너비를 가져 계단식 프로파일(stair-step profile)을 정의하도록 형성하는 단계를 포함하는 반도체 소자 형성방법.
  21. 제20항에 있어서, 상기 계단식 프로파일은 상기 제1 및 제2 너비를 가지는 상기 비아홀의 상기 제1 및 제2 부분 사이의 평평한 영역(plateau region)을 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  22. 제21항에 있어서, 상기 평평한 영역은 상기 기판에 거의 평행한 것을 특징으로 하는 반도체 소자 형성방법.
  23. 제20항에 있어서, 상기 제1 너비를 가지는 상기 비아홀의 상기 제1 부분은 상기 제2 너비를 가지는 상기 비아홀의 상기 제2 부분과 상기 메사 표면 사이에 있고 상기 제2 너비는 상기 제1 너비보다 큰 것을 특징으로 하는 반도체 소자 형성방법.
  24. 제20항에 있어서, 상기 패시베이션층은 제1 물질로 된 제1 층과 상기 제1 물질과는 다른 제2 물질로 된 제2 층을 포함하며, 상기 비아홀의 상기 제1 부분은 상기 제1 층의 적어도 일부를 관통하며 상기 비아홀의 상기 제2 부분은 상기 제2 층의 적어도 일부를 관통하는 것을 특징으로 하는 반도체 소자 형성방법.
  25. 제24항에 있어서, 상기 패시베이션층을 형성하는 단계는, 상기 제1 층의 상기 제1 물질에 비하여 상기 제2 층의 상기 제2 물질을 우선적으로 식각하는 식각 화학제를 사용하여 상기 제2 물질의 상기 제2 층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  26. 제25항에 있어서, 상기 비아홀의 상기 제1 부분은 상기 제2 물질의 상기 제2 층을 형성하기 전에 상기 제1 층의 적어도 일부를 관통하여 형성하는 것을 특징으로 하는 반도체 소자 형성방법.
  27. 제25항에 있어서, 상기 비아홀의 상기 제1 부분은 상기 제2 물질의 상기 제2 층을 형성한 다음에 상기 제1 층의 적어도 일부를 관통하여 형성하는 것을 특징으로 하는 반도체 소자 형성방법.
  28. 제24항에 있어서, 상기 제1 층의 두께는 상기 메사의 두께보다 큰 것을 특징으로 하는 반도체 소자 형성방법.
  29. 제24항에 있어서, 상기 제1 물질은 알루미늄 옥사이드를 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  30. 제24항에 있어서, 상기 제2 물질은 실리콘 나이트라이드를 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  31. 제20항에 있어서, 상기 패시베이션층이 없는 상기 메사 표면의 적어도 일부 상에 콘택층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  32. 제31항에 있어서, 상기 콘택층 상 및 상기 패시베이션층의 적어도 일부 상에 금속층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  33. 제32항에 있어서, 상기 콘택층과 상기 금속층은 서로 다른 물질을 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  34. 제31항에 있어서, 상기 패시베이션층의 일부는 상기 메사 표면 반대편으로 상기 콘택층의 일부 상에서 신장하는 것을 특징으로 하는 반도체 소자 형성방법.
  35. 제31항에 있어서, 상기 콘택층은 상기 기판 반대편으로 상기 패시베이션층의 적어도 일부 상으로 신장하는 것을 특징으로 하는 반도체 소자 형성방법.
  36. 제20항에 있어서, 상기 반도체 구조는 P형 층과 N형 층을 포함하고 상기 P형 층 및/또는 N형 층의 적어도 일부가 상기 메사 안에 포함되는 것을 특징으로 하는 반도체 소자 형성방법.
  37. 기판;
    상기 기판 상에 형성되되, 메사 표면 및 상기 메사 표면과 상기 기판 사이의 메사 측벽을 가지는 메사를 정의하는 반도체 구조;
    상기 메사 측벽의 적어도 일부 상 및 상기 메사 측벽에 인접한 상기 기판 상에 형성된 제1 패시베이션층으로서, 상기 메사 표면의 적어도 일부는 상기 제1 패시베이션층이 없고, 제1 물질을 포함하는 제1 패시베이션층; 및
    상기 제1 패시베이션층 상에 형성된 제2 패시베이션층으로서, 상기 메사 표면의 적어도 일부는 상기 제2 패시베이션층이 없고, 상기 제1 물질과 다른 제2 물질을 포함하는 제2 패시베이션층을 포함하는 반도체 소자.
  38. 제37항에 있어서, 상기 메사 표면에 인접한 상기 제1 패시베이션층의 적어도 일부는 상기 제2 패시베이션층이 없는 것을 특징으로 하는 반도체 소자.
  39. 제37항에 있어서, 상기 제1 및 제2 패시베이션층을 합한 두께는 상기 메사의 두께보다 큰 것을 특징으로 하는 반도체 소자.
  40. 제39항에 있어서, 상기 제1 패시베이션층의 두께는 상기 메사의 두께보다 큰 것을 특징으로 하는 반도체 소자.
  41. 제37항에 있어서, 상기 제1 및 제2 패시베이션층이 없는 상기 메사 표면 부분 상에 콘택층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  42. 제41항에 있어서, 상기 기판 반대편으로 상기 제2 패시베이션층의 적어도 일부 상에서 신장하는 금속층을 상기 콘택층 상에 더 포함하는 것을 특징으로 하는 반도체 소자.
  43. 제42항에 있어서, 상기 금속층과 상기 콘택층은 서로 다른 물질을 포함하는 것을 특징으로 하는 반도체 소자.
  44. 제41항에 있어서, 상기 제1 패시베이션층의 일부는 상기 기판 반대편으로 상기 콘택층 표면 일부 상에서 신장하는 것을 특징으로 하는 반도체 소자.
  45. 제41항에 있어서, 상기 콘택층의 일부는 상기 기판 반대편으로 상기 제1 및/또는 제2 패시베이션층 중 적어도 어느 하나의 일부 상에서 신장하는 것을 특징으로 하는 반도체 소자.
  46. 제37항에 있어서, 상기 제1 물질은 알루미늄 옥사이드를 포함하는 것을 특징으로 하는 반도체 소자.
  47. 제37항에 있어서, 상기 제2 물질은 실리콘 나이트라이드를 포함하는 것을 특징으로 하는 반도체 소자.
  48. 제37항에 있어서, 상기 반도체 구조는 P형 층과 N형 층을 포함하고 상기 P형 층 및/또는 N형 층의 적어도 일부가 상기 메사 안에 포함되는 것을 특징으로 하는 반도체 소자.
  49. 제37항에 있어서, 상기 제1 및 제2 패시베이션층은 상기 제1 및 제2 패시베이션층이 없는 상기 메사 표면의 적어도 일부에 인접한 계단식 프로파일을 정의하는 것을 특징으로 하는 반도체 소자.
  50. 제37항에 있어서, 상기 제2 물질은 소정 식각 화학제를 사용하여 상기 제1 물질에 비해 우선적으로 식각될 수 있는 물질을 포함하는 것을 특징으로 하는 반도체 소자.
  51. 기판;
    상기 기판 상에 형성되되, 메사 표면 및 상기 메사 표면과 상기 기판 사이의 메사 측벽을 가지는 메사를 정의하는 반도체 구조; 및
    상기 메사 측벽 상 및 상기 메사 측벽에 인접한 상기 기판 상에 형성된 패시베이션층으로서, 상기 패시베이션층은 상기 메사 표면의 적어도 일부가 상기 패시베이션층이 없도록 그 안에 비아홀을 가지며, 상기 비아홀은 상기 비아홀의 제1 부분은 제1 너비를 가지고 상기 비아홀의 제2 부분은 상기 제1 너비와 다른 제2 너비를 가져 계단식 프로파일을 정의하는 패시베이션층을 포함하는 반도체 소자.
  52. 제51항에 있어서, 상기 계단식 프로파일은 상기 제1 및 제2 너비를 가지는 상기 비아홀의 상기 제1 및 제2 부분 사이의 평평한 영역을 포함하는 것을 특징으로 하는 반도체 소자.
  53. 제52항에 있어서, 상기 평평한 영역은 상기 기판에 거의 평행한 것을 특징으로 하는 반도체 소자.
  54. 제51항에 있어서, 상기 제1 너비를 가지는 상기 비아홀의 상기 제1 부분은 상기 제2 너비를 가지는 상기 비아홀의 상기 제2 부분과 상기 메사 표면 사이에 있고 상기 제2 너비는 상기 제1 너비보다 큰 것을 특징으로 하는 반도체 소자.
  55. 제51항에 있어서, 상기 패시베이션층은 제1 물질로 된 제1 층과 상기 제1 물질과는 다른 제2 물질로 된 제2 층을 포함하며, 상기 비아홀의 상기 제1 부분은 상기 제1 층의 적어도 일부를 관통하며 상기 비아홀의 상기 제2 부분은 상기 제2 층의 적어도 일부를 관통하는 것을 특징으로 하는 반도체 소자.
  56. 제55항에 있어서, 상기 제1 층의 두께는 상기 메사의 두께보다 큰 것을 특징으로 하는 반도체 소자.
  57. 제55항에 있어서, 상기 제1 물질은 알루미늄 옥사이드를 포함하는 것을 특징으로 하는 반도체 소자.
  58. 제55항에 있어서, 상기 제2 물질은 실리콘 나이트라이드를 포함하는 것을 특징으로 하는 반도체 소자.
  59. 제55항에 있어서, 상기 제2 물질은 소정 식각 화학제를 사용하여 상기 제1 물질에 비해 우선적으로 식각될 수 있는 물질을 포함하는 것을 특징으로 하는 반도체 소자.
  60. 제51항에 있어서, 상기 패시베이션층이 없는 상기 메사 표면의 적어도 일부 상에 콘택층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  61. 제60항에 있어서, 상기 콘택층 상 및 상기 패시베이션층의 적어도 일부 상에 금속층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  62. 제61항에 있어서, 상기 콘택층과 상기 금속층은 서로 다른 물질을 포함하는 것을 특징으로 하는 반도체 소자.
  63. 제60항에 있어서, 상기 패시베이션층의 일부는 상기 메사 표면 반대편으로 상기 콘택층의 일부 상에서 신장하는 것을 특징으로 하는 반도체 소자.
  64. 제60항에 있어서, 상기 콘택층은 상기 기판 반대편으로 상기 패시베이션층의 적어도 일부 상으로 신장하는 것을 특징으로 하는 반도체 소자.
  65. 제51항에 있어서, 상기 반도체 구조는 P형 층과 N형 층을 포함하고 상기 P형 층 및/또는 N형 층의 적어도 일부가 상기 메사 안에 포함되는 것을 특징으로 하는 반도체 소자.
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