KR20050085290A - 자기정렬 콘택트 층을 포함하는 반도체 메사 구조를형성하는 방법과 그 관련된 소자 - Google Patents

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케빈 더블유. 하버런
쉴라 쉐릭
스콧 티. 셰퍼드
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Abstract

반도체 소자를 형성하는 방법은 기판에 반도체층을 형성하는 것과 기판의 반대쪽에 반도체층의 위에 콘택트층을 형성하는 것을 포함한다. 반도체층과 콘택트층을 형성한 후에, 반도체층이 기판 위에 기판의 반대쪽의 메사 표면 및 메사 표면과 기판 사이에 메사 측벽들을 갖는 메사를 갖도록 콘택트층과 반도체층이 패터닝될 수 있다. 관련된 구조와 소자들이 또한 논의된다.

Description

자기정렬 콘택트 층을 포함하는 반도체 메사 구조를 형성하는 방법과 그 관련된 소자{Method of forming semiconductor mesa structures including self-aligned contact layers and related devices}
본 발명은 전자분야에 관련된 것이며, 특히, 전자 반도체 소자를 형성하는 방법과 그 관련 구조에 관한 것이다.
레이저는 광자의 유도방출(stimulated emission)의 결과로써 결맞는(coherent) 단색광을 만드는 장치이다. 또한, 광자의 유도방출은 광학적 이득(optical gain)을 생성할 수 있으며, 이것은 레이저에 의해 만들어진 빛살(light beam)이 높은 빛 에너지를 갖도록 할 수 있다. 몇 가지 물질들이 레이저 효과를 만들어 낼 수 있는데 일정한 고순도 결정(루비가 보통의 예이다), 반도체, 일정한 종류의 유리(glass), 이산화탄소, 헬륨, 아르곤과 네온을 포함하는 일정한 가스, 그리고 일정한 플라즈마를 포함한다.
더욱 최근에 레이저는 반도체 물질에서 개발되고 있으며, 따라서 작은 크기, 낮은 비용과 반도체 소자와 전형적으로 연관된 다른 관련된 장점을 이용하고 있다. 반도체 분야 기술에서 광자가 중요한 역할을 하는 소자를 광자(photonic) 또는 광전자(optoelectronic) 소자라고 한다. 광자 소자는 발광 다이오드(LED), 광감지기(photodetector), 광기전성(photovoltaic) 장치, 반도체 레이저를 포함한다.
반도체 레이저는 방출되는 방사광이 공간적 결맞음(spatial coherence)과 시간적 결맞음(temporal coherence)을 갖는 점에서 다른 레이저와 비슷하다. 위에서 언급한 것처럼, 레이저 방사광은 단색성이 매우 높고(즉, 띠 너비가 매우 좁고), 지향성이 매우 높은 빔을 만들어 낸다. 그러나 반도체 레이저는 몇 가지 측면에서 다른 레이저와 다를 수 있다. 예를 들면, 반도체 레이저에서는 양자 전이(quantum transition)가 물질의 에너지 대역 특성에 연관되어 있다; 반도체 레이저는 크기가 매우 작을 수 있고, 매우 좁은 활성영역(active region)과 레이저 빔의 큰 발산(divergence)을 가질 수 있다; 반도체 레이저의 특성은 접합 매개 물질(junction medium)의 성질에 강하게 영향을 받을 수 있다; P-N 접합 레이저는 다이오드 자체에 정방향 전류를 흘림으로써 레이저 작동이 일어난다. 전체적으로, 반도체 레이저는 소자를 흐르는 전류를 조정하여 조절될 수 있는 매우 효율적인 시스템을 제공할 수 있다. 또한, 반도체 레이저는 매우 짧은 광자 수명을 가질 수 있기 때문에 고주파 변조를 만드는데 사용될 수 있다. 결과적으로, 작은 크기와 고주파 변조를 할 수 있는 능력은 반도체 레이저를 광섬유 통신에서 중요한 광원으로 만들 수 있다.
넓게 이야기하면, 반도체 레이저의 구조는 광증폭이 일어나는 공진 공동(resonant cavity)을 만들 수 있는 빛 가둠(optical confinement)과 유도발광을 일으킬 수 있도록 높은 전류밀도를 만들 수 있는 전기적인 가둠(electrical confinement)을 제공해야 한다. 덧붙여, 레이저 효과(방사광의 유도발광)를 만들기 위하여 반도체는 간접적인 밴드갭(band gap) 물질보다는 직접적인 밴드갭 물질인 것이 좋다. 반도체 특성에 익숙한 이들에게 알려진 바와 같이, 직접적인 밴드갭 물질은 전자가 가전자대(valence band)에서 전도대(conduction band)로 전이할 때 전자의 결정 운동량(crystal momentum)의 변화를 필요로 하지 않는 물질이다. 갈륨 비소(gallium arsenide)와 갈륨 질소(gallium nitride)는 직접적인 밴드갭 물질의 예들이다. 간접적인 밴드갭 물질에서는 다른 상황이 존재한다. 즉, 전자가 가전자대에서 전도대로 전이하기 위하여 결정 운동량의 변화가 필요하다. 실리콘과 실리콘 카바이드는 그러한 간접 반도체의 예들이다.
빛과 전기적인 가둠과 반사를 포함하여 반도체 레이저의 이론과 구조, 작용에 관한 유용한 설명이 Sze, 반도체 소자의 물리, 2판(1981), 704-742쪽에 나와 있으며, 이 부분의 참조에 의해 모두 여기에 포함되어 있다.
LED나 레이저와 같은 광소자에 익숙한 사람들에게 알려진 바와 같이, 특정한 반도체 물질에 의해 생성되는 전자기파(예를 들면, 광자)의 주파수는 물질의 밴드갭의 함수일 수 있다. 작은 밴드갭은 낮은 에너지, 긴 파장의 광자를 생성하지만, 넓은 밴드갭 물질은 높은 에너지와 짧은 파장의 광자를 생성한다. 예를 들면, 레이저에 일반적으로 사용되는 반도체의 하나는 알루미늄인듐갈륨포스파이드(AlInGaP)이다. 이 물질의 밴드갭(실제로는 존재하는 각 요소들의 몰비 또는 원자비에 의존하는 일정 범위의 밴드갭) 때문에, AlInGaP이 만들 수 있는 빛은 가시광선 스펙트럼의 적색 범위, 즉, 약 600nm에서 700nm에 한정될 수 있다. 스펙트럼의 청색 또는 자외선 부분의 파장을 갖는 광자를 생성하기 위하여 비교적 큰 밴드갭을 갖는 반도체 물질이 사용될 수 있다. 비교적 큰 밴드갭(GaN에 대하여 실온에서 3.36eV) 때문에 갈륨나이트라이드(GaN), 3원 합금인 인듐갈륨나이트라이드(InGaN), 알루미늄갈륨나이트라이드(AlGaN)와 알루미늄인듐나이트라이드(AlInN)와 4원 합금인 알루미늄인듐갈륨나이트라이드(AlInGaN)와 같은 Ⅲ족 질화물질들이 청색과 UV 레이저에 대한 후보로 관심을 끌고 있다. 따라서, Ⅲ족 질화물에 근거한 360-460nm 범위의 빛을 방출하는 레이저 다이오드가 실험되어 오고 있다.
몇 가지 공동 양도된 특허와 공동으로 진행중인 특허출원이 광전자 소자의 디자인과 제조에 대해 논의한다. 예를 들면, 미국특허 6,459,100; 6,373,077; 6,201,262; 6,187,606; 5,912,477 그리고 5,416,342는 갈륨나이트라이드에 근거한 광전자 소자에 대하여 여러 가지 방법과 구조를 기술한다. 미국 특허 5,838,706는 피로가 적은 나이트라이드 레이저 다이오드 구조를 기술한다. 발행된 미국 출원 20020093020과 2002002290은 나이트라이드에 근거한 광전자 소자에 대하여 에피택시얼 구조를 기술한다. 여러 가지 메탈 콘택트(contact) 구조와 플립칩(flip-chip) 결합 방법을 포함한 결합 방법이 "발광 소자의 플립칩 결합과 플립칩 결합에 알맞은 발광 소자(Flip Chip Bonding of Light Emitting Devices and Light Emitting Devices Suitable for Flip-Chip Bonding)" 라는 명칭의 발행된 미국 출원 030045015, "모양이 있는 기판을 가지는 발광 다이오드의 결합과 모양이 있는 기판을 가진 발광 다이오드의 결합을 위한 콜릿(Bonding of Light Emitting Diodes Having Shaped Substrates and Collets for Bonding of Light Emitting Diodes Having Shaped Substrates)"이라는 명칭의 발행된 미국 특허 20030042507과 "하부 마운트 결합을 위한 변형을 포함하는 발광 다이오드와 그 제조 방법(Light Emitting Diodes Including Modifications for Submount Bonding and Manufacturing Methods Therefor)"이라는 명칭의 발행된 미국 출원 20030015721뿐만 아니라 발행된 미국 출원 20020123164에 기술돼 있다; 건식각 방법이 미국 특허 6,475,889에 기술되어 있다. 나이트라이드 광전자 소자에 대한 패시베이션 방법이 "표준 패키지 응용에서 높은 신뢰성을 위한 강한 Ⅲ족 발광 다이오드(Robust Group Ⅲ Light Emitting Diode for High Reliability in Standard Packaging Applications)"라는 명칭의 미국 출원 Ser. No. 08/920,409과 "표준 패키지 응용에서 높은 신뢰성을 위한 강한 Ⅲ족 발광 다이오드(Robust Group Ⅲ Light Emitting Diode for High Reliability in Standard Packaging Applications)"라는 명칭의 발행된 미국 출원 20030025121에 기술되어 있다. 나이트라이드 레이저 다이오드에서 사용하는데 적절한 활성층 구조레이저가 "Ⅲ족 나이트라이드에 근거한 양자 우물과 초격자를 갖는 발광 다이오드 구조, Ⅲ족 나이트라이드에 근거한 양자 우물 구조와 Ⅲ족 나이트라이드에 근거한 초격자 구조(Group Ⅲ Nitride Based Light Emitting Diode Structures with a Quantum Well and Superlattice, Group Ⅲ Nitride Based Quantum Well Structures and Group Ⅲ Nitride Based Superlattice Structures)" 라는 명칭의 발행된 미국출원 2003006418과 "자외선 발광 다이오드(Ultraviolet Light Emitting Diode)"라는 명칭의 발행된 미국출원 20030020061에 기술되어 있다. 앞에서 언급한 모든 특허 및 특허 출원과 발행된 특허출원의 내용은 여기에서 완전히 설명된 것처럼 참조에 의해 여기에 전부 포함된다.
또한, 레이저 다이오드는 레이저 작동을 위한 조건을 구비하기 위하여 비교적 높은 전류 레벨을 필요로 할 수 있다. 따라서 레이저 다이오드의 활성영역을 통과하는 전류의 분포가 균일하지 않으면 동작능력이 떨어질 수 있다.
[요약]
본 발명의 실시예에 따르면, 반도체 소자를 형성하는 방법은 기판 위에 반도체층을 형성하고 기판의 건너편에 반도체층 위에 콘택트층을 형성하는 것을 포함할 수 있다. 반도체층과 메탈 콘택트층을 형성한 후에, 상기 반도체층이 상기 기판의 반대쪽에 메사 표면 및 상기 메사 표면과 상기 기판 사이에 메사 측벽들을 갖는 메사를 포함하도록 상기 메탈 콘택트층과 상기 반도체층을 패터닝하여 패터닝된 메탈 콘택트층이 상기 메사 표면 위에 있도록 할 수 있다.
특히, 메사는 발광 소자를 위하여 패터닝된 반도체층에 적어도 하나의 빛가둠(light confinement)이나 전류가둠(current confinement)을 구비하도록 형성될 수 있다. 특히, 메사 측벽에는 콘택트층이 없을 수 있다.
콘택트층과 반도체층을 패터닝하는 것은 반도체층의 반대쪽에 콘택트층 위에 마스크층을 형성하고, 마스크층에 의해 노출된 콘택트층과 반도체층의 일부를 식각하는 것을 포함한다. 콘택트층과 반도체층을 패터닝한 후에, 패시베이션층이 패터닝된 반도체층의 반대쪽에 패터닝된 콘택트층의 적어도 일부 위에 있도록 패시베이션층을 메사 측벽과 메사 표면 위에 형성할 수 있다. 또한, 패시베이션층을 형성하는 것은 기판의 반대쪽에 콘택트층을 가로질러 패시베이션층을 형성하는 것을 포함하고, 비아가 메사 표면의 반대쪽에 패시베이션층 안에 콘택트층의 일부를 노출하도록 형성될 수 있다. 또한, 메탈층이 패시베이션층 위와 메사 표면의 반대쪽에 콘택트층의 노출된 일부 위에 형성될 수 있다.
콘택트층은 실질적으로 메사 표면의 전체를 덮을 수 있고, P-형 층 및/또는 N-형 층 중의 하나의 적어도 일부가 메사에 포함되도록 반도체층이 P-형 층과 N-형 층을 포함할 수 있다. 반도체층은 또한 P-형 층과 N-형 층 사이에 활성층과, 첫 번째와 두 번째 콘택트층이 P-형 층과 N-형 층을 통과하는 전기적 통로를 정의하도록 메사와 전기적으로 연결된 두 번째 콘택트층을 포함할 수 있다. 또한, N-형 층이 P-형 층과 기판 사이에 있고, P-형 층이 N-형 층과 메탈 콘택트층 사이에 있을 수 있다.
콘택트층은 알루미늄, 구리, 금, 니켈, 티타늄, 플래티늄, 및/또는 팔라듐 중에서 선택된 금속층일 수 있고, 반도체층은 에피택시얼 반도체 물질을 포함할 수 있다. 반도체층은 Ⅲ-Ⅴ족 반도체 물질을 포함할 수 있고, Ⅲ-Ⅴ족 반도체 물질은 Ⅲ족 나이트라이드 반도체 물질일 수 있다.
본 발명의 부가적인 실시예에 따르면, 반도체 소자를 형성하는 방법은 기판 위에 상기 기판의 반대쪽의 메사 표면 및 메사 표면과 기판 사이에 메사 측벽을 갖는 메사를 포함하는 반도체 구조를 형성하는 것을 포함한다. 콘택트층이 메사 표면 위에 형성될 수 있고, 패시베이션층이 메사 측벽 위와 메사 표면의 반대쪽에 콘택트층의 일부 위에 형성될 수 있다. 또한, 패시베이션층은 메사 표면의 반대쪽에 콘택트층의 일부를 노출하는 비아를 가질 수 있다.
메사는 발광 소자를 위하여 반도체 구조에서 빛가둠이나 전류가둠 중의 적어도 하나를 제공하도록 형성될 수 있다. 또한, 메사 측벽에는 콘택트층이 없을 수 있다.
콘택트층은 실질적으로 메사 표면의 전체를 덮을 수 있고, P-형 층 및/또는 N-형 층 중의 하나의 적어도 일부가 메사에 포함되도록 반도체 구조가 P-형 층과 N-형 층을 포함할 수 있다. 반도체 구조는 또한 P-형 층과 N-형 층 사이에 활성층을 포함할 수 있다. 반도체 구조와 전기적으로 연결된 두 번째 콘택트층을 형성하여 첫 번째와 두 번째 콘택트층이 P-형 층과 N-형 층을 통과하는 전기적 통로를 정의하도록 할 수 있다. 또한, N-형 층은 P-형 층과 기판 사이에 있을 수 있고, P-형 층은 N-형 층과 콘택트층 사이에 있을 수 있다.
또한, 메탈층이 패시베이션층 위와 반도체층의 반대쪽에 콘택트층의 노출된 일부 위에 형성될 수 있고, 콘택트층은 알루미늄, 구리, 금, 니켈, 티타늄, 플래티늄, 및/또는 팔라듐 중에서 선택된 금속층으로 구성될 수 있다. 또한, 반도체층은 Ⅲ-Ⅴ족 반도체 물질, 더욱 특정하게는 Ⅲ족 나이트라이드 반도체 물질과 같은 에피택시얼 반도체 물질을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 반도체 소자를 형성하는 방법은 기판 위에 상기 기판의 반대쪽의 메사 표면 및 메사 표면과 기판 사이에 메사 측벽을 갖는 메사를 포함하는 반도체 구조를 형성하는 것을 포함한다. 또한, 콘택트층이 기판의 반대쪽에 메사 표면의 전부를 실질적으로 덮도록 형성될 수 있다. 패시베이션층이 메사 측벽 위와 메사 표면의 반대쪽에 콘택트층의 일부 위에 형성될 수 있고, 패시베이션층은 메사 표면의 반대쪽에 콘택트층의 일부를 노출하는 비아를 가질 수 있다. 또한, 메탈층이 패시베이션층 위와 패시베이션층이 없는 콘택트층의 일부 위에 형성될 수 있다.
더욱 특정하게는, 메사는 발광 소자를 위하여 패터닝된 반도체층에서 빛가둠이나 전류가둠 중의 적어도 하나를 제공하도록 형성될 수 있다. 또한, 메사 측벽에는 콘택트층이 없을 수 있다.
또한, 반도체 구조는 P-형 층과 N-형 층 중의 하나의 적어도 일부가 메사에 포함되도록 P-형 층과 N-형 층을 포함할 수 있다. 반도체층은 또한 P-형 층과 N-형 층 사이에 활성층과, 첫 번째와 두 번째 콘택트층이 P-형 층과 N-형 층을 통과하는 전기적 통로를 정의하도록 반도체 구조와 전기적으로 연결된 두 번째 콘택트층을 포함할 수 있다. 또한, N-형 층은 P-형 층과 기판 사이에 있을 수 있고, P-형 층이 N-형 층과 콘택트층 사이에 있을 수 있다.
콘택트층은 알루미늄, 구리, 금, 니켈, 티타늄, 플래티늄, 및/또는 팔라듐 중에서 선택된 금속층을 포함할 수 있고, 반도체층은 Ⅲ-Ⅴ족 반도체 물질, 더욱 특정하게는 Ⅲ족 나이트라이드 반도체 물질과 같은 에피택시얼 반도체 물질을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 반도체 소자를 형성하는 방법은 기판의 반대쪽의 메사 표면 및 메사 표면과 기판 사이에 메사 측벽을 갖는 메사를 포함하는 반도체 구조를 기판 위에 형성하는 것을 포함할 수 있다. 콘택트층이 메사 표면 위에 형성될 수 있고, 패시베이션층이 메사 측벽 위와 메사 표면의 반대쪽에 콘택트층의 일부 위에 형성될 수 있다. 또한, 패시베이션층은 메사 표면의 반대쪽에 콘택트층의 일부를 노출하는 비아를 가질 수 있다.
또한, 메사는 발광 소자를 위하여 패터닝된 반도체층에서 빛가둠이나 전류가둠 중의 적어도 하나를 제공하도록 형성될 수 있다. 덧붙여, 메사 측벽에는 콘택트층이 없을 수 있다.
콘택트층은 실질적으로 메사 표면의 전체를 덮을 수 있고, P-형 층 및/또는 N-형 층 중의 하나의 적어도 일부가 메사에 포함되도록 반도체 구조가 P-형 층과 N-형 층을 포함할 수 있다. 반도체 구조는 또한 P-형 층과 N-형 층 사이에 활성층을 포함할 수 있다. 덧붙여, 첫 번째와 두 번째 콘택트층이 P-형 층과 N-형 층을 통과하는 전기적 통로를 정의하도록 두 번째 콘택트층이 반도체 구조와 전기적으로 연결될 수 있다. 또한, N-형 층은 P-형 층과 기판 사이에 있을 수 있고, P-형 층은 N-형 층과 콘택트층 사이에 있을 수 있다.
또한, 메탈층이 패시베이션층 위와 반도체층의 반대쪽에 콘택트층의 노출된 일부 위에 형성될 수 있고, 콘택트층은 알루미늄, 구리, 금, 니켈, 티타늄, 플래티늄, 및/또는 팔라듐 중에서 선택된 금속층을 포함하여 구성될 수 있다. 또한, 반도체층은 Ⅲ-Ⅴ족 반도체 물질, 더욱 특정하게는 Ⅲ족 나이트라이드 반도체 물질과 같은 에피택시얼 반도체 물질을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 반도체 소자는 기판 위에 기판의 반대쪽의 메사 표면 및 메사 표면과 기판 사이에 메사 측벽을 갖는 메사를 포함하는 반도체 구조를 포함할 수 있다. 콘택트층이 기판의 반대쪽에 메사 표면의 전부를 실질적으로 덮을 수 있다.
또한, 메사는 발광 소자를 위하여 반도체 구조에서 빛가둠이나 전류가둠 중의 적어도 하나를 제공하도록 형성될 수 있다. 또한, 메사 측벽에는 콘택트층이 없을 수 있다.
덧붙여, 패시베이션층이 메사 측벽 위와 메사 표면의 반대쪽에 콘택트층의 일부 위에 형성될 수 있고, 패시베이션층은 메사 표면의 반대쪽에 콘택트층의 일부를 노출하는 비아를 가질 수 있다. 메탈층이 또한 패시베이션층 위와 반도체층의 반대쪽에 패시베이션층이 없는 콘택트층의 일부 위에 형성될 수 있다.
반도체 구조는 P-형 층과 N-형 층 중의 하나의 적어도 일부가 메사에 포함되도록 P-형 층과 N-형 층을 포함할 수 있다. 반도체층은 또한 P-형 층과 N-형 층 사이에 활성층을 포함할 수 있다. 덧붙여, 첫 번째와 두 번째 콘택트층이 P-형 층과 N-형 층을 통과하는 전기적 통로를 정의하도록 두 번째 콘택트층이 반도체 구조와 전기적으로 연결될 수 있다. 더욱 특정하게는, N-형 층은 P-형 층과 기판 사이에 있을 수 있고, P-형 층이 N-형 층과 콘택트층 사이에 있을 수 있다.
콘택트층은 알루미늄, 구리, 금, 니켈, 티타늄, 플래티늄, 및/또는 팔라듐 중에서 선택된 금속층을 포함하여 구성될 수 있고, 반도체층은 Ⅲ-Ⅴ족 반도체 물질, 더욱 특정하게는 Ⅲ족 나이트라이드 반도체 물질과 같은 에피택시얼 반도체 물질을 포함할 수 있다.
도 1은 반도체 레이저에 대한 메사구조를 보여주는 단면도이다.
도 2는 본 발명의 실시예에 따른 반도체 구조를 보여주는 단면도이다.
도 3은 본 발명의 실시예에 따른 반도체 구조의 단면의 주사 전자 현미경(SEM) 사진이다.
도 4a-e는 본 발명의 실시예에 따른 반도체 구조를 형성하는 단계를 보여주는 단면도이다.
본 발명은 첨부된 도면과 관련하여 여기에서 더욱 자세하게 기술될 것이며, 본 발명의 바람직한 실시예들이 보여질 것이다. 그러나 본 발명은 다른 형태로 구체화될 수 있으며 여기에 설명된 실시예에 제한되도록 해석되어서는 안 된다. 오히려, 실시예들은 개시가 철저하고 완벽하고 이 분야에서 숙련된 이들에게 발명의 범위를 충분히 전달하기 위하여 제공되는 것이다. 도면에서 층들의 두께와 영역은 명확성을 위해 과장된 것이다. 어떤 층이 다른 층이나 기판 "위"에 있다고 언급된 경우, 그것은 그 다른 층이나 기판의 바로 위에 있을 수 있고 또한 사이에 끼는 층이 있을 수도 있음을 이해해야 한다. 어떤 요소가 다른 요소에 "연결"되거나 "결합" 되었다고 언급된 경우, 그것은 그 다른 요소에 직접 연결되거나 결합할 수 있고 또한 사이에 끼는 요소가 존재할 수도 있음을 이해해야 한다. 같은 숫자는 처음부터 끝까지 같은 요소를 참조한다. 더욱, "수직의"와 "수평의"와 같은 관련 용어는 도면에 나타난 것처럼 기판이나 베이스층에 관한 관계를 기술하기 위하여 여기에서 사용될 수 있다. 이러한 용어들은 도면에 묘사된 방향뿐 아니라 소자의 다른 방향을 포함하도록 의도된 것임을 이해해야 한다.
Ⅲ족 나이트라이드 물질은 마그네슘과 같은 P-형 불순물(도펀트)로 도핑하여 P-형으로 만들어질 수 있다. 그러나 P-형 나이트라이드 반도체 물질은 비교적 낮은 운반자 활성도(carrier activity rate)와 비교적 낮은 운반자 운동도(carrier mobility)를 제공한다. 따라서, P-형 나이트라이드 반도체 물질은 비교적 높은 저항을 갖는 것으로 특징지을 수 있다. 레이저 다이오드는 레이저 작동을 위한 조건을 구비하기 위하여 비교적 높은 전류 레벨을 필요로 하므로, P-형 나이트라이드 물질에 대한 오믹 콘택트(ohmic contact)가 가능한 많은 표면적을 덮는 것이 유리하다.
도 1은 P-형 Ⅲ족 나이트라이드에 근거한 레이저 다이오드에 오믹 콘택트를 구비하는 구조를 보여주는 단면도이다. 도 1에 나타낸 바와 같이 레이저 구조(210)는 하나 이상의 Ⅲ족 나이트라이드 물질을 포함하는 에피택시얼 반도체 구조(214)가 그 위에 형성된 기판(212)을 포함한다. 에피텍시얼 반도체 구조(214)는 N-형 층(215), P-형 층(217)과 N-형과 P-형 층 사이의 활성층(216)을 포함할 수 있다. 활성층(216)은 단일 또는 다중 양자 우물, 이중 헤테로구조 및/또는 초격자와 같은 여러 가지 다른 구조 및/또는 층 및/또는 이들의 조합을 포함할 수 있다. 활성층(216)은 또한 소자에서 레이저 작동을 촉진할 수 있는 빛과 전류의 가둠층을 포함할 수 있다.
에피텍시얼 구조(214)의 일부는 빛과 전류의 가둠을 목적으로 메사 구조 (220)로 패터닝될 수 있다. 패시베이션층(218)은 P-형 층(217)의 노출된 표면을 보호하고 절연시킬 수 있다. 패시베이션층(218)은 실리콘 옥사이드, 실리콘 나이트라이드, 알루미늄 옥사이드 및/또는 이들의 조합과 같은 절연 물질의 층일 수 있다.
레이저 구조(210)는 P-형 층(217) 위에 있는 첫 번째 오믹 콘택트층(226)과 에피텍시얼 반도체 구조(214)의 반대쪽에 기판(212) 밑에 있는 두 번째 오믹 콘택트층(227)을 포함할 수 있다. 메탈 덮개층(224)이 소자(210)를 외부 회로에 연결하는 도전 통로를 제공하기 위하여 패시베이션층(218)과 첫 번째 콘택트층(226) 위에 구비될 수 있다.
두 번째 오믹 콘택트(227)가 기판(212) 밑에 보이고 있지만, 오믹 콘택트(227)는 N-형 층(215) 위에 구비될 수 있다. 도 1에 나타낸 소자에서, 기판(212)은 에피텍시얼 반도체 구조(214)와 기판(212)을 관통하여 첫 번째와 두 번째 오믹 콘택트 (226)과 (227) 사이에 "수직" 전류 통로를 갖는 "수직" 소자를 제공하도록 N-형 실리콘 카바이드와 같은 도전성 물질을 포함하여 구성될 수 있다. 다르게 표현하면, 소자의 양극과 음극은 기판(212)의 서로 반대쪽에 있다. "수평" 소자에서는, 예를 들면, 두 번째 오믹 콘택트는 두 개의 오믹 콘택트가 기판의 같은 쪽에 있도록 N-형 층(215)의 노출된 부분에 놓일 수 있다.
도 1에 보인 바와 같이, P-형 층(217) 위에 있는 오믹 콘택트(226)는 메사 (220)의 표면(220A)의 일부를 노출하기 위하여 패시베이션층(218)을 통과하여 열린 비아(via)(222) 안에 형성될 수 있다. 특히, 메사(220)는 에피텍시얼 반도체층을 형성하고, 그 에피텍시얼 반도체층 위에 포토레지스트 층을 형성하고, 반도체층의 일부를 노출하기 위하여 (포토리소그래피라고 알려진 기술을 사용하여) 포토레지스트층을 패터닝하고, 메사(220)를 형성하기 위하여 에피텍시얼 반도체층의 노출된 부분을 식각함으로써 만들어질 수 있다. 에피텍시얼 반도체층은 클로린(Cl2)을 포함하는 식각제를 사용하여 아르곤(Ar) 분위기에서 건식각하여 식각할 수 있다. 특히, 에피텍시얼 반도체층의 건식각은 반응성 이온 식각 장치(RIE reactor)를 사용하여 약 5-50mT 범위의 압력과 약 25-1000W 범위의 라디오 주파수(RF) 파워에서 아르곤(Ar)을 약 2-40 sccm의 범위의 속도로, 클로린(Cl2)을 약 5-50 sccm 범위의 속도로 흘려주는 것을 포함할 수 있다.
그 후 메사(220)를 포함하여 에피텍시얼 반도체 구조(214)는 패시베이션층(218)으로 덮여지고, 비아가 형성될 패시베이션층의 일부를 노출하기 위하여 패시베이션층 위에 (포토리소그래피를 사용하여) 다른 포토레지스트 패턴이 형성될 수 있다. 그 후 노출된 패시베이션층의 일부는 메사 표면(220A)의 일부를 노출하는 비아(222)를 형성하기 위하여 식각될 수 있다.
그 후 비아(222)에 의해 노출된 메사 표면(220A)의 일부 위에 니켈, 티타늄, 플래티늄, 팔라듐, 및/또는 이들의 조합과 같은 메탈층이 증착될 수 있다. 그러나 앞에서 논의된 두 포토리소그래피 단계의 허용 한계 때문에 비아(222)를 메사 표면 (220A)과 정렬하는 것은 어려울 수 있다. 따라서, 비아(222)는 메사 표면(220A)보다 상당히 좁게 패터닝될 필요가 있고, 그러면 패시베이션층(218)이 메사 표면(220A)의 상당한 부분 위에 미치게 되어 오믹 콘택트(226)는 메사 표면 (220A)의 상당한 부분에 접촉하지 않을 수 있다. 따라서, 오믹 콘택트(226)에서 메사 표면(220A)을 지나가는 전류는 메사를 가로질러 불균일하게 분배되어 소자의 동작이 저하될 수 있다.
도 1에 보인 바와 같이, 패시베이션층(218)은 메사(220)의 모퉁이(211)를 감쌀 수 있다. 모퉁이(211)는 구조에서 전기적으로 취약한 부분일 수 있으며 패시베이션층은 그를 위한 보호막이 될 수 있다. 특히, 메탈 덮개층(224)이 증착되었을 때, 메사 모퉁이(211)를 보호하는 것이 바람직하다. 만일 메탈 덮개층(224)이 증착되었을 때 모퉁이가 보호되지 않으면, 덮개층으로부터 메탈이 메사(220) 측벽으로 이동해 내려와서 전류 누설, 전기적 단락 회로 및/또는 레이저 작동의 문턱전압 및/또는 전류의 증가를 야기할 수 있다. 메사(220A)의 모퉁이(211) 위에 패시베이션층(218)의 일부(228)를 구비하는 것은 또한 높은 습도와 같은 환경 조건으로부터 메사 측벽을 보호하는 것이 될 수 있다.
본 발명의 실시예에 의한 레이저 다이오드 구조는 도 2의 단면도에 나타나 있다. 레이저 다이오드의 구조는 기판(12), 에피텍시얼 반도체구조(14), 오믹 콘택트 (36)과 (27), 패시베이션층(34), 메탈 덮개층(24)을 포함할 수 있다. 특히, 에피텍시얼 반도체구조(14)는 Ⅲ족 나이트라이드 화합물 반도체 물질과 같이 Ⅲ-Ⅴ족 화합물 반도체 물질을 포함할 수 있다. 오믹 콘택트 (36)과 (27)은 각각 알루미늄, 구리, 금, 니켈(Ni), 티타늄(Ti), 플래티늄(Pt) 및/또는 팔라듐(Pd)과 같은 금속층을 포함할 수 있다. 메탈 덮개층(24)은 니켈(Ni), 금(Au), 플래티늄(Pt), 티타늄(Ti), 텅스텐(W), 몰리브데늄(Mo), 탄탈륨(Ta) 및/또는 팔라듐(Pd)을 포함할 수 있다.
몇 실시예에서, 기판(12)은 2H, 4H, 6H, 8H, 15R 및/또는 3C와 같은 폴리 타입을 갖는 N-형 실리콘 카바이드; 사파이어; 갈륨나이트라이드; 및/또는 알루미늄 나이트라이드와 같은 기판 물질을 포함할 수 있다. 또한, 기판(12)은 에피텍시얼 반도체구조(14)와 기판(12)을 통과하는 "수직" 전류를 갖는 "수직" 소자를 구비하기 위하여 도전성일 수 있다. 다른 한편으로는 기판(12)이 절연성이거나 반(semi)-절연성이고 "수평" 소자를 제공하기 위하여 두 오믹 콘택트가 기판의 같은 쪽에 구비될 수 있다. 또한, 도전성 기판이 "수평" 소자에 사용될 수도 있다. 또한, 기판이라는 용어는 반도체 구조(14)를 구성하는 반도체 물질의 패터닝되지 않은 부분을 포함하는 것으로 정의될 수 있으며 기판(12)과 반도체 구조(14) 사이에 물질의 전이가 없을 수 있다.
에피텍시얼 반도체 구조(14)의 일부는 빛 및/또는 전류가둠을 제공하기 위하여, 예를 들면, 메사 스트라이프로 패터닝될 수 있다. 보이는 바와 같이, 에피텍시얼 반도체 구조(14)의 일부만이 메사(20)에 포함되어 있다. 예를 들면, 에피텍시얼 반도체 구조(14)는 N-형과 P-형 층을 포함할 수 있고 N-형과 P-형 층의 하나 또는 모두가 메사(20)에 포함될 수 있다. 구체적인 실시예에 따르면, 에피텍시얼 반도체 구조(14)는 기판(12)에 인접한 N-형 층(15)과 기판(12)의 반대쪽에 N-형 층 위에 P-형 층(17)을 포함할 수 있다. 도 2에 나타낸 바와 같이 메사는 P-형 층(17)의 일부를 포함하나 N-형 층(15)은 전혀 포함하지 않을 수 있다. 다른 한편으로는, 메사는 P-형 층(17) 전부와 N-형 층 일부(전부가 아닌); 또는 P-형 층(17)과 N-형 층(15)의 전부(메사(20)의 측벽이 기판(12)까지 확장되도록)를 포함할 수 있다.
또한, 에피텍시얼 반도체 구조(14)는 N-형 층(15)과 P-형 층(17) 사이에 활성층(16)을 포함할 수 있다. 활성층(16)은 몇 가지 다른 구조 및/또는 층 및/또는 이들의 조합을 포함할 수 있다. 예를 들면, 활성층(16)은 단일 또는 다중 양자 우물, 이중 헤테로구조 및/또는 초격자를 포함할 수 있다. 또한, 활성층(16)은 소자에서 레이저 작동을 촉진할 수 있는 빛 및/또는 전류 가둠층을 포함할 수 있다.
예로써, 균일한 두께의 에피텍시얼 반도체 물질의 층이 기판(12) 위에 형성될 수 있고, 오믹 콘택트 물질의 층이 에피텍시얼 반도체 물질의 층 위에 형성될 수 있다. 메사(20)와 오믹 콘택트(36)는 콘택트 물질의 층과 에피텍시얼 반도체 물질의 층을 같은 식각 마스크를 사용하여 선택적으로 식각함으로써 형성될 수 있다. 또한, 메사(20)의 높이는 메사(20)를 형성하는데 사용된 식각의 깊이에 의해 정해질 수 있다. 본 발명의 실시예에 따르면, 메사의 식각 깊이(결과적으로 메사 두께)는 약 0.1에서 5 마이크론, 그리고 부가적인 실시예에 따르면, 약 2.5 마이크론보다 크지 않을 수 있다. 그리고 메사 측벽들(20B) 사이의 메사 표면(20A)의 너비는 약 1에서 10 마이크론 정도이거나 그 이상의 범위일 수 있다. 같은 식각 마스크를 사용하여 오믹 콘택트층(36)과 메사(20)를 패터닝하여, 오믹 콘택트층(36)이 메사 측벽들(20B) 사이의 메사 표면(20A)의 전부를 덮을 수 있다. 또한, 메사 표면(20A)은 P-형 반도체 물질일 수 있다.
패시베이션층(34)은 메사(20)를 포함하여 에피텍시얼 반도체 구조(14)를 보호하고 절연시킬 수 있다. 패시베이션층(34)은, 예를 들면, 실리콘 옥사이드, 실리콘 나이트라이드, 알루미늄 옥사이드 및/또는 이들의 조합을 포함할 수 있고, 패시베이션층(34)은 플라즈마 증진 화학 증기 증착(PECVD), 저압 화학 증기 증착(LPCVD), 화학 증기 증착(CVD), 스퍼터링 및/또는 전자빔 증기법과 같은 증착 기술을 사용하여 형성될 수 있다. 패시베이션층(34)을 통과하는 비아(32)는 오믹 콘택트층(36)의 일부를 노출할 수 있고, 메탈 덮개층(24)이 비아(24)를 통하여 오믹 콘택트층 (36)과 접촉할 수 있다. 보이는 바와 같이, 패시베이션층(34)의 일부(38)가 메사 표면(20A)의 반대쪽에서 오믹 콘택트층(36)의 주변부와 겹칠 수 있고, 비아(32)에 의하여 노출된 오믹 콘택트층(36)의 일부에는 패시베이션층(34)이 없을 수 있다.
도 3은 본 발명의 실시예에 따른 반도체 구조의 주사 전자 현미경(SEM)의 전자현미경 사진이다. 보이는 바와 같이, 반도체 구조는 기판(12'), 메사 표면(20A')을 갖는 메사(20')를 포함하는 에피텍시얼 반도체 구조(14'), 오믹 콘택트층(36'), 패시베이션층(34') 그리고 메탈 덮개층(24')을 포함한다. 도 3에 보이는 바와 같이, 에피텍시얼 반도체 구조(14')는 N-형 층(15')과 P-형 층(17')을 포함할 수 있고, 메사(20')의 측벽(20B')은 모든 에피텍시얼 반도체 구조(14')가 메사(20')에 포함되도록 기판(12')까지 확장될 수 있다.
패시베이션층(34')은 메사(20')를 포함하는 에피텍시얼 반도체 구조(14')의 노출된 표면을 보호하고 절연시킬 수 있는 실리콘 나이트라이드 층일 수 있다. 패시베이션층(34')을 통과하는 비아(32')는 오믹 콘택트층(36')의 일부에 패시베이션층(34')이 없도록 오믹 콘택트층(36')의 일부를 노출할 수 있다. 메탈 덮개층(24')은 비아(32')를 통하여 오믹 콘택트층(36')에 접촉할 수 있다. 오믹 콘택트층(36')의 주변 부분과 겹치는 패시베이션층(34')의 일부(38')는 오믹 콘택트층 (36')의 주변 부분과 메사 표면(20A')과 메사 측벽(20B')이 만나는 메사(20')의 모퉁이 부분을 보호할 수 있다.
오믹 콘택트층(36')은 실질적으로 메사 측벽들(20B') 사이의 메사 표면(20A')의 전체를 덮을 수 있기 때문에, 메탈 덮개층(24')과 메사(20') 사이를 흐르는 전류는 P-형 층(17')에 전류 전개층을 사용하지 않고 오믹 콘택트층(36')을 사용하여 메사 측벽들(20B') 사이의 메사 표면(20A')의 너비의 실질적인 전체에 걸쳐 분배될 수 있다. 다르게 표현하면, 오믹 콘택트층(36')은 전류 분배층으로 작용함으로써 메사(20')의 P-형 층(17') 밖으로 전류를 분배하여 도 3의 반도체 소자의 전류 운반 특성을 향상시킬 수 있다. 오믹 콘택트층(36')을 전류 분배층으로 제공함으로써, 에피텍시얼 영역을 통과하는 전류는 개선되고 그에 의하여 레이저 다이오드로부터 발광을 향상시킬 수 있다.
본 발명의 실시예에 의하여 반도체 소자를 형성하는 단계가 그림 4a-e에 나타나 있다. 그림 4a에 나타난 바와 같이, 레이저 다이오드와 같은 반도체 소자의 예비 구조는 기판(112) 위의 예비 에피택시얼 반도체층(114')과 예비 에피택시얼 반도체층(114') 위의 예비 오믹 콘택트층(142')을 포함할 수 있다. 예비 오믹 콘택트층(142')은 에피택시얼 반도체층과의 오믹 콘택트를 구비하는 적층 메탈을 포함할 수 있다. 에피택시얼 반도체층에 오믹 콘택트를 제공하는 것에 더하거나 선택적으로, 예비 오믹 콘택트층(142')의 적층 메탈은, 예를 들면, 발행된 미국 특허 출원 No. 20030045015(Ser.No.10/185,252)과 발행된 미국 특허 출원 No. 20030042507(Ser.No.10/185,350)에 기술된 것처럼 베리어층 및/또는 결합층과 같은 다른 층을 포함할 수 있는데, 그 내용은 이 문서에서의 참조에 의하여 그 전부가 여기에 포함되어 있다.
마스크(144)는 예비 오믹 콘택트층(142')과 예비 에피택시얼 반도체층(114')의 일부에 마스크층이 없도록 예비 오믹 콘택트층(142') 위에 구비될 수 있다. 예를 들면, 마스크(144)는 포토리소그래피 기술을 사용하여 패터닝된 포토레지스트 마스크일 수 있다. 다르게는, 마스크(144)는 예비 오믹 콘택트층(142')과 예비 에피택시얼 반도체층(114')을 식각하는데 사용되는 식각 화학작용에 견딜 수 있는 다른 물질층일 수 있다.
또한, 예비 에피택시얼 반도체층(114')은 기판(112)에 인접한 N-형 층과 기판(112)의 반대쪽에 N-형 층 위에 있는 P-형 층을 포함할 수 있다. 예비 에피택시얼 반도체층(114')은 N-형 층과 P-형 층 사이에 활성층을 포함할 수 있다. 활성층은, 예를 들면, 몇 가지 다른 구조 및/또는 층 및/또는 이들의 조합을 포함할 수 있다. 활성층은, 예를 들면, 단일 또는 다중 양자 우물, 이중 헤테로구조 및/또는 초격자를 포함할 수 있다. 활성층은 또한 완성된 장치에서 레이저 작동을 촉진할 수 있는 빛 및/또는 전류의 가둠층을 포함할 수 있다.
마스크(144)에 의해 덮이지 않는 예비 오믹 콘택트층(142')과 예비 에피택시얼 반도체층(114')의 일부는 오믹 콘택트층(142)과 에피택시얼 반도체층(114)을 구비하기 위하여 선택적으로 제거될 수 있다. 특히, 에피택시얼 반도체층(114)은 기판의 반대쪽에 메사 표면(146A) 및 메사 표면(146A)과 기판(112) 사이의 메사 측벽(146B)들을 갖는 메사(146)를 정의할 수 있고, 오믹 콘택트층(142)은 메사 측벽들(146B) 사이의 메사 표면(146A)의 실질적인 너비 전체에 걸치도록 확장될 수 있다.
오믹 콘택트층(142)과 에피택시얼 반도체층(114)은 같은 마스크(144)를 사용하여 패터닝되기 때문에, 오믹 콘택트층(142)은 메사(146)의 메사 표면(146A)에 대하여 "자동 정렬"될 수 있다. 따라서, 오믹 콘택트층(142)은 메사 측벽(146B)으로 확장되지 않고 메사 측벽들(146B) 사이의 메사 표면(146A)의 실질적인 전체 너비에 걸쳐 있을 수 있다. 따라서, 오믹 콘택트층(142)은 메사 측벽(146B)에 단락되지 않고 메사 측벽들(146B) 사이의 메사 표면(146A)의 실질적인 전체 너비에 전류를 분배할 수 있다.
도 4b에 나타낸 바와 같이, 식각 깊이는 메사 측벽(146B)이 기판(112)까지 확장되도록 에피택시얼 반도체층(114)이 기판(112)까지 식각되는 정도가 될 수 있다. 만일 에피택시얼 반도체층(114)이 N-형 층과 P-형 층을 포함한다면, 메사 측벽이 기판까지 확장될 때 N-형 층과 P-형 층의 모두가 메사에 포함될 수 있다. 다르게는, 반도체층(114)은 메사가 모든 반도체층을 포함하지는 않도록 기판까지 완전히 식각되지 않을 수 있다. 반도체층이 N-형 층과 P-형 층을 포함하면, 하나 또는 두 층의 일부가 메사에 포함될 수 있고, 하나 또는 두 층의 일부는 기판에 접하는 반도체층의 패터닝되지 않은 부분에 포함될 수 있다.
도 4c에 나타낸 바와 같이, 마스크(144)는 제거되고, 패시베이션층(148)이 오믹 콘택트층(142) 및 메사 측벽(146B)과 기판(112) 위에 형성될 수 있다. 패시베이션층(148)이 기판(112)의 일부 위에 바로 보이지만, 메사(146)의 측벽이 기판 표면까지 확장되지 않으면 에피택시얼 반도체층(114)의 일부가 패시베이션층(148)과 기판(112) 사이에 있을 수 있다. 패시베이션층(148)은 실리콘 나이트라이드, 실리콘 옥사이드, 알루미늄 옥사이드 및/또는 이들의 조합과 같은 절연물질의 층일 수 있고, 패시베이션층(148)은 플라즈마 증진 화학 증기 증착(PECVD), 저압 화학 증기 증착(LPCVD), 화학 증기 증착(CVD), 스퍼터링 및/또는 전자빔 증기법과 같은 증착기술을 사용하여 형성될 수 있다. 특히, 패시베이션층(148)은 두께가 약 1.2에서 2 마이크론의 범위를 갖도록 형성될 수 있다.
그 후, 비아(150)가 오믹 콘택트층(142)의 일부(142A)를 노출하도록 포토리소그래피 패터닝 기술을 사용하여 패시베이션층(148)에 형성될 수 있다. 다르게 말하면, 비아(150)를 형성한 후에 오믹 콘택트층(142)의 노출된 일부(142A)에는 패시베이션층(148)이 없는 것이다. 오믹 콘택트층(142)은 패시베이션층(148)을 형성하기 전에 패터닝되므로, 비아(150)의 위치에 대한 오차 허용도는 오믹 콘택트층(142)의 메사 표면(120A)에 대한 정렬의 오차 허용도에 영향을 미치지 않는다. 또한, 비아(150)에 인접한 오믹 콘택트층(142)에 확장된 패시베이션층(148)의 일부는 메사(146)의 모퉁이 부분을 보호한다.
그림 4e에 나타낸 바와 같이, 메탈 덮개층(152)은 패시베이션층(148)과 패시베이션층(148)이 없는 오믹 콘택트층(142) 위에 증착될 수 있다. 메탈 덮개층(150)은 니켈, 골드, 플래티늄, 티타늄, 몰리브데늄, 탄탈륨, 팔라듐, 및/또는 이들의 조합과 같은 금속층일 수 있다. 따라서, 다른 장치로의 전기적인 연결이 메사(146)로부터 상대적으로 먼 지점인 메탈 덮개층(152) 위에 구비될 수 있다.
결과물인 반도체 소자는 반도체 메사 스트립의 세로 방향을 따라 기판에 평행하게 방출되는 빛을 가지는 에지 방출 반도체 레이저를 제공할 수 있다. 다르게 말하면, 빛은 도 4e의 단면에 수직인 방향을 따라 방출될 수 있다. 레이저 다이오드와 같은 발광소자를 형성하는 방법에 관련하여 방법과 소자들이 논의되었지만, 본 발명의 구체적인 실시예에 따른 방법은 메사를 포함하는 보통의 다이오드, 보통의 발광 다이오드 또는 다른 반도체 소자를 형성하는데 사용될 수 있다.
이 발명에서 특정된 구체적인 실시예에 대하여 발명이 보여지고 기술되었지만, 첨부된 청구항과 그 동등한 것에 의해 정의되는 발명의 정신과 범위로부터 벗어남 없이 형태와 상세한 내용에 있어 여러 가지 변화가 만들어질 수 있는 것이 기술분야에서 숙련된 이들에 의해 이해될 것이다.
[관련 출원]
본 출원은 "자기 정렬 인덱스 가이드와 비아를 갖는 레이저 다이오드(Laser Diode With Self-Aligned Index Guide And Via)"라는 명칭의 2002년 12월 20일에 제출된 미국 임시 출원 No. 60/435,213; "표면이 낮은 마루 도파 부분을 갖는 레이저 다이오드(Laser Diode With Surface Depressed Ridge Waveguide)"라는 명칭의 2002년 12월 20일 제출된 미국 임시 출원 No. 60/434,914; "식각된 메사 구조를 갖는 레이저 다이오드(Laser Diode with Etched Mesa Structure)"라는 명칭의 2002년 12월 20일에 제출된 미국 임시 출원 No.60/434,999; "금속 전류 분배층을 갖는 레이저 다이오드(Laser Diode with Metal Current Spreading Layer)"라는 명칭의 2002년 12월 20일에 제출된 미국 임시 출원 No. 60/435,211의 이익을 주장한다. 이 임시 출원들의 각각의 개시 내용은 이 문서에서의 참조에 의하여 그 전부가 여기에 포함되어 있다.
본 출원은 또한 본 출원과 동시에 제출된 "자기 정렬 반도체 메사와 콘택트층을 갖는 반도체 소자와 관련된 소자를 형성하는 방법(Methods Of Forming Semiconductor Devices Having Self Aligned Semiconductor Mesas and Contact Layers And Related Devices)"이라는 명칭의 미국 출원 No.________(대리인 명부 NO.5308-281); 본 출원과 동시에 제출된 "메사 구조와 다중 패시베이션층을 갖는 반도체 소자와 관련 소자를 형성하는 방법(Methods Of Forming Semiconductor Devices Including Mesa Structures And Multiple Passivation Layers And Related Devices)"이라는 명칭의 본 미국 출원 No.________(대리인 명부 No.5308-282); 본 출원과 동시에 제출된 "반도체 메사 구조와 도전성 접합을 갖는 전자 소자와 관련 소자를 형성하는 방법(Methods of Forming Electronic Devices Including Semiconductor Mesa Structures And Conductivity Junctions And Related Devices)"이라는 명칭의 본 미국 출원 No.________(대리인 명부 NO.5308-283)과 관련되어 있다. 이 미국 출원들의 각각의 개시 내용은 이 문서에서의 참조에 의하여 그 전부가 여기에 포함되어 있다.

Claims (68)

  1. 기판 위에 반도체층을 형성하는 단계;
    상기 기판의 반대쪽에 상기 반도체층 위에 콘택트층을 형성하는 단계; 및
    상기 반도체층과 상기 콘택트층을 형성한 후에, 상기 반도체층이 상기 기판의 반대쪽에 메사 표면 및 상기 메사 표면과 상기 기판 사이에 메사 측벽들을 갖는 메사를 포함하도록 상기 콘택트층과 상기 반도체층을 패터닝하여 패터닝된 콘택트층이 상기 메사 표면 위에 있도록 하는 단계를 포함하여 구성되는 반도체 소자를 형성하는 방법.
  2. 제 1항에 있어서, 상기 콘택트층과 상기 반도체층을 패터닝하는 단계는,
    상기 반도체층의 반대쪽에 상기 콘택트층 위에 마스크층을 형성하는 단계; 및
    상기 마스크층에 의해 노출된 상기 콘택트층과 상기 반도체층의 일부를 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자를 형성하는 방법.
  3. 제 1항에 있어서, 상기 콘택트층과 상기 반도체층을 형성한 후에, 패시베이션층이 패터닝된 반도체층의 반대쪽에 상기 패터닝된 콘택트층의 적어도 일부 위에 있도록 상기 메사 측벽들과 상기 메사 표면 위에 패시베이션층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자를 형성하는 방법.
  4. 제 3항에 있어서, 상기 패시베이션층을 형성하는 단계는, 상기 기판의 반대쪽에 상기 콘택트층을 가로질러 상기 패시베이션층을 형성하는 단계를 포함하며,
    상기 메사 표면의 반대쪽에 상기 콘택트층의 일부를 노출하도록 상기 패시베이션층 안에 비아를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자를 형성하는 방법.
  5. 제 3항에 있어서, 상기 패시베이션층 위와 상기 메사 표면의 반대쪽에 상기 콘택트층의 노출된 일부 위에 메탈층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자를 형성하는 방법.
  6. 제 1항에 있어서, 상기 콘택트층은 실질적으로 상기 메사 표면의 전체를 덮는 것을 특징으로 하는 반도체 소자를 형성하는 방법.
  7. 제 1항에 있어서, 상기 반도체층은 P-형 층과 N-형 층을 포함하고, 상기 P-형 층 및/또는 상기 N-형 층 중의 하나의 적어도 일부가 상기 메사에 포함되도록 하는 것을 특징으로 하는 반도체 소자를 형성하는 방법.
  8. 제 7항에 있어서, 상기 반도체층은 상기 P-형 층과 상기 N-형 층 사이에 활성층을 더 포함하는 것을 특징으로 하는 반도체 소자를 형성하는 방법.
  9. 제 7항에 있어서, 상기 메사와 전기적으로 연결된 두 번째 콘택트층을 형성하여 첫 번째와 두 번째 콘택트층이 상기 P-형 층과 상기 N-형 층을 통과하는 전기적 통로를 정의하도록 하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자를 형성하는 방법.
  10. 제 7항에 있어서, 상기 N-형 층이 상기 P-형 층과 상기 기판 사이에 있고, 상기 P-형 층이 상기 N-형 층과 상기 콘택트층 사이에 있는 것을 특징으로 하는 반도체 소자를 형성하는 방법.
  11. 제 1항에 있어서, 상기 콘택트층은 알루미늄, 구리, 금, 니켈, 티타늄, 플래티늄, 및/또는 팔라듐 중에서 선택된 금속층을 포함하여 구성되는 것을 특징으로 하는 반도체 소자를 형성하는 방법.
  12. 제 1항에 있어서, 상기 반도체층은 에피택시얼 반도체층을 포함하여 구성되는 것을 특징으로 하는 반도체 소자를 형성하는 방법.
  13. 제 1항에 있어서, 상기 반도체층은 Ⅲ-Ⅴ족 반도체 물질을 포함하여 구성되는 것을 특징으로 하는 반도체 소자를 형성하는 방법.
  14. 제 13항에 있어서, 상기 Ⅲ-Ⅴ족 반도체 물질은 Ⅲ 족 나이트라이드 반도체 물질을 포함하여 구성되는 것을 특징으로 하는 반도체 소자를 형성하는 방법.
  15. 제 1항에 있어서, 상기 메사는 발광소자를 위하여 상기 패터닝된 반도체층 안에 빛가둠이나 전류가둠 중 적어도 하나를 제공하도록 형성된 것을 특징으로 하는 반도체 소자를 형성하는 방법.
  16. 제 1항에 있어서, 상기 메사 측벽에는 상기 콘택트층이 없는 것을 특징으로 하는 반도체 소자를 형성하는 방법.
  17. 기판의 반대쪽의 메사 표면 및 상기 메사 표면과 상기 기판 사이에 메사 측벽들을 갖는 메사를 포함하는 반도체 구조를 상기 기판 위에 형성하는 단계;
    상기 메사 표면 위에 콘택트층을 형성하는 단계; 및
    패시베이션층을 상기 메사 표면의 반대쪽에 상기 메사 측벽들 위와 상기 콘택트층의 일부 위에 형성하고, 상기 패시베이션층은 상기 메사 표면의 반대쪽에 상기 콘택트층의 일부를 노출하는 비아 홀을 갖도록 하는 단계를 포함하는 것을 특징으로 하는 반도체 소자를 형성하는 방법.
  18. 제 17항에 있어서, 상기 콘택트층은 실질적으로 상기 메사 표면의 전체를 덮는 것을 특징으로 하는 반도체 소자를 형성하는 방법.
  19. 제 17항에 있어서, 상기 반도체층은 P-형 층과 N-형 층을 포함하고 상기 P-형 층 및/또는 상기 N-형 층 중의 하나의 적어도 일부가 상기 메사에 포함되도록 것을 특징으로 하는 반도체 소자를 형성하는 방법.
  20. 제 19항에 있어서, 상기 반도체층은 상기 P-형 층과 상기 N-형 층 사이에 활성층을 더 포함하는 것을 특징으로 하는 반도체 소자를 형성하는 방법.
  21. 제 19항에 있어서, 상기 반도체 구조와 전기적으로 연결된 두 번째 콘택트층을 형성하여 첫 번째와 두 번째 콘택트층이 상기 P-형 층과 상기 N-형 층을 통과하는 전기적 통로를 정의하도록 하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자를 형성하는 방법.
  22. 제 19항에 있어서, 상기 N-형 층이 상기 P-형 층과 상기 기판 사이에 있고, 상기 P-형 층이 상기 N-형 층과 상기 콘택트층 사이에 있는 것을 특징으로 하는 반도체 소자를 형성하는 방법.
  23. 제 17항에 있어서, 상기 반도체 구조의 반대쪽에 상기 패시베이션층 위와 상기 콘택트층의 노출된 일부 위에 메탈층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자를 형성하는 방법.
  24. 제 17항에 있어서, 상기 콘택트층은 알루미늄, 구리, 금, 니켈, 티타늄, 플래티늄 및/또는 팔라듐 중에서 선택된 금속층을 포함하여 구성되는 것을 특징으로 하는 반도체 소자를 형성하는 방법.
  25. 제 17항에 있어서, 상기 반도체층은 에피택시얼 반도체층을 포함하여 구성되는 것을 특징으로 하는 반도체 소자를 형성하는 방법.
  26. 제 17항에 있어서, 상기 반도체층은 Ⅲ-Ⅴ족 반도체 물질을 포함하여 구성되는 것을 특징으로 하는 반도체 소자를 형성하는 방법.
  27. 제 26항에 있어서, 상기 Ⅲ-Ⅴ족 반도체 물질은 Ⅲ 족 나이트라이드 반도체 물질을 포함하여 구성되는 것을 특징으로 하는 반도체 소자를 형성하는 방법.
  28. 제 17항에 있어서, 상기 메사는 발광소자를 위하여 상기 반도체 구조 안에 빛가둠이나 전류가둠 중 적어도 하나를 제공하도록 형성된 것을 특징으로 하는 반도체 소자를 형성하는 방법.
  29. 제 17항에 있어서, 상기 메사 측벽에는 상기 콘택트층이 없는 것을 특징으로 하는 반도체 소자를 형성하는 방법.
  30. 기판에 상기 기판의 반대쪽의 메사 표면 및 상기 메사 표면과 상기 기판 사이에 메사 측벽들을 갖는 메사를 포함하는 반도체 구조를 형성하는 단계; 및
    상기 기판의 반대쪽에 상기 메사 표면의 전부를 실질적으로 덮는 콘택트층을 형성하는 것을 특징으로 하는 반도체 소자를 형성하는 방법.
  31. 제 30항에 있어서, 패시베이션층을 상기 메사 측벽 위와 상기 메사 표면의 반대쪽에 상기 콘택트층의 일부 위에 형성하고, 상기 패시베이션층은 상기 메사 표면의 반대쪽에 상기 콘택트층의 일부가 상기 패시베이션층이 없도록 그 안에 비아 홀을 갖도록 하는 것을 특징으로 하는 반도체 소자를 형성하는 방법.
  32. 제 31항에 있어서, 상기 패시베이션층 위와 상기 패시베이션층이 없는 상기 콘택트층 위에 메탈층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자를 형성하는 방법.
  33. 제 30항에 있어서, 상기 반도체 구조는 P-형 층과 N-형 층을 포함하고, 상기 P-형 층 및/또는 상기 N-형 층 중의 하나의 적어도 일부가 상기 메사에 포함되는 것을 특징으로 하는 반도체 소자를 형성하는 방법.
  34. 제 33항에 있어서, 상기 반도체 구조는 상기 P-형 층과 상기 N-형 층 사이에 활성층을 더 포함하는 것을 특징으로 하는 반도체 소자를 형성하는 방법.
  35. 제 33항에 있어서, 상기 반도체 구조와 전기적으로 연결된 두 번째 콘택트층을 형성하여, 첫 번째와 두 번째 콘택트층이 상기 P-형 층과 상기 N-형 층을 통과하는 전기적 통로를 정의하도록 하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자를 형성하는 방법.
  36. 제 33에 있어서, 상기 N-형 층이 상기 P-형 층과 상기 기판 사이에 있고, 상기 P-형 층이 상기 N-형 층과 상기 콘택트층 사이에 있는 것을 특징으로 하는 반도체 소자를 형성하는 방법.
  37. 제 30항에 있어서, 상기 콘택트층은 알루미늄, 구리, 금, 니켈, 티타늄, 플래티늄, 및/또는 팔라듐 중에서 선택된 금속층을 포함하여 구성되는 것을 특징으로 하는 반도체 소자를 형성하는 방법.
  38. 제 30항에 있어서, 상기 반도체층은 에피택시얼 반도체층을 포함하여 구성되는 것을 특징으로 하는 반도체 소자를 형성하는 방법.
  39. 제 30항에 있어서, 상기 반도체층은 Ⅲ-Ⅴ족 반도체 물질을 포함하여 구성되는 것을 특징으로 하는 반도체 소자를 형성하는 방법.
  40. 제 39항에 있어서, 상기 Ⅲ-Ⅴ족 반도체 물질은 Ⅲ족 나이트라이드 반도체 물질을 포함하여 구성되는 것을 특징으로 하는 반도체 소자를 형성하는 방법.
  41. 제 30항에 있어서, 상기 메사는 발광소자를 위하여 상기 반도체 구조 안에 빛가둠이나 전류가둠 중 적어도 하나를 제공하도록 형성된 것을 특징으로 하는 반도체 소자를 형성하는 방법.
  42. 제 30항에 있어서, 상기 메사 측벽에는 상기 콘택트층이 없는 것을 특징으로 하는 반도체 소자를 형성하는 방법.
  43. 기판;
    상기 기판 위의 메사, 상기 메사는 상기 기판의 반대쪽에 메사 표면 및 상기 메사 표면과 상기 기판 사이에 메사 측벽들을 갖는 메사를 포함하는 반도체 구조;
    상기 메사 표면 위에 콘택트층; 및
    상기 메사 측벽들 위와 상기 메사 표면의 반대쪽의 콘택트층의 일부 위의 패시베이션층, 상기 패시베이션층은 상기 메사 표면의 반대쪽에 상기 콘택트층의 일부를 노출하는 비아 홀을 갖는 패시베이션층을 포함하여 구성되는 반도체 소자.
  44. 제 43항에 있어서, 상기 콘택트층은 실질적으로 상기 메사 표면의 전체를 덮는 것을 특징으로 하는 것을 특징으로 하는 반도체 소자.
  45. 제 43항에 있어서, 상기 반도체 구조는 P-형 층과 N-형 층을 포함하고, 상기 P-형 층 및/또는 상기 N-형 층 중의 하나의 적어도 일부가 상기 메사에 포함되는 것을 특징으로 하는 반도체 소자.
  46. 제 45항에 있어서, 상기 반도체 구조는 상기 P-형 층과 상기 N-형 층 사이에 활성층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  47. 제 45항에 있어서, 상기 반도체 구조와 전기적으로 연결된 두 번째 콘택트층을 더 포함하여, 첫 번째와 두 번째 콘택트층이 상기 P-형 층과 상기 N-형 층을 통과하는 전기적 통로를 정의하도록 구성되는 것을 특징으로 하는 반도체 소자.
  48. 제 45항에 있어서, 상기 N-형 층이 상기 P-형 층과 상기 기판 사이에 있고,상기 P-형 층이 상기 N-형 층과 상기 콘택트층 사이에 있는 것을 특징으로 하는 반도체 소자.
  49. 제 43항에 있어서, 상기 패시베이션층 위와 상기 반도체층의 반대쪽에 상기 콘택트층의 노출된 일부 위에 메탈층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  50. 제 43항에 있어서, 상기 콘택트층은 알루미늄, 구리, 금, 니켈, 티타늄, 플래티늄 및/또는 팔라듐 중에서 선택된 금속층을 포함하여 구성되는 것을 특징으로 하는 반도체 소자.
  51. 제 43항에 있어서, 상기 반도체층은 에피택시얼 반도체층을 포함하여 구성되는 것을 특징으로 하는 반도체 소자.
  52. 제 43항에 있어서, 상기 반도체층은 Ⅲ-Ⅴ족 반도체 물질을 포함하여 구성되는 것을 특징으로 하는 반도체 소자.
  53. 제 52항에 있어서, 상기 Ⅲ-Ⅴ족 반도체 물질은 Ⅲ족 나이트라이드 반도체 물질을 포함하여 구성되는 것을 특징으로 하는 반도체 소자.
  54. 제 43항에 있어서, 상기 메사는 발광소자를 위하여 상기 반도체 구조 안에 빛가둠이나 전류가둠 중 적어도 하나를 제공하도록 형성된 것을 특징으로 하는 반도체 소자.
  55. 제 43항에 있어서, 상기 메사 측벽에는 상기 콘택트층이 없는 것을 특징으로 하는 반도체 소자.
  56. 기판;
    상기 기판 위의 반도체 구조, 상기 반도체 구조는 상기 기판의 반대쪽에 메사 표면 및 상기 메사 표면과 상기 기판 사이에 메사 측벽들을 갖는 메사를 포함하는 반도체 구조; 및
    상기 기판의 반대쪽에 상기 메사 표면의 전체를 실질적으로 덮는 콘택트층을 포함하여 구성되는 것을 특징으로 하는 반도체 소자.
  57. 제 56항에 있어서, 상기 메사 측벽들 위와 상기 메사 표면의 반대쪽의 상기 콘택트층의 일부 위의 패시베이션층을 더 포함하여 구성되며, 상기 패시베이션층은 상기 메사 표면의 반대쪽에 상기 콘택트층의 일부를 노출하는 비하 홀을 갖는 것을 특징으로 하는 반도체 소자.
  58. 제 57항에 있어서, 상기 패시베이션층 위와 상기 반도체층의 반대쪽의 콘택트층의 노출된 일부 위의 메탈층을 더 포함하여 구성되는 것을 특징으로 하는 반도체 소자.
  59. 제 56항에 있어서, 상기 반도체 구조는 P-형 층과 N-형 층을 포함하고, 상기 P-형 층 및/또는 상기 N-형 층 중의 하나의 적어도 일부가 상기 메사에 포함되는 것을 특징으로 하는 반도체 소자.
  60. 제 61항에 있어서, 상기 반도체 구조는 상기 P-형 층과 상기 N-형 층 사이에 활성층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  61. 제 59항에 있어서, 상기 반도체 구조와 전기적으로 연결된 두 번째 콘택트층을 더 포함하여 첫 번째와 두 번째 콘택트층이 상기 P-형 층과 상기 N-형 층을 통과하는 전기적 통로를 정의하도록 하는 것을 특징으로 하는 반도체 소자.
  62. 제 59항에 있어서, 상기 N-형 층이 상기 P-형 층과 상기 기판 사이에 있고, 상기 P-형 층이 상기 N-형 층과 콘택트층 사이에 있는 것을 특징으로 하는 반도체 소자.
  63. 제 56항에 있어서, 상기 콘택트층은 알루미늄, 구리, 금, 니켈, 티타늄, 플래티늄 및/또는 팔라듐 중에서 선택된 금속층을 포함하여 구성되는 것을 특징으로 하는 반도체 소자.
  64. 제 56항에 있어서, 상기 반도체층은 에피택시얼 반도체층을 포함하여 구성되는 것을 특징으로 하는 반도체 소자.
  65. 제 56항에 있어서, 상기 반도체층은 Ⅲ-Ⅴ족 반도체 물질을 포함하여 구성되는 것을 특징으로 하는 반도체 소자.
  66. 제 65항에 있어서, 상기 Ⅲ-Ⅴ족 반도체 물질은 Ⅲ족 나이트라이드 반도체 물질을 포함하여 구성되는 것을 특징으로 하는 반도체 소자.
  67. 제 56항에 있어서, 상기 메사는 발광소자를 위하여 상기 반도체 구조 안에 빛가둠이나 전류가둠 중 적어도 하나를 제공하도록 형성된 것을 특징으로 하는 반도체 소자.
  68. 제 56항에 있어서, 상기 메사 측벽에는 상기 콘택트층이 없는 것을 특징으로 하는 반도체 소자.
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