KR101045160B1 - 자기정렬 반도체 메사와 콘택층을 구비한 반도체 소자형성방법 및 그에 관련된 소자 - Google Patents

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마이클 제이. 버그만
레이몬드 로사도
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Abstract

반도체 소자를 형성하는 방법은 기판 상에 반도체 구조를 형성하는 단계를 포함할 수 있는데, 상기 반도체 구조는 메사 측벽들과 상기 기판 반대편으로 메사 표면을 가지는 메사를 포함한다. 상기 메사 표면 상에 콘택층을 형성할 수 있는데, 상기 콘택층은 측벽들과 상기 메사 표면 반대편으로 콘택 표면을 가지며, 상기 콘택층은 상기 메사 표면의 실질적으로 전체를 가로질러 신장한다. 상기 메사 측벽들 상 및 상기 메사 표면에 인접한 콘택층 측벽들의 부분들 상에 패시베이션층을 형성할 수 있는데, 상기 패시베이션층은 상기 콘택층의 상기 콘택 표면의 실질적으로 전체를 노출시킨다.

Description

자기정렬 반도체 메사와 콘택층을 구비한 반도체 소자 형성방법 및 그에 관련된 소자{Methods of forming semiconductor devices having self aligned semiconductor mesas and contact layers and related devices}
[관련 출원]
본 출원은 "Laser Diode With Self-Aligned Index Guide And Via"라는 명칭의 2002년 12월 20일자 미국 임시 출원 제60/435,213호; "Laser Diode With Surface Depressed Ridge Waveguide"라는 명칭의 2002년 12월 20일자 미국 임시 출원 제60/434,914호; "Laser Diode with Etched Mesa Structure"라는 명칭의 2002년 12월 20일자 미국 임시 출원 제60/434,999호; 및 "Laser Diode with Metal Current Spreading Layer"라는 명칭의 2002년 12월 20일자 미국 임시 출원 제60/435,211호로부터의 우선권을 주장한다. 이 임시 출원들의 각각의 개시 내용은 전부 본 명세서에 원용되어 통합된다.
본 출원은 또한 본 출원과 동시에 제출된 "Methods Of Forming Semiconductor Mesa Structures Including Self-Aligned Contact Layers And Related Devices"라는 명칭의 미국 출원 제________호(대리인 문서 번호 5308-280); 본 출원과 동시에 제출된 "Methods Of Forming Semiconductor Devices Including Mesa Structures And Multiple Passivation Layers And Related Devices"라는 명칭의 미국 출원 제________호(대리인 문서 번호 5308-282); 및 본 출원과 동시에 제출된 "Methods Of Forming Electronic Devices Including Semiconductor Mesa Structures And Conductivity Junctions And Related Devices"라는 명칭의 미국 출원 제________호(대리인 문서 번호 5308-283)와 관련되어 있다. 이 미국 출원들의 각각의 개시 내용은 각각의 개시 내용은 전부 본 명세서에 원용되어 통합된다.
본 발명은 전자 분야에 관한 것으로, 특히, 전자 반도체 소자를 형성하는 방법 및 그에 관련된 구조에 관한 것이다.
레이저는 광자의 유도방출(stimulated emission)의 결과로써 코히어런트(coherent)한 단색광을 만드는 소자이다. 광자의 유도방출은 광학적 이득(optical gain)도 생성할 수 있으며, 이것은 레이저에 의해 만들어진 광의 빔(light beam)이 높은 광학 에너지를 갖도록 할 수 있다. 레이저 효과를 만들어 낼 수 있는 몇 가지 물질들은 고순도 결정(루비가 보통의 예임), 반도체, 유리(glass), 이산화탄소, 헬륨, 아르곤과 네온을 포함하는 가스, 그리고 플라즈마를 포함한다.
더욱 최근에 레이저는 반도체 물질에서 개발되고 있으며, 따라서 더 작은 크기, 더 낮은 비용, 및 반도체 소자와 전형적으로 연관된 다른 관련 장점을 이용하고 있다. 반도체 분야 기술에서 광자가 중요한 역할을 하는 소자를 "광자(photonic)" 또는 "광전자(optoelectronic)" 소자라고 한다. 광자 소자는 발광 다이오드(LED), 광감지기(photodetector), 광기전성(photovoltaic) 소자 및 반도체 레이저를 포함한다.
반도체 레이저는 방출되는 방사광이 공간적 및 시간적 코히어런스(spatial and temporal coherence)를 갖는다는 점에서 다른 레이저와 비슷하다. 위에서 언급한 것처럼, 레이저 방사광은 단색성이 매우 높고(즉, 대역폭이 매우 좁고), 지향성이 매우 높은 광의 빔을 만들어 낸다. 그러나 반도체 레이저는 몇 가지 면에 있어서 다른 레이저와 다를 수 있다. 예를 들면, 반도체 레이저에서는 양자 전이(quantum transition)가 물질의 에너지 대역 특성에 연관되어 있다; 반도체 레이저는 크기가 매우 작을 수 있고, 매우 좁은 활성영역(active region)과 레이저 빔의 큰 발산(divergence)을 가질 수 있다; 반도체 레이저의 특성은 접합 매개 물질(junction medium)의 성질에 강하게 영향을 받을 수 있다; P-N 접합 레이저는 다이오드 자체에 순방향 전류를 흘림으로써 레이저 작동이 일어난다. 전체적으로, 반도체 레이저는 소자를 흐르는 전류를 조정하여 조절될 수 있는 매우 효율적인 시스템을 제공할 수 있다. 또한, 반도체 레이저는 매우 짧은 광자 수명을 가질 수 있기 때문에 고주파 변조를 만드는 데 사용될 수 있다. 결과적으로, 작은 크기와 고주파 변조를 할 수 있는 능력은 반도체 레이저를 광섬유 통신에서 중요한 광원으로 만들 수 있다.
넓게 이야기해서, 반도체 레이저의 구조는 광증폭이 일어나는 공진 공동(resonant cavity)을 만들기 위해서 광학적 감금(optical confinement)을 제공해야 하고, 유도발광을 일으킬 수 있도록 높은 전류밀도를 만들기 위해서 전기적 감금(electrical confinement)을 제공해야 한다. 덧붙여, 레이저 효과(방사광의 유도발광)를 만들기 위하여 반도체는 간접적인 밴드갭(band gap) 물질보다는 직접적인 밴드갭 물질일 수 있다. 반도체 특성에 익숙한 이들에게 알려진 바와 같이, 직접적인 밴드갭 물질은 전자가 가전자대(valence band)에서 전도대(conduction band)로 전이할 때 전자의 결정 운동량(crystal momentum)의 변화를 필요로 하지 않는 물질이다. 갈륨 아세나이드(gallium arsenide)와 갈륨 질화물(gallium nitride)는 직접적인 밴드갭 반도체의 예들이다. 간접적인 밴드갭 반도체에서는 다른 상황이 존재한다. 즉, 가전자대와 전도대 사이에서의 전자 전이를 위하여 결정 운동량의 변화가 필요하다. 실리콘과 실리콘 카바이드는 그러한 간접 반도체의 예들이다.
광학적 감금과 전기적 감금, 그리고 미러링(mirroring)을 포함하여, 반도체 레이저의 이론, 구조 및 작용에 관한 유용한 설명이 Sze의 "Physics of Semiconductor Devices" [2판(1981)] 704-742쪽에 나와 있으며, 그 내용은 본 명세서에 원용되어 통합된다.
LED 및 레이저와 같은 광소자에 익숙한 이들에게 알려진 바와 같이, 주어진 반도체 물질에 의해 생성되는 전자기적 방사(예를 들면, 광자)의 주파수는 물질의 밴드갭의 함수일 수 있다. 작은 밴드갭은 낮은 에너지, 긴 파장의 광자를 생성하지만, 넓은 밴드갭 물질은 높은 에너지와 짧은 파장의 광자를 생성한다. 예를 들면, 레이저에 흔히 사용되는 반도체의 하나가 알루미늄 인듐 갈륨 포스파이드(AlInGaP)이다. 이 물질의 밴드갭(실제로는 존재하는 각 원소들의 몰비 또는 원자비에 의존하는 일정 범위의 밴드갭) 때문에, AlInGaP이 만들 수 있는 빛은 가시광선 스펙트럼의 적색광 부분, 즉, 약 600nm에서 700nm에 제한될 수 있다. 스펙트럼의 청색광 또는 자외선 부분의 파장을 갖는 광자를 생성하기 위해서는 비교적 큰 밴드갭을 갖는 반도체 물질이 사용될 수 있다. 비교적 높은 밴드갭 때문에, 갈륨 질화물(GaN)(실온에서 3.36eV), 3원 합금인 인듐 갈륨 질화물(InGaN), 알루미늄 갈륨 질화물(AlGaN)와 알루미늄 인듐 질화물(AlInN) 뿐만 아니라, 4원 합금인 알루미늄 인듐 갈륨 질화물(AlInGaN)과 같은 Ⅲ족 질화물 물질들이 청색 및 UV 레이저에 대한 후보로서 관심을 끌고 있다. 따라서, Ⅲ족 질화물계 레이저 다이오드는 370-420nm 범위의 광을 방출하는 것으로 실험되어 오고 있다.
몇 가지 공동 양도된 특허와 공동으로 진행 중인 특허 출원 역시 광전자 소자의 디자인과 제조에 대해 논의한다. 예를 들면, 미국 특허 제6,459,100호; 제6,373,077호; 제6,201,262호; 제6,187,606호; 제5,912,477호, 및 제5,416,342호는 갈륨 질화물계 광전자 소자에 대하여 여러 가지 방법과 구조를 기술한다. 미국 특허 제5,838,706호는 응력변형이 낮은 질화물 레이저 다이오드 구조를 기술한다. 미국 공개 출원 제20020093020호와 제2002002290호는 질화물계 광전자 소자를 위한 에피택셜 구조를 기술한다. 플립칩(flip-chip) 본딩 방법을 포함한 여러 가지 금속 콘택(contact) 구조와 본딩 방법이 "Flip Chip Bonding of Light Emitting Devices and Light Emitting Devices Suitable for Flip-Chip Bonding"이라는 명칭의 미국 공개 출원 제030045015호; "Bonding of Light Emitting Diodes Having Shaped Substrates and Collets for Bonding of Light Emitting Diodes Having Shaped Substrates"라는 명칭의 미국 공개 출원 제20030042507호, 및 "Light Emitting Diodes Including Modifications for Submount Bonding and Manufacturing Methods Therefor"라는 명칭의 미국 공개 출원 제20030015721호 뿐만 아니라 미국 공개 출원 제20020123164호에 기술되어 있다. 건식 식각 방법이 미국 특허 제6,475,889호에 기술되어 있다. 질화물 광전자 소자에 대한 패시베이션 방법이 "Robust Group Ⅲ Light Emitting Diode for High Reliability in Standard Packaging Applications"라는 명칭의 미국 출원 제 08/920,409호와 "Robust Group Ⅲ Light Emitting Diode for High Reliability in Standard Packaging Applications"라는 명칭의 미국 공개 출원 제20030025121호에 기술되어 있다. 질화물 레이저 다이오드에서 사용하기에 적절한 활성층 구조가 "Group Ⅲ Nitride Based Light Emitting Diode Structures with a Quantum Well and Superlattice, Group Ⅲ Nitride Based Quantum Well Structures and Group Ⅲ Nitride Based Superlattice Structures" 라는 명칭의 미국 공개 출원 제20030006418호와 "Ultraviolet Light Emitting Diode"라는 명칭의 미국 공개 출원 제20030020061호에 기술되어 있다. 앞에서 언급한 모든 특허, 특허 출원과 공개 출원의 내용은 본 명세서에 충분히 설명된 것처럼 원용되어 통합된다.
그러나, 기존 반도체 레이저 소자에서의 취약한 부분은 제조 및/또는 후속의 패키징 동안에 손상되기 쉽다. 또한, 기존 반도체 레이저 소자에서 전기적으로 취약한 부분은 전류 누설, 전기적 단락 회로, 및/또는 레이저 작동의 문턱전압(lasing threshold) 증가를 초래할 수 있다.
본 발명의 실시예에 따르면, 반도체 소자를 형성하는 방법은 기판 상에 반도체층을 형성하는 단계, 상기 기판의 반대편으로 상기 반도체층 상에 도전층을 형성하는 단계, 및 상기 반도체층의 반대편으로 상기 도전층 상에 마스크를 형성하는 단계를 포함할 수 있다. 상기 마스크와 상기 기판 사이에 메사 측벽들과 상기 기판 반대편으로 메사 표면을 가지는 반도체 메사를 정의하도록, 상기 마스크를 유지하고 상기 반도체 메사와 상기 마스크 사이의 상기 메사 표면 상에 콘택층을 정의하면서 상기 마스크에 의해 노출된 상기 도전층 및 반도체층의 부분들을 선택적으로 제거할 수 있다. 상기 마스크 상 및 상기 메사 측벽들 상에 패시베이션층을 형성할 수 있으며, 상기 마스크와 상기 마스크 상에 놓인 상기 패시베이션층 부분을 제거할 수 있다. 특히, 상기 콘택층은 상기 반도체 메사와의 오믹 콘택을 제공할 수 있다.
상기 도전층 부분을 선택적으로 제거하는 동안, 상기 도전층의 부산물들을 상기 마스크의 측벽들 상에 재증착할 수 있다. 따라서, 상기 마스크의 유효 너비는 상기 도전층이 제거됨에 따라 증가될 수 있다. 그리고, 상기 메사는 발광 소자를 위하여 상기 패터닝된 반도체층 안에 광학적 감금이나 전류 감금 중 적어도 하나를 제공하는 것일 수 있다. 뿐만 아니라, 상기 메사 측벽들은 상기 도전성 콘택층이 없을 수 있다.
상기 반도체층은 Ⅲ족 질화물 반도체 물질과 같은 Ⅲ-Ⅴ족 반도체 물질일 수 있으며, 상기 반도체층을 형성하는 단계는 에피택셜 반도체층을 형성하는 단계를 포함할 수 있다. 뿐만 아니라, 상기 반도체층은 제1 도전형(예를 들어 N형)의 제1 층과, 상기 기판 반대편으로 상기 제1층 상에 제2 도전형(예를 들어 P형)의 제2 층을 포함할 수 있다. 특히, 상기 반도체층의 부분들을 제거하는 단계는, 상기 제1 도전형의 상기 제1 층의 부분들을 제거함이 없이 상기 제2 도전형의 상기 제2 층의 부분들을 제거하는 단계를 포함할 수 있다. 대신에, 상기 반도체층의 부분들을 제거하는 단계는, 상기 제1 및 제2 층의 부분들을 제거하는 단계를 포함할 수 있다. 그리고, 상기 반도체층은 상기 제1 및 제2 층 사이에 활성층을 더 포함할 수 있다.
상기 메사 안에 포함된 상기 반도체층의 부분들은 약 0.1 내지 5 마이크론 또는 그 이상 범위의 두께를 가질 수 있고, 특히 상기 메사 안에 포함된 상기 반도체층의 부분들은 약 2.5 마이크론 미만의 두께를 가질 수 있다. 그리고, 상기 메사 표면은 상기 콘택층과의 계면에서 약 1 내지 3 마이크론 또는 그 이상 범위의 너비를 가질 수 있다.
상기 마스크와 상기 마스크 상에 놓인 상기 패시베이션층의 부분들을 제거하는 단계 다음에, 본 발명의 실시예에 따른 방법은 또한 상기 메사 표면 상 및 상기 콘택층을 둘러싸는 상기 패시베이션층의 부분들 상에 도전성 덮개층(overlayer)을 형성하는 단계를 더 포함할 수 있다. 상기 도전성 덮개층은 니켈(Ni), 금(Au), 백금(Pt), 티타늄(Ti), 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta), 및/또는 팔라듐(Pd)의 층과 같은 금속층을 포함할 수 있다. 상기 패시베이션층은 실리콘 질화물, 실리콘 산화물, 및/또는 알루미늄 산화물의 층과 같은 절연층을 포함할 수 있다. 뿐만 아니라, 상기 패시베이션층을 형성하는 단계는 화학 기상 증착(CVD), 플라즈마 강화 화학 기상 증착(PECVD), 저압 화학 기상 증착(LPCVD), 스퍼터링, 및/또는 전자빔(e-beam) 증착을 이용하여 상기 패시베이션층을 증착하는 단계를 포함할 수 있다.
상기 콘택층은 안쪽으로 비스듬한(inwardly beveled) 측벽들과 상기 반도체 메사 표면 반대편의 콘택 표면을 포함하며, 상기 패시베이션층은 상기 콘택층의 상기 안쪽으로 비스듬한 측벽들 상으로 신장하고, 상기 콘택층의 상기 콘택 표면은 상기 패시베이션층이 없을 수 있다. 그리고, 상기 안쪽으로 비스듬한 측벽들은 상기 콘택 표면 부근에서 상기 패시베이션층이 없을 수 있다. 상기 반도체 메사의 측벽들은 상기 기판에 대한 제1 기울기를 가지고, 상기 콘택층의 측벽들은 상기 기판에 대한 제2 기울기를 가지며, 상기 제1 기울기는 상기 제2 기울기보다 클 수 있다. 그리고, 상기 도전층 및 반도체층의 부분들을 선택적으로 제거하는 단계는 상기 도전층 및 반도체층 일부를 건식 식각하는 단계를 포함할 수 있다.
본 발명의 추가적인 실시예에 따르면, 반도체 소자를 형성하는 방법은 기판 상에 반도체 구조를 형성하는 단계를 포함하는데, 상기 반도체 구조는 메사 측벽들과 상기 기판 반대편으로 메사 표면을 가지는 메사를 포함한다. 상기 메사 표면 상에 콘택층을 형성하는데, 상기 콘택층은 측벽들과 상기 메사 표면 반대편으로 콘택 표면을 가지며, 상기 콘택층은 상기 메사 표면의 실질적으로 전체를 가로질러 신장할 수 있다. 상기 메사 측벽들 상 및 상기 메사 표면에 인접한 콘택층 측벽들의 부분들 상에 패시베이션층을 형성하는데, 상기 패시베이션층은 상기 콘택층의 상기 콘택 표면의 실질적으로 전체를 노출시킨다.
상기 반도체 구조는 Ⅲ족 질화물 반도체 물질과 같은 Ⅲ-Ⅴ족 반도체 물질을 포함할 수 있다. 그리고, 상기 반도체 구조는 제1 도전형(예를 들어 N형)의 제1 층과, 상기 기판 반대편으로 상기 제1층 상에 제2 도전형(예를 들어 P형)의 제2 층을 포함할 수 있다. 상기 메사 측벽들은 상기 제1 도전형의 상기 제1 층의 부분들을 노출시킴이 없이 상기 제2 도전형의 상기 제2 층의 부분들을 노출시킬 수 있다. 대신에, 상기 메사 측벽들은 상기 제1 도전형의 상기 제1 층의 부분들과 상기 제2 도전형의 상기 제2 층의 부분들을 노출시킬 수 있다. 상기 반도체 구조는 상기 제1 및 제2 층 사이에 활성층을 더 포함할 수 있다.
상기 메사 안에 포함된 상기 반도체 구조의 부분들은 약 0.1 내지 5 마이크론 범위의 두께를 가질 수 있고, 특히 상기 메사 안에 포함된 상기 반도체 구조의 부분들은 약 2.5 마이크론 미만의 두께를 가질 수 있다. 그리고, 상기 반도체 구조의 상기 메사 표면은 약 1 내지 3 마이크론 범위의 너비를 가질 수 있다.
본 발명의 실시예에 따른 방법은 또한 상기 콘택층의 상기 노출된 부분들 상 및 상기 콘택층을 둘러싸는 상기 패시베이션층의 부분들 상에 도전성 덮개층을 형성하는 단계를 더 포함할 수 있다. 상기 도전성 덮개층은 니켈(Ni), 금(Au), 백금(Pt), 티타늄(Ti), 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta), 및/또는 팔라듐(Pd)의 층과 같은 금속층을 포함할 수 있다. 상기 패시베이션층은 실리콘 질화물, 실리콘 산화물, 및/또는 알루미늄 산화물의 층과 같은 절연층을 포함할 수 있다. 뿐만 아니라, 상기 패시베이션층을 형성하는 단계는 화학 기상 증착(CVD), 플라즈마 강화 화학 기상 증착(PECVD), 저압 화학 기상 증착(LPCVD), 스퍼터링, 및/또는 전자빔 증착을 이용하여 상기 패시베이션층을 증착하는 단계를 포함할 수 있다.
상기 콘택층 측벽들은 안쪽으로 비스듬하고, 상기 패시베이션층은 상기 메사 표면 반대편으로 상기 콘택층의 상기 안쪽으로 비스듬한 측벽들 상으로 신장할 수 있다. 여기에 덧붙여, 또는 대신하여, 상기 반도체 구조의 상기 메사 측벽들은 상기 기판에 대한 제1 기울기를 가지고, 상기 콘택층 측벽들은 상기 기판에 대한 제2 기울기를 가질 수 있는데, 상기 제2 기울기는 상기 제1 기울기보다 작다.
상기 패시베이션층을 형성하기 전에, 상기 반도체 기판 반대편으로 상기 콘택층 상에 마스크를 유지하고, 상기 패시베이션층을 형성하는 단계는 상기 마스크 상에 상기 패시베이션층을 형성하는 단계를 포함할 수 있다. 상기 패시베이션층을 형성한 다음, 상기 마스크와 상기 마스크 상의 상기 패시베이션층의 부분들을 제거할 수 있다. 따라서, 상기 패시베이션층을 관통하는 비아홀을 형성하기 위한 마스킹 공정을 사용할 필요없이 상기 콘택층의 상기 콘택 표면은 상기 패시베이션층이 없게 유지될 수 있다. 그리고, 상기 반도체 구조를 형성하는 단계와 상기 콘택층을 형성하는 단계는, 상기 기판 상에 반도체층을 형성하는 단계, 상기 반도체층 상에 도전층을 형성하는 단계, 및 상기 반도체층 반대편으로 상기 도전층 상에 상기 마스크를 형성하는 단계를 포함할 수 있다. 그러면, 상기 마스크에 의하여 노출된 상기 도전층 및 상기 반도체층의 부분들을 제거하여 상기 콘택층과 상기 반도체 구조를 형성할 수 있다. 상기 패시베이션층은 상기 콘택 표면에 인접한 상기 콘택층 측벽들 일부를 노출시킬 수도 있다.
본 발명의 또 다른 실시예에 따르면, 반도체 소자는 기판, 및 상기 기판 상의 반도체 구조를 포함할 수 있는데, 상기 반도체 구조는 메사 측벽들과 상기 기판 반대편으로 메사 표면을 가진다. 상기 메사 표면 상의 콘택층은 측벽들과 상기 메사 표면 반대편으로 콘택 표면을 가지며, 상기 콘택층은 상기 메사 표면의 실질적으로 전체를 가로질러 신장한다. 패시베이션층이 상기 메사 측벽들 상 및 상기 메사 표면에 인접한 콘택층 측벽들의 부분들 상에 형성되며, 상기 패시베이션층은 상기 콘택층의 상기 콘택 표면의 실질적으로 전체를 노출시킨다.
상기 반도체 구조는 Ⅲ족 질화물 반도체 물질과 같은 Ⅲ-Ⅴ족 반도체 물질을 포함할 수 있다. 그리고, 상기 반도체 구조는 제1 도전형(예를 들어 N형)의 제1 층과, 상기 기판 반대편으로 상기 제1 층 상에 제2 도전형(예를 들어 P형)의 제2 층을 포함할 수 있다. 그리고, 상기 메사 측벽들은 상기 제1 도전형의 상기 제1 층의 부분들을 노출시킴이 없이 상기 제2 도전형의 상기 제2 층의 부분들을 노출시킬 수 있다. 대신에, 상기 메사 측벽들은 상기 제1 도전형의 상기 제1 층의 부분들과 상기 제2 도전형의 상기 제2 층의 부분들을 노출시킬 수 있다. 상기 반도체 구조는 상기 제1 및 제2 층 사이에 활성층을 더 포함할 수 있다.
상기 메사 안에 포함된 상기 반도체 구조의 부분들은 약 0.1 내지 5 마이크론 범위의 두께를 가질 수 있고, 특히 상기 메사 안에 포함된 상기 반도체 구조의 부분들은 약 2.5 마이크론 미만의 두께를 가질 수 있다. 그리고, 상기 반도체 구조의 상기 메사 표면은 약 1 내지 3 마이크론 범위의 너비를 가질 수 있다.
상기 반도체 소자는 상기 콘택층의 상기 노출된 부분들 상 및 상기 콘택층을 둘러싸는 상기 패시베이션층의 부분들 상에 도전성 덮개층을 더 포함할 수도 있다. 상기 도전성 덮개층은 니켈(Ni), 금(Au), 백금(Pt), 티타늄(Ti), 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta), 및/또는 팔라듐(Pd)의 층과 같은 금속층을 포함할 수 있다. 상기 패시베이션층은 실리콘 질화물, 실리콘 산화물, 및/또는 알루미늄 산화물의 층과 같은 절연층을 포함할 수 있다.
상기 콘택층 측벽들은 안쪽으로 비스듬하고, 상기 패시베이션층은 상기 메사 표면 반대편으로 상기 콘택층의 상기 안쪽으로 비스듬한 측벽들 상으로 신장할 수 있다. 뿐만 아니라, 상기 패시베이션층은 상기 콘택 표면에 인접한 상기 콘택층 측벽들 일부를 노출시킬 수 있다. 여기에 덧붙여, 상기 반도체 구조의 상기 메사 측벽들은 상기 기판에 대한 제1 기울기를 가지고, 상기 콘택층 측벽들은 상기 기판에 대한 제2 기울기를 가질 수 있는데, 상기 제2 기울기는 상기 제1 기울기보다 작다.
도 1은 반도체 레이저의 메사 구조를 보여주는 단면도이다.
도 2는 본 발명의 실시예에 따른 반도체 레이저 구조를 보여주는 단면도이다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 레이저 구조를 형성하는 단계를 보여주는 단면도들이다.
도 4는 본 발명의 실시예에 따른 반도체 레이저 구조 단면의 주사 전자 현미경(SEM) 사진이다.
도 5는 본 발명의 실시예에 따른 반도체 소자 구조를 보여주는 단면도이다.
도 6a 내지 도 6d는 본 발명의 실시예에 따른 반도체 소자 구조를 형성하는 단계를 보여주는 단면도들이다.
이하, 본 발명의 바람직한 실시예들이 도시된 첨부도면을 참조하여 본 발명을 상세히 설명한다. 그러나, 다음에 예시하는 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예들에 한정되는 것은 아니다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 층 또는 영역들의 두께는 명확성을 위해 과장되어진 것이다. 층이 다른 층 또는 기판의 "위(상)"에 있다라고 기재된 경우, 그것은 그 다른 층이나 기판의 바로 위에 있을 수 있고 또한 사이에 끼는 층이 있을 수도 있음을 이해해야 한다. 어떤 요소가 다른 요소에 "결합"되거나 "연결"되었다고 언급된 경우, 그것은 그 다른 요소에 직접 결합되거나 연결될 수 있고 또한 사이에 끼는 요소가 존재할 수도 있음을 이해해야 한다. 동일한 부호는 시종 동일한 요소를 의미한다. 뿐만 아니라, "수직"과 "수평"과 같은 비교의 언어는 도면에 나타난 것처럼 기판이나 베이스층에 관한 관계를 기술하기 위하여 여기에서 사용될 수 있다. 이러한 용어들은 도면에 묘사된 방향뿐 아니라 소자의 다른 방향도 포함하도록 의도된 것임을 이해해야 한다.
Ⅲ족 질화물 물질은 마그네슘과 같은 P형형 불순물(도펀트)로 도핑하여 P형으로 만들어질 수 있다. 그러나, P형 질화물 반도체 물질은 비교적 낮은 운반자 활성도(carrier activity rate)와 비교적 낮은 운반자 운동도(carrier mobility)를 제공할 수 있다. 따라서, P형 질화물 반도체 물질은 비교적 높은 저항을 갖는 것으로 특징지을 수 있다. 레이저 다이오드는 레이저 작동을 위한 조건을 구비하기 위하여 비교적 높은 전류 레벨을 필요로 하므로, P형 질화물 물질에 대한 오믹 콘택(ohmic contact)이 가능한 많은 표면적을 덮는 것이 유리하다.
도 1은 P형 Ⅲ족 질화물계 레이저 다이오드에 오믹 콘택을 제공하는 구조를 보여주는 단면도이다. 도 1에 나타낸 바와 같이, 레이저 구조(210)는 하나 이상의 Ⅲ족 질화물 물질을 포함하는 에피택셜 반도체 구조(214)가 그 위에 형성된 기판(212)을 포함한다. 에피택셜 반도체 구조(214)는 N형 층(215), P형 층(217), 그리고 N형과 P형 층 사이의 활성층(216)을 포함할 수 있다. 활성층(216)은 단일 또는 다중 양자 우물, 이중 헤테로구조 및/또는 초격자와 같은 여러 가지 다른 구조 및/또는 층 및/또는 이들의 조합을 포함할 수 있다. 활성층(216)은 또한 소자에서 레이저 작동을 촉진할 수 있는 광학 및 전류 감금층을 포함할 수 있다.
에피택셜 구조(214)의 일부는 광학 및 전류 감금을 목적으로 메사 구조 (220)로 패터닝될 수 있다. 패시베이션층(218)은 P형 층(217)의 노출된 표면을 보호하고 절연시킬 수 있다. 패시베이션층(218)은 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물 및/또는 이들의 조합과 같은 절연 물질의 층일 수 있다.
레이저 구조(210)는 P형 층(217) 위에 있는 제1 오믹 콘택층(226)과 에피택 셜 반도체 구조(214)의 반대편으로 기판(212) 상에 있는 제2 오믹 콘택층(227)을 포함할 수 있다. 금속 덮개층(224)이 패시베이션층(218)과 제1 오믹 콘택층(226) 상에 구비되어 소자(210)를 외부 회로에 연결하는 도전 통로를 제공할 수 있다. 금속 덮개층(224)은 소자(210)를 위한 광학적 감금을 제공할 수도 있다.
제2 오믹 콘택(227)이 기판(212) 상에서 보여지고 있지만, 제2 오믹 콘택(227)은 N형 층(215) 상에 구비될 수도 있다. 도 1에 나타낸 소자에서, 기판(212)은 에피택셜 반도체 구조(214)와 기판(212)을 관통하여 제1 및 제2 오믹 콘택(226, 227) 사이에 "수직" 전류 통로를 갖는 "수직" 소자를 제공하도록 N형 실리콘 카바이드와 같은 도전성 물질을 포함할 수 있다. 다르게 표현하면, 소자의 양극과 음극은 기판(212)의 서로 반대편에 있다. "수평" 소자에서는, 예를 들면, 두 개의 오믹 콘택이 기판의 같은 편에 있도록 제2 오믹 콘택이 N형 층(215)의 노출된 부분들 상에 놓일 수 있다.
도 1에 보인 바와 같이, P형 층(217) 상의 오믹 콘택(226)은 메사(220)의 표면(220A)의 일부를 노출하기 위하여 패시베이션층(218)을 통과하여 열린 비아(via)(222) 안에 형성될 수 있다. 특히, 메사(220)는 에피택셜 반도체층을 형성하고, 그 에피택셜 반도체층 상에 포토레지스트층을 형성하고, 반도체층의 일부를 노출하기 위하여 (포토리소그라피라고 알려진 기술을 사용하여) 포토레지스트층을 패터닝하고, 에피택셜 반도체층의 노출된 부분들을 식각하여 메사(220)를 형성함으로써 만들어질 수 있다. 그 후 메사(220)를 포함하는 에피택셜 반도체 구조(214)가 패시베이션층(218)으로 덮여지고, 비아가 형성될 패시베이션층의 일부를 노출하기 위하여 패시베이션층 상에 (포토리소그라피를 사용하여) 다른 포토레지스트 패턴이 형성될 수 있다. 그 후 노출된 패시베이션층의 부분들을 식각하여 메사 표면(220A)의 일부를 노출시키는 비아(222)를 형성할 수 있다.
그 후 비아(222)에 의해 노출된 메사 표면(220A)의 부분들 위에 니켈, 티타늄, 백금, 팔라듐, 및/또는 이들의 조합과 같은 금속층이 증착될 수 있다. 그러나 앞에서 논의된 두 포토리소그라피 단계의 허용 한계 때문에 비아(222)를 메사 표면 (220A)과 정렬하는 것이 어려울 수 있다. 따라서, 패시베이션층(218)이 메사 표면(220A)의 상당한 부분들 상으로 신장하게 되어 오믹 콘택(226)이 메사 표면(220A)의 상당한 부분들에 접촉하지 않도록, 비아(222)는 메사 표면(220A)보다 상당히 좁게 패터닝될 필요가 있다. 따라서, 오믹 콘택(226)에서 메사 표면(220A)으로 지나는 전류는 메사를 가로질러 불균일하게 분배되어 소자의 성능이 열화될 수 있다.
도 1에 보인 바와 같이, 패시베이션층(218)은 메사(220)의 모퉁이(corner)(211)를 감쌀 수 있다. 모퉁이(211)는 구조에서 전기적으로 취약한 부분들일 수 있으며, 패시베이션층은 그를 위한 보호막이 될 수 있다. 특히, 금속 덮개층(224)을 증착할 때에 메사 모퉁이(211)를 보호하는 것이 바람직하다. 만일 금속 덮개층(224)을 증착할 때에 모퉁이를 보호하지 않으면, 덮개층으로부터의 금속이 메사(220) 측벽들으로 이동해 내려와서 전류 누설, 전기적 단락 회로 및/또는 레이저 작동의 문턱전압 증가를 야기할 수 있다. 메사(220)의 모퉁이(211) 상에 패시베이션층(218)을 제공하는 것은 또한 높은 습도와 같은 주변 조건으로부터 메사 측벽들을 보호하는 것이 될 수 있다.
본 발명의 실시예에 의한 레이저 다이오드 구조가 도 2의 단면도에 나타나 있다. 도 2에 도시한 바와 같이, 레이저 다이오드 구조(30)는 기판(12) 및 Ⅲ-Ⅴ족 반도체 물질을 포함하는 반도체 물질, 보다 상세하게는 Ⅲ족 질화물 반도체 물질과 같은 반도체 물질을 포함하는 에피택셜 반도체 구조(14)를 포함할 수 있다. 에피택셜 반도체 구조(14)는 N형 층(15) 및 P형 층(17)을 포함할 수 있다. 에피택셜 반도체 구조(14)는 N형 층 및 P형 층 사이에 활성층(16)도 포함할 수 있다.
기판(12)은 2H, 4H, 6H, 8H, 15R 및/또는 3C와 같은 다형(polytype)을 갖는 N형 실리콘 카바이드; 사파이어; 갈륨 질화물; 및/또는 알루미늄 질화물와 같은 물질을 포함할 수 있다. 도전성 기판을 제공함으로써, 전류 통로가 에피택셜 반도체 구조(14)와 기판(12)을 통과하여 제공되는 "수직" 소자를 제공할 수 있다. 도 2에 도시한 바와 같이, 기판(12)의 반대편 상에 제공된 오믹 콘택층(36, 27) 사이에 "수직" 전류 통로가 제공된다. 다른 한편으로는 기판의 같은 편에 두 콘택을 구비하는 "수평" 소자를 제공할 수 있는데, 이 때에는 기판이 절연성, 반(semi)-절연성 또는 도전성일 수 있다.
활성층(16)은 몇 가지 다른 구조 및/또는 층 및/또는 이들의 조합을 포함할 수 있다. 예를 들면, 활성층(16)은 단일 또는 다중 양자 우물, 이중 헤테로구조 및/또는 초격자를 포함할 수 있다. 또한, 활성층(16)은 소자에서 레이저 작동을 촉진할 수 있는 광학 및/또는 전류 감금층을 포함할 수 있다.
에피택셜 반도체 구조(14)의 일부는 예를 들면, 광학 및/또는 전류 감금을 제공하기 위하여, 반도체 메사(20)로 패터닝될 수 있다. 도 2에 도시한 바와 같이, 에피택셜 반도체 구조(14)의 일부만이 메사(20)에 포함되어 있다. 예를 들면, 메사(20) 안에 N형 층(15)을 포함함이 없이 메사(20) 안에 P형 층(17)의 부분들이 포함될 수 있다. 대신에, 메사 안에 활성층(16)의 일부 또는 전부 또는 N형 층(15)이 포함될 수 있다. 메사(20)의 두께(예를 들면, 메사를 형성하기 위해 사용된 식각의 깊이로 결정됨)는 약 0.1 내지 5 마이크론 범위에 있을 수 있고, 특히 메사의 두께는 약 2.5 마이크론 미만일 수 있다. 메사 표면(20A)의 너비는 약 1 내지 3 마이크론의 범위에 있을 수 있고, 메사의 길이(도 2의 단면에 수직임)는 훨씬 더 클 수 있다.
도 2에 도시한 바와 같이, 메사 표면(20A) 상에 오믹 콘택(36)이, 메사(20) 반대편 기판(12) 상에 오믹 콘택(27)이 형성될 수 있다. 도 2에 더 도시한 바와 같이, 오믹 콘택(36)은 메사 표면(20A)의 실질적으로 전체 너비와 직접 콘택을 할 수 있다.
패시베이션층(34)은 P형 층(17)의 노출된 표면을 보호하고 절연시킬 수 있으며, 패시베이션층(34)은 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물 및/또는 이들의 조합과 같은 절연 물질의 층일 수 있다. 뿐만 아니라, 패시베이션층(34)은 플라즈마 강화 화학 기상 증착(PECVD), 저압 화학 기상 증착(LPCVD), 화학 기상 증착(CVD), 스퍼터링 및/또는 전자빔 증착과 같은 증착 기술을 사용하여 형성될 수 있다. 도시한 바와 같이, 패시베이션층(34)은 메사 표면(20A)의 주변부를 가로질러 신장함으로써 메사 표면(20A)과 메사 측벽들이 만나는 장소인 메사(20)의 잠재적으로 취약한 모퉁이 부분들을 덮을 수 있다. 패시베이션층(34)은 또한 오믹 콘택층(36)의 비스듬한 측벽들의 부분들도 덮을 수 있다. 금속 덮개층(24)은 니켈, 금, 백금, 티타늄, 몰리브덴, 탄탈륨, 팔라듐 및/또는 이들의 조합과 같은 금속층을 포함할 수 있다. 도시한 바와 같이, 금속 덮개층(24)은 오믹 콘택과 콘택하여 레이저 다이오드와 외부 소자간의 전기적인 연결을 촉진할 수 있다. 오믹 콘택층은, 예를 들어, 다른 소자와의 전기적인 연결을 위한 와이어 및/또는 다른 본딩을 위한 표면을 제공할 수 있다.
본 발명의 실시예에 의하여 레이저 다이오드를 제조하는 방법이 도 3a 내지 도 3f의 단면도들에 도시되어 있다. 도 3a에 나타난 바와 같이, 레이저 다이오드의 전구체 구조는 N형 층(15)과 P형 층(17')을 포함하는 에피택셜 반도체 구조(14')를 포함할 수 있다. 에피택셜 반도체층은 또한 N형 및 P형 층 사이에 활성층(16)을 포함할 수 있다. 그리고, 금속층(42')은 기판(12) 반대편에 에피택셜 반도체 구조(14')와 오믹 콘택을 제공하는 적층 금속을 포함할 수 있다. 에피택셜 반도체 구조(14')에 오믹 콘택을 제공하는 것에 더하여, 금속층(42')의 적층 금속은 예를 들면, 미국 공개 출원 제20030045015호(출원 제10/185,252호)와 미국 공개 출원 제20030042507호(출원 제10/185,350호)에 기술된 것처럼, 배리어 및/또는 본딩층과 같은 다른 층도 포함할 수 있는데, 그 내용은 본 명세서에 원용되어 그 전부가 통합된다. 마스크(44)를 금속층(42') 상에 제공하여 금속층(42')과 에피택셜 반도체 구조(14') 일부를 노출시킨다. 예를 들면, 마스크(44)는 포토리소그라피 기술을 사용하여 패터닝된 포토레지스트 마스크일 수 있다. 대신에, 마스크(44)는 금속층(42')과 에피택셜 반도체 구조(14')를 식각하는 데 사용되는 식각 화학작용에 견딜 수 있는 다른 물질층일 수 있다.
도 3b에 도시한 바와 같이, 마스크(44)에 의해 노출된 금속층(42') 및 에피택셜 반도체 구조(14')의 부분들을 선택적으로, 예를 들면 건식 식각으로 제거하여, 오믹 콘택층(42)과, P형 층(17)의 일부를 포함하는 메사(20)를 형성할 수 있다. 메사(20)가 P형 층(17)의 부분들만을 노출시키는 것으로 도시되었지만, 에피택셜 반도체 구조(14')의 노출된 부분들을 더 깊이 제거하여 메사 안에 P형 층(17)의 전부가 포함되고, 활성층(16)의 전부 또는 일부가 메사 안에 포함되도록 하고, 또는 N형 층(15)의 전부 또는 일부가 메사 안에 포함되도록 할 수 있다. 예를 들어, 금속층(42')과 에피택셜 반도체 구조(14')의 노출된 부분들을 기판(12)까지 제거할 수 있다.
금속층(42')과 에피택셜 반도체 구조(14')의 노출된 부분들은 반응성 이온 식각(RIE), 전자 사이클로트론 공명(ECR) 플라즈마 식각, 및/또는 유도 결합 플라즈마(ICP) 식각과 같은 건식 식각을 이용하여 제거할 수 있다. 특히, 금속층과 에피택셜 반도체층은 염소(Cl2) 식각제를 사용하여 아르곤(Ar) 분위기 안에서 건식 식각을 이용하여 식각할 수 있다. 예를 들어, RIE 반응기 안에서 약 5-50mT 범위의 압력과 약 200 내지 1000W 범위의 RF 파워 하에서 아르곤을 약 2 내지 40 sccm의 범위의 유량으로, 염소를 5 내지 50 sccm의 범위의 유량으로 흘릴 수 있다. 이러한 식각 변수는 예시를 위해 제공하는 것으로, 다른 식각 변수를 사용할 수도 있다.
도 3c와 도 3d는 메사 식각을 완료한 다음의 오믹 콘택층(42)과 마스크(44)의 단면을 더 자세하게 도시한다. 도 3c에 도시한 바와 같이, 오믹 콘택층(42)을 형성하기 위해 금속층(42')을 지나는 식각이 진행됨에 따라 마스크(44) 측벽들(44A) 상에 찌꺼기(45)가 퇴적된다. 찌꺼기(45)는 금속층(42')으로부터 식각된 물질이 재증착된 결과물이다. 특히, 금속층(42')을 건식 식각할 때에, 금속층(42')은 도 3d에 도시한 바와 같이 반응성 이온(42)에 의해 가격되고, 반응성 이온(41)은 금속층(42')의 노출된 부분들을 물리적으로 제거할 수 있다. 이온(41) 및/또는 식각된 물질과 같은 식각 부산물들은 금속층(42') 식각이 진행됨에 따라 마스크(44) 측벽들 상에 퇴적되는 찌꺼기(45)를 형성할 수 있다. 금속층(42')을 지나는 식각이 진행됨에 따라 찌꺼기(45)가 마스크(44)의 너비를 효과적으로 증가시키기 때문에, 식각 깊이가 증가할수록 금속층(42')의 더 넓은 면적이 식각으로부터 차단/보호될 수 있다. 따라서, 오믹 콘택층(42)의 측벽들(42A)은 안쪽으로 비스듬해지거나 경사질 수 있다.
금속층(42')을 완전히 식각하여 오믹 콘택층(42)을 형성하고 P형 층(17') 식각이 시작되면, 마스크의 측벽들(44A) 상으로 식각 부산물들이 찌꺼기(45)로 재증착되는 것이 감소되거나 제거될 수 있다. 따라서, 반도체 메사(20)의 측벽들은 기판에 대하여 오믹 콘택층(42)의 측벽들(42A)에 비해 더 큰 기울기를 가질 수 있다.
도 3e에 나타낸 바와 같이, 패시베이션층(34)을 P형 층(17)의 노출된 부분들 상, 마스크(34) 상, 및 오믹 콘택층(42)의 비스듬한 측벽들의 부분들 상에 형성한다. 패시베이션층(34)은 실리콘 질화물, 실리콘 산화물, 알루미늄 산화물 및/또는 이들의 조합과 같은 절연 물질의 층일 수 있다. 그리고, 패시베이션층(34)은 플라즈마 강화 화학 기상 증착(PECVD), 저압 화학 기상 증착(LPCVD), 화학 기상 증착(CVD), 스퍼터링, 및/또는 전자빔(e-beam) 증착과 같은 기술을 이용하여 형성할 수 있다. 일부 실시예들에 따르면, 패시베이션층(34)은 반도체층 안으로의 식각 깊이보다 약간 더 큰 두께를 가질 수 있다. 패시베이션층(34)은 약 0.1 내지 2 마이크론의 범위의 두께를 가질 수 있는데 반도체 기판 안으로의 식각 깊이는 패시베이션층의 두께보다 약간 작을 수 있다.
오믹 콘택층(42)의 측벽들이 안쪽으로 비스듬할 수 있기 때문에, 오믹 콘택층(42)의 안쪽으로 비스듬한 측벽들 상의 패시베이션층(34)의 부분들(38)은 반도체 메사(20)의 모퉁이 부분들을 덮을 수 있다. 패시베이션층(34)의 부분들(38)은 이렇게 하여 반도체 메사(20)의 모퉁이 부분들을 위한 전기적 및/또는 물리적 보호막이 될 수 있다. 그 후, 마스크(44)와 마스크 상의 패시베이션층(34) 부분들은 리프트-오프 기술을 이용하여 제거할 수 있으며, 그 결과물을 탈이온수 안에서 헹굴 수 있다. 반도체 메사(20)와 오버랩된 패시베이션층(34)의 부분들(38)은 이렇게 하여 오믹 콘택층(42)을 둘러싸고 보호하는 자기 정렬 비아를 효과적으로 제공할 수 있다. 다르게 말하자면, 오믹 콘택층(42)과 반도체 메사(20)를 패터닝하는 데에 사용된 같은 마스크가 패시베이션층을 통해 노출되는 오믹 콘택층의 콘택 표면을 정의하는 데에도 사용된다.
그런 다음 도 3f에 도시한 바와 같이, 금속 덮개층(50)을 패시베이션층(34)과 오믹 콘택층(42)의 노출된 부분들 상에 증착할 수 있다. 금속 덮개층은 니켈, 금, 백금, 티타늄, 텅스텐, 몰리브덴, 탄탈륨, 팔라듐, 및/또는 이들의 조합과 같은 금속층일 수 있다. 이렇게 하여, 패시베이션층(34)의 부분들(38)은 금속 덮개층(50)과 P형 층 사이의 콘택 가능성을 작게 하면서 오믹 콘택층(42)과 금속 덮개층(50) 사이의 콘택을 허용하는 자기 정렬 비아를 정의할 수 있다. 금속 덮개층(50)과 반도체 메사(20) 사이의 콘택 가능성을 감소시킴으로써, 누설 전류, 단락 회로, 및/또는 문턱 전압을 감소시킬 수 있다. 도 4는 본 발명의 실시예에 따른 메사 구조를 도시하는 사진이다.
도 5를 참조하여 본 발명의 추가적인 실시예를 설명하기로 한다. 도 5의 단면도에 도시한 바와 같이, 본 발명의 실시예에 따른 반도체 소자는 기판(112), 및 기판(112) 상의 반도체 구조(114)를 포함한다. 반도체 구조(114)는 반도체 메사 측벽들(120A)과 기판(112) 반대편으로 반도체 메사 표면(120B)을 가지는 반도체 메사(120)를 포함한다. 반도체 메사 표면(120B) 상의 오믹 콘택층(136)은 측벽들(136A)과 반도체 메사 표면(120B) 반대편으로 콘택 표면(136B)을 가질 수 있으며, 오믹 콘택층(136)은 반도체 메사 표면(120B)의 실질적으로 전체를 가로질러 신장할 수 있다. 패시베이션층(134)이 반도체 메사 측벽들(120A) 상 및 반도체 메사 표면(120B)에 인접한 오믹 콘택층 측벽들(136A)의 부분들 상에 제공될 수 있으며, 패시베이션층(134)은 오믹 콘택층(136)의 콘택 표면(136B)의 실질적으로 전체를 노출시킬 수 있다. 콘택 표면(136B)에 인접한 오믹 콘택층 측벽들(136A)의 부분들은 패시베이션층(134)에 의해 노출될 수도 있다.
특히, 오믹 콘택층 측벽들(136A)은 안쪽으로 비스듬할 수 있고, 패시베이션층(134)은 반도체 메사 측벽들(120A)에 인접한 오믹 콘택층의 안쪽으로 비스듬한 측벽들 상으로 신장할 수 있다. 반도체 메사 표면(120B)에 인접한 오믹 콘택층 측벽들(136A)의 부분들은 패시베이션층(134)에 의해 덮여질 수 있고, 콘택 표면(136B)에 인접한 오믹 콘택층 측벽들(136A)의 부분들은 패시베이션층(134)이 없을 수 있다. 뿐만 아니라, 반도체 구조(114)의 반도체 메사 측벽들(120A)은 기판에 대한 제1 기울기를 가지고, 오믹 콘택층 측벽들(136A)은 기판에 대한 제2 기울기를 가질 수 있는데, 제2 기울기는 제1 기울기보다 작다.
반도체 메사 표면에 인접한 오믹 콘택층 측벽들(136A)의 부분들 상에 패시베이션층(134)을 제공함으로써, 패시베이션층은 반도체 메사 측벽들(120A)과 반도체 메사 표면(120B) 사이의 반도체 메사(120)의 모퉁이 부분들을 보호할 수 있다. 도 5에 도시한 바와 같이, 반도체 소자는 패시베이션층(134) 상 및 오믹 콘택층(136)의 노출된 부분들 상에 도전성 덮개층(124)을 더 포함할 수도 있다. 특히, 도전성 덮개층(124)은 콘택 표면(136B)과 오믹 콘택층 측벽들(136A)이 노출된 부분들에 전기적 콘택을 제공하여 반도체 구조(114)의 반도체 메사(120)를 지나는 전류 통로를 제공한다. 그리고, 반도체 구조(114) 반대편으로 기판(112) 상에 제2 콘택층(127)이 제공되어 오믹 콘택층(136)을 지나 도전성 덮개층(124)과 제2 콘택층(127) 사이에 "수직" 전류 통로가 정의될 수 있다. 대신에, 제2 콘택층이 반도체 구조(114)에 인접한 기판(112)의 표면 상이나 반도체 메사에 인접한 반도체 구조(114)의 표면 상에 제공되어 "수평" 전류 통로를 정의할 수 있다.
본 발명의 특정 실시예에 따르면, 반도체 구조(114)는 제1 도전형의 제1 층과, 기판(112) 반대편으로 제1 층 상에 제2 도전형의 제2 층을 포함할 수 있다. 보다 상세하게, 그들 사이에 P-N 접합이 이루어지도록, 제1 층은 N형 층일 수 있고 제2 층은 P형 층일 수 있다. 그리고, 반도체 소자는 이 P-N 접합을 지나는 전기적 전류에 응답하여 광을 방출하는 발광 소자일 수 있다. 보다 상세하게, 반도체 소자는 기판에 평행하고 단면에 수직하게 반도체 메사 구조(114)로부터 코히어런트한 광을 방출하는 반도체 레이저일 수 있다.
반도체 메사 측벽들(120A)은 제1 도전형의 제1 층의 부분들을 노출시킴이 없이 제2 도전형의 제2 층의 부분들을 노출시킬 수 있다. 따라서, P-N 접합은 반도체 구조(114) 안에 반도체 메사(120) 아래에 위치할 수 있다. 대신에, 반도체 메사 측벽들(120A)은 제1 도전형의 제1 층의 부분들과 제2 도전형의 제2 층의 부분들을 둘 다 노출시킬 수 있다. 따라서, P-N 접합은 반도체 구조(114)의 반도체 메사(120) 안에 위치할 수 있다.
반도체 구조(114)는 제1 도전형 및 제2 도전형의 제1 및 제2 층 사이에 활성층을 더 포함할 수 있다. 활성층은 단일 또는 다중 양자 우물, 이중 헤테로구조 및/또는 초격자와 같은 여러 가지 다른 구조 및/또는 층 및/또는 이들의 조합을 포함할 수 있다. 활성층은 또한 소자에서 레이저 작동을 촉진할 수 있는 광학 및/또는 전류 감금층을 포함할 수 있다.
본 발명의 실시예에 따르면, 반도체 메사(120) 안에 포함된 반도체 구조(114)의 부분들은 약 0.1 내지 5 마이크론 범위의 두께를 가질 수 있다. 본 발명의 부가적인 실시예에 따르면, 반도체 메사(120) 안에 포함된 반도체 구조(114)의 부분들은 약 2.5 마이크론 미만의 두께를 가진다. 그리고, 반도체 구조(114)의 반도체 메사 표면(120B)은 약 1 내지 3 마이크론 범위의 너비를 가질 수 있는데, 여기서 너비란 도 5의 단면도에서 보여지는 반도체 메사 표면(120A)의 횡방향 치수이다.
메사(120)의 길이는 도 5의 단면도에 수직인 메사의 치수이며, 메사의 길이는 너비보다 상당히 클 수 있다. 길이를 너비보다 크게 함으로써, 반도체 레이저 소자를 제공할 때에 메사는 전류 및/또는 광학 감금을 제공할 수 있다.
도 5에 도시한 바와 같이, 반도체 구조(114)는 반도체 메사(120)와, 반도체 메사(120) 및 기판(112) 사이의 패터닝되지 않은 부분들을 포함하여 제1 도전형의 제1 층의 적어도 일부가 반도체 메사(120) 안에 포함되지 않을 수 있다. 대신에, 반도체 메사 측벽들(120A)은 반도체 메사 표면(120B)으로부터 기판(112)까지 신장하여 제1 도전형의 제1 층 전부가 반도체 메사(120) 안에 포함될 수 있다.
반도체 구조(114)는 Ⅲ족 질화물 반도체 물질과 같은 Ⅲ-Ⅴ족 반도체 물질을 포함할 수 있다. 그리고, 기판(112)은 2H, 4H, 6H, 8H, 15R 및/또는 3C와 같은 다형을 갖는 N형 실리콘 카바이드를 포함할 수 있다. 기판은 대신에 사파이어, 갈륨 질화물, 및/또는 알루미늄 질화물와 같은 다른 물질을 포함할 수 있다. 제2 콘택층(127)이 반도체 구조(114)의 반대편 상에 제공될 때에 기판(112)은 도전성일 수 있다. 그러나, 기판(112)을 관통하여 전류 통로가 제공되지 않으면, 비도전성 기판 물질을 사용할 수 있다. 뿐만 아니라, 기판이라는 용어는 반도체 구조(114)를 형성하는 반도체 물질의 패터닝되지 않은 부분들을 포함하는 것으로 정의할 수 있고, 또는 기판(112)과 반도체 구조(114) 사이에 물질 전이가 없을 수 있다. 뿐만 아니라, 반도체 구조는 에피택셜 반도체 구조일 수 있다.
금속 덮개층(124)은 니켈(Ni), 금(Au), 백금(Pt), 티타늄(Ti), 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta), 및/또는 팔라듐(Pd)의 층과 같은 금속층일 수 있다. 패시베이션층은 실리콘 질화물, 실리콘 산화물, 및/또는 알루미늄 산화물의 층과 같은 절연 물질의 층일 수 있다. 뿐만 아니라, 패시베이션층은 화학 기상 증착(CVD), 플라즈마 강화 화학 기상 증착(PECVD), 저압 화학 기상 증착(LPCVD), 스퍼터링 및/또는 전자빔 증착 중의 하나 이상을 사용하여 형성할 수 있다.
도 6a 내지 도 6d는 도 5에 도시된 반도체 소자를 형성하는 단계를 보여주는 단면도들이다. 도 6a에 나타난 바와 같이, 기판(112) 상에 반도체층(114')을 형성할 수 있고, 기판(112) 반대편으로 반도체층(114') 상에 도전층(136')을 형성할 수 있으며, 반도체층(114') 반대편으로 도전층(136') 상에 마스크(144)를 형성할 수 있다. 상술한 바와 같이, 기판은 2H, 4H, 6H, 8H, 15R 및/또는 3C와 같은 다형을 갖는 N형 실리콘 카바이드; 사파이어; 갈륨 질화물; 및/또는 알루미늄 질화물과 같은 물질을 포함할 수 있다. 도전층(136')은 니켈, 티타늄, 백금, 및/또는 팔라듐을 포함할 수 있고, 마스크(144)는 포토레지스트 마스크 또는 도전층(136')과 반도체층(114')을 패터닝하는 데에 사용되는 식각에 견딜 수 있는 다른 마스킹 물질일 수 있다.
반도체층(114')은 Ⅲ-Ⅴ족 반도체 물질, 특히 Ⅲ족 질화물 물질과 같은 반도체 물질을 포함할 수 있다. 그리고, 반도체층은 제1 도전형의 제1 층과, 기판 반대편으로 제1 층 상에 제2 도전형의 제2 층을 포함할 수 있다. 보다 상세하게, 그들 사이에 P-N 접합이 이루어지도록, 제1 층은 기판(112) 상의 N형 층일 수 있고, 제2 층은 기판 반대편으로 N형 층 상에 형성된 P형 층일 수 있다. 그리고, 반도체층을 형성하는 단계는 에피택셜 반도체층을 형성하는 단계를 포함할 수 있다.
뿐만 아니라, 반도체층은 N형 층과 P형 층 사이에 활성층을 더 포함할 수 있다. 활성층은 단일 또는 다중 양자 우물, 이중 헤테로구조 및/또는 초격자와 같은 여러 가지 다른 구조 및/또는 층 및/또는 이들의 조합을 포함할 수 있다. 활성층은 또한 소자에서 레이저 작동을 촉진할 수 있는 광학 및 전류 감금층을 포함할 수 있다.
도 6b에 도시한 바와 같이, 마스크(144)에 의해 노출된 도전층(136') 및 반도체층(114')의 부분들을 선택적으로 제거하여, 오믹 콘택층(136)과, 반도체 메사 측벽들(120A)과 반도체 메사 표면(120B)을 가지는 반도체 메사(120)를 포함하는 반도체 구조(114)를 정의한다. 도전층과 반도체층의 부분들은 반응성 이온 식각(RIE), 전자 사이클로트론 공명(ECR) 플라즈마 식각, 및/또는 유도 결합 플라즈마(ICP) 식각과 같은 건식 식각을 이용하여 제거할 수 있다. 예를 들어, 반도체층은 염소(Cl2) 식각제를 사용하여 아르곤(Ar) 분위기 안에서 건식 식각을 이용하여 식각할 수 있다. 특히, RIE 반응기 안에서 약 5-50mT 범위의 압력과 약 200 내지 1000W 범위의 RF 파워 하에서 아르곤을 약 2 내지 40 sccm의 범위의 유량으로, 염소를 5 내지 50 sccm의 범위의 유량으로 흘릴 수 있다. 이러한 식각 변수는 예시를 위해 제공하는 것으로, 본 발명의 다른 실시예들에 따라 다른 식각 변수가 사용될 수 있다.
본 발명의 실시예에 따르면, 반도체층(114')은 약 0.1 내지 5 마이크론 범위의 깊이로 식각될 수 있다. 본 발명의 부가적인 실시예에 따르면, 반도체층(114')은 약 2.5 마이크론 미만의 깊이로 식각될 수 있다. 식각 깊이는 반도체 메사(120)의 두께를 결정한다. 상술한 바와 같이, 반도체층(114')은 기판 상에 제1 도전형 층(예를 들면 N형 층)과, 기판 반대편으로 제1 도전형 층 상에 제2 도전형 층(예를 들면 P형 층)을 포함할 수 있다. 뿐만 아니라, 식각 깊이는 제2 도전형 층의 부분들만이 메사 측벽들(120A)을 따라 노출되도록 하는 것일 수 있다. 대신에, 식각 깊이는 제1 도전형 층의 부분들 또한 메사 측벽들(120A)을 따라 노출되도록 하는 것일 수 있다. 식각이 반도체층(114') 두께의 일부만을 지나 신장하는 것으로 도시하였지만, 식각은 기판(112)의 부분들이 메사 측벽들(120A) 부근에서 노출되도록 반도체층의 전체 두께를 지나 신장할 수 있다. 그리고, 마스크(144)는 메사 표면(120B)이 약 1 내지 3 마이크론 범위의 너비를 가지도록 제공될 수 있다.
도 6b에 도시한 바와 같이, 도전층(136')을 지나는 식각이 진행됨에 따라 마스크(144)의 측벽들 상에 찌꺼기(144')가 퇴적된다. 특히, 도전층(136')의 일부는 건식 식각동안 가격하는 전자에 의해 물리적으로 제거될 수 있고, 이 제거된 물질 중 일부는 마스크의 측벽들 상에 퇴적되는 찌꺼기를 만들 수 있다. 시간이 경과함에 따라 찌꺼기가 쌓이므로, 식각 깊이가 증가할수록 도전층의 더 넓은 면적이 식각으로부터 차단되어, 오믹 콘택층(136)의 측벽들(136A)은 안쪽으로 비스듬해진다. 도전층(136')을 지나는 식각이 완료되면, 반도체층(114')의 식각은 마스크의 측벽들 상의 식각 찌꺼기 감소를 초래하여 반도체 메사 측벽들(120A)의 기울기가 오믹 콘택층 측벽들(136A) 기울기보다 커진다.
오믹 콘택층(136)과 반도체 메사(120)가 동시에 패터닝되므로, 오믹 콘택층(136)은 반도체 메사 측벽들(120B) 상으로 신장함이 없이 반도체 메사 표면(120B)의 실질적으로 전체를 가로질러 덮을 수 있다. 그러므로 오믹 콘택층(136)은 반도체 메사 표면(120B)에 대하여 "자기 정렬"될 수 있다. 따라서, 전류가 메사 표면을 지나 흐르는 전자 소자에 개선된 전류 분산(spreading)을 제공할 수 있다. 그리고, 오믹 콘택층(136)은 반도체 메사(120) 모퉁이에 대한 개선된 보호막을 제공할 수 있다.
도 6c에 나타낸 바와 같이, 패시베이션층(134)을 반도체 메사(120)의 측벽들(120A) 상 및 마스크(144) 상에 형성할 수 있다. 다르게 말하면, 패시베이션층을 형성하는 동안 마스크(144)를 유지한다. 패시베이션층은 반도체 메사 표면(120B)에 인접한 오믹 콘택층 측벽들(136A)의 부분들 상에도 형성할 수 있다. 패시베이션층을 형성하는 동안 마스크가 유지되므로, 패시베이션층은 오믹 콘택층의 콘택 표면(136B) 상에 직접적으로 형성되지 않는다. 찌꺼기(144')의 차단 때문에, 콘택 표면(136B)에 인접한 오믹 콘택층 측벽들(136A)의 부분들은 패시베이션층이 없을 수 있다. 패시베이션층을 오믹 콘택층(136)의 안쪽으로 비스듬한 측벽들(136A)의 부분들 상에 제공함으로써, 반도체 메사(120)의 모퉁이에 추가적인 보호막을 제공할 수 있다.
패시베이션층(134)은 실리콘 질화물, 실리콘 산화물, 및/또는 알루미늄 산화물과 같은 절연 물질의 층일 수 있다. 그리고, 패시베이션층은 화학 기상 증착(CVD), 플라즈마 강화 화학 기상 증착(PECVD), 저압 화학 기상 증착(LPCVD), 스퍼터링, 및/또는 전자빔 증착을 이용하여 형성할 수 있다. 본 발명의 실시예들에 따르면, 패시베이션층은 반도체 메사(120)의 두께(즉, 반도체층(144') 안으로의 식각 깊이)보다 더 크지만 반도체 메사(120)와 오믹 콘택층(136)을 합한 두께보다는 작은 두께를 가지도록 형성할 수 있다. 따라서, 패시베이션층은 반도체 메사 측벽들(120A)과 오믹 콘택층 측벽들(136A) 일부를 덮을 수 있지만, 오믹 콘택층 표면(136B)은 패시베이션층을 지나 여전히 신장할 수 있다. 패시베이션층은 약 0.1 내지 2 마이크론의 범위의 두께를 가질 수 있는데 반도체 메사(120)의 두께는 이보다 약간 작다.
그런 다음, 마스크(144)와 마스크 상의 패시베이션층(134)의 부분들을, 예로 들면 리프트-오프 기술을 이용해 제거하여 오믹 콘택층(136)의 콘택 표면(136B)을 노출시킬 수 있다. 이렇게 패시베이션층을 지나는 비아 형성을 위한 별도의 마스킹단계를 사용할 필요없이 콘택 표면(136B)이 패시베이션층을 지나 노출될 수 있다. 다르게 말하면, 패시베이션층은 오믹 콘택층에 대하여 "자기 정렬"될 수 있다. 그런 다음, 도전성 덮개층(124)을 콘택 표면(136B) 상 및 오믹 콘택층(136)을 둘러싸는 패시베이션층(134)의 부분들 상에 형성한다. 특히, 도전성 덮개층(124)은 니켈(Ni), 금(Au), 백금(Pt), 티타늄(Ti), 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta), 및/도는 팔라듐(Pd)과 같은 금속을 포함할 수 있다. 도전성 덮개층은 와이어 본드 또는 다른 배선을 위한 대면적 콘택을 제공할 수 있다.
그리고, 반도체 메사(120) 반대편으로 기판(112) 상에 제2 오믹 콘택(127)을 형성할 수 있다. 반도체 메사(120)를 형성한 다음에 제2 오믹 콘택이 형성되는 것으로 도시하였으나, 제2 오믹 콘택(127)은 반도체 소자의 제조 공정 동안 어느 단계에서든 형성될 수 있다. 제2 오믹 콘택이 반도체 소자 반대편 기판 상에 제공되므로, 반도체 메사와 기판을 지나 "수직" 전류 통로가 제공될 수 있다. 대신에, 제2 오믹 콘택이 반도체 메사에 인접한 기판의 표면 상에 제공되거나, 제2 오믹 콘택이 기판 반대편 반도체층(114)의 부분들 상에 제공되어 "수평" 전류 통로를 제공할 수 있다.
결과물인 반도체 소자는 반도체 메사 스트라이프의 길이 방향을 따라 기판에 평행하게 광을 방출하는 에지(edge) 방출 반도체 레이저를 제공할 수 있다. 다르게 말하면, 빛은 도 6d 단면에 수직인 방향을 따라 방출될 수 있다. 레이저 다이오드와 같은 발광소자를 형성하는 방법에 관련하여 방법과 소자들이 논의되었지만, 본 발명의 구체적인 실시예에 따른 방법은 반도체 메사를 포함하는 보통의 다이오드, 기존의 발광 다이오드 또는 다른 반도체 소자를 형성하는 데 사용될 수 있다.
이상, 본 발명을 바람직한 실시예들을 들어 상세하게 설명하였으나, 첨부된 청구항과 그 동등한 것에 의해 정의되는 발명의 정신과 범위로부터 벗어남 없이 형태와 상세한 내용에 있어 여러 가지 변화가 당업자들에 의해 만들어질 수 있다는 것을 알 수 있을 것이다.

Claims (70)

  1. 반도체 소자 형성방법으로서,
    반도체층 상에 금속 도전층을 형성하는 단계;
    상기 반도체층의 반대편으로 상기 금속 도전층 상에 마스크를 형성하는 단계;
    메사 측벽들과 메사 표면을 가지는 반도체 메사를 정의하는 상기 마스크를 유지하고 상기 반도체 메사와 상기 마스크 사이의 상기 메사 표면 상에 금속 콘택층을 정의하면서, 상기 마스크에 의해 노출된 상기 금속 도전층 및 상기 반도체층의 부분들을 선택적으로 제거하는 단계;
    상기 마스크 상 및 상기 메사 측벽들 상에 절연성 패시베이션층을 형성하는 단계; 및
    상기 마스크와 상기 마스크 상에 놓인 상기 절연성 패시베이션층의 부분들을 제거하여 상기 금속 콘택층의 부분들을 노출하는 단계를 포함하는 반도체 소자 형성방법.
  2. 제1항에 있어서, 상기 반도체층은 Ⅲ-Ⅴ족 반도체 물질을 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  3. 제2항에 있어서, 상기 반도체층은 Ⅲ족 질화물 반도체 물질을 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  4. 제1항에 있어서, 상기 반도체층은, 제1 도전형의 제1 층과 상기 제1 층 상에 제2 도전형의 제2 층을 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  5. 제4항에 있어서, 상기 반도체층의 부분들을 제거하는 단계는, 상기 제1 도전형의 상기 제1 층의 부분들을 제거함이 없이 상기 제2 도전형의 상기 제2 층의 부분들을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  6. 제4항에 있어서, 상기 반도체층의 부분들을 제거하는 단계는, 상기 제1 및 제2 층들의 부분들을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  7. 제4항에 있어서, 상기 반도체층은 상기 제1 및 제2 층들 사이에 활성층을 더 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  8. 제1항에 있어서, 상기 메사 안에 포함된 상기 반도체층의 부분들은 0.1 내지 5 마이크론 범위의 두께를 가지는 것을 특징으로 하는 반도체 소자 형성방법.
  9. 제8항에 있어서, 상기 메사 안에 포함된 상기 반도체층의 부분들은 2.5 마이크론 미만의 두께를 가지는 것을 특징으로 하는 반도체 소자 형성방법.
  10. 제1항에 있어서, 상기 메사 표면의 부분들은 상기 금속 콘택층과의 계면에서 1 내지 5 마이크론 범위의 너비를 가지는 것을 특징으로 하는 반도체 소자 형성방법.
  11. 제1항에 있어서, 상기 마스크와 상기 마스크 상에 놓인 상기 절연성 패시베이션층의 부분들을 제거하는 단계 다음에,
    상기 메사 표면 상 및 상기 금속 콘택층을 둘러싸는 상기 절연성 패시베이션층의 부분들 상에 도전성 덮개층(conductive overlayer)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  12. 제11항에 있어서, 상기 도전성 덮개층은 금속층을 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  13. 제12항에 있어서, 상기 도전성 덮개층은 니켈(Ni), 금(Au), 백금(Pt), 티타늄(Ti), 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta), 및 팔라듐(Pd) 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  14. 제1항에 있어서, 상기 절연성 패시베이션층은 실리콘 질화물, 실리콘 산화물, 및 알루미늄 산화물 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  15. 제1항에 있어서, 상기 절연성 패시베이션층을 형성하는 단계는 화학 기상 증착(CVD), 플라즈마 강화 화학 기상 증착(PECVD), 저압 화학 기상 증착(LPCVD), 스퍼터링, 및 전자빔(e-beam) 증착 중 적어도 하나를 이용하여 상기 절연성 패시베이션층을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  16. 제1항에 있어서, 상기 금속 콘택층은 안쪽으로 비스듬한 측벽들과 상기 반도체 메사 표면 반대편의 콘택 표면을 포함하며, 상기 절연성 패시베이션층은 상기 금속 콘택층의 상기 안쪽으로 비스듬한 측벽들 상으로 신장하고, 상기 금속 콘택층의 상기 콘택 표면은 상기 절연성 패시베이션층이 없는 것을 특징으로 하는 반도체 소자 형성방법.
  17. 제16항에 있어서, 상기 안쪽으로 비스듬한 측벽들의 부분들은 상기 콘택 표면 부근에서는 상기 절연성 패시베이션층이 없는 것을 특징으로 하는 반도체 소자 형성방법.
  18. 제1항에 있어서, 상기 반도체 메사의 측벽들은 상기 메사 표면에 대한 제1 기울기를 가지고, 상기 금속 콘택층의 측벽들은 상기 메사 표면에 대한 제2 기울기를 가지며, 상기 제1 기울기는 상기 제2 기울기보다 큰 것을 특징으로 하는 반도체 소자 형성방법.
  19. 제1항에 있어서, 상기 금속 도전층 및 상기 반도체층의 부분들을 선택적으로 제거하는 단계는 상기 금속 도전층 및 상기 반도체층의 부분들을 건식 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  20. 제1항에 있어서, 상기 반도체층을 형성하는 단계는 에피택셜 반도체층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  21. 제1항에 있어서, 상기 반도체 메사는 발광 소자를 위하여 상기 선택적으로 제거된 반도체층 안에 광학적 감금(optical confinement)이나 전류 감금(current confinement) 중 적어도 하나를 제공하도록 구성되는 것을 특징으로 하는 반도체 소자 형성방법.
  22. 제1항에 있어서, 상기 금속 도전층의 부분들을 선택적으로 제거하는 동안, 상기 금속 도전층의 부산물들을 상기 마스크의 측벽들 상에 재증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  23. 반도체 소자 형성방법으로서,
    메사 측벽들과 메사 표면을 가지는 메사를 포함하는 반도체 구조를 형성하는 단계;
    상기 메사 표면 상에 금속 콘택층을 형성하되, 상기 금속 콘택층은 측벽들과 상기 메사 표면 반대편으로 콘택 표면을 가지며, 상기 금속 콘택층은 상기 메사 표면의 실질적으로 전체를 가로질러 신장하게 형성하는 단계; 및
    상기 메사 측벽들 상 및 상기 메사 표면에 인접한 금속 콘택층 측벽들의 부분들 상에 절연성 패시베이션층을 형성하되, 상기 절연성 패시베이션층은 상기 금속 콘택층의 상기 콘택 표면의 실질적으로 전체를 노출시키게 형성하는 단계를 포함하는 반도체 소자 형성방법.
  24. 제23항에 있어서, 상기 반도체 구조는 Ⅲ-Ⅴ족 반도체 물질을 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  25. 제24항에 있어서, 상기 반도체 구조는 Ⅲ족 질화물 반도체 물질을 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  26. 제23항에 있어서, 상기 반도체 구조는, 제1 도전형의 제1 층과 상기 제1 층 상에 제2 도전형의 제2 층을 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  27. 제26항에 있어서, 상기 메사 측벽들은 상기 제1 도전형의 상기 제1 층의 부분들을 노출시킴이 없이 상기 제2 도전형의 상기 제2 층의 부분들을 노출시키는 것을 특징으로 하는 반도체 소자 형성방법.
  28. 제26항에 있어서, 상기 메사 측벽들은 상기 제1 도전형의 상기 제1 층의 부분들과 상기 제2 도전형의 상기 제2 층의 부분들을 노출시키는 것을 특징으로 하는 반도체 소자 형성방법.
  29. 제26항에 있어서, 상기 반도체 구조는 상기 제1 및 제2 층들 사이에 활성층을 더 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  30. 제23항에 있어서, 상기 메사 안에 포함된 상기 반도체 구조의 부분들은 0.1 내지 5 마이크론 범위의 두께를 가지는 것을 특징으로 하는 반도체 소자 형성방법.
  31. 제30항에 있어서, 상기 메사 안에 포함된 상기 반도체 구조의 부분들은 2.5 마이크론 미만의 두께를 가지는 것을 특징으로 하는 반도체 소자 형성방법.
  32. 제23항에 있어서, 상기 반도체 구조의 상기 메사 표면은 1 내지 3 마이크론 범위의 너비를 가지는 것을 특징으로 하는 반도체 소자 형성방법.
  33. 제23항에 있어서, 상기 금속 콘택층의 상기 노출된 부분들 상 및 상기 금속 콘택층을 둘러싸는 상기 절연성 패시베이션층의 부분들 상에 도전성 덮개층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  34. 제33항에 있어서, 상기 도전성 덮개층은 금속층을 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  35. 제34항에 있어서, 상기 도전성 덮개층은 니켈(Ni), 금(Au), 백금(Pt), 티타늄(Ti), 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta), 및 팔라듐(Pd) 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  36. 제23항에 있어서, 상기 절연성 패시베이션층은 실리콘 질화물, 실리콘 산화물, 및 알루미늄 산화물 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  37. 제23항에 있어서, 상기 절연성 패시베이션층을 형성하는 단계는 화학 기상 증착(CVD), 플라즈마 강화 화학 기상 증착(PECVD), 저압 화학 기상 증착(LPCVD), 스퍼터링, 및 전자빔 증착 중 적어도 하나를 이용하여 상기 절연성 패시베이션층을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  38. 제23항에 있어서, 상기 금속 콘택층 측벽들은 안쪽으로 비스듬하고, 상기 절연성 패시베이션층은 상기 메사 표면 반대편으로 상기 금속 콘택층의 상기 안쪽으로 비스듬한 측벽들 상으로 신장하는 것을 특징으로 하는 반도체 소자 형성방법.
  39. 제23항에 있어서, 상기 반도체 구조의 상기 메사 측벽들은 상기 메사 표면에 대한 제1 기울기를 가지고, 상기 금속 콘택층 측벽들은 상기 메사 표면에 대한 제2 기울기를 가지며, 상기 제2 기울기는 상기 제1 기울기보다 작은 것을 특징으로 하는 반도체 소자 형성방법.
  40. 제23항에 있어서, 상기 절연성 패시베이션층을 형성하기 전에, 상기 금속 콘택층 상에 마스크를 유지하고, 상기 절연성 패시베이션층을 형성하는 단계는 상기 마스크 상에 상기 절연성 패시베이션층을 형성하는 단계를 포함하도록 하는 단계; 및
    상기 절연성 패시베이션층을 형성한 다음, 상기 마스크와 상기 마스크 상의 상기 절연성 패시베이션층의 부분들을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  41. 제40항에 있어서, 상기 반도체 구조를 형성하는 단계와 상기 금속 콘택층을 형성하는 단계는,
    반도체층을 형성하는 단계;
    상기 반도체층 상에 금속 도전층을 형성하는 단계;
    상기 반도체층 반대편으로 상기 금속 도전층 상에 상기 마스크를 형성하는 단계; 및
    상기 마스크에 의하여 노출된 상기 금속 도전층 및 상기 반도체층의 부분들을 제거하여 상기 금속 콘택층과 상기 반도체 구조를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  42. 제41항에 있어서, 상기 마스크에 의하여 노출된 상기 금속 도전층의 부분들을 제거하는 동안, 상기 금속 도전층의 부산물들을 상기 마스크의 측벽들 상에 재증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  43. 제23항에 있어서, 상기 절연성 패시베이션층은 상기 콘택 표면에 인접한 상기 금속 콘택층 측벽들의 부분들을 노출시키는 것을 특징으로 하는 반도체 소자 형성방법.
  44. 제23항에 있어서, 상기 반도체 메사는 발광 소자를 위하여 상기 반도체 구조 안에 광학적 감금이나 전류 감금 중 적어도 하나를 제공하도록 구성되는 것을 특징으로 하는 반도체 소자 형성방법.
  45. 제23항에 있어서, 상기 메사 측벽들은 상기 금속 콘택층이 없는 것을 특징으로 하는 반도체 소자 형성방법.
  46. 메사 측벽들과 평평한 메사 표면을 가지는 메사를 포함하는 반도체 구조;
    상기 평평한 메사 표면 상에 형성되되, 측벽들과 상기 평평한 메사 표면 반대편으로 콘택 표면을 가지며, 상기 평평한 메사 표면의 실질적으로 전체를 가로질러 신장하는 금속 콘택층으로서, 상기 메사에 인접한 상기 금속 콘택층의 표면의 전체는 평평하고, 상기 메사 측벽들은 상기 금속 콘택층이 없는 상기 금속 콘택층; 및
    상기 메사 측벽들 상 및 상기 평평한 메사 표면에 인접한 금속 콘택층 측벽들의 부분들 상에 형성되되, 상기 금속 콘택층의 상기 콘택 표면의 실질적으로 전체를 노출시키는 절연성 패시베이션층을 포함하는 반도체 소자.
  47. 제46항에 있어서, 상기 반도체 구조는 Ⅲ-Ⅴ족 반도체 물질을 포함하는 것을 특징으로 하는 반도체 소자.
  48. 제47항에 있어서, 상기 반도체 구조는 Ⅲ족 질화물 반도체 물질을 포함하는 것을 특징으로 하는 반도체 소자.
  49. 제46항에 있어서, 상기 반도체 구조는, 제1 도전형의 제1 층과 상기 제1 층 상에 제2 도전형의 제2 층을 포함하는 것을 특징으로 하는 반도체 소자.
  50. 제49항에 있어서, 상기 메사 측벽들은 상기 제1 도전형의 상기 제1 층의 부분들을 노출시킴이 없이 상기 제2 도전형의 상기 제2 층의 부분들을 노출시키는 것을 특징으로 하는 반도체 소자.
  51. 제49항에 있어서, 상기 메사 측벽들은 상기 제1 도전형의 상기 제1 층의 부분들과 상기 제2 도전형의 제2 층의 부분들을 노출시키는 것을 특징으로 하는 반도체 소자.
  52. 제49항에 있어서, 상기 반도체 구조는 상기 제1 및 제2 층들 사이에 활성층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  53. 제46항에 있어서, 상기 메사 안에 포함된 상기 반도체 구조의 부분들은 0.1 내지 5 마이크론 범위의 두께를 가지는 것을 특징으로 하는 반도체 소자.
  54. 제53항에 있어서, 상기 메사 안에 포함된 상기 반도체 구조의 부분들은 2.5 마이크론 미만의 두께를 가지는 것을 특징으로 하는 반도체 소자.
  55. 제46항에 있어서, 상기 반도체 구조의 상기 평평한 메사 표면은 1 내지 3 마이크론 범위의 너비를 가지는 것을 특징으로 하는 반도체 소자.
  56. 제46항에 있어서, 상기 금속 콘택층의 상기 노출된 부분들 상 및 상기 금속 콘택층을 둘러싸는 상기 절연성 패시베이션층의 부분들 상에 도전성 덮개층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  57. 제56항에 있어서, 상기 도전성 덮개층은 금속층을 포함하는 것을 특징으로 하는 반도체 소자.
  58. 제57항에 있어서, 상기 도전성 덮개층은 니켈(Ni), 금(Au), 백금(Pt), 티타늄(Ti), 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta), 및 팔라듐(Pd) 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자.
  59. 제46항에 있어서, 상기 절연성 패시베이션층은 실리콘 질화물, 실리콘 산화물, 및 알루미늄 산화물 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자.
  60. 제46항에 있어서, 상기 금속 콘택층 측벽들은 안쪽으로 비스듬하고, 상기 절연성 패시베이션층은 상기 평평한 메사 표면 반대편으로 상기 금속 콘택층의 상기 안쪽으로 비스듬한 측벽들 상으로 신장하는 것을 특징으로 하는 반도체 소자.
  61. 제46항에 있어서, 상기 반도체 구조의 상기 메사 측벽들은 상기 평평한 메사 표면에 대한 제1 기울기를 가지고, 상기 금속 콘택층 측벽들은 상기 평평한 메사 표면에 대한 제2 기울기를 가지며, 상기 제2 기울기는 상기 제1 기울기보다 작은 것을 특징으로 하는 반도체 소자.
  62. 제46항에 있어서, 상기 절연성 패시베이션층은 상기 콘택 표면에 인접한 상기 금속 콘택층 측벽들의 부분들을 노출시키는 것을 특징으로 하는 반도체 소자.
  63. 제46항에 있어서, 상기 메사는 발광 소자를 위하여 상기 반도체 구조 안에 광학적 감금이나 전류 감금 중 적어도 하나를 제공하도록 구성되는 것을 특징으로 하는 반도체 소자.
  64. 제46항에 있어서, 상기 메사 측벽들은 상기 금속 콘택층이 없는 것을 특징으로 하는 반도체 소자.
  65. 반도체 소자 형성방법으로서,
    메사 표면과 메사 측벽들을 가지는 메사를 포함하는 반도체 구조를 형성하는 단계;
    상기 메사 표면 상에 도전성 금속 콘택층을 형성하는 단계;
    상기 금속 콘택층 상에 마스크를 형성하는 단계;
    상기 마스크 상과 상기 메사 측벽들 상에 절연성 패시베이션층을 형성하는 단계; 및
    상기 마스크와 상기 마스크 상의 상기 절연성 패시베이션층의 부분들을 제거하는 단계를 포함하는 반도체 소자 형성방법.
  66. 제65항에 있어서, 상기 도전성 금속 콘택층을 형성하는 단계는, 상기 마스크를 지나 신장하는 금속층을 형성하는 단계 및 상기 절연성 패시베이션층을 형성하기 전에 상기 마스크를 지나 신장하는 상기 금속층의 부분들을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  67. 제66항에 있어서, 상기 반도체 구조를 형성하는 단계는, 상기 마스크를 지나 신장하는 반도체층을 형성하는 단계 및 상기 절연성 패시베이션층을 형성하기 전에 상기 마스크를 지나 신장하는 상기 반도체층의 부분들을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  68. 제66항에 있어서, 상기 금속층의 부분들을 선택적으로 제거하는 동안, 상기 금속층의 부산물들을 상기 마스크의 측벽들 상에 재증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  69. 제65항에 있어서, 상기 메사는 발광 소자를 위하여 상기 반도체 구조 안에 광학적 감금이나 전류 감금 중 적어도 하나를 제공하도록 구성되는 것을 특징으로 하는 반도체 소자 형성방법.
  70. 제65항에 있어서, 상기 메사 측벽들은 상기 도전성 금속 콘택층이 없는 것을 특징으로 하는 반도체 소자 형성방법.
KR1020057011312A 2002-12-20 2003-12-18 자기정렬 반도체 메사와 콘택층을 구비한 반도체 소자형성방법 및 그에 관련된 소자 KR101045160B1 (ko)

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US43521102P 2002-12-20 2002-12-20
US43521302P 2002-12-20 2002-12-20
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