KR20050042774A - 나노구조체 및 그 제조 방법 - Google Patents

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    • Y10S977/763—Nanowire or quantum wire, i.e. axially elongated structure having two dimensions of 100 nm or less formed along or from crystallographic terraces or ridges

Abstract

공명 터널링 다이오드, 여타의 1차원 전자, 광자 구조체, 및 전자기계 MEMS 디바이스는, 상이한 밴드갭을 갖는 상이한 재료들로 위스커의 길이 세그먼트들을 형성하는 나노위스커내에 헤테로구조체로서 형성된다. 따라서, 양자 감금 효과를 나타내도록, 공명 터널링 다이오드는 나노미터 치수를 갖는 일정한 직경의 컬럼 및 일 단부에 시드 입자를 갖는 나노위스커를 포함하고, 상기 컬럼은 제1반도체 부분과 제2반도체 부분사이에 배치된, 에미터 및 콜렉터를 각각 포함하는 제1 및 제2반도체 부분, 제1 및 제2반도체 부분의 그것과 상이한 밴드 갭을 가지는 재료로 된 제3 및 제4부분, 및 제3부분과 제4부분 사이에 배치되고 양자 웰을 형성하는, 제3 및 제4부분의 그것과 상이한 밴드 갭을 가지는 반도체 재료로 된 제5중심부를 포함한다. RTD는 기판상에 시드 입자를 증착하는 단계, 및 시드 입자를 갖는 용융물을 형성하도록 온도 및 압력의 제어된 조건들 하에서 시드 입자를 재료들에 노출시키는 단계를 포함하는 방법에 의해 만들어지며, 시드 입자는 컬럼의 최상부상에서 생성되어 나노위스커를 형성하고, 나노위스커의 컬럼은 나노미터 치수의 일정한 직경을 가진다; 컬럼의 성장 중에, 상기 가스들의 조성들을 선택적으로 변화시켜 그 길이를 따른 영역들에서의 컬럼의 재료의 조성을 급격히 변화시켜 에피택셜 성장을 유지하는 한편, 상기 부분들의 재료들 사이의 격자 오정합은 경계부들에서 위스커의 반경반향 바깥쪽으로의 팽창에 의해 수용된다.

Description

나노구조체 및 그 제조 방법{NANOSTRUCTURES AND METHODS FOR MANUFACTURING THE SAME}
본 출원서는 2002년 7월 8일에 출원된 미국 가 출원 제 60/393,835호 및 2003년 4월 4일에 출원된 미국 가 출원 제 60/459,982호의 우선권의 이익을 주장하며, 그 전문이 본 명세서에서 인용참조된다.
본 발명은 특히 1-차원 형식의 구조체들에 관한 것이며, 그 구조체들은 폭 또는 직경이 나노미터 치수로 되어 있고 통상적으로 나노위스커(nanowhisker), 나노로드(nanorod), 나노와이어, 나노튜브 등으로 알려져 있다; 상세한 설명을 위해, 이러한 구조체들을 "1-차원 나노요소"라 칭할 것이다. 더욱 상세하게는, 다음과 같은 것으로 국한되지는 않지만, 본 발명은 나노위스커 및 나노위스커를 형성하는 방법에 관한 것이다.
기판상의 위스커 형성의 기본 공정, 소위 VLS(vapor-liquid-solid) 메커니즘은 잘 알려져 있다. 촉매 재료, 통상적으로 예를 들어 기판상의 금의 입자는 소정 가스들의 존재로 인해 가열되어 용융물(melt)을 형성한다. 필러(pillar)는 용융물아래에 형성되고 상기 용융물은 필러의 최상부상에 서 있게 된다. 이 결과물이, 최상부상에 위치된 고형화된 입자 용융물(solidised particle melt)을 갖는, 원하는 재료로 된 위스커이다 - "Growth of Whiskers by the Vapour-Liquid-Solid Mechanism" - Givargizov - Current Topics in Materials Science Vol. 1, 79 내지 145 페이지 - North Holland Publishing Company 1978년 참조. 이러한 위스커의 치수는 마이크로미터 범위내에 있다.
국제 출원 WO 01/84238호는 도 15 및 도 16에서 나노위스커를 형성하는 방법을 개시하며, 에어러졸(aerosol)로부터의 나노미터 치수의 입자들은 기판상에 증착되며, 이들 입자들은 필라멘트 또는 나노위스커를 생성하는 시드(seed)로서 사용된다. 상세한 설명을 위해, 나노위스커라는 용어는 직경이 나노미터 치수인 1차원 나노요소들을 의미하는 것으로 의도되며, 상기 요소는 VLS 메커니즘에 의해 형성된다.
통상적으로, 나노구조체는 2개 이상의 치수가 약 1㎛ 미만(즉, 나노미터 치수)인 디바이스이다. 통상적으로, 두께가 1㎛ 미만인 1이상의 층을 갖는 계층화된 구조체(layered structure) 또는 스톡 재료(stock material)들은, 나노구조체들이 이러한 층들의 준비를 위해 사용될 수 있다 하더라도, 하기에 서술되는 바와 같이 나노구조체로 간주되지 않는다. 따라서, 나노구조체라는 용어는, 보다 큰 구조체들과 상이한 기능들 및 유틸리티(utility)들을 가지며 그리고 통상적으로 다소 큰, 즉 마이크로스케일의 구조체를 준비하는 종래의 절차들과 상이한 방법에 의해 제조되는, 2개의 치수가 약 1㎛ 미만인 독립되어 서 있는(free-standing) 또는 고립된(isolated) 구조체들을 포함한다. 따라서, 나노구조체 종류의 정확한 경계가 특정한 수적인 치수 한계에 의해 정의되지는 않을 지라도, 상기 용어는 당업자들에게 쉽게 인지되는 그러한 종류를 나타낸다. 많은 경우에서, 나노구조체를 특성화하는 치수의 크기의 상한(upper limit)은 약 500㎚이다.
나노요소의 직경이 소정 양, 즉 50㎚ 이하인 경우에는, 전자들이 상기 나노요소의 길이 방향으로만 이동할 수 있는 반면, 직경 평면(diametral plane)에 대해서 상기 전자들은 양자 역학 고유상태(quantum mechanical eigenstate)들을 점유하는 양자 감금(quantum confinement)이 발생한다.
반도체 나노위스커들의 전기적 그리고 광학적 특성들은 그들의 결정 구조, 형성, 및 크기에 의해 근본적으로 결정된다. 특히, 위스커 폭의 작은 편차(variation)는 양자 감금 효과(quantum confinement effect)로 인한 에너지 상태의 간격(separation)에 있어 상당한 변화를 유도할 수도 있다. 따라서, 위스커 폭이 자유롭게 선택될 수 있는 것이 중요하며, 그와 동등하게 연장된 위스커 길이들에 대해 그 폭이 일정하게 유지될 수 있는 것도 중요하다. 이는, 기판상의 선택된 위치들에 위스커들을 포지셔닝시키는 가능성과 함께, 현재의 반도체 구성요소 기술과 위스커 기술의 통합(integration)이 가능하다면 필요할 것이다. GaAs 위스커의 성장에 관한 몇가지 실험 연구들이 행해졌으며, 그 중 Hiruma 외 다수가 연구한 리포트가 가장 중요하다. 그들은 Ⅲ-Ⅴ 금속 유기 화학 기상 증착 - MOCVD - 성장 시스템으로 기판판상에 Ⅲ-Ⅴ 나노-위스커를 성장시켰다 - K. Hiruma, M. Yazawa, K. Haraguchi, K. Ogawa, T. Katsuyama, M. Koguchi, 그리고 H. Kakibayashi, J. Appl. Phys. 74, 3162 1993; K. Hiruma, M. Yazawa, T. Katsuyama, K. Ogawa, K. Haraguchi, M. Koguchi, 그리고 H. Kakibayashi, J. Appl, Phys. 77,4471995; E. I. Givargizov, J. Cryst, Growth 31, 20 1975; X. F. Duan, J, F. Wang, 그리고 C. M. Lieber, Appl. Phys. Lett. 76, 1116 2000; K. Hiruma, H. Murakoshi, M. Yazawa, K. Ogawa, S. Fukuhara, M. Shirai, 그리고 T. Katsuyama, IEICE Trans. Electron. E77C, 1420 1994; K. Hiruma 외, "Self-organised growth on GaAs/InAs heterostructure nanocylinders by organometallic vapor phase epitaxy", J, Crystal growth 163, (1996), 226 내지 231. 이들 접근법은 시드 입자들을 형성하도록 얇은 Au 필름을 어닐링하는 것에 토대를 두었다. 이 방식으로, 그들은 균질한 위스커 폭 분포(homogeneous whisker width distribution), Au 층의 두께에 의해 제어될 수 있는 평균 크기 및 이 층이 나노입자들로 변형되는 방법을 달성하였다. 이 기술로는, 크기 및 표면 커버리지(surface coverage)를 별도로 제어하기 어려우며, 또한 낮은 커버리지를 달성하는 것이 사실상 불가능하다. 필름 두께와 위스커 두께 사이의 상관관계(correlation)는 직접적(straightforward)이지 않았는데, 그 이유는 위스커 폭이 성장 온도에도 종속되었고 심지어는 Au 입자들의 온도-종속적 평형 크기(temperature-dependent equilibrium size)의 징후들조차 존재하였기 때문이다. 또한, 상기 리포트들의 저자들은 주사 터널링 현미경 팁(scanning tunneling microscope tip)으로부터 증착된 Au 방울(droplet)의 크기와 결과적인 위스커 폭 사이에 강한 상관관계가 있음을 알게 되었다. Lieber 외 다수 - Y. Cui, L. J. Lauhon, M. S. Gudiksen, J. F. Wang, 그리고 C. M. Lieber, Appl. Phys. Lett. 78, 2214, 2001 - 에 의해 성장된 프리-플라잉(free-flying) Si 위스커에 대해서는, 명백한 입자-위스커 크기 상관관계가 나타났었다.
위스커들이 전기적 구성요소로서 사용되어야 하는 경우에는, 위스커의 길이를 따라 위치된 양호하게-형성된 전기 접합(well-defined electrical junction)들이 존재하여야 할 필요가 있으며, 그리고 많은 작업이 이것의 달성을 추구해왔다 - 예를 들어, Hiruma 외, "Growth and Characterisation of Nanometer-Scale GaAs, AlGaAs and GaAs/InAs Wires" IEICE Trans. Electron., Vol. E77-C, 1994년 9월 No.9, 1420 내지 1424 페이지 참조. 하지만, 많은 개선이 필요하다.
또한, 탄소 나노튜브(CNT)상에 많은 작업이 수행되었다. 진보가 있었음에도, CNT의 도전-타입(conductivity-type)의 제어의 결여, 및 제어된 방식으로의 1D 헤테로구조체(heterostructure)를 형성하는 것에 대한 불가능(inability)으로 인해 연구가 좌절되었다. 반도체성 CNT내의 도핑 (pn) 접합들(derycke 외, Nano Letters, 2001년, 1,453), 및 CNT와 반도체(Si 및 SiC) 나노위스커 사이의 전이(transition)들(Hu 외, Nature, 1999sus, 399, 48)을 가지는, CNT의 금속성 부분과 반도체성 부분 사이에 킹크(kink)로서 무작위로 형성된 인터페이스(Yao 외, Nature, 1999년, 402, 273)가 확인(identify)되고 연구되었다.
다른 개발 추세에 있어서, 1D 디바이스를 제조하고자 하는 시도는 Randall, Reed 및 공동 작업자들에 의해 개발된 탑-다운 방법(top-down method) - M.A. Reed 외, Phys. Rev. Lett. 60, 535(1988년)에 의해 1980년대 후반에 행해졌다. 양자 디바이스의 이 집단(family)에 대한 최신 기술을 여전히 대표하는 그들의 톱-다운 접근법은 2개의 배리어 및 중심 양자 웰을 형성하는 다중층들의 에피택셜 성장(epitaxial growth)에 기초한다. 그 후, 전자-비임 리소그래피가 최상부 콘택을 형성하도록 금속성 층들의 진공증착(evaporation)과 함께 가로방향으로 한정된 패턴을 정의하는데 사용된다. 그 후, 표면으로부터 e-비임-감응성 레지스트를 제거하는데 리프트-오프(lift-off) 공정이 사용되며, 반응성 이온 에칭이 의도된 좁은 컬럼(intended narrow column)들을 둘러싸고 있는 모든 재료를 제거한다. 마지막으로, 상기 디바이스들은 폴리이미드 층을 이용하여 기판을 거쳐 그리고 최상부로부터 콘택된다. 이 바텀-업 기술(bottom-up technique)에 의해 제조된 디바이스들의 연구들에서, 100 내지 200㎚ 직경의 컬럼들이 관측되었으나, 전기적 특성이 다소 상실되었으며 최대 피크-대-밸리 전류(peak-to-valley current)는 약 1.1:1이였다. 자기-어셈블링 양자 도트의 스트레인-유도 형성(strain-induced formation of self-assembled quantum dots)(I.E. Itskevich 외, Phys. Rev. B 54, 16401(1996년); M. Narihiro, G. Yusa, Y. Nakamura, T. Noda, H. Sakaki, Appl. Phys. Lett. 70, 105(1996년), M. Borgstrom 외, Appl. Phys. Lett. 78, 3232(2001년))을 채택하여, 저-치수 공명 터널링 디바이스(low-dimensional resonant tunneling device)를 실현하는 대안적인 접근법이 보다 최근에 보고되었다.
이하, 첨부한 도면을 참조하여 단지 예시의 방식으로 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명에 따른 제조 기술의 개략적인 도면: (a) GaAs 기판상에 크기-선택된 Au 에어러졸 입자들의 증착을 도시하는 도면; (b) 위스커들의 위치설정을 위한 입자들의 AFM 조작을 도시하는 도면; (c) 표면으로부터 Au와 Ga 사이에 공정 용융물을 만드는 합금화(alloying)를 도시하는 도면; (d) GaAs 위스커 성장을 도시하는 도면;
도 2에서 (a)는 10㎚ Au 에어러졸 입자들로부터 성장된 GaAs 나노-위스커의 TEM 사진; (b)는 40㎚ Au 에어러졸 입자들로부터 성장된 GaAs 위스커들을 갖는 GaAs<111>B 기판의 SEM 사진; (c)는 400kV의 Au 클러스터로부터 성장된 GaAs 위스커의 고-해상도 전자 현미경 이미지를 나타내는 도면이다. 삽입도는 위스커의 확대부를 도시한다;
도 3은 본 발명의 방법들을 수행하는 어퍼처의 개략적인 다이어그램;
도 4는 본 발명의 일 실시예에 따라, 격자 간격의 상호 공간 분석(reciprocal space analysis)을 이용하여, 여러개의 InP 헤테로구조체들을 포함하는 InAs 나노위스커의 조성 프로파일을 나타내는 도면으로, (a)는 40㎚의 직경을 갖는 위스커의 고-해상도 TEM 이미지; (b)는 (a)의 이미지의 파워 스펙트럼; (c)는 스플릿 200 반사부(split 200 reflection)의 InP 부분에 가장 가까운 정보를 이용한 역 푸리에 변환을 나타내는 도면이다. InP(밝음)는 각각 25, 8, 1.5㎚ 폭을 갖는 3개의 밴드내에 위치된다. (d)는 200 반사부의 InP 및 InAs 부분들상의 동일한 마스크를 이용한 중첩 이미지(superimposed image)를 나타내는 도면;
도 5는 InAs 나노위스커들 내부의 InP 헤테로구조체의 분석을 나타내는 도면으로, (a)는 40㎚ 직경 InAs 나노위스커 내부의 InP 배리어(100, 25, 8, 및 1.5㎚)의 TEM 이미지; (b)는 단층 레벨상의 인터페이스 갑작스러움(abruptness) 및 결정 완전성(crystalline perfection)을 나타내는 8㎚ 배리어 영역의 확대도; (c)는 InAs에 대한 오믹 콘택(ohmic contact)의 (좌측 에지) 이상적인 형성을 포함하는 InAs/InP 헤테로구조체의 시뮬레이션된 밴드-구조 다이어그램; (d)는 80㎚ InP 배리어를 포함하는 InAs 위스커에 대해 알 수 있는 강한 비선형 I-V 거동에 의해 대조된, 균질한 InAs 위스커에 대한 오믹 I-V 종속성을 나타내는 도면; (e)는 0.57eV의 배리어 높이를 산출하는, (10mV의 바이어스에서) InP 배리어에 걸친 전자들의 열이온 여기(thermionic excitation)의 측정들을 나타내는 아레니우스 도(Arrhenius plot);
도 6은 본 발명의 공명 터널링 다이오드에서 사용되는, 다양한 두께의 단일 배리어에 대한 이송 메커니즘의 평가에 대한 도면으로, (a)는 성장 기판상의 위스커의 SEM 이미지(스케일 바아는 1㎛를 도시한다); (b)는 2개의 합금 오믹 콘택에 의해 콘택되는 InAs/InP 나노위스커(스케일 바아는 1㎛를 도시한다); (c)는 위스커의 긴 축선에 대해 수직인 8㎚ InP 세그먼트를 갖는 InAs 위스커의 TEM 이미지; (d)는 3개의 상이한 배리어 상황들에 대한 전류-전압 특성을 나타내는 도면;
도 7은 고-해상도 TEM 이미징을 나타내는 도면으로, (a)는 본 발명의 제1실시예를 형성하는 2개의 InP 배리어를 갖는 <111> 방향으로 성장된 InAs 위스커의 TEM 이미지(스케일 바아는 8㎚를 도시한다); (b)는 (a)에서 박스로 표시된 영역의 1차원 통합 프로파일을 나타내는 도면이다. 배리어의 폭은 약 5.5㎚이고(16개의 격자 간격), 인터페이스 급격성(interface sharpness)은 이미지 콘트라스트의 점프(jump)에 의해 판단되는 1 내지 3개의 격자 간격 정도이다;
도 8은 본 발명의 일 실시예를 형성하는 공명 터널링 다이오드(RTD)에 관한 것으로,
(a)는 명확하게 가시되는 이중 배리어를 갖는 위스커의 최상단의 TEM 이미지를 나타내며, 이 경우 배리어 두께는 약 5㎚이고(스케일 바아는 30㎚를 도시한다);
(b)는 (좌측에) 나타낸 에미터 영역내의 특징적인 전자 상태에 따른 조사된 디바이스에 대한 에너지 밴드 다이어그램의 원리를 도식화한 도면이며;
(c)는 약 5mV의 전압 폭을 갖는, 바닥 상태(ground state; E1z)로의 공명 터널링을 반영하는, 특성에 있어 뾰족한 피크(sharp peak)를 나타내는 (a) 및 (b)에 도시된 것과 동일한 디바이스에 대한 전류-전압 데이터를 나타낸 도면이다. 이 폭은 전자가 터널링하는 에미터의 그레이딩된 에너지 밴드(shaded energy band)의 폭에 대응하여 약 2meV의 전이의 에너지 폭으로 병진(translate)될 수 있다. 디바이스 특성은 전압 증가 및 전압 감소에 대한 공진 피크의 확대도를 제공한 삽입도내에 도시된다;
도 9는 본 발명에 따른 공명 터널링 다이오드의 바람직한 실시예의 개략적인 도면;
도 10은 와이드 밴드 갭 절연 세그먼트(wide band gap insulating segment)를 포함하는 본 발명의 또 다른 실시예를 나타내는 도면;
도 11은 헤테로 바이폴라 트랜지스터(HBT)를 포함하는 본 발명의 또 다른 실시예의 개략적인 도면;
도 12는 HBT 구조와 상관관계에 있는 HBT의 밴드 갭 다이어그램;
도 13은 3원 화합물(ternary compound)의 조성 변화를 갖는 밴드 갭 변동을 도시하는 다이어그램;
도 14a 및 도 14b는 다양한 반도체 화합물에 대한 밴드 갭 대 격자 치수를 도시하는 다이어그램;
도 15는 발광 다이오드 및 레이저를 포함하는 본 발명의 일 실시예의 개략적인 도면;
도 16은 원하는 종(speies)의 개별 분자들의 검출에 대한 레이저의 어플리케이션을 포함하는 본 발명의 또 다른 실시예의 개략적인 도면;
도 17은 NIL 공정에서 패터닝 포토레지스트에 대한 레이저의 어레이의 어플리케이션을 포함하는 본 발명의 또 다른 실시예의 개략적인 도면;
도 18a는 포토디텍터를 포함하는 본 발명의 또 다른 실시예의 개략적인 도면이며, 도 18b 및 도 18c는 그 변형례를 도시하는 도면;
도 19a는 솔라 셀을 포함하는 본 발명의 또 다른 실시예의 개략적인 도면이며, 도 19b는 그 변형례를 도시하는 도면;
도 20은 테라헤르츠 방사선의 방사선 소스를 포함하는 본 발명의 또 다른 실시예의 개략적인 도면;
도 21a 내지 도 21c는 광자 결정을 포함하는 본 발명의 일 실시예를 설명하는 개략적인 도면이며, 도 21d는 3-D 광자 결정을 형성하는 그 변형례를 도시하는 도면;
도 22a 내지 도 22g는 격자들이 서로에 대해 매칭되지 않는, 기판과 에피택셜된 재료 층을 형성하는 본 발명의 또 다른 실시예의 개략적인 도면;
도 23a 내지 도 23c는 격자들이 서로에 대해 매칭되지 않는, 기판과 에피택셜된 재료 층을 형성하는 본 발명의 또 다른 실시예의 개략적인 도면;
도 24a 및 도 24b는 통상적인 <111> 방향과 달리, <100> 방향으로 연장된 위스커들을 형성하는 본 발명의 또 다른 실시예를 설명하는 개략적인 도면;
도 25a 및 도 25b는 필드 방출 디스플레이(FED)의 개별 요소들이 나노위스커들이고 개별적으로 어드레스가능한, 상기 디스플레이를 포함하는 본 발명의 또 다른 실시예의 개략적인 도면;
도 26은 적외부 영역내의 이미지를 가시 광 영역으로 업컨버팅(upconverting)하는 구성물을 포함하는 본 발명의 또 다른 실시예의 개략적인 도면;
도 27은 적외부 방사선용 안테나를 포함하는 본 발명의 또 다른 실시예의 개략적인 도면;
도 28은 스핀트로닉스 어플리케이션(spintronics application)을 위한 강자성 위스커를 포함하는 또 다른 구성물을 포함하는 개략적인 도면;
도 29는 신경안으로의 임플랜테이션을 위한 선택적으로 어드레스가능한 전극들의 어레이를 포함하는 본 발명의 또 다른 실시예의 개략적인 도면;
도 30은 길이를 따라 산화된 외부 표면을 갖는 나노위스커를 포함하는 본 발명의 또 다른 실시예의 개략적인 도면;
도 31은 기판으로부터 직립되고 캔틸레버 구성물을 형성하는 나노위스커의 로우를 포함하는 또 다른 실시예의 개략적인 도면;
도 32는 진동(oscillation)을 위해 배치된 나노위스커를 포함하고 무게 및 주파수의 정확한 측정을 제공하는 본 발명의 또 다른 실시예의 개략적인 도면;
도 33은 주사 터널링 현미경의 팁을 포함하는 본 발명의 또 다른 실시예의 개략적인 도면이다.
본 발명은 나노위스커, 즉 1-차원 반도체 나노결정을 형성하는 방법을 포함하되, 상기 위스커의 세그먼트(segment)들은 상이한 조성을 가지고, 예를 들어 인듐 아세나이드 위스커들은 인듐 인화물의 세그먼트들을 포함하며, 성장 조건들은 몇개의 단층들(few monolayers)로부터 수백 나노미터의 두께로 된 헤테로구조 배리어 및 갑작스러운 인터페이스(abrupt interface)의 형성을 허용하며, 따라서, 전자들이 그에 따라 이동할 수 있는 1-차원 랜드스케이프(landscape)를 생성할 수 있다. 화학 비임 에피택시 방법(chemical beam epitaxy method)의 바람직한 방법에서, 조성의 신속한 변경(alteration)은 분자 비임으로서 초고진공 챔버로 공급된, 시드 입자 및 기판의 공융 용융물(eutectic melt)로의 전구체 원자(precursor atom)들의 공급에 의해 제어된다. 상이한 조성들간의 급속한 스위칭은, 성장이 방해되거나 또는 적어도 소량으로 감소되고 그리고 성장에 대한 과포화 상태들이 재확립(reestablish)되며; 적어도, 과포화 및 조성의 변화는 어떠한 감지가능한 성장보다도 빨리 변화된다. 위스커의 재료의 갑작스러운 변화로, 격자 오정합(lattice mismatch)로 인한 응력(stress) 및 스트레인(strain)은 위스커의 반경방향 바깥쪽으로의 벌징(bulging)에 의해 또는 적어도 접합 근처의 격자 평면내의 원자들의 가로방향 변위(lateral displacement)에 의해 달성된다.
또한, 본 발명은 결정 기판상에 성장된 크기-선택된(size-selected) 에피택셜 나노-위스커의 합성(synthesis)에 대한 기술을 포함한다. 촉매로서, 크기-선택 금 에어러졸 입자들이 사용되며, 이는 표면 커버리지가 위스커 직경과 무관하게 완전히 변동될 수 있게 한다. 위스커가 10㎚와 50㎚ 사이의 균일한 직경을 갖는 로드 형상이라면, 촉매 시드의 크기와 상관관계가 있다. 에어러졸 입자들의 나노-조작(nano-manipulation)의 사용으로 인해, 개별 나노-위스커들은 ㎚ 레벨의 정확도를 가지고 제어된 방식으로 기판상의 특정한 위치들에서 핵생성(nucleate)될 수 있다. 본 발명의 방법은 나노입자의 선택에 의해 위스커의 폭 제어를 향상시킨다. 나노입자는 에어러졸일 수 있거나, 또는 용융될 때 정확한 직경 볼(ball)들을 형성하는, 기판상에 형성된 금 장방(gold rectangle)들으로부터 시작함으로써 기판상에 액체 합금(liquid alloy)이 만들어질 수 있다. 시드 입자로서 금 대신에 여타의 재료, 예를 들어 갈륨이 사용될 수 있다.
많은 적용례에서는 직경, 위스커의 형상, 및 여타의 속성들이 기본적으로 일정한 나노위스커를 가지는 것이 바람직하나, 위스커 형성 시 Ⅲ족 재료, 예를 들어 Ga의 확산 상수(확산 계수)를 선택적으로 변경시킴으로써 변동될 수 있다. 이는 다음에 의해 행해질 수 있다:
ㆍ공정 온도를 낮춘다 - 이는 위스커의 자유단(free end) 쪽으로 테이퍼진(tapered) 위스커를 생성한다;
ㆍⅤ족 재료의 압력을 증가시킨다;
ㆍⅤ족과 Ⅲ족 재료 둘 모두의 압력을 증가시킨다.
더욱 상세하게는, 본 발명은 나노위스커를 형성하는 방법을 제공하며, 상기 방법은:
기판상에 시드 입자를 증착시키는 단계, 및 상기 시드 입자를 갖는 용융물을 형성하도록 온도 및 압력의 제어된 조건들 하에서 상기 시드 입자를 재료들에 노출시키는 단계를 포함하여, 상기 시드 입자 용융물이 컬럼의 최상부상에 생김에 따라 나노위스커를 형성하고, 상기 나노위스커의 상기 컬럼은 직경이 나노미터 치수이며,
컬럼의 성장 시, 상기 재료들의 조성들을 선택적으로 변화시켜 그 길이를 따른 영역들에서의 컬럼의 재료의 조성을 갑작스럽게 변화시켜 에피택셜 성장을 유지하는 한편, 그 길이를 따라 적어도 제1 및 제2반도체 세그먼트 길이들을 갖는 컬럼을 형성하며, 상기 제1반도체 세그먼트는 상기 제2반도체 세그먼트의 그것과 상이한 밴드 갭(band gap)을 가지는 재료로 되어있다.
기능적 1D 공명 터널링 다이오드 및 여타의 구성요소 및 구조체들은 상이한 반도체 재료들의 디자인된 세그먼트들의 Ⅲ/Ⅴ 나노위스커들로의 바텀-업 어셈블리를 통해 얻어졌다. 나노위스커들을 포함하는 전자 및 광자 구성요소들은 단결정 형성을 갖는 헤테로구조체로서 형성되었으며, 나노위스커의 길이 세그먼트들은 상이한 재료로 되어 있어 상이한 밴드 갭 재료들 사이의 위스커내에 양호하게 정의된 접합부들을 생성함에 따라, 원하는 기능을 갖는 구성요소를 생성한다.
따라서, 본 발명은 나노미터 크기의 직경을 갖는 컬럼을 구비한 나노위스커를 포함하는, 일반적인 용어로 헤테로구조 전자 또는 광자 구성요소를 제공하며, 상기 컬럼에는 그 길이를 따라 나노위스커 컬럼의 사전결정된 길이에 걸쳐 연장되는 인접한 세그먼트들 사이의 사전결정된 직경 경계부들을 갖는 상이한 재료 조성의 복수의 길이 세그먼트들을 배치하여, 상기 경계부들에서의 원하는 밴드 갭 변화들을 제공함으로써, 상기 구성요소가 원하는 기능을 수행할 수 있게 한다.
일반적인 측면에서, 본 발명은 나노미터 크기의 직경을 갖는 컬럼을 구비한 나노위스커를 포함하는 전자 또는 광자 구성요소를 제공하며,
상기 컬럼은 그 길이를 따라 제1세그먼트와 제2세그먼트 사이에 배치된 갑작스러운 에피택셜 조성 경계부를 갖는 상이한 재료들의 상기 제1 및 상기 제2길이 세그먼트를 적어도 포함하며, 상기 경계부에서의 격자 오정합은 상기 경계부에서 상기 나노위스커의 반경방향 바깥쪽으로의 팽창에 의해 수용된다.
또 다른 일반적인 측면에서, 본 발명은 나노미터 크기의 직경을 갖는 컬럼을 구비한 나노위스커를 포함하는 전자 또는 광자 구성요소를 제공하며,
상기 컬럼은 그 길이를 따라 제1세그먼트와 제2세그먼트 사이에 배치된 급격한 에피택셜 직경 재료 경계부를 갖는 상이한 재료들의 상기 제1 및 상기 제2길이 세그먼트를 적어도 포함하며, 상기 제1 및 제2세그먼트의 상이한 재료들의 조성간의 전이는 8개를 넘지 않는 직경 격자 평면들의 축선 거리에 걸쳐 발생한다. 제1 및 제2세그먼트의 조성간의 전이는 6개를 넘지 않는 격자 평면들, 바람직하게는 5개를 넘지 않는 격자 평면들, 보다 바람직하게는 4개를 넘지 않는 격자 평면들, 더더욱 바람직하게는 3개를 넘지 않는 격자 평면들, 더더욱 바람직하게는 2개를 넘지 않는 격자 평면들, 및 가장 바람직하게는 1개를 넘지 않는 격자 평면의 축선 거리에 걸쳐 발생하는 것이 바람직하다.
또 다른 측면에서, 본 발명은 나노미터 크기의 직경을 갖는 컬럼을 구비한 나노위스커를 포함하는 전자 또는 광자 구성요소를 제공하며, 상기 컬럼은 그 길이를 따라 상이한 재료들의 제1 및 제2길이 세그먼드들을 적어도 포함하고, 상기 제1세그먼트는 A1-xBx 형식의 화학양론 조성(stoichiometric composition)을 가지고, 상기 제2세그먼트는 A1-yBy 형식의 화학양론 조성을 가지며, A 및 B는 선택된 재료가고, x 및 y는 변수이며, 상기 제1세그먼트와 상기 제2세그먼트 사이에 배치된 에피택셜 조성 경계부는 사전결정된 수의 직경 격자 평면상에서의 변수 x로부터 변수 y까지의 사전결정된 점진적 변화를 포함한다. 유사한 실시예에서, 본 발명의 나노위스커의 제1 및 제2세그먼트의 조성은 각각 A1-xBxC 및 A1-yByC의 공식으로 표현될 수 있으며, A 및 B는 주기율표의 일 그룹, 예를 들어 Ⅲ 족의 원소들을 나타내고, C는 주기율표의 또 다른 그룹, 예를 들어 Ⅴ족의 원소들을 나타낸다. 변수 x 및 y는 0과 1 사이의 값이라고 가정할 수 있으며, 그 범위내에서 서로 다른 수들을 나타낸다. 따라서, 이러한 나노위스커는 그 길이를 따라 조성이 변할 수 있는 화합물 반도체로 형성됨에 따라, 헤테로접합부를 통합(incorporate)시킨다. 이러한 화합물 반도체의 일례는 AlxGa1-xAs이다. 본 발명의 나노위스커는, 예를 들어 2개의 세로(lengthwise) 세그먼트를 가지도록 구성될 수 있으며, 제1세그먼트는 Al1-xGaxAs 조성을 가지되, 변수 x는 0과 1사이의 주어진 값을 가지고, 제2세그먼트는 Al1-yGayAs 조성을 가지되, 변수 y는 x 값과 상이한 제2값을 가진다. 2개의 세그먼트들 사이에는 조성이 제1세그먼트의 조성으로부터 제2세그먼트의 조성으로 연속적으로 변하는, 즉 변수 x의 값이 연속적으로, 그리고 통상적으로 단조롭게(monotonically) 변수 y의 값으로 변하는 인터페이스가 있다. 따라서, 이 인터페이스는 헤테로접합을 구성한다. 하기에 보다 상세히 설명되는 바와 같이, 전이는 위스커들이 성장되는 조건들을 조정함으로써 사전결정된 수의 직경 격자 평면들상에서 발생하도록 행해질 수 있다. 더욱이, 성장 조건들은 나노위스커의 길이를 따라 이러한 복수의 헤테로접합를 생성하도록 주기적으로 조정될 수 있다.
나노위스커의 직경은 나노위스커의 길이를 따라 기본적으로 일정하거나 또는 제어된 테이퍼와 같은 정의된 편차를 갖도록 본 발명에 의해 제어된다. 이는 나노위스커에 대해 정확한 전기적 파라미터들을 보장하며, 제어된 테이퍼는 나노위스커의 길이를 따라 전압 구배(voltage gradient)를 생성하는 것과 동등하다. 직경은 나노위스커가 양자 감금 효과를 나타내도록 충분히 작을 수 있다. 직경이 정확하게 제어될 지라도, 처리 방법으로 인한 직경의 작은 편차, 특히 에피택셜 구조체내의 격자 오정합을 수용하기 위해 조성 경계부에서의 나노위스커의 반경방향 바깥쪽으로의 벌징이 있을 것이다. 또한, 일 세그먼트의 직경은 격자 치수의 차이 때문에 상이한 재료로 된 또 다른 세그먼트의 직경과 다소 상이할 수 있다.
본 발명에 따르면, 나노위스커들의 직경은 약 500㎚보다 크지 않은, 바람직하게는 약 100㎚보다 크지 않은, 그리고 보다 바람직하게는 약 50㎚보다 크지 않는 것이 바람직하다. 더욱이, 바람직하게는 본 발명의 나노위스커들의 직경은 약 20㎚보다 크지 않는, 또는 약 10㎚ 보다 크지 않는, 또는 약 5㎚보다 크지 않는 범위에 있을 수 있다.
나노위스커의 형성의 정확성은 양자 감금 효과에 따라 디바이스들, 특히 공명 터널링 다이오드를 생성할 수 있다. 따라서, RTD가 개발되었으며, 에미터, 콜렉터,및 중심 양자 도트는 InAs로 만들어지고 배리어 재료는 InP로 만들어진다. 최대 50:1의 피크-대-밸리 비율을 갖는 이상적인 공명 터널링 거동(resonant tunneling behavoir)이 낮은 온도에서 관측되었다.
특정한 측면에서, 본 발명은 나노미터 크기의 직경을 갖는 컬럼을 구비한 나노위스커를 포함하는 공명 터널링 다이오드를 제공하며,
상기 컬럼은 그 길이를 따라 제1반도체 세그먼트와 제2반도체 세그먼트 사이에 배치된, 에미터 및 콜렉터를 각각 형성하는 제1 및 제2반도체 길이 세그먼트, 제1 및 제2반도체 세그먼트의 그것과 상이한 밴드 갭을 가지는 재료로 된 제3 및 제4길이 세그먼트, 및 제3세그먼트와 제4세그먼트 사이에 배치되고 양자 웰을 형성하는, 제3 및 제4 세그먼트의 그것과 상이한 밴드 갭을 가지는 반도체 재료로 된 제5중심 길이 세그먼트를 포함한다.
나노위스커로 형성된 전자 또는 광자 구성요소로 인한 문제는 나노위스커의 효율적인 전기적 콘택을 만드는 것에 있다.
한가지 방법은 기계적 스크레이핑 처리(mechanical scraping process)에 의해 기판으로부터 나노위스커를 제거하고, 또 다른 기판 상의 나노위스커들을 그 기판상의 그들의 세로 측면상에 증착시키는 것이다. 그 후, 나노위스커의 단부들상에 금속화된 접착 패드(metallised bond pad)들이 형성될 수 있거나, 또는 대안적으로 나노위스커는 미리형성된 콘택 패드상에 위치되도록 조작될 수 있다.
대안적으로, 양산에 더욱 적합할 수 있는 방법으로, 나노위스커들이 기판상에서 리프트(left)될 수 있으며, 그들의 베이스 단부들이 전기적 콘택부상에 형성된다. 일단 형성되면, 나노위스커들은 수지(resin) 또는 글래시(glassy) 재료로 캡슐화(encapsulate)될 수 있으며, 그런 후 콘택 패드들은 나노위스커들의 자유 단부들과 콘택하여 캡슐화부(encapsulation)의 표면상에 형성될 수 있다. 이를 돕기 위해, 나노위스커의 형성의 단부 쪽으로의 촉매 입자 용융물은 접착 패드와의 전기적 콘택을 개선시키기 위해 그 안으로 주입된 여분의 도전성 재료를 가질 수 있다.
또한, 특정 구성요소들이 첨부된 청구항들에 설명되고 이하에 서술된다. 특히 이들은 헤테로바이폴라 트랜지스터(heterobipolar transistor), 발광 다이오드 및 포토디텍터를 포함한다.
발광 다이오드는 본 발명에 매우 적합한데, 그 이유는 파장들의 연속 범위로부터 UV, 가시, 및 적외부 영역에 걸쳐 마음대로 선택될 수 있는 방출 파장을 갖는 다이오드를 구성할 수 있기 때문이다.
본 발명은 양자 감금 효과를 나타내도록 나노미터 크기의 직경을 갖는 컬럼을 구비한 나노위스커를 포함하는 발광 다이오드를 제공하며,
상기 컬럼은 그 길이를 따라 순서대로 각각 에미터, 양자 웰 활성 세그먼트, 및 콜렉터를 포함하는 제1, 제2, 및 제3반도체 길이 세그먼트를 포함하되, 상기 제2세그먼트는 제1 및 제2세그먼트의 그것과 상이한 밴드 갭을 가지며 발광 다이오드의 활성 영역을 형성한다.
발광 다이오드의 한가지 특정한 적용례는 단일 광자의 방출에 대해서이다. 이는 다양한 적용례에서 유용하나, 특히 양자 암호해독법(quantum cryptography)에 유용하며, 광자 스트림(photon stream)의 허가되지 않은 차단(interception)은 불가피하게 양자 이론에 따라 광자의 파괴(destruction) 또는 변경을 유발할 것이고, 따라서 전송된 신호의 손상(corruption)을 유발할 것이다 - P.Michler, A. Imamoglu, M. D. Mason, P.J. Carson, G. F. Strouse, S. K. Buratto, Nature 406, 968(2000년); C. Santori, M. Pelton, G. Solomon, Y. Dale, Y. Yamamoto, Phys. Rev. Lett. 86, 1502(2001년).
본 발명은 단일 광자 광원 제공하며, 상기 단일 광자 광원은 1차원 나노요소를 포함하고, 그 길이를 따라 양자 웰의 양 측면상에 형성된 터널링 배리어를 갖는, 양자 웰을 형성하도록 충분히 작은 광학 활성 재료의 부피(volume)를 배치하여, 사용시 양자 웰은 단일 광자를 한번에 방출할 수 있다.
본 발명에 따른 광원의 또 다른 형식은 적외부 범위를 넘어 테라헤르츠 방사선을 위해 디자인된다. Capasso 및 Lucent Technologies의 공동-작업자에 의해 개발된 수퍼격자(superlattice)상에서 많은 작업이 행해졌다. 그들의 '양자 캐스케이드' 레이저들은 InGaAs/InAlAs/InP 헤테로구조체에서의 인터서브밴드 광자 방출(intersubband photon emission)을 이용하며, 최대 17 미크론의 파장에서 실온(펄스 모드) 작동을 달성하였다. 예를 들어, IEEE Spectrum 2002년 7월, 23, 24 페이지, "Using Unusable Frequencies" 및 F. Capasso, C. Gmachl, D. L. Sivco, 및 Y.Cho, "Quantum cascade lasers" Physics Today, 2002년 5월, 34 내지 39 페이지를 참조한다.
본 발명은 나노미터 크기의 직경을 갖는 컬럼을 구비한 나노위스커를 포함하는 테라헤르츠 방사선 소스를 제공하고, 상기 컬럼은 제2밴드 갭 재료로 된 다수의 층들 사이에 인터리빙된(interleaved) 제1밴드 갭 반도체로 된 다수의 층들을 포함하여, 수퍼격자를 형성하여, 테라헤르츠 방사선을 방사(radiate)하도록 파동 벡터(wave vector)로 전자들이 이동할 수 있도록 치수들이 정해져 있다.
본 발명에 따른 구성요소, 구조체 및 공정에서, 많은 수의 나노위스커들의 어레이는 기판으로부터 연장되어 기본적으로 서로에 대해 평행하게 형성될 수 있다. 이러한 어레이를 형성하는 여러가지 방법, 예를 들어 촉매 시드 입자들을 제공하도록 기판상에 에어러졸 입자들의 어레이를 위치시키는 방법, 콜로이드 용액(colloidal solution)으로부터 기판상에 입자들을 증착시키는 방법, 또는 나노임프린트 리소그래피(nanoimprint lithography; NIL) 공정(또는 여하한의 리소그래피 공정, 예를 들어 e 비임, UV, 또는 X-레이)에 의해 기판상에, 가열되는 경우, 나노위스커 성장 공정이 진행될 수 있도록 원하는 부피의 볼들을 형성하는 사전설정된 형상(직사각형 또는 여타의 형상) 및 두께의 영역들의 어레이를 형성하는 방법이 있다.
하기에 모두 서술되는 바와 같이, 이러한 어레이에는 광자 결정들로서 많은 수의 포토디텍터로 구성된 솔라 셀(solar cell), FED(field emission display), 적외부 이미지를 가시광 이미지로 변환시키는 컨버터가 채택될 수 있다. 또 다른 적용례는 편광 필터(polarisation filter)의 그것이다.
본 발명의 공정에서, 많은 수의 나노위스커들의 어레이는 보다 저렴한 재료, 예를 들어 실리콘으로 된 웨이퍼 기판상에 에피택셜 재료로 된 층을 생성하도록 채택될 수 있다. 본 발명이 속하는 기술 분야에서 여전히 당면한 문제점은 고가의 Ⅲ-Ⅴ 재료로 된 단결정 웨이퍼를 형성하여야 그로부터 칩들이 형성될 수 있다는 점이다. 실리콘 웨이퍼 기판상에 단결정 층을 형성하기 위해 많은 연구가 행해졌다 - 예를 들어, WO02/01648호 참조. 하지만, 더 많은 개선사항들을 요구한다.
본 발명에 따르면, 에피택셜 성장에 저항성이 있는 마스크 재료, 예를 들어 SiO2 또는 Si3N4와 같은 유전 재료(dielectri material)상에 성장된 실리콘 재료 또는 여타의 재료가 제공된다. 나노미터-치수의 어퍼처의 어레이가 예컨대 NIL 공정에 의해 마스크 재료내에 형성되며, 촉매 시드-형성 재료가 어퍼처내에 증착된다. 대안적으로, 시드 형성 재료 영역들의 어레이는 기판상에 증착되고, 그 후 마스크 재료 층이 기판 및 시드 입자 영역상에 증착된다. 열을 가하면, 시드 입자 영역들이 용융되어 시드 입자를 형성하고, 그 후 원하는 Ⅲ-Ⅴ 또는 여타의 재료의 나노위스커들의 성장이 시작된다. 나노위스커들의 성장 후, 원하는 재료의 성장은 재료의 단일 연속 층이 형성될 때까지 핵생성 중심(nucleation centre)으로서 위스커를 이용하여 계속된다. 상기 재료는 단결정 에피택셜이다. 바람직하다면, 나노위스커의 단부에서 용융된 시드 입자는 에피택셜 층의 오염을 회피하기 위해 적절한 기회에 제거된다.
변형례에서는, 나노위스커의 형성에 앞서 그리고 시드 입자들 바로 밑의 성장이 여전이 액상(liquid phase)인 동안에, 핵생성 지점들로서 시드 입자 용융물들을 이용하여 에피택셜 층의 대량 성장(mass growth)이 시작된다.
또 다른 변형례에서는, 실리콘 표면의 상부면내에, 예를 들어 <100> 기판의 <111> 에칭으로 미세한(microscopic) V-형상의 그루브가 형성된다. 시드 입자 형형 영역은 V-형상의 그루브들의 표면들상에 형성되어, 나노위스커들이 기판에 대해 소정 각도로 성장하고 그루브들에서 서로에 대해 교차(cross)한다. 이로 인해 나노위스커 핵생성 중심들로부터 에피택셜 층의 보다 효율적인 성장이 이루어진다. 또한, 상이한 성장 위상을 갖는 도메인 영역들간의 그레인 경계(grain boundary)가 회피된다; 이는 이전의 공정들에서 문제가 되었다.
본 발명은 또 다른 측면에서 상이한 재료의 기판상에 원하는 재료의 에피택셜 층을 형성하는 방법을 제공하며, 상기 방법은, 기판상에 시드 입자 재료 영역들의 구성을 형성하는 단계, 상기 시드 입자 영역 근처에 마스크 재료 층을 형성하는 단계, 상기 원하는 재료의 상기 시드 입자 영역들로부터 나노위스커드를 성장시키는 단계, 및 성장 사이트들로서 상기 나노위스커들을 이용하여 상기 원하는 재료를 계속 성장시키는 단계를 포함하여, 상기 기판상에 연장된 상기 원하는 재료의 에피택셜 층을 생성하는 단계를 포함한다.
본 발명의 또 다른 실시형태에서, 나노위스커에 대해 통상적인 <111> 방향과 다른, <100> 방향으로 연장된 Ⅲ-Ⅴ 재료의 나노위스커들을 형성하기 위한 공정들이 개발되었다. 이는, 특히 <111> 방향으로 성장되는 경향이 있는 질화물 재료들에 대해 중요한 적용예들을 가지지만, 상기 재료가 징크 블렌드(zinc blende)와 우르짜이트(wurtzite) 구조 사이에 교번하기 때문에 많은 적층 결함(stacking fault)을 가진다.
본 발명은 기판을 제공하는 단계, 상부층상에 시드 입자들의 구성을 형성하는 단계, 초기에 <111> 방향으로 기판으로부터 연장된 상기 시드 입자들로부터 나노위스커들을 성장시키는 단계, 및 <100> 방향으로 그들의 성장 방향을 변경시키도록 상기 나노위스커들내에 배리어 재료의 짧은 세그먼트를 형성하는 단계를 포함하는 나노위스커를 형성하는 방법을 제공한다.
또 다른 측면에서, 본 발명은 나노위스커들을 형성하는 방법을 제공하고, 나노위스커를 형성하는 방법은, 기판을 제공하는 단계, 상부면상에 시드 입자들의 구성을 형성하는 단계, 초기에 <111> 방향으로 기판으로부터 연장된 상기 시드 입자들로부터 나노위스커들을 성장시키는 단계, 및 <100> 방향으로 그들의 성장 방향을 변경시키도록 상기 나노위스커들의 성장 조건들을 변경시키는 단계를 포함한다.
또한, 본 발명은 MEMS 디바이스 - 마이크로기계 디바이스내에 통합되는 1차원 나노요소들에 관한 것이다.
일 측면에서, 예를 들어 실리콘 기판은 하나의 표면상에 형성된 전기적 콘택 영역들의 매트릭스를 가진다. 각 콘택 영역상에는, 하나의 또는 다수의 나노위스커가 기판의 표면으로부터 직립(upstanding)하도록, 예를 들어 금 촉매 입자로 형성된다. 그러므로, 각 나노위스커, 또는 나노위스커의 그룹은 전기적 신호에 의해 개별적으로 어드레스할 수 있다. 이러한 구조체는 신경(nerve) 또는 아마도 눈의 망막내의 신경들의 단부와 콘택할 수 있으며, 전극들은 신경을 인에이블링하게 하는 치료(repairing) 또는 인공적(artificial) 기능을 제공하도록 활성화될 수 있다. 따라서, 예를 들어 눈의 망막에 적용되는 경우, 상기 구조체는 소정의 실명 문제(blindness problem)들을 극복할 수 있다.
또 다른 측면에서는, 신경 전극으로서 기능할 수 있는 나노위스커가 제공되고, 여타의 적용례에서는, 나노위스커는 실리콘 또는 산화될 수 있는 금속으로 형성되며, 위스커는 그 길이를 따라 산화물 층을 형성하도록 산화된다. 하지만, 금 또는 여타의 비-산화가능 재료를 포함하는 위스커의 단부에 있는 입자 용융물은 산화에 대해 자유로우며, 그러므로 전기적 콘택을 형성하는데 사용될 수 있다. 이 구성은 그들의 길이를 따라 연장된 도전성 재료를 갖는 나노위스커들보다 보다 정확한 전기적 특성을 제공하며, 그리고 이러한 나노위스커들은 신경 전극으로서 또는 나노위스커의 커패시턴스(capacitance)가 중요한 디바이스로서 사용될 수 있다. 대안례로서, 예를 들어 위스커가 갈륨 아세나이드로 형성되고 외부 층이 갈륨인일 수 있는 여타의 재료들이 외부 층, 예를 들어 보다 높은 밴드갭 쉘(bandgap shell)로서 사용될 수 있다.
나노구조체들의 중요한 어플리케이션은, 일 단부에서 고정된 비임이 공간내로 투영되는 마이크로기계 캔틸레버 비임(micromechanical cantilever beam)에 있으며 캔틸레버의 벤딩(bending)을 제공하도록 외부 힘, 예를 들어 전기 또는 무게 또는 외부 물체 또는 화학적 힘에 종속될 수 있다. 이 벤딩은, 예를 들어 구조체의 전기적 커패시턴스의 변화에 의해 검출될 수 있다.
또 다른 측면에서, 본 발명은 상기 언급된 본 발명의 측면에 따라 로우(row) 또는 평행한 비임으로서 형성되는 캔틸레버 또는 캔틸레버의 어레이를 제공하도록 나노위스커들의 길이를 따라 산화될 수 있거나 또는 산화될 수 없는 1이상의 나노위스커를 제공한다. 이러한 구성은 비임을 생성하도록 에칭 공정이 사용된 이전의 구성물보다 양호한 감응성 또는 같은 정도의 크기를 제공할 수 있다.
이러한 캔틸레버에 대한 적용례는 소정 유기 분자 또는 생물학적 분자에 대해 감응성이 있는 코팅부를 갖는 재료로 형성되어, 캔틸레버 비임과 콘택하는 경우 분자가 소정 화학적 반응을 겪게 된다. 이는 캔틸레버 비임상에 소정 응력을 생성하고 광학 또는 전기 모니터링에 의해 검출될 수 있는 비임의 벤딩을 유도한다.
또 다른 특정 측면에서, 나노위스커는 기본적으로 절연성인 재료 층의 어퍼처내로 투영되는 기판상에 형성된다. 절연층의 상부면은 그위에 형성된 전기적 도전성 재료를 가진다. 이 전기적 도전성 재료는 기판으로부터의 높이가 나노위스커의 팁과 대략적으로(roughly) 동일하며, 이는 그위에 도전성 시드 입자 용융물을 가진다. 도전성 재료의 적절한 활성에 의해, 나노위스커는 소정 고유 주파수로, 예를 들어 기가헤르츠 범위에서 어퍼처내에서 기계적으로 진동하도록 만들어질 수 있다. 단일 진동의 주기 동안에, 단일 전자가 도전성 재료의 일 측면에서부터 시드 입자 용융물을 통해 다른쪽으로 이전(transfer)된다. 이는 전류 표준 발생기(current standard generator)를 생성하며, 여기서 도전성 재료를 흐르는 전류(I)는 진동의 주파수(f)와 전자의 전하(e)의 곱과 같다: I = fㆍe
위스커가 소정 형식의 분자들을 끌어당기도록 감응화(sensitise)된 경우, 위스커상의 분자의 증착은 위스커의 관성 특성 및 따라서 진동의 그 고유 주파수(natural frequency)를 변화시킬 것이다. 그러므로, 이는 도전성 재료의 전기적 활성에 의해 검출될 수 있다. 이 기술은 매우 정확한 정도로 분자의 무게를 계산하는데 사용될 수 있다.
본 발명에 따라 나노위스커를 생성시키는 방법들이 기재될 것이다. 이러한 방법들은 이하에 기재될 공명 터널링 다이오드(resonant tunelling diode)들 및 당업자에게 명백한 바와 같은 다른 전자 및/또는 광자 구성요소(photonic component)들의 생산에 적합할 수 있다.
위스커(whisker)들은 고도의 이방성 구조체(anisotropic structure)이며, 이들은 결정 표면(crystal surface)상의, 때때로 오염물로서 의도하지 않게 도입된, 용해된 금속 방울(molten metal droplet)들에 의해 공간적으로 촉매작용을 받는다. 금이 일반적으로 촉매 또는 시드 입자(seed particle)로 선택되는데, 그 이유는 이러한 금이 Si, Ga 및 In과 같은 반도체 재료 또는 성분과의 공융 합금(eutectic alloy)을 형성하기 때문이다. 이러한 공융 합금의 용해점(melting point)들은 Si 및 Ⅲ-Ⅴ 재료들에 대한 통상의 성장 온도(growth temperature)보다 낮다. 이러한 용해된 금속 방울은, 전구체(precursor)가 증기의 형태로 피딩(feeding into)되거나 본 발명의 일실시예의 경우 진공 내의 분자비임(molecular beam)에 의해서 피딩되는 경우, 미니어처 액상 애피택시 시스템(miniature, liquid phase, epitaxy system)으로서의 역할을 한다. 이러한 성장은 통상적으로 기상-액상-고상 성장(vapour-liquid-solid growth)라 일컬어진다. 반도체 나노위스커의 전기적 및 광학적 특성들은 기본적으로 그들의 결정의 구조, 형태 및 크기(crystalline structure, shape and size)에 의해 결정된다. 특히, 위스커의 폭이 조금만 변동하더라도 양자 감금 효과(quantum confinement effect)에 기인하여 에너지 상태들의 간격(separation)은 상당히 변화하게 된다. 따라서, 위스커 폭이 자유롭게 선택될 수 있는 것이 중요하며, 또한 그 폭이 위스커의 연장 길이에 대해 일정하게 유지될 수 있는 것이 역시 중요하다. 이것은, 기판상의 선택된 위치들에 위스커들을 포지셔닝시킬 수 있는 가능성과 함께, 위스커 기술의 현재의 반도체 구성요소 기술과의 통합에 필요하다.
본 발명에 따르면, 결정질 기판상에 성장된, 크기-선택된 에피택셜 나노위스커의 합성(synthesis)을 위한 기술들이 개발되었다. 이하에 기재될 기술들에 채용된 화학적 비임 에피택시 장치(Chemical Beam Epitaxy apparatus)는 도 3에 도식적으로 나타내었다.
화학적 비임 에피택시(CBE)는 분자 비임 에피택시(MBE)와 같은 비임 에피택셜 기술과, 금속 유기 화학 기상증착(Metal Organic Chemical Vapor Deposition: MOCVD)에 유사한 화학적 소스(chemical source)들의 사용을 결합시킨다.
MOCVD 또는 관련된 레이저 침식(laser ablation) 기술들에서, 리액터 내부의 압력은 통상적으로 10mbar 보다 높고 가스 반응체(gaseous reactant)들은 점성이 있는데, 이는 상기 반응체들이 흐름(flow)에 대해 상대적으로 높은 저항성을 가진다는 의미이다. 화학물질들은 확산(diffusion)에 의하여 기판 표면에 도달한다. CBE는 압력을 10-4 mbar 이하로 감소시키고 따라서 확산제(fiffusant)들의 평균 자유 경로는 소스 유입구(source inlet) 및 기판 사이의 거리보다 더 길게 된다. 이송(transport)은 충돌이 없게 되고 분자 비임의 형태로 발생된다. CBE 시스템내의 가스 확산의 배제(exclusion)는 기판 표면에서의 흐름에서의 빠른 반응을 의미하며 이는 자동적으로 갑작스러운 인터페이스(abrupt interface)들을 성장시키는 것을 가능하게 한다.
도 3에 도시된 CBE 장치는, 히터(1061)에 연결된 금속 샘플 홀더(1041)상에 샘플(1021)이 장착된 HUV(ultra-high vacuum) 성장 챔버(1001)를 포함한다. 챔버 주위에는 저온시라우드(cryoshroud)라 일컬어지는 액체 질소로 가득찬 링(1081)이 존재한다. 저온시라우드는 기판 표면으로부터 찰탁(desorb)되거나 충돌(impinge)하지 않는 종(species)을 펌핑(pump away)한다. 이는 성장하는 기판층의 오염을 방지하고 메모리 효과(memory effect)를 감소시킨다. 진공 펌프들(1101)이 제공된다.
CBE를 위한 소스들(1121)은 액상(liquid phase)이고, 챔버와 비교하여 과압력(overpressure)을 갖는 보틀(bottle)들에 담긴다. 상기 소스들은 일반적으로 다음과 같다: TMGa, TEGa, TMIn, TBAs, TBP. 상기 보틀들은 일정 온도의 배스(bath)에 저장되고, 액체 소스의 온도를 제어함으로써 그 액체 위의 증기의 부분압이 조절된다. 상기 증기는, 성장 챔버 바로 앞의 파이프의 단부에서, 소스 인젝터(1161)로의 파이프 컴플렉스(pipe complex)를 통해 챔버 내로 공급된다. 상기 소스 인젝터는 성장 챔버(1001) 안으로의 가스 소스들의 주입(injection)을 책임지며, 안정하고 균일한 세기를 갖는 분자 비임의 생성을 책임진다. 금속 유기 조성물들인 TMIn(트리메틸인듐), TMGa(트리메틸갈륨) 또는 TEGa(트리에틸갈륨)으로부터의 Ⅲ-재료(Ⅲ-material)가 성장 종들(growth species)의 응결(condensation)을 방지하기 위한 저온도 인젝터들에 의하여 주입될 것이다. 이들은 기판 표면에서 분해(decompose)될 것이다. 금속 유기 조성물들인 TBAs(터셔리부틸아신(tertiarybutylarsine)) 또는 TBP(터셔리부틸포스파인(tertiarybutylphosphine))에 의하여 Ⅴ-재료가 제공된다. Ⅲ-재료의 분해와는 반대로, Ⅴ-재료는, 고온에서의 인젝터들(1161)내의 성장 챔버(1001) 안으로 주입 이전에 분해된다. 이들 인젝터들은 크래킹 셀(cracking cell)이라 일컬어지며 온도들은 약 900℃로 유지된다. 소스 비임은 가열된 기판 표면상에 직접 충돌한다. 분자는 기판 표면으로부터 충분한 열에너지를 얻어 3가 알킬 래디컬로 해리(dissociat)되고 상기 표면상에 Ⅲ족 원소의 원자(elemental group Ⅲ atom)가 남게 하거나, 또는 분자는 해리되지 않거나 부분적으로 해리된 형태로 탈착된다. 이러한 처리들 중에서 어떠한 처리가 우세한지는 기판의 온도 및 분자들이 기판에 도달하는 속도에 종속한다. 보다 높은 온도에서는, 성장 속도는 공급에 의하여 제한될 것이고, 보다 낮은 온도에서는 사이트(site)들을 차단하는 알킬 탈착에 의하여 제한될 것이다.
이 화학적 비임 에피택시 방법에 의하면 나노위스커 내의 헤테로접합들의 형성이 허용되며, 이는 몇몇의 층에 걸쳐 하나의 물질으로부터 다른 물질로의 급속한 전이(rapid transition)가 존재한다는 의미에서 갑작스럽다(abrupt).
본 명세서의 목적을 위하여, "원자적으로 갑작스러운 헤테로접합(atomically abrupt heterojunction)"이란 2개 이하의 원자 단층(atomic monolayer)에 걸친 하나의 재료에서 다른 재료로의 전이를 의미하는 것으로 의도되며, 이 경우 상기 하나의 재료는 2개의 단층의 한 면상에서 적어도 90% 순수하며(pure), 상기 다른 재료는 2개의 단층의 다른 면상에서 적어도 90% 순수하다. 이러한 "원자적으로 갑작스러운 헤테로접합"은 충분히 갑작스러워 일련의 헤테로접합들과 관련된 양자 웰들을 가지는 전기적 구성요소(electrical component)들내에 양자 웰들을 형성하는 헤테로접합들의 제조를 가능하게 한다.
본 명세서의 목적을 위하여, "급격한 헤테로접합(sharp abrupt heterojunction)"이란 5개 이하의 원자 단층에 걸친 하나의 재료에서 다른 재료로의 전이를 의미하는 것으로 의도되며, 이 경우 상기 하나의 재료는 5개의 단층의 한 면상에서 적어도 90% 순수하며, 상기 다른 재료는 5개의 단층의 다른 면상에서 적어도 90% 순수하다. 이러한 "급격한 헤테로접합"은 충분히 급격하여 헤테로접합들이 정확하게 형성되어야 하는 나노요소내에 하나 또는 일련의 헤테로접합들을 가지는 전기적 구성요소들의 제조를 가능하게 한다. 이러한 "급격한 헤테로접합"은 양자 효과들에 의존하는 많은 구성요소들에 대해 충분히 급격하다.
예시로서, 본 발명의 나노위스커들에 사용된 조성 AB(여기서 A는 제1그룹의 하나 이상의 선택된 원소들을 나타내고 B는 제2그룹의 하나 이상의 선택된 원소들을 나타냄)에는, 상기 제1그룹내의 선택된 원소(들) 및 상기 제2그룹내의 선택된 원소들의 전체 비율은 원하는 특성들을 제공하도록 디자인된 반도체 구성요소를 구성하도록 미리 결정된다. 상기 조성 AB는, 각 그룹내의 선택된 원소(들)의 전체 비율이 적어도 90%의 미리 결정된 비율을 갖는다면 적어도 90% 순수하다.
예시 1
도 1 및 도 3은 Ⅲ-Ⅴ 재료들부터 성장된 미리결정된 크기의 위스커들을 보여주며, 특히, 10nm 및 50nm 사이의 폭들을 가지는 GaSa 위스커들을 보여준다. 이들 위스커들은 균일한 직경을 갖는 로드 형상으로 성장될 수 있으며, 이는, 베이스로부터 최상부를 향하여 좁아지도록 테이퍼지는(tapered) 경향이 있는, 에피택시 성장 나노위스커에 대한 이전의 리포트들과는 대조적이다. 촉매로서, 크기-선택된 금 에어러졸 입자들이 사용되며, 이에 의해 표면 커버리지가 위스커 직경과는 독립적으로 변경될 수 있다.
일반적인 위스커 폭은 시드 입자 직경보다 약간 크다. 이는 주로 다음의 2개의 요인에 기인한다: 첫째, 금 입자는 기판으로부터 Ga 및 가능하게는 As를 통합(incorporate)시키는데, 이는 상기 입자를 성장시키게 만든다. 둘째, 상기 입자가 용융(melt)되는 경우, 액체 캡(liquid)의 베이스 직경은 합금과 기판 표면사이의 습식 각도(wetting angle)에 의하여 결정될 것이다. 단순한 가정들이 온도와 입자 직경에 종속하여 50%까지의 확장(widening)을 부여하며, 입자직경 및 위스커의 폭 사이의 재현가능한 상관관계를 도입시킨다.
에어러졸 증착전에 여하한의 천연 산화물(native oxide) 및 표면 오염물들을 제거하기 위하여 HCL:H2O, 1:10으로 에칭된, GaAs<111>B 기판(GaAs<111>B10 substrate; 10)이 사용되었다. 초순수 N2 분위기(ultra pure N2 atmosphere)를 갖는 글로브 상자(glove box; 14)내에 위치된 국부적 구축 에어러졸 시설(locally constructed aerosol facility)내에서 크기-선택된 Au 입자들(12)이 만들어졌다. 이 입자들은 약 1750℃에서 진공증착/응결(evaporation/condensation) 방법에 의해 튜브 퍼니스(tube furnace)내에서 생성되며, 18에서 UV광에 의해 전기적으로 충전된다. 이 입자들은 차동 이동도 분석기(differential mobility analyzer)(DMA; 20)를 수단으로 하여 크기 선택된다. DMA는 전기장내의 그들의 이동도에 대해 공기 저항을 밸런싱(balancing)시킴으로써 충전된 에어러졸 입자들을 크기들을 분류한다. 크기 분류 후, 입자들은 캠팩트해지고 구형이 되도록 하기 위하여 600℃까지 가열되었다. 셋업에 의해 에어러졸 흐름은, 표준편차가 평균 입자 직경의 5% 이하인 크기 분포를 가진다. 아직은 충전되어 있기 때문에, 상기 입자들은 전기장(E)를 수단으로 하여 기판(10)상에 증착되었다. 10nm 및 50nm 사이의 범위에 있는 크기-선택된 에어러졸 입자들이 위스커들을 성장시키는데 사용되었다.
에어러졸 증착 후, 몇몇 샘플들이 역시 상기 글로브 상자 내부에 위치되어 있고, 에어러졸 제조 장비에 연결된 AFM 토포메트릭스 익스플로러(AFM Topometrix Explorer; 24)로 이전(transfer)되었다. 따라서, 이 샘플들은 증착 및 조작 단계(deposition and manipulation phase)들시에 H2O 및 O2의 서브-ppm(sub-ppm) 레벨들에만 노출되었다. AFM 팁(tip)으로, 특정 입자들(12)이 미리결정된 구성을 가지도록 선택되고 놓여져서, 개별적인 시드 입자들의 포지셔닝의 완벽한 제어가 주어진다.
배열되거나 증착된 대로의 Au 에어러졸 입자들을 갖는 GaAs 기판(10)은 그 후 화학적 비임 에피택시(CBE) 챔버 안으로 이전되었다. CBE 장치에서, 진공/분자 비임 조건들하에서 그리고 금속 유기 소스들, 본 예시에서는 트리에틸갈륨(TEG) 및 터셔리부틸아신(TBA)에 의하여 GaAs 성장이 발생된다. TBA는 우세적인 As2 분자들로 열적으로 예비-크래킹(pre-cracking)되는 한편, TEG는 통상적으로 기판의 표면상에 충돌한 후 크래킹된다. 성장은 As2의 약간의 과압력(slight As2 over-pressure)으로 수행되는데, 이는 Ga 흐름이 성장속도를 결정한다는 것을 의미한다. 성장 바로 전에, 기판은 5분동안 600℃까지 히터에 의해 가열되는 한편 As2 비임에 노출되었다. 이 단계에서, Au 방울은 GaAs 성분들과의 합금을 형성시킬 수 있고, 이에 의해 Au 입자는 기판으로부터 Ga의 일부를 흡수한다. Au/Ga 합금은 339℃에서 형성된다. 그러나, 이 단계는 또한 탈산화 단계로서 작용하여, 글로브 상자 시스템으로의 또는 글로브 상자 시스템으로부터의 이송으로부터 비롯되는 여하한의 천연 산화물층을 제거한다. 산화물은 590℃에서 진공증착하는 것으로 예상되나, 반드시 그렇지만은 않다. 반사형 고-에너지 전자 확산(reflective high-energy electron diffusion; RHEED)을 가지는 산화물의 휘발성이 뒤따를 수 있다. 성공적인 이전으로, 결정형의 재구축된 표면을 가리키는 한결같지 않는 확산 패턴(streaky diffraction pattern)이 500℃ 보다 낮은 온도에서 이미 나타날 수 있다. 그러나, 종종 산화물은 590℃까지 때때로 630℃의 높은 온도까지 안정한 채로 있다. 위스커 성장은 500 내지 560℃의 기판온도에서 0.5mbar의 TEG 압력 및 2.0mbar의 TBA 압력으로 수행된다. 성장 후에, 상기 샘플들은 주사 및 투과 전자 현미경(SEM 및 TEM)에 의하여 검사된다.
결과적인 위스커들은 로드 형상이었고 비록 그 길이들은 약간 다르나 크기에 있어서는 상당히 균질(homogeneous)하였다. 크기 균질성은 분명히 기판 산화물의 휘발성에 종속하였다. RHEED으로 보았을 때, 경산화물(hard oxide)을 가지는 샘플에 대해서는 크기 균질성이 감소되었다. 따라서 산소없는 환경이 재현가능한 결과를 위하여 바람직하다. 상술된 성장 온도들에서는 위스커의 테이퍼링(tapering)이 입자 크기에 관계없이 전혀 관찰되지 않았다. 그러나 500℃ 미만에서 성장된 위스커들에 대해서는 테이퍼링의 징후가 뚜렷했다. 로드 형상이거나 테이퍼진 위스커의 성장은, 온도에 따라서, 위스커의 장축에 평행한 방향으로의 기판들상의 촉매작용을 받지 않는 성장의 부재 또는 존재에 의하여 설명된다. 이 방위(orientation)의 가장 단순한 표면들은 <110> 패싯(facet)들이다. 본 실험들의 조건들과 가까운 통상적인 CBE 조건들하에서, <110> 패싯들은 이동 표면(migration surface)들이다. 그러나, 보다 낮은 온도에서는, Ga 확산 상수는 감소하고, 이는 <110> 패싯들상의 성장을 초기화시킨다. MOCVD 성장에서는 Ga 이동길이(migration length)가 더욱 짧으며, 이는 종래의 실시자들의 전형적으로 테이퍼진 위스커들을 설명해준다.
도 2에는, 10nm 입자들로부터 성장된 10±2-nm-너비의 위스커들의 트러스(truss)의 TEM 이미지가 도시된다. 상대적으로 낮은 밀도의 위스커들은 도 2b에서 SEM 이미지로 조명되는데, 이는 GaAS 위스커들이 40nm Au 에어러졸 입자들로부터 성장된 GaAs<111>B 기판에 대한 것이다. 도 2c에는, 단일의 40-nm-너비 위스커가 고분해능 TEM 마이크로그래프로 도시된다. 성장 방향은 조밀-패킹된 평면(close-packed plane)들에 수직, 즉, 다른 그룹들에 의해서 발견되는 바와 같이, 입방 스팰러라이트 구조(cubic sphalerite structure)에서 111이다. 트위닝 결함(twinning defect) 및 적층 결함(stacking fault)가 또한 관찰될 수 있는데, 이 경우 상기 위스커들에는 입방 및 육방 구조(hexagonal structure)가 번갈아 나타난다. 대부분의 위스커는, 항상 징크 블렌드(Z)인, Au 촉매에 가장 가까운 부분을 제외하고는, 변칙 우르짜이트 구조(anolamous wurtzite structure)(W)를 갖는다. SF는 적층 결함이고 T는 트윈 평면이다. 코어에서의 이미지 콘트라스트의 변화는 육방 단면에 기인한다.
이러한 성장 방법은, 위스커의 세그먼트들이 상이한 조성들을 가지는 위스커들을 형성하기 위한 도 4 내지 도 6을 참고로 이하에 기술될 방법에서도 사용된다. 상기 방법은 InP의 세그먼트들을 포함하는 InAs 위스커들에 의하여 설명된다.
예시 2
나노위스커들의 성장 조건들은, 수 개의 단층에서 수 100 나노미터까지의 두께의 헤테로구조 배리어들 및 갑작스런 인터페이스들의 형성을 허용함으로써, 전자들이 그에 따라 이동하는 1차원 랜드스케이프(landscape)를 생성하게 된다. 결정 완벽성, 인터페이스들의 품질 및 격자 상수의 변동은 고-분해능 투과 전자 현미경 검사에 의해 입증되고, 0.6eV의 컨덕션 밴드 오프셋(conduction band offset)은 InP 배리어 전반에 걸쳐 전자들의 열적 여기로 인한 전류로부터 추론된다.
상기 방법에 있어서, Ⅲ-Ⅴ 위스커들은 상술된 방식으로 금 나노입자가 촉매 작용으로 성장을 유도하는, 기상-액상-고상 성장 모드에 의해 성장된다. 성장은 화학적 비임 에피택시(CBE)를 위해 디자인된 도 3의 초고 진공 챔버(100)에서 일어난다. 상기 조성의 급속한 변경은, 초고진공 챔버 내로 분자 비임들로서 공급된 공융 용융물로의 전구체 원자들의 공급에 의하여 제어된다. (예컨대, InAs와 InP 사이와 같은) 상이한 조성들간의 급속한 스위칭은, 인듐 소스(TMIn)가 스위칭 오프되고 Ⅲ족 소스들의 변화가 이어짐에 따라 성장이 중단되는 시퀀스를 거쳐 얻어진다. 최종적으로, 성장의 재초기화를 위한 필요조건인 과포화 조건들은, 인듐 소스가 다시 성장 챔버 안으로 주입됨에 따라 재확립된다.
인터페이스들의 갑작스러움에 대해, 도 4는 수 개의 InP 헤테로구조 배리어들을 포함하는 InAs 위스커의 TEM 분석을 보여준다. 도 4a에는, 400kV HRTEM(점 분해능 0.16nm)으로 기록된 3개의 최상 배리어들의 고-분해능 이미지가 도시되어 있다. 도 4b는 HREM 이미지의 비이차 파워 스펙트럼(nonquadratic power spectrum)을 보여주는데, 성장 방향이 입방 격자의 [001]을 따르는 것을 보여준다. 반사부(reflection)들은 InAs와 InP간의 격자 상수의 차이로 인하여 약간의 분할(splitting)을 보여준다. 도 4c는, InP 격자로부터 발생하는 200 반사부의 부분 위의 소프트-에지 마스크(soft-edge mask)를 이용하는 역푸리에 변환을 보여준다. 대응하는 마스크는 반사부의 InAs 부분 위에 놓였다. 2개의 이미지들은 도 4d에서와 같이 중첩되었다.
도 5a는 InAs/InP 위스커의 TEM 이미지를 보여준다. 도 5b의 5nm 배리어의 확대도는 헤테로구조 인터페이스의 원자 완벽성 및 갑작스러움을 보여준다. 100nm 두께의 InP 배리어와 정렬되면, 위스커를 따라 이동하는 전자들에 의해 경험하게 될 것으로 예상되는 헤테로구조 1D 에너지 랜드스케이프의 1D Poisson 시뮬레이션(그 기여도가 대략 10meV 만인 횡방향 양자화는 무시)의 결과가 도시되어 있다(도 5c). 이는 0.6eV의 컨덕션 밴드에서의 예상된 밴드 오프셋(qΦB)(전자들이 n-타입 재료 내에서 이동함)을 제공한다. 이러한 장애물경주식(steeplechase-like) 전위 구조는 균질의 InAs 위스커 내의 전자들에 대해 마주치는 상황과 매우 다른데, 이 경우에는 저항 거동(즉, 전압(V)에 대한 전류(I)의 선형 종속성)이 예상되며, 실제로 (도 5d의 곡선으로 표시된 것과 같이) 관측된다. 이러한 선형 거동은 80nm 두께의 InP 배리어를 포함하는 InAs 위스커에 대해 측정된 표시된 I-V 곡선과 극적으로 대조된다. 강하게 비선형인 거동이 관측되며, 위스커를 통해 전류를 유도하기 위해서는 1V를 넘는 전압 바이어스가 요구된다. 이러한 필드-유도 터널 전류는, 바이어스 전압을 증가시킴에 따라 급격하게 증가하는데, 전자들이 터널링해야 하는 유효 배리어가 좁아지기 때문이다. 1D 위스커 내의 이상적인 헤테로구조 밴드 다이어그램이 유효한 지의 여부를 테스트하기 위하여, 열이온 여기를 거쳐 InP 배리어를 극복하는 전자들의 전류의 온도 종속성이 측정되었다. 결과가 도 5e에 도시되어 있는데, 여기서 (T2로 나눈) 전류의 로가리듬(logarithm)은, 상술된 터널링 프로세스들 및 밴드-벤딩 효과들을 최소화하는 작은 바이어스 전압(V)(10mV)에서 측정된 Arrhenius 방식으로의 온도의 역함수로서 플롯된다. 실험 데이터 포인트들에 핏팅된 라인의 슬로프로부터, 0.57eV의 유효 배리어 높이(qΦB)가 시뮬레이션과 잘 일치한다고 추론될 수 있다.
1D 위스커들 내에 헤테로구조들을 실현하기 위한 상기 접근법의 추가 이점은, 위스커 지오메트리에서 개방된 측면에 근접함에 의한 효율적인 스트레인 완화에 의하여 제공되는 고도로 오정렬된 재료들을 결합시키는 유리한 조건이다. 비교해 보면, 아일랜딩(islanding) 또는 미스핏 디스로케이션(misfit dislocations)이 일어나기 전에 상이한 격자 상수들을 갖는 InAs 및 InP와 같은 재료들간의 전이부들에서 단지 몇 개의 원자층들만이 에피택셜하게 성장될 수 있어, 이상적인 헤테로인터페이스들의 형성을 방지하게 된다.
공명 터널링 다이오드 및 헤테로바이폴라 트랜지스터
본 발명은 또한 적어도 바람직한 실시예에서는, Ⅲ/Ⅴ 나노와이어들에서의 상이한 반도체 재료들의 디자인된 세그먼트들의 바텀-업 조립을 통해 얻어지는 기능적인 1D(1차원) 공명 터널링 다이오드(RTD)들을 포함한다. 이러한 RTD들은 순서대로, 에미터 세그먼트, 제1배리어세그먼트, 양자 웰 세그먼트, 제2배리어세그먼트, 및 콜렉터 세그먼트를 포함한다. 당업계에 당업자에게 공지된 바와 같이, RTD들에서의 배리어 세그먼트들은, 전하 캐리어들의 충분한 양자 터널링이 상기 터널링에 유리한 조건들 하에서 가능하도록 충분히 얇게 만들어진다. 나노와이어들에 제작된 본 발명에 따른 RTD들에서, 나노위스커들은 중앙 양자 웰이 효과적으로 양자 도트가 되도록 충분히 얇게 만들어질 수 있다. 구체적인 예시에서, 에미터, 콜렉터 및 중앙 양자 도트는 InAs로 만들어질 수 있고, 배리어 재료는 InP로 만들어질 수 있다. 일 예에서는, 50:1에 이르는 피크-대-밸리 비율을 갖는 우수한 공명 터널링 거동이 관측되었다.
본 발명에 따르면, 1D 헤테로구조 디바이스들은 반도체 나노위스커들을 이용하여 제작되었다. 상기 위스커들은, 예시 1 및 2에서 보다 완전하게 상술된 바와 같이, 기상-액상-고상 성장 모드에 의해 성장되었고, Au 에어러졸 입자들에 의해 크기 제어되었으며, 상기 입자들로부터 시딩(seed)되었다. 성장은, Au 입자들과 반응물들간의 공융 용융물의 과포화가 위스커 성장을 위한 구동력으로 작용하는 초고-진공 조건 하에서 화학적 비임 에피택시 챔버에서 일어난다.
헤테로구조 세그먼트들의 상기 위스커들로의 통합은 다음과 같은 스위칭 시퀀스(보다 완전하게 상술됨)를 통해 성취된다; Ⅲ족-소스 비임은 성장을 중단시키기 위해 스위칭 오프된 바로 다음에 Ⅴ족-소스가 변경된다. 일단 Ⅲ족-소스가 상기 챔버 안으로 재도입되면, 과포화가 재확립되고 성장이 계속된다. 후술되는 예시에서는, 사용된 재료 시스템이 에미터, 콜렉터 및 도트에 대해서는 InAs이었고, 배리어 재료로서는 InP이었다. 상기 에어러졸 입자들은, 최종 위스커 직경이 40~50nm이도록 선택되었다. 활성 원소들로서 단일 나노위스커들과 콘택된 전자 디바이스들을 준비하기 위하여, 상기 위스커들은 성장 기판으로부터 SiO2-캡핑된 실리콘 웨이퍼로 이전되었고, 그 최상부에는 큰 본드 패드들이 투과 전자 현미경(TEM) 그리드 마스크를 통한 Au 금속 진공증착에 의해 수행되었다. 도 6b에는, 나노와이어 디바이스의 스캐닝 전자 현미경(SEM) 이미지가 도시되어 있는데, 이는 e-비임 리소그래피 시스템에서의 정렬 능력을 디스플레이하고, 100nm보다 양호한 정확성으로 나노와이어들 상에 금속성 전극들을 포지셔닝 하는 것을 허용하고 있다. 도 6d는 InP 배리어의 두께가 80nm로부터 아래로 제로까지 변함에 따른, 한 세트의 단일-배리어 디바이스들의 전류-전압(I-V) 특성을 보여준다. 보다 두꺼운 InP 세그먼트들은, 큰 바이어스가 샘플에 적용되는 경우에 상기 배리어의 효과적인 시닝(thinning)에 의해 이루어질 수 있는 터널링 또는 (대략 0.6eV (23)으로 측정된) 상기 배리어 전반에 걸친 열적 여기만을 허용하면서, 전자 이송을 위한 이상적인 터널링 배리어들로서 작용한다. 도 6d에서는, 두꺼운 InP 배리어를 통해 전류가 거의 흐르지 않는 것을 볼 수 있다. 보다 얇은 단일 배리어들을 포함하는 샘플들에서는(도 2c), 양자 터널링이 가능하고, 전자들은 두께가 대략 10nm 보다 얇은 배리어들을 관통할 수 있다. 제로 배리어 두께를 갖는 극단적인 경우에는, I-V 특성이 아래로 적어도 4.2K까지 완벽하게 선형화된다. 결정 품질을 증명하고, 헤테로인터페이스들의 갑작스러움을 평가하기 위하여, 고-분해능 TEM 연구들이 수행되었다. 도 7a에는, <111> InAs 나노위스커 내의 5.5nm 두께의 InP 배리어의 확대도가 도시되어 있는데, 여기서는 (111) 격자 평면들을 선명하게 볼 수 있다. 도 7a에서의 일체형 프로파일의 영역으로부터, 인터페이스들의 샤프니스(sharpness)는 1~3 격자 간격이 되도록 결정되었다. 보다 밝은 밴드(lighter band)에서의 격자 프린지(lattice fringe)들간의 평균 간격은 0.344nm이고, InP의 d111=0.338nm에 잘 대응한다. 도 7b는 A의 박스 영역의 1차원으로 적분된 프로파일이다. 배리어의 폭은 대략 5.5nm(16 격자 간격)이고, 이미지 콘트라스트에서의 점프에 의해 판단된 인터페이스 샤프니스는 1~3 격자 간격 정도이다. 백그라운드는 인터페이스들 주위의 벤드 및 스트레인 콘트라스트로 인하여 선형이 아니다. InP와 InAs간의 격자 간격의 차이는 3.4%이며, 이는 격자 오정렬의 이론적인 값(3.3%)에 잘 대응한다.
헤테로인터페이스들은 고품질 양자 디바이스들을 제조하는데 충분히 갑작스럽다고 판정되었기 때문에, 이중-배리어 공명 터널링 디바이스들이 고려될 수도 있다. 대략 5nm의 배리어 두께가 선택되었다. 도 8a에서는, 40nm 폭 나노위스커 내부에 형성된 상기 이중 배리어 디바이스 구조체의 TEM 이미지를 볼 수 있다. 상기 배리어 두께는 15nm 두께의 InAs 양자 도트의 양 면 상에서 대략 5nm이다. TEM 이미지(도 8b) 아래에는, 디바이스에 예상된 에너지 밴드 다이어그램이 도시되어 있는데, 길이방향 감금(z-방향)은 위스커의 직경에 종속하는 횡방향 감금(수직 방향) 및 도트의 길이에 의해 결정된다. 이러한 디바이스에 대해서, 가장 낮은 가로 양자화된 레벨(transverse quantized level)만이 점유되었는데(5meV 정도의 분할), 전자들로 채워진 최고로 점유된 길이방향 상태를 결정하는 Fermi 에너지가 표시되었다. 두 InP 배리어들 사이에는, 완전히 양자화된 레벨의 중앙 양자 도트가 표시되어 있으며, 가로 양자화된 레벨들에 대하여 에미터 영역에 개략적으로 표시된 것과 동일한 시퀀스를 가지지만, 상기 양자 도트에서의 길이방향 양자화된 상태들 사이의 보다 큰 분할(100meV 정도) 및 Elz=40meV의 그라운드 상태에 대한 근사화된 양자화 에너지를 가진다. 적용된 제로 바이어스에서, 전류는 제로이어야 하는데, 그 이유는 에미터에서의 전자 상태들이 도트와 에미터간의 에너지 양자화의 차이로 인하여 중앙 도트에서의 어떠한 상태와도 정렬되지 않기 때문이다. 바이어스가 증가됨에 따라, 상기 도트에서의 상태들은 보다 낮은 에너지를 향해 움직일 것이고, 가장 낮은 도트-상태가 Fermi 레벨과 정렬되자마자, 전류가 증가하기 시작한다(여기서, Fermi 레벨은 에미터에서의 가장 낮은 두 상태들 사이에 있다고 가정함). 상기 도트-상태가 제1에미터상태의 에너지 레벨 밑으로 떨어지는 경우, 전류는 다시 제로까지 강하되어, 특성 네거티브 차동 저항(characteristic negative differential resistance)을 초래하게 된다.
이러한 1D DBRT 디바이스의 전기 특성들은 도 8c에 제시되어 있는데, 이러한 디바이스에 대해 예상되는 바와 같이, 거의 이상적인 I-V 특성을 보여주고 있다. I-V 곡선은 70mV 정도의 바이어스 이하의 전류가 없다는 것을 보여주는데, 이는 전자들이 에미터로부터 콜렉터로 이동하기 위하여 배리어들 + 중앙 InAs 세그먼트 모두를 관통하여야 하는 바이어스 조건에 대응한다. 대략 80mV의 바이어스에서는, I-V 특성의 급격한 피크가 보이는데, 바이어스로의 대략 5mV의 1/2 폭을 가진다(이는 대략 1~2meV의 공명의 에너지 샤프니스로 해석될 수 있음). 80mV 피크의 피크-대-밸리 비율은 대략 50:1로 극히 높고, 조사된 상이한 샘플들에서 볼 수 있었다. 깊은 밸리 후, 전류는 다시 대략 100mV의 바이어스로 증가하고, 일부 미해결된 숄더 특성(unresolved shoulder feature)들이 상승 슬로프로 관측되었다. 바이어스 전압을 증가시키기 위한 I-V 곡선은, 디바이스 특성들이 고도로 복원가능하고 무시할 만한 이력현상(hysteresis) 효과들을 나타낸다는 것을 표시하는 바이어스 전압을 감소시키기 위한 곡선과 일치한다는 점에 유의한다. 또한, 80mV는 리버스 바이어스 극성에서 유사하게 나타난다. 이 경우, 상기 피크는 디바이스 구조체의 높은 대칭성을 암시하면서 약간만 시프트(5mV)된다. 이에 따라, 이러한 결과들에 의하면, 배리어 위쪽의 열적 여기만이 가능한 두꺼운 배리어들로부터 배리어를 통한 터널링이 우세한 단일 배리어 두께까지의 갭을 브릿징(bridging)하는 반도체 나노와이어들 내부 단일 헤테로구조 배리어들의 재료 및 배리어 특성의 연구 결과가 보고된다.
이러한 접근법에 의하면, 1차원, 이중-배리어 공명 터널링 디바이스들이 준비되었는데, 이는 고품질 디바이스 특성들과, 대략 1meV의 에너지 샤프니스 및 50:1의 피크-대-밸리 전류 비율을 가진다.
이제, 도 9를 참조하면, 공명 터널링 다이오드의 바람직한 실시예가 도시되어 있는데, 이는 2 미크론이 이격되어 콜렉터와 에미터 콘택(42, 44)들 사이에서 연장되는 나노위스커(40)를 구비한다. 상기 위스커의 제1 및 제2의 InAs 부분(46, 48)들은, 각각의 콘택(42, 44)과 전기 콘택하게 된다. InP의 배리어 부분(50, 52)들은 InAs의 중앙 양자 도트 또는 양자 웰 부분(54)을 상기 에미터 및 콜렉터 부분들로부터 분리시킨다. 상기 부분(54)의 길이는 30nm 정도이다. 정밀한 치수는 적절한 양자 감금을 성취하기 위하여 밴드갭 배리어 높이 등에 종속하여 선택될 것이다.
다이오드는 RTD의 종래 방식으로 동작한다; 동작 이론의 설명을 위해, 예컨대 Ferry 및 Goldnick, Transport in Nanostructures, CUP 1999, pp 94 등 참조.
도 9의 RTD에서, 세그먼트(50, 52)들은 도 10에 도시된 방식으로 와이드 밴드 갭 절연 재료로 대체될 수 있다. 도 10을 참조하면, 절연 세그먼트를 구비한 실시예가 도시되어 있다. 게르마늄 위스커(100)는 실리콘의 짧은 세그먼트(102)를 구비한 상술된 프로세스들에 의해 성장된다. 격자 오정렬은 상기 위스커의 반경방향 바깥쪽 팽창(expansion)에 의해 수용된다. 이러한 실리콘 도트는, 상기 게르마늄 위스커 내에서 큰 실리콘 이산화물 스페이서(104)를 제공하기 위하여 열에 의해 산화된다. 이는 극히 안정된 큰 밴드갭 오프셋을 가진다. 실리콘 대신에 알루미늄이 사용될 수 있다. 상기 실시예는 예를 들어 도 9의 실시예에서 터널링 효과를 위해 사용될 수 있다.
도 9의 실시예의 콜렉터 및 에미터 부분들과의 전기 콘택을 이루는 것에 관하여, 이것은 상이한 방식들로 행해질 수 있다. 상기 위스커는 도 9에 도시된 바와 같이, 큰 금속화된 본드 패드들을 가로질러 위치될 수 있다. 대안적으로는, 나노위스커가 기판 상에 위치될 수 있으며, 그 위치는 적절한 스캐닝 방법에 의해 식별되고, 그 후 본드 패드들은 금속화 프로세스에 의해 상기 위스커의 단부들 전반에 걸쳐 형성될 수 있다. 또 다른 대안으로는, 기판으로부터 연장되는 나노위스커를 남기는 것인데, 여기서는 그것이 그 베이스에서 전기 콘택을 하도록 하여, 상기 위스커를 수지 또는 글래시 물질 내에 캡슐화한 다음, 상기 캡슐화 위쪽에 전극을 형성하게 되어, 상기 위스커 팁과 전기 콘택을 이루게 된다. 상기 후자 방법은 여타의 전기 구성요소들 및 회로들과의 통합에 보다 적합할 수 있다.
이제, 도 11 내지 도 14를 참조하면, 헤테로접합 바이폴라 트랜지스터(헤테로바이폴라 트랜지스터; HBT)를 포함하는 본 발명의 일 실시예가 개시되어 있다; 이는 상이한 밴드 갭 재료들이 트랜지스터에 사용된다는 점에서 종래의 바이폴라 트랜지스터와 다르다. 예를 들어, 나노위스커(110)는 p-도핑된 Si의 베이스 세그먼트(114)에 연결되는 GaP의 에미터 세그먼트(112)를 가질 수 있는데, 이는 Si의 n-도핑된 콜렉터 세그먼트(116)에 연결된다. 금속화 전극(118)은 각각의 세그먼트(112, 114, 116)와 콘택하게 된다. 도 12는 상기 HBT에 대한 밴드 갭 다이어그램을 보여준다. 에미터의 비교적 넓은 밴드 갭으로 인하여, 베이스에서 에미터로 흐르는 마이너리티 전류(minority current) 전류가 억제된다. 상기 베이스와 콜렉터 사이의 디플리션(depletion) 영역은 p-타입에서 n-타입으로 도핑 시의 점진적인 변화라는 특성을 갖는다. 대안예로서, 상기 베이스 및 콜렉터는 화학양론적 조성인 3원 또는 4원 재료로 형성될 수 있으며, 상기 조성은 점진적으로 예컨대 100 내지 1000개의 수많은 격자 평면에 걸쳐 변하여, 요구되는 디플리션 영역 필드를 제공하게 된다. 조성에 의한 에너지 밴드 갭의 변화는 3원 혼합물 AlxGa1-xAs에 대해 도 13에 도시되어 있다.
도 14는 여러 Ⅲ-Ⅴ 재료들에 대한 격자 파라미터들 및 밴드갭 에너지의 변동을 보여준다. 본 발명에 따른 나노위스커들을 형성하는 방법에 의하면, 예컨대 GaN/AlP와 같은 광범위하게 상이한 격자 파라미터들을 갖는 재료들의 헤테로에피택셜 접합들을 형성하는 것이 가능하다는 점을 이해할 것이며, 상기 격자 오정렬은 상기 위스커의 반경방향 벌징(radial bulging)에 의해 수용된다.
광자 구성요소(Photonics Components)
도 15를 참조하면, 이것은 단일 광자 방출이 가능한 극히 작은 LED를 개략적으로 보여준다. 예컨대 분자 종들의 개별적인 분자들의 검출 또는 양자 포토그래피에 있어서는 단일 광자 방출이 중요하다. 위스커(150)는 양자 웰을 형성하기 위하여, 인듐 아세나이드로 형성된 내측 영역(156)의 어느 한 쪽에 인듐 인화물의 애노드 및 캐소드 외측 영역(152)들을 가진다. 영역(152)들은 금속화 영역(158)들로 형성된 각각의 애노드 및 캐소드 전기 콘택들에 연결된다. 평탄형 디바이스들과 대조적으로, 여기서는 격자 매칭 및 오정렬 스트레인을 완화시킬 필요 때문에, 단지 소정의 파장들만이 가능하며, 상기 실시예의 중요한 점은 다이오드를 제조하는 재료들이 원하는 파장의 방출을 성취하기 위하여 소정의 원하는 조성일 수 있기 때문에 LED의 파장이 완전히 가변적이라는 점인데, 이는 격자 오정렬이 위스커의 반경방향 바깥쪽 벌징에 의해 수용되기 때문이다. 상기 재료들은 화학양론적 조성일 수 있으므로, 상기 파장은 1.5ev 내지 0.35ev 범위에 걸쳐 연속해서 가변적이다. 1차원 구조체는 종래의 계층화된 구조체들보다 처리가 훨씬 덜 필요하고, 자체-조립 프로세스로 제조되며, 전기 콘택들 사이에 전체 구조체를 가진다. 레이저 구조가 필요하다면, Fabry Perot(FP) 분열(cleavage) 평면(159)들이 적절한 거리만큼 이격되어 형성된다. 대안예로서, 영역(159)들은 수퍼격자들을 포함하는 거울들로 형성된다. 상기 수퍼격자들은 InP/InAs의 교번 시퀀스들로 형성될 수 있으며, 상기 시퀀스는 당업계의 당업자에게 공지된 바와 같이, 단지 몇 개의 격자 평면들의 세그먼트들에 걸쳐 교번된다.
LED, 레이저 및 여타의 마이크로 캐비티 구조체들은 종종 갈륨 질화물(GaN)로 제작된다. 질화물들은 특히 광학에서 여러 장점들을 가지지만, 질화물들에 의한 문제점들은, 첫째 그들이 디스로케이션(dislocation)들로 채워지는 것이고, 둘째는 적절한 기판들이 부족하다는 점이다(sapphire는 흔히 사용되는 기판이 하나임). 위스커들은 결함없는 질화물들로 만들어질 수 있으며, 기판에 대한 격자 매칭의 문제가 없다. 레귤러 FP 레이저가 만들어질 수 있는데, 도 15의 구조를 가지며, 300nm보다 작은, 바람직하게는 100nm 정도의 치수를 가진다. 그것은 바텀 업(bottom up) 구조인데, 이는 DVD를 판독하고 기록하는데 매우 적합하다. 질화물 시스템들은 위스커 성장에 매우 적합하다.
광원-방출 영역(156)은 대략 20nm3 정도로 작게 만들어질 수 있다. 이는 극단적인 예시로는 포인트 소스로 나타내며, 도 16에 개략적으로 도시된 바와 같이, 개별적인 생물학적 셀(160)들을 국부적으로 여기시키는데 사용될 수 있다. 상기 광원(156)은 상기 셀(160)을 여기시키는 (지수적으로 쇠퇴하는) 근장(near field; 162)을 제공하는데, 그 이유는 상기 광원과 대상물간의 물리적인 간격이 소정 비율의 파장이기 때문이다. 이는 DNA 시퀀싱에 사용되며, 도시된 바와 같이, 상기 소스(156)는 유리 모세관 튜브(166)의 그루브(164) 내에 장착될 수 있다. 상기 셀은 유체 혼합물의 부분으로서 상기 튜브를 따라 흐르고, 상기 소스(156)를 지나 흐른다.
도 17을 참조하면, 이는 NIL(Nano Imprint Lithography)에 적합한 본 발명의 일 실시예를 보여주는데, 여기서 광의 포인트 소스들을 제공하는 위스커(156)의 어레이(170)는 에너자이즈 소스(energisation source; 172)에 의해 개별적으로 어드레싱가능하다. 상기 어레이는 레지스트 재료(176)의 표면 전반에 걸쳐 이동가능한 캐리지(174) 상에 장착된다. 상기 캐리지는 20nm의 스텝들에서 이동가능하며, 각각의 스텝에서, 상기 위스커(156)들은 근장 광으로 상기 재료(176)를 조명하고, 상기 레지스트(176) 내에 소정의 현상가능한 패턴을 생성하기 위하여 선택적으로 에너자이즈(energize)된다.
도 18a를 참조하면, 포토검출기가 본 발명에 따라 도시되어 있다. 예를 들어, 나노위스커(180)는 금속화된 콘택 패드(182)들 사이에 연장될 수 있다. 통상적으로는 패드(182)들 및 위스커(180) 사이의 작은 콘택 영역들로부터 발생하는, 10KΩ 내지 100KΩ 사이의 높은 콘택 저항이 있다. 상기 위스커는 사이에 p-n 접합(188)을 갖는 n-도핑된 인듐 인화물 부분(184) 및 p-도핑된 인듐 인화물 부분(186)을 포함할 수 있으며, 이는 갑작스러울 수 있거나 또는 수많은 격자 평면들에 걸쳐 연장될 수 있다. 이러한 형태는 파장 1.3 미크론 또는 1.55 미크론을 갖는 광을 검출하는데 적합하다. 도 14에 도시된 바와 같이, 여하한의 소정 조성의 "매치"가 사용될 수 있으므로, 재료들은 1.55 미크론 이하의 여하한의 파장의 검출을 위해 수정될 수 있다. 대안예로서, PIN 또는 Schottky 다이오드 구조체가 사용될 수도 있다. 도 18b에 도시된 PIN 구조체는 두 반도체 부분(184, 186)들 사이에 고유(intrinsic) 반도체 재료 세그먼트(188)를 가진다. 상기 위스커는 도 10을 참조하여 기술된 구조이다. 도 18c에 도시된 Schottky 다이오드 구조체는, 위스커가 연장되는 금속화 콘택으로 형성된 베이스 부분(189)을 가지며; 상기 콘택과 위스커들간의 인터페이스가 Schottky 다이오드를 형성한다. 방사선의 검출 시에 제한되는 보다 낮은 주파수는 전자기 스펙트럼의 테라헤르츠 영역에 있다.
도 19a를 참조하면, 솔라 셀 어플리케이션이 도 18의 포토디텍터 구조체들에 대해 도시되어 있다. 각각 p- 및 n-도핑된 부분(191, 192)들을 갖는 수 백만의 위스커(190)들은 (P+) 도핑된 기판(193) 상에 형성된다. 상기 위스커들은 금, 또는 예컨대 에어러졸로부터 기판(193) 상으로 증착된 여타의 나노입자들을 이용한 성장에 의해 형성된다. 상기 위스커들은 플라스틱(194)들 내에 캡슐화될 수 있고, 상부면 상에 투명한 주석 산화물 전극(196)을 가지는데, 이는 상기 위스커들의 자유단들과 콘택을 이루어, 상기 위스커들의 길이에 따라 전류가 흐르도록 한다. 상기 구조는 각각의 위스커가 100% 신뢰성이 있기 때문에 광을 트랩핑할 때에 극히 효율적이다. 전반적으로 효율성은 35%와 50% 사이에 있고, 멀티-밴드갭 솔라 셀들에 사용된다. 300℃에서 성장된 콘트라스트 비결정 실리콘에 의하면, 대략 10%의 효율성을 제공한다. 결정형 실리콘은 대략 15%의 효율성을 제공하며, 스페이스 어플리케이션들에 있어서의 특별한 목적의 Ⅲ-Ⅴ 솔라 셀들은 400℃에서 성장되며, 25%까지의 효율성을 가진다. 스페이스 어플리케이션들에 있어서의 Gratzel 솔라 셀들은 적절한 염료에 의해 솔라 패널들 상에 페인트된 티탄 이산화물 나노입자들을 가지며; 이러한 셀들은 대략 8%까지의 효율성을 가진다.
도 19b에 도시된 수정예를 참조하면, 솔라 셀 어레이의 각각의 위스커는 197로 도시된 형태로 수정되는데, 그 길이에 따라 상이한 재료(198)의 상이한 세그먼트들을 가진다. 이러한 재료들은 p-n 접합들이 상이한 파장들의 광을 흡수하도록 선택된다. 위스커가 특정 파장의 광에 가장 민감한, 위스커를 따른 지점은 구조체 내에서 반사율 및 굴절률과 같은 요인들 및 솔라 셀의 정밀한 구조에 좌우된다.
도 19a 내지 도 19b의 실시예는 저렴한데, 그 이유는 성장 조건들이 저렴하고, 추가로 고가 재료들이 매우 소량만 필요하기 때문이다. 대안적인 구조예에서, 위스커들은 실리콘(가장 저렴함) 또는 게르마늄일 수 있다. 상기 위스커들의 길이는 1 또는 2 미크론이다. PN 접합은 그 길이의 일부분을 따라 위스커를 도핑함으로써 또는 상기 위스커의 베이스에서 도 18c에 표시된 바와 같이 Schottky 배리어들을 형성함으로써 성취된다.
도 20을 참조하면, 일 실시예가 도시되어 있는데, 이는 예컨대 테라헤르츠 주파수의 매우 긴 파장 적외 방사선의 소스이다. 인듐 인화물 나노위스커(200)는, 인듐 인화물의 스페이서 스트라이프(stripe; 204)들에 의해 분리된, 일련의 매우 얇은 인듐 아세나이드 스트라이프(202)들을 가진다. 상기 스트라이프들은 상술된 프로세스에 의해 성장된다. 각각의 스트라이프(202, 204)는 수 개의 격자 평면 폭을 가지고, 상기 스트라이프들은 수퍼격자(206)를 생성한다. 전극 콘택(208)들에 걸쳐 전압을 인가함으로써, 전자들이 상기 수퍼격자를 가로질러 이동한다. 상기 수퍼격자는, Bloch 이론에 따라 전자 파동수 또는 모멘텀(k)의 허용가능한 영역들을 갖는 컨덕션 밴드를 제공하는 일련의 양자 웰 밴드갭(전위 웰)을 생성한다(상기 허용가능한 영역들은 테라헤르츠 주파수들에 대응함으로써, 테라헤르츠 방출을 생성하게 된다).
도 21a 내지 도 21d는 광자 결정으로서 임플랜테이션된, 본 발명의 일 실시예를 예시한다. 광자 결정들은 매우 잘 알려져 있다 - 예컨대 계류중인 출원 WO 01/77726호 참조. 메인에서, 광자 결정들을 형성하는 종래의 방법들은, 사전설정된 격자 패턴에 따라 기판 내에 에어 홀을 에칭하는 것과 관련된다. 상기 실시예의 개념은 기판 상에 결정 격자 패턴을 형성하기 위한 패터닝 기술을 사용하지만, 에칭 홀들 보다는 오히려 상기 결정을 형성하기 위하여 나노위스커들을 성장시키는 것이다. 이는 에칭 기술들이 성장하는 위스커들의 바텀 업 기술만큼 신뢰성이 없다(에칭은 기판 표면에 피해를 줌)는 점에서 여러 단점들을 가진다. 그러므로, 위스커 기술은 보다 정확하고, 보다 높은 품질을 가지며; 및 단순성 뿐만 아니라 보다 적은 프로세스 단계들이 필요하다는 점에서 경제적이다.
도 21a를 참조하면, 기판(210)은 300nm의 거리만큼 이격된, 대략 300nm2 정도의 삼각형 격자 패턴의 정방형 패치(212)들의 금을 가지며, 상기 패치들은 e-비임 리소그래피, UV 리소그래피 또는 나노임프린트 리소그래피(NIL) 프로세스에 의해 형성된다. 기판은 초기에 산화물 오염물들 없이 깨끗한 기판으로서 금 증착 전에 준비된다. 상기 기판은 금 장방형들을 용융하도록 가열되어, 그들이 도 21b에 도시된 바와 같이, 대략 100nm 직경의 볼(balls; 214)을 형성하도록 하며, 이는 그 후에 어닐링된다. 위스커(216)들은 그 후에 도 21c에 도시된 바와 같이, 광자 결정을 형성하기 위하여 대략 100nm 폭으로, 예시 1에 기술된 프로세스에 의해 성장된다.
본 발명에 따르면 위스커 형성에 의해 3차원 광자 결정들을 형성하는 것이 가능하다. 이는 예시 2의 방법에 따라, 예컨대 InAs/GaAs와 같은 Ⅲ-Ⅴ 재료들 또는 Ge/Si와 같은 Ⅳ족 재료들의 교번 시퀀스와 같은 상이한 재료들의 세그먼트(217, 218)들의 시퀀스에 의해 각각 위스커를 형성함으로써 도 21d에 표시된 바와 같이 행해질 수 있어, 각각의 위스커를 따르는 간격으로, 세그먼트들에 광자 밴드 갭을 형성하기 위한 적절한 굴절률이 제공된다.
Ⅲ-Ⅴ 재료들의 단일 결정 층들
도 22a 내지 도 22g를 참조하면, 기판 상에 원하는 재료의 에피택셜 층들을 성장시키기 위한 본 발명의 일 실시예가 도시되어 있다. 도 22a 및 도 22b에 도시된 바와 같이, 실리콘 또는 갈륨 아세나이드 기판(220)은 상부면 상에 금, 인듐 또는 갈륨의 장방형(222)들을 형성하는데, 이들은 예시 1에 기술된 바와 같이 또는 NIL 프로세스에서 스탬프(223)에 의해 기판 상에 위치된다. 예컨대 실리콘 이산화물 또는 실리콘 질화물과 같은 수 나노미터의 폭의 에피택셜 마스크 디포짓(deposit)(224)은, 기판(220) 위에 그리고 장방형(222) 주위에 형성된다. 장방형을 볼(226)(도 22c)에 어닐링하기 위하여 열이 가해지고, 예컨대 InP 또는 GaAs의 위스커(228)(도 22d)들이 성장된다. 대안적으로는, 탄소-계 재료가 디포짓(224)으로 사용된다(탄소계 재료는 상기 볼이 어닐링에 의해 형성되고, 유전체 재료가 탈착되는 경우에 입자를 안정화시킴). 상기 볼들은 벌크(bulk) 성장, 즉 원하는 재료의 층을 위한 시드 개구들로서 사용된다. 상기 유전체 층은 기판과 결정층간의 원자 본딩 및 격자 오정렬 효과를 방지한다. 상기 위스커들은 InP 또는 GaAs(229)의 벌크층과 함께 성장한다(도 22e). 위스커로부터 층으로의 성장 조건들의 점진적인 변화들이 있다. 따라서, 결함들을 생성하지 않는 위스커들 상의 핵생성(nucleation)이 있다. 작은 핵생성 단계들 및 스트레인 효과들은 디스로케이션들을 제공하기 위하여 나타나지 않는다. 기판이 Ⅲ-Ⅴ 재료인 경우, 중요한 장점은 부적격 디스로케이션들을 얻지 않으면서도 기판 상에 격자-오정렬된 층을 생성한다는 점이다.
도 22f에 도시된 변형예에서, 금 볼(226)들은 예시 1의 방법에 따라 에어러졸로부터 표면 상에 증착된다. 에피택셜 마스크 디포짓(224)은 상기 볼들 전반에 걸쳐 형성된다. 그 후, 도 22d에서와 같이, 위스커들이 성장한다.
본 발명에 따른 또 다른 개선예에 있어서, 위스커들은 우선적으로 갈륨 아세나이드로 인해 <111>B 방향으로 성장하는 경향이 있다는 것이 알려져 있고(징크 블렌드 격자), 상기 비소 원자는 피라미드의 베이스에서 갈륨 이온들을 갖는 피라미드의 정점에 있다(도 23a 참조). 본 발명의 바람직한 실시예가 도 23b에 예시되어 있는데, 여기서 실리콘의 기판(230)은 <111> 평면들을 노출시키도록 에칭된 미세한 치수의 V-그루브(232)들을 구비한 톱니모양의 표면을 가진다. 금 입자(234)들은 상기 V-그루브들의 표면들 상에 증착된다. 도 23c의 고스트 형태(ghost form)로 도시되고, 예시 1에 따라 성장된 GaAs 위스커(236)들은 톱니부들의 벽들에 수직으로 연장될 것이다. 이러한 위스커들은 GaAs 층(238)의 벌크 성장에 핵생성 포인트들을 제공한다. 위스커로부터 층으로의 성장 조건들의 점진적인 변화들이 있다. 따라서, 결함들이 없이 갈륨 아세나이드 상에 핵생성이 존재한다. 여하한의 작은 핵생성 단계들 및 스트레인 효과들도 디스로케이션들을 제공하는 것 갖지는 않아 보인다. 기판에 대한 소정 각도에서 <111> 방향들에서의 위스커들의 방향은 소정 방향으로의 에피택셜 성장을 강제하고, 문제점인 안티페이즈 도메인(antiphase domains)의 문제를 해결한다. 따라서, 이는 실리콘(또는 여타의 Ⅳ족) 기판 상에 Ⅲ-Ⅴ 화합물들을 통합시키는 방법을 제공하여, 이는 현존하는 방법들보다 저렴하다(예를 들어, PCT 공보 특허 출원 제 WO 02/01648호 참조).
V-그루빙된 기판의 또 다른 장점은, 톱니모양의 기판이 입사광의 다수 반사부들과 이에 따른 증가된 확률의 광자 캡처를 제공한다는 점에서, 도 19의 솔라 셀 어플리케이션과 연계하여 발생한다.
이제 도 24를 참조하면, 위스커들의 방위를 제어하기 위한 바람직한 실시예가 기술된다. 보통, 상술된 바와 같이, Ⅲ-Ⅴ 화합물들의 위스커들은 <111>B 방향으로 성장한다. 여기서의 문제점은 이러한 위스커들이 육방(우르짜이트)(도 24a) 및 입방(징크 블렌드)(도 23a) 구조 사이에서 다소 랜덤하게 변한다는 점이다. 이는 많은 적층 결함을 야기한다. 적층 결함들은 항상 특히 광학 특성에 대한 문제점이지만, 또한 전기 특성에 대한 문제점이기도 하다. 형성 시에 위스커에 스트레인을 적용함으로써, 성장 조건들의 변화에 의해, 상기 위스커의 성장 방향은 <100> 방향으로 변경될 수 있으며, 이는 적층 결함을 가지지 않는 입방 격자 구조(징크 블렌드)를 제공한다.
도 24b에서, <100> 표면을 갖는 실리콘 기판(240)은 예컨대 그 위에 성장된 InP의 위스커(242)들을 가진다. 상기 위스커들이 <111> 방향으로 244에서와 같이 성장하기 시작하나, 초기 성장 바로 다음에, 위스커가 <100> 방향으로 246에서와 같이 성장하는 것이 계속되도록 CBE 장치 내에서 온도 및 압력을 증가시키고 성장 속도를 증가시킴으로써 작용 조건들이 변경된다. 방향이 변하는 포인트(248)는 <110> 패싯이다. 전이부에서의 위스커는 그 에피택셜 결정형 속성을 유지한다. 세그먼트(246)에서의 결정의 구조는 육방 조밀 패킹되며, 이는 적층 결함의 문제를 현저하게 감소시킨다.
대안적인 성장 방법에 있어서, 예컨대 InAs와 같은 와이드 밴드 갭 재료의 짧은 배리어 세그먼트는 포인트(248)에서 성장되고; 이는 위스커의 후속 방위를 변경하는 것과 동일한 효과를 가진다.
그러므로, 상기 실시예는 예컨대 GaN과 같은 질화물들의 성장에 특히 적합하며, 이는 우선적으로 육방 격자로서 성장하고, 이는 특히 적층 결함의 경향이 있다. 입방 형태로 성장시키기 위하여 질화물 결정을 "강제"함으로써, 적층 결함이 감소된다. 또한, 구조체들이 위스커를 따라 상이한 재료의 세그먼트들을 갖는 예시 2에 따라 제조되는 경우, 갈륨 질화물 레이저들에 대한 마이크로-캐비티 구조체들이 개발될 수 있다. 질화물 시스템들은 위스커 성장에 매우 적합하다. 질화물들에 의한 문제점은, 그들이 디스로케이션들로 가득차고 적절한 기판이 부족하다는 점이다. 위스커들은 결함없는 질화물들로 제조될 수 있고, 격자 매칭의 문제가 없다. 레귤러 FP 레이저는 300nm 길이보다 작은, 100nm 정도의 나노위스커에서 만들어질 수 있다. 이는 바텀 업 구조체이며, 이는 DVD를 판독 및 기록하는데 매우 적합하다.
이제 도 25에 도시된 실시예를 참조하면, 상기 실시예는 필드 방출 팁들 또는 Spindt 캐소드들에 관한 것이다. 이들은 필드 방출 디스플레이(FED)들에 사용되고, 많은 방법들이 상기 디스플레이들을 제조하기 위하여 제안되었다. 도 25a에 도시된 한 가지 종래의 형태는 실리콘 기판(250)을 포함하는데, 이는 미세한 또는 나노미터급 팁(253)들을 형성하기 위하여 레이저 침식 등에 의해 패터닝되는 표면(252)을 가진다. 인광 스크린(254)은 상기 팁들에 인접하여 위치하고, 상기 팁들과 스크린 사이의 전압은 상기 팁들에서 극히 높은 필드 강도들을 생성하는데, 이는 상기 스크린 안으로의 전류 흐름을 발생시키며, 이에 따라 상기 스크린으로부터 가시광선의 방사선을 발생시키게 된다.
도 25b에는, FED를 포함하는 본 발명의 일 실시예가 도시되어 있는데, 디스플레이의 요소들은 개별적으로 어드레싱가능하다. 에칭된 콘택 금속화 영역(256)들은 실리콘 기판(250) 상에 형성된다. 금 시드 입자(258)들은 예시 1에 기술된 방법에 의하여 각각의 금속화 영역 상에 위치된다. 상기 금 입자들은 Si 위스커(259)들을 성장시키기 위하여 위스커 성장용 시드들로서 사용되는데, 각각의 위스커는 각각의 금속화 영역으로부터 연장된다. 도시된 단일 위스커, 또는 단일 디스플레이 요소를 형성하는 한 그룹의 위스커들이 각각의 금속화 영역으로부터 연장될 수 있다. 개별적으로 어드레싱가능한 것 이외에, 상기 실시예들의 장점은, 예컨대 탄소 나노튜브(CNT)와 같은 종래의 방법들에 비해 상기 FED가 100% 신뢰가능하다는 점이다.
도 26에는 적외선을 가시광선으로 업-컨버전하는 일 실시예가 개시되어 있다. 파장이 1.55 또는 2.5㎛인 적외 방사선의 이미지(260)는 갈륨 아세나이드 기판(262)의 베이스 표면 상에 비춰진다(상대적으로 큰 밴드 갭 재료는 방사선과의 상호작용이 없을 것임). 상기 기판의 다른 쪽은, 상기 방사선의 광자들의 흡수를 야기시킬 비교적 작은 밴드 갭을 갖는, 예시 1에서 기술된 바와 같이 성장된 인듐 아세나이드 돌출 위스커(264)들을 가진다. 하지만, 위스커(264)들은 도 25와는 대조적으로 개별적으로 어드레싱가능하지 않다. 대략 20~50 볼트의 전압이 상기 위스커들의 단부들과 인접한 형광 스크린(266) 사이에 인가되고, 전자들은 인듐 아세나이드 위스커들로부터 생성된다. 인듐 아세나이드는 3 미크론에 대응하는 밴드갭을 가지며, 따라서 3 미크론보다 짧은 방사선에 응답하여 전자들을 생성할 것이다. 갈륨 인화물이 대안예로서 사용될 수 있지만, 이는 가시광 밴드갭을 가진다. 방출된 전자들은, 형광 스크린으로부터 방출되었으나 가시광 파장으로 업-컨버팅된, 가시광(268) 및 상기 이미지의 버전에 형광성을 주도록 한다. 인가된 전압은 애벌런시(avalanche) 효과를 유도하도록 충분하게 상승될 수도 있다.
도 27에는 (예시 1에 따라 제조된) 400nm 길이의 GaAs의 위스커(270)가 실리콘 기판(274) 상의 금속화 콘택 영역(272)으로부터 연장되는 본 발명의 일 실시예가 개시되어 있다. 이러한 크기는 1.55 미크론 방사선의 1/4 파장이고, 이에 따라 상기 위스커는 1.55 미크론 방사선에 λ/4 공명 안테나를 제공한다. 콘택 영역(272)은 그라운드 평면을 제공한다. 상기 안테나는 자유 공간에서 방사선(276)을 수신하도록 위치될 수 있고, 제3의 광학 윈도우에서의 방사선의 검출을 위한 실리카 파이버 링크(silica fibre link; 278)의 단부에 인접하여 위치될 수도 있다.
이제 도 28을 참조하면, 스핀트로닉스(spintronics) 분야에서 사용하기 위한 본 발명의 일 실시예가 도시되어 있다. 스핀트로닉스는, 전자 디바이스들의 특성들이 상기 디바이스를 통해 전자 스핀의 이송(transport)에 의존하는 기술 분야이다(예를 들어, David D. Awschalom 등의 "Spintronics" 52~59페이지, 2002년 6월 Scientific American 참조). 도 28에서는, 예시 1의 프로세스에 의해 형성된, 망간 갈륨 아세나이드(반자성) 또는 망간 아세나이드(강자성)와 같은 자성 또는 반자성 재료의 위스커(280)가 Si 기판(281) 상에 형성된다. 인가된 전압 V 하에서, 스핀 분극된 전자(spin polarised electron; 283)들이 위스커의 팁으로부터 방출되는데, 이는 기판(286) 상에 배치된 전기 콘택(284)과 전기 콘택을 이룬다. 상기 스핀 분극된 전자(283)들은 기판(286) 상에 배치된 자기 기억 디바이스(288)들을 판독 및 기록하는데 사용된다.
상기 실시예의 또 다른 개선예에서는, 강자성에 의하면 보통 강자성(ferromagnetism)이 그 이하에서 수퍼-상자성(super-paramagnetism)으로 변하는 대략 10~15nm 강자성 도메인 폭에 대한 하한이 존재한다는 문제점이 해결된다. 하지만, 예시 1의 방법에 따라 나노위스커에 통합되는 경우에는, 도메인 직경이 줄어들 수 있는데, 그 이유는 1차원 시스템에서의 대칭 정렬에 대한 가능성들이 줄어들기 때문인데, 이는 상기 재료의 이온들이 둘 이상의 방위를 갖도록 하는 것을 보다 어렵게 한다. 상기 위스커의 재료는 철, 코발트, 망간 또는 그 합금일 수 있다.
이제 도 29를 참조하면, 예컨대 눈의 망막과 같은 신경 기능을 치료하기 위하여 신경으로의 이식을 위한 전극들의 어레이를 구비한 기판을 포함하는 본 발명의 또 다른 실시예가 도시되어 있다. 상기 전극들은 개별적으로 어드레싱가능하다. 에칭된 콘택 금속화 영역(350)들은 실리콘 기판(352) 상에 형성된다. 금 시드 입자(354)들은 상술된 방법에 의하여 각각의 금속화 영역 상에 위치된다. 상기 금 입자들은 실리콘 위스커(358)들을 성장시키기 위하여 위스커 성장용 시드들로서 사용되는데, 각각의 위스커는 각각의 금속화 영역으로부터 연장된다. 도시된 단일 위스커, 또는 단일 전극 요소를 형성하는 한 그룹의 위스커들은 각각의 금속화 영역으로부터 연장될 수 있다. 개별적으로 어드레싱가능한 것 이외에, 상기 실시예들의 장점은, 상기 전극들이 100% 신뢰가능하다는 점이다.
이제 도 30을 참조하면, 상술된 방법에 의하여 형성된 나노위스커(360)를 포함하는 또 다른 실시예가 도시되어 있다. 상기 위스커는 실리콘으로 형성되고, 일 단부(362)에 금 입자 용융물을 가진다. 상기 위스커의 형성에 후속하여, 상기 위스커는 실리콘의 산화를 위한 적절한 온도에서 분위기에 노출된다. 이것은 그 길이에 따라 연장되고 상기 위스커를 둘러싸는 실리콘 이산화물의 외측 쉘(outer shell; 364)을 형성한다. 상기 금 입자 용융물(362)은 산화되지 않은 상태로 남아 있다. 그러므로, 이것은 도 29에 도시된 전극 조립체에 고도로 적합한 구조체를 제공하는데, 상기 전극은 매우 정밀한 전기 특성을 가진다. 상기 실리콘 재료는 산화될 수 있는 여타의 재료로 대체될 수도 있다.
대안예로서, 상기 위스커(360)는, 산화층(364)에 대한 대안예로서 높은 밴드갭 재료를 형성하기 위하여 적절한 재료의 분위기에 노출될 수 있다.
이제 도 31을 참조하면, 실리콘 베이스 부재(370)를 포함하는 본 발명의 또 다른 실시예가 도시되어 있다. 이러한 베이스 부재는 평면형 기판 또는 단지 바아(bar)일 수도 있다. 어떠한 경우이든, 나노위스커(372)들의 로우는 상기 바아 또는 기판의 하나의 에지 표면으로부터 형성된다. 상기 나노위스커들은 정규적으로 이격되어 공간으로 돌출된다. 상기 나노위스커들은 소정의 분자 구조체들을 흡수하기 위하여 그들 상에 형성된 코팅을 가질 수도 있다. 어떠한 경우에도, 상기 캔틸레버 비임 형태는, 분자 종 등을 측정하기 위한 캔틸레버 형태들에 대하여 매우 잘 알려진 소정의 적용예들에 사용될 수 있다.
도 32를 참조하면, 분자 감지 디바이스를 포함하는 본 발명의 또 다른 실시예가 도시되어 있다. 예컨대 실리콘 질화물의 기판(380)은 그 위에 형성된 절연층(382)을 가지며, 이는 예컨대 금과 같은 도전성 표면(384)을 가진다. 어퍼처(386)는 상기 층(382, 384)들 내에 형성되고, 나노위스커(388)는 상기 어퍼처 내에 형성된다.
이는 본질적으로 자체-조립 프로세스에 의해 행해지는데, 그 이유는 어퍼처가 절연층(382) 내에 형성되고 후속해서 금 층(384)이 증착되기 때문이다. 그러므로, 금은 결과적으로 389로 표시된 어퍼처의 베이스 상에 증착되고, 가열 시에 적절한 조건들로 나노위스커의 형성을 가능하게 하는 금 입자 용융물을 형성한다. 상기 금 입자 용융물(389)은 마무리된 나노위스커에서 그 나노위스커의 최상부에 잔류한다. 상기 나노위스커 높이는 상기 입자 용융물(389)이 적어도 상기 금 표면 층(384)과 근사적으로 공면(co-planar)이도록 되어 있다.
나노위스커의 자연적인 탄성은, 그 길이에 대해 횡단하는 방향의 옆으로의 진동의 특성 주파수를 가진다는 것을 암시한다. 입자 용융물(389)의 진동은 도전층(384)에서 생성되는 전압 또는 전류 신호들에 의해 검출될 수 있다. 따라서, 이것은 나노위스커(388)의 진동 주파수를 검출하는 수단을 제공한다.
인가된 전압에 의한 도전성 재료의 적절한 활성화(activation)에 의하여, 상기 위스커는 예컨대 기가헤르츠 범위의 소정의 고유 주파수에서, 상기 어퍼처 내에서 기계적으로 진동하도록 제조될 수도 있다. 이것은 작은 치수 및 수반되는 저전류의 관점에서 보면, 단일 진동의 주기 동안, 단일 전자가 도전성 재료의 한 쪽에서 시드 입자 용융물을 거쳐 다른 쪽으로 이전되기 때문이다. 이는 전류 표준 제너레이터를 생성하는데, 여기서 도전성 재료를 통한 전류 I는 진동 주파수(f)와 전자의 전하(e)의 곱과 같다: I=fㆍe. 따라서, 적절한 환경에서 사용될 수 있는 기지의 기준 신호가 생성된다.
또한, 상기 입자 용융물(389)은 상기 입자 용융물(389)의 표면 상에서 소정 분자 종들이 흡수되도록 하기 위하여 리셉터(receptor) 물질로 코팅될 수도 있다. 이는 나노위스커의 특성 주파수의 변화를 유발시킬 것이다. 이러한 주파수의 변화는 검출될 수 있고, 상기 용융물(389)의 표면 상에 흡수된 분자 종들의 중량을 계산하는 수단을 제공한다.
도 33은 실리콘의 플렉시블 비임(394)의 단부 상에 형성된 InP의 나노위스커(392)를 포함하는 스캐닝 터널링 현미경(STM) 팁을 보여준다. 비임(394)은 기판 또는 바아로부터 에칭에 의해 형성된다.

Claims (137)

  1. 나노위스커(nanowhisker)에 있어서,
    나노미터 크기의 직경을 갖는 컬럼(column)을 포함하여 이루어지고,
    상기 컬럼은 그 길이를 따라 적어도 상이한 결정형 재료(crystalline material)의 제1 및 제2의 세로 세그먼트(lengthwise segment)들을 포함하고 상기 제1세그먼트와 제2세그먼트 사이에 조성 경계부(composition boundary)를 가지며,
    상기 컬럼의 상기 직경은 상기 조성 경계부에서의 격자 오정렬에 의해 야기된 격자 스트레인(strain)이 실질적으로 횡방향 바깥쪽 원자 변위에 의해 수용되도록 되어 있고, 상기 결정형 재료들의 제1 및 제2부분들 사이의 상기 조성 경계부는 8개를 넘지 않는 직경 격자 평면(diametral lattice planes)의 축 간격(axial interval)에 걸쳐 연장되는 것을 특징으로 하는 나노위스커.
  2. 제 1항에 있어서,
    상기 컬럼의 상기 직경은 실질적으로 상기 컬럼의 길이에 따라 일정한 것을 특징으로 하는 나노위스커.
  3. 제 1항에 있어서,
    상기 나노위스커는, 상기 직경이 상기 컬럼의 길이에 따라 제어되는 방식으로 변하도록 테이퍼진 것을 특징으로 하는 나노위스커.
  4. 제 1항에 있어서,
    상기 컬럼의 상기 직경은, 상기 나노위스커가 양자 감금 효과(quantum confinement effects)를 나타내도록 되어 있는 것을 특징으로 하는 나노위스커.
  5. 제 1항에 있어서,
    상기 나노위스커는 일 단부에 촉매 입자를 더 포함하는 것을 특징으로 하는 나노위스커.
  6. 제 1항에 있어서,
    상기 결정형 재료들의 제1 및 제2부분들 사이의 상기 조성 경계부는, 7개를 넘지 않는 직경 격자 평면의 축 간격에 걸쳐 연장되는 것을 특징으로 하는 나노위스커.
  7. 제 1항에 있어서,
    상기 재료의 제1 및 제2세그먼트들은 반도체 Ⅲ-Ⅴ 재료들인 것을 특징으로 하는 나노위스커.
  8. 제 1항의 나노위스커를 복수개 포함하는 어레이에 있어서,
    상기 복수의 나노위스커 각각이 서로에 대해 평행하게 연장되는 것을 특징으로 하는 어레이.
  9. 나노위스커에 있어서,
    나노미터 크기의 직경을 갖는 컬럼을 포함하여 이루어지고,
    상기 컬럼은 그 길이를 따라 적어도 상이한 결정형 재료의 제1 및 제2의 세로 세그먼트들을 포함하며, 상기 제1세그먼트는 A1-xBxC 형태의 화학양론 조성(stoichiometric composition)을 가지고, 상기 제2세그먼트는 A1-yByC 형태의 화학양론 조성을 가지며, 여기서, A, B, C는 선택된 원소들이고, x 및 y는 0과 1 사이의 서로 다른 숫자이며, 상기 제1 및 제2세그먼트들 사이에 배치된 조성 경계부는 사전설정된 개수의 직경 격자 평면에 걸쳐 변수 x로부터 변수 y까지의 변화값을 나타내는 것을 특징으로 하는 나노위스커.
  10. 제 9항에 있어서,
    상기 컬럼의 상기 직경은 상기 컬럼에 따라 일정한 것을 특징으로 하는 나노위스커.
  11. 제 9항에 있어서,
    상기 나노위스커는, 상기 직경이 상기 컬럼의 상기 길이에 따라 제어되는 방식으로 변하도록 테이퍼진 것을 특징으로 하는 나노위스커.
  12. 제 9항에 있어서,
    상기 컬럼의 상기 직경은, 상기 나노위스커가 양자 감금 효과를 나타내도록 되어 있는 것을 특징으로 하는 나노위스커.
  13. 제 9항에 있어서,
    상기 나노위스커는 일 단부에 촉매 입자를 더 포함하는 것을 특징으로 하는 나노위스커.
  14. 제 9항에 있어서,
    상기 조성 경계부에서의 격자 오정렬은 횡방향 바깥쪽 원자 변위에 의해 실질적으로 수용되는 것을 특징으로 하는 나노위스커.
  15. 제 9항에 있어서,
    상기 제1 및 제2세그먼트들의 재료들은 반도체 Ⅲ-Ⅴ 재료들인 것을 특징으로 하는 나노위스커.
  16. 제 9항의 나노위스커를 복수개 포함하는 어레이에 있어서,
    상기 복수의 나노위스커 각각이 서로에 대해 평행하게 연장되는 것을 특징으로 하는 어레이.
  17. 나노위스커에 있어서,
    나노미터 크기의 직경을 갖는 컬럼을 포함하여 이루어지고,
    상기 컬럼은 그 길이를 따라 적어도 상이한 결정형 재료의 제1 및 제2의 세로 세그먼트들을 포함하고 상기 제1세그먼트와 제2세그먼트 사이에 직경 재료 경계부를 가지며, 상기 상이한 결정형 재료들 사이의 전이(transition)에 의해 형성된 상기 재료 경계부는 8개를 넘지 않는 직경 격자 평면들의 축 간격 내에 존재하는 것을 특징으로 하는 나노위스커.
  18. 제 17항에 있어서,
    상기 컬럼의 상기 직경은 상기 컬럼에 따라 일정한 것을 특징으로 하는 나노위스커.
  19. 제 17항에 있어서,
    상기 나노위스커는 상기 컬럼에 따라 제어되는 방식으로 변하는 직경을 제공하도록 테이퍼진 것을 특징으로 하는 나노위스커.
  20. 제 17항에 있어서,
    상기 나노위스커의 상기 직경은, 상기 나노위스커가 양자 감금 효과를 나타내도록 되어 있는 것을 특징으로 하는 나노위스커.
  21. 제 17항에 있어서,
    상기 나노위스커는 일 단부에 촉매 입자를 더 포함하는 것을 특징으로 하는 나노위스커.
  22. 제 17항에 있어서,
    상기 결정형 재료의 제1 및 제2부분들 사이의 상기 재료 경계부는, 1개 내지 3개의 격자 평면의 축 간격에 걸쳐 연장되는 것을 특징으로 하는 나노위스커.
  23. 제 17항에 있어서,
    상기 제1 및 제2세그먼트들의 재료들은 반도체 Ⅲ-Ⅴ 재료들인 것을 특징으로 하는 나노위스커.
  24. 제 1항의 나노위스커를 복수개 포함하는 어레이에 있어서,
    상기 복수의 나노위스커 각각이 서로에 대해 평행하게 연장되는 것을 특징으로 하는 어레이.
  25. 헤테로구조(heterostructure) 나노위스커에 있어서,
    나노미터 크기의 직경을 갖는 컬럼을 포함하여 이루어지고,
    상기 컬럼에는 그 길이를 따라 상이한 재료 조성의 복수의 세로 세그먼트들이 배치되고 인접한 세그먼트들 사이에 사전설정된 조성 경계부들을 가지며,
    상기 조성 경계부들은 상기 나노위스커 컬럼의 사전설정된 길이에 걸쳐 연장되고, 상기 경계부들에서 사전설정된 밴드 갭 변화를 생성시키는 것을 특징으로 하는 헤테로구조 나노위스커.
  26. 공명 터널링 다이오드(resonant tunneling diode)에 있어서,
    양자 감금 효과를 나타내도록 나노미터 크기의 직경을 갖는 컬럼을 구비한 나노위스커를 포함하여 이루어지고,
    상기 컬럼은 그 길이에 따라 순서대로 에미터 세그먼트, 제1배리어세그먼트, 양자 웰(well) 세그먼트, 제2배리어세그먼트 및 콜렉터 세그먼트를 포함하여 이루어지고, 상기 배리어 세그먼트들 각각은 인접한 세그먼트들 보다 큰 밴드 갭을 가지며, 전하 캐리어들이 상기 에미터 세그먼트와 상기 양자 웰 세그먼트 사이에서 그리고 상기 양자 웰 세그먼트와 상기 콜렉터 세그먼트 사이에서 터널링될 수 있도록 하는 길이를 가지는 것을 특징으로 하는 공명 터널링 다이오드.
  27. 제 26항에 있어서,
    상기 배리어 세그먼트들은 절연성 와이드 밴드 갭 재료들로 이루어지는 것을 특징으로 하는 공명 터널링 다이오드.
  28. 제 26항에 있어서,
    상기 에미터 세그먼트, 상기 배리어 세그먼트들, 상기 양자 웰 세그먼트 및 상기 콜렉터 세그먼트는 반도체 재료들로 이루어지는 것을 특징으로 하는 공명 터널링 다이오드.
  29. 제 28항에 있어서,
    상기 에미터 세그먼트, 상기 양자 웰 세그먼트 및 상기 콜렉터 세그먼트는 인듐 아세나이드로 형성되고, 상기 배리어 세그먼트들은 인듐 인화물로 형성되는 것을 특징으로 하는 공명 터널링 다이오드.
  30. 제 26항에 있어서,
    상기 컬럼의 상기 직경은 실질적으로 상기 컬럼의 상기 길이에 따라 일정한 것을 특징으로 하는 공명 터널링 다이오드.
  31. 제 26항에 있어서,
    상기 나노위스커는, 상기 컬럼의 상기 직경이 상기 컬럼의 상기 길이에 따라 제어되는 방식으로 변하도록 테이퍼진 것을 특징으로 하는 공명 터널링 다이오드.
  32. 헤테로바이폴라(heterobipolar) 트랜지스터에 있어서,
    나노미터 크기의 직경을 갖는 컬럼을 구비한 나노위스커를 포함하여 이루어지고,
    상기 컬럼은 그 길이에 따라 순서대로 에미터, 베이스 및 콜렉터 반도체 세그먼트들을 포함하여 이루어지고, 상기 반도체 세그먼트들 각각은 밴드 갭을 가지며, 상기 에미터 반도체 세그먼트의 밴드 갭은 상기 베이스 및 콜렉터 반도체 세그먼트들의 밴드 갭 보다 크며, 상기 베이스 및 콜렉터 반도체 세그먼트들은 그 사이에 p-n 접합을 제공하기 위하여 정반대 타입으로 도핑되는 것을 특징으로 하는 헤테로바이폴라 트랜지스터.
  33. 제 32항에 있어서,
    상기 베이스 및 콜렉터 반도체 세그먼트들 사이의 상기 p-n 접합은 그레이딩된 화학양론 조성물(graded stoichiometric composition)을 포함하는 것을 특징으로 하는 헤테로바이폴라 트랜지스터.
  34. 단일 광자 광원(single photon light source)에 있어서,
    그 길이에 따라 양자 웰을 형성하는 소정 부피(volume)의 광학적 활성 재료가 배치된 1차원 나노요소(nanoelement)를 포함하여 이루어지고 상기 양자 웰의 양 쪽에는 터널링 배리어들이 형성되어, 사용 시 상기 양자 웰이 한 번에 단일 광자를 방출할 수 있는 것을 특징으로 하는 헤테로바이폴라 트랜지스터.
  35. 발광 다이오드에 있어서,
    양자 감금 효과를 나타내도록 나노미터 크기의 직경을 갖는 컬럼을 구비한 나노위스커를 포함하여 이루어지고,
    상기 컬럼은, 각각 에미터, 양자 웰 활성 세그먼트 및 콜렉터를 포함하는 제1, 제2 및 제3의 반도체 세로 세그먼트들을 그 길이에 따라 순서대로 포함하여 이루어지고, 상기 제2의 반도체 세로 세그먼트는 상기 제1 및 제3의 반도체 세로 세그먼트들과 상이한 밴드 갭을 가지며, 상기 발광 다이오드의 활성 영역을 형성하는 것을 특징으로 하는 발광 다이오드.
  36. 제 35항에 있어서,
    레이저를 포함하고, 상기 제1 및 제2세그먼트들 내에 반사형 거울 평면들을 포함하는 것을 특징으로 하는 발광 다이오드.
  37. 제 36항에 있어서,
    상기 반사형 거울 평면들은 상기 나노위스커 내의 수퍼격자(superlattices)들에 의해 형성되고, 상기 수퍼격자들 각각은 상이한 밴드 갭 재료들의 시퀀스(sequence)들을 교번시킴(alternating)으로써 형성되는 것을 특징으로 하는 발광 다이오드.
  38. 생물학적 재료의 근장 선택 여기(near field selective excitation)를 위한 구조체에 있어서,
    상기 구조체는 발광 다이오드를 포함하되, 상기 발광 다이오드는 1차원 나노요소를 포함하며, 상기 나노요소에는 전자기 방사선의 방출을 위하여 그 길이에 따라 양자 웰을 형성하기에 충분히 작은 소정 부피의 광학적 활성 재료가 배치되고 상기 양자 웰의 양 쪽에 터널링 배리어가 형성되며,
    상기 다이오드에 의해 방출되는 근장 방사선이 상기 생물학적 재료를 여기시키도록 상기 다이오드에 인접하게 상기 생물학적 재료를 포지셔닝하기 위하여 작동하는 포지셔닝 디바이스(positioning device)를 포함하는 것을 특징으로 하는 구조체.
  39. 나노임프린트 리소그래피 프로세스에서 포토레지스트 층을 패터닝하기 위한 장치에 있어서,
    상기 장치는 포토레지스트 표면 전반에 걸쳐 이동가능한 캐리지(carriage)를 포함하고 발광 다이오드 어레이를 구비하며,
    상기 어레이의 각각의 발광 다이오드는, 양자 웰을 형성하기에 충분히 작은 소정 부피의 광학적 활성 재료가 그 길이에 따라 배치되는 1차원 나노요소를 포함하고, 상기 양자 웰의 양 쪽에 터널링 배리어들이 형성되며,
    상기 나노요소들은 나란히 위치되지만 선택적으로 에너자이즈될 수 있어(energizable), 상기 포토레지스트 표면에 원하는 패턴을 생성하도록 하는 것을 특징으로 하는 장치.
  40. 포토디텍터(photodetector)에 있어서,
    나노미터 크기의 직경을 갖는 컬럼을 구비하는 나노위스커를 포함하여 이루어지고,
    상기 컬럼은 그 길이에 따라 p-n 접합을 형성하는 인터페이스를 구비하는 제1 및 제2세그먼트들을 포함하는 것을 특징으로 하는 포토디텍터.
  41. 포토디텍터에 있어서,
    나노미터 크기의 직경을 갖는 컬럼을 구비하는 나노위스커를 포함하여 이루어지고,
    상기 컬럼은, PIN 다이오드를 형성하기 위하여, 제1의 p-도핑된 반도체 세로 세그먼트, 제2의 n-도핑된 반도체 세로 세그먼트 및 상기 제1 및 제2의 반도체 세그먼트들 사이의 제3의 고유 반도체 세로 세그먼트를 포함하는 것을 특징으로 하는 포토디텍터.
  42. 솔라 셀(solar cell)에 있어서,
    도전성인 기판;
    상기 기판으로부터 연장되는 복수의 나노위스커를 포함하되, 상기 나노위스커들 각각은 나노 크기의 직경을 갖는 컬럼을 구비하고, 상기 컬럼은 제1의 p-도핑된 반도체 세로 세그먼트 및 제2의 n-도핑된 반도체 세로 세그먼트를 포함하며, 상기 제1 및 제2의 반도체 세그먼트들은 그 사이에 p-n 접합을 형성하는 인터페이스를 구비하고,
    상기 나노위스커들은 투명한 재료로 캡슐화(encapsulate)되며;
    투명한 전극이 상기 위스커들의 자유단 전반에 걸쳐 연장되어 그들과 전기 콘택을 이루게 되는 것을 특징으로 하는 솔라 셀.
  43. 제 42항에 있어서,
    각각의 나노위스커는 세로 반도체 세그먼트들 사이에 복수의 p-n 접합들을 가지며, 상기 반도체들은 상이한 파장의 복수의 솔라 방사선을 흡수하는 p-n 접합들을 형성하도록 선택되는 것을 특징으로 하는 솔라 셀.
  44. 테라헤르츠 방사선 소스에 있어서,
    나노미터 크기의 직경을 갖는 컬럼을 구비한 나노위스커를 포함하여 이루어지고, 상기 컬럼은 다수 층의 제2의 밴드 갭 재료와 인터리빙(interleave)되는 다수 층의 제1의 밴드 갭 반도체를 포함하여, 수퍼격자를 형성하게 되고, 전자들이 테라헤르츠 방사선을 방사하기 위하여 파동 벡터(wave vector)로 상기 수퍼격자 내에서 움직일 수 있도록 그 치수들이 선택되는 것을 특징으로 하는 방사선 소스.
  45. 광자 결정(photonic crystal)에 있어서,
    기판 및 상기 기판의 일 면으로부터 연장되는 1차원 나노요소들의 어레이를 포함하여 이루어지고, 상기 나노원소들 각각은 상기 기판으로부터 직립하여 연장되고, 실질적으로 일정한 나노미터 크기의 직경을 가지며,
    상기 나노요소들의 상기 어레이는 2차원 격자로 배치되어, 광자 밴드 갭을 입사 전자기 방사선에 제공하도록 하는 것을 특징으로 하는 광자 결정.
  46. 제 45항에 있어서,
    각각의 나노요소의 상기 직경은 대략 100nm 보다 크지 않은 것을 특징으로 하는 광자 결정.
  47. 제 45항에 있어서,
    상기 나노요소들은 대략 300nm의 거리만큼 이격되어 있는 것을 특징으로 하는 광자 결정.
  48. 제 45항에 있어서,
    상기 나노요소들 각각은, 제1굴절률과 사전설정된 제1길이를 갖는 재료로 이루어지는 제1타입의 복수의 세로 세그먼트들을 구비한 나노위스커를 포함하고, 상기 제1타입의 세그먼트들은 제2굴절률과 사전설정된 제2길이를 갖는 재료로 이루어지는 제2타입의 1 이상의 세그먼트들과 교대로 되어 있으며, 상기 제1 및 제2굴절률과 상기 사전설정된 제1 및 제2길이는 3차원 광자 결정을 형성하도록 선택되는 것을 특징으로 하는 광자 결정.
  49. 광자 결정을 형성하는 방법에 있어서,
    시드 입자 형성 영역들의 어레이를 기판 표면 상에 형성하는 단계를 포함하되, 상기 어레이는 2차원 격자 구조로 배치되며;
    시드 입자들을 형성하도록 상기 영역들을 처리하는 단계; 및
    상기 시드 입자들을 채택하여 나노위스커들을 성장시키는 단계를 포함하되, 나노위스커들 각각은 상기 기판으로부터 직립하여 연장되고 실질적으로 일정한 사전설정된 크기의 직경을 가지도록 함으로써, 광자 밴드 갭을 입사 전자기 방사선에 제공하도록 하는 것을 특징으로 하는 방법.
  50. 제2의 결정형 재료와 상이한 제1의 결정형 재료의 기판 상에 상기 제2의 결정형 재료의 에피택셜층(epitaxial layer)을 형성하는 방법에 있어서,
    상기 기판의 표면 상에 복수의 시드 입자 재료 영역들을 형성하는 단계;
    상기 시드 입자 재료 영역들 주위에 마스크 재료의 층을 형성하는 단계;
    상기 시드 입자 재료 영역들로부터 상기 제2의 결정형 재료의 나노위스커들을 성장시키는 단계; 및
    상기 나노위스커들을 성장 사이트(growth sites)로서 이용하여, 상기 제2의 결정형 재료를 계속해서 성장시킴으로써, 상기 기판 전반에 걸쳐 연장되는 상기 제2의 결정형 재료의 에피택셜층을 생성시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 방법.
  51. 제 50항에 있어서,
    절연체 재료는 탄소계 재료인 것을 특징으로 하는 방법.
  52. 계층화된 구조체(layered structure)에 있어서,
    제1의 결정형 재료로 이루어진 결정형 기판;
    상기 결정형 기판의 표면을 커버하는 마스크 재료의 층을 포함하되, 상기 마스크 재료의 층은 상기 결정형 기판의 상기 표면 상에서의 에피택셜 성장을 억제할 수 있고,
    그 안의 나노미터 크기의 어퍼처들의 어레이가 상기 어퍼처들 내에서 상기 결정형 기판의 상기 표면 상의 애피택셜 성장 사이트들을 노출시키도록 하고; 및
    제2의 결정형 재료의 에피택셜층이 상기 결정형 기판의 상기 표면 상의 상기 에피택셜 성장 사이트로부터 성장되도록 하는 것을 특징으로 하는 계층화된 구조체.
  53. 제1의 결정형 재료의 기판 상에 제2의 결정형 재료의 에피택셜층을 형성하는 방법에 있어서, 상기 제1의 결정형 재료는 상기 제2의 결정형 재료와 상이하고,
    상기 방법은,
    촉매 시드 입자 재료 영역들의 어레이를 상기 기판 상에 형성하는 단계;
    상기 시드 입자 영역들 주위에 마스크 재료의 층을 형성하는 단계;
    상기 제2의 결정형 재료의 결정상(crystalline phase)의 초기 성장 영역들을 상기 촉매 시드 입자 영역들 밑에서 촉매 작용으로 성장시키는 단계; 및
    상기 초기 성장 영역들을 성장 사이트로서 이용하여, 상기 제2의 결정형 재료를 계속해서 성장시킴으로써, 상기 제1의 결정형 재료의 상기 기판 전반에 걸쳐 연장되는 상기 제2의 결정형 재료의 에피택셜층을 생성시키는 단계를 포함하는 것을 특징으로 하는 방법.
  54. 제1의 결정형 재료의 기판 상에 제2의 결정형 재료의 에피택셜층을 형성하는 방법에 있어서, 상기 제1의 결정형 재료는 상기 제2의 결정형 재료와 상이하고,
    상기 방법은,
    상기 제1의 결정형 재료의 상기 기판의 상부면에 V-형상의 그루브들을 형성하는 단계;
    상기 V-형상의 그루브들 내에 복수의 촉매 시드 입자들을 제공하는 단계;
    상기 촉매 시드 입자들로부터 상기 제2의 결정형 재료의 나노위스커들을 성장시키는 단계; 및
    상기 나노위스커들을 성장 핵생성(nucleation) 사이트로서 이용하여, 상기 제2의 결정형 재료를 계속해서 성장시킴으로써, 상기 제1의 결정형 재료의 상기 기판 전반에 걸쳐 연장되는 상기 제2의 결정형 재료의 에피택셜층을 생성시키는 단계를 포함하는 것을 특징으로 하는 방법.
  55. 제 54항에 있어서,
    상기 제1의 결정형 재료의 상기 기판의 상기 상부면은 <100> 표면이고, 상기 V-형상의 그루브들은 상기 V-형상의 그루브들 내의 <111> 표면들을 노출시키는 것을 특징으로 하는 방법.
  56. 계층화된 구조체에 있어서,
    제1의 결정형 재료의 기판의 표면 상에 성장된 제2의 결정형 재료의 에피택셜층을 포함하되, 상기 제2의 결정형 재료는 상기 제1의 결정형 재료와 상이하고,
    상기 제1의 결정형 재료의 상기 기판의 상기 표면에는 V-형상의 그루브들이 제공되며, 상기 V-형상의 그루브들로부터 연장되는 복수의 나노위스커들은 상기 제2의 결정형 재료의 상기 성장된 에피택셜층에 대한 핵생성 사이트들을 구성하는 것을 특징으로 하는 계층화된 구조체.
  57. 기판 상에 나노위스커들을 형성하는 방법에 있어서,
    기판을 제공하는 단계;
    상기 기판의 표면 상에 복수의 촉매 시드 입자들을 형성하는 단계;
    <111> 성장 방향으로 상기 기판으로부터 연장되는 나노위스커들을 생성하는 제1성장조건들 하에서 상기 촉매 시드 입자들로부터 나노위스커들을 초기에 성장시키는 단계; 및
    상기 나노위스커들 내에 배리어 재료의 짧은 세그먼트를 성장시킴으로써, 상기 나노위스커들의 <111> 성장 방향을 <100> 방향으로 후속해서 변경시키는 단계를 포함하되, 상기 배리어 재료는 상기 <111> 성장 방향을 상기 <100> 성장 방향으로 리다이렉트(redirect)시키도록 선택되는 것을 특징으로 하는 방법.
  58. 기판 상에 나노위스커들을 형성하는 방법에 있어서,
    기판을 제공하는 단계;
    상기 기판의 표면 상에 복수의 촉매 시드 입자들을 형성하는 단계;
    <111> 성장 방향으로 상기 기판으로부터 연장되는 나노위스커들을 생성하는 제1성장조건들 하에서 상기 촉매 시드 입자들로부터 나노위스커들을 초기에 성장시키는 단계; 및
    상기 나노위스커들의 성장을 <100> 성장 방향으로 생성시키는 제2성장조건들로 상기 제1성장조건들을 변경시킴으로써, 상기 나노위스커들의 <111> 성장 방향을 <100> 방향으로 후속해서 변경시키는 단계를 포함하는 것을 특징으로 하는 방법.
  59. 기판 상에 형성된 나노위스커에 있어서,
    상기 나노위스커는 초기에 상기 기판으로부터 <111> 방향으로 연장되고, 상기 나노위스커의 길이의 보다 큰 부분은 <100> 방향으로 연장되는 것을 특징으로 하는 방법.
  60. 필드 방출 디스플레이(field emission display)에 있어서,
    개별적으로 어드레싱가능한 전기 콘택 영역들의 어레이를 그 표면 상에 구비한 기판;
    실질적으로 상기 콘택 영역들 각각으로부터 연장되고 자유단으로 끝나는 1 이상의 1차원 나노요소; 및
    상기 1 이상의 1차원 나노요소의 상기 자유단에 인접하여 배치된 인광체(phosphor) 디스플레이 스크린을 포함함으로써, 필드 방출 디스플레이를 제공하며, 상기 디스플레이의 요소들은 개별적으로 어드레싱가능한 것을 특징으로 하는 필드 방출 디스플레이.
  61. 적외부 영역(infrared region)의 이미지를 가시광 영역의 이미지로 업-컨버팅(up-converting)하기 위한 디스플레이 시스템에 있어서,
    한 표면 상에서 적외부 이미지를 수용하기 위하여 적외 방사선에 투명한 도전성 기판; 및
    상기 기판의 대향하는 면으로부터 연장되는 1차원 도전성 나노요소들의 어레이를 포함하되, 상기 1차원 나노요소들 각각은 자유단으로 끝나며;
    상기 적외부 이미지의 가시광 버전을 생성하기 위하여, 상기 1차원 나노요소들의 상기 자유단들에 인접하여 배치된 전극을 통합시키는 인광체 디스플레이 스크린을 포함하는 것을 특징으로 하는 디스플레이 시스템.
  62. 적외부 또는 가시부 또는 자외부 전자기 방사선용 안테나에 있어서,
    기판 상에 금속화된 콘택 영역으로부터 연장되는 1차원 도전성 나노요소를 포함하여 이루어지고, 상기 1차원 나노요소는 상기 전자기 방사선의 대략 1/4 파장인 길이를 가지는 것을 특징으로 하는 안테나.
  63. 공명 터널링 다이오드를 형성하는 방법에 있어서,
    프로세스에 의해 기판 상에 제공되는 결정형 반도체 재료들로 이루어지고 나노미터 크기의 직경을 갖는 컬럼을 포함하는 나노위스커를 형성하는 단계를 포함하되, 상기 프로세스는,
    상기 기판 상의 나노미터 크기의 직경을 갖는 촉매 시드 입자를 증착시키는 단계;
    상기 촉매 시드 입자가 용융되는 온도로 상기 기판 및 상기 촉매 시드 입자를 가열시키는 단계;
    제어된 조건의 온도 및 압력 하에서 제1의 반도체 재료를 형성하기 위한 성분들을 시드 입자에 공급하여, 상기 성분들이 상기 촉매 시드 입자 용융물에 용해(dissolve)되고 그로부터 결정화되어 상기 기판으로부터 연장되는 상기 나노위스커의 제1세그먼트를 형성하도록 하는 단계를 포함하되, 상기 나노위스커의 상기 제1세그먼트는 상기 제1의 결정형 반도체 재료로 이루어지고;
    상기 제1의 반도체 재료를 형성하기 위한 성분들을 상기 시드 입자에 공급하는 상기 단계를 중단(discontinuing)시키는 단계;
    전하 캐리어들의 터널링을 허용하는데 효과적인 길이를 갖는 상기 나노위스커의 제2세그먼트를 형성하기에 충분한 시간주기 동안, 상기 제1의 반도체 재료보다 큰 밴드 갭을 갖는 제2의 반도체 재료를 형성하기 위한 성분들을 상기 시드 입자에 공급하는 단계;
    상기 제2의 반도체 재료를 형성하기 위한 성분들을 상기 시드 입자에 공급하는 상기 단계를 중단시키는 단계;
    제3세그먼트가 양자 웰을 형성하도록 하는 길이를 갖는 상기 나노위스커의 제3세그먼트를 형성하기에 충분한 시간주기 동안, 상기 제2의 반도체 재료보다 작은 밴드 갭을 갖는 제3의 반도체 재료를 형성하기 위한 성분들을 상기 시드 입자에 공급하는 단계;
    상기 제3의 반도체 재료를 형성하기 위한 성분들을 상기 시드 입자에 공급하는 상기 단계를 중단시키는 단계;
    전하 캐리어들의 터널링을 허용하는데 효과적인 길이를 갖는 상기 나노위스커의 제4세그먼트를 형성하기에 충분한 시간주기 동안, 상기 제3의 반도체 재료보다 큰 밴드 갭을 갖는 제4의 반도체 재료를 형성하기 위한 성분을 상기 시드 입자에 공급하는 단계;
    상기 제4의 반도체 재료를 형성하기 위한 성분들을 상기 시드 입자에 공급하는 단계를 중단시키는 단계;
    상기 나노위스커의 제5세그먼트를 형성하기에 충분한 시간주기 동안, 상기 제4의 반도체 재료보다 작은 밴드 갭을 갖는 제5의 반도체 재료를 형성하기 위한 성분들을 상기 시드 입자에 공급하는 단계; 및
    상기 나노위스커의 상기 제1 및 제5세그먼트와 전기 단자들간에 전기 콘택을 이루게 하여, 상기 공명 터널링 다이오드의 에미터 및 콜렉터를 형성하도록 하는 단계를 포함하는 것을 특징으로 하는 방법.
  64. 나노위스커를 형성하는 방법에 있어서,
    기판 상에 나노미터 크기의 직경을 갖는 시드 입자를 증착시키는 단계;
    상기 촉매 시드 입자가 용융되는 온도로 상기 기판 및 상기 촉매 시드 입자를 가열시키는 단계;
    제어된 조건의 온도 및 압력 하에서 제1의 반도체 재료를 형성하기 위한 성분들을 시드 입자에 공급하여, 상기 성분들이 상기 촉매 시드 입자 용융물에 용해되고 그로부터 결정화되어 상기 기판으로부터 연장되는 상기 나노위스커의 제1세그먼트를 형성하도록 하는 단계를 포함하되, 상기 나노위스커의 상기 제1세그먼트는 상기 제1의 결정형 반도체 재료로 이루어지고;
    상기 제1의 반도체 재료를 형성하기 위한 성분들을 상기 시드 입자에 공급하는 상기 단계를 중단시키고, 상기 제1의 반도체 재료와 상이한 밴드 갭을 갖는 제2의 결정형 반도체 재료를 형성하기 위한 성분들을 상기 시드 입자에 공급하여, 상기 나노위스커의 상기 제1세그먼트와의 조성 경계부를 갖는 상기 나노위스커의 제2세그먼트를 형성함으로써, 적어도 제1 및 제2의 반도체 세그먼트들을 구비한 컬럼을 형성하도록 하며, 상기 세그먼트들의 상기 재료들간의 격자 오정렬에 의해 발생된 격자 스트레인은 실질적으로 횡방향 바깥쪽 원자 변위에 의해 수용되는 것을 특징으로 하는 방법.
  65. 나노위스커를 형성하는 방법에 있어서,
    기판 상에 나노미터 크기의 직경을 갖는 시드 입자를 증착시키는 단계;
    상기 촉매 시드 입자가 용융되는 온도로 상기 기판 및 상기 촉매 시드 입자를 가열시키는 단계;
    제어된 조건의 온도 및 압력 하에 제1의 반도체 재료를 형성하기 위한 성분들을 상기 시드 입자에 공급하여, 상기 성분들이 상기 촉매 시드 입자 용융물에 용해되고 그로부터 결정화되어 상기 기판으로부터 연장되는 상기 나노위스커의 제1세그먼트를 형성하도록 하는 단계를 포함하되, 상기 나노위스커의 상기 제1세그먼트는 상기 제1의 결정형 반도체 재료로 이루어지고;
    상기 제1의 반도체 재료를 형성하기 위한 성분들을 상기 시드 입자에 공급하는 상기 단계를 중단시키는 단계; 및
    상기 제1의 반도체 재료와 상이한 밴드 갭을 갖는 제2의 결정형 반도체 재료를 형성하기 위한 성분들을 상기 시드 입자에 공급하여, 상기 나노위스커의 상기 제1세그먼트와의 조성 경계부를 갖는 상기 나노위스커의 제2세그먼트를 형성함으로써, 적어도 제1 및 제2의 반도체 세그먼트들을 구비한 컬럼을 형성하도록 하는 단계를 포함하며, 상기 조성 경계부는 8개를 넘지 않는 격자 평면들의 축 간격에 걸쳐 연장되는 것을 특징으로 하는 방법.
  66. 제 65항에 있어서,
    상기 기판은 초고 진공 챔버(ultra high vacuum chamber) 내에 장착되고, 상기 성분들은 상기 초고 진공 챔버 내로 도입된 분자 비임으로서 상기 시드 입자에 공급되는 것을 특징으로 하는 방법.
  67. 제 65항에 있어서,
    상이한 조성들간의 급속한 스위칭은, 성장 속도가 작은 양으로 감소되고, 그 후 계속된 성장에 대한 과포화(supersaturation) 상태들이 재확립(re-establish)되는 시퀀스를 거쳐 얻어지는 것을 특징으로 하는 방법.
  68. 제 65항에 있어서,
    상기 촉매 시드 입자들은, 상기 나노위스커들이 대략 10nm 내지 대략 50nm 사이의 균일한 직경을 가지는 결과가 되도록 선택된 크기를 갖는 금 에어러졸(gold aerosol) 입자들인 것을 특징으로 하는 방법.
  69. 제 65항에 있어서,
    상기 제1의 반도체 재료와 상기 제2의 반도체 재료 중 하나는 1 이상의 Ⅲ족 원소 및 1 이상의 Ⅴ족 원소로 이루어진 Ⅲ-Ⅴ 재료가고, 상기 Ⅲ족 원소의 확산 상수(diffusion constant)는 상기 제어된 조건의 온도를 변경시켜 상기 나노위스커의 형성 시에 선택적으로 변경되는 것을 특징으로 하는 방법.
  70. 기판을 포함하는 전극 구조체에 있어서,
    상기 기판에는 전기 콘택 영역들의 매트릭스가 한 표면 상에 형성되고, 선택된 전기 콘택 영역들 상에 하나 또는 복수의 나노위스커들이 상기 기판의 표면으로부터 직립하도록 형성되며, 이에 의해 상기 나노위스커 또는 상기 복수의 나노위스커들 각각은 전기 신호들에 의해 개별적으로 어드레싱가능한 것을 특징으로 하는 전극 구조체.
  71. 제 70항에 있어서,
    신경 구조체(nerve structure)로의 임플랜테이션(implantation)에 적응되는 것을 특징으로 하는 전극 구조체.
  72. 나노위스커에 있어서,
    상기 나노위스커는 산화될 수 있는 재료로 형성되고, 상기 나노위스커는 그 길이에 따라 산화물의 둘러싸는 층(surrounding layer)을 형성하도록 산화되지만, 산화물이 남아 있지 않은 상기 나노위스커의 자유단에 촉매 시드 입자 용융물을 가지는 것을 특징으로 하는 나노위스커.
  73. 나노위스커에 있어서,
    상기 나노위스커는 제1밴드갭을 갖는 재료로 형성되고, 상기 나노위스커는 그 길이에 따라 제2밴드갭의 재료의 둘러싸는 층을 형성하도록 처리되지만, 제2밴드갭의 상기 재료가 남아 있지 않은 상기 나노위스커의 자유단에 촉매 시드 입자 용융물을 가지는 것을 특징으로 하는 나노위스커.
  74. 캔틸레버 비임 어레이(cantilever beam array)에 있어서,
    나노위스커들의 로우(row)를 형성하기 위하여 나란히 이격되어 연장되는 복수의 나노위스커들을 구비한 베이스 부재를 포함하되, 상기 나노위스커들 각각은 외부의 힘의 적용 하에 벤딩(bend)되는 비임으로서의 역할을 하며, 상기 비임들의 벤딩 움직임을 검출하는 수단을 포함하는 것을 특징으로 하는 어레이.
  75. 제 74항에 있어서,
    캔틸레버 비임과의 콘택을 이루는 경우, 분자가 벤딩 응력을 생성시키는 소정의 화학반응을 겪도록, 소정 유기 분자들 또는 생물학적 분자들에 민감한 코팅이 상기 비임 상에 제공되는 것을 특징으로 하는 어레이.
  76. 나노위스커 구조체에 있어서,
    그 위에 절연 재료의 층을 가지며, 상기 절연층 상에 형성된 도전층을 갖는 기판, 상기 도전층 및 상기 절연층 내에 형성된 어퍼처, 및 상기 어퍼처 내에 형성되고 상기 기판으로부터 연장되는 나노위스커를 포함하며, 상기 나노위스커의 자유단에서의 도전성 시드 입자 용융물은 상기 도전층과 대략적으로(roughly) 같은 높이가 되고, 이로써 상기 나노위스커의 기계적인 진동(vibration)이 상기 도전층 내의 전기적인 진동 신호(oscillatory signal)를 생성하는 것을 특징으로 하는 나노위스커 구조체.
  77. 제 76항에 있어서,
    상기 나노위스커는 소정 타입의 분자들을 흡인(attract)시키기 위하여 그 위에 코팅을 가짐으로써, 상기 나노위스커 상으로의 분자의 증착이 상기 나노위스커의 관성 특성(inertial characteristics) 및 이에 따른 상기 도전층 내의 상기 진동 신호의 주파수를 변경시키는 것을 특징으로 하는 나노위스커 구조체.
  78. 제 76항에 있어서,
    상기 구조체는 표준 전류 제너레이터를 제공하며, 상기 나노위스커의 진동(oscillation)의 단일 주기 마다, 단 하나의 전자가 상기 도전성 시드 입자 용융물을 거쳐 상기 도전층을 통과하여 이전(transfer)되는 것을 특징으로 하는 나노위스커 구조체.
  79. 스캐닝 터널링 현미경 팁(tip)에 있어서,
    플렉시블 캔틸레버 비임을 포함하고, 상기 비임의 단부에서 또는 단부를 향해, 나노위스커가 상기 캔틸레버 비임으로부터 직립하여 형성되는 것을 특징으로 하는 스캐닝 터널링 현미경 팁.
  80. 제 1항에 있어서,
    상기 제1 및 제2세그먼트들의 결정형 재료들간의 상기 조성 경계부는 6개를 넘지 않는 직경 격자 평면들의 축 간격에 걸쳐 연장되는 것을 특징으로 하는 나노위스커.
  81. 제 1항에 있어서,
    상기 제1 및 제2세그먼트들의 결정형 재료들간의 상기 조성 경계부는 5개를 넘지 않는 직경 격자 평면들의 축 간격에 걸쳐 연장되는 것을 특징으로 하는 나노위스커.
  82. 제 1항에 있어서,
    상기 제1 및 제2세그먼트들의 결정형 재료들간의 상기 조성 경계부는 4개를 넘지 않는 직경 격자 평면들의 축 간격에 걸쳐 연장되는 것을 특징으로 하는 나노위스커.
  83. 제 1항에 있어서,
    상기 제1 및 제2세그먼트들의 결정형 재료들간의 상기 조성 경계부는 3개를 넘지 않는 직경 격자 평면들의 축 간격에 걸쳐 연장되는 것을 특징으로 하는 나노위스커.
  84. 제 1항에 있어서,
    상기 제1 및 제2세그먼트들의 결정형 재료들간의 상기 조성 경계부는 2개를 넘지 않는 직경 격자 평면들의 축 간격에 걸쳐 연장되는 것을 특징으로 하는 나노위스커.
  85. 제 1항에 있어서,
    상기 제1 및 제2세그먼트들의 결정형 재료들간의 상기 조성 경계부는 1개를 넘지 않는 직경 격자 평면들의 축 간격에 걸쳐 연장되는 것을 특징으로 하는 나노위스커.
  86. 공명 터널링 다이오드를 형성하는 방법에 있어서,
    프로세스에 의해 기판 상의 결정형 반도체 재료들로 이루어지고 나노미터 크기의 직경을 갖는 컬럼을 포함하는 나노위스커를 형성하는 단계를 포함하되, 상기 프로세스는,
    상기 기판 상의 나노미터 크기의 직경을 갖는 촉매 시드 입자를 제공하는 단계;
    상기 촉매 시드 입자가 촉매로서 작용하는 온도로 상기 기판 및 상기 촉매 시드 입자를 가열시키는 단계;
    제어된 조건의 온도 및 압력 하에서 제1의 반도체 재료를 형성하기 위한 성분들을 상기 시드 입자에 공급하여, 상기 성분들이 상기 시드 입자로부터 결정화되어 상기 기판으로부터 연장되는 상기 나노위스커의 제1세그먼트를 형성하도록 하는 단계를 포함하되, 상기 나노위스커의 상기 제1세그먼트는 상기 제1의 결정형 반도체 재료로 이루어지고;
    상기 제1의 반도체 재료를 형성하기 위한 성분들을 상기 시드 입자에 공급하는 상기 단계를 중단시키는 단계;
    전하 캐리어들의 터널링을 허용하는데 효과적인 길이를 갖는 상기 나노위스커의 제2세그먼트를 형성하기에 충분한 시간주기 동안, 상기 제1의 반도체 재료보다 큰 밴드 갭을 갖는 제2의 반도체 재료를 형성하기 위한 성분들을 상기 시드 입자에 공급하는 단계;
    상기 제2의 반도체 재료를 형성하기 위한 성분들을 상기 시드 입자에 공급하는 상기 단계를 중단시키는 단계;
    제3세그먼트가 양자 웰을 형성하도록 하는 길이를 갖는 상기 나노위스커의 제3세그먼트를 형성하기에 충분한 시간주기 동안, 상기 제2의 반도체 재료보다 작은 밴드 갭을 갖는 제3의 반도체 재료를 형성하기 위한 성분들을 상기 시드 입자에 공급하는 단계;
    상기 제3의 반도체 재료를 형성하기 위한 성분들을 상기 시드 입자에 공급하는 상기 단계를 중단시키는 단계;
    전하 캐리어들의 터널링을 허용하는데 효과적인 길이를 갖는 상기 나노위스커의 제4세그먼트를 형성하기에 충분한 시간주기 동안, 상기 제3의 반도체 재료보다 큰 밴드 갭을 갖는 제4의 반도체 재료를 형성하기 위한 성분들을 상기 시드 입자에 공급하는 단계;
    상기 제4의 반도체 재료를 형성하기 위한 성분들을 상기 시드 입자에 공급하는 상기 단계를 중단시키는 단계;
    상기 나노위스커의 제5세그먼트를 형성하기에 충분한 시간주기 동안, 상기 제4의 반도체 재료보다 작은 밴드 갭을 갖는 제5의 반도체 재료를 형성하기 위한 성분들을 상기 시드 입자에 공급하는 단계; 및
    상기 나노위스커의 상기 제1 및 제5세그먼트와 전기 단자들간에 전기 콘택을 이루게 하여, 상기 공명 터널링 다이오드의 에미터 및 콜렉터를 형성하도록 하는 단계를 포함하는 것을 특징으로 하는 방법.
  87. 나노위스커를 형성하는 방법에 있어서,
    기판 상에 나노미터 크기의 직경을 갖는 시드 입자를 제공하는 단계;
    상기 촉매 시드 입자가 촉매로서 작용하는 온도로 상기 기판 및 상기 촉매 시드 입자를 가열시키는 단계;
    제어된 조건의 온도 및 압력 하에서 제1의 반도체 재료를 형성하기 위한 성분들을 상기 시드 입자에 공급하여, 상기 성분들이 상기 시드 입자로부터 결정화되어 상기 기판으로부터 연장되는 상기 나노위스커의 제1세그먼트를 형성하도록 하는 단계를 포함하되, 상기 나노위스커의 상기 제1세그먼트는 상기 제1의 결정형 반도체 재료로 이루어지고;
    상기 제1의 결정형 반도체 재료를 형성하기 위한 성분들을 상기 시드 입자에 공급하는 상기 단계를 중단시키고, 상기 제1의 반도체 재료와 상이한 밴드 갭을 갖는 제2의 결정형 반도체 재료를 형성하기 위한 성분들을 상기 시드 입자에 공급하여, 상기 나노위스커의 상기 제1세그먼트와의 조성 경계부를 갖는 상기 나노위스커의 제2세그먼트를 형성함으로써, 적어도 제1 및 제2의 반도체 세그먼트들을 구비한 컬럼을 형성하도록 하며, 상기 세그먼트들의 상기 재료들간의 격자 오정렬에 의해 발생된 격자 스트레인은 실질적으로 횡방향 바깥쪽 원자 변위에 의해 수용되는 것을 특징으로 하는 방법.
  88. 나노위스커를 형성하는 방법에 있어서,
    기판 상에 나노미터 크기의 직경을 갖는 시드 입자를 제공하는 단계;
    상기 촉매 시드 입자가 촉매로서 작용하는 온도로 상기 기판 및 상기 촉매 시드 입자를 가열시키는 단계;
    제어된 조건의 온도 및 압력 하에서 제1의 반도체 재료를 형성하기 위한 성분들을 상기 시드 입자에 공급하여, 상기 성분들이 상기 시드 입자로부터 결정화되어 상기 기판으로부터 연장되는 상기 나노위스커의 제1세그먼트를 형성하도록 하는 단계를 포함하되, 상기 나노위스커의 상기 제1세그먼트는 상기 제1의 결정형 반도체 재료로 이루어지고;
    상기 제1의 반도체 재료를 형성하기 위한 성분들을 상기 시드 입자에 공급하는 상기 단계를 중단시키는 단계; 및
    상기 제1의 반도체 재료와 상이한 밴드 갭을 갖는 제2의 결정형 반도체 재료를 형성하기 위한 성분들을 상기 시드 입자에 공급하여, 상기 나노위스커의 상기 제1세그먼트와의 조성 경계부를 갖는 상기 나노위스커의 제2세그먼트를 형성함으로써, 적어도 제1 및 제2의 반도체 세그먼트들을 구비한 컬럼을 형성하도록 하는 단계를 포함하며, 상기 조성 경계부는 8개를 넘지 않는 격자 평면들의 축 간격에 걸쳐 연장되는 것을 특징으로 하는 방법.
  89. 제 88항에 있어서,
    상기 기판은 초고 진공 챔버 내에 장착되고, 상기 성분들은 상기 초고 진공 챔버 내로 도입되는 분자 비임으로서 상기 시드 입자에 공급되는 것을 특징으로 하는 방법.
  90. 제 88항에 있어서,
    상이한 조성들간의 급속한 스위칭은, 성장 속도가 작은 양으로 감소되고, 그 후 계속된 성장에 대한 과포화 상태들이 재확립되는 시퀀스를 거쳐 얻어지는 것을 특징으로 하는 방법.
  91. 제 88항에 있어서,
    상기 촉매 시드 입자들은, 상기 나노위스커들이 대략 10nm 내지 대략 50nm 사이의 균일한 직경을 가지는 결과가 되도록 선택된 크기를 갖는 금 에어러졸 입자들인 것을 특징으로 하는 방법.
  92. 제 88항에 있어서,
    상기 제1의 반도체 재료와 상기 제2의 반도체 재료 중 하나는 1 이상의 Ⅲ족 원소 및 1 이상의 Ⅴ족 원소로 이루어진 Ⅲ-Ⅴ 재료가고, 상기 Ⅲ족 원소의 확산 상수는 상기 제어된 조건의 온도를 변경시켜 상기 나노위스커의 형성 시에 선택적으로 변경되는 것을 특징으로 하는 방법.
  93. 제 88항에 있어서,
    상기 촉매 시드 입자들은 나노임프린트 리소그래피의 프로세스에 의해 형성되어, 결과적으로 상기 나노위스커들이 대략 10nm 내지 50nm 사이의 균일한 직경을 가지도록 하는 것을 특징으로 하는 방법.
  94. 나노위스커에 있어서,
    길이방향 축을 갖는 컬럼을 포함하되, 상기 컬럼은 상기 축을 따르는 길이 및 상기 축에 수직인 하나 이상의 크기를 가지고, 상기 축에 수직인 상기 크기는 대략 500nm를 넘지 않으며;
    상기 컬럼은 적어도:
    제1조성을 갖는 제1의 결정형 반도체 재료의 제1의 세로 세그먼트; 및
    제2조성을 갖는 제2의 결정형 반도체 재료의 제2의 세로 세그먼트를 포함하며,
    상기 제1의 세로 세그먼트 및 상기 제2의 세로 세그먼트는 인터페이스에서 콘택을 이루고,
    상기 인터페이스는, 8개보다 크지 않은 직경 격자 평면들의 축 거리 이내에서 상기 제1조성이 상기 제2조성으로 변경되는 접합을 구성하는 것을 특징으로 하는 나노위스커.
  95. 제 94항에 있어서,
    상기 축선에 수직인 상기 하나 이상의 크기는 대략 100nm를 넘지 않는 것을 특징으로 하는 나노위스커.
  96. 제 94항에 있어서,
    상기 축선에 수직인 상기 하나 이상의 크기는 대략 50nm를 넘지 않는 것을 특징으로 하는 나노위스커.
  97. 제 94항에 있어서,
    상기 축선에 수직인 상기 하나 이상의 크기는 대략 30nm를 넘지 않는 것을 특징으로 하는 나노위스커.
  98. 제 94항에 있어서,
    상기 축선에 수직인 상기 하나 이상의 크기는 대략 20nm를 넘지 않는 것을 특징으로 하는 나노위스커.
  99. 제 94항에 있어서,
    상기 축선에 수직인 상기 하나 이상의 크기는 대략 10nm를 넘지 않는 것을 특징으로 하는 나노위스커.
  100. 제 94항에 있어서,
    상기 축선에 수직인 상기 하나 이상의 크기는 대략 5nm를 넘지 않는 것을 특징으로 하는 나노위스커.
  101. 제 94항에 있어서,
    상기 제1조성은, 7개보다 크지 않은 직경 격자 평면들의 축 거리 이내에서 상기 제2조성으로 변경되는 것을 특징으로 하는 나노위스커.
  102. 제 94항에 있어서,
    상기 제1조성은, 6개보다 크지 않은 직경 격자 평면들의 축 거리 이내에서 상기 제2조성으로 변경되는 것을 특징으로 하는 나노위스커.
  103. 제 94항에 있어서,
    상기 제1조성은, 5개보다 크지 않은 직경 격자 평면들의 축 거리 이내에서 상기 제2조성으로 변경되는 것을 특징으로 하는 나노위스커.
  104. 제 94항에 있어서,
    상기 제1조성은, 4개보다 크지 않은 직경 격자 평면들의 축 거리 이내에서 상기 제2조성으로 변경되는 것을 특징으로 하는 나노위스커.
  105. 제 94항에 있어서,
    상기 제1조성은, 3개보다 크지 않은 직경 격자 평면들의 축 거리 이내에서 상기 제2조성으로 변경되는 것을 특징으로 하는 나노위스커.
  106. 제 94항에 있어서,
    상기 제1조성은, 2개보다 크지 않은 직경 격자 평면들의 축 거리 이내에서 상기 제2조성으로 변경되는 것을 특징으로 하는 나노위스커.
  107. 제 94항에 있어서,
    상기 제1조성은, 1개보다 크지 않은 직경 격자 평면들의 축 거리 이내에서 상기 제2조성으로 변경되는 것을 특징으로 하는 나노위스커.
  108. 제 94항에 있어서,
    상기 컬럼은 대체로 원형 또는 다각형인 단면을 가지며, 상기 컬럼의 상기 축에 수직인 상기 하나 이상의 크기는 그 직경인 것을 특징으로 하는 나노위스커.
  109. 제 108항에 있어서,
    상기 컬럼의 상기 직경은 대체로 상기 컬럼의 상기 축에 따라 일정한 것을 특징으로 하는 나노위스커.
  110. 제 108항에 있어서,
    상기 컬럼은 테이퍼져서, 상기 컬럼의 상기 직경은 상기 컬럼의 상기 축에 따라 감소되는 것을 특징으로 하는 나노위스커.
  111. 제 108항에 있어서,
    상기 컬럼의 상기 직경은, 상기 축을 따르는 상기 컬럼의 상기 길이의 적어도 일부분이 양자 감금 효과를 나타내도록 되어 있는 것을 특징으로 하는 나노위스커.
  112. 제 94항에 있어서,
    상기 컬럼은 추가적으로 그 단부와 일체형인 촉매 입자를 포함하는 것을 특징으로 하는 나노위스커.
  113. 제 94항에 있어서,
    상기 제1 및 제2의 결정형 재료들은 Ⅲ-Ⅴ 반도체 재료들로 이루어진 그룹으로부터 선택되는 것을 특징으로 하는 나노위스커.
  114. 제 94항에 따른 나노위스커들을 복수개 포함하는 나노위스커들의 어레이에 있어서,
    상기 복수의 나노위스커들 각각은 서로에 대해 평행하게 연장되는 것을 특징으로 하는 어레이.
  115. 제 114항에 있어서,
    상기 나노위스커들 각각은 그 단부에서 기판에 부착되는 것을 특징으로 하는 어레이.
  116. 제 94항에 있어서,
    상기 제1의 결정형 반도체 재료는 A1-xBxC 형태의 화학양론 조성을 가지고, 상기 제2의 결정형 반도체 재료는 A1-yByC 형태의 화학양론 조성을 가지며, 여기서, A, B, C는 선택된 원소들이고, x 및 y는 0과 1 사이의 서로 다른 숫자들인 것을 특징으로 하는 나노위스커.
  117. 제 116항에 있어서,
    상기 원소 A 및 B는 Ⅲ족 반도체들이고, 상기 원소 C는 Ⅴ족 반도체인 것을 특징으로 하는 나노위스커.
  118. 제 94항에 있어서,
    상기 제1 및 제2의 결정형 반도체 재료들은 상기 접합에서의 사전설정된 밴드 갭 변화를 생성시키도록 선택되는 것을 특징으로 하는 나노위스커.
  119. 나노위스커에 있어서,
    길이방향 축을 갖는 컬럼을 포함하되, 상기 컬럼은 상기 축을 따르는 길이 및 상기 축에 수직인 하나 이상의 크기를 가지며,
    상기 컬럼은 적어도:
    제1조성 및 제1결정격자를 갖는 제1의 결정형 반도체 재료의 제1의 세로 세그먼트; 및
    제2조성 및 제2결정격자를 갖는 제2의 결정형 반도체 재료의 제2의 세로 세그먼트를 포함하며,
    상기 제1의 세로 세그먼트 및 상기 제2의 세로 세그먼트는 인터페이스에서 콘택을 이루고, 상기 인터페이스는, 8개보다 크지 않은 직경 격자 평면들의 축 거리 이내에서 상기 제1조성이 상기 제2조성으로 변경되는 접합을 구성하며,
    상기 축에 수직인 상기 크기는, 상기 제1의 세로 세그먼트와 상기 제2의 세로 세그먼트간의 상기 인터페이스에서 상기 제1결정격자 및 상기 제2결정격자 사이의 격자 오정렬에 의해 발생된 격자 스트레인이 횡방향 원자 변위에 의해 실질적으로 수용될 수 있도록 되어 있는 것을 특징으로 하는 나노위스커.
  120. 제 119항에 있어서,
    상기 제1조성은, 7개보다 크지 않은 직경 격자 평면들의 축 거리 이내에서 상기 제2조성으로 변경되는 것을 특징으로 하는 나노위스커.
  121. 제 119항에 있어서,
    상기 제1조성은, 6개보다 크지 않은 직경 격자 평면들의 축 거리 이내에서 상기 제2조성으로 변경되는 것을 특징으로 하는 나노위스커.
  122. 제 119항에 있어서,
    상기 제1조성은, 5개보다 크지 않은 직경 격자 평면들의 축 거리 이내에서 상기 제2조성으로 변경되는 것을 특징으로 하는 나노위스커.
  123. 제 119항에 있어서,
    상기 제1조성은, 4개보다 크지 않은 직경 격자 평면들의 축 거리 이내에서 상기 제2조성으로 변경되는 것을 특징으로 하는 나노위스커.
  124. 제 119항에 있어서,
    상기 제1조성은, 3개보다 크지 않은 직경 격자 평면들의 축 거리 이내에서 상기 제2조성으로 변경되는 것을 특징으로 하는 나노위스커.
  125. 제 119항에 있어서,
    상기 제1조성은, 2개보다 크지 않은 직경 격자 평면들의 축 거리 이내에서 상기 제2조성으로 변경되는 것을 특징으로 하는 나노위스커.
  126. 제 119항에 있어서,
    상기 제1조성은, 1개보다 크지 않은 직경 격자 평면들의 축 거리 이내에서 상기 제2조성으로 변경되는 것을 특징으로 하는 나노위스커.
  127. 제 119항에 있어서,
    상기 컬럼은 대체로 원형인 또는 다각형인 단면을 가지며, 상기 컬럼의 상기 축에 수직인 상기 하나 이상의 크기는 그 직경인 것을 특징으로 하는 나노위스커.
  128. 제 127항에 있어서,
    상기 컬럼의 상기 직경은 대체로 상기 컬럼의 상기 축에 따라 일정한 것을 특징으로 하는 나노위스커.
  129. 제 127항에 있어서,
    상기 컬럼은 테이퍼져서, 상기 컬럼의 상기 직경은 상기 컬럼의 상기 축에 따라 감소되는 것을 특징으로 하는 나노위스커.
  130. 제 127항에 있어서,
    상기 컬럼의 상기 직경은, 상기 축을 따르는 상기 컬럼의 상기 길이의 적어도 일부분이 양자 감금 효과를 나타내도록 되어 있는 것을 특징으로 하는 나노위스커.
  131. 제 119항에 있어서,
    상기 컬럼은 추가적으로 그 단부와 일체형인 촉매 입자를 포함하는 것을 특징으로 하는 나노위스커.
  132. 제 119항에 있어서,
    상기 제1 및 제2의 결정형 재료들은 Ⅲ-Ⅴ 반도체 재료들로 이루어진 그룹으로부터 선택되는 것을 특징으로 하는 나노위스커.
  133. 제 119항에 따른 나노위스커들을 복수개 포함하는 나노위스커들의 어레이에 있어서,
    상기 복수의 나노위스커들 각각은 서로에 대해 평행하게 연장되는 것을 특징으로 하는 어레이.
  134. 제 133항에 있어서,
    상기 나노위스커들 각각은 그 단부에서 기판에 부착되는 것을 특징으로 하는 어레이.
  135. 제 119항에 있어서,
    상기 제1의 결정형 반도체 재료는 A1-xBxC 형태의 화학양론 조성을 가지고, 상기 제2의 결정형 반도체 재료는 A1-yByC 형태의 화학양론 조성을 가지며, 여기서, A, B, C는 선택된 원소들이고, x 및 y는 0과 1 사이의 서로 다른 숫자들인 것을 특징으로 하는 나노위스커.
  136. 제 135항에 있어서,
    상기 원소 A 및 B는 Ⅲ족 반도체들이고, 상기 원소 C는 Ⅴ족 반도체인 것을 특징으로 하는 나노위스커.
  137. 제 119항에 있어서,
    상기 제1 및 제2의 결정형 반도체 재료들은 상기 접합에서의 사전설정된 밴드 갭 변화를 생성시키도록 선택되는 것을 특징으로 하는 나노위스커.
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