KR20050029110A - 반도체 집적 회로 장치의 제조 방법 - Google Patents

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KR20050029110A
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semiconductor chip
circuit device
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마끼히로시
다니유끼오
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가부시끼가이샤 르네사스 테크놀로지
가부시키가이샤 르네사스 히가시 니혼 세미콘덕터
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Abstract

반도체 집적 회로 장치의 조립에 있어서의 생산성의 향상을 도모한다. 다수개취 기판(3g)을 준비한 후, 제1 가열 스테이지(9b) 위에 반도체 칩을 배치하고, 그 후, 제1 가열 스테이지(9b) 위에 상기 반도체 칩의 상방에 다수개취 기판(3g)을 배치하고, 이어서, 상기 반도체 칩을 제1 가열 스테이지(9b)에 의해서 직접 가열하면서 상기 반도체 칩과 다수개취 기판(3g)을 열압착에 의해서 가접합하고, 상기 가접합 후, 제1 가열 스테이지(9b)에 인접하여 설치된 제2 가열 스테이지(10b) 위에, 상기 가접합한 다수개취 기판(3g)을 배치하고, 그 후, 제2 가열 스테이지(10b) 위에서 상기 반도체 칩을 제2 가열 스테이지(10b)에 의해서 직접 가열하면서, 상기 반도체 칩을 가압하여 상기 반도체 칩과 다수개취 기판(3g)을 열압착에 의해서 본접합한다.

Description

반도체 집적 회로 장치의 제조 방법{FABRICATION METHOD OF SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은, 반도체 집적 회로 장치의 제조 방법에 관한 것으로, 특히, 기판에 반도체 칩을 접합하는 반도체 집적 회로 장치의 제조 방법에 적용하기에 유효한 기술에 관한 것이다.
종래의 기판과 실리콘 칩의 접합에서는, 기판 레스트(스테이지) 위에 기판을 배치하고, 또한 기판 위에 복수의 실리콘 칩을 배치하고, 상기 기판 레스트에 설치된 가열 카트리지에 의해서 기판을 통하여 실리콘 칩에 열을 전하고 있다(예를 들면, 특허 문헌1 및 특허 문헌1에 대응하는 유럽 특허 출원인 특허 문헌2 참조).
<특허 문헌1>
일본 특표 2002-534799호 공보(도 2)
<특허 문헌2>
EP1030349A2(Fig.2)
플립 칩 접속에 의한 배선 기판과 반도체 칩의 접합에서는, 반도체 웨이퍼로부터 반도체 칩을 픽업하고, 반도체 칩의 주면을 기판측으로 향하게 하여 반도체 칩을 기판 위에 배치한 후, 반도체 칩과 배선 기판을 열압착 등에 의해서 접합하고 있다.
따라서, 반도체 칩을 기판 위로 반송하는 기구가 배선 기판의 상측에 배치되어 있다. 한편, 가열 기구는, 반송 기구가 기판의 상측에 배치되어 있기 때문에, 배선 기판의 상측에 배치하는 것이 곤란하여, 배선 기판의 하측의 스테이지에 매립되어 있다.
이 구조에 있어서 스테이지측으로부터 가열을 행하면, 배선 기판을 통하여 칩-기판 사이의 접합부를 가열하게 되기 때문에, 접합부의 온도는 충분히 높아지지 않아서, 접합 불량이 발생하는 것이 문제로 된다.
또한, 접합부의 온도를 충분히 얻으려고 가열 온도를 높게 하면, 배선 기판에 휘어짐 등의 변형이 발생하거나, 또한 압착부의 박리나 그 후의 공정에서의 문제점이 발생하는 것이 문제로 된다.
본 발명의 목적은, 생산성의 향상을 도모하는 반도체 집적 회로 장치의 제조 방법을 제공하는 것에 있다.
또한, 본 발명의 그 밖의 목적은, 칩의 접합 품질의 안정화를 도모하는 반도체 집적 회로 장치의 제조 방법을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부 도면에서 분명해지게 될 것이다.
본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 이하와 같다.
즉, 본 발명은, 복수의 반도체 칩의 각각의 주면을 상방으로 향하게 하여 배치하고, 상기 복수의 반도체 칩의 상방에 배치한 기판과 이들 복수의 반도체 칩을 일괄해서 열압착으로 접합하는 것이다.
본원의 그 밖의 발명의 개요를 항으로 나누어 이하에 기재한다. 즉,
1. 이하의 공정을 포함하는 반도체 집적 회로 장치의 제조 방법:
(a) 기판을 준비하는 공정;
(b) 복수의 반도체 칩을 각각의 주면을 상방으로 향하게 하여 스테이지 위에 배치하는 공정;
(c) 상기 복수의 반도체 칩의 상방에 상기 기판을 배치하는 공정;
(d) 상기 복수의 반도체 칩을 일괄해서 상기 기판과 열압착(가열을 수반하는 압착, 접합, 접착 등을 말함)에 의해서 접합하는 공정.
2. 상기 항 1에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 기판으로서 유기 기판을 이용하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
3. 이하의 공정을 포함하는 반도체 집적 회로 장치의 제조 방법:
(a) 기판을 준비하는 공정;
(b) 복수의 반도체 칩을 가열 스테이지 위에 배치하는 공정;
(c) 상기 복수의 반도체 칩의 상방에 상기 기판을 배치하는 공정;
(d) 상기 가열 스테이지에 의해서 상기 복수의 반도체 칩을 직접 가열하면서, 상기 복수의 반도체 칩에 대응하여 각각 독립 가동 가능하게 지지된 복수의 가압 블록에 의해 각각에 대응하는 상기 반도체 칩을 가압하는 것에 의해, 상기 복수의 반도체 칩을 일괄해서 상기 기판과 열압착에 의해서 접합하는 공정.
4. 상기 항 3에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 (d) 공정에서 상기 복수의 가압 블록과 상기 가열 스테이지에 의해 상기 기판 및 상기 반도체 칩을 사이에 두고 압착할 때에, 압착 전에는 제1 압력의 에어를 상기 복수의 가압 블록에 부여하고, 이 상태에서 상기 복수의 가압 블록 각각을 상기 기판에 접촉, 혹은 상기 복수의 반도체 칩을 상기 가열 스테이지에 접촉시킨 후, 상기 제1 압력보다 큰 제2 압력의 에어를 상기 복수의 가압 블록에 부여하여 열압착을 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
5. 상기 항 3에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 (d) 공정에서 상기 가압 블록에 부여하는 압력을 저압으로부터 서서히 높게 하여, 상기 복수의 가압 블록을 지지하는 지지 블록부와 연결하여 설치된 하중 변화 검출 수단에 의해서 상기 하중 변화 검출 수단에 부과되는 하중의 변화점을 검출하는 것에 의해, 상기 복수의 반도체 칩에 부과되는 압력의 크기를 구하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
6. 상기 항 3에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 (b) 공정 전에, 상기 복수의 가압 블록과 상기 가열 스테이지를 접촉시키고, 이 상태에서 상기 가압 블록에 부여하는 압력을 저압으로부터 서서히 높게 하여, 상기 복수의 가압 블록을 지지하는 지지 블록부와 연결하여 설치된 하중 변화 검출 수단에 의해서 상기 하중 변화 검출 수단에 부과되는 하중의 변화점을 검출하는 것에 의해, 상기 복수의 반도체 칩을 상기 가열 스테이지에 배치하여 열압착을 행할 때의 상기 복수의 가압 블록에 부여하는 압력의 설정값의 크기를 구하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
7. 상기 항 3에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 복수의 가압 블록은, 1매의 시트형의 탄성막을 개재하여 에어에 의해서 가압되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
8. 이하의 공정을 포함하는 반도체 집적 회로 장치의 제조 방법:
(a) 기판을 준비하는 공정;
(b) 제1 가열 스테이지 위에 반도체 칩을 배치하는 공정;
(c) 상기 제1 가열 스테이지 위에서 상기 반도체 칩의 상방에 상기 기판을 배치하고, 그 후, 상기 반도체 칩을 상기 제1 가열 스테이지에 의해서 직접 가열하면서 상기 반도체 칩과 상기 기판을 열압착에 의해 가접합하는 공정;
(d) 상기 (c) 공정 후, 상기 제1 가열 스테이지에 인접하여 설치된 제2 가열 스테이지 위에, 상기 가접합한 상기 반도체 칩과 상기 기판을 배치하는 공정;
(e) 상기 제2 가열 스테이지 위에서 상기 반도체 칩을 상기 제2 가열 스테이지에 의해서 직접 가열하면서, 상기 제1 가열 스테이지에서의 가압보다 긴 시간 상기 반도체 칩을 가압하여 상기 반도체 칩과 상기 기판을 열압착에 의해서 본접합하는 공정.
9. 상기 항 8에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 제2 가열 스테이지 위에 상기 복수의 반도체 칩을 배치하고, 상기 제2 가열 스테이지에 의해서 상기 복수의 반도체 칩을 직접 가열하면서 상기 복수의 반도체 칩을 일괄해서 상기 기판과 열압착에 의해서 본접합하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
10. 상기 항 8에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 (b) 공정 전에, 상기 복수의 반도체 칩에 대응하여 각각 독립 가동 가능하게 지지된 복수의 가압 블록에, 상기 가압 블록이 밀어 올려지지 않을 정도의 고압을 부여하고, 이 상태에서 상기 복수의 가압 블록과 상기 제2 가열 스테이지를 접촉시키고, 상기 복수의 가압 블록을 지지하는 지지 블록부와 연결하여 설치된 하중 변화 검출 수단에 의해서 상기 하중 변화 검출 수단에 부과되는 하중의 변화점을 검출하는 것에 의해, 상기 복수의 가압 블록의 착지 높이를 구하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
11. 상기 항 8에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 복수의 반도체 칩에 대응하여 각각 독립 가동 가능하게 지지된 복수의 가압 블록을 지지하는 지지 블록부가, 본체부에 착탈 가능하게 설치되어 있는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
12. 상기 항 11에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 지지 블록부는 스페이서를 개재하여 상기 본체부에 착탈 가능하게 설치되어 있는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
13. 상기 항 8에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 제2 가열 스테이지에는, 상기 반도체 칩의 이면보다 작은 복수의 소형 스테이지가 설치되어 있고, 상기 복수의 소형 스테이지 위에 상기 반도체 칩을 배치하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
14. 상기 항 8에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 제2 가열 스테이지에는, 그 칩 배치측의 면에 개구하는 복수의 흡인계가 설치되어 있고, 상기 반도체 칩과 상기 기판의 열압착 시에, 상기 칩 배치측의 면의 이물을 상기 제2 가열 스테이지의 흡인계를 통하여 흡인하여 제거하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
15. 이하의 공정을 포함하는 반도체 집적 회로 장치의 제조 방법:
(a) 기판을 준비하는 공정;
(b) 반도체 칩을 가열 스테이지 위에 배치하는 공정;
(c) 상기 반도체 칩의 상방에 상기 기판을 배치하는 공정;
(d) 상기 반도체 칩을 상기 가열 스테이지에 의해서 가열하고, 상기 기판을 이것보다 상방에 배치된 가열 수단에 의해서 가열하고, 상기 기판측보다 상기 반도체 칩측을 높은 온도로 가열하여 상기 반도체 칩과 상기 기판을 열압착에 의해서 접합하는 공정.
16. 상기 항 15에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 가열 수단에 의해서 상기 기판측을 150℃ 이하로 가열하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
17. 상기 항 15에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 가열 수단에 의해서 상기 기판측을 100℃ 이하로 가열하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
18. 상기 항 15에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 가열 수단에 의해서 상기 기판측을 50℃ 이하로 가열하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
19. 상기 항 15에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 가열 수단에 의해서 상기 기판측을 상온으로 가열하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
20. 상기 항 15에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 기판으로서 유기 기판을 이용하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
또한 본원의 그 밖의 발명의 개요를 항으로 나누어 이하에 기재한다. 즉,
1. 이하의 공정을 포함하는 반도체 집적 회로 장치의 제조 방법:
(a) 상기 반도체 집적 회로 장치의 영역인 디바이스 영역이 매트릭스 배치로 복수 형성된 다수개취 기판을 준비하는 공정;
(b) 복수의 반도체 칩 각각을 각각의 주면을 상방으로 향하게 하여 스테이지 위에 배치하는 공정;
(c) 상기 복수의 반도체 칩의 상방에 상기 다수개취 기판을 배치하는 공정;
(d) 상기 다수개취 기판의 매트릭스 배치의 상기 디바이스 영역의 폭 방향의 1열 혹은 복수 열마다 상기 복수의 반도체 칩을 일괄해서 상기 다수개취 기판과 열압착으로 접합하는 공정.
2. 이하의 공정을 포함하는 반도체 집적 회로 장치의 제조 방법:
(a) 상기 반도체 집적 회로 장치의 영역인 디바이스 영역이 매트릭스 배치로 복수 형성된 다수개취 기판을 준비하는 공정;
(b) 복수의 반도체 칩을 가열 스테이지 위에 배치하는 공정;
(c) 상기 복수의 반도체 칩의 상방에 상기 다수개취 기판을 배치하는 공정;
(d) 상기 가열 스테이지에 의해서 상기 복수의 반도체 칩을 직접 가열하면서, 상기 복수의 반도체 칩에 대응하여 각각 독립 가동 가능하게 지지된 복수의 가압 블록에 의해 각각에 대응하는 상기 반도체 칩을 가압하는 것에 의해, 상기 다수개취 기판의 매트릭스 배치의 상기 디바이스 영역의 폭 방향의 1열 혹은 복수 열마다 상기 복수의 반도체 칩을 일괄해서 상기 다수개취 기판과 열압착으로 접합하는 공정.
또한 본원의 그 밖의 발명의 개요를 항으로 나누어 이하에 기재하면,
3. 이하의 구성을 갖는 반도체 제조 장치:
(a) 복수의 반도체 칩을 배치 가능한 가열 스테이지;
(b) 상기 복수의 반도체 칩에 대응하여 각각 독립 가동 가능하게 지지된 복수의 가압 블록을 구비하고 있고, 상기 복수의 가압 블록을 가압하기 위한 에어를 공급하는 공간부를 갖는 지지 블록부;
(c) 상기 지지 블록부의 상기 공간부에 에어를 취입하는 에어 취입부;
(d) 상기 지지 블록부와 연결하여 설치되어 있고, 하중의 변화점을 검출하는 하중 변화 검출 수단.
4. 이하의 구성을 갖는 반도체 제조 장치:
(a) 복수의 반도체 칩을 배치 가능한 가열 스테이지;
(b) 상기 복수의 반도체 칩에 대응하여 각각 독립 가동 가능하게 지지된 복수의 가압 블록을 구비하며, 상기 복수의 가압 블록을 가압하기 위한 에어를 공급하는 공간부를 갖고 있고, 또한 본체부에 착탈 가능하게 설치된 지지 블록부;
(c) 상기 지지 블록부의 상기 공간부에 에어를 취입하는 에어 취입부;
(d) 상기 지지 블록부와 연결하여 설치되어 있고, 하중의 변화점을 검출하는 하중 변화 검출 수단.
5. 이하의 구성을 갖는 반도체 제조 장치:
(a) 각각에 반도체 칩을 배치 가능하고, 상기 반도체 칩의 이면보다 작은 복수의 소형 스테이지가 설치된 가열 스테이지;
(b) 상기 복수의 반도체 칩에 대응하여 각각 독립 가동 가능하게 지지된 복수의 가압 블록을 구비하고 있고, 상기 복수의 가압 블록을 가압하기 위한 에어를 공급하는 공간부를 갖는 지지 블록부;
(c) 상기 지지 블록부의 상기 공간부에 에어를 취입하는 에어 취입부;
(d) 상기 지지 블록부와 연결하여 설치되어 있고, 하중의 변화점을 검출하는 하중 변화 검출 수단.
6. 이하의 구성을 갖는 반도체 제조 장치:
(a) 복수의 반도체 칩을 배치 가능한 가열 스테이지;
(b) 상기 복수의 반도체 칩에 대응하여 각각 독립 가동 가능하게 지지된 복수의 가압 블록을 구비하고 있고, 상기 복수의 가압 블록을 가압하기 위한 에어를 공급하는 공간부를 갖는 지지 블록부;
(c) 상기 지지 블록부 내에 배치되어, 상기 복수의 가압 블록에 밀착하는 시트형의 탄성막;
(d) 상기 지지 블록부의 상기 공간부에 에어를 취입하는 에어 취입부;
(e) 상기 지지 블록부와 연결하여 설치되어 있고, 하중의 변화점을 검출하는 하중 변화 검출 수단.
<발명을 실시하기 위한 최량의 형태>
이하의 실시예에서는 특별히 필요할 때 이외에는 동일하거나 또는 마찬가지의 부분의 설명을 원칙적으로 반복하지 않는다.
또한, 이하의 실시예로서는 편의상 그 필요가 있을 때에는, 복수의 섹션 또는 실시예로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 이들은 상호 무관한 것이 아니고, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시예에 있어서, 요소의 수 등(개수, 수치, 량, 범위 등을 포함함)을 언급하는 경우, 특별히 명시한 경우 및 원리적으로 분명하게 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것이 아니고, 특정한 수 이상이어도 되고 이하이어도 되는 것으로 한다.
또한, 부재의 성분을 언급하는 경우(예를 들면, A로 이루어지는 부재 X), 특별히 그렇지 않다는 취지를 명기한 경우 또는 그렇지 않은 것이 명확한 경우를 제외하고, 그것 이외의 성분의 함유를 배제하는 것은 아니다. 분위기 가스 등에 대해서도 동일하다
또한, 본원에서 반도체 집적 회로 장치(단순히 반도체 칩)라고 할 때는, 실리콘 반도체 칩 상에 만들어지는 것뿐만 아니라, 특별히 그렇지 않다는 취지가 명시된 경우를 제외하고, SOI 기판 상에 만들어지는 것, 기타 TFT 액정 등의 다른 기판 상에 만들어지는 것 등도 포함하는 것으로 한다.
마찬가지로, 집적 회로 칩 등이라고 할 때에는, 특별히 그렇지 않다는 취지가 명시된 경우를 제외하고, 실리콘 단결정 칩만이 아니고, SOI 기판, GaAs 기판, 기타 TFT 액정 등 작성하기 위한 거의 정방형 또는 장방형의 집적 회로 기판 등을 포함하는 것으로 한다.
이하, 본 발명의 실시예를 도면에 기초하여 상세히 설명한다. 또, 실시예를 설명하기 위한 전 도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 붙이고, 그 반복 설명은 생략한다.
(실시예)
도 1은 본 발명의 실시예의 반도체 집적 회로 장치의 외부 단자측의 구조의 일례를 도시하는 사시도, 도 2는 도 1에 도시하는 반도체 집적 회로 장치의 칩측의 내부의 구조의 일례를 밀봉체를 투과하여 도시하는 사시도, 도 3은 도 1에 도시하는 반도체 집적 회로 장치의 구조의 일례를 도시하는 단면도, 도 4는 도 1에 도시하는 반도체 집적 회로 장치의 조립 수순의 일례를 도시하는 제조 프로세스 흐름도, 도 5는 도 4에 도시하는 조립에 있어서의 배선 기판의 표면측의 구조의 일례를 도시하는 평면도, 도 6은 도 4에 도시하는 조립에 있어서의 배선 기판의 이면측의 구조의 일례를 도시하는 평면도, 도 7은 도 4에 도시하는 조립의 다이 본딩 후의 배선 기판의 이면측의 구조의 일례를 도시하는 평면도, 도 8은 본 발명의 실시예의 반도체 제조 장치의 개략 구조의 일례를 도시하는 평면도, 도 9는 도 8에 도시하는 반도체 제조 장치의 주요부의 구조의 일례를 도시하는 단면도, 도 10은 도 8에 도시하는 반도체 제조 장치의 주요부의 구조의 일례를 도시하는 사시도, 도 11은 도 10에 도시하는 주요부의 제2 가열 스테이지측의 구조의 일례를 도시하는 단면도, 도 12는 도 11에 도시하는 주요부의 저하중 착지 시의 동작 흐름의 일례를 도시하는 단면도, 도 13은 도 11에 도시하는 주요부의 변형예의 저하중 착지 시의 동작 흐름을 도시하는 단면도, 도 14는 도 11에 도시하는 주요부의 착지 검출 시의 구조의 일례를 도시하는 단면도, 도 15는 도 11에 도시하는 주요부의 하중 설정 시의 구조의 일례를 도시하는 단면도, 도 16은 도 11에 도시하는 주요부의 품종 전환 시의 구조의 일례를 도시하는 단면도, 도 17은 도 11에 도시하는 주요부에서의 탄성체 밀착 상태의 일례를 도시하는 단면도, 도 18은 도 11에 도시하는 주요부에서의 이물 흡인 상태의 일례를 도시하는 단면도, 도 19는 도 11에 도시하는 주요부에서의 지지 블록부 부착 상태의 구조의 일례를 도시하는 사시도, 도 20은 도 19에 도시하는 지지 블록부의 부착 방법의 일례를 도시하는 사시도, 도 21은 도 20에 도시하는 지지 블록부의 내부 부품의 구성의 일례를 도시하는 사시도, 도 22는 도 20에 도시하는 지지 블록부의 구조의 일례를 도시하는 단면도, 도 23은 도 22에 도시하는 지지 블록부의 여러가지의 변형예의 구조를 도시하는 단면도, 도 24는 본 발명의 실시예의 변형예의 반도체 집적 회로 장치의 구조를 도시하는 단면도이다.
본 실시예의 반도체 집적 회로 장치는, 배선 기판인 유기 기판(3)과 반도체 칩(1)이 접합된 수지 밀봉형의 반도체 패키지로서, 본 실시예에서는 그 일례로서, 도 1에 도시한 바와 같은 BOC(Board On Chip)(7)를 예로 들어 설명한다.
도 1∼도 3에 도시하는 BOC(7)의 구조에 대하여 설명하면, 한쪽의 면의 중앙부에 그 길이 방향을 따라서 형성된 가늘고 긴 개구부(3e)를 갖고 있고, 또한 개구부(3e)의 양측에 2열로 배열하여 배치된 범프 랜드(3f) 및 개구부(3e)에 근접하여 형성된 복수의 본딩 전극(3c) 및 범프 랜드(3f)와 본딩 전극(3c)을 전기적으로 접속하는 배선(3d)을 갖는 유기 기판(3)과, 유기 기판(3)의 다른 쪽의 면에 절연성의 다이 본드 테이프(2)를 개재하여 접합된 반도체 칩(1)과, 반도체 칩(1)의 패드(표면 전극)(1a)와 이것에 대응하는 본딩 전극(3c)을 전기적으로 접속하는 복수의 와이어(4)와, 반도체 칩(1)과 복수의 와이어(4)를 수지로 밀봉하는 밀봉체(6)와, 각 범프 랜드(3f)에 형성된 외부 단자인 복수의 땜납 볼(5)로 이루어진다.
반도체 칩(1)은, 예를 들면, 실리콘 등으로 형성되고, 내부에 집적 회로가 내장되어 있다. 또한, 반도체 칩(1)은 그 주면(제1 주면; 1b)을 기판 측을 향하여, 유기 기판(3)과 다이 본드 테이프(2)(탄성중합체, 다이아 터치 테이프 또는 다이 본드 필름 등이라고도 함)를 개재하여 접합되어 있다.
즉, 반도체 칩(1)의 주면(1b) 위에 다이 본드 테이프(2)를 개재하여 유기 기판(3)이 배치되어 있고, 도 3에 도시한 바와 같이, 유기 기판(3)의 개구부(3e)를 개재하여 반도체 칩(1)의 패드(1a)와 이것에 대응하는 유기 기판(3)의 도 1에 도시하는 본딩 전극(3c)이 와이어(4)에 의해서 접속되어 있다.
또, 와이어(4)는, 예를 들면 금선 등이다.
또한, 유기 기판(3)은 유기 배선 기판으로서, 유기재로 이루어지는 베이스 기재에, 구리 등으로 이루어지는 배선(3d)이나 범프 랜드(3f) 및 본딩 전극(3c)을 형성한 것이다. 또, 배선(3d)은, 유기계의 절연막(유기층)인 솔더 레지스트막으로 피복되어 절연·보호되고 있다.
밀봉체(6)는, 예를 들면, 에폭시 수지 등이다.
다음으로, BOC(7)의 조립에 대하여 설명한다.
우선, 도 4의 단계 S1 및 도 5에 도시한 바와 같이, 복수의 BOC(7)의 영역인 디바이스 영역(3h)이 매트릭스 배치로 형성된 다수개취 기판(3g)을 준비한다. 즉, 다수개취 기판(3g)은, 복수의 유기 기판(3)을 갖고 있다. 도 5는, 다수개취 기판(3g)의 표면(3a) 측의 구조를 도시하는 것으로서, 각각의 디바이스 영역(3h)에는, 중앙의 개구부(3e)의 양측에 복수의 배선(3d)이 형성되어 있다.
또한, 도 6은, 다수개취 기판(3g)의 이면(3b) 측의 구조를 도시하는 것으로서, 각각의 디바이스 영역(3h)에는, 중앙의 개구부(3e)의 양측에 탄성중합체인 다이 본드 테이프(2)가 접착되어 있다. 혹은, 탄성중합체로서 열가소성 수지 등의 접착재가 도포되어 있어도 된다.
또, 상기 접착재는, 열가소성 또는 열경화성의 어느 것이어도 되어, 예를 들면, 단층 구조의 재료로 이루어진다. 또한, 접착재가 도포재인 경우, 반경화 상태의 도포재를 도포한다.
그 후, 도 4의 단계 S2 및 도 7에 도시한 바와 같이, 다수개취 기판(3g)의 이면(3b) 측의 각 디바이스 영역(3h)에 다이 본드 테이프(2)를 개재하여 반도체 칩(1)을 접합하는 다이 본딩을 행한다. 그 때, 반도체 칩(1)의 주면(1b) 측을 다이 본드 테이프(2)에 접합하여, 반도체 칩(1)의 각 패드(1a)가 다수개취 기판(3g)의 각 디바이스 영역(3h)의 개구부(3e) 내에 배치되도록 양자를 접합한다.
그 후, 단계 S3에 기술하는 와이어 본딩을 행한다.
즉, 도 3에 도시한 바와 같이 반도체 칩(1)의 패드(1a)와 이것에 대응하는 다수개취 기판(3g)의 디바이스 영역(3h)의 본딩 전극(3c)(도 1 참조)을 와이어(4)로 접속한다.
그 후, 단계 S4에 기술하는 수지 몰딩을 행한다.
여기서는, 다수개취 기판(3g) 상의 복수의 디바이스 영역(3h)을 일괄해서 수지 몰딩한다.
그 후, 단계 S5에 기술하는 볼 마운트를 행한다.
여기서는, 다수개취 기판(3g)의 각 디바이스 영역(3h)에서의 각 범프 랜드(3f)에 외부 단자로 되는 땜납 볼(5)을 탑재한다.
그 후, 단계 S6에 기술하는 다이싱을 행하여 각 패키지에의 개편화를 행한다. 즉, 다이싱에 의해서 다수개취 기판(3g)과 밀봉체(6)를 각 디바이스 영역(3h) 단위로 절단하여 개편화한다.
이에 의해, BOC(7)이 조립 완료된다.
다음으로, 본 실시예의 반도체 집적 회로 장치(BOC(7))의 제조 방법으로서, BOC(7)의 조립에 있어서의 다이 본딩에 대하여 그 상세 내용을 설명한다.
우선, 상기 다이 본딩(칩 마운트) 공정에서 이용하는 칩 마운터(반도체 제조 장치)(8)의 주구성에 대하여 설명한다.
도 8에 도시하는 칩 마운터(8)는, 다수개취 기판(3g)과 반도체 칩(1)의 가압착(가접합)을 행하는 제1 압착부(9)와, 상기 가압착 후에 본압착(본접합)을 행하는 제2 압착부(10)와, 칩 압착 전의 다수개취 기판(3g)을 수납하는 스토커(11)와, 스토커(11)로부터 다수개취 기판(3g)을 추출하여 가이드레일(12)상으로 바꿔 옮기는 핸들러(13)와, 다수개취 기판(3g)을 프리베이크하는 프리베이크부(14)와, 다이싱 완료한 반도체 웨이퍼를 수납하는 로드 포트(15)와, 로드 포트(15)로부터 반도체 웨이퍼를 추출하여 웨이퍼 스테이지(17)로 바꿔 옮기는 반출 로봇(16)과, 웨이퍼 스테이지(17) 상의 반도체 웨이퍼로부터 반도체 칩(1)을 픽업하여 제1 압착부(9)로 반송하는 픽업부(18)와, 반도체 칩(1)의 본압착을 끝낸 다수개취 기판(3g)을 수납하는 제품 언로더(19)를 갖고 있다.
도 9 및 도 10에 도시한 바와 같이, 제1 압착부(9)에는, 가압을 행하는 제1 헤드(9a)와, 반도체 칩(1)을 탑재 가능한 제1 가열 스테이지(제1 스테이지)(9b)가 설치되어 있고, 각각에 가열 수단인 히터(9c)가 내장되어 있다. 또한, 제1 헤드(9a)는, 그 선단부에 가압 블록(9g)을 갖는 지지 블록부(9f)를 구비하고 있고, 이 지지 블록부(9f)는 블록 본체부(9d)에 부착되어 있다. 또한, 블록 본체부(9d)는 기울기 조정 기구부(9e)에 연결되어 있다.
또한, 제1 가열 스테이지(9b)는, XY 스테이지(9h)에 부착되어 있다.
이상에 의해, 제1 압착부(9)에서는, 도 9에 도시한 바와 같이, 1 단계로서 반도체 칩(1)의 위치 결정, 및 반도체 칩(1)과 다수개취 기판(3g)의 가압착을 행한다. 상기 가압착은, 반도체 칩(1)이 박리되지 않을 정도의 접합의 것으로서, 제1 압착부(9)에서는, 칩 1개씩 제1 헤드(9a)에 의해서 열압착을 행한다.
또, 열압착 시에는, 반도체 칩(1)을 제1 가열 스테이지(9b)에 의해서 다수개취 기판(3g)을 개재하지 않고 직접 가열함과 함께, 다수개취 기판(3g)의 상방에 배치된 블록 본체부(9d) 내의 히터(9c)에 의해서 다수개취 기판(3g)을 통하여 반도체 칩(1)과 다수개취 기판(3g)의 접합부를 가열한다. 제1 압착부(9)에서의 1개의 반도체 칩(1)에 대한 가압 시간은, 예를 들면, 0.1초 정도이다.
한편, 제2 압착부(10)에는, 가압을 행하는 제2 헤드(10a)와, 반도체 칩(1)을 탑재 가능한 제2 가열 스테이지(제2 스테이지)(10b)가 설치되어 있고, 각각에 가열 수단인 히터(10c)가 내장되어 있다. 또한, 제2 헤드(10a)는, 그 선단부에 복수의 가압 블록(10n)을 갖는 지지 블록부(10m)를 구비하고 있고, 이 지지 블록부(10m)는 블록 본체부(본체부)(10d)에 착탈 가능하게 부착되어 있다. 또한, 블록 본체부(10d)는 기울기 조정 기구부(10i)에 연결되어 있다.
또한, 복수의 가압 블록(10n)은, 지지 블록부(10m)와 블록 본체부(10d)에 의해 내부에 형성되는 공간부(10p)에 배치되고, 또한 이 공간부(10p)에서, 1매의 시트형의 탄성막(10t)에 의해서 각각 상하 방향으로 독립 가동 가능하게 가압된 상태에서 지지 블록부(10m) 내에서 지지되어 있다.
또, 공간부(10p)에 에어를 공급할 때의 에어의 통로인 에어 공급계(10q)가 블록 본체부(10d)에 형성되어 있다.
이상에 의해, 제2 압착부(10)에서는, 제1 압착부(9)에 의해 가압착이 행해진 반도체 칩(1)에 대하여, 도 9에 도시한 바와 같이, 2 단계로서 복수의 반도체 칩(1)의 다수개취 기판(3g)에의 본압착을 행한다. 상기 본압착 시에는, 블록 본체부(10d)의 에어 공급계(10q)로부터 공간부(10p)에 대하여 고압을 공급하여 각각의 가압 블록(10n)을 원하는 설정 하중으로 가압함과 함께, 복수의 반도체 칩(1)을 제2 가열 스테이지(10b)에 의해 직접 가열한다.
즉, 제2 압착부(10)에서는, 복수의 반도체 칩(1)(예를 들면, 도 9에서는 3개의 반도체 칩(1))을 일괄해서(동시에) 가열 및 가압한다. 제2 압착부(10)에서의 1개의 반도체 칩(1)에 대한 가압 시간은, 제1 압착부(9)에 비하여 훨씬 길어서, 예를 들면, 4초 정도이다.
또한, 도 11에 도시한 바와 같이, 제2 헤드(10a)에는, 하중 변화 검출 수단인 로드 셀(10e)이 내장되어 있어서, 실제의 열압착 시의 반도체 칩(1)에 부과되어 있는 총 하중의 크기나 헤드 선단부(가압 블록(10n)의 선단부)의 착지 높이의 검출 등을 행할 수 있다.
로드 셀(10e)은, 로드 셀 지지부(10h) 위에 배치됨과 함께, 높이 제어 플레이트(10f)에 의해서 끼워져 지지되어 있고, 로드 셀(10e) 이후의 선단측의 블록의 자중을 캔슬하는 것이 가능한 구조로 되어 있다. 높이 제어 플레이트(10f)는, 서보 구동용의 모터(10g)에 의해서 높이 제어할 수 있다. 또, 로드 셀 지지부(10h)는, 기울기 조정 기구부(10i)를 개재하여 블록 본체부(10d)와 연결되어 있다. 기울기 조정 기구부(10i)는, 블록 본체부(10d)의 경사를 조정하는 것이다.
또, 제2 가열 스테이지(10b)도 그 높이를 서보 제어하는 것이 가능하게 되어 있다.
또한, 제2 헤드(10a)에서는, 그 선단 압력만으로 하중 제어를 행하는 것이 가능하게 되어 있다. 즉, 블록 본체부(10d)의 에어 공급계(10q)로부터 공간부(10p)에 보내주는 에어의 량을 제어하는 것에 의해, 복수의 가압 블록(10n)에 부과되는 하중을 전환하는 것이 가능하다.
이에 의해, 제2 압착부(10)에 있어서의 열압착 시에, 도 12의 A∼D로 도시한 바와 같이, 제품에 대하여 복수의 가압 블록(10n)을 저하중으로 착지시킬 수 있다.
즉, 제1 압착부(9)의 제1 가열 스테이지(9b)에서 각 반도체 칩(1)이 가압착된 다수개취 기판(3g)을, 제1 압착부(9)와 인접하는 제2 압착부(10)의 제2 가열 스테이지(10b) 위에 배치한다. 이 때, 반도체 칩(1)은 다수개취 기판(3g)의 하측, 즉 제2 가열 스테이지(10b) 측에 배치되어 있고, 블록 본체부(10d)의 에어 공급계(10q)로부터 공간부(10p)에 대하여 저압(제1 압력)의 에어를 복수의 가압 블록(10n)에 부여한다(도 12의 A).
계속해서, 이 상태에서 제2 가열 스테이지(10b)를 상승시켜서, 복수의 반도체 칩(1)을 제2 가열 스테이지(10b) 위에 장착한다(도 12의 B). 제2 가열 스테이지(10b)에는 히터(10c)가 내장되어 있기 때문에, 제2 가열 스테이지(10b)에 의해서 복수의 반도체 칩(1) 각각을 직접 가열한다.
그 후, 제2 헤드(10a)를 하강시켜, 지지 블록부(10m)에 의해서 각각 독립 가동 가능하게 지지된 복수의 가압 블록(10n)을 다수개취 기판(3g)에 접촉시킨다(도 12의 C).
다수개취 기판(3g) 및 복수의 반도체 칩(1)이 제2 가열 스테이지(10b)와 복수의 가압 블록(10n)에 의해 끼워진 후, 상기 저압(제1 압력)보다 큰 고압(제2 압력)의 에어를 블록 본체부(10d)의 에어 공급계(10q)로부터 공간부(10p)에 대하여 공급하여 복수의 가압 블록(10n)에 부여한다(도 12의 D).
그 때, 모든 가압 블록(10n)이 작은 하중으로 다수개취 기판(3g) 위에 착지한 후, 탄성막(10t)에 의해서 각 가압 블록(10n)의 높이의 변동을 흡수한 상태에서 고압으로 전환한다.
이 상태에서, 제2 압착부(10)의 제2 가열 스테이지(10b) 위에서, 제2 가열 스테이지(10b)에 의해서 복수의 반도체 칩(1) 각각을 직접 가열하면서 다수개취 기판(3g)과 복수의 반도체 칩(1)과의 열압착인 본압착을 행한다.
즉, 본 실시예의 제2 헤드(10a)에서는, 본압착을 행할 때에, 복수의 가압 블록(10n)이 제품에 접촉할 때까지는 저하중을 다수개취 기판(3g)에 부여하여, 접촉 후, 고압으로 전환하여 당초의 설정 하중을 다수개취 기판(3g)과 반도체 칩(1) 각각에 부여한다.
이에 의해, 본압착 시의 헤드 착지 시에, 제품에 가압 블록(10n)이 충격을 주어서, 제품이 손상되는 것을 방지할 수 있다.
또, 제2 압착부(10)에서의 제2 헤드(10a)에 의한 가압은, 제1 가열 스테이지(9b)에서의 가압보다 긴 시간 반도체 칩(1)을 가압한다.
예를 들면, 제1 가열 스테이지(9b)에서의 가압 시간은, 0.1초 정도인 데 대하여, 제2 가열 스테이지(10b)에서의 가압 시간은, 4초 정도이다.
따라서, 제2 가열 스테이지(10b)에서 비교적 긴 시간 가압할 수 있기 때문에, 종래의 다이 본딩 방법에 비하여 제품의 가열 온도를 낮게 설정할 수 있다.
도 13은, 도 12에 도시하는 칩 마운트 방법의 변형예로서, 제1 가열 스테이지(9b)에서 가압착된 다수개취 기판(3g)과 반도체 칩(1)을 제2 가열 스테이지(10b) 위에 배치한 (도 13의 A) 후, 제2 헤드(10a)를 강하하여, 복수의 가압 블록(10n)을 다수개취 기판(3g)에 접촉시킨다(도 13의 B). 그 후, 제2 가열 스테이지(10b)를 상승시켜, 복수의 가압 블록(10n)과 제2 가열 스테이지(10b)에 의해 다수개취 기판(3g)과 반도체 칩(1)을 끼운 상태로 한다(도 13의 C). 도 12에 도시하는 칩 마운트 방법과 같이 여기까지를 저압에서 행한다.
그 후, 도 12에 도시하는 칩 마운트 방법과 같이, 상기 저압(제1 압력)보다 큰 고압(제2 압력)의 에어를 블록 본체부(10d)의 에어 공급계(10q)로부터 공간부(10p)에 대하여 공급하여 복수의 가압 블록(10n)에 부여하고, 이 상태에서 본압착을 행한다(도 13의 D).
또, 제2 압착부(10)에 있어서 본압착을 행할 때에는, 다수개취 기판(3g)의 하측에 배치된 반도체 칩(1)을, 그 이면(제2 주면)(1c) 측으로부터 제2 가열 스테이지(10b) 위에서 기판을 개재하지 않고 직접 가열함과 함께, 다수개취 기판(3g)을, 이것보다 상방에 배치된 블록 본체부(10d) 내의 히터(10c)에 의해서 지지 블록부(10m) 및 가압 블록(10n)을 통하여 가열한다. 이것에 의해서, 다수개취 기판(3g)과 각각의 반도체 칩(1)의 접합부를 그 상하 양측으로부터 가열하여 열압착한다.
즉, 반도체 칩(1)을 제2 가열 스테이지(10b) 측으로부터 가열하고, 또한 다수개취 기판(3g)을, 이 다수개취 기판(3g)을 끼워 제2 가열 스테이지(10b)와 반대측으로부터 가열하여 열압착을 행한다.
그 때, 기판측보다 반도체 칩측을 높은 온도로 가열한다. 예를 들면, 반도체 칩(1)은, 실리콘이고, 열전도도가 비교적 좋기 때문에, 반도체 칩측은 200℃ 정도로 가열한다. 한편, 다수개취 기판(3g)은, 절연성 부재가 주재료이기 때문에, 열전도도가 나쁘고, 또한 열변형이나 배선 단선을 야기하기 쉽기 때문에, 될 수 있으면 낮은 온도, 예를 들면 150℃ 이하, 가능하면 100℃ 이하, 바람직하게는 50℃ 이하, 최적으로는 상온을 설정한다.
여기서, 다수개취 기판(3g)(유기 기판(3))의 구조의 일례를 설명하면, 그 주요부를 구성하는 베이스 기재인 유기 수지 부재가, 예를 들면, BT 수지(비스말레이미드·트리아진계 수지)로 형성되고, 상기 유기 수지 부재의 표리 양면에 구리로 이루어지는 배선층이 형성되고, 또한, 각각의 배선층의 소정 영역의 표면에 유기계의 절연막(유기층)인 솔더 레지스트막이 형성되어 있다. 따라서, 이 경우의 다수개취 기판(3g)(유기 기판(3))은, 배선층을 2층 갖는 다층 배선 기판이다.
또, BT 수지의 유리 전이 온도(Tg)는, 예를 들면, 240∼330℃이고, 따라서, 이 경우의 제2 가열 스테이지(10b) 위에서의 반도체 칩(1)의 이면(1c) 측으로부터의 가열 온도(200℃)는, BT 수지의 유리 전이 온도(240∼330℃)보다 낮아서, 기판의 열변형 등의 열에 의한 문제점의 발생을 방지할 수 있다.
또한, 상기 솔더 레지스트막의 강성율은, 상기 유기 수지 부재인 BT 수지보다 낮고, 따라서, 반도체 칩(1)과 다수개취 기판(3g)(유기 기판(3))의 접합은, BT 수지보다도 강성율이 낮은 유기층인 상기 솔더 레지스트막을 개재하여 행해지기 때문에, 반도체 칩(1)과 기판의 밀착도를 높일 수 있다.
또, 다수개취 기판(3g)의 구조에 대해서는, 상기 구조에 한정되는 것이 아니고, 예를 들면, 2층 이상의 배선층을 갖는 다층 배선 기판이더라도 되고, 또한, 상기 주요부를 구성하는 유기 수지 부재는, BT 수지 이외의 수지이어도 된다.
또한, 반도체 칩(1)과 다이 본드 테이프(2) 등의 접착재와의 접합은, 반도체 칩(1)의 주면(1b)인 표면과 상기 접착재와의 접합으로서, 예를 들면, 반도체 칩(1)의 표면에 보호막이 형성되어 있는 경우, 이 보호막과 상기 접착재를 접합 즉 열압착한다.
다음으로, 도 14는, 제2 헤드(10a)의 선단의 가압 블록(10n)의 착지 검출을 도시하는 것이다.
상기 착지 검출을 행할 때에는, 우선, 제2 가열 스테이지(10b) 위에 제품을 장착하지 않은 상태에서, 지지 블록부(10m)에 의해서 독립 가동 가능하게 지지된 복수의 가압 블록(10n)에 대하여, 가압 블록(10n)이 밀어 올려지지 않을 정도의 고압을 블록 본체부(10d)의 에어 공급계(10q)로부터 부여한다. 즉, 통상의 하중으로는 가압 블록(10n)이 밀어 올려지지 않도록 가압 블록(10n)에 대하여 고압을 부과한다.
이 상태에서 제2 가열 스테이지(10b)를 상승시켜 복수의 가압 블록(10n)과 제2 가열 스테이지(10b)를 접촉시킨다. 또한, 모터(10g)를 구동하여 높이 제어 플레이트(10f)를 하강시켜, 로드 셀(10e)이 변화를 나타낸 개소가 가압 블록(10n)의 초기 높이로 된다. 이 방법을 이용함으로써, 가압 블록(10n)의 착지 높이를 구하는 것이 가능하게 된다.
또한, 제2 가열 스테이지(10b) 위에 제품을 장착한 상태에서, 가압 블록(10n)에 부여하는 압력을 저압으로부터 서서히 높이고, 로드 셀(10e)에 부과되는 하중의 변화점을 검출하는 것에 의해, 복수의 반도체 칩(1)에 부과되는 압력의 크기를 구할 수 있다. 즉, 실제로 반도체 칩(1)을 본압착하는 도중에, 반도체 칩(1)에 대하여 어느 만큼의 하중이 부과되어 있는지를 구할 수 있다.
다음으로, 도 15는, 설정 하중의 검출을 도시하는 것이다.
상기 설정 하중의 검출은, 제2 가열 스테이지(10b) 위에 제품을 장착하지 않은 상태에서, 우선, 가압 블록(10n)에 저압을 부과한 상태에서 제2 가열 스테이지(10b)를 상승시켜 복수의 가압 블록(10n)과 제2 가열 스테이지(10b)를 접촉시킨다. 즉, 작은 압력으로 가압 블록(10n)을 착지시켜 둔다. 이 상태에서 모터(10g)의 구동에 의해 높이 제어 플레이트(10f)를 일정량 하강시켜 로드 셀(10e)을 압입한다.
그 후, 복수의 가압 블록(10n)에 부여하는 압력을 서서히 높여서, 로드 셀(10e)에 부과되는 하중의 변화점을 검출하는 것에 의해, 복수의 반도체 칩(1)을 제2 가열 스테이지(10b)에 배치하여 열압착(본압착)을 행할 때의 복수의 가압 블록(10n)에 부여하는 압력의 설정값의 크기를 구할 수 있다.
이에 의해, 복수의 반도체 칩(1)을 동시에 열압착할 때의 설정 하중의 크기를 칩 마운터(8)만으로 검출할 수 있다.
또, 칩 마운터(8)에서는, 하중 도달에서 설정 하중을 검출한 후, 그 설정 에어 압력을 칩 마운터(8)에 기억시켜 둔다.
다음으로, 도 16은, 툴 교환의 방법을 도시하는 도면이다.
즉, 본 실시예의 칩 마운터(8)에서는, 제2 헤드(10a)에서, 복수의 가압 블록(10n)을 지지한 지지 블록부(10m)(툴이라고도 함)가 블록 본체부(10d)에 대하여 착탈 가능하게 설치되어 있고, 이 지지 블록부(10m) 만(툴 만)을 착탈하여 교환하는 것에 의해, 용이하게 품종 변경에 대응하는 것이 가능하게 된다. 변경은, 예를 들면, 반도체 칩(1)의 연수(連數), 칩 사이즈 혹은 하중 등에 의한 것이다.
다음으로, 도 17은, 가압 블록(10n)에 부과되는 하중의 크기와 가압 블록(10n)의 높이의 변동 흡수를 도시한 것으로서, 각각의 가압 블록(10n)에 부과되는 하중의 크기는, 에어압 P×수압 면적 S이다. 또한, 저압 시에, 탄성막(10t)을 가압 블록(10n)의 두부(頭部) 형상을 따라 변형시켜, 이에 의해, 가압 블록(10n)의 높이 오차를 흡수하고, 그 후, 설정압으로 조정한다. 그 결과, 각각의 가압 블록(10n)의 높이의 변동을 흡수할 수 있다.
다음으로, 도 18은, 제2 가열 스테이지(10b)에서의 실리콘 부스러기(이물)의 발생 방지와 부스러기의 삽입 방지에 대하여 도시한 것이다.
즉, 제2 가열 스테이지(10b)에는, 그 스테이지 표면에, 각각이 반도체 칩(1)의 이면(제2 주면)(1c)보다 작은 복수의 소형 스테이지(10j)가 설치되어 있다. 이에 의해, 각각의 반도체 칩(1)을 각 소형 스테이지(10j)에 장착했을 때에도, 반도체 칩(1)의 이면(1c)의 단부가 소형 스테이지(10j)에 접촉하지 않는 것에 의해, 반도체 칩(1)의 다이싱에 의한 치핑 기점 개소에 접촉하지 않고, 따라서, 실리콘 부스러기의 발생을 방지할 수 있다.
또한, 제2 가열 스테이지(10b)에는, 그 칩 배치측의 면에 개구하는 복수의 흡인계(10k)가 설치되어 있고, 반도체 칩(1)과 다수개취 기판(3g)의 본압착에 의한 열압착 시에, 상기 칩 배치측의 면에 떨어진 실리콘 부스러기 등의 이물을 이 흡인계(10k)를 통하여 흡인하여 제거할 수 있다.
즉, 실리콘 부스러기 등의 이물이 발생한 경우에도, 흡인계(10k)로부터 제거할 수 있기 때문에, 반도체 칩(1)과 스테이지와의 사이에서의 이물의 삽입을 방지할 수 있다.
다음으로, 도 19는, 지지 블록부(10m)가 블록 본체부(10d)에 부착된 외관 구조를 도시하고 있고, 블록 본체부(10d)의 하부에, 도 20에 도시한 바와 같이 슬라이드시켜 끼워 넣고, 고정 나사(10w)에 의해서 고정한다.
또, 도 21에 도시한 바와 같이, 지지 블록부(10m)는, 오목 형상으로 형성되어 있음과 함께, 그 바닥부에는, 배치하는 가압 블록(10n)에 따른 수의 관통 구멍(10x)이 형성되어 있다. 도 22에 도시한 바와 같이, 각 가압 블록(10n)은, 볼록형을 이루고 플런저의 역할을 하는 것이다. 이에 의해, 지지 블록부(10m)의 바닥부의 각 관통 구멍(10x)에는, 각 가압 블록(10n)의 볼록부를 배치한다. 이와 같이 부착하면, 각각의 가압 블록(10n)의 선단부는, 지지 블록부(10m)로부터 상기 선단부를 하방으로 향하여 약간 돌출하도록 되어 있다.
또한, 지지 블록부(10m) 내에서는, 도 21에 도시한 바와 같이, 가압 블록(10n) 위에 박판 형상의 탄성막(10t)을 배치하고, 다음으로, 탄성막(10t) 위에 프레임 형상의 탄성체 스페이서(10s)를 배치하고, 최상단에 프레임 형상의 금속 스페이서(10r)를 배치한다.
또한, 도 22에 도시한 바와 같이 지지 블록부(10m)는, 블록 본체부(10d)에 착탈 가능하게 부착되어 있다.
또, 프레임 형상의 탄성체 스페이서(10s)는, 예를 들면, 불소계 고무 등으로 형성되고, 공간부(10p)를 밀폐하여 그 진공 누설을 방지하는 것이다. 또한, 탄성체 스페이서(10s)의 탄성력에 의해서 복수의 가압 블록(10n)의 주연부의 하중의 안정화를 도모할 수 있다.
또한, 금속 스페이서(10r)는, 예를 들면, 스테인레스강 등으로 형성되고, 탄성체 스페이서(10s)의 블록 본체부(10d)에의 밀착인 소부(燒付)나 부착을 방지하여, 지지 블록부(10m)의 블록 본체부(10d)에의 착탈을 용이하게 할 수 있도록 하고 있다. 즉, 지지 블록부(10m)는, 금속 스페이서(10r)를 개재하여 블록 본체부(10d)에 착탈 가능하게 부착되게 되어 있다.
또한, 탄성막(10t)은, 예를 들면, 불소계 고무 등으로 형성되고, 두께 0.5 mm 정도의 시트형의 부재이다. 이 탄성막(10t)은, 공간부(10p)에 에어압이 부여되었을 때에, 복수의 가압 블록(10n) 각각의 두부를 일괄해서 가압하는 것이지만, 매우 얇은 부재이기 때문에, 개개의 가압 블록(10n)의 상하 움직임에 추종하여 움직이는 것이 가능한 것이다.
또한, 도 22에 도시한 바와 같이, 지지 블록부(10m)가 부착되는 블록 본체부(10d)에는, 공간부(10p)에 연통하는 에어 공급계(10q)가 형성되어 있고, 또한, 블록 본체부(10d)에는 이 에어 공급계(10q)에 에어를 취입하는 중계관(에어 취입부)(10u)이 부착되어 있다. 중계관(10u)에는, 호스(10v)가 접속되고, 가압 시의 에어는, 호스(10v)를 통하여 중계관(10u)을 통하여 에어 공급계(10q)에 보내어진다.
따라서, 중계관(10u)은, 호스(10v)에 열을 전하지 않을 정도로 긴 편이 바람직하다. 즉, 중계관(10u)이 짧으면, 열이 호스(10v)에 전해져 호스(10v)가 팽창하여, 에어의 량이 변화하기 때문에, 공급하는 에어의 량이 변화하지 않도록 중계관(10u)을 길게 하여 그 내열성을 높이는 것이 바람직하다.
또한, 도 23은, 지지 블록부(10m)에서의 하중 안정화를 도모한 여러가지의 구조를 도시한 것으로서, 시일 박형화에 의해 탄성막(10t)을 얇게 하여 탄성막(10t)의 응답성을 높인 구조, 상승 박형화로 탄성막(10t)을 다이어프램형으로 한 구조, 플런저 피치 사이 확대에 의해 이웃한 가압 블록(10n) 끼리의 사이에 간극을 형성한 구조, 시일 버퍼 기구에 의해 탄성막(10t)의 각 가압 블록(10n) 사이에 대응한 개소에 만곡부를 형성하여 이웃의 가압 블록(10n)의 동작의 영향을 받기 어려운 구조가 도시되어 있다.
본 실시예의 반도체 집적 회로 장치의 제조 방법에서는, 다수개취 기판(3g)에 반도체 칩(1)을 접합하는 다이 본딩에 있어서, 상기 다이 본딩을 제1 가열 스테이지(9b)와 제2 가열 스테이지(10b)로 나누고, 제1 가열 스테이지(9b)에서 단시간에 가접합(가압착)을 행하고, 그 후, 제2 가열 스테이지(10b)로 옮겨 복수의 반도체 칩(1)을 일괄해서 본접합(본압착)하는 것에 의해, 접합 시간의 단축을 도모할 수 있다.
이에 의해, 다이 본딩의 처리량을 향상할 수 있어서, 그 생산성의 향상을 도모할 수 있다.
또한, 제2 가열 스테이지(10b)에서 비교적 긴 시간 가압할 수 있기 때문에, 종래의 다이 본딩 방법에 비하여 가열 온도를 낮게 설정할 수 있다.
그 결과, 다수개취 기판(3g)이 배선(3d)을 갖는 유기성의 기판인 경우에는, 이 유기성의 기판의 휘어짐 등의 변형을 저감할 수 있음과 함께, 배선 패턴의 박리 등의 불량의 발생도 저감할 수 있다.
즉, 유기성의 기판에 있어서는, 기판 표면의 절연막(유기층)인 솔더 레지스트막과 구리 배선과의 열팽창 계수가 대폭 상이하고, 가열 온도가 높다면 이 열팽창 계수의 차에 의한 배선 패턴의 박리나 기판 변형도 발생하기 쉽지만, 본 실시예에서는 가열 온도를 낮게 설정할 수 있기 때문에, 유기성의 기판의 상기 불량의 발생을 저감할 수 있다. 또한, 기판 변형을 저감할 수 있기 때문에, 기판과 반도체 칩(1)의 접착력의 안정화를 도모할 수 있다.
또한, 종래의 플립 칩 접속에 의한 배선 기판과 반도체 칩(1)의 접합에서는, 반도체 웨이퍼로부터 반도체 칩(1)을 픽업하여, 반도체 칩(1)의 주면(1b)을 기판측을 향하게 하여 반도체 칩(1)을 기판 위에 배치한 후, 반도체 칩(1)과 배선 기판을 열압착 등에 의해서 접합하고 있고, 이 경우, 반도체 칩(1)을 기판 위로 반송하는 기구가 배선 기판의 상측에 배치되게 된다. 또한 이 경우의 가열 기구는, 반송 기구가 기판의 상측에 배치되기 때문에, 배선 기판의 상측에 배치하는 것이 곤란해져서, 배선 기판의 하측의 스테이지에 매립되어 있고, 이 구조에 있어서 스테이지측으로부터 가열을 행하면, 배선 기판을 통하여 칩-기판 사이의 접합부를 가열하게 되기 때문에, 접합부의 온도는 충분히 높아지지 않아서, 접합 불량이 발생한다. 또한, 접합부의 온도를 충분히 얻으려고 가열 온도를 높이면, 배선 기판에 휘어짐 등의 변형이 발생하거나, 압착부의 박리 등의 문제점이 발생한다.
이것에 비하여, 본 실시예의 반도체 집적 회로 장치의 제조 방법에서는, 다이 본딩 시에, 스테이지 위에 반도체 칩(1)을 그 주면(1b)을 상향으로 하여 배치하고, 반도체 칩(1)의 상방에 다수개취 기판(3g)을 배치하고 양자를 접합하기 때문에, 반도체 칩(1)의 이면(1c)을 기판을 개재하지 않고 직접 가열할 수가 있어, 칩을 효율적으로 가열할 수 있다.
그 결과, 반도체 칩(1)과 배선 기판인 다수개취 기판(3g)과의 접합부를 충분히 가열할 수 있음과 함께, 기판측으로부터의 가열 온도를 칩측에 비하여 낮게 설정할 수 있다.
이에 의해, 배선 기판의 열 변형을 저감할 수 있다.
또한, 반도체 칩(1)과 배선 기판과의 접합부를 충분히 가열할 수 있기 때문에, 반도체 칩(1)의 접합의 안정화를 도모할 수 있다. 이에 의해, 접합부(압착부)의 박리 등의 문제점의 발생을 방지할 수가 있어, 반도체 칩(1)의 접합 품질의 안정화를 도모하여 제품의 신뢰성의 향상을 도모할 수 있다.
또한, BOC(7) 등의 반도체 집적 회로 장치의 박형화 등에 의해서 박막화된 반도체 칩(1)을 이용하는 경우, 상기 종래의 플립 칩 접속에 의한 배선 기판과 반도체 칩(1)의 접합에 있어서는, 칩의 표리 반전 기구가 필요하게 되어, 박막화된 칩의 핸들링이 곤란하게 되어 칩의 표리 반전 시에 문제점이 발생하기 쉽다.
이것에 비하여 본 실시예의 반도체 집적 회로 장치의 제조 방법에서는, 표리 반전 기구를 사용하지 않고 스테이지 위에 주면(1b)을 상방으로 향하게 하여 반도체 칩(1)을 장착하기 때문에, 반전 기구가 불필요하게되는 만큼, 반도체 제조 장치의 구조를 간략화할 수 있음과 함께, 스테이지 위에서 반도체 칩(1)의 이면(1c) 측으로부터 기판을 개재시키지 않는 직접적인 가열을 행하기 때문에, 반도체 칩(1)이 얇게 되는 만큼, 반도체 칩(1)과 배선 기판과의 접합부를 더욱 효율적으로 가열할 수 있다.
이상, 본 발명자에 의해서 이루어진 발명을 발명의 실시예에 기초하여 구체적으로 설명했지만, 본 발명은 상기 발명의 실시예에 한정되는 것이 아니고, 그 요지를 일탈하지 않은 범위에서 여러가지 변경 가능한 것은 물론이다.
예를 들면, 상기 실시예에서는, 반도체 집적 회로 장치의 일례로서, BOC(7)를 예로 들어 설명했지만, 상기 반도체 장치는, 다수개취 기판(3g) 등의 기판을 이용하여, 이 기판과 반도체 칩(1)을 접합하여 조립되는 것이면, BOC(7)에 한정되는 것이 아니고, 도 24에 도시한 바와 같은 LOC(Lead On Chip)(20) 등의 다른 반도체 장치이어도 된다.
LOC(20)는, 내측 리드(20a)와 반도체 칩(1)이 다이 본드 테이프(2)를 개재하여 접합된 것이고, 버스 바 리드(20c)를 건너서 내측 리드(20a)와 반도체 칩(1)이 와이어(4)에 의해서 전기적으로 접속되어 있다. 또한, 외측 리드(20b)는, 걸윙 형상으로 형성되어 있다.
LOC(20)의 조립에 있어서는, 내측 리드(20a)나 외측 리드(20b)를 갖는 리드 프레임(기판)과, 반도체 칩(1)을 접합할 때에, 본 실시예의 반도체 집적 회로 장치의 제조 방법을 적용한다.
<산업 상의 이용 가능성>
본 발명은, 기판과 반도체 칩을 접합하는 반도체 집적 회로 장치의 제조 기술에 적합하다.
본원에 있어서 개시되는 발명 중, 대표적인 것에 대응하는 실시예에 의해서 얻어지는 효과를 간단히 설명하면, 이하와 같다.
다이 본딩을 제1 가열 스테이지와 제2 가열 스테이지로 나누고, 제1 가열 스테이지에서 단시간에 가접합을 행하고, 제2 가열 스테이지에서 복수의 반도체 칩을 일괄해서 본접합하는 것에 의해, 접합 시간의 단축을 도모할 수 있다. 이에 의해, 다이 본딩의 처리량을 향상할 수 있어서, 그 생산성의 향상을 도모할 수 있다.
도 1은 본 발명의 실시예의 반도체 집적 회로 장치의 외부 단자측의 구조의 일례를 도시하는 사시도.
도 2는 도 1에 도시하는 반도체 집적 회로 장치의 칩측의 내부의 구조의 일례를 밀봉체를 투과하여 도시하는 사시도.
도 3은 도 1에 도시하는 반도체 집적 회로 장치의 구조의 일례를 도시하는 단면도.
도 4는 도 1에 도시하는 반도체 집적 회로 장치의 조립 수순의 일례를 도시하는 제조 프로세스 흐름도.
도 5는 도 4에 도시하는 조립에 있어서의 배선 기판의 표면측의 구조의 일례를 도시하는 평면도.
도 6은 도 4에 도시하는 조립에 있어서의 배선 기판의 이면측의 구조의 일례를 도시하는 평면도.
도 7은 도 4에 도시하는 조립의 다이 본딩 후의 배선 기판의 이면측의 구조의 일례를 도시하는 평면도.
도 8은 본 발명의 실시예의 반도체 제조 장치의 개략 구조의 일례를 도시하는 평면도.
도 9는 도 8에 도시하는 반도체 제조 장치의 주요부의 구조의 일례를 도시하는 단면도.
도 10은 도 8에 도시하는 반도체 제조 장치의 주요부의 구조의 일례를 도시하는 사시도.
도 11은 도 10에 도시하는 주요부의 제2 가열 스테이지측의 구조의 일례를 도시하는 단면도.
도 12는 도 11에 도시하는 주요부의 저하중 착지 시의 동작 흐름의 일례를 도시하는 단면도.
도 13은 도 11에 도시하는 주요부의 변형예의 저하중 착지 시의 동작 흐름을 도시하는 단면도.
도 14는 도 11에 도시하는 주요부의 착지 검출 시의 구조의 일례를 도시하는 단면도.
도 15는 도 11에 도시하는 주요부의 하중 설정 시의 구조의 일례를 도시하는 단면도.
도 16은 도 11에 도시하는 주요부의 품종 전환 시의 구조의 일례를 도시하는 단면도.
도 17은 도 11에 도시하는 주요부에서의 탄성체 밀착 상태의 일례를 도시하는 단면도.
도 18은 도 11에 도시하는 주요부에서의 이물 흡인 상태의 일례를 도시하는 단면도.
도 19는 도 11에 도시하는 주요부에서의 지지 블록부 부착 상태의 구조의 일례를 도시하는 사시도.
도 20은 도 19에 도시하는 지지 블록부의 부착 방법의 일례를 도시하는 사시도.
도 21은 도 20에 도시하는 지지 블록부의 내부 부품의 구성의 일례를 도시하는 사시도.
도 22는 도 20에 도시하는 지지 블록부의 구조의 일례를 도시하는 단면도.
도 23은 도 22에 도시하는 지지 블록부의 여러가지의 변형예의 구조를 도시하는 단면도.
도 24는 본 발명의 실시예의 변형예의 반도체 집적 회로 장치의 구조를 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 칩
1a : 패드
1b : 주면
1c : 이면
2 : 다이 본드 테이프
3 : 유기 기판(기판)
3a : 표면
3b : 이면
3c : 본딩 전극
3d : 배선
3e : 개구부
3f : 범프 랜드
3g : 다수개취 기판(기판)
3h : 디바이스 영역
4 : 와이어
5 : 땜납 볼
6 : 밀봉체
7 : BOC(반도체 집적 회로 장치)
8 : 칩 마운터
9 : 제1 압착부
9a : 제1 헤드
9b : 제1 가열 스테이지
9c : 히터(가열 수단)
9d : 블록 본체부(본체부)
9e : 기울기 조정 기구부
9f : 지지 블록부
9g : 가압 블록
9h : XY 스테이지
10 : 제2 압착부
10a : 제2 헤드
10b : 제2 가열 스테이지
10c : 히터(가열 수단)
10d : 블록 본체부(본체부)
10e : 로드 셀(하중 변화 검출 수단)
10f : 높이 제어 플레이트
10g : 모터
10h : 로드 셀 지지부
10i : 기울기 조정 기구부
10j : 소형 스테이지
10k : 흡인계
10m : 지지 블록부
10n : 가압 블록
10p : 공간부
10q : 에어 공급계
10r : 금속 스페이서
10s : 탄성체 스페이서
10t : 탄성막
10u : 중계관(에어 취입부)
10v : 호스
10w : 고정 나사
10x : 관통 구멍
11 : 스토커
12 : 가이드레일
13 : 핸들러
14 : 프리베이크부
15 : 로드 포트
16 : 반출 로봇
17 : 웨이퍼 스테이지
18 : 픽업부
19 : 제품 언로더
20 : LOC(반도체 집적 회로 장치)
20a : 내측 리드
20b : 외측 리드
20c : 버스 바 리드

Claims (20)

  1. 반도체 집적 회로 장치의 제조 방법으로서,
    (a) 기판을 준비하는 공정,
    (b) 복수의 반도체 칩을 각각의 주면을 상방으로 향하게 하여 스테이지 위에 배치하는 공정,
    (c) 상기 복수의 반도체 칩의 상방에 상기 기판을 배치하는 공정,
    (d) 상기 복수의 반도체 칩을 일괄해서 상기 기판과 열압착에 의해서 접합하는 공정
    을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 기판으로서 유기 배선 기판을 이용하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  3. 반도체 집적 회로 장치의 제조 방법으로서,
    (a) 기판을 준비하는 공정,
    (b) 복수의 반도체 칩을 스테이지 위에 배치하는 공정,
    (c) 상기 복수의 반도체 칩의 제1 주면측에 상기 기판을 배치하는 공정,
    (d) 상기 스테이지에 의해서 상기 복수의 반도체 칩을 상기 반도체 칩의 제2 주면측으로부터 가열하면서, 상기 복수의 반도체 칩에 대응하여 각각 독립적으로 가동하도록 지지된 복수의 가압 블록에 의해 각각에 대응하는 상기 반도체 칩을 가압하는 것에 의해, 상기 복수의 반도체 칩을 일괄해서 상기 기판과 열압착에 의해서 접합하는 공정
    을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 (d) 공정에서의 가열은 상기 제1 주면측으로부터도 행해지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  5. 제3항에 있어서,
    상기 반도체 칩의 상기 제2 주면측으로부터의 가열은 상기 기판을 개재하지 않고 직접 행해지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  6. 제3항에 있어서,
    상기 기판은 유기 배선 기판인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 반도체 칩의 상기 제2 주면측으로부터의 가열 온도는 상기 유기 배선 기판을 구성하는 주요 유기 수지 부재의 유리 전이 온도보다 낮은 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  8. 반도체 집적 회로 장치의 제조 방법으로서,
    (a) 기판을 준비하는 공정,
    (b) 제1 스테이지 위에 반도체 칩을 배치하는 공정,
    (c) 상기 제1 스테이지 위에서 상기 반도체 칩의 제1 주면측에 상기 기판을 배치하고, 상기 반도체 칩을 상기 제1 스테이지 위에서 상기 반도체 칩의 제2 주면측으로부터 가열하면서 상기 반도체 칩과 상기 기판을 열압착에 의해서 가접합하는 공정,
    (d) 상기 (c) 공정 후, 상기 제1 스테이지에 인접하여 설치된 제2 스테이지 위에, 상기 가접합한 상기 반도체 칩과 상기 기판을 배치하는 공정,
    (e) 상기 제2 스테이지 위에서 상기 반도체 칩을 상기 반도체 칩의 제2 주면측으로부터 가열하면서, 상기 제1 스테이지에서의 가압보다 긴 시간 상기 반도체 칩을 가압하여 상기 반도체 칩과 상기 기판을 열압착에 의해서 본접합하는 공정
    을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 제2 스테이지 위에 복수의 반도체 칩을 배치하고, 상기 제2 스테이지에 의해서 상기 복수의 반도체 칩을 직접 가열하면서 상기 복수의 반도체 칩을 일괄해서 상기 기판과 열압착에 의해서 본접합하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  10. 제8항에 있어서,
    상기 기판은 유기 배선 기판인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 유기 배선 기판은 다층 배선 기판인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 제2 스테이지 위에서 상기 반도체 칩의 상기 제2 주면측으로부터의 가열 온도는 상기 유기 배선 기판을 구성하는 주요 유기 수지 부재의 유리 전이 온도보다 낮은 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  13. 제10항에 있어서,
    상기 제2 스테이지 위에서 상기 반도체 칩의 상기 제2 주면측으로부터의 가열은 상기 유기 배선 기판을 개재하지 않고 직접 행해지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  14. 제10항에 있어서,
    상기 반도체 칩과 상기 기판의 접합은, 상기 기판의 주요부를 구성하는 유기 수지 부재보다도 강성율이 낮은 유기층을 개재하여 행해지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  15. 반도체 집적 회로 장치의 제조 방법으로서,
    (a) 기판을 준비하는 공정,
    (b) 반도체 칩을 스테이지 위에 배치하는 공정,
    (c) 상기 반도체 칩의 상방에 상기 기판을 배치하는 공정,
    (d) 상기 반도체 칩을 상기 스테이지측으로부터 가열하고, 상기 기판을 사이에 두고 상기 스테이지와 반대측으로부터 가열하고, 상기 기판측보다 상기 반도체 칩측을 높은 온도로 가열하여 상기 반도체 칩과 상기 기판을 열압착에 의해서 접합하는 공정
    을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 기판측을 150℃ 이하로 가열하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  17. 제15항에 있어서,
    상기 기판측을 100℃ 이하로 가열하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  18. 제15항에 있어서,
    상기 기판측을 50℃ 이하로 가열하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  19. 제15항에 있어서,
    상기 기판측을 상온으로 가열하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  20. 제15항에 있어서,
    반도체 집적 회로 장치의 제조 방법에서, 상기 기판으로서 유기 배선 기판을 이용하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101414399B1 (ko) * 2006-06-22 2014-07-01 수스 마이크로텍 리소그라피 게엠바하 반도체 접합 장치 및 방법
KR20140086361A (ko) * 2012-12-28 2014-07-08 세메스 주식회사 다이 본딩 방법 및 장치
CN110235230A (zh) * 2016-12-13 2019-09-13 东丽工程株式会社 半导体装置的制造装置和制造方法

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4206320B2 (ja) 2003-09-19 2009-01-07 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP3812677B2 (ja) * 2004-09-14 2006-08-23 セイコーエプソン株式会社 半導体装置の製造装置及び半導体装置の製造方法
JP4991180B2 (ja) * 2006-04-14 2012-08-01 ルネサスエレクトロニクス株式会社 電子部品の実装方法および装置
JP5054933B2 (ja) 2006-05-23 2012-10-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
TWI463580B (zh) * 2007-06-19 2014-12-01 Renesas Electronics Corp Manufacturing method of semiconductor integrated circuit device
FR2949695B1 (fr) * 2009-09-10 2011-12-23 Commissariat Energie Atomique Procede d'assemblage pour brasage
JP2011061073A (ja) * 2009-09-11 2011-03-24 Toshiba Corp 半導体装置の製造方法及び半導体製造装置
US8381965B2 (en) 2010-07-22 2013-02-26 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal compress bonding
US8104666B1 (en) * 2010-09-01 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal compressive bonding with separate die-attach and reflow processes
US8177862B2 (en) 2010-10-08 2012-05-15 Taiwan Semiconductor Manufacturing Co., Ltd Thermal compressive bond head
JP5865639B2 (ja) * 2011-09-15 2016-02-17 ファスフォードテクノロジ株式会社 ダイボンダ及びボンディング方法
JP5813432B2 (ja) * 2011-09-19 2015-11-17 ファスフォードテクノロジ株式会社 ダイボンダ及びボンディング方法
US8381967B1 (en) * 2012-01-05 2013-02-26 Texas Instruments Incorporated Bonding a solder bump to a lead using compression and retraction forces
US8870051B2 (en) 2012-05-03 2014-10-28 International Business Machines Corporation Flip chip assembly apparatus employing a warpage-suppressor assembly
JP6055239B2 (ja) * 2012-08-29 2016-12-27 ファスフォードテクノロジ株式会社 ダイボンディング装置並びにダイピックアップ装置及びダイピックアップ方法
JP6179843B2 (ja) 2012-12-04 2017-08-16 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 実装装置及び実装方法
CN104303277B (zh) * 2012-12-21 2017-05-10 株式会社新川 覆晶黏晶机以及黏晶平台的平坦度与变形量补正方法
JP2014179419A (ja) * 2013-03-14 2014-09-25 Alpha- Design Kk 電子部品の接合方法
JP5882939B2 (ja) * 2013-05-01 2016-03-09 東京エレクトロン株式会社 接合方法、接合装置および接合システム
US9082885B2 (en) 2013-05-30 2015-07-14 Samsung Electronics Co., Ltd. Semiconductor chip bonding apparatus and method of forming semiconductor device using the same
TWM468013U (zh) * 2013-07-18 2013-12-11 Pram Technology Inc 電子業製程共用式可拆裝替換之打線熱板
JP6888650B2 (ja) * 2013-12-13 2021-06-16 日亜化学工業株式会社 発光装置
US9165902B2 (en) 2013-12-17 2015-10-20 Kulicke And Soffa Industries, Inc. Methods of operating bonding machines for bonding semiconductor elements, and bonding machines
JP6400938B2 (ja) * 2014-04-30 2018-10-03 ファスフォードテクノロジ株式会社 ダイボンダ及びボンディング方法
KR20160048301A (ko) * 2014-10-23 2016-05-04 삼성전자주식회사 본딩 장치 및 그를 포함하는 기판 제조 설비
US10475764B2 (en) 2014-12-26 2019-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Die bonder and methods of using the same
DE102015120156B4 (de) * 2015-11-20 2019-07-04 Semikron Elektronik Gmbh & Co. Kg Vorrichtung zur materialschlüssigen Verbindung von Verbindungspartnern eines Leistungselekronik-Bauteils und Verwendung einer solchen Vorrichtung
TWI607587B (zh) * 2016-09-13 2017-12-01 台灣琭旦股份有限公司 固晶穩固製程
TWI673805B (zh) * 2017-01-30 2019-10-01 日商新川股份有限公司 安裝裝置以及安裝系統
IT201800006846A1 (it) * 2018-07-02 2020-01-02 Gruppo di pressatura per una pressa di sinterizzazione di componenti elettronici su un substrato
IT201800020275A1 (it) * 2018-12-20 2020-06-20 Amx Automatrix S R L Pressa di sinterizzazione per sinterizzare componenti elettronici su un substrato
CN111816614A (zh) * 2020-02-28 2020-10-23 浙江集迈科微电子有限公司 一种芯片贴装方式
KR102196378B1 (ko) * 2020-04-13 2020-12-30 제엠제코(주) 반도체 부품 부착 장비
KR20210157200A (ko) 2020-06-19 2021-12-28 삼성전자주식회사 칩 본딩 장치
US11804467B2 (en) * 2020-06-25 2023-10-31 Micron Technology, Inc. Radiative heat collective bonder and gangbonder
CN113394133B (zh) * 2021-05-08 2022-07-08 桂林芯飞光电子科技有限公司 一种探测器芯片转运用封装调节装置及方法
WO2023164251A1 (en) * 2022-02-28 2023-08-31 Board Of Regents, The University Of Texas System Programmable precision etching
CN117139836B (zh) * 2023-10-31 2024-01-23 常州天正智能装备有限公司 激光切割除尘器用清洁罐、除尘系统及其工作方法

Family Cites Families (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3617682A (en) * 1969-06-23 1971-11-02 Gen Electric Semiconductor chip bonder
US3698621A (en) * 1970-10-27 1972-10-17 Collins Radio Co Bonding apparatus
US3946931A (en) * 1974-11-27 1976-03-30 Western Electric Company, Inc. Methods of and apparatus for bonding an article to a substrate
US4607779A (en) * 1983-08-11 1986-08-26 National Semiconductor Corporation Non-impact thermocompression gang bonding method
JPS60140897A (ja) * 1983-12-28 1985-07-25 日本電気株式会社 樹脂絶縁多層基板
US4603802A (en) * 1984-02-27 1986-08-05 Fairchild Camera & Instrument Corporation Variation and control of bond force
US4605833A (en) * 1984-03-15 1986-08-12 Westinghouse Electric Corp. Lead bonding of integrated circuit chips
DE3722730A1 (de) * 1987-07-09 1989-01-19 Productech Gmbh Geheizter stempel
JPH02284438A (ja) 1989-04-26 1990-11-21 Seiko Epson Corp 半導体装置の実装方法
JPH03215951A (ja) * 1990-01-20 1991-09-20 Toshiba Corp インナリードボンダ
JPH052177A (ja) 1991-06-26 1993-01-08 Osaki Eng Kk 液晶モジユール製造装置
JP2839215B2 (ja) * 1991-09-04 1998-12-16 株式会社カイジョー ボンディング装置
US5425491A (en) * 1992-07-01 1995-06-20 Sumitomo Electric Industries, Ltd. Bonding tool, production and handling thereof
JP3331570B2 (ja) * 1993-09-08 2002-10-07 ソニー株式会社 熱圧着装置と熱圧着方法および液晶表示装置の生産方法
JP2616558B2 (ja) * 1993-12-14 1997-06-04 日本電気株式会社 バンプ形成装置およびバンプ形成方法
DE19549635B4 (de) * 1995-02-15 2004-12-09 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Verbindung eines flexiblen Substrats mit einem Chip
US5894982A (en) * 1995-09-29 1999-04-20 Kabushiki Kaisha Toshiba Connecting apparatus
AU4471797A (en) * 1996-10-08 1998-05-05 Hitachi Chemical Company, Ltd. Semiconductor device, semiconductor chip mounting substrate, methods of manufacturing the device and substrate, adhesive, and adhesive double coated film
JP3330037B2 (ja) * 1996-11-29 2002-09-30 富士通株式会社 チップ部品の接合方法および装置
JP3293512B2 (ja) * 1997-03-10 2002-06-17 松下電器産業株式会社 コネクタの熱圧着方法
JP3094948B2 (ja) * 1997-05-26 2000-10-03 日本電気株式会社 半導体素子搭載用回路基板とその半導体素子との接続方法
US5988487A (en) * 1997-05-27 1999-11-23 Fujitsu Limited Captured-cell solder printing and reflow methods
JP2997231B2 (ja) * 1997-09-12 2000-01-11 富士通株式会社 マルチ半導体ベアチップ実装モジュールの製造方法
JP3368814B2 (ja) * 1997-10-20 2003-01-20 松下電器産業株式会社 電子部品の熱圧着装置
JP2000036501A (ja) * 1998-05-12 2000-02-02 Sharp Corp ダイボンド装置
US6672500B2 (en) * 1998-06-25 2004-01-06 International Business Machines Corporation Method for producing a reliable solder joint interconnection
JP2000100837A (ja) * 1998-09-17 2000-04-07 Miyagi Oki Denki Kk 半導体素子の実装装置
JP2000114314A (ja) * 1998-09-29 2000-04-21 Hitachi Ltd 半導体素子実装構造体およびその製造方法並びにｉｃカード
EP1030349B2 (de) 1999-01-07 2013-12-11 Kulicke & Soffa Die Bonding GmbH Verfahren und Vorrichtung zum Behandeln von auf einem Substrat angeordneten elektronischen Bauteilen, insbesondere von Halbleiterchips
EP1156520A4 (en) * 1999-01-29 2004-08-25 Matsushita Electric Ind Co Ltd METHOD AND DEVICE FOR MOUNTING ELECTRONIC PARTS
JP3301075B2 (ja) * 1999-04-20 2002-07-15 ソニーケミカル株式会社 半導体装置の製造方法
CN100382261C (zh) * 1999-07-02 2008-04-16 松下电器产业株式会社 电荷发生半导体基板用凸起形成装置、电荷发生半导体基板的除静电方法、电荷发生半导体基板用除静电装置、及电荷发生半导体基板
JP2001034187A (ja) * 1999-07-22 2001-02-09 Nec Corp 熱圧着装置および熱圧着方法
JP2001068487A (ja) * 1999-08-31 2001-03-16 Toray Eng Co Ltd チップボンディング方法及びその装置
WO2001041523A1 (fr) * 1999-11-29 2001-06-07 Shibaura Mechatronics Corporation Dispositif de montage de pieces et procede associe
JP2001168146A (ja) 1999-12-09 2001-06-22 Sony Corp 部品装着装置及び部品装着方法
TW475227B (en) * 1999-12-28 2002-02-01 Nissei Plastics Ind Co IC-card manufacturing apparatus
JP2002076589A (ja) * 2000-08-31 2002-03-15 Hitachi Ltd 電子装置及びその製造方法
JP2002151551A (ja) * 2000-11-10 2002-05-24 Hitachi Ltd フリップチップ実装構造、その実装構造を有する半導体装置及び実装方法
JP3665579B2 (ja) * 2001-02-26 2005-06-29 ソニーケミカル株式会社 電気装置製造方法
TW559963B (en) * 2001-06-08 2003-11-01 Shibaura Mechatronics Corp Pressuring apparatus of electronic device and its method
JP3645511B2 (ja) 2001-10-09 2005-05-11 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2003188210A (ja) * 2001-12-18 2003-07-04 Mitsubishi Electric Corp 半導体装置
JP2003338587A (ja) * 2002-05-21 2003-11-28 Hitachi Ltd 半導体装置及びその製造方法
JP2004096048A (ja) * 2002-09-04 2004-03-25 Seiko Epson Corp 基板の接続方法、熱圧着装置、電気光学装置の製造方法、電気光学装置、および電子機器
JP2004145129A (ja) * 2002-10-25 2004-05-20 Advanced Display Inc 表示装置およびその製造方法ならびに表示装置の製造装置
JPWO2004107432A1 (ja) * 2003-05-29 2006-07-20 富士通株式会社 電子部品の実装方法、取外し方法及びその装置
JP3921459B2 (ja) * 2003-07-11 2007-05-30 ソニーケミカル＆インフォメーションデバイス株式会社 電気部品の実装方法及び実装装置
JP4206320B2 (ja) * 2003-09-19 2009-01-07 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP3898689B2 (ja) * 2003-11-10 2007-03-28 芝浦メカトロニクス株式会社 部品ボンディング装置
JP2005223202A (ja) * 2004-02-06 2005-08-18 Seiko Epson Corp 半導体装置の製造方法及びその製造装置
JP4841431B2 (ja) * 2005-02-02 2011-12-21 ソニーケミカル＆インフォメーションデバイス株式会社 電気部品の実装装置
US7674987B2 (en) * 2007-03-29 2010-03-09 Ibiden Co., Ltd. Multilayer printed circuit board
US7919849B2 (en) * 2007-04-04 2011-04-05 Ibiden Co., Ltd. Package substrate and device for optical communication

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101414399B1 (ko) * 2006-06-22 2014-07-01 수스 마이크로텍 리소그라피 게엠바하 반도체 접합 장치 및 방법
KR20140086361A (ko) * 2012-12-28 2014-07-08 세메스 주식회사 다이 본딩 방법 및 장치
CN110235230A (zh) * 2016-12-13 2019-09-13 东丽工程株式会社 半导体装置的制造装置和制造方法

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