KR20040035734A - 메모리 셀 - Google Patents

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KR20040035734A
KR20040035734A KR10-2004-7002228A KR20047002228A KR20040035734A KR 20040035734 A KR20040035734 A KR 20040035734A KR 20047002228 A KR20047002228 A KR 20047002228A KR 20040035734 A KR20040035734 A KR 20040035734A
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어드밴스드 마이크로 디바이시즈, 인코포레이티드
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Abstract

본 발명은 컴퓨터 공학 분야에 관한 것으로, 관련 메모리 시스템들의 개발, 신경컴퓨터(neurocomputer)들의 신경망을 위한 시냅스(프로그램가능 전기 저항을 갖는 전기 회로 요소)의 생성, 그리고 새로운 세대의 비디오 및 오디오 장치의 개발에 있어서 다양한 컴퓨터들을 위한 메모리 디바이스들에 이용될 수 있다. 본 발명의 메모리 셀은 여러개의 데이터 비트들을 저장하는 것이 가능하여, 고속의 특징을 갖는다. 상기 메모리 셀은 2개의 알루미늄 전극들(1 및 2)과, 그리고 이들의 사이에 배치되며 활성층(3), 장벽층(4) 및 수동층(5)으로 이루어지는 다중층 기능 영역을 포함한다.

Description

메모리 셀{MEMORY CELL}
현대의 컴퓨터들은 서로 다른 기입 속도, 저장 시간, 엑세스 시간 및 판독 속도의 특징들을 갖는 다양한 목적의 메모리 디바이스들을 이용한다. 이것은 실질적으로 컴퓨터 시스템들의 동작을 복잡하게 하고, 컴퓨터 시동 시간을 증가시키고, 그리고 데이터 저장 기능을 복잡하게 한다.
마이크로일렉트로닉스 분야에서의 우선적으로 해결해야할 작업들 중 하나는, 긴 저장 시간 및 높은 데이터 밀도와 더불어 빠른 기입 및 판독 속도를 갖는 만능(universal) 메모리 시스템을 생성하는 것이다. 또한, 신경 컴퓨터들을 위한 단순하고도 효율적인 시냅스 요소 생성의 필요성이 몹시 요구되고 있다. 이러한 요소의 부족은 진정한 신경 컴퓨터의 생성을 억제시킨다.
동시에, 현대의 전자 장비가 기초로 하는 물리적 원리들의 잠재적인 능력들은 실제로 고갈 상태에 있다. 현재, 분자 재료 및 초분자 앙상블(supromolecular ensemble)을 이용한 분자 전자 공학의 개념에 기반한 전자 장비 기능 및 제조를 위한 새로운 원리를 찾는데에 목적을 둔 집중적인 연구가 진행중이다.
참조문헌으로서 상세한 설명 말미에 기재한 논문 [1] 및 [2]는 특히, 새로운 세대의 메모리 디바이스들의 가능한 개발의 기초가 되는 물리적 원리로서 작은 도전성 시스템들의 전자 구조 불안정 현상을 이용할 수 있는지의 가능성에 대한 분석을 포함하고 있다. 이 연구에서는 이러한 현상의 이론상의 기초를 논의하고, 그 특성들을 정의하는 조건들 및 파라미터들을 분석한다. 또한, 상기 연구에서는 일차원 분자 구조에 대한 데이터를 포함할 뿐만 아니라 구조 불안정의 특징들을 논의하고, 일차원 시스템 도전성의 정적 및 동적 제어에 대한 가능성을 분석한다.
상기 언급된 물리적 원리는 데이터 저장 및 변환의 새로운 메커니즘에 기초할 뿐만 아니라 새로운 재료들의 선택에 기초하여 메모리 디바이스들을 설계할 수 있는 가망성을 전개하고 있다. 분자 전자 공학의 잠재적인 가능성들이 일렉트로 활성 시냅스(electro active synapses)에 의해 연결된 신경(neuron)들로 이루어지는 신경망의 개발에 의해 대규모로 밝혀질 것임이 매우 명백하게 보인다. 공통망에서 연결된 인공 신경들 및 다양한 타입의 센서들을 개발하기 위해 분자 전자 공학 방법들을 이용함으로써, 본질적으로 새로운 타입의 정보 처리 및 컴퓨터 시스템들을 생성하여, 인공지능을 생성하는 문제점을 거의 해결할 수 있게 될 것이다.
정보를 저장하는데 이용될 수 있는 메모리 셀들을 포함하는 하나의 공지된 장치가 존재한다(미국 특허 제 6055180 호, 국제 분류 G11C 11/36, 2000년 참조).
상기 공지된 장치의 주요 단점은 정보를 오직 한번만 기입할 수 있다는 점이다. 또한, 정보의 판독은 광학적 방법들에 의해 행해진다. 광학 디바이스들을 이용함으로써, 메모리 장비는 더 비대해지고 더 복잡하게 되며, 판독 신뢰성이 더 낮아지게 되는데, 그 이유는 광선(optical ray)을 배치시키는 것이 어렵기 때문이다. 이 특허에 설명된 다른 기입 방법은, 고전압을 인가함으로써 야기되는 열적 브레이크다운 효과(thermal breakdown effect)를 이용한다. 이 기입 방법의 하나의 단점으로써, 이 방법 역시 정보를 오직 한번만 기록할 수가 있어 높은 전계 전압들을 이용해야함을 요구한다는 점이다.
그들 사이에 1개의 고온 분자 화합물이 배치된 2개의 전극들로 이루어지는 3층 구조의 공지된 메모리 셀이 존재한다(일본 특허 제 62-260401 호, 국제 분류 H01C 7/10, C23C 14/08, H01B 1/12, 1990년 및 참조문헌으로서 상세한 설명 말미에 기재한 논문 [4]를 참조하기 바람). 상기 공지된 메모리 셀은 외부 전계를 인가함으로써 분자 화합물의 전기 저항을 변경시키는 것에 기반한 원리를 이용한다. 이 분자 물질의 도전성은 2개의 매우 다른 레벨에 있을 수 있으며, 이것은 상기 메모리 셀이 1개의 비트 정보를 저장할 수 있게 해준다.
상기 공지된 메모리 셀의 주요 단점들은 저항과 고전압(약 60V)을 스위치하는데 필요한 긴 시간으로 인해 야기되는 낮은 동작 속도이다. 이 단점들은 현대의 전자 디바이스들에 있어 이러한 셀의 사용을 현저하게 제한시킨다.
그들 사이에 1개의 저온 분자 화합물이 존재하는 2개의 전극으로 이루어지는 3층 구조의 공지된 메모리 셀이 또한 존재한다(미국 특허 제 465894 호, 국제 분류H01L 29/28, 1987년 및 참조문헌으로서 상세한 설명 말미에 기재한 논문 [3]을 참조하기 바람). 이러한 메모리 셀은 또한 외부 전계를 인가함으로써 상기 분자 화합물의 전기 저항을 스위치하는 것에 기반한다. 그러나, 이 장치는, 상기에 설명한 장치와는 달리, 특성상 짧은 저항 스위치 시간과 낮은 동작 전압을 나타낸다.
이 공지된 기술적인 해결책의 주요 단점은 다음과 같다. 첫째, 기존의 반도체 제조 기술과 제안된 메모리 셀 제조 기술을 혼합하는 것이 불가능하며, 그 이유는 상기 메모리 셀에서 이용된 상기 저온 분자 화합물들이 기계적으로, 그리고 특히, 열적으로 저항이 충분하지 않고, 단지 150℃까지의 온도만을 견딜 수 있기 때문이다. 이것은 400℃까지의 온도를 이용하는 현대의 반도체 제조 기술들에서 이들을 이용할 수 없게 한다.
둘째, 상기 공지된 메모리 셀은 단지 1개의 비트 정보만을 저장할 수 있는바, 이것은 높은 정보 밀도의 디바이스들을 개발함에 있어서 그 메모리 셀의 이용을 불가능하게 한다.
또한, 이용된 재료들의 물리적 특성들은 기입-판독-소거 사이클의 반복성을 불만족스럽게 만든다.
상기 논의된 모든 메모리 셀들 뿐만 아니라 참조문헌에 공지되어 있는 이러한 타입의 메모리 셀들은 단지 1개의 비트 정보만을 저장할 수 있다는 하나의 공통적인 단점을 가지고 있다.
본 발명은 컴퓨터 공학 분야에 관한 것으로, 관련 메모리 시스템들의 개발, 신경망을 위한 시냅스(synapse)(프로그램가능 전기 저항을 갖는 전기 회로 요소)의 생성, 직접 엑세스(direct access)를 데이터 뱅크의 개발, 그리고 새로운 세대의 비디오 및 오디오 장치의 개발에 있어서 다양한 컴퓨터들을 위한 메모리 디바이스들에 이용될 수 있다.
도 1 내지 도 20은 본 발명의 메모리 셀을 구현하는 여러가지 실시예들을 도시한다.
도 1은 2개의 연속적인 전극들 및 활성 기능 영역을 구비한 본 발명의 메모리 셀 구조의 개략도이고;
도 2는 2개의 연속적인 전극들 및 단일층 기능 영역을 구비한 본 발명의 메모리 셀을 도시하고;
도 3 내지 도 8은 2개의 연속적인 전극들 및 다중층 기능 영역을 구비한 본 발명의 메모리 셀을 도시하고;
도 9는 단일층 기능 영역, 1개의 연속 전극 및 2개의 요소들로 이루어지는 1개의 전극으로 구현된 본 발명의 메모리 셀을 도시하고;
도 10 및 도 11은 다중층 기능 영역, 1개의 연속 전극 및 2개의 요소들로 이루어지는 1개의 전극으로 구현된 본 발명의 메모리 셀을 도시하고;
도 12는 단일층 기능 영역 및 각각 2개의 요소들로 이루어지는 2개의 전극들로 구현된 본 발명의 메모리 셀을 도시하고;
도 13 및 도 14는 다중층 기능 영역 및 각각 2개의 요소들로 이루어지는 2개의 전극들로 구현된 본 발명의 메모리 셀을 도시하고;
도 15는 단일층 기능 영역, 1개의 연속적인 전극 및 3개의 요소들로 이루어지는 1개의 전극으로 구현된 본 발명의 메모리 셀을 도시하고;
도 16 및 도 17은 다중층 기능 영역 및 각각 2개의 요소들로 이루어지는 2개의 전극들로 구현된 본 발명의 메모리 셀을 도시하고;
도 18 내지 도 20은 전기적 또는 광학적 디커플링의 요소들을 갖는 다중층 기능 영역으로 구현된 본 발명의 메모리 셀을 도시하고;
도 21은 본 발명의 메모리 셀에 대한 정보 기입, 소거 및 판독 동작들의 원리들을 설명하는 도면이고; 그리고
도 22는 본 발명의 메모리 셀에 대한 정보 기입, 소거 및 판독 동작들의 전압 및 전류 파형들을 도시한다.
본 발명은 여러개의 비트 정보를 저장할 수 있고, 짧은 저항 스위치 시간과낮은 동작 전압을 가지며, 동시에 그 제조 기술을 현대의 반도체 제조 기술과 결합할 수 있게 하는 본질적으로 새로운 타입의 메모리 셀을 생성하는 문제에 기반한다.
이러한 문제는 다음과 같이 해결된다. 상기 메모리 셀은 그 사이에 기능 영역(functional zone)이 있는 2개의 전극으로 이루어지는 3층 구조를 갖는다. 이것은 금속 및/또는 반도체 및/또는 도전성 폴리머 및/또는 광 투과성 옥사이드(oxide) 또는 설파이드(sulphide) 재료로 상기 전극들을 형성시키고, 상기 재료들의 분자 및/또는 결정 구조로 만들어진 서로 다른 타입의 활성 요소들을 갖는 유기, 금속 유기 및 비-유기 재료들로 상기 기능 영역을 형성시키고, 아울러 상기 재료들을 서로 혼합시키고/거나 외부 전계 및/또는 광방사의 영향하에서 그들의 상태 또는 위치를 변경시키는 재료들에 기반한 클러스터(cluster)들과 혼합시킴으로써 달성된다.
상기 설명된 메모리 셀 구조는 단일 비트 및 다중 비트 정보 기입, 저장 및 판독 방법들에 의해 메모리 요소를 생성시킬 수 있다. 동시에, 기능 영역의 저항값으로서 정보가 저장된다. 단일 비트 저장 모드의 메모리 셀에 대하여, 상기 저항값은 2가지 레벨 즉, 하이(high)(예를 들면, 0을 나타냄)와 로우(low)(예를 들면, 1을 나타냄)를 가지며, 다중 비트 저장 모드의 메모리 셀에 대하여, 상기 저항값은 특정 비트들의 정보에 대응하는 여러가지 레벨들을 갖는다. 예를 들면, 2비트 셀에 대해서는 4가지 레벨의 저항값이 존재하고, 4비트 셀에 대해서는 16가지 레벨의 저항값이 존재한다. 상기 메모리 셀은 비-인터럽트된 전원 공급장치를 필요로 함이없이 정보를 저장한다는 점에서, 현재 이용되고 있는 요소들과 구별되는 장점을 갖는다. 정보 저장 시간은 메모리 셀 구조, 기능 영역에 이용되는 재료 및 기록 모드에 따른다. 상기 시간은 (동적 메모리에서 이용되는) 수초에서 (플래시 메모리와 같은 장기간의 메모리에 이용되는) 수년까지 다양할 수 있다.
주요 회로로 만들어지고/거나 그 회로 또는 그 면에 연결되고/거나 그 구조로 만들어지며 발광 구조를 형성하거나 형성하지 않는 활성 요소들을 갖는 유기 및 금속 유기 컨쥬게이트 폴리머들에 기반하는 활성층으로 이루어지거나, 혹은 분자 이온들을 포함하는 포지티브 또는 네거티브 이온들이 주입되고/거나, 고체 전해질에 기초하거나 전기 쌍극 요소를 갖는 분자 및/또는 이온들을 갖는 클러스터들이 주입되고/거나, 고체 폴리머 및 비-유기 강유전체에 기반한 클러스터들을 갖고/거나, 도너(donor) 및 억셉터(acceptor) 분자들을 갖고/거나, 유기 및/또는 비-유기 염 및/또는 산 및/또는 물 분자를 갖고/거나, 전계에서 및/또는 광방사의 영향하에서 분리할 수 있는 분자를 갖고/거나, 그것들이 포함하는 금속 또는 원자 그룹들의 가변 원자가를 갖는 비-유기 및/또는 금속 유기 및/또는 유기 염 및/또는 분자들을 갖는 유기, 금속 유기 및 비-유기 재료들에 기반하는 활성층으로 이루어지는 메모리 셀 기능 영역을 구현하는 것은 이득이 있다. 상기 기능 영역의 상기 설명된 구현은 상기 활성층 저항을 변경시키고/거나 상기 메모리 셀에 대한 외부 전계 및/또는 광방사의 영향하에서 상기 활성층에 높은 도전성 영역들 또는 라인들을 형성시켜서, 외부 전계를 인가시킴이 없이 긴 시간 동안 이러한 상태를 존속시킬 수 있는 구조를 생성시킬 수 있게 한다.
메모리 셀 활성 영역의 활성 요소들 중 하나에 대하여, 낮은 인가 전압으로 상기 메모리 셀의 동작을 보장하기 위해 전기 쌍극 요소 및/또는 고체 폴리머 및 비-유기 강유전체에 기반한 주입된 클러스터를 갖는 분자 및/또는 이온을 이용하는 것은 매우 효율적이다. 이것은 강유전체 요소들의 존재가 내부 전계 강도를 증가시키고, 그에 따라 기입 정보에 대한 더 낮은 전계 전압의 인가를 필요로 한다는 사실로 인한 것이다.
예를 들면, 분자 및/또는 결정 구조가 그것들에 기반한 활성 요소 및/또는 클러스터를 주입시킨 유기, 금속 유기 및 비-유기 재료들로 구현된, 다양한 레벨의 활성도를 갖는 여러개의 층들로 이루어지는 다중층 구조로서 상기 기능 영역을 구현함에 있어서 흥미있는 예측이 존재하는데, 이것은 외부 전계 또는 광방사의 영향하에서 그들의 상태를 변경시키고, 전기 저항 레벨의 범위 및 양을 넓힐 수 있게 함으로써 메모리 데이터 밀도를 증가시킨다.
상기 기능 영역을, 활성, 수동 및 장벽(barrier) 층들을 교번한 다중층 구조로서 구현하는 것이 바람직하며, 여기서 상기 수동층들은 도너 및/또는 억셉터 전하 캐리어들이고 이온 및/또는 전자 도전성을 갖는 유기, 금속 유기 및 비-유기 재료들로 이루어져 있으며, 상기 장벽층은 높은 전자 도전성 및 낮은 이온 도전성을 갖는 재료로 이루어져 있는바, 이는 메모리 셀 전기 저항의 저장된 값의 양의 증가로 인해 데이터 밀도를 증가시킴과 동시에 시간에 걸쳐 메모리 셀 안정성을 개선시켜 준다.
상기 기능층 위에 놓인 여러개의 개별 요소들 예를 들면, 2 또는 3개의 요소들의 형태로 상기 메모리 셀의 전극을 구현하는 것이 바람직하며, 이것은 셀 전기 저항의 값을 더 정확하게 제어할 수 있게 함으로써 정보 기록의 양 또는 메모리 셀 전기 저항 아날로그 값 정밀도를 개선시킬 뿐만 아니라, 정보 기입 및 판독 전기 회로들을 디커플링(decouple)시킬 수 있게 한다.
반도체 및/또는 유기 발광 재료에 의해 공간적으로 분리되어, 예를 들면, 다이오드 구조, 즉 포토 저항(photo resistance) 또는 포토 센서 요소(photo sensor element)를 형성시키는 2개의 요소들의 형태로 상기 메모리 셀 전극을 구현하는 것이 장점적이며, 이것은 상기 정보 기입 및 판독 전기 회로들을 전기적으로 또는 광학적으로 디커플링시킬 수 있게 한다.
반도체 및/또는 유기 발광 재료에 의해 공간적으로 분리되어, 예를 들면, 발광 구조 및 포토 저항 또는 포토 센서 요소를 형성시키는 3개의 평행 요소들의 형태로 상기 메모리 셀 전극을 구현하는 것이 또한 장점적이며, 이것은 상기 정보 기입 및 판독 전기 회로들을 광학적으로 디커플링시킬 수 있게 한다.
본 발명을 구현하는 최적 실시예
본 발명의 메모리 셀(도 1 내지 도 8)은 2개의 연속적인 알루미늄 전극들(1 및 2)을 포함하며, 이 2개의 전극들 사이에는 이온들(3) 또는 전해질 클러스터들(3a)에 의해 도핑될 수 있는 1개의 활성층(도 1 및 도 2) 또는 2개의 활성 도핑층들(3b 및 3c)(도 3) 또는 장벽층(4)에 의해 분리된 전해질 클러스터들(3d 및 3e)을 갖는 2개의 활성층들(도 4)로 이루어지는 단일층 기능 영역이 존재한다. 도 5 내지 도 8은 1개의 활성층(3) 및 1개의 수동층(5)으로 이루어지는 다중층 기능 영역(도 5) 또는 1개의 활성층(3), 1개의 장벽층(4) 및 1개의 수동층(5)으로 이루어지는 다중층 기능 영역(도 6) 또는 2개의 활성층들(3b 및 3c), 1개의 장벽층(4) 및 1개의 수동층(5)으로 이루어지는 다중층 기능 영역(도 7) 또는 2개의 활성층들(3b 및 3c), 1개의 장벽층(4) 및 2개의 수동층(5a 및 5b)으로 이루어지는 다중층 기능 영역(도 8)을 도시한다.
도 9 내지 도 11에서, 본 발명의 메모리 셀은 알루미늄 전극들(1 및 2)을 포함하며, 여기서 상부 전극(1)은 2개의 요소들(1a 및 1b)로 이루어진다. 상기 전극들 사이에는 1개의 활성층(3)으로 이루어지는 단일층 기능 영역(도 9) 또는 1개의 활성층(3) 및 1개의 수동층(5)으로 이루어지는 다중층 기능 영역(도 10) 또는 1개의 활성층(3), 1개의 장벽층(4) 및 1개의 수동층(5)으로 이루어지는 다중층 기능 영역(도 11)이 존재한다.
도 12 내지 도 14는 알루미늄 전극들(1 및 2)을 갖는 본 발명의 메모리 셀을도시하며, 각각의 전극은 2개의 요소들(1a와 1b 및 2a와 2b)로 이루어진다. 상기 전극들 사이에는 1개의 활성층(3)으로 이루어지는 단일층 기능 영역(도 12) 또는 1개의 활성층(3) 및 1개의 수동층(5)으로 이루어지는 다중층 기능 영역(도 13) 또는 1개의 활성층(3), 1개의 장벽층(4) 및 1개의 수동층(5)으로 이루어지는 다중층 기능 영역(도 14)이 존재한다.
도 15 내지 도 17은 알루미늄 전극들(1 및 2)을 갖는 본 발명의 메모리 셀이며, 여기서 상부 전극(1)은 3개의 요소들(1a, 1b 및 1c)로 이루어진다. 상기 전극들 사이에는 1개의 활성층(3)으로 이루어지는 단일층 기능 영역(도 15) 또는 1개의 활성층(3) 및 1개의 수동층(5)으로 이루어지는 다중층 기능 영역(도 16) 또는 1개의 활성층(3), 1개의 장벽층(4) 및 1개의 수동층(5)으로 이루어지는 다중층 기능 영역(도 17)이 존재한다.
도 18 내지 도 20에 도시된 본 발명의 메모리 셀은 2개의 연속적인 전극들(1 및 2)을 가지며, 이 2개의 전극들 사이에는 도 3 내지 도 8에 도시된 것과 동일하게 구현될 수 있고, 전기적 디커플링 요소들 즉, 전극(7) 및 다이오드 구조를 형성하는 반도체 또는 유기 재료로 이루어지는 층(8)을 갖추고 있거나(도 18), 또는 광학적 디커플링 요소들 즉, 전기 도전성 및 광 투과성 재료로 이루어지는 추가적인 전극(9) 및 포토 저항 또는 포토 센서 요소를 형성하는 반도체 및/또는 유기 재료로 이루어지는 층(10)을 갖추고 있거나(도 19), 또는 광학적 디커플링 요소들 즉, 전기 도전성 재료로 이루어진 전극(7) 및, 전기 도전성 및 광 투과성 재료로 이루어진 전극(9)에 의해 분리되어 포토다이오드 또는 발광 구조(11) 및 포토 저항 또는 포토 센서 요소(10)를 형성하는 반도체 및/또는 유기 재료들로 이루어지는 2개의 층들(10 및 11)을 갖추고 있는(도 20) 다중층 기능 영역(6)이 존재한다.
본 발명의 메모리 셀로 기입, 소거 및 판독 동작들의 원리들을 설명하기 위하여, 도 21에 도시된 도면을 참조한다. 도 12는 프로그램가능한 전류 발생기에 기초하며, 정보 기록 동안 제어가능한 전류 레벨을, 그리고 판독 동안 일정한 전압을 제공하며, 또한 소거 동안 네거티브 펄스를 형성하는 특별한 테스트 발생기(12)와; 도 1 내지 도 17에 도시된 실시예들 중 하나로서 구현될 수 있는 전극들(1 및 2) 및 기능 영역(6)을 포함하는 메모리 셀과; 안정기 저항(13)과; 그리고 전압계, 기록계 또는 오실로그래프로서 실시될 수 있는 전압 등록 장치들(14 및 15)을 포함한다. 상기 메모리 셀을 통하여 흐르는 전류의 값은 안정기 저항(13)에서 전압을 측정함으로써 얻어진다.
상기 장치는 다음과 같이 동작을 행한다. 상기 테스트 발생기(12)는 임계값(23)을 초과하는 전압 펄스(16)(도 22)를 형성시킨다. 기입 전류 펄스값(19)이 프로그램된 레벨에 도달한 후에, 상기 발생기는 판독 모드로 스위치하여 상기 임계값(23)보다 현저하게 낮은 판독 전압(18)을 형성시킨다. 기입 동작은 제어된 기입 전류값(19)이 상기 프로그램된 레벨에 도달한 후 인가 전압이 스위치 오프되면 완료된 것으로 간주된다. 상기 안정기 저항(13)을 통해 흐르는 전류의 값(22a-22d)에 기초하여, 상기 메모리 셀 저항의 값이 예측되고, 이 저항값들은 특정 비트 정보에 대응시킬 수 있다. 예를 들면, 2비트 메모리 셀에 대하여,
- 전류(22a)는 값(00)에 대응하고;
- 전류(22b)는 값(01)에 대응하고;
- 전류(22c)는 값(10)에 대응하고;
- 전류(22d)는 값(11)에 대응한다.
정보 저장 지속기간 뿐만 아니라 대응하는 메모리 셀 전기 저항값들의 양은 선택된 기능 영역 구조 및 이용된 재료들에 따른다. 정보의 소거는 상기 발생기(12)에 의해 네거티브 전압 펄스(17)를 전송함으로써 행해진다. 상기 소거 동작은 제어된 소거 전류값(20)이 사전설정 레벨에 도달한 후 인가 전압이 스위치 오프되면 완료된 것으로 간주된다. 상기 소거 동작후에, 상기 메모리 셀은 상기 기능 영역(6)의 매우 높은 저항을 갖는 초기 상태로 되돌아간다. 도 2에 도시된 메모리 셀 구조에 대하여, 각 소거 동작전에, 상기 셀을 그의 초기 상태로 전환시켜 기록된 정보가 소거되도록 할 필요가 있다.
본 발명의 메모리 셀을 구현하는 다수의 실시예들은 다음과 같다.
실시예 1.
상기 메모리 셀(도 1 및 도 2)은 2개의 알루미늄 전극들(1 및 2)과, 이 2개의 전극들 사이에 존재하는 폴리페닐 아세틸렌(3)이나 혹은 리튬 이온들로 도핑된 폴리디페닐(polydiphenil) 아세틸렌(3a)으로 이루어지는 3층 구조를 갖는다. 상기 메모리 셀 프로그래밍은, 상기 셀을 통해 흐르는 전류(또는 저항값 또는 인가 전압 펄스의 지속기간 및 값)의 제어와 동시에 임계값보다 더 큰 전계 펄스를 인가함으로써 행해진다. 소거 동작은 제어값들(전류 또는 저항)이 사전설정 레벨에 도달한 후에 인가 전압이 스위치 오프되면 완료된 것으로 간주된다. 정보의 판독은 전류값을 기록하거나 저항값을 제어하는 동시에, 그의 값보다 낮은 전압 펄스를 인가함으로써 행해진다. 소거는 상기 셀을 통해 흐르는 전류(또는 저항값 또는 인가 전압 펄스의 지속기간 및 값)의 제어와 함께, 역(네거티브) 전압 펄스가 인가될 때 발생한다. 소거 동작은 제어값들(전류 또는 저항)이 사전설정 레벨에 도달한 후에 인가된 네거티브 전압이 스위치 오프되면 완료된 것으로 간주된다.
실시예 2.
상기 메모리 셀(도 3 및 도 4)은 2개의 알루미늄 전극들(1 및 2)과, 이 2개의 전극들 사이에 존재하는, 리튬 나이트라이드(4)로 분리된 2개의 폴리페닐 아세틸렌 층들(3b 및 3c) 또는 2개의 리튬 이온들로 도핑된 폴리디페닐 아세틸렌 층들(3d 및 3e)로 이루어지는 3층 구조를 갖는다. 상기 메모리 셀 정보 프로그래밍, 판독 및 소거는 실시예 1에 설명된 방법을 이용하여 행해진다. 이 셀은 긴 시간 주기동안 정보를 저장할 수 있다.
실시예 3.
상기 메모리 셀(도 5)은 2개의 알루미늄 전극들(1 및 2)과, 이 2개의 전극들 사이에 존재하는, 1개의 실리콘 옥사이드 또는 실리콘 나이트라이드 또는 폴리스티롤 층(3)과 1개의 코퍼 또는 실버 할코게나이드(copper or silver halcogenide)의 수동층(5)으로 이루어지는 3층 구조를 갖는다. 상기 메모리 셀 정보 프로그래밍, 판독 및 소거는 실시예 1에 설명된 방법을 이용하여 행해진다. 이 셀은 긴 시간 주기 동안 정보를 저장할 수 있다.
실시예 4.
상기 메모리 셀(도 1)은 2개의 알루미늄 전극들(1 및 2)과, 이 2개의 전극들 사이에 존재하는, 1개의 폴리페닐 아세틸렌 층 또는 클로라닐(chloranil) 또는 테트라시아노-퀴노-디메탄(tetracyano-quino-dimethane)의 분자들로 도핑된 폴리디페닐 아세틸렌 층(3)으로 이루어지는 3층 구조를 갖는다. 상기 메모리 셀 정보 프로그래밍, 판독 및 소거는 실시예 1에 설명된 방법을 이용하여 행해진다. 이 셀은 고속 스위칭을 특징으로 한다.
실시예 5.
상기 메모리 셀(도 5)은 2개의 알루미늄 전극들(1 및 2)과, 이 2개의 전극들 사이에 존재하는, 1개의 폴리아닐린 층(3)과 1개의 수동 팔라듐 하이드라이드 층(5)으로 이루어지는 3층 구조를 갖는다. 상기 메모리 셀 정보 프로그래밍, 판독 및 소거는 실시예 1에 설명된 방법을 이용하여 행해진다. 이 셀은 고속 스위칭을 특징으로 한다.
실시예 6.
상기 메모리 셀(도 16)은 2개의 알루미늄 전극들로 이루어지는 3층 구조를 가지며, 상기 전극들 중 하나의 전극(상부 전극)은 3개의 요소들(1a, 1b 및 1c)로 이루어진다. 기능층(3)은 폴리페닐 아세틸렌 또는 폴리디페닐 아세틸렌으로 구성되며, 수동층(5)은 리튬 이온들로 도핑된 니오븀 할코게나이드로 구성되거나 또는 코퍼 할코게나이드로 이루어진다. 상기 메모리 셀 정보 프로그래밍은 바닥부 전극(2)과 상부 전극의 중간 요소(1c)에 전계 펄스를 인가함으로써 행해진다. 상기 펄스값은 임계 레벨(23)을 초과한다. 동시에, 상기 상부 전극의 양측 요소들(1a 및 1b)간의 전기 저항이 제어된다. 상기 기입 동작은 제어된 전기 저항값이 사전설정 레벨에 도달한 다음에 인가 전압이 스위치 오프되면 완료된 것으로 간주된다. 상기 셀로부터 정보를 판독하는 동작은 저전압 펄스를 이용하여 상기 상부 전극의 양측 요소들(1a 및 1b) 간의 전기 저항을 측정함으로써 행해진다. 상기 메모리 셀을 소거하는 동작은 상부 전극의 양측 요소들(1a 및 1b) 간의 상기 저항을 제어하는 동시에, 바닥부 전극(2)과 상부 전극의 중간 요소(1c)에 역(네거티브) 전계 펄스를 인가함으로써 행해진다. 상기 소거 동작은 제어값들(전류 또는 저항)이 사전설정 레벨에 도달한 다음에 인가된 네거티브 전압이 스위치 오프되면 완료된 것으로 간주된다. 이 셀은 기입 및 판독 회로들의 디커플링으로 인해 더 큰 정보 밀도를 가지며, 이에 따라 프로그램된 메모리 셀 전기 저항값의 더 정확한 제어를 할 수 있게 된다.
실시예 7.
상기 메모리 셀(도 20)은 4개의 전극들(1, 2(알루미늄으로 이루어짐), 7(마그네슘으로 이루어짐) 및 9(도전성 투과 인듐 옥사이드로 이루어짐))로 구성되는 다중층 구조를 갖는다. 기능 영역(6)은 도 16의 기능 영역과 대응하며, 폴리페닐 아세틸렌 또는 폴리디페닐 아세틸렌으로 구성되며, 수동층은 리튬 이온들로 도핑된 니오븀 할코게나이드로 이루어지거나 코퍼 할코게나이드로 이루어진다. 층(11)은 폴리페닐 비닐렌으로 이루어지고, 발광 구조를 형성한다. 층(10)은 반도체 또는 유기 재료로 이루어지고, 광 센서 구조이다. 상기 발광층(11)과 상기 광 감지 층(10)은 도전성 투과 인듐 옥사이드로 이루어지는 상기 전극(9)에 의해 분리된다. 상기메모리 정보 프로그래밍 및 소거는 실시예 1에 설명된 방법을 이용하여, 전극들(1 및 7)에 전압을 인가함으로써 행해진다. 판독은 전극들(2 및 9) 간의 저항 또는 전압의 제어와 동시에, 임계값보다 낮은 전압 펄스를 전극들(1 및 2)에 인가함으로써 행해진다. 이 셀은 기입 및 판독 회로들의 광학적 디커플링으로 인해 더 큰 정보 밀도를 갖게 되어, 프로그램된 메모리 셀 전기 저항값의 더 정확한 제어를 제공한다.
본 발명의 메모리 셀의 프로토타입들은 테스트 발생기를 이용하는 특별한 테스트 장비로 만들어져서 테스트된다. 연속하는 알루미늄 전극들을 갖는 실시예들 뿐만 아니라, 전극들의 사이에 리튬 이온들로 도핑된 폴리-컨쥬게이트 폴리머 폴리디페닐 아세틸렌이 배치되어 있는 2 또는 3개의 알루미늄 전극들을 이용하는 실시예들도 만들어진다. 바닥부 알루미늄 층은 유리 기판상에 형성되고, 상부 전극은 폴리-컨쥬게이트 폴리머 층 상에 형성된다. 이용된 폴리-컨쥬게이트 폴리머는 400℃까지 열을 견디며, 이것은 반도체 디바이스들을 제조함과 동시에 본 발명의 메모리 셀들을 제조할 수 있게 해준다. 상기 테스트 결과, 다중-비트 디지털 정보를 저장할 뿐만 아니라 그의 전기 저항 레벨들의 아날로그 값들을 형성할 수 있는 메모리 셀을 생성하여, 그에 따라 신경망들에서 활성 시냅스들을 위한 그의 이용이 허용되게됨이 입증되었다. 따라서, 본 발명의 메모리 셀은 디지털 또는 아날로그 형태로 정보를 저장하기 위한 본질적으로 새로운 장치인 것으로 고려될 수 있다.
참조문헌

Claims (25)

  1. 2개의 전극들과 이들 사이에 기능 영역이 존재하는 3층 구조를 갖는 메모리 셀로서,
    상기 전극들은 금속 및/또는 반도체 및/또는 도전성 폴리머와, 선택에 따라 광 도전성 옥사이드 또는 설파이드로 이루어지며, 상기 기능 영역은 유기, 금속 유기 및 비-유기 재료들로 이루어지며, 상기 기능 영역의 분자 및/또는 결정 구조에는 다양한 타입의 활성 요소들 뿐만 아니라 상기 요소들 및/또는 상기 요소들이 기반하는 클러스터들의 혼합물이 주입되고, 이 요소들은 외부 전계 및/또는 광방사의 영향하에서 그들의 상태 또는 위치를 변경시키는 것을 특징으로 하는 메모리 셀.
  2. 제 1 항에 있어서,
    상기 전극은 서로 공간적으로 그리고 전기적으로 분리된 여러개의 요소들로서 구현되는 것을 특징으로 하는 메모리 셀.
  3. 제 1 항 및 제 2 항에 있어서,
    상기 전극은 상기 기능 영역의 상부에 놓인 2 또는 3개의 개별 요소들로 이루어지는 것을 특징으로 하는 메모리 셀.
  4. 제 1 항에 있어서,
    상기 기능 영역은 분자 이온들을 포함하는 포지티브 또는 네거티브 이온들을 주입시킨 유기, 금속 유기 및 비-유기 재료들에 기반하는 활성층으로서 구현되는 것을 특징으로 하는 메모리 셀.
  5. 제 1 항에 있어서,
    상기 기능 영역은 고체 전해질에 기반한 클러스터들을 주입시킨 유기, 금속 유기 및 비-유기 재료들의 혼합물에 기반하는 활성층으로서 구현되는 것을 특징으로 하는 메모리 셀.
  6. 제 1 항에 있어서,
    상기 기능 영역은 전기 쌍극자 모멘트를 갖는 분자들 및/또는 이온들을 주입시킨 유기, 금속 유기 및 비-유기 재료들에 기반하는 활성층으로서 구현되는 것을 특징으로 하는 메모리 셀.
  7. 제 1 항에 있어서,
    상기 기능 영역은 고체 폴리머 및 비-유기 강유전체에 기반한 클러스터들을 주입시킨 유기, 금속 유기 및 비-유기 재료들의 혼합물에 기반하는 활성층으로서 구현되는 것을 특징으로 하는 메모리 셀.
  8. 제 1 항에 있어서,
    상기 기능 영역은 도너 및 억셉터 분자들을 주입시킨 유기, 금속 유기 및 비-유기 재료들에 기반하는 활성층으로서 구현되는 것을 특징으로 하는 메모리 셀.
  9. 제 1 항에 있어서,
    상기 기능 영역은 유기 및/또는 비-유기 염 및/또는 산 및/또는 물 분자들을 주입시킨 유기, 금속 유기 및 비-유기 재료들에 기반하는 활성층으로서 구현되는 것을 특징으로 하는 메모리 셀.
  10. 제 1 항에 있어서,
    상기 기능 영역은 전계에서 및/또는 광방사하에서 분리할 수 있는 분자들을 주입시킨 유기, 금속 유기 및 비-유기 재료들에 기반하는 활성층으로서 구현되는 것을 특징으로 하는 메모리 셀.
  11. 제 1 항에 있어서,
    상기 기능 영역은 그것들에 포함된 금속 또는 원자 그룹들의 가변 원자가를 갖는 비-유기 및/또는 금속 유기 및/또는 유기 염 및/또는 분자들을 주입시킨 유기, 금속 유기 및 비-유기 재료들에 기반하는 활성층으로서 구현되는 것을 특징으로 하는 메모리 셀.
  12. 제 1 항에 있어서,
    상기 기능 영역은 활성 요소들이 주요 회로에 내장되고/거나 상기 회로 또는 평면에 연결되고/거나 상기 구조에 내장된 유기 및 금속 유기 컨쥬게이트 폴리머들에 기반하는 활성층으로서 구현되며, 상기 요소들은 발광 구조를 형성하거나 형성하지 않는 것을 특징으로 하는 메모리 셀.
  13. 제 1 항에 있어서,
    상기 기능 영역은 유기, 금속 유기 및 비-유기 재료들로 구성된 여러개의 서로 다른 활성층들로 이루어지는 다중층 구조로서 구현되며, 상기 분자 및/또는 결정 구조내에는 활성 요소들 및/또는 그것들에 기반하는 클러스터들이 주입되고, 이 요소들은 외부 전계 및/또는 광방사의 영향하에서 그들의 상태 및/또는 위치를 변경시키는 것을 특징으로 하는 메모리 셀.
  14. 제 13 항에 있어서,
    상기 기능 영역에 대하여, 유기, 금속 유기 및 비-유기 재료들로 구성된 서로 다른 활성층들의 전극들에 의해 서로 간에 분리된 여러개의 활성, 수동, 장벽, 발광 및 광 감지 층들로 이루어지는 다중층 구조가 이용되며, 상기 분자 및/또는 결정 구조내에는 활성 요소들 및/또는 그것들에 기반하는 클러스터들이 주입되고, 이 요소들은 외부 전계 및/또는 광방사의 영향하에서 그들의 상태 및/또는 위치를 변경시키는 것을 특징으로 하는 메모리 셀.
  15. 제 14 항에 있어서,
    상기 기능 영역에 대하여, 광학적 또는 전기적 디커플링의 요소들을 갖는 활성 및 수동 층들을 교번시켜 이루어지는 다중층 구조가 이용되는 것을 특징으로 하는 메모리 셀.
  16. 제 14 항에 있어서,
    상기 수동층들은 유기, 금속 유기 및 비-유기 재료들로 이루어지며, 이 재료들은 전하 캐리어들의 도너들 및/또는 억셉터들이고, 이온 및/또는 전자 도전체들인 것을 특징으로 하는 메모리 셀.
  17. 제 14 항에 있어서,
    상기 장벽층은 높은 전자 도전성 및 낮은 이온 도전성을 갖는 재료들로 이루어지는 것을 특징으로 하는 메모리 셀.
  18. 제 14 항에 있어서,
    상기 기능 영역에 대하여, 활성층과 수동층으로 이루어지는 2-층 구조가 이용되는 것을 특징으로 하는 메모리 셀.
  19. 제 14 항에 있어서,
    상기 기능 영역에 대하여, 한 층은 금속 유기 및 비-유기 재료들로 이루어져높은 전자 및 낮은 이온 도전성을 가지며, 다른 층은 수동층인 2-층 구조가 이용되는 것을 특징으로 하는 메모리 셀.
  20. 제 14 항에 있어서,
    상기 기능 영역에 대하여, 외부 활성층들과 이 외부 활성층들의 사이에 배치된 1개의 장벽층으로 이루어지는 3-층 구조가 이용되는 것을 특징으로 하는 메모리 셀.
  21. 제 14 항에 있어서,
    상기 기능 영역에 대하여, 제 3의 장벽층에 의해 분리된 2개의 활성층들, 제 4의 수동층으로 이루어지는 4-층 구조가 이용되는 것을 특징으로 하는 메모리 셀.
  22. 제 14 항에 있어서,
    상기 기능 영역에 대하여, 2개의 외부 수동층들과, 이 수동층들의 사이에 배치되어 제 5의 장벽층에 의해 분리된 2개의 활성층들로 이루어지는 5-층 구조가 이용되는 것을 특징으로 하는 메모리 셀.
  23. 제 15 항에 있어서,
    상기 전기적 디커플링 요소는 전기적 도전성 재료로 이루어지는 추가 전극과 다이오드 구조를 형성하는 반도체 및/또는 유기 재료의 층으로서 구현되는 것을 특징으로 하는 메모리 셀.
  24. 제 15 항에 있어서,
    상기 전기적 디커플링 요소들은 전기적 도전성 및 광학적 투과성 재료로 이루어지는 추가 전극과 포토 저항 또는 포토 센서 요소를 형성하는 반도체 및/또는 유기 재료의 층으로서 구현되는 것을 특징으로 하는 메모리 셀.
  25. 제 15 항에 있어서,
    상기 전기적 디커플링 요소는 전기적 도전성 재료로 이루어지는 추가 전극과, 그리고 전기적 도전성 및 광학적 투과성 재료로 이루어져 있어 포토다이오드 또는 발광 구조 및 포토 저항 또는 포토 센서 요소를 형성하는 제 2 추가 전극에 의해 분리된 반도체 및/또는 유기 재료들의 2개의 층으로서 구현되는 것을 특징으로 하는 메모리 셀.
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