KR19990029206A - 반도체 장치 및 그 제조방법 - Google Patents

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준이치 우도모토
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

종래의 빗살모양 트랜지스터에서는, 각 트랜지스터셀 사이의 특성이나 임피던스의 불일치등의 원인에 의해 DC 또는 고주파 인가시에 발진한다고 하는 문제가 있었다.
본 발명은, 인접하는 트랜지스터셀 사이에서의 게이트 버스8 부분을, 트랜지스터셀 사이에서 생기는 발진을 방지하기 위한 저항9으로 형성한다. 이에 의해, 상기 저항9이 이득손실분으로서 작용하기 때문에, 트랜지스터셀 사이 특성의 언밸런스에 기인하는 발진을 캔슬할 수 있어, 그 결과, 트랜지스터의 합성효율을 향상할 수 있다고 하는 효과가 있다.

Description

반도체 장치 및 그 제조방법
본 발명은 고주파의 전력합성용 집적회로로서 사용하는 고출력 트랜지스터칩을 구비하는 반도체 장치 및 그 제조방법에 관한 것이고, 특히 트랜지스터 소자의 소스전극 및 드레인 전극을 빗살모양으로 대향배치하는 트랜지스터셀을 병렬접속한 빗살모양 트랜지스터를 구비하는 반도체 장치 및 그 제조방법에 관한 것이다.
종래의 전력합성용 집적회로에서는, 도 9에 나타낸 바와 같이, 입력정합회로30와 출력정합회로31의 사이에 고출력 트랜지스터칩23을 배치한 것이 있다. 상기 입력정합회로30및 상기 출력정합회로31는, 세라믹기판21에 형성한 고유전율기판22상에 형성되어 있다. 또, 입력정합회로30는, 입력단자34와 4개의 와이어33에 의해 접속되어 있다. 또, 출력정합회로31는, 출력단자35와 4개의 와이어33에 의해 접속되어 있다.
입력정합회로30 및 출력정합회로31는, 어느 것이나 2개의 패턴30a, 39b, 31a, 31b로 분할되어 있다. 정합회로를 이와 같이 복수의 패턴으로 분할하는 것은, 큰 정합회로 패턴인 채로는 그 영역에 따라서 특성이 크게 다를 수가 있기 때문에, 패턴을 잘게 분할함으로써 하나의 패턴내에서의 특성의 격차를 없애도록 하기 위해서이다.
고주파의 전력합성용 집적회로로서 사용하는 고출력 트랜지스터는, 통상 복수의 트랜지스터셀(이하, 적당히 셀이라고 한다)을 병렬접속한 구성으로 한다.
상기 트랜지스터에서는, 12개의 트랜지스터셀을 병렬접속한 구성으로 하고, 이 중 6개분을 하나의 정합회로 패턴으로 와이어32로 접속하고 있다. 상기 고출력 트랜지스터칩23으로서는, 도 10에 나타낸 바와 같이, 드레인 전극1과 소스전극2을 빗살모양으로 교대로 대향배치시킨 빗살모양 트랜지스터가 사용되고 있다. 또 소스전극2은, 에어브리지3라고 불리우는 공중배선을 통해 소스패드4에 접속되고, 다시 비어홀(via hole)5에 의해 반절연성 GaAs 기판18의 이면전극에 접속되어 있다. 이 빗살모양 트랜지스터에서는, 14개의 게이트 핑거6가 하나의 트랜지스터셀을 구성하고 있고, 이 14개의 게이트 핑거6에 대하여 게이트 패드7가 하나 설치되어 있다. 또, 각 게이트 핑거6에는 게이트 버스8를 통해 전원공급된다.
그런데, 고주파에서의 고출력 트랜지스터는, 각 셀 사이의 특성이나 임피던스의 불일치등의 원인에 의해, DC 또는 고주파인가때에 발진하여 공진회로를 형성하는 일이 있다. 트랜지스터가 이러한 공진회로를 형성하면, 신호가 출력되어 없어지거나 불필요한 신호가 증폭되는등 하여 트랜지스터의 동작이 불안정해지고, 또 합성효율도 현저히 저하하여 버린다고 하는 문제가 있었다. 그 때문에, 도 9에 나타내는 예로서는, 입력정합회로30 및 출력정합회로31의 패턴30a과 30b, 31a와 31b의 사이를 저항92, 93으로 접속함에 의해, 이 저항92, 93을 이득손실분으로서 작용시켜 DC 또는 고주파인가때의 발진을 억제하는 일이 행해지고 있었다. 그렇지만, 이렇게 해서는 트랜지스터내부의 각 셀 사이에서 생기는 발진을 멈추게 할 수는 없었다.
특개평4-11743호공보에서는, 이러한 트랜지스터내부에서 생기는 발진을 방지하는 반도체 장치로서, 도 11에 나타낸 바와 같이, 6개의 트랜지스터셀의 3개씩에 대응하도록 게이트 전극101을 접속하는 버스바(bus bar)110와 드레인 전극102을 2개로 분할하고, 또 분할한 버스바110 및 드레인 전극102을 각각 반도체기체104에 형성한 저항층41, 42을 통해 전기접속한 것이 개시되어 있다. 또, 도 11중, 113은 게이트본딩부이며, 123은 드레인본딩부이다. 그렇지만, 이 반도체 장치에서는, 특히 고주파인가시에, 하나하나의 셀의 특성이나 임피던스 부일치등의 원인에 의해서 인접하는 셀간에 생기는 발진을 억제할 수 없다고 하는 문제가 있었다.
또, 특개평1-166564호 공보에서는, 트랜지스터 동작의 안정화를 꾀하는 대전력용전계효과 트랜지스터로서, 도 12에 나타낸 바와 같이, 각 게이트 전극37이 게이트인출 전극부38를 통해 게이트 본딩패드39에 접속된 복수의 트랜지스터 소자를 가지는 하나의 트랜지스터셀에서, 각 게이트 전극37과 게이트인출 전극부38와의 사이에 저항36을 접속하는 것이 개시되어 있다. 그렇지만, 이 트랜지스터에서는, 모든 게이트 전극37에 대하여 저항36이 직렬로 접속되어 있기 때문에, 이 저항36이 트랜지스터 소자의 이득을 크게 저하시킨다고 하는 문제가 있었다.
본 발명은, 상기한 문제점을 감안하여 이루어진 것으로, 트랜지스터 소자의 이득을 손실하지 않고 인접하는 트랜지스터셀 사이에서 생기는 발진을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하는 것을 목적으로 한다.
제 1의 발명에 관계되는 반도체 장치는, 반도체 기판상에 복수의 트랜지스터셀을 병렬접속하는 고출력 트랜지스터를 형성한 트랜지스터칩을 구비하는 반도체 장치에서, 상기 고출력 트랜지스터는, 게이트 버스에 접속하는 복수의 스트라이프형의 게이트 전극을 통해 드레인 패드에 접속하는 복수의 스트라이프형의 드레인 전극과, 소스패드에 접속하는 복수의 스트라이프형의 소스전극을 빗살모양으로 교대로 대향배치시킨 트랜지스터셀을 복수개 배치하여 병렬접속한 것으로서, 상기 인접하는 트랜지스터셀 사이에서의 게이트 버스 부분을, 트랜지스터셀 사이에서 생기는 발진을 방지하기 위한 저항에 의해 형성하여 이루어지는 것을 특징으로 하는 것이다.
또, 제 2의 발명에 관계되는 반도체 장치는, 반도체 기판상에 복수의 트랜지스터셀을 병렬접속하는 고출력 트랜지스터를 형성한 트랜지스터칩을 구비하는 반도체 장치에서, 상기 고출력 트랜지스터는, 게이트 버스에 접속하는 복수의 스트라이프형의 게이트 전극을 통해 드레인 패드에 접속하는 복수의 스트라이프형의 드레인 전극과, 소스패드에 접속하는 복수의 스트라이프형의 소스전극을 빗살모양으로 교대로 대향배치시킨 트랜지스터셀을 복수개 배치하여 병렬접속한 것으로서, 상기 인접하는 트랜지스터셀의 드레인 패드 사이를, 트랜지스터셀 사이에서 생기는 발진을 방지하기 위한 저항에 의해 접속하여 이루어지는 것을 특징으로 하는 것이다.
또, 제 3의 발명에 관계되는 반도체 장치는, 반도체 기판상에 복수의 트랜지스터셀을 병렬접속하는 고출력 트랜지스터를 형성한 트랜지스터칩을 구비하는 반도체 장치에서, 상기 고출력 트랜지스터는, 게이트 버스에 접속하는 복수의 스트라이프형의 게이트 전극을 통해, 드레인 패드에 접속하는 복수의 스트라이프형의 드레인 전극과, 소스패드에 접속하는 복수의 스트라이프형의 소스전극을 빗살모양으로 교대로 대향배치시킨 트랜지스터셀을 복수개 배치하여 병렬접속한 것으로서, 상기 인접하는 트랜지스터셀 사이에서의 게이트 버스 부분을 트랜지스터셀 사이에서 생기는 발진을 방지하기 위한 저항에 의해 형성함과 동시에, 상기 인접하는 트랜지스터셀의 드레인 패드 사이를, 트랜지스터셀 사이에서 생기는 발진을 방지하기 위한 저항에 의해 접속하여 이루어지는 것을 특징으로 하는 것이다.
또한, 제 4의 발명에 관계되는 반도체층의 제조방법은, 반도체 기판상에, 게이트 버스에 접속하는 복수의 스트라이프형의 게이트 전극을 통해, 빗살모양으로 교대로 대향배치시킨 드레인 전극과 소스전극을 가지는 복수의 트랜지스터셀을 구비하는 반도체 장치를 제조하는 방법에서, 제 1도전형 반도체 기판상에 활성층, 제 2도전형 반도체층을 결정성장하는 공정과, 상기 제 2도전형 반도체층상에 고융점금속과 저저항금속을 순차 형성하는 공정과, 상기 저저항금속상에 인접하는 트랜지스터셀 사이의 상기 게이트 버스 부분을 제외하고 절연막을 형성하는 공정과, 상기 절연막을 마스크로 해서 상기 저저항금속을 에칭에 의해 제거하는 공정과, 상기 절연막을 제거한 뒤, 상기 공정에서 저저항금속을 제거하여 노출한 상기 고융점금속상 및, 제거하지 않은 상기 저저항금속상에, 상기 게이트 버스 및 상기 게이트 전극에 따른 절연층의 패턴을 형성하는 공정과, 상기 절연층의 패턴을 마스크로 해서, 상기 저저항금속 및 상기 고융점금속을 에칭에 의해 제거하여, 저저항금속과 고융점금속과의 2층구조로 이루어지는 게이트 버스 및, 게이트 전극과 저저항금속으로 이루어지는 저항을 형성하는 공정과, 상기 제 2도전형 반도체층상에, 상기 게이트 전극을 통해 빗살모양으로 교대로 대향배치시킨 드레인 전극과 소스전극을 형성하는 공정을 가지는 것을 특징으로 하는 것이다.
도 1은 본 발명의 실시의 형태 1에 의한 반도체 장치를 나타내는 평면도.
도 2는 본 발명의 실시의 형태 1에 의한 반도체 장치에서의 트랜지스터 소자 부분 길이 방향의 단면구조를 나타내는 단면도.
도 3은 본 발명의 실시의 형태 1에 의한 반도체 장치에서의 게이트 핑거부분 또는 게이트 버스부분의 단면구조를 나타내는 단면도.
도 4는 본 발명의 실시의 형태 1에 의한 반도체 장치에서의 게이트 핑거부분 또는 게이트 버스부분의 프로세스플로우를 나타내는 단면도.
도 5는 본 발명의 실시의 형태 1에 의한 반도체 장치에서의 저항부분의 프로세스플로우를 나타내는 단면도.
도 6은 본 발명의 실시의 형태 2에 의한 반도체 장치를 나타내는 평면도.
도 7은 본 발명의 실시의 형태 3에 의한 반도체 장치를 나타내는 평면도.
도 8은 본 발명의 실시의 형태 4에 의한 반도체 장치를 나타내는 평면도.
도 9는 전력합성용 집적회로로서 사용되는 반도체 장치를 나타내는 평면도.
도 10은 종래예의 반도체 장치를 나타내는 평면도.
도 11은 다른 종래 예의 반도체 장치를 나타내는 평면도.
도 12는 또 다른 종래 예의 반도체 장치를 나타내는 평면도.
도면의 주요부분에 대한 부호의 설명
1 : 드레인 전극 2 : 소스전극
3 : 에어브리지 4 : 소스패드
5 : 비어홀(via hole) 6 : 게이트 핑거
7 : 게이트 패드 8 : 게이트 버스
9 : 저항 10 : 드레인 패드
11 : 칩간접속용 게이트 패드
12 : 하층게이트(쇼트키) 금속 WSi(WSiN)
13 : 상층게이트금속 Au 14 : 오믹전극
15 : n+GaAs층 16 : n-GaAs층
17 : 채널 18 : 반절연성 GaAs 기판
19 : 활성층 20 : 오믹콘택
21 : 세라믹기판 22 : 고유전율기판
23 : 트랜지스터칩 24 : 레지스트
25,26,29 : 절연막(SiO) 27 : 측벽
28 : 리세스 30a,30b : 입력정합회로패턴
31a,31b : 출력정합회로패턴 32,33 : 와이어
34 : 입력단자패턴 35 : 출력단자패턴
(실시의 형태 1)
도 1은, 본 발명의 실시의 형태 1에 의한 반도체 장치를 나타내는 평면도이고, 도 2는, 1개의 트랜지스터 소자의 길이방향에서의 단면구조를 나타내는 단면도이다. 실시의 형태 1에 의한 반도체 장치는, 고출력 트랜지스터로서 일반적인 빗살모양의 트랜지스터라고 불리우고 있는 것으로서, 복수개의 트랜지스터 소자가 하나의 트랜지스터셀을 구성하고, 이 트랜지스터셀을 병렬접속하여 고출력을 얻도록 한 것이다. 구체적으로 이 빗살모양 트랜지스터는, 반절연성 GaAs 기판18상에 스트라이프형 게이트 전극으로서의 게이트 핑거6가 복수개 형성되고, 이 게이트 핑거6를 통해 드레인 패드10에 접속하는 복수의 스트라이프형의 드레인 전극1과, 소스패드4에 접속하는 복수의 스트라이프형의 소스전극2을 빗살모양으로 교대로 대향배치시킨 것이다.
상기 게이트 핑거6는, 칩간접속용 게이트 패드11로부터 인출되고 있는 게이트 버스8에 접속되고, 각 게이트 핑거6에는 이 게이트 버스8를 통해 전원이 공급된다. 본 실시의 형태 1에서는, 이 게이트 핑거6가 14개로 하나의 트랜지스터셀을 구성하고 있고, 이 14개의 게이트 핑거6에 대하여 하나의 게이트 패드7가 설치되어 있다. 드레인 전극1은, 하나의 드레인 패드10로부터 7개가 인출되고 있고, 소스전극2은, 하나의 소스패드4로부터 7개가 인출되고 있으며, 그리고, 이들 드레인 전극1 및 소스전극2은, 게이트 핑거6를 걸쳐서 교대로 대향배치되어 있다. 또, 소스전극2은, 도 2에서도 알 수 있는 바와, 게이트 버스8에 접촉되지 않도록 하기 위해서 에어브리지3이라고 불리우는 공중배선을 통해 소스패드4에 접속되고, 다시 비어홀(via hole)5을 통해 반절연성 GaAs 기판18의 이면전극43에 접속되어 있다.
본 실시의 형태 1에서의 트랜지스터에서는, 특히 각 트랜지스터셀 사이를 연결하는 게이트 버스8 부분을 저항9에 의해 구성하는 것을 특징으로 하는 것이다. 또, 도 1에서는, 이 저항9을 나타내기 위해서 저항9 부분에서의 소스전극2의 에어브리지3를 생략하고 있다.
도 3은, 상기 트랜지스터의 게이트 핑거6 부분 또는 게이트 버스8 부분의 단면구조를 나타내는 단면도이다. 상기 트랜지스터의 게이트부분은, 반절연성 GaAs 기판18상에 순차 결정성장한 채널(활성층)17, n-GaAs 층16 및, n+GaAs 층15의 반도체층에 리세스홈을 설치하고, 이 리세스홈에 게이트 전극(게이트 핑거6 및 게이트 버스8)을 형성한 구조를 가진다. 또, n+GaAs 층15상에 형성된 오믹전극14은, 드레인 전극1 또는 소스전극2이 된다. 상기 게이트 전극은, 도 3에 나타낸 바와 같이 하층게이트12와 상층게이트13로 이루어지는 2층구조로 되어 있다. 이 하층게이트12에는 종래부터 사용하고 있는 A1등 외에, 고신뢰화를 위해 WSi나 WSiN 등의 고융점금속을 사용하는 것이 바람직하고, 또 상층게이트13에는 게이트 저항의 감소를 위해 Au등의 저저항금속을 사용하는 것이 바람직하다. 이러한 재료로 게이트 버스8를 형성한 경우, 트랜지스터셀 사이에 설치하는 저항9으로서는, 그 부분에만 상층게이트13의 Au를 형성하지 않고서 원하는 저항값을 얻도록, 하층게이트12의 WSi나 WSiN의 선폭이나 길이를 임의로 결정함에 의해 그대로 저항으로서 이용하는 것이 가능하다. 상기 게이트 전극의 게이트길이로서는, 통상 0.1㎛∼1㎛이다. 또, 게이트 전극을 낀 양 오믹전극14의 간격으로서는, 1.5∼5㎛ 정도이다.
다음에, 본 실시의 형태 1에 의한 반도체 장치의 제조방법을 설명한다. 도 4는, 상기 트랜지스터의 게이트구조의 프로세스플로우의 일례를 나타내고, 도 5는 저항9의 프로세스플로우의 일례를 나타낸다.
우선, 반절연성 GaAs 기판18상에, 예컨대 MOCVD 법에 의해서 채널(활성층)17, n-GaAs 층16, n+GaAs 층15을 순차 결정성장시켜, 도 1에 나타내는 게이트 핑거6 및 게이트 버스8에 해당하는 레지스트패턴24을 형성한 뒤, 리세스에칭을 행하여 n+GaAs 층15에 리세스홈을 형성한다 (도 4(a) 참조). 그리고, 그 전체면에 예컨대 CVD법으로 SiO 등을 퇴적시켜 절연막25을 형성한 뒤, 레지스트패턴24을 형성하여 절연막25의 에칭을 행한다 (도 4(b) 참조). 계속해서 또, 그 전체면에 예컨대 CVD 법으로 SiO 등의 절연막26을 퇴적시켜(도 4(c) 참조), 이 절연막26을 에칭하여 측벽27을 형성한다 (도 4(d) 참조). 그리고, 이 측벽27을 마스크로 하여 n-GaAs 층16의 에칭을 행하여 리세스28를 형성한다(도 4(e) 참조). 이어서, 그 전체면에 예컨대 스패터법에 의해 WSi나 WSiN을 퇴적하여 하층게이트12를 형성하고, 계속해서 그 위에, 예컨대 스패터법이나 도금등에 의해 Au를 퇴적하여 상층게이트13를 형성한다(도 4(f) 참조). 그리고, 상층게이트13상에 게이트 핑거6 또는 게이트 버스8의 선폭에 따른 절연막29의 패턴을 형성하여, 이 절연막29을 마스크로 해서 상층게이트13 및 하층게이트12의 에칭을 행한다(도 4(g) 참조). 다음에, 절연막25, 29 및 측벽27을 제거하면, 게이트 핑거6, 게이트 버스8가 형성된다 (도 4(h) 참조). 또, 게이트 핑거6 또는 게이트 버스8를 형성할 때에 리세스를 형성하지 않아도 되는 것은 물론이다.
한 편, 게이트 버스8부분을 상기 저항9으로서 이용하는 경우는, 상층게이트13가 되는 Au를 형성한 뒤, 도 5(a)에 나타낸 바와 같이, 이 저저항금속 Au를 제거한다. 이어서, 절연막25, 측벽27을 제거하는데(도 5(h) 참조), 이 때, 하층게이트12의 금속 WSi나 WSiN은 원하는 저항값에 따라서 사이즈를 결정한다. 이에 의해, 상기 저항9이 형성된다. 이 저항9부분에서의 활성층(채널17)에는 미리 절연주입해 둔다.
또, 본 방법에서는 게이트 전극을 하층게이트12와 상층게이트13로 된 2층구조로 하고있으나, 하층게이트12만의 단층구조로 해도 된다. 이 때, 통상의 게이트 전극으로서 사용하는 경우는, 하층게이트12의 WSi나 WSiN에 이온밀링등의 방법으로 원하는 게이트 전극을 형성한다.
상기한 바와 같이 하여 게이트 핑거6, 게이트 버스8 및 저항9을 형성한 뒤, 도 1에 나타내는 드레인 전극1, 소스전극2의 패턴에 따라서, 예컨대 스패터법이나 증착법에 의해 Al등의 금속을 형성하여 드레인 전극1, 소스전극2을 형성한다. 드레인 패드10, 소스패드4, 게이트 패드7, 칩간접속용 게이트 패드11는, 상기한 드레인 전극1, 소스전극2, 게이트 버스8등의 형성과 동시에 형성해도 되고, 또 미리 반절연성 GaAs 기판18상에 형성해 놓아도 된다.
이와 같이, 본 실시의 형태 1에 의한 반도체 장치에 의하면, 각 트랜지스터셀 사이를 연결하는 게이트 버스8부분을 저항9에 의해 구성하고 있어, 이 저항9이 이득손실분으로서 작용하기 때문에, 인접하는 셀 사이의 특성의 언밸런스에 기인하는 발진을 캔슬할 수 있고, 그 결과, 트랜지스터의 합성효율을 향상할 수 있다고 하는 효과가 있다.
또, 본 실시의 형태 1에서는, 상기 저항9은 인접하는 각 트랜지스터셀 사이에 설치되기 때문에, 트랜지스터셀 사이에서 언밸런스가 생겨 발진을 일으키지 않은 한, 이 저항9은 이득손실분으로서 작용하지 않는다. 따라서, 도 12에 나타내는 종래 예에서는, 각 트랜지스터 소자에 저항36을 설치하여 트랜지스터 소자의 이득을 어느 정도 희생시켜 동작의 안정화를 도모하고 있었지만, 본 실시의 형태 1에서는, 상기한 저항9에 의해 게이트 저항이 증대하거나 기생용량이 증대하는 일은 없기 때문에, 트랜지스터의 이득을 저하시키는 일 없이 발진을 캔슬하여 트랜지스터의 동작을 안정화시킬 수 있다고 하는 효과도 있다.
한편, 본 실시의 형태 1의 반도체 장치를 제조하는 방법에 의하면, 게이트 핑거6 및 게이트 버스8를 구성하는 금속을 형성할 때에, 인접하는 트랜지스터셀 사이에서의 게이트 버스부분이 저항을 구성하도록 저저항금속의 Au(상층게이트13)를 제거함으로써 상기 저항9이 형성되기 때문에, 새로이 공정을 가하는 일 없이 저항9을 형성할 수 있다고 하는 효과가 있다.
(실시의 형태 2)
도 6은, 본 발명의 실시의 형태 2에 의한 반도체 장치를 나타내는 평면도이다. 실시의 형태 2의 반도체 장치에서는, 상기 실시의 형태 1의 반도체 장치에서, 인접하는 트랜지스터셀 사이에서의 게이트 버스8 부분을 구성하는 저항9을, 반절연성 GaAs 기판18에 설치한 활성층19의 일부를 사용하여 형성한 것이며, 또 이 활성층19을 게이트 버스8와 오믹콘택20시키고 있다. 또, 반절연성 GaAs 기판18에 설치한 활성층에서는, 상기 저항9으로서 사용하는 영역과, 트랜지스터의 채널로서 사용하는 영역은 절연분리해 둔다.
이와 같이, 실시의 형태 2에 의한 반도체 장치에 의하면, 반절연성 GaAs 기판18에 설치한 활성층19의 일부를 사용하여 인접하는 트랜지스터셀 사이의 저항9을 형성하는 경우라도, 상기 실시의 형태 1와 마찬가지로, 이 저항9이 이득손실분으로서 작용하기 때문에, 인접하는 셀 사이 특성의 언밸런스에 기인하는 발진을 캔슬할수 있어, 그 결과, 트랜지스터의 합성효율을 향상할 수 있다고 하는 효과가 있다.
(실시의 형태 3)
도 7은, 본 발명의 실시의 형태 3에 의한 반도체 장치를 나타내는 평면도이다. 실시의 형태 3의 반도체 장치에서는, 도 7에 나타낸 바와 같이, 인접하는 트랜지스터셀의 드레인 패드10 사이를, 트랜지스터셀 사이에서 생기는 발진을 방지하기 위한 저항91에 의해 접속하는 것이다. 이 저항91으로서는, 상기 실시의 형태 1에서 게이트 버스8 부분에 설치하는 저항9과 마찬가지로 하여 WSi나 WSiN을 형성함에 의해 작성할 수가 있고, 또, 상기 실시의 형태 2와 같이 활성층의 일부를 사용하여 작성할 수도 있다.
이와 같이, 실시의 형태 3에 의한 반도체 장치에 의하면, 인접하는 트랜지스터셀의 드레인 패드10 사이를 저항91에 의해 접속하는 경우라도, 상기 실시의 형태 1와 마찬가지로, 이 저항91이 이득손실분으로서 작용하기 때문에, 인접하는 셀 사이 특성의 언밸런스에 기인하는 발진을 캔슬할 수 있고, 그 결과, 트랜지스터의 합성효율을 향상할 수 있다고 하는 효과가 있다.
(실시의 형태 4)
도 8은, 본 발명의 실시의 형태 4에 의한 반도체 장치를 나타내는 평면도이다. 실시의 형태 4의 반도체 장치에서는, 도 8에 나타낸 바와 같이, 인접하는 트랜지스터셀 사이에서의 게이트 버스8 부분을, 트랜지스터셀 사이에서 생기는 발진을 방지하기 위한 저항9에 의해 형성함과 동시에, 인접하는 트랜지스터셀의 드레인 패드10 사이를, 트랜지스터셀 사이에서 생기는 발진을 방지하기 위한 저항91에 의해 접속하는 것이다.
이와 같이, 실시의 형태 4에 의한 반도체 장치에 의하면, 인접하는 트랜지스터셀 사이에서의 게이트 버스8 부분을 저항9에 의해 형성함과 동시에, 인접하는 트랜지스터셀의 드레인 패드10 사이를 저항91에 의해 접속함으로써, 상기 실시의 형태 1∼3와 같이 게이트 버스8측 또는 드레인 패드10측에만 저항9, 91을 설치하는 것에 비해 순식간에 인접하는 셀간 특성의 언밸런스에 기인하는 발진을 캔슬할 수 있다고 하는 효과가 있다.
(실시의 형태 5)
실시의 형태 5에 의한 반도체 장치는, 상기 실시의 형태 1∼4중 어느 하나에서의 고출력 트랜지스터칩을, 도 9에 나타내는 것과 같은 입력정합회로30 및 출력정합회로31에 접속한 것이며, 이 입력정합회로30 및 출력정합회로31는, 각각 2개의 패턴30a와 30b, 31a와 31b로 분할한 것이며, 또 이 2개로 분할된 패턴사이를, 패턴사이에서 생기는 발진을 방지하기 위한 저항92, 93에 의해 접속한 것이다. 또, 그 밖의 구성에 관해서는 종래 예에서 설명한 경우와 마찬가지이다.
이와 같이, 실시의 형태 5의 반도체 장치에 의하면, 인접하는 셀간 특성의 언밸런스에 기인하는 발진을 캔슬할 수 있고, 또 복수개로 분할한 패턴사이에 저항92, 93을 설치함으로써, 이 저항92, 93이 이득손실분으로서 작용하여 패턴사이에서 생기는 비교적 저주파의 공진도 캔슬할 수 있다고 하는 효과가 있다.
제 1의 발명에 관계되는 반도체 장치에 의하면, 반도체 기판상에 복수의 트랜지스터셀을 병렬접속하는 고출력 트랜지스터를 형성한 트랜지스터칩을 구비하는 반도체 장치에서, 상기 고출력 트랜지스터는, 게이트 버스에 접속하는 복수의 스트라이프형의 게이트 전극을 통해, 드레인 패드에 접속하는 복수의 스트라이프형의 드레인 전극과, 소스패드에 접속하는 복수의 스트라이프형의 소스전극을 빗살모양으로 교대로 대향배치시킨 트랜지스터셀을 복수개 배치하여 병렬접속한 것으로서, 상기 인접하는 트랜지스터셀 사이에서의 게이트 버스 부분을, 트랜지스터셀 사이에서 생기는 발진을 방지하기 위한 저항에 의해 형성하여 이루어지는 것을 특징으로 하는 것이며, 이에 따라, 이 저항이 이득손실분으로서 작용하기 때문에, 인접하는 셀 사이 특성의 언밸런스에 기인하는 발진을 캔슬할 수 있고, 그 결과, 트랜지스터의 합성효율을 향상할 수 있다고 하는 효과가 있다. 또, 상기 저항은 인접하는 각 트랜지스터셀 사이에 설치되기 때문에, 트랜지스터셀 사이에서 언밸런스가 생겨 발진을 일으키지 않은 한, 이 저항은 이득손실분으로서 작용하지 않는다. 따라서 본 발명에서는, 상기한 저항에 의해 게이트 저항이 증대하거나 기생용량이 증대하는 일은 없기 때문에, 트랜지스터의 이득을 저하시키는 일 없이 발진을 캔슬하여 트랜지스터의 동작을 안정화시킬 수 있다고 하는 효과도 있다.
또, 제 2의 발명에 관계되는 반도체 장치에 의하면, 반도체 기판상에 복수의 트랜지스터셀을 병렬접속하는 고출력 트랜지스터를 형성한 트랜지스터칩을 구비하는 반도체 장치에서, 상기 고출력 트랜지스터는, 게이트 버스에 접속하는 복수의 스트라이프형의 게이트 전극을 통해 드레인 패드에 접속하는 복수의 스트라이프형의 드레인 전극과, 소스패드에 접속하는 복수의 스트라이프형의 소스전극을 빗살모양으로 교대로 대향배치시킨 트랜지스터셀을 복수개 배치하여 병렬접속한 것으로서, 상기 인접하는 트랜지스터셀의 드레인 패드 사이를, 트랜지스터셀 사이에서 생기는 발진을 방지하기 위한 저항에 의해 접속하여 이루어지는 것을 특징으로 하는 것이며, 이에 따라, 인접하는 트랜지스터셀의 드레인 패드를 저항에 의해 접속하는 경우라도, 이 저항이 이득손실분으로서 작용하기 때문에 인접하는 셀 사이 특성의 언밸런스에 기인하는 발진을 캔슬할 수 있고, 그 결과, 트랜지스터의 합성효율을 향상할 수 있다고 하는 효과가 있다.
또, 제 3의 발명에 관계되는 반도체 장치에 의하면, 반도체 기판상에 복수의 트랜지스터셀을 병렬접속하는 고출력 트랜지스터를 형성한 트랜지스터칩을 구비하는 반도체 장치에서, 상기 고출력 트랜지스터는, 게이트 버스에 접속하는 복수의 스트라이프형의 게이트 전극을 통해 드레인 패드에 접속하는 복수의 스트라이프형의 드레인 전극과, 소스패드에 접속하는 복수의 스트라이프형의 소스전극을 빗살모양으로 교대로 대향배치시킨 트랜지스터셀을 복수개 배치하여 병렬접속한 것으로서, 상기 인접하는 트랜지스터셀 사이에서의 게이트 버스 부분을, 트랜지스터셀 사이에서 생기는 발진을 방지하기 위한 저항에 의해 형성함과 동시에, 상기 인접하는 트랜지스터셀의 드레인 패드 사이를, 트랜지스터셀 사이에서 생기는 발진을 방지하기 위한 저항에 의해 접속하여 이루어지는 것을 특징으로 하는 것이며, 이에 따라, 게이트 버스측 또는 드레인 패드측에만 저항을 설치하는 것에 비하여 순식간에 인접하는 셀 사이 특성의 언밸런스에 기인하는 발진을 캔슬할 수 있다고 하는 효과가 있다.
또한, 제 4의 발명에 관계되는 반도체 장치의 제조방법에 의하면, 반도체 기판상에, 게이트 버스에 접속하는 복수의 스트라이프형의 게이트 전극을 통해, 빗살모양으로 교대로 대향배치시킨 드레인 전극과 소스전극을 가지는 복수의 트랜지스터셀을 구비하는 반도체 장치를 제조하는 방법에서, 제 1도전형 반도체 기판상에 활성층, 제 2도전형 반도체층을 결정성장하는 공정과, 상기 제 2도전형 반도체층상에 고융점금속과 저저항금속을 순차 형성하는 공정과, 상기 저저항금속상에 인접하는 트랜지스터셀 사이의 상기 게이트 버스 부분을 제외하고 절연막을 형성하는 공정과, 상기 절연막을 마스크로 해서 상기 저저항금속을 에칭에 의해 제거하는 공정과, 상기 절연막을 제거한 뒤, 상기 공정에서 저저항금속을 제거하여 노출한 상기 고융점금속상 및, 제거하지 않은 상기 저저항금속상에 상기 게이트 버스 및 상기 게이트 전극에 따른 절연층의 패턴을 형성하는 공정과, 상기 절연층의 패턴을 마스크로 해서 상기 저저항금속 및 상기 고융점금속을 에칭에 의해 제거하여, 저저항금속과 고융점금속의 2층구조로 이루어지는 게이트 버스 및 게이트 전극과, 저저항금속으로 이루어지는 저항을 형성하는 공정과, 상기 제 2도전형 반도체층상에, 상기 게이트 전극을 통해 빗살모양으로 교대로 대향배치시킨 드레인 전극과 소스전극을 형성하는 공정을 가지는 것을 특징으로 하는 것이고, 이에 따라, 게이트 버스 및 게이트 전극을 형성할 때에 게이트 버스부분에서의 상기 저항을 형성할 수 있기 때문에, 새로운 공정을 가하는 일 없이 해당 저항을 작성할 수 있다고 하는 효과가 있다.

Claims (4)

  1. 반도체 기판상에 복수의 트랜지스터셀을 병렬접속하는 고출력 트랜지스터를 형성한 트랜지스터칩을 구비하는 반도체 장치에 있어서,
    상기 고출력 트랜지스터는, 게이트 버스에 접속하는 복수의 스트라이프형의 게이트 전극을 통해 드레인 패드에 접속하는 복수의 스트라이프형의 드레인 전극과, 소스패드에 접속하는 복수의 스트라이프형의 소스전극을 빗살모양으로 교대로 대향배치시킨 트랜지스터셀을 복수개 배치하여 병렬접속한 것이고,
    상기 인접하는 트랜지스터셀 사이에서의 게이트 버스 부분을, 트랜지스터셀 사이에서 생기는 발진을 방지하기 위한 저항에 의해 형성하여 되는 것을 특징으로 하는 반도체 장치.
  2. 반도체 기판상에 복수의 트랜지스터셀을 병렬접속하는 고출력 트랜지스터를 형성한 트랜지스터칩을 구비하는 반도체 장치에 있어서,
    상기 고출력 트랜지스터는, 게이트 버스에 접속하는 복수의 스트라이프형의 게이트 전극을 통해, 드레인 패드에 접속하는 복수의 스트라이프형의 드레인 전극과, 소스패드에 접속하는 복수의 스트라이프형의 소스전극을 빗살모양으로 교대로 대향배치시킨 트랜지스터셀을 복수개 배치하여 병렬접속한 것이며,
    상기 인접하는 트랜지스터셀의 드레인 패드 사이를, 트랜지스터셀 사이에서 생기는 발진을 방지하기 위한 저항에 의해 접속해서 되는 것을 특징으로 하는 반도체 장치.
  3. 반도체 기판상에 복수의 트랜지스터셀을 병렬접속하는 고출력 트랜지스터를 형성한 트랜지스터칩을 구비하는 반도체 장치에 있어서,
    상기 고출력 트랜지스터는, 게이트 버스에 접속하는 복수의 스트라이프형의 게이트 전극을 통해 드레인 패드에 접속하는 복수의 스트라이프형의 드레인 전극과, 소스패드에 접속하는 복수의 스트라이프형의 소스전극을 빗살모양으로 교대로 대향배치시킨 트랜지스터셀을 복수개 배치하여 병렬접속한 것이고,
    상기 인접하는 트랜지스터셀 사이에서의 게이트 버스 부분을, 트랜지스터셀 사이에서 생기는 발진을 방지하기 위한 저항에 의해 형성함과 동시에,
    상기 인접하는 트랜지스터셀의 드레인 패드 사이를, 트랜지스터셀 사이에서 생기는 발진을 방지하기 위한 저항에 의해 접속하여 이루어지는 것을 특징으로 하는 반도체 장치.
  4. 반도체 기판상에 게이트 버스에 접속하는 복수의 스트라이프형의 게이트 전극을 통해, 빗살모양으로 교대로 대향배치시킨 드레인 전극과 소스전극을 가지는 복수의 트랜지스터셀을 구비하는 반도체 장치를 제조하는 방법에 있어서,
    제 1도전형 반도체 기판상에, 활성층, 제 2도전형 반도체층을 결정성장하는 공정과, 상기 제 2도전형 반도체층상에, 고융점금속과 저저항금속을 순차 형성하는 공정과, 상기 저저항금속상에 인접하는 트랜지스터셀 사이의 상기 게이트 버스 부분을 제외하고 절연막을 형성하는 공정과,
    상기 절연막을 마스크로 해서, 상기 저저항금속을 에칭에 의해 제거하는 공정과,
    상기 절연막을 제거한 뒤 상기 공정에서 저저항금속을 제거하여 노출한 상기 고융점금속상 및 제거하지 않은 상기 저저항금속상에, 상기 게이트 버스 및 상기 게이트 전극에 따른 절연층의 패턴을 형성하는 공정과,
    상기 절연층의 패턴을 마스크로 해서, 상기 저저항금속 및 상기 고융점금속을 에칭에 의해 제거하여, 저저항금속과 고융점 금속과의 2층구조로 이루어지는 게이트 버스 및 게이트 전극과, 저저항금속으로 되는 저항을 형성하는 공정과,
    상기 제 2도전형 반도체층상에, 상기 게이트 전극을 통해 빗살모양으로 교대로 대향배치시킨 드레인 전극과 소스전극을 형성하는 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조방법.
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