DE19823069A1 - Halbleiterbauelement - Google Patents

Halbleiterbauelement

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Description

Die vorliegende Erfindung bezieht sich auf ein Halblei­ terbauelement, welches einen Hochleistungsausgangstransi­ storchip enthält und als synthetischer Hochfrequenzlei­ stungs-IC verwendet wird. Insbesondere bezieht sich die Er­ findung auf ein Halbleiterbauelement, welches einen kamm­ förmigen Transistor enthält, bei welchem eine Mehrzahl von Transistorzellen parallel zueinander angeordnet sind und jede Transistorzelle eine Mehrzahl von Transistorelementen aufweist, deren Source- und Drainelektroden einander gegen­ überliegend abwechselnd angeordnet sind.
Fig. 9 zeigt einen herkömmlichen synthetischen Lei­ stungs-IC, bei welchem ein Hochleistungsausgangstransi­ storchip 23 zwischen einer Eingangsanpassungsschaltung 30 und einer Ausgangsanpassungsschaltung 31 angeordnet ist. Die Eingangsanpassungsschaltung 30 und die Ausgangsanpas­ sungsschaltung 31 sind auf einem Substrat 22 angeordnet, welches eine hohe Dielektrizitätskonstante aufweist, und das Substrat 22 ist auf einem Keramiksubstrat 21 angeord­ net. Die Eingangsanpassungsschaltung 30 ist mittels vier Drähten 33 mit einem Eingangsanschluß 34 verbunden, und die Ausgangsanpassungsschaltung 31 ist mittels vier Drähten 33 mit einem Ausgangsanschluß 35 verbunden.
Die Eingangsanpassungsschaltung 30 ist in zwei Struktu­ ren 30a und 30b unterteilt, und die Ausgangsanpassungs­ schaltung 31 ist in zwei Strukturen 31a und 31b unterteilt. Der Zweck des Unterteilens der Anpassungsschaltung in eine Mehrzahl von Strukturen besteht darin, die Charakteristik der Schaltung jeder Struktur gleichförmig zu machen, da ei­ ne große Anpassungsschaltung von Bereich zu Bereich Abwei­ chungen der Charakteristik aufweisen kann.
Bei einem als synthetischer Hochfrequenzleistungs-IC verwendeten Hochleistungsausgangstransistor sind üblicher­ weise eine Mehrzahl von Transistorzellen (hiernach der Ein­ fachheit halber als Zellen bezeichnet) parallel verbunden. Bei dem in Fig. 9 dargestellten Transistor sind zwölf Zel­ len parallel miteinander verbunden, und die Hälfte der zwölf Zellen, d. h. sechs Zellen, sind durch Drähte 32 mit der Eingangsanpassungsstruktur 30a und der Ausgangsanpas­ sungsstruktur 31a verbunden, während die andere Hälfte der Zellen über Drähte 32 mit der Eingangsanpassungsstruktur 30b und der Ausgangsanpassungsstruktur 31b verbunden sind.
Fig. 10 stellt einen kammförmigen Transistor dar, bei welchem Drainelektroden 1 und Sourceelektroden 2 einander gegenüberliegend abwechselnd angeordnet sind, als Beispiel des Hochleistungsausgangstransistorchips 23. Die Source­ elektroden 2 sind über eine Brücke 3 mit Sourcekontaktstel­ len 4 verbunden und über Kontaktlöcher 5 mit einer (nicht dargestellten) Rückseitenelektrode auf der Rückseite eines halbisolierenden GaAs-Substrats 18 verbunden. In dem kamm­ förmigen Transistor weist eine einzige Transistorzelle vierzehn Gatefinger auf, und eine Gatekontaktstelle 7 ist für die vierzehn Gatefinger vorgesehen. Jeder Gatefinger wird durch einen Gatebus 8 beliefert.
Darüber hinaus besteht bei einem Hochfrequenz- und Hochleistungsausgangstransistor die Möglichkeit, daß der Transistor oszillieren kann und eine Resonanzschaltung bil­ det, wenn ein Gleichstrom- oder ein Hochfrequenzsignal daran angelegt wird, da bezüglich der Zellen Abweichungen der Charakteristik und der Impedanz auftreten. Wenn der Transistor eine derartige Resonanzschaltung bildet, wird der Betrieb des Transistors instabil, d. h. es wird kein Si­ gnal ausgegeben oder es werden unnötige Signale verstärkt, wodurch die Effizienz des Aufbaus spürbar reduziert wird.
Bei dem in Fig. 9 dargestellten Transistor sind die Strukturen 30a und 30b der Eingangsanpassungsschaltung 30 über einen Widerstand 92 miteinander verbunden, und die Strukturen 31a und 31b der Ausgangsanpassungsschaltung 31 sind über einen Widerstand 93 miteinander verbunden, wo­ durch die Widerstände 92 und 93 als Verstärkungsverlustkom­ ponenten dienen, um zu verhindern, daß der Transistor os­ zilliert, wenn ein Gleichstrom- oder ein Hochfrequenzsignal angelegt wird. In diesem Fall kann jedoch eine Oszillation zwischen benachbarten Zellen in dem Transistorchip nicht verhindert werden.
In der Zwischenzeit wird durch die veröffentlichte ja­ panische Patentanmeldung Nr. Hei. 4-11743 ein Halbleiter­ bauelement vorgeschlagen, das zum Verhindern einer uner­ wünschten Oszillation innerhalb eines Transistors geeignet ist. Dieses Halbleiterbauelement ist in Fig. 11 darge­ stellt. Entsprechend Fig. 11 sind ein Busleiter 110, wel­ cher Gateelektroden 101 von sechs Transistorzellen und eine gemeinsame Drainelektrode 102 der sechs Transistorzellen jeweils in zwei Teile unterteilt, so daß jeder Teil drei Transistorzellen aufweist, und die abgetrennten Busleiter 110 sind über eine Widerstandsschicht 41 miteinander ver­ bunden, während die abgetrennten Drainelektroden 102 über eine Widerstandsschicht 42 miteinander verbunden sind, wo­ bei Widerstands schichten auf einem Halbleitersubstrat 104 angeordnet sind. Entsprechend Fig. 11 bezeichnen Bezugszei­ chen 113 und 123 Gatebondinseln bzw. Drainbondinseln. Bei diesem Halbleiterbauelement wird jedoch eine Oszillation zwischen benachbarten Zellen wegen Abweichungen der Charak­ teristik und von Impedanzen bezüglich der Zellen nicht ver­ hindert, insbesondere wenn ein Hochfrequenzsignal angelegt wird.
Insbesondere wird durch die veröffentlichte japanische Patentanmeldung Nr. Hei. 1-166564 ein Hochleistungsfeldef­ fekttransistor für einen stabilen Transistorbetrieb vorge­ schlagen. Dieser Transistor ist in Fig. 12 dargestellt. Entsprechend Fig. 12 weist eine Transistorzelle eine Mehr­ zahl von Transistorelementen auf, und Gateelektroden 37 der Transistorelemente sind über eine Gateleiterelektrode 38 mit einer Gatebondinsel 39 verbunden. Ein Widerstand 36 ist zwischen jeder Gateelektrode 37 und der Gateleiterelektrode 38 angeschlossen. Da jedoch bei diesem Transistor der Wi­ derstand 36 mit der Gateelektrode 37 in Serie verbunden ist, wird die Verstärkung des Transistorelements wesentlich reduziert.
Aufgabe der vorliegenden Erfindung ist es, ein Halblei­ terbauelement zu schaffen, bei welchem eine Oszillation zwischen benachbarten Transistorzellen verhindert wird, oh­ ne daß die Verstärkung jedes Transistorelements in der Transistorzelle reduziert wird.
Die Lösung der Aufgabe erfolgt durch die in den neben­ geordneten unabhängigen Ansprüchen angegebenen Merkmale. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
Entsprechend einem ersten Gesichtspunkt der Erfindung enthält ein Halbleiterbauelement ein Halbleitersubstrat; einen Hochleistungsausgangstransistorchip, der auf dem Halbleitersubstrat angeordnet ist, wobei eine Mehrzahl von Transistorzellen parallel verbunden sind; jede Transistor­ zelle enthält eine Mehrzahl von streifenförmigen Gateelek­ troden, die an einen Gatebus angeschlossen sind, eine Mehr­ zahl von streifenförmigen Drainelektroden, die an eine Drainkontaktstelle angeschlossen sind, und eine Mehrzahl von streifenförmigen Sourceelektroden, die an eine Source­ kontaktstelle angeschlossen sind, wobei die Drainelektroden und die Soureceelktroden über die Gateelektroden einander gegenüberliegend abwechselnd angeordnet sind; und einen Wi­ derstand, welcher ein Teil des Gatebusses zwischen benach­ barten Transistorzellen aufweist, zum Verhindern einer Os­ zillation, die zwischen den benachbarten Transistorzellen auftritt. Da der Widerstand als Verstärkungsverlustkompo­ nente dient, wird eine unerwünschte Oszillation infolge ei­ ner Unausgewogenheit der Charakteristik zwischen benachbar­ ten Transistorzellen aufgehoben, wodurch die Aufbaueffizi­ enz des Transistors verbessert wird. Da des weiteren der Widerstand zwischen den benachbarten Transistorzellen ange­ ordnet ist, dient dieser Widerstand nicht als Verstärkungs­ verlustkomponente, wenn nicht eine Oszillation infolge ei­ ner Unausgewogenheit der Charakteristik zwischen diesen Zellen auftritt. Daher besteht nicht die Möglichkeit, daß der Widerstand den Gatewiderstandswert oder die parasistäre Kapazität erhöht, und daher ist es möglich, den Betrieb des Transistors durch Aufheben einer Oszillation zu stabilisie­ ren, ohne daß die Verstärkung des Transistors reduziert wird.
Entsprechend einem zweiten Gesichtspunkt der Erfindung enthält ein Halbleiterbauelement ein Halbleitersubstrat; einen Hochleistungsausgangstransistorchip, der auf dem Halbleitersubstrat angeordnet ist, wobei eine Mehrzahl von Transistorzellen parallel angeschlossen sind; wobei jede Transistorzelle eine Mehrzahl von streifenförmigen Gate­ elektroden, die mit einem Gatebus verbunden sind, eine Mehrzahl von streifenförmigen Drainelektroden, die mit ei­ ner Drainkontaktstelle verbunden sind, und eine Mehrzahl von streifenförmigen Sourceelektroden aufweist, die mit ei­ ner Sourcekontaktstelle verbunden sind, wobei die Drain­ elektroden und Sourceelektroden über die Gateelektroden einander gegenüberliegend abwechselnd angeordnet sind; und einen Widerstand, welcher die Drainkontaktstellen benach­ barter Transistorzellen verbindet, zum Verhindern einer Os­ zillation, die zwischen den benachbarten Transistorzellen auftritt. Da ebenfalls in diesem Fall der Transistor als Verstärkungsverlustkomponente dient, wird eine unerwünschte Oszillation infolge einer Unausgewogenheit der Charakteri­ stik zwischen den benachbarten Zellen aufgehoben, wodurch die Effizienz des Aufbaus des Transistors verbessert wird.
Entsprechend einem dritten Gesichtspunkt der Erfindung enthält ein Halbleiterbauelement ein Halbleitersubstrat; einen Hochleistungsausgangstransistorchip, der auf dem Halbleitersubstrat angeordnet ist, wobei eine Mehrzahl von Transistorzellen parallel angeschlossen sind; wobei jede Transistorzelle eine Mehrzahl von streifenförmigen Gate­ elektroden, die mit einem Gatebus verbunden sind, eine Mehrzahl von streifenförmigen Drainelektroden, die mit ei­ ner Drainkontaktstelle verbunden sind, und eine Mehrzahl von streifenförmigen Sourceelektroden aufweist, die mit ei­ ner Sourcekontaktstelle verbunden sind, wobei Drainelektro­ den und Sourceelektroden über die Gateelektroden einander gegenüberliegend abwechselnd angeordnet sind; einen ersten Widerstand, welcher einen Teil eines Gatebusses zwischen benachbarten Zellen zum Verhindern einer Oszillation auf­ weist, die zwischen den benachbarten Transistorzellen auf­ tritt; und einen zweiten Widerstand, welcher die Drainkon­ taktstellen benachbarter Transistorzellen verbindet, zum Verhindern einer Oszillation, die zwischen den benachbarten Transistorzellen auftritt. In diesem Fall wird im Vergleich mit den oben beschriebenen Halbleiterbauelementen, bei wel­ chen der Widerstand entweder an der Seite des Gatebusses oder an der Seite der Drainkontaktstelle angeordnet ist, eine Oszillation infolge einer Unausgewogenheit der Charak­ teristik zwischen den benachbarten Zellen in einer kürzeren Zeit aufgehoben.
Entsprechend einem vierten Gesichtspunkt der Erfindung wird bei dem oben beschriebenen Halbleiterbauelement der Widerstand, welcher einen Teil des Gatebusses zwischen be­ nachbarten Transistorzellen aufweist, unter Verwendung ei­ nes Teils einer aktiven Schicht hergestellt, welche auf dem Halbleitersubstrat angeordnet ist, und der Widerstand be­ findet sich in einem Ohmschen Kontakt mit dem Gatebus. Da der Widerstand als Verstärkungsverlustkomponente dient, wird ebenfalls in diesem Fall eine unerwünschte Oszillation infolge einer Unausgewogenheit der Charakteristik zwischen den benachbarten Transistorzellen aufgehoben, wodurch die Effizienz des Aufbaus des Transistors verbessert wird.
Entsprechend einem fünften Aspekt der vorliegenden Er­ findung enthält des weiteren das oben beschriebene Halblei­ terbauelement eine Anpassungsschaltung zum Verbinden des Transistorchips mit einem anderen Transistorchip, wobei die Anpassungsschaltung in eine Mehrzahl von Strukturen unter­ teilt ist; und einen Widerstand, welcher benachbarte Struk­ turen miteinander verbindet, zum Verhindern einer Oszilla­ tion, die zwischen den benachbarten Strukturen auftritt. Daher wird eine unerwünschte Oszillation infolge einer Un­ ausgewogenheit der Charakteristik zwischen benachbarten Transistorzellen aufgehoben. Da der zwischen den benachbar­ ten Strukturen angeordnete Widerstand als Verstärkungsver­ lustkomponente dient, wird ebenfalls eine relativ nieder­ frequente Resonanz aufgehoben, welche zwischen den benach­ barten Strukturen auftritt.
Die vorliegende Erfindung wird in der nachfolgenden Be­ schreibung unter Bezugnahme auf die Zeichnung erläutert.
Fig. 1 zeigt eine Draufsicht, welche ein Halbleiterbau­ element einer ersten Ausführungsform der Erfindung veran­ schaulicht.
Fig. 2 zeigt eine Querschnittsansicht, welche ein Tran­ sistorelement veranschaulicht, das in dem in Fig. 1 darge­ stellten Halbleiterbauelement enthalten ist, entlang der Längsrichtung.
Fig. 3 zeigt eine Querschnittsansicht, welche einen Teil des in Fig. 1 dargestellten Halbleiterbauelements ein­ schließlich eines Gatefingers oder eines Gatebusses veran­ schaulicht.
Fig. 4(a) bis 4(h) zeigen Querschnittsansichten, welche Verfahrensschritte eines Verfahrens zur Herstellung des Gatefingers oder des Gatebusses veranschaulicht, welche in dem in Fig. 1 dargestellten Halbleiterbauelement enthal­ ten sind.
Fig. 5(a) und 5(b) zeigen Querschnittsansichten, welche Verfahrensschritte eines Verfahrens zur Herstellung eines Widerstands veranschaulichen, der in dem in Fig. 1 dargestellten Halbleiterbauelement enthalten ist.
Fig. 6 zeigt eine Draufsicht, welche ein Halbleiterbau­ element einer zweiten Ausführungsform der Erfindung veran­ schaulicht.
Fig. 7 zeigt eine Draufsicht, welche ein Halbleiterbau­ element einer dritten Ausführungsform der Erfindung veran­ schaulicht.
Fig. 8 zeigt eine Draufsicht, welche ein Halbleiterbau­ element einer vierten Ausführungsform der Erfindung veran­ schaulicht.
Fig. 9 zeigt eine Draufsicht, welche ein Halbleiterbau­ element veranschaulicht, das als IC für einen Leistungsauf­ bau verwendet wird.
Fig. 10 zeigt eine Draufsicht, welche ein Halbleiter­ bauelement nach dem Stand der Technik veranschaulicht.
Fig. 11 zeigt eine Draufsicht, welche ein anderes Halb­ leiterbauelement nach dem Stand der Technik veranschau­ licht.
Fig. 12 zeigt eine Draufsicht, welche ein weiteres Halbleiterbauelement nach dem Stand der Technik veranschau­ licht.
Erste Ausführungsform
Fig. 1 zeigt eine Draufsicht auf ein Halbleiterbauele­ ment einer ersten Ausführungsform der vorliegenden Erfin­ dung. Fig. 2 zeigt eine Querschnittsansicht eines Transi­ storelements in Längsrichtung, welches in dem in Fig. 1 dargestellten Halbleiterbauelement enthalten ist.
Das Halbleiterbauelement der ersten Ausführungsform ist ein kammförmiger Transistor, der üblicherweise als Hochlei­ stungsausgangstransistor bekannt ist, bei welchem eine Mehrzahl von Transistorzellen, die jeweils eine Mehrzahl von Transistorelementen enthalten, parallel an einen Hochleistungsausgang angeschlossen sind. Insbesondere ent­ hält der kammförmige Transistor ein halbisolierendes GaAs-Substrat 18, eine Mehrzahl von Gatefingern 6, d. h. strei­ fenförmigen Gateelektroden, die auf dem Substrat 18 ange­ ordnet sind, eine Mehrzahl von streifenförmigen Drainelek­ troden 1, die mit Drainkontaktstellen 10 verbunden sind, und eine Mehrzahl von streifenförmigen Sourceelektroden 2, die mit Sourcekontaktstellen 4 verbunden sind. Die Drain­ elektroden 1 und die Sourceelektroden 2 sind jeweils ab­ wechselnd einander gegenüberliegend angeordnet, wobei die Gatefinger 6 jeweils dazwischen liegen.
Die Gatefinger 6 sind an einen Gatebus 8 angeschlossen, welcher sich von einer Gatekontaktstelle 11 für eine Ver­ bindung von Chip zu Chip erstreckt, und jeder Gatefinger 6 wird von dem Gatebus 8 gespeist. Bei dieser Ausführungsform enthält eine Transistorzelle vierzehn Gatefinger, und es ist eine Gatekontaktstelle 7 für die vierzehn Gatefinger 6 vorgesehen. Sieben Drainelektroden erstrecken sich von ei­ ner Drainkontaktstelle 10, und sieben Sourceelektroden 2 erstrecken sich von einer Sourcekontaktstelle 4. Die Drain­ elektroden 1 und die Sourceelektroden 2 sind über die Gate­ finger 6 einander gegenüberliegend abwechselnd angeordnet. Wie in Fig. 2 dargestellt ist jede Sourceelektrode 2 durch eine Brücke 3 mit der Sourcekontaktstelle 4 derart verbun­ den, daß der Gatebus 8 nicht kontaktiert wird. Des weiteren ist die Sourceelektrode 2 über ein Kontaktloch 5 mit einer Rückseitenelektrode 43 auf der Rückseite des halbisolieren­ den GaAs-Substrats 1 verbunden.
Der Transistor dieser Ausführungsform ist durch die Teile des Gatebusses 8 bestimmt, wobei jedes Teil, welches zwei benachbarte Transistorzellen verbindet, Widerstände 9 aufweist. Entsprechend Fig. 1 werden die Brücken 3 zum Ver­ binden der Sourceelektroden in Gebieten, in denen die Wi­ derstände 9 vorhanden sind, nicht dargestellt, da die Wi­ derstände 9 mit Vorrang dargestellt sind.
Fig. 3 zeigt eine Querschnittsansicht eines Teils des Transistors einschließlich des Gatefingers 6 oder des Gate­ busses 8 (hiernach als Gatestruktur bezeichnet).
Die Gatestruktur des Transistors wird wie folgt herge­ stellt. Auf einem halbisolierenden GaAs-Substrat 18 werden aufeinanderfolgend eine (aktive) Kanalschicht 17, eine n⁻-Typ GaAs-Schicht 16 und eine n⁺-Typ GaAs-Schicht 15 ange­ ordnet. Eine Aussparung wird durch Entfernen von Teilen der GaAs-Schichten 15 und 16 gebildet, und es wird eine Gate­ elektrode (Gatefinger 6 oder Gatebus 8) in der Aussparung angeordnet. Ohmsche Elektroden 14, welche als die Drain­ elektrode 1 und die Sourceelektrode 2 dienen, werden auf der n⁺-Typ GaAs-Schicht 15 an gegenüberliegenden Seiten der
Gateelektrode angeordnet. Die Gateelektrode besitzt eine Doppelschichtstruktur, welche ein unteres Gate 12 und eine oberes Gate 13 aufweist. Vorzugsweise besteht das untere Gate 12 aus Al, was üblicherweise für eine Gateelektrode verwendet wird, oder aus einem feuerfesten Metall wie WSi oder WSiN für eine hohe Zuverlässigkeit, und das obere Gate 13 besteht aus einem Metall mit niedrigem Widerstandswert wie Au, um den Gatewiderstandswert zu reduzieren. Wenn der Gatebus 8 unter Verwendung derartiger Materialien wie oben erwähnt hergestellt wird, ist es möglich, den Widerstand 9 zwischen den Transistorzellen unter Verwendung der Materia­ lien des Gatebusses durch willkürliches Bestimmen der Brei­ te und der Länge des unteren WSi- oder des WSiN-Gates 12 herzustellen, um einen gewünschten Widerstandswert zu er­ langen, ohne daß das obere Au-Gate 13 in dem Gebiet gebil­ det wird, in welchem der Widerstand 9 benötigt wird. Die Gatelänge der Gateelektrode beträgt üblicherweise 0,1 bis 1 µm. Der Abstand zwischen den Ohmschen Elektroden 14 über der Gateelektrode beträgt 1,5 bis 5 µm.
Als nächstes wird eine Beschreibung der Verfahrens­ schritte eines Verfahrens zur Herstellung des Halbleiter­ bauelements der ersten Ausführungsform der Erfindung gege­ ben. Fig. 4(a) bis 4(h) zeigen Querschnittsansichten, welche Verfahrensschritte der Herstellung der in Fig. 3 dargestellten Gatestruktur veranschaulichen. Fig. 5(a) und 5(b) zeigen Querschnittsansichten, welche Verfahrens­ schritte der Herstellung des Widerstands 9 veranschauli­ chen.
Zu Anfang läßt man die (aktive) Kanalschicht 17, die n⁻-Typ GaAs-Schicht 16 und die n⁺-Typ GaAs-Schicht 15 aufein­ anderfolgend auf dem halbisolierenden GaAs-Substrat 18 vor­ zugsweise durch MOCVD (Metal Organic Chemical Vapor Deposi­ tion) aufwachsen, und es wird eine Resistschicht 24a, wel­ che eine Öffnungsstruktur entsprechend den Gatefingern 6 und dem in Fig. 1 dargestellten Gatebus 8 besitzt auf der n⁺-Typ GaAs-Schicht 15 gebildet, worauf ein Aussparungsät­ zen folgt, um eine Aussparung in der n⁺-Typ GaAs-Schicht 15 zu bilden (Fig. 4(a)). Danach wird SiO oder dergleichen auf der gesamten Oberfläche durch CVD zur Bildung einer Isolie­ rungsschicht 25 aufgetragen, und die Isolierungsschicht wird unter Verwendung einer Resiststruktur 24b als Maske geätzt (Fig. 4(b)). Darauffolgend wird auf der gesamten Oberfläche eine Isolierungsschicht 26 wie SiO durch CVD aufgetragen (Fig. 4(c)), und zur Bildung von Seitenwänden 27 geätzt (Fig. 4(d)). Unter Verwendung der Seitenwände 27 als Maske wird das n⁻-Typ GaAs zur Bildung einer Aussparung 28 geätzt (Fig. 4(e)). Als nächstes wird WSi oder WSiN über der Oberfläche durch Zerstäuben zur Bildung einer unteren Gateschicht 12 aufgetragen, und es wird Au auf dem unteren Gate 12 durch Zerstäuben oder Elektroplattieren bzw. galva­ nische Metallabscheidung zur Bildung einer oberen Gate­ schicht 13 aufgetragen (Fig. 4(f)). Als nächstes wird eine Struktur einer Isolierungsschicht 29 entsprechend der Brei­ te des Gatefingers 6 oder des Gatebusses 8 wie in Fig. 1 dargestellt auf der oberen Gateschicht 13 gebildet, und es werden unter Verwendung der Isolierungsschicht 29 als Maske die obere Gateschicht 13 und die untere Gateschicht 12 ge­ ätzt (Fig. 4(g)). Zum Schluß werden die Isolierungsschich­ ten 25 und 29 und die Seitenwände 27 entfernt, um den Gate­ finger 6 oder den Gatebus 8 (Fig. 4(h)) fertigzustellen. Der Gatefinger 6 und der Gatebus 8 werden nicht notwendigerwei­ se in der Aussparung gebildet.
Wenn Teile des Gatebusses 8 als Widerstände 9 wie in Fig. 1 dargestellt verwendet werden, werden nach der Auf­ tragung der Au-Schicht 13 (Fig. 4(f)) Teile des Metalls Au mit niedrigem Widerstandswert in Gebieten entfernt, in wel­ chen die Widerstände 9 zu bilden sind, worauf das Entfernen der Isolierungsschicht 25 und der Seitenwand 27 folgt (Fig. 5(b)). Die Größe der unteren WSi- oder WSiN-Gateschicht 12 wird entsprechend einem gewünschten Widerstandswert be­ stimmt. Auf diese Weise werden die Widerstände 9 herge­ stellt. Die aktiven (Kanal-)Schichten 17 in den Gebieten, in denen die Widerstände 9 zu bilden sind, werden im voraus durch Implantierung isoliert.
Obwohl die Gateelektrode eine Doppelschichtstruktur be­ sitzt, welche das untere Gate 12 und das obere Gate 13 bei dem oben beschriebenen Herstellungsverfahren aufweist, kann sie eine Einschichtstruktur besitzen, welche lediglich das untere Gate 12 aufweist. In diesem Fall wird die untere WSi- oder WSiN-Gateschicht 12 durch Ionenstrahlätzen oder dergleichen strukturiert, um eine gewünschte Gateelektrode zu bilden.
Nach der Bildung der Gatefinger 6, des Gatebusses 8 und der Widerstände 9 wie oben beschrieben werden die Drain­ elektrode 1 und die Sourceelektrode 2 entsprechend ihrer in Fig. 1 dargestellten Strukturen durch Auftragen eines Me­ talls wie Al vorzugsweise durch Zerstäuben oder Aufdampfung hergestellt. Die Drainkontaktstellen 10, die Sourcekon­ taktstellen 4, die Gatekontaktstellen 7 und die Gatekon­ taktstelle 11 für die Verbindung von Chip zu Chip können gleichzeitig mit der Drainelektrode 1, der Sourceelektrode 2 beziehungsweise dem Gatebus 8 gebildet werden. Alternativ können diese Kontaktstellen auf dem halbisolierenden GaAs-Substrat 18 im voraus gebildet werden.
Wie oben beschrieben enthält bei dem Halbleiterbauele­ ment der ersten Ausführungsform ein Teil des Gatebusses 8, welcher die benachbarten Transistorzellen verbindet, den Widerstand 9, und der Widerstand 9 dient als Verstärkungs­ verlustkomponente. Daher wird eine unerwünschte Oszillation infolge einer Unausgewogenheit der Charakteristik zwischen den benachbarten Zellen aufgehoben, wodurch die Effizienz des Aufbaus des Transistors verbessert wird.
Da des weiteren der Transistor 9 zwischen den benach­ barten Transistorzellen angeordnet ist, dient der Wider­ stand 9 nicht als Verstärkungsverlustkomponente, wenn nicht eine Oszillation infolge einer Unausgewogenheit der Charak­ teristik zwischen diesen Zellen auftritt. Bei dem herkömm­ lichen in Fig. 12 dargestellten Transistor ist zum Vorsehen eines stabilen Betriebs der Widerstand 36 mit jedem Transi­ storelement verbunden, obwohl die Verstärkung des Transi­ storelements etwas eingebüßt. Da bei dieser ersten Ausfüh­ rungsform der Erfindung jedoch nicht die Möglichkeit be­ steht, daß der Widerstand 9 den Gatewiderstandswert und die parasitäre Kapazität erhöhen könnte, ist es möglich, durch Aufheben einer Oszillation ohne Verringern der Verstärkung des Widerstands den Betrieb des Transistors stabil zu ma­ chen.
Des weiteren wird bei dieser ersten Ausführungsform ein Verfahren zum Herstellen eines Halbleiterbauelements ge­ schaffen, welches eine Mehrzahl von Transistorzellen ent­ hält, wobei jede Zelle eine Mehrzahl von streifenförmigen Gateelektroden, die mit einem Gatebus verbunden sind, eine Mehrzahl von Drainelektroden und eine Mehrzahl von Source­ elektroden aufweist, wobei die Drainelektroden und die Sourceelektroden über die Gateelektroden einander gegen­ überliegend abwechselnd angeordnet sind, und dieses Verfah­ ren enthält die folgenden Verfahrensschritte: Bereitstellen eines Halbleitersubstrats eines ersten Leitfähigkeitstyps; aufeinanderfolgendes Aufwachsen einer aktiven Schicht und einer Halbleiterschicht eines zweiten Leitfähigkeitstyps auf dem Halbleitersubstrat; aufeinanderfolgendes Aufwachsen eines feuerfesten Metalls und eines Metalls mit niedrigem Widerstandswert auf der Halbleiterschicht des zweiten Leit­ fähigkeitstyps; Bilden einer ersten Isolierungsschicht auf dem Metall mit dem niedrigen Widerstandswert außer auf Tei­ len des Metalls mit dem niedrigen Widerstandswert, aus wel­ chen Teile des Gatebusses zwischen benachbarten Transistor­ zellen werden; Ätzen des Metalls mit niedrigem Widerstands­ wert unter Verwendung der ersten Isolierungsschicht als Maske, um Teile des feuerfesten Metalls bloßzulegen; Bilden nach Entfernen der ersten Isolierungsschicht einer zweiten Isolierungsschicht mit einer Struktur entsprechend dem Gatebus und den Gateelektroden auf dem feuerfesten Metall, welches durch das Ätzen des Metalls mit niedrigem Wider­ standswert bloßgelegt ist, und auf dem Metall mit niedrigem Widerstandswert, welches nicht geätzt worden ist; Ätzen des Metalls mit niedrigem Widerstandswert und des feuerfesten Metalls unter Verwendung der zweiten Isolierungsschicht als Maske, wodurch ein Gatebus und Gateelektroden mit einer Doppelschichtstruktur des Metalls mit niedrigem Wider­ standswert und des feuerfesten Metalls und Widerstände ge­ bildet werden, welche das Metall mit niedrigem Widerstands­ wert aufweisen; und Bilden von Drainelektroden und Source­ elektroden auf der Halbleiterschicht des zweiten Leitfähig­ keitstyps derart, daß die Drainelektroden und die Source­ elektroden über den Gateelektroden einander gegenüberlie­ gend abwechselnd angeordnet sind. Nachdem das Metall der Gatefinger 6 und des Gatebusses 8 aufgetragen worden ist, werden nämlich die Widerstände 9 durch selektives Entfernen des Metalls Au mit niedrigem Widerstandswert (oberes Gate 13) derart gebildet, daß Teile des Gatebusses 8 zwischen den jeweiligen Transistorzellen die Widerstände bilden. Da­ her können die Widerstände 9 ohne zusätzliche Verfahrens­ schritte gebildet werden.
Zweite Ausführungsform
Fig. 6 zeigt eine Draufsicht, welche ein Halbleiterbau­ element einer zweiten Ausführungsform der Erfindung veran­ schaulicht.
Während bei der ersten Ausführungsform ein Widerstand 9 ein Teil des Gatebusses 8 zwischen zwei benachbarten Tran­ sistorzellen aufweist, wird bei dieser Ausführungsform ein Teil einer auf dem halbisolierenden GaAs-Substrat 18 ange­ ordneten aktiven Schicht 19 als Widerstand verwendet, wel­ cher zwei benachbarte Zellen verbindet, und die aktive Schicht 19 befindet sich mit dem Gatebus 8 in einem Ohm­ schen Kontakt (20). In der auf dem halbisolierenden GaAs-Substrat 18 angeordneten aktiven Schicht 19 sind Teile, welche als Widerstände verwendet werden, von Teilen iso­ liert, welche als Kanäle der Transistorzellen verwendet werden.
Wie oben bezüglich der zweiten Ausführungsform der Er­ findung beschrieben wird ein Widerstand zwischen benachbar­ ten Transistorzellen unter Verwendung eines Teils der akti­ ven Schicht 19 gebildet, der auf dem halbisolierenden GaAs-Substrat 18 angeordnet ist. Da ebenfalls in diesem Fall der Widerstand als Verstärkungsverlustkomponente dient, wird eine unerwünschte Oszillation infolge einer Unausgewogen­ heit der Charakteristik zwischen den benachbarten Zellen aufgehoben. Als Ergebnis wird die Effizienz des Aufbaus des Transistors verbessert.
Dritte Ausführungsform
Fig. 7 zeigt eine Draufsicht, welche ein Halbleiterbau­ element einer dritten Ausführungsform der Erfindung veran­ schaulicht.
Bei dieser dritten Ausführungsform sind wie in Fig. 7 dargestellt Drainkontaktstellen 10 von benachbarten Transi­ storzellen über einen Widerstand 91 zum Verhindern einer Oszillation zwischen den Transistorzellen miteinander ver­ bunden. Dieser Widerstand 91 kann unter Verwendung von WSi oder WSiN auf dieselbe Weise wie der Widerstand 9 herge­ stellt werden, welcher einen Teil des Gatebusses 8 der er­ sten Ausführungsform aufweist. Alternativ kann er unter Verwendung eines Teils der aktiven Schicht wie bezüglich der zweiten Ausführungsform beschrieben hergestellt werden.
Da ebenfalls in diesem Fall der Widerstand 91, welcher die Drainkontaktstelle 10 der benachbarten Transistorzellen verbindet, als Verstärkungsverlustkomponente dient, wird eine unerwünschte Oszillation infolge einer Unausgewogen­ heit der Charakteristik zwischen den benachbarten Zellen aufgehoben, wodurch die Effizienz des Aufbaus des Transi­ stors verbessert wird.
Vierte Ausführungsform
Fig. 8 zeigt eine Draufsicht, welche ein Halbleiterbau­ element einer vierten Ausführungsform der Erfindung veran­ schaulicht.
Bei dieser vierten Ausführungsform ist wie in Fig. 8 dargestellt zum Verhindern einer Oszillation, die zwischen benachbarten Transistorzellen auftritt, ein Widerstand 9 in einem Teil des Gatebusses 8 zwischen den benachbarten Tran­ sistorzellen gebildet, und des weiteren sind die Drainkon­ taktstellen 10 der benachbarten Transistorzellen unter Ver­ wendung eines Widerstands 91 miteinander verbunden.
In diesem Fall wird im Vergleich mit den Halbleiterbau­ elementen der ersten bis dritten Ausführungsform, bei wel­ chen die Widerstände entweder an der Gatebusseite oder der Drainkontaktstellenseite angeordnet sind, eine Oszillation infolge einer Unausgewogenheit der Charakteristik zwischen benachbarten Zellen in einer kürzeren Zeit aufgehoben.
Fünfte Ausführungsform
Bei einem Halbleiterbauelement einer fünften Ausfüh­ rungsform der Erfindung ist ein Hochleistungsausgangstran­ sistorchip entsprechend einer der ersten bis vierten Aus­ führungsformen zwischen einer Eingangsanpassungsschaltung 30 und einer Ausgangsanpassungsschaltung 31 wie in Fig. 9 dargestellt angeschlossen. Die Eingangsanpassungsschaltung 30 ist in zwei Strukturen 30a und 30b unterteilt, und die Ausgangsanpassungsschaltung 31 ist in zwei Strukturen 31a und 31b unterteilt. Die Eingangsanpassungsschaltungs­ strukturen 30a und 30b sind über einen Widerstand 92 mit­ einander verbunden, und die Ausgangsanpassungsschaltungs­ strukturen 31a und 31b sind über einen Widerstand 93 mit­ einander verbunden, wodurch eine unerwünschte Oszillation zwischen den benachbarten Strukturen vermieden wird. Andere Bestandteile sind identisch zu den Bestandteilen, welche bereits bezüglich des herkömmlichen Bauelements beschrieben wurden.
Ebenfalls wird bei der fünften Ausführungsform der Er­ findung eine Oszillation infolge einer Unausgewogenheit der Charakteristik zwischen benachbarten Transistorzellen auf­ gehoben. Da des weiteren der Widerstand 92 (93) zwischen den in der Mehrzahl vorhandenen Strukturen, in welche die Eingangsanpassungsschaltung 30 (Ausgangsanpassungsschaltung 31) unterteilt ist, angeordnet ist, dient dieser Widerstand als Verstärkungsverlustkomponente, wodurch eine relativ niederfrequente Resonanz, welche zwischen den benachbarten Strukturen auftritt, ebenso aufgehoben wird.
Vorstehend wurde ein Halbleiterelement offenbart. Das Halbleiterbauelement enthält einen Hochleistungsausgangs­ transistorchip, bei welchem eine Mehrzahl von Transistor­ zellen parallel miteinander verbunden sind; wobei jede Transistorzelle eine Mehrzahl von streifenförmigen Gate­ elektroden, welche mit einem Gatebus verbunden sind, eine Mehrzahl von streifenförmigen Drainelektroden, welche mit einer Drainkontaktstelle verbunden sind, und eine Mehrzahl von streifenförmigen Sourceelektroden aufweist, welche mit einer Sourcekontaktstelle verbunden sind, wobei die Drain­ elektroden und die Sourceelektroden über die Gateelektroden einander gegenüberliegend abwechselnd angeordnet sind; und einen Widerstand, welcher einen Teil des Gatebusses zwi­ schen benachbarten Transistorzellen aufweist, zum Verhin­ dern einer Oszillation, die zwischen den benachbarten Tran­ sistorzellen auftritt. Da der Widerstand als Verstärkungs­ verlustkomponente dient, wird eine Oszillation infolge ei­ ner Unausgewogenheit bzw. eines Ungleichgewichts der Cha­ rakteristik zwischen den benachbarten Transistorzellen auf­ gehoben, wodurch die Effizienz des Aufbaus des Transistors verbessert wird. Da des weiteren der Widerstand zwischen den benachbarten Zellen angeordnet ist, wirkt dieser Wider­ stand nicht als Verstärkungsverlust, wenn nicht eine Oszil­ lation infolge einer Unausgewogenheit der Charakteristik zwischen diesen Zellen auftritt. Deshalb besteht nicht die Möglichkeit, daß der Widerstand den Gatewiderstandswert oder die parasitäre Kapazität erhöhen könnte, und daher ist es möglich, durch Aufheben einer Oszillation ohne Verringe­ rung der Verstärkung des Widerstands den Betrieb des Tran­ sistors stabil zu machen.

Claims (5)

1. Halbleiterbauelement (Fig. 1) mit:
einem Halbleitersubstrat (18);
einem Hochleistungsausgangstransistorchip, welcher auf dem Halbleitersubstrat (18) angeordnet ist, wobei eine Mehrzahl von Transistorzellen parallel angeschlossen sind;
wobei jede Transistorzelle eine Mehrzahl von streifen­ förmigen Gateelektroden (6), welche an einen Gatebus (8) angeschlossen sind, eine Mehrzahl von streifenförmigen Drainelektroden (1), welche an eine Drainkontaktstelle (10) angeschlossen sind, und eine Mehrzahl von streifenförmigen Sourceelektroden (2) aufweist, welche an eine Sourcekon­ taktstelle (4) angeschlossen sind, wobei die Drainelektro­ den (1) und die Sourceelektroden (2) über die Gateelektro­ den (6) einander gegenüberliegend abwechselnd angeordnet sind; und
einem Widerstand (9), welcher ein Teil des Gatebusses (8) zwischen benachbarten Transistorzellen aufweist, zum Verhindern einer Oszillation, die zwischen den benachbarten Transistorzellen auftritt.
2. Halbleiterbauelement (Fig. 7) mit:
einem Halbleitersubstrat (18);
einem Hochleistungsausgangstransistorchip, welcher auf dem Halbleitersubstrat (18) angeordnet ist, wobei eine Mehrzahl von Transistorzellen parallel angeschlossen sind;
wobei jede Transistorzelle eine Mehrzahl von streifen­ förmigen Gateelektroden (6), welche an einen Gatebus (8) angeschlossen sind, eine Mehrzahl von streifenförmigen Drainelektroden (1), welche an eine Drainkontaktstelle (10) angeschlossen sind, und eine Mehrzahl von streifenförmigen Sourceelektroden (2) aufweist, welche an eine Sourcekon­ taktstelle (4) angeschlossen sind, wobei die Drainelektro­ den (1) und die Sourceelektroden (2) über die Gateelektro­ den (6) einander gegenüberliegend abwechselnd angeordnet sind; und
einem Widerstand (91), welcher die Drainkontaktstellen (10) der benachbarten Transistorzellen verbindet, zum Ver­ hindern einer Oszillation, die zwischen den benachbarten Transistorzellen auftritt.
3. Halbleiterbauelement (Fig. 8) mit:
einem Halbleitersubstrat (18);
einem Hochleistungsausgangstransistorchip, welcher auf dem Halbleitersubstrat (18) angeordnet ist, wobei eine Mehrzahl von Transistorzellen parallel angeschlossen sind;
wobei jede Transistorzelle eine Mehrzahl von streifen­ förmigen Gateelektroden (6), die an einen Gatebus (8) ange­ schlossenen sind, eine Mehrzahl von streifenförmigen Drainelektroden (1), die an eine Drainkontaktstelle (10) angeschlossen sind, und eine Mehrzahl von streifenförmigen Sourceelektroden (2) aufweist, die an eine Sourcekon­ taktstelle (4) angeschlossen sind, wobei die Drainelektro­ den (1) und die Sourceelektroden (2) über die Gateelektro­ den (6) einander gegenüberliegend abwechselnd angeordnet sind;
einem ersten Widerstand (9), welcher einen Teil des Gatebusses (8) zwischen benachbarten Transistorzellen auf­ weist, zum Verhindern einer Oszillation, die zwischen den benachbarten Transistorzellen auftritt; und
einem zweiten Widerstand (91), welcher die Drainkon­ taktstellen (10) benachbarter Transistorzellen verbindet, zum Verhindern einer Oszillation, die zwischen den benach­ barten Transistorzellen auftritt.
4. Halbleiterbauelement nach einem der Ansprüche 1 und 3 (Fig. 6), dadurch gekennzeichnet, daß der Widerstand (19), welcher einen Teil des Gatebusses (8) zwischen benachbarten Transistorzellen aufweist, unter Verwendung eines Teils ei­ ner aktiven Schicht hergestellt wird, die auf dem Halblei­ tersubstrat (18) angeordnet ist, und der Widerstand (19) sich in einem Ohmschen Kontakt (20) mit dem Gatebus (8) be­ findet.
5. Halbleiterbauelement nach einem der Ansprüche 1 bis 4 (Fig. 9), gekennzeichnet durch:
eine Anpassungsschaltung zum Verbinden des Transistor­ chips mit einem anderen Transistorchip, wobei die Anpas­ sungsschaltung in eine Mehrzahl von Strukturen (30a, 30b, 31a, 31b) unterteilt ist; und
einen Widerstand (92 oder 93), welcher benachbarte Strukturen miteinander verbindet, zum Verhindern einer Os­ zillation, die zwischen den benachbarten Strukturen auf­ tritt.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009027488A1 (de) * 2007-08-31 2009-03-05 Forschungsverbund Berlin E. V. Plaited-signal-manifold-anschlussstruktur für ein hochfrequenzbauelement und ein solches hochfrequenzbauelement
EP2083442A1 (de) * 2008-01-24 2009-07-29 Kabushiki Kaisha Toshiba Halbleitervorrichtung und Verfahren zur Herstellung der Halbleitervorrichtung
DE102017105548A1 (de) 2017-03-15 2018-09-20 Infineon Technologies Dresden Gmbh Halbleitervorrichtung, die eine gatekontaktstruktur enthält

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3147048B2 (ja) * 1997-09-12 2001-03-19 日本電気株式会社 半導体装置
JP3668610B2 (ja) * 1998-04-10 2005-07-06 太陽誘電株式会社 高周波電力増幅回路
JP3169124B2 (ja) * 1998-06-29 2001-05-21 日本電気株式会社 電界効果トランジスタおよびその製造方法
US6313512B1 (en) * 1999-02-25 2001-11-06 Tyco Electronics Logistics Ag Low source inductance compact FET topology for power amplifiers
JP4245726B2 (ja) * 1999-04-08 2009-04-02 三菱電機株式会社 ミリ波帯半導体スイッチ回路
JP2001015526A (ja) * 1999-06-28 2001-01-19 Nec Kansai Ltd 電界効果トランジスタ
JP2001028425A (ja) * 1999-07-15 2001-01-30 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP4663049B2 (ja) * 1999-07-29 2011-03-30 三菱電機株式会社 電界効果トランジスタ、該電界効果トランジスタを含むモノリシックマイクロ波集積回路、及び設計方法
TW436866B (en) * 2000-01-06 2001-05-28 United Microelectronics Corp Mixed mode device
US6642578B1 (en) 2002-07-22 2003-11-04 Anadigics, Inc. Linearity radio frequency switch with low control voltage
JP4679041B2 (ja) * 2003-06-20 2011-04-27 株式会社東芝 高周波増幅装置
KR100771478B1 (ko) 2005-12-21 2007-10-30 주식회사 실트론 공진을 방지하기 위한 가공장비 시스템
WO2008007467A1 (fr) * 2006-07-12 2008-01-17 Kabushiki Kaisha Toshiba Transistor à effet de champ
JP4316597B2 (ja) * 2006-09-15 2009-08-19 株式会社東芝 半導体装置
JP4870644B2 (ja) * 2006-12-05 2012-02-08 韓國電子通信研究院 ミリメートル波帯域制御回路用高隔離度スイッチ素子
US8169081B1 (en) 2007-12-27 2012-05-01 Volterra Semiconductor Corporation Conductive routings in integrated circuits using under bump metallization
JP5550224B2 (ja) * 2008-09-29 2014-07-16 株式会社東芝 半導体装置
US8384137B2 (en) 2010-02-23 2013-02-26 Kabushiki Kaisha Toshiba Semiconductor device
JP2011176009A (ja) * 2010-02-23 2011-09-08 Toshiba Corp 半導体装置
US8637873B2 (en) * 2010-11-18 2014-01-28 Kabushiki Kaisha Toshiba Package and high frequency terminal structure for the same
JP5712579B2 (ja) * 2010-11-30 2015-05-07 富士通セミコンダクター株式会社 半導体装置
JP2012182438A (ja) * 2011-02-08 2012-09-20 Toshiba Corp 半導体装置
JP5979530B2 (ja) 2011-10-26 2016-08-24 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
US8674415B2 (en) 2012-01-20 2014-03-18 Samsung Electro-Mechanics Co., Ltd. High frequency semiconductor switch
JP2014013813A (ja) * 2012-07-04 2014-01-23 Mitsubishi Electric Corp 半導体装置
JP2014022417A (ja) * 2012-07-12 2014-02-03 Toshiba Corp 半導体装置
JP2014175368A (ja) * 2013-03-06 2014-09-22 Toshiba Corp 電界効果トランジスタおよび半導体装置
JP6515714B2 (ja) * 2015-07-14 2019-05-22 三菱電機株式会社 トランジスタ
US10128365B2 (en) * 2016-03-17 2018-11-13 Cree, Inc. Bypassed gate transistors having improved stability
JP6812764B2 (ja) * 2016-11-29 2021-01-13 日亜化学工業株式会社 電界効果トランジスタ
EP3547535B1 (de) * 2016-12-16 2022-08-24 Mitsubishi Electric Corporation Halbleiterbauelement
WO2018204622A1 (en) * 2017-05-05 2018-11-08 Cree, Inc. High power mmic devices having bypassed gate transistors
US11842996B2 (en) * 2021-11-24 2023-12-12 Nxp Usa, Inc. Transistor with odd-mode oscillation stabilization circuit

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4034399A (en) * 1976-02-27 1977-07-05 Rca Corporation Interconnection means for an array of majority carrier microwave devices
FR2489624B1 (fr) * 1980-09-02 1985-06-14 Thomson Csf Amplificateur monolithique comportant un systeme de division et de recombinaison de puissance groupant plusieurs transistors
US4771195A (en) * 1986-08-29 1988-09-13 Texas Instruments Incorporated Integrated circuit to reduce switching noise
JPH0641204B2 (ja) * 1987-07-10 1994-06-01 大蔵省印刷局長 輪転印刷機の駆動装置
JPH0687505B2 (ja) * 1987-12-22 1994-11-02 日本電気株式会社 大電力用電界効果トランジスタ
JP2884577B2 (ja) * 1988-10-19 1999-04-19 日本電気株式会社 電界効果トランジスタ
US4939485A (en) * 1988-12-09 1990-07-03 Varian Associates, Inc. Microwave field effect switch
JPH0411743A (ja) * 1990-04-28 1992-01-16 Nec Corp 半導体装置
JP2800566B2 (ja) * 1991-07-23 1998-09-21 日本電気株式会社 電界効果トランジスタおよび高周波信号発振器および周波数変換回路
KR940008009Y1 (ko) * 1991-12-24 1994-11-16 금성일렉트론 주식회사 가변 동작속도 트랜지스터
JPH05275465A (ja) * 1992-03-27 1993-10-22 Toshiba Corp 半導体装置の製造方法
JPH0774185A (ja) * 1993-08-31 1995-03-17 Japan Energy Corp 半導体装置
JP3289464B2 (ja) * 1994-02-10 2002-06-04 日本電信電話株式会社 高周波高出力トランジスタ
JPH08213409A (ja) * 1995-02-06 1996-08-20 Nec Corp 半導体装置
JPH08288452A (ja) * 1995-04-20 1996-11-01 Mitsubishi Electric Corp 集積回路装置，及びその製造方法
US5677555A (en) * 1995-12-22 1997-10-14 Cypress Semiconductor Corp. Output driver transistor with multiple gate bodies
JP3499103B2 (ja) * 1997-02-21 2004-02-23 三菱電機株式会社 半導体装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009027488A1 (de) * 2007-08-31 2009-03-05 Forschungsverbund Berlin E. V. Plaited-signal-manifold-anschlussstruktur für ein hochfrequenzbauelement und ein solches hochfrequenzbauelement
EP2083442A1 (de) * 2008-01-24 2009-07-29 Kabushiki Kaisha Toshiba Halbleitervorrichtung und Verfahren zur Herstellung der Halbleitervorrichtung
US8026595B2 (en) 2008-01-24 2011-09-27 Kabushiki Kaisha Toshiba Semiconductor device having hermitically sealed active area and electrodes
US8476118B2 (en) 2008-01-24 2013-07-02 Kabushiki Kaisha Toshiba Semiconductor device and fabrication mehtod of the semiconductor device
DE102017105548A1 (de) 2017-03-15 2018-09-20 Infineon Technologies Dresden Gmbh Halbleitervorrichtung, die eine gatekontaktstruktur enthält
US10483383B2 (en) 2017-03-15 2019-11-19 Infineon Technologies Dresden GmbH & Co. KG Semiconductor device including a gate contact structure

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Publication number Publication date
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