JP3601746B2 - 半導体集積デバイスの製造方法 - Google Patents
半導体集積デバイスの製造方法 Download PDFInfo
- Publication number
- JP3601746B2 JP3601746B2 JP27052896A JP27052896A JP3601746B2 JP 3601746 B2 JP3601746 B2 JP 3601746B2 JP 27052896 A JP27052896 A JP 27052896A JP 27052896 A JP27052896 A JP 27052896A JP 3601746 B2 JP3601746 B2 JP 3601746B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- semiconductor layer
- manufacturing
- integrated device
- layer group
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Light Receiving Elements (AREA)
Description
【発明の属する技術分野】
本発明は半導体集積デバイスの製造方法に関し、特に電子素子と光素子等、２種類以上の半導体素子を有する半導体集積デバイスの製造に用いて有用なものである。
【０００２】
【従来の技術】
２種類以上の半導体素子からなる半導体集積デバイス（例えば、電子素子と光素子から構成される光電子集積デバイス）を作製する際の一方法として、各々の半導体素子を形成するための半導体層を半導体基板上に連続して堆積し、不要な部分を素子作製工程におけるエッチングにより除去していく方法がある。作製する半導体素子に依ってはこのエッチングをドライエッチングで行なう場合、スパッタ、プラズマＣＶＤによる絶縁膜を用いる場合があり、またその絶縁膜の加工にドライエッチングを用いる場合がある。
【０００３】
従来技術に係る半導体集積デバイスの製造方法として光電子集積デバイスの作製方法を例に採り図３及び図４に基づきその工程を順を追って説明する。
(1) 図３（ａ）に示すように、半導体基板である半絶縁性ＩｎＰ基板２０１上に第１の半導体層である電子素子層２０２と第２の半導体層であるフォトダイオード層２０３とを成長させる。
(2) 図３（ｂ）に示すように、ドライエッチングによりフォトダイオード層２０３のメサ構造２１１を形成する。
(3) 図３（ｃ）に示すように、ウエットエッチング或いはドライエッチングにより電子素子層２０２のメサ構造２１２を形成する。同時に素子間を電気的に絶縁するため素子作製領域以外は半絶縁性ＩｎＰ基板２０１までエッチングする。
(4) 図３（ｄ）に示すように、フォトダイオード層２０３の電極２０４を形成する。
(5) 図３（ｅ）に示すように、プラズマＣＶＤ、スパッタ等の方法で絶縁膜２０５を堆積する。
(6) 図４（ａ）に示すように、電子素子層２０２の部分及びコンタクトホール２０６の部分の絶縁膜２０５をエッチングにより除去する。
(7) 図４（ｂ）に示すように、電極２０７，２０８及び配線層を形成する。
【０００４】
【発明が解決しようとする課題】
上述の如き従来技術に係る工程(2) 、 (5)或いは(6)においては、電子素子作製領域の電子素子層２０２がドライエッチング或いはスパッタ等に直接さらされることになる。この影響により、電子素子層２０２の表面に損傷が生じたり、キャリア供給層に欠陥が生じたりし、その結果コンタクト抵抗の上昇、遮断周波数の低下等の素子特性の劣化を生起する。
【０００５】
例えば、電子素子としてＨＥＭＴを、光素子としてフォトダイオードを集積する場合、ＨＥＭＴ作製領域の電子素子層２０２が、該ＨＥＭＴ層上に堆積されたフォトダイオード層２０３をエッチングする際に用いるドライエッチング、絶縁膜２０５を堆積する際のスパッタ及び絶縁膜２０５を加工する際のドライエッチングの影響を受けた結果、ゲート長１μｍ、ゲート幅５０μｍのＨＥＭＴにおいて、同一サイズのＨＥＭＴを単体で作製した場合と比較して、ソース抵抗は２倍の８Ωになり、遮断周波数は３／５の１５ＧＨｚとなった。
【０００６】
すなわち従来技術においては、半導体基板上に堆積された第１の半導体層群から形成される第１の半導体素子と該半導体層群の上に積層された第２の半導体層群から形成される第２の半導体素子からなる半導体集積デバイスの作製において、ドライエッチング及びスパッタ等を用いる際に、第１の半導体層群がこれらのプロセスによる影響を受け、その結果第１の半導体素子の特性が劣化するという問題を有する。
【０００７】
本発明は、上記従来技術の問題点に鑑み、優れた特性の半導体集積デバイスを製造することができる半導体集積デバイスの製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上述の目的を達成するために、本発明は半導体集積デバイスの製造において、第１の半導体素子を形成する工程よりも以前の工程でドライエッチング、スパッタ等を用いる際に、第１の半導体層群の上に第２の半導体層群を堆積した状態を維持しておくことにより、該プロセス工程の影響で第１の半導体層群の特性が劣化することを防止するようにしたもので、その構成は次の点を特徴とする。
【０００９】
１） 半導体基板上に堆積された第１の半導体層群から形成される第１の半導体素子と該半導体層群の上に積層された第２の半導体層群から形成される第２の半導体素子とを少なくとも有する半導体集積デバイスを、第２の半導体素子を形成し、しかる後に第１の半導体素子を形成することにより作製する半導体集積デバイスの製造方法において、
第１の半導体素子を作製する領域においては第１の半導体層群の上に第２の半導体層群のすべての層或いは第２の半導体層群の一部の層を残した状態で、第２の半導体素子の作製領域に、少なくともプラズマＣＶＤ、スパッタ、ドライエッチングのいずれかの方法を用いて、該第２の半導体素子を作製し保護する工程と、
第１の半導体素子を作製する領域における第１の半導体層群の上に形成された第２の半導体のすべての層或いは第２の半導体層群の一部の層をウエットエッチングにより除去する工程と、
第１の半導体素子を作製する工程と
を含むこと。
２） 半導体集積デバイスは電子素子と光素子とで構成したものであること。
【００１０】
【発明の実施の形態】
以下本発明の実施の形態を図面に基づき詳細に説明する。
【００１１】
図１に本発明の実施の形態として電子素子であるＨＥＭＴと受光素子であるフォトダイオードにより構成される光電子モノリシック集積デバイスの作製方法を示す。
【００１２】
(1) 図１（ａ）に示すように、半導体基板である半絶縁性ＩｎＰ基板１０１上に第１の半導体層であるＨＥＭＴ層１０２と第２の半導体層であるフォトダイオード層１０３とを成長する。
(2) 図１（ｂ）に示すように、ドライエッチングによりフォトダイオード層１０３のメサ構造１１１を形成する。この際にＨＥＭＴ形成領域１１２についてもフォトダイオード層１０３を残す。
(3) 図１（ｃ）に示すように、ウエットエッチング或いはドライエッチングによりＨＥＭＴのメサ構造を形成する。同時に素子間を電気的に絶縁するため素子作製領域以外は半絶縁性ＩｎＰ基板１０１までエッチングする。
(4) 図１（ｄ）に示すように、フォトダイオードの電極１０４を形成する。
(5) 図１（ｅ）に示すように、プラズマＣＶＤ、スパッタ等の方法で絶縁膜１０５を堆積する。
(6) 図２（ａ）に示すように、ＨＥＭＴ作製領域１１２及びコンタクトホール１０６部分の絶縁膜１０５をエッチングにより除去する。
(7) 図２（ｂ）に示すように、ＨＥＭＴ作製領域１１２においてＨＥＭＴ層１０２上に残っているフォトダイオード層１０３をウエットエッチングにより除去する。
(8) 図２（ｃ）に示すように、ＨＥＭＴのソース、ドレイン電極及び素子間
の配線１０７とゲート電極１０８を形成する。
【００１３】
実際に上記工程で作製したフォトダイオード−ＨＥＭＴ集積デバイスにおいては、ゲート長１μｍ、ゲート幅５０μｍのＨＥＭＴのソース抵抗は４Ω、遮断周波数は２５ＧＨｚとなり、同一サイズのＨＥＭＴを単体で作製した場合と同等の特性を実現することが出来た。
【００１４】
上記実施の形態の(2)の工程において、図２（ｄ）に示すように、ＨＥＭＴ作製領域１１２に対応するフォトダイオード層１０３は途中までエッチングする方法でも良い。また、３種類以上の半導体素子を同一基板上に作製するために、３種類以上の半導体層群を有する半導体基板を用いて半導体集積デバイスを作製する場合も本発明の技術思想に含まれる。すなわちこの場合も同様の効果が得られる。
【００１５】
【発明の効果】
以上実施の形態とともに詳細に説明したように、本発明によれば半導体集積デバイスの製造工程においてドライエッチング、スパッタ等を用いる際に、第１の半導体層群の上に第２の半導体層群を堆積した状態を維持しておくので、該プロセス工程の影響で第１の半導体層群の特性が劣化することを防止することが出来る。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る光電子集積デバイスの作製方法を示す説明図で、（ａ）〜（ｅ）は各工程を示す。
【図２】上記実施の形態に係る光電子集積デバイスの作製方法を示す説明図で、（ａ）〜（ｃ）は図１（ａ）に続く各工程、また（ｄ）は図１（ｂ）に対応する他の工程を示す。
【図３】従来の光電子集積デバイスの作製方法を説明する図で、（ａ）〜（ｅ）は各工程を示す。
【図４】上記従来の光電子集積デバイスの作製方法を説明する図で、（ａ）〜（ｂ）は図３（ｅ）に続く各工程を示す。
【符号の説明】
１０１ 半絶縁性ＩｎＰ基板
１０２ ＨＥＭＴ層
１０３ フォトダイオード層
１０４ フォトダイオードの電極
１０５ 絶縁膜
１０６ コンタクトホール
１０７ 配線
１０８ ゲート電極
１１１ フォトダイオード作製領域
１１２ ＨＥＭＴ作製領域
Claims (2)
- 半導体基板上に堆積された第１の半導体層群から形成される第１の半導体素子と該半導体層群の上に積層された第２の半導体層群から形成される第２の半導体素子とを少なくとも有する半導体集積デバイスを、第２の半導体素子を形成し、しかる後に第１の半導体素子を形成することにより作製する半導体集積デバイスの製造方法において、
第１の半導体素子を作製する領域においては第１の半導体層群の上に第２の半導体層群のすべての層或いは第２の半導体層群の一部の層を残した状態で、第２の半導体素子の作製領域に、少なくともプラズマＣＶＤ、スパッタ、ドライエッチングのいずれかの方法を用いて、該第２の半導体素子を作製し保護する工程と、
第１の半導体素子を作製する領域における第１の半導体層群の上に形成された第２の半導体のすべての層或いは第２の半導体層群の一部の層をウエットエッチングにより除去する工程と、
第１の半導体素子を作製する工程と
を含むことを特徴とする半導体集積デバイスの製造方法。 - 半導体集積デバイスは電子素子と光素子とで構成したものであることを特徴とする請求項１に記載する半導体集積デバイスの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27052896A JP3601746B2 (ja) | 1996-10-14 | 1996-10-14 | 半導体集積デバイスの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27052896A JP3601746B2 (ja) | 1996-10-14 | 1996-10-14 | 半導体集積デバイスの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10116979A JPH10116979A (ja) | 1998-05-06 |
| JP3601746B2 true JP3601746B2 (ja) | 2004-12-15 |
Family
ID=17487481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27052896A Expired - Lifetime JP3601746B2 (ja) | 1996-10-14 | 1996-10-14 | 半導体集積デバイスの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3601746B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040036341A (ko) * | 2002-10-24 | 2004-04-30 | 전자부품연구원 | 고전자 이동도 트랜지스터를 이용한 고감도 수광소자 |
-
1996
- 1996-10-14 JP JP27052896A patent/JP3601746B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10116979A (ja) | 1998-05-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH11103072A (ja) | 半導体装置およびその製造方法 | |
| JPH07114210B2 (ja) | 半導体装置の製造方法 | |
| JP3601746B2 (ja) | 半導体集積デバイスの製造方法 | |
| JPH02143527A (ja) | 配線形成方法 | |
| KR20010043405A (ko) | 반도체 디바이스 제조 방법 | |
| JPH09191018A (ja) | 半導体装置およびその製造方法 | |
| JPS6347981A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH08111565A (ja) | 半導体光素子および製造方法 | |
| JP2004253602A (ja) | 光導波路素子およびその製造方法 | |
| JPH07115171A (ja) | Ｍｉｍキャパシタ | |
| JP3558797B2 (ja) | 半導体装置の製造方法 | |
| JPH0897461A (ja) | 半導体受光素子，及びその製造方法 | |
| JP3549690B2 (ja) | 縦型半導体素子 | |
| JP3438437B2 (ja) | 半導体装置及びその製造方法 | |
| KR0157975B1 (ko) | 집적회로의 스택트 캐패시터 제조방법 | |
| JPH11330232A (ja) | 半導体集積回路装置及びその製造方法 | |
| KR100423532B1 (ko) | 반도체 소자의 본딩 패드 형성 방법 | |
| JPS62183182A (ja) | 半導体装置およびその製造方法 | |
| JPH06132320A (ja) | 半導体集積回路 | |
| JP2000031523A (ja) | 光伝導素子 | |
| JPH01296663A (ja) | 光電子集積回路 | |
| JPH01196821A (ja) | 半導体装置の製造方法 | |
| JP2000004022A (ja) | 薄膜トランジスタの製造方法 | |
| JPH02228062A (ja) | 半導体装置およびその製造方法 | |
| JPH03259527A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040323 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040517 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040720 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040823 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040914 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7426 Effective date: 20040916 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040916 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040916 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040916 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081001 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091001 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101001 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111001 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121001 Year of fee payment: 8 |