JP3549690B2 - 縦型半導体素子 - Google Patents
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【０００１】
【発明の属する技術分野】
本発明は、縦型半導体素子に関し、特に縦型の半導体共鳴トンネルトランジスタや縦型の単一電子トランジスタに関する。
【０００２】
【従来の技術】
図５は、従来の縦型半導体共鳴トンネルトランジスタおよびその製造工程を示す断面図である。以下、図５に基づいて説明する。
まず（ａ）に示すように、半導体基板３０上に金属の上部電極３１をメタルリフトオフ法によって形成する。
次に、（ｂ）に示すように、上部電極３１をマスクにして半導体基板３０をドライエッチングし、凸部３２を形成する。
次に、（ｃ）に示すように、ウエットエッチングによって凸部３２をアンダーカットする。
次に、（ｄ）に示すように、上部電極３１をマスクにして真上から蒸着を行ないサイドゲート３３を形成する。この工程では、一旦、全面にレジストを形成し、サイドゲート３３に相当する部分に穴開けを行なった後、蒸着を行なってサイドゲートを形成し、その後にレジストを除去する。なお、（ｄ）においてはレジストは図示を省略している。また、図ではサイドゲート３３が二つに別れて表示されているが、これらは凸部３２の周囲で連続した一つの電極である。
【０００３】
次に、（ｅ）に示すように、レジスト或いはポリイミド等の絶縁性樹脂層３４を全面に付着させて上面を平坦化する。
次に、（ｆ）に示すように、上部電極３１が露出するまで絶縁性樹脂層３４をドライエッチングする。
次に、（ｇ）に示すように、上部電極３１に接して平坦な金属パターン３５を設ける。
次に、（ｈ）に示すように、金属パターン３５をマスクにして絶縁性樹脂層３４をドライエッチングする。
次に、（ｉ）に示すように、表面全体にＳｉＯ２或いはＳｉ３Ｎ４からなる絶縁膜３６を設け、全体をカバーする。
次に、（ｊ）に示すように、絶縁膜３６のうち、上部電極３１に接した金属パターン３５に接続する部分と、サイドゲート３３に接続する部分に穴開けを行ない、穴３７、３８を設ける。
次に、（ｋ）に示すように、ソース用のリード線となる金属層３９とゲート用のリード線となる金属層４０を蒸着することにより、サイドゲート３３をゲート電極とし、上部電極３１をソース電極とする縦型半導体共鳴トンネルトランジスタが完成する。
なお、４１は半導体基板３０の裏面に設けたドレイン電極である。
上記のように、従来の縦型半導体共鳴トンネルトランジスタは、複雑な工程と特殊な作製技術によって形成される。
【０００４】
【発明が解決しようとする課題】
上記のように、従来の縦型半導体素子は複雑な工程と特殊な作製技術によって形成する必要があり、また、サイドゲートは一つのみ可能であった。
【０００５】
本発明は、上記のごとき従来技術の問題を解決するためになされたものであり、従来のような複雑な工程と特殊な作製技術を必要とせず、容易に作製することが出来、しかも単数或いは複数のサイドゲートを任意に作製することのできる縦型半導体素子を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記の目的を達成するため、本発明においては、特許請求の範囲に記載するように構成している。すなわち、請求項１に記載の発明においては、単層または複数積層の半導体からなる半導体基板の上面にソース電極を、裏面にドレイン電極をそれぞれ設け、上記半導体基板の上面をメサエッチングして半導体メサ構造を形成し、上記半導体メサ構造の上面にソース電極とボンディングパッドと両者を接続するリード線とを配設して共鳴トンネルトランジスタまたは単一電子トランジスタを構成した縦型半導体素子であって、前記半導体基板の上面に絶縁膜を介して形成されたボンディングパッドと前記ソース電極を接続するための、前記半導体基板の上面に形成された導電層から成る単数もしくは複数のリード線を有し、該リード線の下を半導体メサ構造とし、かつ該半導体メサ構造の幅および不純物濃度が、該半導体メサ構造を完全に空乏化する範囲の値に形成するように構成している。
なお、上記のメサ構造の幅（例えば後記図１のＷ）とは、メサ構造の長手方向に直交する方向の長さである。この幅は上記導電層の幅とほぼ同じであるが、厳密にはサイドエッチが入るので、導電層の幅よりもやや狭くなる。
また、空乏化するための幅と不純物濃度の例としては、半導体がＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓなどの場合で、幅が０.３μｍ程度以下、不純物濃度が１０１７個／ｃｍ３程度以下であればよい。
上記のように構成すれば、リード線となる導電層の下に位置するメサ構造の部分は空乏化されて絶縁状態になるので、リード線を容易に分離した状態で形成することが出来る。そのため従来のように絶縁樹脂を用いた平坦化工程、および平坦化後の樹脂のエッチングなどの複雑かつ特殊な技術を用いずに、簡便な作製工程で形成することが出来る。
【０００７】
また、請求項２に記載の発明においては、上記空乏化した半導体メサ構造によって分割された複数のサイドゲート電極を有するように構成している。
上記のようにリード線となる導電層の下に位置するメサ構造の部分が絶縁化されているので、それによって分離された複数のサイドゲートを容易に形成することが出来る。形成可能なサイドゲートの数は、リード線となる導電層の数（すなわち、その下に位置するメサ構造の数）に応じて決まる。例えば後記図１の実施の形態では、リード線が２本であり、分離されたサイドゲートも２個形成されている。また、後記図４の例ではリード線が４本であり、サイドゲートが４個の場合を示している。
【０００８】
【発明の実施の形態】
図１は、本発明の一実施の形態を示す斜視図であり、縦型半導体共鳴トンネルトランジスタに本発明を適用した場合を示す。なお、図１における縦横の比率や膜厚等は見やすくするため変形してあり、正確な寸法に対応するものではない。
図１において、１は半導体基板であり、例えば、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓなどの単体、或いはそれらを積層したものである。２は半導体基板１の裏面に形成されたドレイン電極、３はソース電極、４および５はリード線となる導電層、６および７はボンディング用パッド、８および９はＳｉＯ２或いはＳｉ３Ｎ４からなる絶縁膜、１０、１１は導電層４、５の下に位置するメサ構造、１２、１３は絶縁膜８、９の下に位置するメサ構造、１４、１５はサイドゲート（ゲート電極）である。
【０００９】
上記の構造において、導電層４、５の下に位置するメサ構造１０、１１の幅Ｗおよび不純物濃度は、その部分が完全に空乏化する値に形成されている。すなわち、上記導電層４、５の下に位置するメサ構造１０、１１の幅を、半導体の表面準位による空乏層の厚さよりも狭くする。半導体基板１が上記の材料の場合には、一般に０．３μｍ程度以下であれば完全に空乏化する。また、不純物濃度は、半導体基板が前記ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓなどの場合には、１０１７個／ｃｍ３程度以下であればよい。
なお、上記のメサ構造の幅Ｗとは、メサ構造１０、１１の長手方向に直交する方向の長さである。この幅は上記導電層４、５の幅とほぼ同じであるが、厳密にはサイドエッチが入るので、導電層の幅よりもやや狭くなる。
上記のように構成すれば、導電層４、５すなわちリード線の下に位置するメサ構造１０、１１の部分は空乏化されて絶縁状態になるので、リード線を容易に分離した状態で形成することが出来る。そのため従来のように絶縁樹脂を用いた平坦化工程、および平坦化後の樹脂のエッチングなどの複雑かつ特殊な技術を用いずに、簡便な作製工程で形成することが出来る。
【００１０】
さらに、上記のようにメサ構造１０、１１の部分が絶縁化されているので、分離された複数のサイドゲートを容易に形成することが出来る。形成可能なサイドゲートの数は、リード線となる導電層の数（すなわち、その下に位置するメサ構造の数）に応じて決まる。例えば図１の場合には、リード線が４と５の２本であり、分離されたサイドゲートも１４と１５の２個形成されている場合を示している。また、後記図４の例ではリード線が４本であり、サイドゲートが４個の場合を示している。図示はしていないが、同様に、リード線が１本の場合にはサイドゲートは一つ、３本の場合には３個まで形成することが出来る。このように、リード線の数に応じて任意の数のサイドゲートを形成することが出来る。
【００１１】
次に、図２および図３に基づいて、図１に示したトランジスタの製造工程を説明する。なお、図２、図３における縦横の比率や膜厚等は見やすくするため変形してあり、正確な寸法に対応するものではない。
図２は製造工程を示す斜視図、図３は側面図であり、両図の（ａ）〜（ｅ）はそれぞれ同符号の図が同じ工程を示している。なお、図２においては半導体基板１およびドレイン電極２の部分の図示を省略している。
【００１２】
まず、図２、図３の（ａ）では、半導体基板１上にＳｉＯ２、Ｓｉ３Ｎ４などの絶縁膜８、９を形成する。
次に、（ｂ）に示すように、ソース電極（上部電極）３とリード線となる導電層４、５をメタルリフトオフ法で形成する。
【００１３】
次に、（ｃ）に示すように、上記絶縁膜８、９およびソース電極３、リード線となる導電層４、５をマスクとして、半導体基板１をメサエッチングし、メサ構造１０〜１３を形成する。なお、１０、１１はメサ構造において導電層４、５の下に位置する部分、１２、１３はメサ構造において絶縁膜８、９の下に位置する部分である。
次に、（ｄ）に示すように、全面にレジストを形成し、サイドゲート１４、１５に相当する部分に穴開けを行なった後、蒸着を行なってサイドゲート１４、１５を形成し、その後にレジストを除去する。なお、（ｄ）においてはレジストは図示を省略している。
次に、（ｅ）に示すように、絶縁膜８、９上に、リード線となる導電層４、５に接してボンディングパッド６、７を形成する。
上記（ａ）〜（ｅ）の工程で図１に示した縦型半導体共鳴トンネルトランジスタが作製される。
【００１４】
なお、図１〜図３において、導電層４、５が絶縁膜８、９の上にのっている部分は、厳密には絶縁膜の厚さだけ盛り上がる形状になるが、図では平坦に示している。また、ボンディング用パッド６、７が導電層４、５の上にのっている部分も、厳密には導電層４、５の厚さだけ盛り上がる形状になるが、図では平坦に示している。
上記のように、本発明の構成においては、図５に示した従来例における（ｅ）〜（ｈ）の工程を無くすことが出来、簡便な製造工程で製作することが出来る。
【００１５】
次に、図４は、本発明の第２の実施の形態を示す概略斜視図である。
この実施の形態は、リード線が４Ａ、４Ｂ、４Ｃ、４Ｄの４本であり、したがってリード線の下に位置するメサ構造が十字形に形成されており、それらのメサ構造によって分離された４個のサイドゲートＡ、Ｂ、Ｃ、Ｄを有する例である。なお、図４では、例えばリード線の幅は０．２μｍ、平行四辺形をしたソース電極３の一辺の長さは０．８μｍである。その他の構成は、前記図１〜図３と同様である。
本実施の形態においても、リード線の下に位置するメサ構造が空乏化されるような幅と不純物濃度を有し、その部分が絶縁化されているので、リード線は電気的に分離され、また４個のサイドゲートもそれぞれ電気的に分離されている。
【００１６】
【発明の効果】
以上説明したごとく、本発明によれば、リード線となる導電層の下に位置するメサ構造の幅および不純物濃度を、その部分が完全に空乏化する値に形成したことにより、リード線の下に位置するメサ構造の部分は空乏化されて絶縁状態になるので、リード線を容易に分離した状態で形成することが出来る。そのため従来のように絶縁樹脂を用いた平坦化工程、および平坦化後の樹脂のエッチングなどの複雑かつ特殊な技術を用いずに、簡便な作製工程で形成することが出来る、という効果が得られる。
さらに、上記メサ構造の部分が絶縁化されているので、分離された複数のサイドゲートを容易に形成することが出来る、という効果も得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す斜視図。
【図２】第１の実施の形態に示すトランジスタの製造工程を示す斜視図。
【図３】第１の実施の形態に示すトランジスタの製造工程を示す側面図。
【図４】本発明の第２の実施の形態を示す概略斜視図。
【図５】従来の縦型半導体共鳴トンネルトランジスタとその製造工程を示す断面図。
【符号の説明】
１…半導体基板
２…ドレイン電極
３…ソース電極（上部電極）
４、５…リード線となる導電層
６、７…ボンディング用パッド
８、９…絶縁膜
１０、１１…導電層４、５の下に位置するメサ構造
１２、１３…絶縁膜８、９の下に位置するメサ構造
１４、１５…サイドゲート
３０…半導体基板
３１…上部電極
３２…凸部
３３…サイドゲート
３４…絶縁性樹脂層
３５…金属パターン
３６…絶縁膜
３７、３８…穴
３９…金属層
４０…金属層
４１…ドレイン電極
Ｗ…導電層４、５およびメサ構造１０、１１の幅
【発明の属する技術分野】
本発明は、縦型半導体素子に関し、特に縦型の半導体共鳴トンネルトランジスタや縦型の単一電子トランジスタに関する。
【０００２】
【従来の技術】
図５は、従来の縦型半導体共鳴トンネルトランジスタおよびその製造工程を示す断面図である。以下、図５に基づいて説明する。
まず（ａ）に示すように、半導体基板３０上に金属の上部電極３１をメタルリフトオフ法によって形成する。
次に、（ｂ）に示すように、上部電極３１をマスクにして半導体基板３０をドライエッチングし、凸部３２を形成する。
次に、（ｃ）に示すように、ウエットエッチングによって凸部３２をアンダーカットする。
次に、（ｄ）に示すように、上部電極３１をマスクにして真上から蒸着を行ないサイドゲート３３を形成する。この工程では、一旦、全面にレジストを形成し、サイドゲート３３に相当する部分に穴開けを行なった後、蒸着を行なってサイドゲートを形成し、その後にレジストを除去する。なお、（ｄ）においてはレジストは図示を省略している。また、図ではサイドゲート３３が二つに別れて表示されているが、これらは凸部３２の周囲で連続した一つの電極である。
【０００３】
次に、（ｅ）に示すように、レジスト或いはポリイミド等の絶縁性樹脂層３４を全面に付着させて上面を平坦化する。
次に、（ｆ）に示すように、上部電極３１が露出するまで絶縁性樹脂層３４をドライエッチングする。
次に、（ｇ）に示すように、上部電極３１に接して平坦な金属パターン３５を設ける。
次に、（ｈ）に示すように、金属パターン３５をマスクにして絶縁性樹脂層３４をドライエッチングする。
次に、（ｉ）に示すように、表面全体にＳｉＯ２或いはＳｉ３Ｎ４からなる絶縁膜３６を設け、全体をカバーする。
次に、（ｊ）に示すように、絶縁膜３６のうち、上部電極３１に接した金属パターン３５に接続する部分と、サイドゲート３３に接続する部分に穴開けを行ない、穴３７、３８を設ける。
次に、（ｋ）に示すように、ソース用のリード線となる金属層３９とゲート用のリード線となる金属層４０を蒸着することにより、サイドゲート３３をゲート電極とし、上部電極３１をソース電極とする縦型半導体共鳴トンネルトランジスタが完成する。
なお、４１は半導体基板３０の裏面に設けたドレイン電極である。
上記のように、従来の縦型半導体共鳴トンネルトランジスタは、複雑な工程と特殊な作製技術によって形成される。
【０００４】
【発明が解決しようとする課題】
上記のように、従来の縦型半導体素子は複雑な工程と特殊な作製技術によって形成する必要があり、また、サイドゲートは一つのみ可能であった。
【０００５】
本発明は、上記のごとき従来技術の問題を解決するためになされたものであり、従来のような複雑な工程と特殊な作製技術を必要とせず、容易に作製することが出来、しかも単数或いは複数のサイドゲートを任意に作製することのできる縦型半導体素子を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記の目的を達成するため、本発明においては、特許請求の範囲に記載するように構成している。すなわち、請求項１に記載の発明においては、単層または複数積層の半導体からなる半導体基板の上面にソース電極を、裏面にドレイン電極をそれぞれ設け、上記半導体基板の上面をメサエッチングして半導体メサ構造を形成し、上記半導体メサ構造の上面にソース電極とボンディングパッドと両者を接続するリード線とを配設して共鳴トンネルトランジスタまたは単一電子トランジスタを構成した縦型半導体素子であって、前記半導体基板の上面に絶縁膜を介して形成されたボンディングパッドと前記ソース電極を接続するための、前記半導体基板の上面に形成された導電層から成る単数もしくは複数のリード線を有し、該リード線の下を半導体メサ構造とし、かつ該半導体メサ構造の幅および不純物濃度が、該半導体メサ構造を完全に空乏化する範囲の値に形成するように構成している。
なお、上記のメサ構造の幅（例えば後記図１のＷ）とは、メサ構造の長手方向に直交する方向の長さである。この幅は上記導電層の幅とほぼ同じであるが、厳密にはサイドエッチが入るので、導電層の幅よりもやや狭くなる。
また、空乏化するための幅と不純物濃度の例としては、半導体がＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓなどの場合で、幅が０.３μｍ程度以下、不純物濃度が１０１７個／ｃｍ３程度以下であればよい。
上記のように構成すれば、リード線となる導電層の下に位置するメサ構造の部分は空乏化されて絶縁状態になるので、リード線を容易に分離した状態で形成することが出来る。そのため従来のように絶縁樹脂を用いた平坦化工程、および平坦化後の樹脂のエッチングなどの複雑かつ特殊な技術を用いずに、簡便な作製工程で形成することが出来る。
【０００７】
また、請求項２に記載の発明においては、上記空乏化した半導体メサ構造によって分割された複数のサイドゲート電極を有するように構成している。
上記のようにリード線となる導電層の下に位置するメサ構造の部分が絶縁化されているので、それによって分離された複数のサイドゲートを容易に形成することが出来る。形成可能なサイドゲートの数は、リード線となる導電層の数（すなわち、その下に位置するメサ構造の数）に応じて決まる。例えば後記図１の実施の形態では、リード線が２本であり、分離されたサイドゲートも２個形成されている。また、後記図４の例ではリード線が４本であり、サイドゲートが４個の場合を示している。
【０００８】
【発明の実施の形態】
図１は、本発明の一実施の形態を示す斜視図であり、縦型半導体共鳴トンネルトランジスタに本発明を適用した場合を示す。なお、図１における縦横の比率や膜厚等は見やすくするため変形してあり、正確な寸法に対応するものではない。
図１において、１は半導体基板であり、例えば、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓなどの単体、或いはそれらを積層したものである。２は半導体基板１の裏面に形成されたドレイン電極、３はソース電極、４および５はリード線となる導電層、６および７はボンディング用パッド、８および９はＳｉＯ２或いはＳｉ３Ｎ４からなる絶縁膜、１０、１１は導電層４、５の下に位置するメサ構造、１２、１３は絶縁膜８、９の下に位置するメサ構造、１４、１５はサイドゲート（ゲート電極）である。
【０００９】
上記の構造において、導電層４、５の下に位置するメサ構造１０、１１の幅Ｗおよび不純物濃度は、その部分が完全に空乏化する値に形成されている。すなわち、上記導電層４、５の下に位置するメサ構造１０、１１の幅を、半導体の表面準位による空乏層の厚さよりも狭くする。半導体基板１が上記の材料の場合には、一般に０．３μｍ程度以下であれば完全に空乏化する。また、不純物濃度は、半導体基板が前記ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓなどの場合には、１０１７個／ｃｍ３程度以下であればよい。
なお、上記のメサ構造の幅Ｗとは、メサ構造１０、１１の長手方向に直交する方向の長さである。この幅は上記導電層４、５の幅とほぼ同じであるが、厳密にはサイドエッチが入るので、導電層の幅よりもやや狭くなる。
上記のように構成すれば、導電層４、５すなわちリード線の下に位置するメサ構造１０、１１の部分は空乏化されて絶縁状態になるので、リード線を容易に分離した状態で形成することが出来る。そのため従来のように絶縁樹脂を用いた平坦化工程、および平坦化後の樹脂のエッチングなどの複雑かつ特殊な技術を用いずに、簡便な作製工程で形成することが出来る。
【００１０】
さらに、上記のようにメサ構造１０、１１の部分が絶縁化されているので、分離された複数のサイドゲートを容易に形成することが出来る。形成可能なサイドゲートの数は、リード線となる導電層の数（すなわち、その下に位置するメサ構造の数）に応じて決まる。例えば図１の場合には、リード線が４と５の２本であり、分離されたサイドゲートも１４と１５の２個形成されている場合を示している。また、後記図４の例ではリード線が４本であり、サイドゲートが４個の場合を示している。図示はしていないが、同様に、リード線が１本の場合にはサイドゲートは一つ、３本の場合には３個まで形成することが出来る。このように、リード線の数に応じて任意の数のサイドゲートを形成することが出来る。
【００１１】
次に、図２および図３に基づいて、図１に示したトランジスタの製造工程を説明する。なお、図２、図３における縦横の比率や膜厚等は見やすくするため変形してあり、正確な寸法に対応するものではない。
図２は製造工程を示す斜視図、図３は側面図であり、両図の（ａ）〜（ｅ）はそれぞれ同符号の図が同じ工程を示している。なお、図２においては半導体基板１およびドレイン電極２の部分の図示を省略している。
【００１２】
まず、図２、図３の（ａ）では、半導体基板１上にＳｉＯ２、Ｓｉ３Ｎ４などの絶縁膜８、９を形成する。
次に、（ｂ）に示すように、ソース電極（上部電極）３とリード線となる導電層４、５をメタルリフトオフ法で形成する。
【００１３】
次に、（ｃ）に示すように、上記絶縁膜８、９およびソース電極３、リード線となる導電層４、５をマスクとして、半導体基板１をメサエッチングし、メサ構造１０〜１３を形成する。なお、１０、１１はメサ構造において導電層４、５の下に位置する部分、１２、１３はメサ構造において絶縁膜８、９の下に位置する部分である。
次に、（ｄ）に示すように、全面にレジストを形成し、サイドゲート１４、１５に相当する部分に穴開けを行なった後、蒸着を行なってサイドゲート１４、１５を形成し、その後にレジストを除去する。なお、（ｄ）においてはレジストは図示を省略している。
次に、（ｅ）に示すように、絶縁膜８、９上に、リード線となる導電層４、５に接してボンディングパッド６、７を形成する。
上記（ａ）〜（ｅ）の工程で図１に示した縦型半導体共鳴トンネルトランジスタが作製される。
【００１４】
なお、図１〜図３において、導電層４、５が絶縁膜８、９の上にのっている部分は、厳密には絶縁膜の厚さだけ盛り上がる形状になるが、図では平坦に示している。また、ボンディング用パッド６、７が導電層４、５の上にのっている部分も、厳密には導電層４、５の厚さだけ盛り上がる形状になるが、図では平坦に示している。
上記のように、本発明の構成においては、図５に示した従来例における（ｅ）〜（ｈ）の工程を無くすことが出来、簡便な製造工程で製作することが出来る。
【００１５】
次に、図４は、本発明の第２の実施の形態を示す概略斜視図である。
この実施の形態は、リード線が４Ａ、４Ｂ、４Ｃ、４Ｄの４本であり、したがってリード線の下に位置するメサ構造が十字形に形成されており、それらのメサ構造によって分離された４個のサイドゲートＡ、Ｂ、Ｃ、Ｄを有する例である。なお、図４では、例えばリード線の幅は０．２μｍ、平行四辺形をしたソース電極３の一辺の長さは０．８μｍである。その他の構成は、前記図１〜図３と同様である。
本実施の形態においても、リード線の下に位置するメサ構造が空乏化されるような幅と不純物濃度を有し、その部分が絶縁化されているので、リード線は電気的に分離され、また４個のサイドゲートもそれぞれ電気的に分離されている。
【００１６】
【発明の効果】
以上説明したごとく、本発明によれば、リード線となる導電層の下に位置するメサ構造の幅および不純物濃度を、その部分が完全に空乏化する値に形成したことにより、リード線の下に位置するメサ構造の部分は空乏化されて絶縁状態になるので、リード線を容易に分離した状態で形成することが出来る。そのため従来のように絶縁樹脂を用いた平坦化工程、および平坦化後の樹脂のエッチングなどの複雑かつ特殊な技術を用いずに、簡便な作製工程で形成することが出来る、という効果が得られる。
さらに、上記メサ構造の部分が絶縁化されているので、分離された複数のサイドゲートを容易に形成することが出来る、という効果も得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す斜視図。
【図２】第１の実施の形態に示すトランジスタの製造工程を示す斜視図。
【図３】第１の実施の形態に示すトランジスタの製造工程を示す側面図。
【図４】本発明の第２の実施の形態を示す概略斜視図。
【図５】従来の縦型半導体共鳴トンネルトランジスタとその製造工程を示す断面図。
【符号の説明】
１…半導体基板
２…ドレイン電極
３…ソース電極（上部電極）
４、５…リード線となる導電層
６、７…ボンディング用パッド
８、９…絶縁膜
１０、１１…導電層４、５の下に位置するメサ構造
１２、１３…絶縁膜８、９の下に位置するメサ構造
１４、１５…サイドゲート
３０…半導体基板
３１…上部電極
３２…凸部
３３…サイドゲート
３４…絶縁性樹脂層
３５…金属パターン
３６…絶縁膜
３７、３８…穴
３９…金属層
４０…金属層
４１…ドレイン電極
Ｗ…導電層４、５およびメサ構造１０、１１の幅
Claims (2)
- 単層または複数積層の半導体からなる半導体基板の上面にソース電極を、裏面にドレイン電極をそれぞれ設け、上記半導体基板の上面をメサエッチングして半導体メサ構造を形成し、上記半導体メサ構造の上面にソース電極とボンディングパッドと両者を接続するリード線とを配設して共鳴トンネルトランジスタまたは単一電子トランジスタを構成した縦型半導体素子であって、
前記半導体基板の上面に絶縁膜を介して形成されたボンディングパッドと前記ソース電極を接続するための、前記半導体基板の上面に形成された導電層から成る単数もしくは複数のリード線を有し、該リード線の下を半導体メサ構造とし、かつ該半導体メサ構造の幅および不純物濃度が、該半導体メサ構造を完全に空乏化する範囲の値に形成されたことを特徴とする縦型半導体素子。 - 上記空乏化した半導体メサ構造によって分割された複数のサイドゲート電極を有することを特徴とする請求項１に記載の縦型半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29607396A JP3549690B2 (ja) | 1996-11-08 | 1996-11-08 | 縦型半導体素子 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP29607396A JP3549690B2 (ja) | 1996-11-08 | 1996-11-08 | 縦型半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10144933A JPH10144933A (ja) | 1998-05-29 |
| JP3549690B2 true JP3549690B2 (ja) | 2004-08-04 |
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ID=17828772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP29607396A Expired - Fee Related JP3549690B2 (ja) | 1996-11-08 | 1996-11-08 | 縦型半導体素子 |
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| JP (1) | JP3549690B2 (ja) |
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|---|---|---|---|---|
| JP4871150B2 (ja) * | 2007-01-17 | 2012-02-08 | 独立行政法人科学技術振興機構 | 環状構造をもつ縦型共鳴トンネル素子の製造方法及び縦型共鳴トンネル素子並びに磁気検出装置 |
-
1996
- 1996-11-08 JP JP29607396A patent/JP3549690B2/ja not_active Expired - Fee Related
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|---|---|
| JPH10144933A (ja) | 1998-05-29 |
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