JP3549690B2 - 縦型半導体素子 - Google Patents
縦型半導体素子 Download PDFInfo
- Publication number
- JP3549690B2 JP3549690B2 JP29607396A JP29607396A JP3549690B2 JP 3549690 B2 JP3549690 B2 JP 3549690B2 JP 29607396 A JP29607396 A JP 29607396A JP 29607396 A JP29607396 A JP 29607396A JP 3549690 B2 JP3549690 B2 JP 3549690B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- mesa structure
- semiconductor substrate
- semiconductor device
- width
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Bipolar Transistors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の属する技術分野】
本発明は、縦型半導体素子に関し、特に縦型の半導体共鳴トンネルトランジスタや縦型の単一電子トランジスタに関する。
【0002】
【従来の技術】
図5は、従来の縦型半導体共鳴トンネルトランジスタおよびその製造工程を示す断面図である。以下、図5に基づいて説明する。
まず(a)に示すように、半導体基板30上に金属の上部電極31をメタルリフトオフ法によって形成する。
次に、(b)に示すように、上部電極31をマスクにして半導体基板30をドライエッチングし、凸部32を形成する。
次に、(c)に示すように、ウエットエッチングによって凸部32をアンダーカットする。
次に、(d)に示すように、上部電極31をマスクにして真上から蒸着を行ないサイドゲート33を形成する。この工程では、一旦、全面にレジストを形成し、サイドゲート33に相当する部分に穴開けを行なった後、蒸着を行なってサイドゲートを形成し、その後にレジストを除去する。なお、(d)においてはレジストは図示を省略している。また、図ではサイドゲート33が二つに別れて表示されているが、これらは凸部32の周囲で連続した一つの電極である。
【0003】
次に、(e)に示すように、レジスト或いはポリイミド等の絶縁性樹脂層34を全面に付着させて上面を平坦化する。
次に、(f)に示すように、上部電極31が露出するまで絶縁性樹脂層34をドライエッチングする。
次に、(g)に示すように、上部電極31に接して平坦な金属パターン35を設ける。
次に、(h)に示すように、金属パターン35をマスクにして絶縁性樹脂層34をドライエッチングする。
次に、(i)に示すように、表面全体にSiO2或いはSi3N4からなる絶縁膜36を設け、全体をカバーする。
次に、(j)に示すように、絶縁膜36のうち、上部電極31に接した金属パターン35に接続する部分と、サイドゲート33に接続する部分に穴開けを行ない、穴37、38を設ける。
次に、(k)に示すように、ソース用のリード線となる金属層39とゲート用のリード線となる金属層40を蒸着することにより、サイドゲート33をゲート電極とし、上部電極31をソース電極とする縦型半導体共鳴トンネルトランジスタが完成する。
なお、41は半導体基板30の裏面に設けたドレイン電極である。
上記のように、従来の縦型半導体共鳴トンネルトランジスタは、複雑な工程と特殊な作製技術によって形成される。
【0004】
【発明が解決しようとする課題】
上記のように、従来の縦型半導体素子は複雑な工程と特殊な作製技術によって形成する必要があり、また、サイドゲートは一つのみ可能であった。
【0005】
本発明は、上記のごとき従来技術の問題を解決するためになされたものであり、従来のような複雑な工程と特殊な作製技術を必要とせず、容易に作製することが出来、しかも単数或いは複数のサイドゲートを任意に作製することのできる縦型半導体素子を提供することを目的とする。
【0006】
【課題を解決するための手段】
上記の目的を達成するため、本発明においては、特許請求の範囲に記載するように構成している。すなわち、請求項1に記載の発明においては、単層または複数積層の半導体からなる半導体基板の上面にソース電極を、裏面にドレイン電極をそれぞれ設け、上記半導体基板の上面をメサエッチングして半導体メサ構造を形成し、上記半導体メサ構造の上面にソース電極とボンディングパッドと両者を接続するリード線とを配設して共鳴トンネルトランジスタまたは単一電子トランジスタを構成した縦型半導体素子であって、前記半導体基板の上面に絶縁膜を介して形成されたボンディングパッドと前記ソース電極を接続するための、前記半導体基板の上面に形成された導電層から成る単数もしくは複数のリード線を有し、該リード線の下を半導体メサ構造とし、かつ該半導体メサ構造の幅および不純物濃度が、該半導体メサ構造を完全に空乏化する範囲の値に形成するように構成している。
なお、上記のメサ構造の幅(例えば後記図1のW)とは、メサ構造の長手方向に直交する方向の長さである。この幅は上記導電層の幅とほぼ同じであるが、厳密にはサイドエッチが入るので、導電層の幅よりもやや狭くなる。
また、空乏化するための幅と不純物濃度の例としては、半導体がGaAs、AlGaAs、InGaAsなどの場合で、幅が0.3μm程度以下、不純物濃度が1017個/cm3程度以下であればよい。
上記のように構成すれば、リード線となる導電層の下に位置するメサ構造の部分は空乏化されて絶縁状態になるので、リード線を容易に分離した状態で形成することが出来る。そのため従来のように絶縁樹脂を用いた平坦化工程、および平坦化後の樹脂のエッチングなどの複雑かつ特殊な技術を用いずに、簡便な作製工程で形成することが出来る。
【0007】
また、請求項2に記載の発明においては、上記空乏化した半導体メサ構造によって分割された複数のサイドゲート電極を有するように構成している。
上記のようにリード線となる導電層の下に位置するメサ構造の部分が絶縁化されているので、それによって分離された複数のサイドゲートを容易に形成することが出来る。形成可能なサイドゲートの数は、リード線となる導電層の数(すなわち、その下に位置するメサ構造の数)に応じて決まる。例えば後記図1の実施の形態では、リード線が2本であり、分離されたサイドゲートも2個形成されている。また、後記図4の例ではリード線が4本であり、サイドゲートが4個の場合を示している。
【0008】
【発明の実施の形態】
図1は、本発明の一実施の形態を示す斜視図であり、縦型半導体共鳴トンネルトランジスタに本発明を適用した場合を示す。なお、図1における縦横の比率や膜厚等は見やすくするため変形してあり、正確な寸法に対応するものではない。
図1において、1は半導体基板であり、例えば、GaAs、AlGaAs、InGaAsなどの単体、或いはそれらを積層したものである。2は半導体基板1の裏面に形成されたドレイン電極、3はソース電極、4および5はリード線となる導電層、6および7はボンディング用パッド、8および9はSiO2或いはSi3N4からなる絶縁膜、10、11は導電層4、5の下に位置するメサ構造、12、13は絶縁膜8、9の下に位置するメサ構造、14、15はサイドゲート(ゲート電極)である。
【0009】
上記の構造において、導電層4、5の下に位置するメサ構造10、11の幅Wおよび不純物濃度は、その部分が完全に空乏化する値に形成されている。すなわち、上記導電層4、5の下に位置するメサ構造10、11の幅を、半導体の表面準位による空乏層の厚さよりも狭くする。半導体基板1が上記の材料の場合には、一般に0.3μm程度以下であれば完全に空乏化する。また、不純物濃度は、半導体基板が前記GaAs、AlGaAs、InGaAsなどの場合には、1017個/cm3程度以下であればよい。
なお、上記のメサ構造の幅Wとは、メサ構造10、11の長手方向に直交する方向の長さである。この幅は上記導電層4、5の幅とほぼ同じであるが、厳密にはサイドエッチが入るので、導電層の幅よりもやや狭くなる。
上記のように構成すれば、導電層4、5すなわちリード線の下に位置するメサ構造10、11の部分は空乏化されて絶縁状態になるので、リード線を容易に分離した状態で形成することが出来る。そのため従来のように絶縁樹脂を用いた平坦化工程、および平坦化後の樹脂のエッチングなどの複雑かつ特殊な技術を用いずに、簡便な作製工程で形成することが出来る。
【0010】
さらに、上記のようにメサ構造10、11の部分が絶縁化されているので、分離された複数のサイドゲートを容易に形成することが出来る。形成可能なサイドゲートの数は、リード線となる導電層の数(すなわち、その下に位置するメサ構造の数)に応じて決まる。例えば図1の場合には、リード線が4と5の2本であり、分離されたサイドゲートも14と15の2個形成されている場合を示している。また、後記図4の例ではリード線が4本であり、サイドゲートが4個の場合を示している。図示はしていないが、同様に、リード線が1本の場合にはサイドゲートは一つ、3本の場合には3個まで形成することが出来る。このように、リード線の数に応じて任意の数のサイドゲートを形成することが出来る。
【0011】
次に、図2および図3に基づいて、図1に示したトランジスタの製造工程を説明する。なお、図2、図3における縦横の比率や膜厚等は見やすくするため変形してあり、正確な寸法に対応するものではない。
図2は製造工程を示す斜視図、図3は側面図であり、両図の(a)〜(e)はそれぞれ同符号の図が同じ工程を示している。なお、図2においては半導体基板1およびドレイン電極2の部分の図示を省略している。
【0012】
まず、図2、図3の(a)では、半導体基板1上にSiO2、Si3N4などの絶縁膜8、9を形成する。
次に、(b)に示すように、ソース電極(上部電極)3とリード線となる導電層4、5をメタルリフトオフ法で形成する。
【0013】
次に、(c)に示すように、上記絶縁膜8、9およびソース電極3、リード線となる導電層4、5をマスクとして、半導体基板1をメサエッチングし、メサ構造10〜13を形成する。なお、10、11はメサ構造において導電層4、5の下に位置する部分、12、13はメサ構造において絶縁膜8、9の下に位置する部分である。
次に、(d)に示すように、全面にレジストを形成し、サイドゲート14、15に相当する部分に穴開けを行なった後、蒸着を行なってサイドゲート14、15を形成し、その後にレジストを除去する。なお、(d)においてはレジストは図示を省略している。
次に、(e)に示すように、絶縁膜8、9上に、リード線となる導電層4、5に接してボンディングパッド6、7を形成する。
上記(a)〜(e)の工程で図1に示した縦型半導体共鳴トンネルトランジスタが作製される。
【0014】
なお、図1〜図3において、導電層4、5が絶縁膜8、9の上にのっている部分は、厳密には絶縁膜の厚さだけ盛り上がる形状になるが、図では平坦に示している。また、ボンディング用パッド6、7が導電層4、5の上にのっている部分も、厳密には導電層4、5の厚さだけ盛り上がる形状になるが、図では平坦に示している。
上記のように、本発明の構成においては、図5に示した従来例における(e)〜(h)の工程を無くすことが出来、簡便な製造工程で製作することが出来る。
【0015】
次に、図4は、本発明の第2の実施の形態を示す概略斜視図である。
この実施の形態は、リード線が4A、4B、4C、4Dの4本であり、したがってリード線の下に位置するメサ構造が十字形に形成されており、それらのメサ構造によって分離された4個のサイドゲートA、B、C、Dを有する例である。なお、図4では、例えばリード線の幅は0.2μm、平行四辺形をしたソース電極3の一辺の長さは0.8μmである。その他の構成は、前記図1〜図3と同様である。
本実施の形態においても、リード線の下に位置するメサ構造が空乏化されるような幅と不純物濃度を有し、その部分が絶縁化されているので、リード線は電気的に分離され、また4個のサイドゲートもそれぞれ電気的に分離されている。
【0016】
【発明の効果】
以上説明したごとく、本発明によれば、リード線となる導電層の下に位置するメサ構造の幅および不純物濃度を、その部分が完全に空乏化する値に形成したことにより、リード線の下に位置するメサ構造の部分は空乏化されて絶縁状態になるので、リード線を容易に分離した状態で形成することが出来る。そのため従来のように絶縁樹脂を用いた平坦化工程、および平坦化後の樹脂のエッチングなどの複雑かつ特殊な技術を用いずに、簡便な作製工程で形成することが出来る、という効果が得られる。
さらに、上記メサ構造の部分が絶縁化されているので、分離された複数のサイドゲートを容易に形成することが出来る、という効果も得られる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態を示す斜視図。
【図2】第1の実施の形態に示すトランジスタの製造工程を示す斜視図。
【図3】第1の実施の形態に示すトランジスタの製造工程を示す側面図。
【図4】本発明の第2の実施の形態を示す概略斜視図。
【図5】従来の縦型半導体共鳴トンネルトランジスタとその製造工程を示す断面図。
【符号の説明】
1…半導体基板
2…ドレイン電極
3…ソース電極(上部電極)
4、5…リード線となる導電層
6、7…ボンディング用パッド
8、9…絶縁膜
10、11…導電層4、5の下に位置するメサ構造
12、13…絶縁膜8、9の下に位置するメサ構造
14、15…サイドゲート
30…半導体基板
31…上部電極
32…凸部
33…サイドゲート
34…絶縁性樹脂層
35…金属パターン
36…絶縁膜
37、38…穴
39…金属層
40…金属層
41…ドレイン電極
W…導電層4、5およびメサ構造10、11の幅
Claims (2)
- 単層または複数積層の半導体からなる半導体基板の上面にソース電極を、裏面にドレイン電極をそれぞれ設け、上記半導体基板の上面をメサエッチングして半導体メサ構造を形成し、上記半導体メサ構造の上面にソース電極とボンディングパッドと両者を接続するリード線とを配設して共鳴トンネルトランジスタまたは単一電子トランジスタを構成した縦型半導体素子であって、
前記半導体基板の上面に絶縁膜を介して形成されたボンディングパッドと前記ソース電極を接続するための、前記半導体基板の上面に形成された導電層から成る単数もしくは複数のリード線を有し、該リード線の下を半導体メサ構造とし、かつ該半導体メサ構造の幅および不純物濃度が、該半導体メサ構造を完全に空乏化する範囲の値に形成されたことを特徴とする縦型半導体素子。 - 上記空乏化した半導体メサ構造によって分割された複数のサイドゲート電極を有することを特徴とする請求項1に記載の縦型半導体素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29607396A JP3549690B2 (ja) | 1996-11-08 | 1996-11-08 | 縦型半導体素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29607396A JP3549690B2 (ja) | 1996-11-08 | 1996-11-08 | 縦型半導体素子 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10144933A JPH10144933A (ja) | 1998-05-29 |
JP3549690B2 true JP3549690B2 (ja) | 2004-08-04 |
Family
ID=17828772
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29607396A Expired - Fee Related JP3549690B2 (ja) | 1996-11-08 | 1996-11-08 | 縦型半導体素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3549690B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4871150B2 (ja) * | 2007-01-17 | 2012-02-08 | 独立行政法人科学技術振興機構 | 環状構造をもつ縦型共鳴トンネル素子の製造方法及び縦型共鳴トンネル素子並びに磁気検出装置 |
-
1996
- 1996-11-08 JP JP29607396A patent/JP3549690B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH10144933A (ja) | 1998-05-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5614762A (en) | Field effect transistors having comb-shaped electrode assemblies | |
US5905294A (en) | High rated voltage semiconductor device with floating diffusion regions | |
JP3549690B2 (ja) | 縦型半導体素子 | |
US7164204B2 (en) | Integrated circuit devices with an auxiliary pad for contact hole alignment | |
JP2508831B2 (ja) | 半導体装置 | |
JP2936586B2 (ja) | 高電子移動度電界効果トランジスタの製造方法 | |
JP2900477B2 (ja) | 半導体装置の製造方法 | |
JP3076048B2 (ja) | 半導体装置の製造方法 | |
JPH0856024A (ja) | 集積回路の製造方法 | |
JPH0113425Y2 (ja) | ||
JPH08111565A (ja) | 半導体光素子および製造方法 | |
JP4284748B2 (ja) | 半導体装置とその製造方法 | |
JPH02134848A (ja) | 半導体装置の製造方法 | |
JPS6239823B2 (ja) | ||
JP2504245B2 (ja) | 半導体装置用電極およびその形成方法 | |
JPH0529375A (ja) | 半導体装置 | |
JPH0497528A (ja) | 半導体装置及びその製造方法 | |
JPS61168252A (ja) | 半導体装置及びその製造方法 | |
JPS59105339A (ja) | 半導体装置の製造方法 | |
JPH01274453A (ja) | 半導体装置及びその製造方法 | |
JPS59155946A (ja) | 半導体装置の製造方法 | |
JPS62247543A (ja) | 半導体装置の製造方法 | |
JPH03248537A (ja) | 半導体装置の製造方法 | |
JPH03159120A (ja) | 半導体装置 | |
JPS63107046A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040203 |
|
A521 | Written amendment |
Effective date: 20040325 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Effective date: 20040420 Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Effective date: 20040421 Free format text: JAPANESE INTERMEDIATE CODE: A61 |
|
R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 5 Free format text: PAYMENT UNTIL: 20090430 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090430 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100430 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100430 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110430 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 8 Free format text: PAYMENT UNTIL: 20120430 |
|
LAPS | Cancellation because of no payment of annual fees |