JPH10144933A - 縦型半導体素子 - Google Patents
縦型半導体素子Info
- Publication number
- JPH10144933A JPH10144933A JP29607396A JP29607396A JPH10144933A JP H10144933 A JPH10144933 A JP H10144933A JP 29607396 A JP29607396 A JP 29607396A JP 29607396 A JP29607396 A JP 29607396A JP H10144933 A JPH10144933 A JP H10144933A
- Authority
- JP
- Japan
- Prior art keywords
- mesa structure
- lead wires
- conductive layer
- semiconductor
- width
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Bipolar Transistors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】従来のような複雑な工程と特殊な作製技術を必
要とせず、容易に作製でき、しかも単数又は複数のサイ
ドゲートを任意に作製できる縦型半導体素子を提供す
る。 【解決手段】半導体メサ構造上に形成された導電層から
成る単数又は複数のリード線４、５を有し、かつ半導体
メサ構造における導電層の下に位置する部分１０、１１
の幅Ｗおよび不純物濃度を、該部分が完全に空乏化され
る範囲の値に形成した構成。リード線の下に位置するメ
サ構造の部分は空乏化されて絶縁状態になるので、リー
ド線を容易に分離した状態で形成できる。そのため従来
のように絶縁樹脂を用いた平坦化工程や平坦化後の樹脂
のエッチングなどの複雑かつ特殊な技術を用いずに、簡
便な作製工程で形成できる。また、絶縁化されたメサ構
造で分離された複数のサイドゲート１４、１５を容易に
形成できる。
要とせず、容易に作製でき、しかも単数又は複数のサイ
ドゲートを任意に作製できる縦型半導体素子を提供す
る。 【解決手段】半導体メサ構造上に形成された導電層から
成る単数又は複数のリード線４、５を有し、かつ半導体
メサ構造における導電層の下に位置する部分１０、１１
の幅Ｗおよび不純物濃度を、該部分が完全に空乏化され
る範囲の値に形成した構成。リード線の下に位置するメ
サ構造の部分は空乏化されて絶縁状態になるので、リー
ド線を容易に分離した状態で形成できる。そのため従来
のように絶縁樹脂を用いた平坦化工程や平坦化後の樹脂
のエッチングなどの複雑かつ特殊な技術を用いずに、簡
便な作製工程で形成できる。また、絶縁化されたメサ構
造で分離された複数のサイドゲート１４、１５を容易に
形成できる。
Description
【０００１】
【発明の属する技術分野】本発明は、縦型半導体素子に
関し、特に縦型の半導体共鳴トンネルトランジスタや縦
型の単一電子トランジスタに関する。
関し、特に縦型の半導体共鳴トンネルトランジスタや縦
型の単一電子トランジスタに関する。
【０００２】
【従来の技術】図５は、従来の縦型半導体共鳴トンネル
トランジスタおよびその製造工程を示す断面図である。
以下、図５に基づいて説明する。まず（ａ）に示すよう
に、半導体基板３０上に金属の上部電極３１をメタルリ
フトオフ法によって形成する。次に、（ｂ）に示すよう
に、上部電極３１をマスクにして半導体基板３０をドラ
イエッチングし、凸部３２を形成する。次に、（ｃ）に
示すように、ウエットエッチングによって凸部３２をア
ンダーカットする。次に、（ｄ）に示すように、上部電
極３１をマスクにして真上から蒸着を行ないサイドゲー
ト３３を形成する。この工程では、一旦、全面にレジス
トを形成し、サイドゲート３３に相当する部分に穴開け
を行なった後、蒸着を行なってサイドゲートを形成し、
その後にレジストを除去する。なお、（ｄ）においては
レジストは図示を省略している。また、図ではサイドゲ
ート３３が二つに別れて表示されているが、これらは凸
部３２の周囲で連続した一つの電極である。
トランジスタおよびその製造工程を示す断面図である。
以下、図５に基づいて説明する。まず（ａ）に示すよう
に、半導体基板３０上に金属の上部電極３１をメタルリ
フトオフ法によって形成する。次に、（ｂ）に示すよう
に、上部電極３１をマスクにして半導体基板３０をドラ
イエッチングし、凸部３２を形成する。次に、（ｃ）に
示すように、ウエットエッチングによって凸部３２をア
ンダーカットする。次に、（ｄ）に示すように、上部電
極３１をマスクにして真上から蒸着を行ないサイドゲー
ト３３を形成する。この工程では、一旦、全面にレジス
トを形成し、サイドゲート３３に相当する部分に穴開け
を行なった後、蒸着を行なってサイドゲートを形成し、
その後にレジストを除去する。なお、（ｄ）においては
レジストは図示を省略している。また、図ではサイドゲ
ート３３が二つに別れて表示されているが、これらは凸
部３２の周囲で連続した一つの電極である。
【０００３】次に、（ｅ）に示すように、レジスト或い
はポリイミド等の絶縁性樹脂層３４を全面に付着させて
上面を平坦化する。次に、（ｆ）に示すように、上部電
極３１が露出するまで絶縁性樹脂層３４をドライエッチ
ングする。次に、（ｇ）に示すように、上部電極３１に
接して平坦な金属パターン３５を設ける。次に、（ｈ）
に示すように、金属パターン３５をマスクにして絶縁性
樹脂層３４をドライエッチングする。次に、（ｉ）に示
すように、表面全体にＳｉＯ2或いはＳｉ3Ｎ4からなる
絶縁膜３６を設け、全体をカバーする。次に、（ｊ）に
示すように、絶縁膜３６のうち、上部電極３１に接した
金属パターン３５に接続する部分と、サイドゲート３３
に接続する部分に穴開けを行ない、穴３７、３８を設け
る。次に、（ｋ）に示すように、ソース用のリード線と
なる金属層３９とゲート用のリード線となる金属層４０
を蒸着することにより、サイドゲート３３をゲート電極
とし、上部電極３１をソース電極とする縦型半導体共鳴
トンネルトランジスタが完成する。なお、４１は半導体
基板３０の裏面に設けたドレイン電極である。上記のよ
うに、従来の縦型半導体共鳴トンネルトランジスタは、
複雑な工程と特殊な作製技術によって形成される。
はポリイミド等の絶縁性樹脂層３４を全面に付着させて
上面を平坦化する。次に、（ｆ）に示すように、上部電
極３１が露出するまで絶縁性樹脂層３４をドライエッチ
ングする。次に、（ｇ）に示すように、上部電極３１に
接して平坦な金属パターン３５を設ける。次に、（ｈ）
に示すように、金属パターン３５をマスクにして絶縁性
樹脂層３４をドライエッチングする。次に、（ｉ）に示
すように、表面全体にＳｉＯ2或いはＳｉ3Ｎ4からなる
絶縁膜３６を設け、全体をカバーする。次に、（ｊ）に
示すように、絶縁膜３６のうち、上部電極３１に接した
金属パターン３５に接続する部分と、サイドゲート３３
に接続する部分に穴開けを行ない、穴３７、３８を設け
る。次に、（ｋ）に示すように、ソース用のリード線と
なる金属層３９とゲート用のリード線となる金属層４０
を蒸着することにより、サイドゲート３３をゲート電極
とし、上部電極３１をソース電極とする縦型半導体共鳴
トンネルトランジスタが完成する。なお、４１は半導体
基板３０の裏面に設けたドレイン電極である。上記のよ
うに、従来の縦型半導体共鳴トンネルトランジスタは、
複雑な工程と特殊な作製技術によって形成される。
【０００４】
【発明が解決しようとする課題】上記のように、従来の
縦型半導体素子は複雑な工程と特殊な作製技術によって
形成する必要があり、また、サイドゲートは一つのみ可
能であった。
縦型半導体素子は複雑な工程と特殊な作製技術によって
形成する必要があり、また、サイドゲートは一つのみ可
能であった。
【０００５】本発明は、上記のごとき従来技術の問題を
解決するためになされたものであり、従来のような複雑
な工程と特殊な作製技術を必要とせず、容易に作製する
ことが出来、しかも単数或いは複数のサイドゲートを任
意に作製することのできる縦型半導体素子を提供するこ
とを目的とする。
解決するためになされたものであり、従来のような複雑
な工程と特殊な作製技術を必要とせず、容易に作製する
ことが出来、しかも単数或いは複数のサイドゲートを任
意に作製することのできる縦型半導体素子を提供するこ
とを目的とする。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
め、本発明においては、特許請求の範囲に記載するよう
に構成している。すなわち、請求項１に記載の発明にお
いては、半導体メサ構造上に形成された導電層から成る
単数もしくは複数のリード線を有し、かつ上記半導体メ
サ構造における上記導電層の下に位置する部分の幅およ
び不純物濃度が、該半導体メサ構造における導電層の下
に位置する部分を完全に空乏化する範囲の値に形成する
ように構成している。なお、上記のメサ構造の幅（例え
ば後記図１のＷ）とは、メサ構造の長手方向に直交する
方向の長さである。この幅は上記導電層の幅とほぼ同じ
であるが、厳密にはサイドエッチが入るので、導電層の
幅よりもやや狭くなる。また、空乏化するための幅と不
純物濃度の例としては、半導体がＧａＡｓ、ＡｌＧａＡ
ｓ、ＩｎＧａＡｓなどの場合で、幅が０.３μｍ程度以
下、不純物濃度が１０17個／ｃｍ3程度以下であればよ
い。上記のように構成すれば、リード線となる導電層の
下に位置するメサ構造の部分は空乏化されて絶縁状態に
なるので、リード線を容易に分離した状態で形成するこ
とが出来る。そのため従来のように絶縁樹脂を用いた平
坦化工程、および平坦化後の樹脂のエッチングなどの複
雑かつ特殊な技術を用いずに、簡便な作製工程で形成す
ることが出来る。
め、本発明においては、特許請求の範囲に記載するよう
に構成している。すなわち、請求項１に記載の発明にお
いては、半導体メサ構造上に形成された導電層から成る
単数もしくは複数のリード線を有し、かつ上記半導体メ
サ構造における上記導電層の下に位置する部分の幅およ
び不純物濃度が、該半導体メサ構造における導電層の下
に位置する部分を完全に空乏化する範囲の値に形成する
ように構成している。なお、上記のメサ構造の幅（例え
ば後記図１のＷ）とは、メサ構造の長手方向に直交する
方向の長さである。この幅は上記導電層の幅とほぼ同じ
であるが、厳密にはサイドエッチが入るので、導電層の
幅よりもやや狭くなる。また、空乏化するための幅と不
純物濃度の例としては、半導体がＧａＡｓ、ＡｌＧａＡ
ｓ、ＩｎＧａＡｓなどの場合で、幅が０.３μｍ程度以
下、不純物濃度が１０17個／ｃｍ3程度以下であればよ
い。上記のように構成すれば、リード線となる導電層の
下に位置するメサ構造の部分は空乏化されて絶縁状態に
なるので、リード線を容易に分離した状態で形成するこ
とが出来る。そのため従来のように絶縁樹脂を用いた平
坦化工程、および平坦化後の樹脂のエッチングなどの複
雑かつ特殊な技術を用いずに、簡便な作製工程で形成す
ることが出来る。
【０００７】また、請求項２に記載の発明においては、
上記空乏化した半導体メサ構造によって分割された複数
の電極を有するように構成している。上記のようにリー
ド線となる導電層の下に位置するメサ構造の部分が絶縁
化されているので、それによって分離された複数のサイ
ドゲートを容易に形成することが出来る。形成可能なサ
イドゲートの数は、リード線となる導電層の数（すなわ
ち、その下に位置するメサ構造の数）に応じて決まる。
例えば後記図１の実施の形態では、リード線が２本であ
り、分離されたサイドゲートも２個形成されている。ま
た、後記図４の例ではリード線が４本であり、サイドゲ
ートが４個の場合を示している。
上記空乏化した半導体メサ構造によって分割された複数
の電極を有するように構成している。上記のようにリー
ド線となる導電層の下に位置するメサ構造の部分が絶縁
化されているので、それによって分離された複数のサイ
ドゲートを容易に形成することが出来る。形成可能なサ
イドゲートの数は、リード線となる導電層の数（すなわ
ち、その下に位置するメサ構造の数）に応じて決まる。
例えば後記図１の実施の形態では、リード線が２本であ
り、分離されたサイドゲートも２個形成されている。ま
た、後記図４の例ではリード線が４本であり、サイドゲ
ートが４個の場合を示している。
【０００８】
【発明の実施の形態】図１は、本発明の一実施の形態を
示す斜視図であり、縦型半導体共鳴トンネルトランジス
タに本発明を適用した場合を示す。なお、図１における
縦横の比率や膜厚等は見やすくするため変形してあり、
正確な寸法に対応するものではない。図１において、１
は半導体基板であり、例えば、ＧａＡｓ、ＡｌＧａＡ
ｓ、ＩｎＧａＡｓなどの単体、或いはそれらを積層した
ものである。２は半導体基板１の裏面に形成されたドレ
イン電極、３はソース電極、４および５はリード線とな
る導電層、６および７はボンディング用パッド、８およ
び９はＳｉＯ2或いはＳｉ3Ｎ4からなる絶縁膜、１０、
１１は導電層４、５の下に位置するメサ構造、１２、１
３は絶縁膜８、９の下に位置するメサ構造、１４、１５
はサイドゲート（ゲート電極）である。
示す斜視図であり、縦型半導体共鳴トンネルトランジス
タに本発明を適用した場合を示す。なお、図１における
縦横の比率や膜厚等は見やすくするため変形してあり、
正確な寸法に対応するものではない。図１において、１
は半導体基板であり、例えば、ＧａＡｓ、ＡｌＧａＡ
ｓ、ＩｎＧａＡｓなどの単体、或いはそれらを積層した
ものである。２は半導体基板１の裏面に形成されたドレ
イン電極、３はソース電極、４および５はリード線とな
る導電層、６および７はボンディング用パッド、８およ
び９はＳｉＯ2或いはＳｉ3Ｎ4からなる絶縁膜、１０、
１１は導電層４、５の下に位置するメサ構造、１２、１
３は絶縁膜８、９の下に位置するメサ構造、１４、１５
はサイドゲート（ゲート電極）である。
【０００９】上記の構造において、導電層４、５の下に
位置するメサ構造１０、１１の幅Ｗおよび不純物濃度
は、その部分が完全に空乏化する値に形成されている。
すなわち、上記導電層４、５の下に位置するメサ構造１
０、１１の幅を、半導体の表面準位による空乏層の厚さ
よりも狭くする。半導体基板１が上記の材料の場合に
は、一般に０.３μｍ程度以下であれば完全に空乏化す
る。また、不純物濃度は、半導体基板が前記ＧａＡｓ、
ＡｌＧａＡｓ、ＩｎＧａＡｓなどの場合には、１０17個
／ｃｍ3程度以下であればよい。なお、上記のメサ構造
の幅Ｗとは、メサ構造１０、１１の長手方向に直交する
方向の長さである。この幅は上記導電層４、５の幅とほ
ぼ同じであるが、厳密にはサイドエッチが入るので、導
電層の幅よりもやや狭くなる。上記のように構成すれ
ば、導電層４、５すなわちリード線の下に位置するメサ
構造１０、１１の部分は空乏化されて絶縁状態になるの
で、リード線を容易に分離した状態で形成することが出
来る。そのため従来のように絶縁樹脂を用いた平坦化工
程、および平坦化後の樹脂のエッチングなどの複雑かつ
特殊な技術を用いずに、簡便な作製工程で形成すること
が出来る。
位置するメサ構造１０、１１の幅Ｗおよび不純物濃度
は、その部分が完全に空乏化する値に形成されている。
すなわち、上記導電層４、５の下に位置するメサ構造１
０、１１の幅を、半導体の表面準位による空乏層の厚さ
よりも狭くする。半導体基板１が上記の材料の場合に
は、一般に０.３μｍ程度以下であれば完全に空乏化す
る。また、不純物濃度は、半導体基板が前記ＧａＡｓ、
ＡｌＧａＡｓ、ＩｎＧａＡｓなどの場合には、１０17個
／ｃｍ3程度以下であればよい。なお、上記のメサ構造
の幅Ｗとは、メサ構造１０、１１の長手方向に直交する
方向の長さである。この幅は上記導電層４、５の幅とほ
ぼ同じであるが、厳密にはサイドエッチが入るので、導
電層の幅よりもやや狭くなる。上記のように構成すれ
ば、導電層４、５すなわちリード線の下に位置するメサ
構造１０、１１の部分は空乏化されて絶縁状態になるの
で、リード線を容易に分離した状態で形成することが出
来る。そのため従来のように絶縁樹脂を用いた平坦化工
程、および平坦化後の樹脂のエッチングなどの複雑かつ
特殊な技術を用いずに、簡便な作製工程で形成すること
が出来る。
【００１０】さらに、上記のようにメサ構造１０、１１
の部分が絶縁化されているので、分離された複数のサイ
ドゲートを容易に形成することが出来る。形成可能なサ
イドゲートの数は、リード線となる導電層の数（すなわ
ち、その下に位置するメサ構造の数）に応じて決まる。
例えば図１の場合には、リード線が４と５の２本であ
り、分離されたサイドゲートも１４と１５の２個形成さ
れている場合を示している。また、後記図４の例ではリ
ード線が４本であり、サイドゲートが４個の場合を示し
ている。図示はしていないが、同様に、リード線が１本
の場合にはサイドゲートは一つ、３本の場合には３個ま
で形成することが出来る。このように、リード線の数に
応じて任意の数のサイドゲートを形成することが出来
る。
の部分が絶縁化されているので、分離された複数のサイ
ドゲートを容易に形成することが出来る。形成可能なサ
イドゲートの数は、リード線となる導電層の数（すなわ
ち、その下に位置するメサ構造の数）に応じて決まる。
例えば図１の場合には、リード線が４と５の２本であ
り、分離されたサイドゲートも１４と１５の２個形成さ
れている場合を示している。また、後記図４の例ではリ
ード線が４本であり、サイドゲートが４個の場合を示し
ている。図示はしていないが、同様に、リード線が１本
の場合にはサイドゲートは一つ、３本の場合には３個ま
で形成することが出来る。このように、リード線の数に
応じて任意の数のサイドゲートを形成することが出来
る。
【００１１】次に、図２および図３に基づいて、図１に
示したトランジスタの製造工程を説明する。なお、図
２、図３における縦横の比率や膜厚等は見やすくするた
め変形してあり、正確な寸法に対応するものではない。
図２は製造工程を示す斜視図、図３は側面図であり、両
図の（ａ）〜（ｅ）はそれぞれ同符号の図が同じ工程を
示している。なお、図２においては半導体基板１および
ドレイン電極２の部分の図示を省略している。
示したトランジスタの製造工程を説明する。なお、図
２、図３における縦横の比率や膜厚等は見やすくするた
め変形してあり、正確な寸法に対応するものではない。
図２は製造工程を示す斜視図、図３は側面図であり、両
図の（ａ）〜（ｅ）はそれぞれ同符号の図が同じ工程を
示している。なお、図２においては半導体基板１および
ドレイン電極２の部分の図示を省略している。
【００１２】まず、図２、図３の（ａ）では、半導体基
板１上にＳｉＯ2、Ｓｉ3Ｎ4などの絶縁膜８、９を形成
する。次に、（ｂ）に示すように、ソース電極（上部電
極）３とリード線となる導電層４、５をメタルリフトオ
フ法で形成する。
板１上にＳｉＯ2、Ｓｉ3Ｎ4などの絶縁膜８、９を形成
する。次に、（ｂ）に示すように、ソース電極（上部電
極）３とリード線となる導電層４、５をメタルリフトオ
フ法で形成する。
【００１３】次に、（ｃ）に示すように、上記絶縁膜
８、９およびソース電極３、リード線となる導電層４、
５をマスクとして、半導体基板１をメサエッチングし、
メサ構造１０〜１３を形成する。なお、１０、１１はメ
サ構造において導電層４、５の下に位置する部分、１
２、１３はメサ構造において絶縁膜８、９の下に位置す
る部分である。次に、（ｄ）に示すように、全面にレジ
ストを形成し、サイドゲート１４、１５に相当する部分
に穴開けを行なった後、蒸着を行なってサイドゲート１
４、１５を形成し、その後にレジストを除去する。な
お、（ｄ）においてはレジストは図示を省略している。
次に、（ｅ）に示すように、絶縁膜８、９上に、リード
線となる導電層４、５に接してボンディングパッド６、
７を形成する。上記（ａ）〜（ｅ）の工程で図１に示し
た縦型半導体共鳴トンネルトランジスタが作製される。
８、９およびソース電極３、リード線となる導電層４、
５をマスクとして、半導体基板１をメサエッチングし、
メサ構造１０〜１３を形成する。なお、１０、１１はメ
サ構造において導電層４、５の下に位置する部分、１
２、１３はメサ構造において絶縁膜８、９の下に位置す
る部分である。次に、（ｄ）に示すように、全面にレジ
ストを形成し、サイドゲート１４、１５に相当する部分
に穴開けを行なった後、蒸着を行なってサイドゲート１
４、１５を形成し、その後にレジストを除去する。な
お、（ｄ）においてはレジストは図示を省略している。
次に、（ｅ）に示すように、絶縁膜８、９上に、リード
線となる導電層４、５に接してボンディングパッド６、
７を形成する。上記（ａ）〜（ｅ）の工程で図１に示し
た縦型半導体共鳴トンネルトランジスタが作製される。
【００１４】なお、図１〜図３において、導電層４、５
が絶縁膜８、９の上にのっている部分は、厳密には絶縁
膜の厚さだけ盛り上がる形状になるが、図では平坦に示
している。また、ボンディング用パッド６、７が導電層
４、５の上にのっている部分も、厳密には導電層４、５
の厚さだけ盛り上がる形状になるが、図では平坦に示し
ている。上記のように、本発明の構成においては、図５
に示した従来例における（ｅ）〜（ｈ）の工程を無くす
ことが出来、簡便な製造工程で製作することが出来る。
が絶縁膜８、９の上にのっている部分は、厳密には絶縁
膜の厚さだけ盛り上がる形状になるが、図では平坦に示
している。また、ボンディング用パッド６、７が導電層
４、５の上にのっている部分も、厳密には導電層４、５
の厚さだけ盛り上がる形状になるが、図では平坦に示し
ている。上記のように、本発明の構成においては、図５
に示した従来例における（ｅ）〜（ｈ）の工程を無くす
ことが出来、簡便な製造工程で製作することが出来る。
【００１５】次に、図４は、本発明の第２の実施の形態
を示す概略斜視図である。この実施の形態は、リード線
が４Ａ、４Ｂ、４Ｃ、４Ｄの４本であり、したがってリ
ード線の下に位置するメサ構造が十字形に形成されてお
り、それらのメサ構造によって分離された４個のサイド
ゲートＡ、Ｂ、Ｃ、Ｄを有する例である。なお、図４で
は、例えばリード線の幅は０.２μｍ、平行四辺形をし
たソース電極３の一辺の長さは０.８μｍである。その
他の構成は、前記図１〜図３と同様である。本実施の形
態においても、リード線の下に位置するメサ構造が空乏
化されるような幅と不純物濃度を有し、その部分が絶縁
化されているので、リード線は電気的に分離され、また
４個のサイドゲートもそれぞれ電気的に分離されてい
る。
を示す概略斜視図である。この実施の形態は、リード線
が４Ａ、４Ｂ、４Ｃ、４Ｄの４本であり、したがってリ
ード線の下に位置するメサ構造が十字形に形成されてお
り、それらのメサ構造によって分離された４個のサイド
ゲートＡ、Ｂ、Ｃ、Ｄを有する例である。なお、図４で
は、例えばリード線の幅は０.２μｍ、平行四辺形をし
たソース電極３の一辺の長さは０.８μｍである。その
他の構成は、前記図１〜図３と同様である。本実施の形
態においても、リード線の下に位置するメサ構造が空乏
化されるような幅と不純物濃度を有し、その部分が絶縁
化されているので、リード線は電気的に分離され、また
４個のサイドゲートもそれぞれ電気的に分離されてい
る。
【００１６】
【発明の効果】以上説明したごとく、本発明によれば、
リード線となる導電層の下に位置するメサ構造の幅およ
び不純物濃度を、その部分が完全に空乏化する値に形成
したことにより、リード線の下に位置するメサ構造の部
分は空乏化されて絶縁状態になるので、リード線を容易
に分離した状態で形成することが出来る。そのため従来
のように絶縁樹脂を用いた平坦化工程、および平坦化後
の樹脂のエッチングなどの複雑かつ特殊な技術を用いず
に、簡便な作製工程で形成することが出来る、という効
果が得られる。さらに、上記メサ構造の部分が絶縁化さ
れているので、分離された複数のサイドゲートを容易に
形成することが出来る、という効果も得られる。
リード線となる導電層の下に位置するメサ構造の幅およ
び不純物濃度を、その部分が完全に空乏化する値に形成
したことにより、リード線の下に位置するメサ構造の部
分は空乏化されて絶縁状態になるので、リード線を容易
に分離した状態で形成することが出来る。そのため従来
のように絶縁樹脂を用いた平坦化工程、および平坦化後
の樹脂のエッチングなどの複雑かつ特殊な技術を用いず
に、簡便な作製工程で形成することが出来る、という効
果が得られる。さらに、上記メサ構造の部分が絶縁化さ
れているので、分離された複数のサイドゲートを容易に
形成することが出来る、という効果も得られる。
【図１】本発明の第１の実施の形態を示す斜視図。
【図２】第１の実施の形態に示すトランジスタの製造工
程を示す斜視図。
程を示す斜視図。
【図３】第１の実施の形態に示すトランジスタの製造工
程を示す側面図。
程を示す側面図。
【図４】本発明の第２の実施の形態を示す概略斜視図。
【図５】従来の縦型半導体共鳴トンネルトランジスタと
その製造工程を示す断面図。
その製造工程を示す断面図。
１…半導体基板 ２…ドレイン電極 ３…ソース電極（上部電極） ４、５…リード線となる導電層 ６、７…ボンディング用パッド ８、９…絶縁膜 １０、１１…導電層４、５の下に位置するメサ構造 １２、１３…絶縁膜８、９の下に位置するメサ構造 １４、１５…サイドゲート ３０…半導体基板 ３１…上部電極 ３２…凸部 ３３…サイドゲート ３４…絶縁性樹脂層 ３５…金属パターン ３６…絶縁膜 ３７、３８…穴 ３９…金属層 ４０…金属層 ４１…ドレイン電極 Ｗ…導電層４、５およびメサ構造１０、１１の幅
Claims (2)
- 【請求項１】半導体メサ構造上に形成された導電層から
成る単数もしくは複数のリード線を有し、かつ上記半導
体メサ構造における上記導電層の下に位置する部分の幅
および不純物濃度が、該半導体メサ構造における導電層
の下に位置する部分を完全に空乏化する範囲の値に形成
されたことを特徴とする縦型半導体装置。 - 【請求項２】上記空乏化した半導体メサ構造によって分
割された複数の電極を有することを特徴とする請求項１
に記載の縦型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29607396A JP3549690B2 (ja) | 1996-11-08 | 1996-11-08 | 縦型半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29607396A JP3549690B2 (ja) | 1996-11-08 | 1996-11-08 | 縦型半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10144933A true JPH10144933A (ja) | 1998-05-29 |
| JP3549690B2 JP3549690B2 (ja) | 2004-08-04 |
Family
ID=17828772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29607396A Expired - Fee Related JP3549690B2 (ja) | 1996-11-08 | 1996-11-08 | 縦型半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3549690B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008177291A (ja) * | 2007-01-17 | 2008-07-31 | Japan Science & Technology Agency | 環状構造をもつ縦型共鳴トンネル素子の製造方法及び縦型共鳴トンネル素子並びに磁気検出装置 |
-
1996
- 1996-11-08 JP JP29607396A patent/JP3549690B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008177291A (ja) * | 2007-01-17 | 2008-07-31 | Japan Science & Technology Agency | 環状構造をもつ縦型共鳴トンネル素子の製造方法及び縦型共鳴トンネル素子並びに磁気検出装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3549690B2 (ja) | 2004-08-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH02302044A (ja) | 半導体装置の製造方法 | |
| JPH0354464B2 (ja) | ||
| US5614762A (en) | Field effect transistors having comb-shaped electrode assemblies | |
| JP3210657B2 (ja) | ヘテロ接合バイポーラトランジスタ | |
| JP3549690B2 (ja) | 縦型半導体素子 | |
| US5483089A (en) | Electrically isolated MESFET | |
| JP2936586B2 (ja) | 高電子移動度電界効果トランジスタの製造方法 | |
| JP2621607B2 (ja) | 半導体装置の製造方法 | |
| JPH02134848A (ja) | 半導体装置の製造方法 | |
| JPH0113425Y2 (ja) | ||
| JP2900477B2 (ja) | 半導体装置の製造方法 | |
| JP2504245B2 (ja) | 半導体装置用電極およびその形成方法 | |
| KR960011250B1 (ko) | 반도체 접속장치 제조방법 | |
| JPS6239823B2 (ja) | ||
| KR100247229B1 (ko) | 개선된콘택구조를가지는반도체장치및콘택형성방법 | |
| JPH0497528A (ja) | 半導体装置及びその製造方法 | |
| JPH0797634B2 (ja) | 電界効果トランジスタとその製造方法 | |
| JPH0936222A (ja) | 半導体装置及びその製造方法 | |
| JPH01185946A (ja) | 半導体装置の製造方法 | |
| JPS6333300B2 (ja) | ||
| JPH05182984A (ja) | 薄膜トランジスタの製造方法 | |
| JPS59155143A (ja) | 半導体装置の製造方法 | |
| JPS5898947A (ja) | 半導体装置の製造方法 | |
| JPS6321855A (ja) | 半導体装置の製造方法 | |
| JPS61174742A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040203 |
|
| A521 | Written amendment |
Effective date: 20040325 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Effective date: 20040420 Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Effective date: 20040421 Free format text: JAPANESE INTERMEDIATE CODE: A61 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 5 Free format text: PAYMENT UNTIL: 20090430 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090430 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100430 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100430 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110430 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 8 Free format text: PAYMENT UNTIL: 20120430 |
|
| LAPS | Cancellation because of no payment of annual fees |