JPS62247543A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000004020 conductor Substances 0.000 claims abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 238000000059 patterning Methods 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 abstract description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 7
- 230000010354 integration Effects 0.000 abstract description 3
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 3
- 239000000377 silicon dioxide Substances 0.000 abstract description 3
- 229910052681 coesite Inorganic materials 0.000 abstract description 2
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 2
- 230000002349 favourable effect Effects 0.000 abstract description 2
- 229910052682 stishovite Inorganic materials 0.000 abstract description 2
- 229910052905 tridymite Inorganic materials 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 34
- 238000005498 polishing Methods 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 239000000126 substance Substances 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- LKJPSUCKSLORMF-UHFFFAOYSA-N Monolinuron Chemical compound CON(C)C(=O)NC1=CC=C(Cl)C=C1 LKJPSUCKSLORMF-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000010297 mechanical methods and process Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要〕
この発明は、半導体装置の４体パターンの製造方法にか
かり、 所要の導体パターンに対応して絶縁膜を除去したパター
ンを、寸法が小さい第１群と寸法が大きい第２群とに２
分して、該第２群のパターンを第１の皮膜で被覆して形
成した第１の導体層を研磨して該第１群のパターンに埋
め込まれた第１の導体パターンを形成し、該第１の導体
パターンを第２の皮膜で被覆して形成した第２の導体層
をパターニングして第２の導体パターンを形成すること
により、 微細で稠密な多層配線構造の領域と、大きいパターンが
必要な周辺領域の双方で、良好な４体−絶縁膜構造を実
現するものである。
かり、 所要の導体パターンに対応して絶縁膜を除去したパター
ンを、寸法が小さい第１群と寸法が大きい第２群とに２
分して、該第２群のパターンを第１の皮膜で被覆して形
成した第１の導体層を研磨して該第１群のパターンに埋
め込まれた第１の導体パターンを形成し、該第１の導体
パターンを第２の皮膜で被覆して形成した第２の導体層
をパターニングして第２の導体パターンを形成すること
により、 微細で稠密な多層配線構造の領域と、大きいパターンが
必要な周辺領域の双方で、良好な４体−絶縁膜構造を実
現するものである。
本発明は半導体装置の製造方法、特に多層配線構造の下
層電極配線などを平坦な埋め込み構造とする製造方法の
改善に関する。
層電極配線などを平坦な埋め込み構造とする製造方法の
改善に関する。
半導体集積回路装置（ＩＣ）は配線が複雑で交差を多く
生じるために多層配線構造が広く用いられているが、上
層配線形成面に急峻な凹凸があればその断線などの危険
性が著しく増大する。このステップカバレージの問題に
対処するために多層配線構造を平坦化する努力が重ねら
れているが、集積度、信頼度を更に向上するためになお
一層の改善が必要である。
生じるために多層配線構造が広く用いられているが、上
層配線形成面に急峻な凹凸があればその断線などの危険
性が著しく増大する。このステップカバレージの問題に
対処するために多層配線構造を平坦化する努力が重ねら
れているが、集積度、信頼度を更に向上するためになお
一層の改善が必要である。
多層配線構造を平坦化する方法として、例えば、■下層
電極配線形成後ポリイミド等の樹脂をコーチインクし、
その上面をエツチングにより平坦にする樹脂絶縁法。■
下層電極配線形成後二酸化シリコン（ＳｉＯ□）等など
をＣＶＤ法等で堆積し、プラスマを利用してその上面を
平坦にするプラズマ平坦化法。■予めＳｉＯ２等の絶縁
膜を設けて孔若しくは凹部を配設し、ここに電極、配線
等を埋め込むリフトオフ法などが広く知られているが、
これらの方法に比較してウェーハ全体の均一性が特に良
好な、研磨（メカニカル・ケミカル・ポリッシング）を
利用する製造方法を、本特許出願人は先に例えば特願昭
５７−２８４１７によって提供している。
電極配線形成後ポリイミド等の樹脂をコーチインクし、
その上面をエツチングにより平坦にする樹脂絶縁法。■
下層電極配線形成後二酸化シリコン（ＳｉＯ□）等など
をＣＶＤ法等で堆積し、プラスマを利用してその上面を
平坦にするプラズマ平坦化法。■予めＳｉＯ２等の絶縁
膜を設けて孔若しくは凹部を配設し、ここに電極、配線
等を埋め込むリフトオフ法などが広く知られているが、
これらの方法に比較してウェーハ全体の均一性が特に良
好な、研磨（メカニカル・ケミカル・ポリッシング）を
利用する製造方法を、本特許出願人は先に例えば特願昭
５７−２８４１７によって提供している。
例えばバイポーラトランジスタ素子と抵抗素子とを含む
アイソプレーナ構造ＩＣの該発明による製造方法は下記
の様である。
アイソプレーナ構造ＩＣの該発明による製造方法は下記
の様である。
先ず第２図（ａｌに例示する如く、例えばｐ型Ｓｔ基板
１１にｎ１型埋没拡散領域１２、ｎ−型Ｓｔエピタキシ
ャル成長層１３、素子分離ＳｉＯ□膜１８、コレクタ分
離５ｉＯ７膜１９．５ｉＯｚ膜２１、に型コレクタコン
タクト領域２２、ｐ型ベース領域２３、ｐ＋型ベースコ
ンタクト領域２４、ｐ型抵抗層２５を配設した半導体基
体上に、下層絶縁膜２６として例えば厚さ８００ｎｍ程
度のＳｉＯ□膜をＣＶＤ法によって形成し、これに配線
用溝パターン２９、ならびにそれぞれ電極穴を設けたコ
レクタ電極窓３０、ベース電極窓３１、エミッタ電極窓
３２、抵抗電極窓３３ａ、 ３３ｂを形成する。
１１にｎ１型埋没拡散領域１２、ｎ−型Ｓｔエピタキシ
ャル成長層１３、素子分離ＳｉＯ□膜１８、コレクタ分
離５ｉＯ７膜１９．５ｉＯｚ膜２１、に型コレクタコン
タクト領域２２、ｐ型ベース領域２３、ｐ＋型ベースコ
ンタクト領域２４、ｐ型抵抗層２５を配設した半導体基
体上に、下層絶縁膜２６として例えば厚さ８００ｎｍ程
度のＳｉＯ□膜をＣＶＤ法によって形成し、これに配線
用溝パターン２９、ならびにそれぞれ電極穴を設けたコ
レクタ電極窓３０、ベース電極窓３１、エミッタ電極窓
３２、抵抗電極窓３３ａ、 ３３ｂを形成する。
更に第２図（ｂｌに示す如く、全面に例えば厚さ１００
面程度のノンドープ多結晶Ｓｉ層３４をＣＶＤ法により
形成して、１型エミッタ領域３５、ヤ型コレクタ電極層
３６を形成する。
面程度のノンドープ多結晶Ｓｉ層３４をＣＶＤ法により
形成して、１型エミッタ領域３５、ヤ型コレクタ電極層
３６を形成する。
次いで第２図（Ｃ１に示す如く、配線材料層３７°とし
て例えばアルミニウム（ＡＩ）を蒸着等の方法により、
前記各電極穴、電極窓及び配線用溝パターンを完全に埋
めるに足る例えば１．５〜２μｍ程度の厚さに形成する
。
て例えばアルミニウム（ＡＩ）を蒸着等の方法により、
前記各電極穴、電極窓及び配線用溝パターンを完全に埋
めるに足る例えば１．５〜２μｍ程度の厚さに形成する
。
次いで第２図（ｄ）に示す如く、アルミナ（Ａｈ（ｈ）
と燐酸（ｌＩ３ＰＯ４）等を用いる通常のメカニカル・
ケミカル・ポリッシング法により、この配線材料層３７
゛ を上面から下層絶縁膜２６上の多結晶Ｓｉ層３４が
表出するまで除去する。更に４弗化炭素（ＣＦ４）と酸
素（０□）等を用いる通常のドライエツチング法により
表出する多結晶Ｓｉ層３４を選択的に除去して、下層絶
縁膜２６の各電極穴、電極窓及び配線用溝パターンに埋
め込まれた下層電極配線３７を形成する。
と燐酸（ｌＩ３ＰＯ４）等を用いる通常のメカニカル・
ケミカル・ポリッシング法により、この配線材料層３７
゛ を上面から下層絶縁膜２６上の多結晶Ｓｉ層３４が
表出するまで除去する。更に４弗化炭素（ＣＦ４）と酸
素（０□）等を用いる通常のドライエツチング法により
表出する多結晶Ｓｉ層３４を選択的に除去して、下層絶
縁膜２６の各電極穴、電極窓及び配線用溝パターンに埋
め込まれた下層電極配線３７を形成する。
以後図示しないが、前記の様に平坦化された下層電極配
線上に通常通り層間絶縁膜を形成し、これに配線接続窓
を設けて上層配線が形成される。
線上に通常通り層間絶縁膜を形成し、これに配線接続窓
を設けて上層配線が形成される。
前記従来例の如き研磨法により、電極、配線等を絶縁膜
に埋設してその上面を平坦化した構造が、ウェーハ全面
について最も優れた均一性をもって実現されるが、ＩＣ
チップのトランジスタ等を集積した領域より外側の周辺
領域に配設されるポンディングパッド等については下記
の問題点がある。
に埋設してその上面を平坦化した構造が、ウェーハ全面
について最も優れた均一性をもって実現されるが、ＩＣ
チップのトランジスタ等を集積した領域より外側の周辺
領域に配設されるポンディングパッド等については下記
の問題点がある。
すなわちポンディングパッドはトランジスタの電極等に
比較してその寸法、面積が道かに大きく、前記例の如く
メカニカル・ケミカル・ポリッシングを行った場合に、
第３図に模式的に示す如く、この様に寸法の大きい部分
の導体パターン４２は絶縁膜４１の上面より深く沈み込
んで厚さの制御が困難となっている。
比較してその寸法、面積が道かに大きく、前記例の如く
メカニカル・ケミカル・ポリッシングを行った場合に、
第３図に模式的に示す如く、この様に寸法の大きい部分
の導体パターン４２は絶縁膜４１の上面より深く沈み込
んで厚さの制御が困難となっている。
前記問題点は、半導体基体上に絶縁膜を形成して該絶縁
膜を所要の導体パターンに対応して除去したパターンを
形成し、 該パターンを寸法が小さい第１群と寸法が太きい第２群
とに２分して、該第２群のパターンを第１の皮膜で被覆
して第１の導体層を形成し、該第１の導体層を研磨して
該第１群のパターンに埋め込まれた第１の導体パターン
を形成し、該第１の皮膜を除去し該第１の導体パターン
を第２の皮膜で被覆して第２の導体層を形成し、該第２
の導体層をパターニングして第２の導体パターンを形成
し該第２の皮膜を除去する本発明による半導体装置の製
造方法により解決される。
膜を所要の導体パターンに対応して除去したパターンを
形成し、 該パターンを寸法が小さい第１群と寸法が太きい第２群
とに２分して、該第２群のパターンを第１の皮膜で被覆
して第１の導体層を形成し、該第１の導体層を研磨して
該第１群のパターンに埋め込まれた第１の導体パターン
を形成し、該第１の皮膜を除去し該第１の導体パターン
を第２の皮膜で被覆して第２の導体層を形成し、該第２
の導体層をパターニングして第２の導体パターンを形成
し該第２の皮膜を除去する本発明による半導体装置の製
造方法により解決される。
本発明によれば、下層電極配線等とポンディングパッド
等とを同一導体層によって形成する際に、絶縁膜に形成
した導体パターンに対応するパターンを寸法が小さい第
１群と寸法が大きい第２群とに２分して処理する。
等とを同一導体層によって形成する際に、絶縁膜に形成
した導体パターンに対応するパターンを寸法が小さい第
１群と寸法が大きい第２群とに２分して処理する。
すなわち、トランジスタの電極、その近傍の配線などの
寸法が小さいパターンは前記従来例と同様に処理し、こ
のプロセス中寸法が大きい第２群のパターンは選択的除
去を可能とする皮膜で被覆する。
寸法が小さいパターンは前記従来例と同様に処理し、こ
のプロセス中寸法が大きい第２群のパターンは選択的除
去を可能とする皮膜で被覆する。
次いでこの第１の導体パターンを同様に被覆して第２の
導体層を形成し、これをパターニングして寸法が大きい
導体パターンを形成する。
導体層を形成し、これをパターニングして寸法が大きい
導体パターンを形成する。
この様にして、下層電極配線等とポンディングパッド等
とがそれぞれ目的に合致する良好な形状に形成される。
とがそれぞれ目的に合致する良好な形状に形成される。
以下本発明を実施例により具体的に説明する。
第１図（ａ）乃至（ｄｌは本発明の実施例を示す工程順
模式側断面図である。
模式側断面図である。
第１図（ａｌ参照： 例えば先に第２図（ａ）を参照し
て説明した従来例の如く、所要の半導体領域を形成した
半導体基体１上に、絶縁膜２として例えば厚さ０．２〜
１．５ａｍ程度（７）ＳｉＯｘ膜をＣＶＤ法によって形
成し、所要の導体パターンに対応してパターン３．４ａ
、４ｂ等を、絶縁膜２を貫通する窓、もしくは貫通しな
い凹部として形成する。
て説明した従来例の如く、所要の半導体領域を形成した
半導体基体１上に、絶縁膜２として例えば厚さ０．２〜
１．５ａｍ程度（７）ＳｉＯｘ膜をＣＶＤ法によって形
成し、所要の導体パターンに対応してパターン３．４ａ
、４ｂ等を、絶縁膜２を貫通する窓、もしくは貫通しな
い凹部として形成する。
なお本実施例で、パターン３はその寸法が例えば数１０
μｍのポンディングパッド等に使用するパターンでチッ
プ周辺にあり、パターン４ａはトランジスタ等のコンタ
クト窓、パターン４ｂは配線パターンで何れも幅数−程
度である。
μｍのポンディングパッド等に使用するパターンでチッ
プ周辺にあり、パターン４ａはトランジスタ等のコンタ
クト窓、パターン４ｂは配線パターンで何れも幅数−程
度である。
例えば窒化シリコン（ＳＥＸ）膜５ａを厚さ０．０５〜
０゜２μｍ程度にプラズマＣＶＤ法等により全面に被着
し、大きいパターン３の部分は残し、小さいパターン４
ａ、４ｂの部分を除去するパターニングを行う。
０゜２μｍ程度にプラズマＣＶＤ法等により全面に被着
し、大きいパターン３の部分は残し、小さいパターン４
ａ、４ｂの部分を除去するパターニングを行う。
次いで、例えばバッファ層６としてＣＶＤ法により多結
晶Ｓｉを厚さ０．１−程度、電極配線導体層７ａとして
蒸着等によりＡＩを小さいパターン４ａ、４ｂを完全に
埋めるに足る例えば２〜３ｐｍ程度の厚さに積層して堆
積する。
晶Ｓｉを厚さ０．１−程度、電極配線導体層７ａとして
蒸着等によりＡＩを小さいパターン４ａ、４ｂを完全に
埋めるに足る例えば２〜３ｐｍ程度の厚さに積層して堆
積する。
第１図（ｂｌ参照： 例えば＾ｌ ｚｏｓと１ｈＰＯ４
を用いる通常のメカニカル・ケミカル・ポリッシング法
により、この電極配線導体層７ａを上面から絶縁膜２上
の多結晶Ｓｉバッファ層６が表出するまで除去する。
を用いる通常のメカニカル・ケミカル・ポリッシング法
により、この電極配線導体層７ａを上面から絶縁膜２上
の多結晶Ｓｉバッファ層６が表出するまで除去する。
次いでＣＦ４と０２とを用いるドライエツチング法等に
より表出する多結晶Ｓｉバッファ層６を選択的に除去し
、更に例えばＨ３Ｐ０Ｊ系ウエツトエツチング等により
ＳｉＮ膜５ａを除去する。
より表出する多結晶Ｓｉバッファ層６を選択的に除去し
、更に例えばＨ３Ｐ０Ｊ系ウエツトエツチング等により
ＳｉＮ膜５ａを除去する。
この様にして、トランジスタ等の素子領域の電極配線７
＾が絶縁膜２に埋め込まれて完成する。
＾が絶縁膜２に埋め込まれて完成する。
第１図（Ｃ）参照： 再度ＳｉＮ膜５ｂを被着し、小さ
イハターン４ａ、 ４ｂの部分は残し、大きいパターン
３の部分を除去するパターニングを行う。
イハターン４ａ、 ４ｂの部分は残し、大きいパターン
３の部分を除去するパターニングを行う。
次いで第２の導体層７ｂとして、ＡＩ等を大きいパター
ン３を完全に埋めるに足る例えば０．５〜１．５−程度
の厚さに堆積する。
ン３を完全に埋めるに足る例えば０．５〜１．５−程度
の厚さに堆積する。
第１図（ｄ）参照： 第２の導体層７ｂを通常のりソグ
ラフィ法により所要の形状にパターニングして、ボ゛ン
ディングパッド等の導体パターン７Ｂが完成する。その
後ＳｉＮ膜５ｂを除去する。
ラフィ法により所要の形状にパターニングして、ボ゛ン
ディングパッド等の導体パターン７Ｂが完成する。その
後ＳｉＮ膜５ｂを除去する。
以後図示しないが層間絶縁膜を形成し、前記の様に電極
配線７八が絶縁膜２に埋め込まれたトランジスタ等の素
子領域では、層間絶縁膜に配線接続窓を設けて上層配線
が平坦に形成される。また通常チップ周辺に位置する大
きい導体パターン７Ｂについては通常の配線接続方法を
適用するが、パタ−ンに余裕があり信頼度も良好である
。
配線７八が絶縁膜２に埋め込まれたトランジスタ等の素
子領域では、層間絶縁膜に配線接続窓を設けて上層配線
が平坦に形成される。また通常チップ周辺に位置する大
きい導体パターン７Ｂについては通常の配線接続方法を
適用するが、パタ−ンに余裕があり信頼度も良好である
。
以上説明した如く本発明によれば、トランジスタ素子等
が高密度で集積され微細で稠密な多層配線構造の領域と
、これに比較して極めて大きい導体パターンが必要なチ
ップ周辺領域との何れにおいても、最も良好な導体パタ
ーン−絶縁膜構造が実現され、半導体集積回路装置の集
積度、信頼度などの進歩に大きい効果が得られる。
が高密度で集積され微細で稠密な多層配線構造の領域と
、これに比較して極めて大きい導体パターンが必要なチ
ップ周辺領域との何れにおいても、最も良好な導体パタ
ーン−絶縁膜構造が実現され、半導体集積回路装置の集
積度、信頼度などの進歩に大きい効果が得られる。
第１図は本発明の実施例の工程順模式側断面図、′ｆ、
２図は従来例の工程順模式側断面図、第３図は大寸法の
パターンの研磨形状を示す図である。 図において、 １は半導体基体、 ２は絶縁膜、 ３は寸法が大きいパターン、 ４ａ、４ｂは寸法か小さいパターン、 ５ａ、 ５ｂはＳｉＮ膜、 ６は多結晶Ｓｉバッファ層、 ７ａは＾ｌ電極配線導体層、 ７Ａは素子領域の電極配線、 ７ｂは第２のＡＩ寡棒体層 ７Ｂはポンディングパッド等の導体パターン、をそれぞ
れ示す。 （Ｃ）
２図は従来例の工程順模式側断面図、第３図は大寸法の
パターンの研磨形状を示す図である。 図において、 １は半導体基体、 ２は絶縁膜、 ３は寸法が大きいパターン、 ４ａ、４ｂは寸法か小さいパターン、 ５ａ、 ５ｂはＳｉＮ膜、 ６は多結晶Ｓｉバッファ層、 ７ａは＾ｌ電極配線導体層、 ７Ａは素子領域の電極配線、 ７ｂは第２のＡＩ寡棒体層 ７Ｂはポンディングパッド等の導体パターン、をそれぞ
れ示す。 （Ｃ）
Claims (1)
- 【特許請求の範囲】 半導体基体上に絶縁膜を形成して該絶縁膜を所要の導体
パターンに対応して除去したパターンを形成し、 該パターンを寸法が小さい第１群と寸法が大きい第２群
とに２分して、該第２群のパターンを第１の皮膜で被覆
して第１の導体層を形成し、該第１の導体層を研磨して
該第１群のパターンに埋め込まれた第１の導体パターン
を形成し、 該第１の皮膜を除去し該第１の導体パターンを第２の皮
膜で被覆して第２の導体層を形成し、該第２の導体層を
パターニングして第２の導体パターンを形成し該第２の
皮膜を除去することを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9034186A JPH077762B2 (ja) | 1986-04-18 | 1986-04-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9034186A JPH077762B2 (ja) | 1986-04-18 | 1986-04-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62247543A true JPS62247543A (ja) | 1987-10-28 |
| JPH077762B2 JPH077762B2 (ja) | 1995-01-30 |
Family
ID=13995819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9034186A Expired - Lifetime JPH077762B2 (ja) | 1986-04-18 | 1986-04-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077762B2 (ja) |
-
1986
- 1986-04-18 JP JP9034186A patent/JPH077762B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH077762B2 (ja) | 1995-01-30 |
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