JPH02238629A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02238629A JPH02238629A JP5910489A JP5910489A JPH02238629A JP H02238629 A JPH02238629 A JP H02238629A JP 5910489 A JP5910489 A JP 5910489A JP 5910489 A JP5910489 A JP 5910489A JP H02238629 A JPH02238629 A JP H02238629A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 238000004519 manufacturing process Methods 0.000 title claims description 4
- 239000011229 interlayer Substances 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims abstract description 7
- 239000010410 layer Substances 0.000 abstract description 5
- 230000001681 protective effect Effects 0.000 abstract description 5
- 230000000694 effects Effects 0.000 abstract description 4
- 239000005360 phosphosilicate glass Substances 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 229910052681 coesite Inorganic materials 0.000 description 5
- 229910052906 cristobalite Inorganic materials 0.000 description 5
- 239000011521 glass Substances 0.000 description 5
- 229910052682 stishovite Inorganic materials 0.000 description 5
- 229910052905 tridymite Inorganic materials 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000012528 membrane Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 229920000742 Cotton Polymers 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 235000021419 vinegar Nutrition 0.000 description 1
- 239000000052 vinegar Substances 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要〕
本発明は半導体装置の多層配線，特に電源用属配線の製
造方法に関し， 電源用配線等の多層配線層の平坦化と半導体装置の信頼
性の向上を目的とし 基板上に被着された絶縁膜上に電源用下地配線膜と信号
用配線膜を形成する工程と８該絶縁膜上に該電源用下地
配線膜と該信号用配線膜を覆って層間絶縁膜を形成する
工程と，該層間絶縁膜に５該電源用下地配線膜の配線パ
ターンと略同一のパターンで，該電源用下地配線膜を露
出する溝を形成する工程と，該溝内を埋込む配線膜を形
成する工程とを含むことにより構成する。
造方法に関し， 電源用配線等の多層配線層の平坦化と半導体装置の信頼
性の向上を目的とし 基板上に被着された絶縁膜上に電源用下地配線膜と信号
用配線膜を形成する工程と８該絶縁膜上に該電源用下地
配線膜と該信号用配線膜を覆って層間絶縁膜を形成する
工程と，該層間絶縁膜に５該電源用下地配線膜の配線パ
ターンと略同一のパターンで，該電源用下地配線膜を露
出する溝を形成する工程と，該溝内を埋込む配線膜を形
成する工程とを含むことにより構成する。
本発明は半導体装置の多層配線，特に電源用配線の製造
方法に関する。
方法に関する。
近年の半導体装置の大規模化に伴い．電源電流の大電流
化が要求されている。
化が要求されている。
このため．電源用配線の膜厚を厚くする必要がある。
〔従来の技術］
従来の半導体装置においては，第４図に模式断面図で示
すように， Ｓｉ基板２４上に熱酸化法でＳｉＯ２膜２
５を形成した後，電源用ＩＩ配線膜２６は通常の信号用
Ａｊ２配線膜２７と同様にＳｉ（ｈ膜２５上にｌ膜を堆
積し．フォトリソグラフィ及びエッチング技術で配線を
形成していた。
すように， Ｓｉ基板２４上に熱酸化法でＳｉＯ２膜２
５を形成した後，電源用ＩＩ配線膜２６は通常の信号用
Ａｊ２配線膜２７と同様にＳｉ（ｈ膜２５上にｌ膜を堆
積し．フォトリソグラフィ及びエッチング技術で配線を
形成していた。
この場合，大電流を要する電源用Ａｆｆｉ配線膜２６の
面積を増大することは，素子の高集積や微細化の点で好
ましくなく，信号用Ａｆｆｉ配線膜２７に比べて厚い配
線膜の形成が必要となってくる。
面積を増大することは，素子の高集積や微細化の点で好
ましくなく，信号用Ａｆｆｉ配線膜２７に比べて厚い配
線膜の形成が必要となってくる。
このため，その上に燐珪酸ガラス（ＰＳＧ）膜２８を被
せ，電源用八！配線膜２６上に溝を作り，更にＡｆｆｉ
膜２９を積層させて，大電流に対応していた。
せ，電源用八！配線膜２６上に溝を作り，更にＡｆｆｉ
膜２９を積層させて，大電流に対応していた。
従って．次工程でのＰＳＧ膜等の保護膜の形成で被覆性
が悪くなり，半導体装置の信頼性を低下させるという問
題を生じていた。また，平坦化が極めて困難なため，上
層に配線膜を形成できないという問題も生じていた。
が悪くなり，半導体装置の信頼性を低下させるという問
題を生じていた。また，平坦化が極めて困難なため，上
層に配線膜を形成できないという問題も生じていた。
本発明は，電源配線を行った場合の層間絶縁膜の平坦化
と厚い電源用配線膜の形成により，半導体装置の信頓性
の向上を目的とする。
と厚い電源用配線膜の形成により，半導体装置の信頓性
の向上を目的とする。
第１図は本発明の原理説明図である。
図において．１は基板，２は絶縁膜，３は電源用下地配
線膜，４は信号用配線膜，５は層間絶縁膜，６は溝，７
は配線膜．８は電源用配線膜である。
線膜，４は信号用配線膜，５は層間絶縁膜，６は溝，７
は配線膜．８は電源用配線膜である。
先ず，第１図（ａ）に示すように，素子配線を終わった
半導体装置基板１の絶縁膜２上に，下地配線膜３と信号
用配線膜４を形成したのち，層間絶縁膜５をその上に被
覆する。
半導体装置基板１の絶縁膜２上に，下地配線膜３と信号
用配線膜４を形成したのち，層間絶縁膜５をその上に被
覆する。
次に，下地配線膜３の上の層間絶縁膜５のみを除去し，
下地配線膜３をストッパーとして．第１図（−ｂ）に示
すように，電源配線パターンと同様のパターンで層間絶
縁膜５に溝６を形成する。
下地配線膜３をストッパーとして．第１図（−ｂ）に示
すように，電源配線パターンと同様のパターンで層間絶
縁膜５に溝６を形成する。
そののち，第１図（Ｃ）に示すように，配線膜７を堆積
する。
する。
終わりに，第１図（ｄ）に示すように，フォトリソグラ
フィ及びエッチング技術を用いて溝６以外の部分の配線
膜７を除去し，電源用配線膜８を完成させる。
フィ及びエッチング技術を用いて溝６以外の部分の配線
膜７を除去し，電源用配線膜８を完成させる。
本発明では，信号用配線膜より電源用配線膜を厚く形成
する場合に．あらかじめ形成した溝の中に，電源用の２
Ｎ目の配線膜を形成するため，厚い電源配線による段差
を，溝の深さ分，軽減することができる。
する場合に．あらかじめ形成した溝の中に，電源用の２
Ｎ目の配線膜を形成するため，厚い電源配線による段差
を，溝の深さ分，軽減することができる。
従って，保護膜の被覆性が良くなり，半導体装置の信頼
性が高くなる。
性が高くなる。
又，信号配線と厚い電源配線上の絶縁膜の平坦化が容易
となるため，厚い電源配線上に他の配線やバンブ形成が
良好に形成可能となる。
となるため，厚い電源配線上に他の配線やバンブ形成が
良好に形成可能となる。
第２図に本発明の一実施例の工程順模式断面図？示す。
図において１ ９はＳｉ基板，１０は下地ｉ配線膜，１
１はＳｉ０２膜，１２はコンタクトホール，１３は信号
用ＩＮ２配線膜，１４は八！配線膜，１５は絶縁膜，１
６は溝，１７は八！配線膜，１８はレジスト，１９は電
源用Ａ！配線膜である。
１はＳｉ０２膜，１２はコンタクトホール，１３は信号
用ＩＮ２配線膜，１４は八！配線膜，１５は絶縁膜，１
６は溝，１７は八！配線膜，１８はレジスト，１９は電
源用Ａ！配線膜である。
第２図（ａ）に示すように， Ｓｉ基板９に，従来の技
術により５下地Ａｌ配線膜１０とＳｉＯ■膜１１とを形
成し，下地ｉ配線膜１１上にコンタクトホール１２を形
成する。
術により５下地Ａｌ配線膜１０とＳｉＯ■膜１１とを形
成し，下地ｉ配線膜１１上にコンタクトホール１２を形
成する。
次に，第２図（ｂ）に示すように， Ｓｉ０２膜１１上
に信号用ｉ配線膜１３，及び，電源用配線パターンと同
様のパターンで層間八！配線膜１４を５，０００人の厚
さに形成する。
に信号用ｉ配線膜１３，及び，電源用配線パターンと同
様のパターンで層間八！配線膜１４を５，０００人の厚
さに形成する。
第２図（ｃ）に示すように，平坦化された絶縁膜１５を
上記八ｌ配線膜１３． １４上に形成し，溝１５を電源
用配線パターンと同様のパターンで絶縁膜１５に形成す
る。このとき，Ｎ間ｉ配線膜１４をストッパーとして利
用する。
上記八ｌ配線膜１３． １４上に形成し，溝１５を電源
用配線パターンと同様のパターンで絶縁膜１５に形成す
る。このとき，Ｎ間ｉ配線膜１４をストッパーとして利
用する。
尚，絶縁膜１５の平坦化については，第３図にそ？実施
例を示す。
例を示す。
図において．２０はＳｉ０２膜，２１はＡＣ膜，２２は
ＰＳＧ膜，２３はガラス膜，２４はＰＳＧ膜である。
ＰＳＧ膜，２３はガラス膜，２４はＰＳＧ膜である。
第３回に示すように， ＳｉＯ■膜２０上のＡｆｆｉ膜
２１の上ニ， ＣＶＤ法テ８，０００人の厚さニＰＳＧ
膜２２を形成した後＋ Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ
（ＳＯＧ）を４，０００人の厚さにスピナーを用いて塗
布し，４００〜４５０度で，２０分間加熱してガラス膜
２３となし， Ａｌ膜２１上のＰＳＧ膜２２の段差をこ
のガラス膜２３で埋めて平坦化する。
２１の上ニ， ＣＶＤ法テ８，０００人の厚さニＰＳＧ
膜２２を形成した後＋ Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ
（ＳＯＧ）を４，０００人の厚さにスピナーを用いて塗
布し，４００〜４５０度で，２０分間加熱してガラス膜
２３となし， Ａｌ膜２１上のＰＳＧ膜２２の段差をこ
のガラス膜２３で埋めて平坦化する。
更ニ，ＣＶＤ法でＰＳＧ膜２４を５，０００人の厚さに
形成して，第２図（ｃ）で示した層間の絶縁膜１５を完
成する。
形成して，第２図（ｃ）で示した層間の絶縁膜１５を完
成する。
次に，第２図（ｄ）に示すように，１．５μの厚さにＡ
ｊ２配線膜１７を堆積し，続いて，レジスト１８を電源
配線のバクーンで焼き付ける。
ｊ２配線膜１７を堆積し，続いて，レジスト１８を電源
配線のバクーンで焼き付ける。
第２図（ｅ）に示すように，電源配線パターンでフォト
レジスト１８をパターニングし，等方性エッチングで，
ＡＩ！．配線膜１７をエッチングして，信号用Ａ
ｌ ［１１ｉ１！線膜１３の４倍の厚さの電源用八！配
線膜ｌ９を，素子表面の平坦化を維持して，形成する。
レジスト１８をパターニングし，等方性エッチングで，
ＡＩ！．配線膜１７をエッチングして，信号用Ａ
ｌ ［１１ｉ１！線膜１３の４倍の厚さの電源用八！配
線膜ｌ９を，素子表面の平坦化を維持して，形成する。
以上説明した様に．本発明によれば，厚い電源用配線膜
の形成にもかかわらず，多層配線絶縁層の段差を軽減す
ることができ，平坦化の効果を挙げ，保護膜の被覆性を
向上することができ．また信号配線と厚い電源配線上の
絶縁膜の平坦化が可能となるため，厚い電源配線上に別
の配線を良好に形成することができ，係る半導体装置の
信頼性向上および設計の自由度向上に寄与するところが
大きい。
の形成にもかかわらず，多層配線絶縁層の段差を軽減す
ることができ，平坦化の効果を挙げ，保護膜の被覆性を
向上することができ．また信号配線と厚い電源配線上の
絶縁膜の平坦化が可能となるため，厚い電源配線上に別
の配線を良好に形成することができ，係る半導体装置の
信頼性向上および設計の自由度向上に寄与するところが
大きい。
第１図は本発明の原理説明図である。
第２図は本発明の一実施例の工程順模式断面図第３図は
一実施例中の絶縁膜平坦化の説明図第４図は従来例の説
明図 である。 図において， ？は基板 ３は電源用下地配線膜， ５は層間絶縁膜 ７は配線膜 ９はＳｉ基板 １１はＳｉＯ■膜， １３は信号用八ρ配線膜， １５は絶縁膜， １７はＡｆｆｉ配線膜 １９は電源用Ａｆｆｉ配綿膜 ２１はｉ膜 ２３はガラス膜， ？は絶縁膜， ４は信号用配線膜， ６は溝， ８は電源用配線膜 １０は下地ｉ配線膜， １２はコンタクトホール， １４は層間八ｌ配線膜， １６は溝， １８はレジスト ２０はＳｉＯ■膜， ２２はｐｓｃ膜， ２４はＰＳＧ膜， 従釆仲ｊの＃入酢鉛図 卒１１ 内唄
一実施例中の絶縁膜平坦化の説明図第４図は従来例の説
明図 である。 図において， ？は基板 ３は電源用下地配線膜， ５は層間絶縁膜 ７は配線膜 ９はＳｉ基板 １１はＳｉＯ■膜， １３は信号用八ρ配線膜， １５は絶縁膜， １７はＡｆｆｉ配線膜 １９は電源用Ａｆｆｉ配綿膜 ２１はｉ膜 ２３はガラス膜， ？は絶縁膜， ４は信号用配線膜， ６は溝， ８は電源用配線膜 １０は下地ｉ配線膜， １２はコンタクトホール， １４は層間八ｌ配線膜， １６は溝， １８はレジスト ２０はＳｉＯ■膜， ２２はｐｓｃ膜， ２４はＰＳＧ膜， 従釆仲ｊの＃入酢鉛図 卒１１ 内唄
Claims (1)
- 【特許請求の範囲】 基板（１）上に被着された絶縁膜（２）上に電源用下地
配線膜（３）と信号用配線膜（４）を形成する工程と、
該絶縁膜（２）上に該電源用下地配線膜（３）と該信号
用配線膜（４）を覆って、層間絶縁膜（５）を形成する
工程と、 該層間絶縁膜（５）に、該電源用下地配線膜の配線パタ
ーンと略同一のパターンで、該電源用下地配線膜（３）
を露出する溝（６）を形成する工程と、該溝（６）内を
埋込む配線膜（７）を形成する工程とを含むことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5910489A JPH02238629A (ja) | 1989-03-10 | 1989-03-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5910489A JPH02238629A (ja) | 1989-03-10 | 1989-03-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02238629A true JPH02238629A (ja) | 1990-09-20 |
Family
ID=13103680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5910489A Pending JPH02238629A (ja) | 1989-03-10 | 1989-03-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02238629A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10358325A1 (de) * | 2003-12-12 | 2005-07-21 | Infineon Technologies Ag | Verfahren zum Herstellen einer integrierten Halbleiterschaltungsanordnung |
| DE102004026232A1 (de) * | 2004-05-28 | 2005-12-22 | Infineon Technologies Ag | Verfahren zum Ausbilden einer integrierten Halbleiterschaltungsanordnung |
-
1989
- 1989-03-10 JP JP5910489A patent/JPH02238629A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10358325A1 (de) * | 2003-12-12 | 2005-07-21 | Infineon Technologies Ag | Verfahren zum Herstellen einer integrierten Halbleiterschaltungsanordnung |
| DE10358325B4 (de) * | 2003-12-12 | 2006-06-14 | Infineon Technologies Ag | Verfahren zum Herstellen einer integrierten Halbleiterschaltungsanordnung |
| DE102004026232A1 (de) * | 2004-05-28 | 2005-12-22 | Infineon Technologies Ag | Verfahren zum Ausbilden einer integrierten Halbleiterschaltungsanordnung |
| DE102004026232B4 (de) * | 2004-05-28 | 2006-05-04 | Infineon Technologies Ag | Verfahren zum Ausbilden einer integrierten Halbleiterschaltungsanordnung |
| US7531439B2 (en) | 2004-05-28 | 2009-05-12 | Infineon Technologies Ag | Method for forming an integrated semiconductor circuit arrangement |
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