Der
Erfindung liegt die Aufgabe zugrunde, ein Verfahren zum Herstellen
einer integrierten Halbleiterschaltungsanordnung bereitzustellen,
bei welchem auf besonders einfache und gleichwohl zuverlässige Art
und Weise unterschiedlichen Kontaktierungsnotwendigkeiten verschiedener
Halbleiterschaltungsbereiche der integrierten Halbleiterschaltungsanordnung
Rechnung getragen werden kann.
Die
Aufgabe wird bei Verfahren zum Herstellen einer integrierten Halbleiterschaltungsanordnung erfindungsgemäß durch
die kennzeichnenden Merkmale des unabhängigen Patentanspruchs 1 bzw. durch
die kennzeichnenden Merkmale des unabhängigen Patentanspruchs 2 gelöst. Vorteilhafte
Weiterbildungen des erfindungsgemäßen Verfahrens zum Herstellen
einer integrierten Halbleiterschaltungsanordnung sind Gegenstand
der abhängigen
Unteransprüche.
Das
erfindungsgemäße Verfahren
zum Herstellen einer integrierten Halbleiterschaltungsanordnung
weist gemäß einer
ersten Lösung
erfindungsgemäß die folgenden
Schritte auf:
- – Zunächst werden ein Halbleitermaterialbereich oder
eine grundlegende Halbleiterstruktur bereitgestellt und/oder ausgebildet
mit einem ersten Halbleiterschaltungsbereich und mit einem zweiten
Halbleiterschaltungsbereich, welche im Halbleitermaterialbereich
oder in der grundlegenden Halbleiterstruktur ausgebildet sind bzw.
werden und welche mit einer Zwischenoxidschicht abgedeckt sind oder
werden, wobei in die Zwischenoxidschicht Kontaktstrukturen und insbesondere Ausnehmungen
ausgebildet sind bzw. werden, die ihrerseits zu Kontaktstellen des
ersten Halbleiterschaltungsbereichs bzw. des zweiten Halbleiterschaltungsbereichs
reichen.
- – Es
wird dann eine erste Metallisierungsschicht eines ersten Metallmaterials
ausgebildet und strukturiert, und zwar derart, dass zumindest Kontaktstrukturen
und insbesondere Ausnehmungen gefüllt, erste Kontaktstellen und
zweite Kontaktstellen des ersten Halbleiterschaltungsbereichs bzw.
des zweiten Halbleiterschaltungsbereichs an die erste Metallisierungsschicht
oder an Teile davon mit ersten Kontakten bzw. mit zweiten Kontakten
angeschlossen und insbesondere im ersten Halbleiterschaltungsbereich
Verdrahtungsleitbahnen ausgebildet werden.
- – Nachfolgend
wird eine Schicht eines fotosensitiven oder lichtempfindlichen Materials
derart aufgeschleudert, dass die zuvor erhaltene Struktur, die strukturierten
Teile der ersten Metallisierungsschicht und somit insbesondere die
ersten Kontakte und die zweiten Kontakte abgedeckt und/oder eingebettet
werden.
- – Nachfolgend
wird die Schicht des fotosensitiven Materials strukturiert und zwar
derart, dass der erste Halbleiterschaltungsbereich und/oder die ersten
Kontakte im Wesentlichen bedeckt und eingebettet verbleiben und
dass der zweite Halbleiterschaltungsbereich oder Teile davon und/oder die
zweiten Kontakte im Wesentlichen freigelegt werden, insbesondere
die zweiten Kontakte des zweiten Halbleiterschaltungsbereichs.
- – Nachfolgend
wird eine zweite Metallisierungsschicht eines zweiten Metallmaterials
ausgebildet und derart strukturiert, dass die zweiten Kontakte des
zweiten Halbleiterschaltungsbereichs bedeckt und dadurch verstärkt werden.
Es
ist somit eine Kernidee der vorliegenden Erfindung gemäß der ersten
Lösung,
zunächst
erste und zweite Kontaktstellen des ersten bzw. zweiten Halbleiterschaltungsbereichs
mit einer ersten Metallisierungsschicht auszubilden und zu strukturieren,
so dass die ersten und zweiten Kontaktstellen über die vorgesehene erste Metallisierungsschicht
bzw. über Teile
mit ersten und zweiten Kontakten ausgebildet werden. Nachfolgend
werden dann die Oberflächenbereiche
des ersten Halbleiterschaltungsbereichs und somit auch die ersten
Kontakte für
die ersten Kontaktstellen des ersten Halbleiterschaltungsbereichs
durch das Vorsehen und Strukturieren einer fotoempfindlichen Materialschicht
abgedeckt, eingebettet und damit vor weiterem Zugriff und vor weiteren
Materialabscheidungen geschützt.
Im Gegensatz dazu wird durch das Strukturieren und insbesondere durch
das selektive Entfernen der aufgeschleuderten fotoempfindlichen
Materialschicht der Bereich des im Halbleitermaterialbereich vorgesehenen
zweiten Halbleiterschaltungsbereichs freigelegt. Dabei werden insbesondere
die zweiten Kontakte für
die zweiten Kontaktstellen des zweiten Halbleiterschaltungsbereichs
exponiert oder freigelegt. In einem nachfolgenden Schritt wird dann
eine zweite Metallisierungsschicht aufgebracht. Aufgrund des Schutzes
der ersten Kontakte durch die aufgeschleuderte fotoempfindliche
Materialschicht und aufgrund des Freiliegens der zweiten Kontakte
wird dann die Schichtstärke
der zweiten Kontakte durch das Aufbringen der zweiten Metallisierungsschicht
verstärkt,
wogegen die ersten Kontakte mit dem Material der zweiten Metallisierungsschicht
nicht in Berührung
geraten. Die zweite Metallisierungsschicht kann hinterher von der Oberfläche des
die ersten Kontakte schützenden
fotoempfindlichen Materials wieder entfernt werden.
Das
erfindungsgemäße Verfahren
zum Herstellen einer integrierten Halbleiterschaltungsanordnung
weist gemäß einer
zweiten Lösung
erfindungsgemäß die folgenden
Schritte auf:
- – Zunächst werden ebenfalls ein Halbleitermaterialbereich
oder eine grundlegende Halbleiterstruktur bereitgestellt und/oder
ausgebildet mit einem ersten Halbleiterschaltungsbereich und mit
einem zweiten Halbleiterschaltungsbereich, welche im Halbleitermaterialbereich
oder in der grundlegenden Halbleiterstruktur ausgebildet sind bzw.
werden und welche mit einer Zwischenoxidschicht abgedeckt sind oder
werden, wobei in die Zwischenoxidschicht Kontaktstrukturen und insbesondere
Ausnehmungen ausgebildet sind bzw. werden, die ihrerseits zu Kontaktstellen
des ersten Halbleiterschaltungsbereichs bzw. des zweiten Halbleiterschaltungsbereichs
reichen.
- – Es
wird dann aber eine Zwischenverbindungsschicht oder Plugschicht
aus einem oder mit einem Zwischenverbindungsmaterial oder Plugmaterial
derart ausgebildet, dass zumindest Kontaktstrukturen oder die Kontaktstrukturen
oder Ausnehmungen oder die Ausnehmungen – d. h. sämtliche Kontaktstrukturen oder
Ausnehmungen oder ein Teil davon – gefüllt und erste und zweite Kontaktstellen
des ersten bzw. des zweiten Halbleiterschaltungsbereichs an die
Zwischenverbindungsschicht oder Plugschicht oder an Teile davon
mit Zwischenverbindungselementen oder Plugs ausgebildet und angeschlossen
werden.
- – Erst
dann wird eine erste Metallisierungsschicht eines ersten Metallmaterials
ausgebildet und strukturiert, und zwar derart, dass zumindest die Zwischenverbindungselemente
oder Plugs sowie die ersten und zweiten Kontaktstellen des ersten bzw.
des zweiten Halbleiterschaltungsbereichs über die Zwischenverbindungselemente
oder Plugs an die erste Metallisierungsschicht oder an Teile davon
mit ersten Kontakten bzw. mit zweiten Kontakten angeschlossen und
insbesondere im ersten Halbleiterschaltungsbereich Verdrahtungsleitbahnen
ausgebildet werden.
- – Nachfolgend
wird wiederum eine Schicht eines fotosensitiven oder lichtempfindlichen
Materials derart aufgeschleudert, dass die zuvor erhaltene Struktur,
die strukturierten Teile der ersten Metallisierungsschicht und somit
insbesondere die ersten Kontakte und die zweiten Kontakte abgedeckt und/oder
eingebettet werden.
- – Nachfolgend
wird dann ebenfalls die Schicht des fotosensitiven Materials strukturiert
und zwar derart, dass der erste Halbleiterschaltungsbereich und/oder
die ersten Kontakte im Wesentlichen bedeckt und eingebettet verbleiben
und dass der zweite Halbleiterschaltungsbereich oder Teile davon
und/oder die zweiten Kontakte im Wesentlichen freigelegt werden,
insbesondere die zweiten Kontakte des zweiten Halbleiterschaltungsbereichs.
- – Nachfolgend
wird dann wieder eine zweite Metallisierungsschicht eines zweiten
Metallmaterials ausgebildet und derart strukturiert, dass die zweiten
Kontakte des zweiten Halbleiterschaltungsbereichs bedeckt und dadurch
verstärkt
werden.
Es
ist somit eine Kernidee der vorliegenden Erfindung gemäß der zweiten
Lösung,
zunächst
erste und zweite Kontaktstellen des ersten bzw. zweiten Halbleiterschaltungsbereichs
erst mit einer Zwischenkontakt- oder Plugschicht und dann mit einer ersten
Metallisierungsschicht auszubilden und zu strukturieren, so dass
die ersten und zweiten Kontaktstellen über die vorgesehenen Plugs
oder Zwischenkontaktelemente mit der ersten Metallisierungsschicht
bzw. über
Teile und folglich mit ersten und zweiten Kontakten ausgebildet
werden. Nachfolgend werden dann die Oberflächenbereiche des ersten Halbleiterschaltungsbereichs
und somit auch die ersten Kontakte für die ersten Kontaktstellen
des ersten Halbleiterschaltungsbereichs durch das Vorsehen und Strukturieren
einer fotoempfindlichen Materialschicht abgedeckt, eingebettet und
damit vor weiterem Zugriff und vor weiteren Materialabscheidungen
geschützt.
Im Gegensatz dazu wird durch das Strukturieren und insbesondere
durch das selektive Entfernen der aufgeschleuderten fotoempfindlichen Materialschicht
der Bereich des im Halbleitermaterialbereich vorgesehenen zweiten
Halbleiterschaltungsbereichs freigelegt. Dabei werden insbesondere
die zweiten Kontakte für
die zweiten Kontaktstellen des zweiten Halbleiterschaltungsbereichs
exponiert oder freigelegt. In einem nachfolgenden Schritt wird dann
eine zweite Metallisierungsschicht aufgebracht. Aufgrund des Schutzes
der ersten Kontakte durch die aufgeschleuderte fotoempfindliche
Materialschicht und aufgrund des Freiliegens der zweiten Kontakte wird
dann die Schichtstärke
der zweiten Kontakte durch das Aufbringen der zweiten Metallisierungsschicht
verstärkt,
wogegen die ersten Kontakte mit dem Material der zweiten Metallisierungsschicht nicht
in Berührung
geraten. Die zweite Metallisierungsschicht kann hinterher von der
Oberfläche
des die ersten Kontakte schützenden
fotoempfindlichen Materials wieder entfernt werden.
Im
Sinne der Erfindung können
die Verfahren auf einem Halbleitermaterialbereich oder auf einer grundlegenden
Halbleiterstruktur basieren. Der Halbleitermaterialbereich ist elementare
angelegt, sodass die ersten und zweiten Metallisierungen absolut
erste bzw. zweite Metallisierungen sind. Unter einer grundlegenden
Halbleiterstruktur soll z. B. ein Halbleitermaterialbereich verstanden
werden, der bereits einen oder mehrere Halbleiterschaltungsbereiche und/oder
eine oder mehrere Metallisierungen aufweist, sodass die genannten
ersten und zweiten Metallisierungen erste und zweite zusätzliche
Metallisierungen darstellen. Wenn also bereits n Metallisierungen
in der grundlegenden Halbleiterstruktur vorliegen, so bilden die
genannten ersten und zweiten Metallisierungen – absolut gesehen – die Metallisierungen
n + 1 bzw. n + 2 in der grundlegenden Halbleiterstruktur.
In
vorteilhafter Weise ist es vorgesehen, dass als oder im Zwischenverbindungsmaterial
oder Plugmaterial der Zwischenverbindungsschicht oder Plugschicht
Wolfram und/oder Polysilizium verwendet werden.
Es
sind Abscheideverfahren denkbar, die auf nicht leitenden Schichten
gar kein Metall aufwachsen lassen, z. B. so genannte Electroless
bzw. Autogalvanische Verfahren. Solch ein Verfahren hätte den
Vorteil, dass die aufgebrachte Metall2-Schicht nicht über eine
weitere Fototechnik und Ätzung
strukturiert bzw. über
dem fotoempfindlichen Dielektrikum wieder entfernt werden muss.
Durch
die Wahl entsprechender Schichtstärken kann somit auf besonders
einfache Art und Weise ohne erheblichen Prozessaufwand erreicht
werden, dass die ersten Kontakte für die ersten Kontaktstellen
und ggf. Verdrahtungsleitbahnen des ersten Halbleiterschaltungsbereichs
vergleichsweise gering dimensioniert sind, was für eine geringe Leistungsaufnahme
und für
eine Miniaturisierung ausreichend ist, wogegen die zweiten Kontakte
für zweite
Kontaktstellen des zweiten Halbleiterschaltungsbereichs hinsichtlich
ihrer Schichtstärke
vergleichsweise stark ausgebildet werden können, um eine vergleichsweise
hohe elektrische Leistungsdichte verarbeiten zu können.
Dies
bedeutet ggf. mit anderen Worten: Auf eine strukturierte Metall-Schicht
n – 1,
die ganzflächig über dem
DMOS und fein strukturiert über
dem Logikteil liegt, wird eine photosensitive Schicht aufgeschleudert,
die über
eine Belichtungs- und Entwicklungssequenz ohne aufwändige Ätzprozesse
strukturiert werden kann. Unter dieser photosensitiven Schicht können noch
optional Haftschichten bzw. Passivierungsschichten abgeschieden
werden. Nach Strukturierung von photosensitiver bzw. den darunter liegenden
Schichten, wird eine n-te Metallschicht abgeschieden. Dies kann über einen
ganzflächigen
Abscheideprozess oder über
einen selektiven Aufwachsprozess (d. h. Autogalvanik) geschehen.
Die n-te Metallschicht verstärkt
im Allgemeinen die Metallisierung im Leistungsteil der Schaltung,
kann aber auch als weitere Verdrahtungsebene in der Logik verwendet
werden, was komplexere Logikschaltungen erlaubt.
Die
Funktionen der photosensitiven Materialschicht sind wie folgt:
- – Elektrische
Isolation der Leitbahnen der Metallschicht n – 1 untereinander.
- – Elektrische
Isolation der Leitbahnen der Metallschicht n – 1 von Leitbahnen der n-ten
Metallschicht.
- – Schutz
der Leitbahnen und Kontakte der Metallschicht n – 1 und der Logikdevices im
Silizium vor mobilen Ionen und Feuchtigkeit.
- – Ätzmaske
bei Verwendung einer Haftschicht bzw. Passivierung unter der photosensitiven Schicht.
- – Gewährleistung
der Haftung zwischen der Gehäusepressmasse
und dem Halbleiter-Chip im Logikbereich (wenn keine weiteren Schichten mehr
oberhalb der n-ten Metallschicht integriert werden)
- – Schutz
der Kontakte und Verdrahtungsleitbahnen der n – 1-ten Metallebene vor der
Abscheidung und Strukturierung der n-ten Metallebene.
Bei
einer vorteilhaften Ausführungsform
des erfindungsgemäßen Verfahrens
ist es vorgesehen, dass ein im Wesentlichen flüssiges Material als fotosensitives
oder lichtempfindliches Material verwendet wird. Neben flüssigen Materialien
sind damit auch gelartige oder pastöse Materialien gemeint. Dadurch kann
erreicht werden, dass ein besonders inniger, gleichmäßiger und
alle Ausnehmungen und das gesamte Relief der Oberfläche des
Halbleitermaterialbereichs füllender
Kontakt und füllende Überdeckung durch
die Materialschicht des fotosensitiven Materials erreicht werden.
Gemäß einer
weiteren alternativen Ausführungsform
oder zusätzlichen
Maßnahme
ist es vorgesehen, dass bei dem erfindungsgemäßen Herstellungsverfahren ein
dielektrisches Material als fotosensitives Material verwendet wird.
Dadurch wird gewährleistet,
dass ungewünschte
Kontaktierungen zwischen den ersten Kontakten für die ersten Kontaktstellen
des ersten Halbleiterschaltungsbereichs zu darauf folgenden Schichten
oder untereinander vermieden werden.
Weiterhin
alternativ oder zusätzlich
ist es vorgesehen, dass ein polymerbasiertes Material als fotosensitives
Material verwendet wird. Aufgrund der quervernetzenden Eigenschaften
polymerbasierter Materialien eignen diese sich besonders zur widerstandsfähigen Abdeckung
und Einbettung von Halbleiterstrukturen.
Gemäß einer
anderen vorteilhaften Weiterbildung des erfindungsgemäßen Verfahrens
ist es alternativ oder zusätzlich
vorgesehen, dass Benzocyclobuten als fotosensitives Material verwendet
wird. Dieses Material hat exzellente chemische Widerstandseigenschaften
und ist darüber
hinaus kompatibel zu den meisten anderen innerhalb dieser Technik verwendeten
Materialien. Ferner besitzt das Material eine hohe Temperaturstabilität und eine
geringe Feuchtigkeitsaufnahme aus der Umgebung. Alternativ oder
zusätzlich
ist Fotoimid denkbar.
Beide
Materialen zeichnen sich durch eine gute Haftung zu Metallen, Oxiden,
Nitriden und Gehäusepressmassen
aus. BCB zeichnet sich gegenüber
IMID durch eine geringere Feuchtigkeitsaufnahme und geringere Aushärtetemperaturen
aus. IMID hingegen ist etwas kostengünstiger, temperaturbeständiger und
wird bereits in großem
Maßstab
als abschließende
Schicht über
einer Power-Metallisierung bzw. Nitrid-Passivierung eingesetzt.
Gemäß einer
zusätzlichen
oder alternativen Maßnahme
ist es vorgesehen, dass bei dem erfindungsgemäßen Verfahren direkt auf der
ersten Metallisierungsschicht eine Antireflexschicht oder Antireflexionsschicht
ausgebildet und mitstrukturiert wird. Diese kann insbesondere aus
einem Titannitrid oder TiN bestehen.
Folgende
weitere Varianten bieten sich an:
- i. Es könnte vorteilhaft
sein, vor dem Aufschleudern des photosensitiven Dielektrikums eine
nicht leitende Grundierung oder Haftschicht abzuscheiden, die die
Haftung zwischen dem photosensitiven Dielektrikum und den Verdrahtungsleitbahnen
bzw. Kontaktstrukturen verbessert. Denkbar ist beispielsweise die
Abscheidung einer dünnen Silizium-Nitrid
oder Silizium-Oxid-Schicht
(10–200 nm
dick). Solch eine Schicht würde
nach der Strukturierung des photosensitiven Dielektrikums über den
DMOS und Pad-Flächen
freigeätzt
werden, wobei das photosensitive Dielektrikum als Maske verwendet
werden kann, d. h. es ist keine zusätzliche Fototechnik erforderlich.
Für die Ätzung kommen
entweder ein isotroper oder anisotroper Plasmaätzprozess oder eine nasschemische Ätzung in
Frage. Die Verwendung einer Silizium-Nitrid-Schicht, hat den Vorteil,
dass eine gute Barriere gegen mobile Ionen und Feuchtigkeit in den
Schichtaufbau integriert wird.
- ii. Alternativ dazu kann unter dem photosensitiven Dielektrikum
eine konventionelle, dicke Passivierung (beispielsweise 200–1600 nm
Siliziumnitrid oder 200–1600
nm Siliziumoxid, 300/400–800
nm Siliziumoxid/Siliziumnitrid) integriert werden. Auch in diesem
Fall ist zur Strukturierung keine zusätzliche Fototechnik erforderlich,
es kann einfach das strukturierte photosensitive Dielektrikum als Ätzmaske
verwendet werden.
Ferner
ist es alternativ oder zusätzlich
vorgesehen, dass die erste Metallisierungsschicht mit einer Schichtstärke im Bereich
von etwa 0,5 μm
bis etwa 3 μm
und vorzugsweise im Bereich von etwa 1 μm ausgebildet wird. Eine derartige
Schichtstärke
ist insbesondere für
eine hohe Packungsdichte sachdienlich.
Die
erste Metallisierungsschicht und die gegebenenfalls vorgesehene
Antireflexschicht oder Antireflexionsschicht können plasmachemisch über eine
Lackmaskenstruktur strukturiert werden.
Gemäß einer
weiteren vorteilhaften Ausgestaltungsform des erfindungsgemäßen Verfahrens
ist es vorgesehen, dass die zweite Metallisierungsschicht mit einer
Schichtstärke
im Bereich von etwa 1 μm
bis etwa 30 μm
und bevorzugt im Bereich von etwa 2,5 μm oder darüber ausgebildet wird. Dies
gewährleistet,
dass die zweiten Kontakte für
die zweiten Kontaktstellen der zweiten Schaltungsanordnung oder
des zweiten Halbleiterschaltungsbereichs derart stark dimensioniert
sind, dass auch höhere
Leistungsdichten bewerkstelligt werden können.
Besonders
vorteilhaft ist das erfindungsgemäße Verfahren, wenn die erste
Metallisierungsschicht und/oder die zweite Metallisierungsschicht durch
Sputtern, Bedampfen, Galvanik und/oder Autogalvanik ausgebildet
werden.
Gemäß einer
weiteren vorteilhaften Ausführungsform
des erfindungsgemäßen Herstellungsverfahrens
ist es vorgesehen, dass als erstes Metallisierungsmaterial und/oder
als zweites Metallisierungsmaterial Aluminium, Kupfer, Wolfram,
Nickel, NiP, Palladium, Gold, Molybdän, Silber, Zinn, dotiertes
Silizium, Titan, Titannitrid, Tantal, Tantalnitrid oder Gemische
oder Verbindungen davon vorgesehen werden.
Gemäß einer
besonders bevorzugten Ausführungsform
des erfindungsgemäßen Verfahrens
ist es vorgesehen, dass als erster Halbleiterschaltungsbereich oder
als Teil davon eine integrierte Halbleiterlogikschaltung ausgebildet
wird.
Ferner
ist es alternativ oder zusätzlich
vorgesehen, dass als zweiter Halbeiterschaltungsbereich oder als
Teil davon eine integrierte Halbleiterleistungsschaltung ausgebildet
wird.
Diese
und weitere Vorteile und Aspekte der vorliegenden Erfindung werden
auch anhand der nachstehenden Bemerkungen weiter verdeutlicht:
Die
vorliegende Erfindung betrifft insbesondere die Herstellung einer
kostengünstigen
Metallisierung von Leistungsbauelementen, insbesondere von Leistungsschaltern
mit monolithisch integrierter Logik, so genannten Leistungs-ICs.
Problematik:
Leistungshalbleiterbauelemente
mit DMOS-Leistungstransistoren und hochintegrierter Logik stellen
besondere Anforderungen an die Metallisierung. Über den DMOS-Flächen muss
die Metall-Schicht
möglichst
dick ausgeführt
sein, um eine hohe Stromtragfähigkeit
zu gewährleisten
und den Anteil der Metallisierung am Gesamteinschaltwiderstand des
Leistungsbauelements möglichst
gering zu halten. Mit zunehmender Metallisierungsdicke verringern
sich die Stromdichten in der Metallisierung, was sich positiv auf
die Zuverlässigkeit
des Bauelementes auswirkt. Hohe Stromdichten können einerseits direkt zu Elektromigrationseffekten
führen
und andererseits über
eine Temperaturerhöhung
die Degradation der Metallisierung beschleunigen.
Ferner
wird bei Leistungsbauelementen häufig
auf aktivem Gebiet, d. h. direkt über den elektrisch aktiven
DMOS-Transistorzellen, gebondet. Dadurch wird die Fläche für zusätzliche
Bondpads zur Kontaktierung des Leistungstransistors eingespart.
Um sicherzustellen, dass bei der Bondung in den Schichten unter
dem Bond keine Beschädigung
auftritt – die Bondung
stellt eine starke mechanische Belastung dieser Schichten dar – ist es
ebenfalls günstig,
die Metallisierung möglichst
dick auszuführen.
Die typische Dicke einer Leistungsmetallisierung liegt deshalb z.
B. zwischen 3,0 und 10 μm,
wobei normalerweise AlSi oder AlSiCu als Metalle verwendet werden.
In neueren Entwicklungen wird auch Cu als Leistungsmetallisierung
eingesetzt.
Bei
modernen Leistungsschaltern wie beispielsweise Smart-Power-Switches werden
auf ein und demselben Chip DMOS-Transistoren und eine komplexe Logik
integriert. Um die benötigte
Chip-Fläche
möglichst
gering zu halten, ist eine hohe Packungsdichte der Logikdevices
wünschenswert.
Die Packungsdichte wird aber im Wesentlichen durch die lateralen
Strukturgrößen der
Metallisierungsleitbahnen bestimmt. Ziel ist es, eine möglichst
feine Strukturierung der Logikmetallisierung zu erreichen, um die
Packungsdichte zu maximieren. Bei neuen Technologien tritt das Problem
auf, dass die über
dem Leistungs-DMOS notwendigen Metall-Dicken im Bereich der Logik
nicht mehr in einfacher Weise mit der geforderten Feinheit strukturiert
werden können.
Neben
sehr fein strukturierten Verdrahtungsbahnen erfordert die hochintegrierte
Logik auch vergleichsweise kleine Kontaktlochdimensionen. Kontaktlöcher stellen Öffnungen
im Dielektrikum oder Zwischenoxid zwischen Silizium und Metallisierung dar,
werden mit Metall aufgefüllt
und haben die Funktion, den elektrischen Kontakt zwischen den Verdrahtungsbah nen
und den Bauelementen im Silizium herzustellen. Das Auffüllen von
solch kleinen Strukturen mit den gängigen Sputterprozessen kann
bei großen Metallisierungsdicken
zur Ausbildung von unerwünschten
Topographiestufen sowie zu Hohlräumen in
der Metallisierung über
den Kontakten führen.
Die
im Logikteil eines integrierten Leistungs-ICs geforderten kleinen
Strukturgrößen der Verdrahtungsbahnen
und Kontaktlöcher
begrenzen somit die Metallisierungsdicken, die in der Logik verwendet
werden können.
Es besteht deshalb das Ziel, eine möglichst dicke Metallisierung über dem
Leistungs-DMOS und
eine verhältnismäßig dünne Logikmetallisierung
kostengünstig
zu kombinieren. Herkömmlich
wird beispielsweise eine Leistungsmetallisierungsdicke von 3,5 μm bei folgenden
Logik-Design-Rules gefordert: Metallbahnbreite 1,6 μm, Metallbahnabstand
1,6 μm und
Kontaktlochgröße 1,2 μm. Bei einer
Logikmetalldicke von ca. 1,0 μm
sind diese Strukturgrößen mit
den derzeit gängigen
Prozessen ohne weiteres herstellbar.
Technischer Hintergrund:
Bisher
wurden bei integrierten Leistungstechnologien zur Lösung des
im vorigen Abschnitt beschriebenen Problems folgende Lösungsansätze verfolgt:
- i. Bei einer Leistungs-IC-Technologie wird
nach der Kontaktlochstrukturierung eine 3,2 μm dicke AlSiCu-Schicht gesputtert
und diese plasmachemisch mit Fotolack als Maske strukturiert. Anschließend folgen
Passivierungs- und IMID-Prozessierung.
Die Kontakt- und Metallisierungsstrukturen sind vergleichsweise
groß ausgeführt, so
dass diese einfache Herstellungsweise, die nur eine Metallisierungsebene
beinhaltet, eingesetzt werden kann.
- ii. Eine ebenfalls in großen
Stückzahlen
gefertigte andere Technologie verwendet eine deutlich aufwändigere
Zweilagenmetallisierung. Nach der Kontaktlochstrukturierung wird
eine 1,0 μm
dicke AlSiCu-Schicht gesputtert und wiederum plasmachemisch mit
Fotolack als Maske strukturiert. Anschließend wird eine Oxid-Nitrid-Schichtfolge
abgeschieden und bei der so genannten Via-Ätzung über den DMOS-Flächen und
den Kontaktierpads wieder entfernt. Eine weitere, 2,5 μm dicke,
AlSiCu-Schicht wird
gesputtert und mit einer Fototechnik und einer nasschemischen Ätzung über den
gesamten Logik-Flächen – abgesehen
von den Kontaktierpads der Logik – wieder entfernt. Dadurch
wird über
dem DMOS-Leistungstransistor und in den Kontaktierpads eine Metallisierungsdicke
von 3,5 μm
erreicht, während
in der Logik eine passivierte Verdrahtung mit vergleichsweise kleinen
Strukturen hergestellt werden kann. Eine IMID-Prozessierung schließt den Metallisierungsprozess
ab.
Es
ist eine Zielsetzung der vorliegenden Erfindung, insbesondere ein
Verfahren anzugeben, das die kostengünstige Herstellung der Leistungs-
und Logik-Metallisierung heutiger und zukünftiger Leistungs-ICs erlaubt.
Dies
wird u. a. durch ein Verfahren mit den im Folgenden beschriebenen
Merkmalen erreicht.
2A bis 2H zeigen
schematisch ein Beispiel der erfindungsgemäßen Prozessführung am Beispiel
eines Leistungsbauelementes mit integrierter Logik.
Bei
der zugrunde liegenden Technologie kann es sich beispielsweise um
eine Smart-Power-Technologie handeln. Die erfindungsgemäße Prozessführung ist
aber prinzipiell bei jeder Leistungs-IC-Technologie einsetzbar.
Leistungsteil und Logik sind stark schematisiert dargestellt. Nach
den so genannten Front-End-Prozessen, bei denen die einzelnen Devices
in das Silizium integriert werden, wird mit den gängigen Methoden
eine Oxid-Schicht abgeschieden. In diese Zwischenoxidschicht (ZWOX)
werden die Kontaktstrukturen geätzt.
Anschließend
wird eine relativ dünne,
beispielsweise ca. 1,0 μm
dicke Metall1-Schicht aufgebracht und plasmachemisch über eine
Lackmaske strukturiert. Über
der Metall1-Schicht kann noch eine Antireflex-Schicht, beispielsweise
TiN, abgeschieden worden sein. Es wird nachfolgend ein flüssiges,
photosensitives Dielektrikum, beispielsweise Benzocyclobuten (BCB)
oder Fotoimid, ähnlich
wie bei einem Belackungsprozess aufgeschleudert, ggf. unter Vorsehen
einer Haft- oder Passivierungsschicht. Das Dielektrikum füllt alle
Hohlräume
zwischen den Metallbahnen und über
den Kontakten perfekt auf. Zudem hat das aufgeschleuderte Dielektrikum
eine sehr gute planarisierende Wirkung, was den weiteren Schichtaufbau
erleichtert. Wichtig dabei ist, dass es sich bei diesem Dielektrikum
um ein photosensitives Material handelt, so dass dieses ähnlich einem
Fotolack über
eine einfache Belichtungs- und Entwicklungssequenz strukturiert
werden kann. Nach dem Aushärten
des aufgeschleuderten und strukturierten Dielektrikums kann eine
weitere, beliebig dicke Metallisierungslage abgeschieden werden.
Diese kann nasschemisch über
der gesamten Logik wieder entfernt werden. Gegebenenfalls kann darüber eine
Fotoimidschicht prozessiert werden. Vor der Belichtung des fotosensitiven
Dielektrikums sind unter Umständen
eine Temperaturbehandlung oder ein Pre-Bake von Vorteil.
Bei
Benzocyclobuten handelt es sich um ein polymerbasiertes dielektrisches
Material, das sich durch eine hohe Temperaturstabilität, eine
geringe Feuchtigkeitsaufnahme, einen sehr geringen Grad an Kontaminationen,
eine exzellente chemische Widerstandsfähigkeit und Kompatibilität mit verschiedenen
Me tallisierungsmaterialien (z. B. AL, Cu, W) auszeichnet. Fotoimid
hat ähnliche
Eigenschaften und ist gleichberechtigt.
Als
abschließende
Schicht über
der zweiten Metallisierungsebene kann IMID oder BCB eingesetzt werden.
Wird
ein autogalvanischer Abscheideprozess verwendet, muss kein Metall2 über der
Logik entfernt werden, da es dort erst gar nicht aufgewachsen ist.
- i. Abscheidung von Metall2 sowohl über Logik-
als auch Power-Gebieten
- ii. Selektive Abscheidung (Autogalvanik) von Metall2 nur dort,
wo Metall1 offen liegt.
Vorteile:
Das
erfindungsgemäße Verfahren
zeichnet sich u. a. durch folgende Vorteile aus:
- a)
Es sind keine aufwändigen
und teuren CVD-Abscheidungen für
ein Intermetalldielektrikum zwischen den beiden Metallisierungsschichten
erforderlich. Auch kann die plasmachemische Via-Ätzung entfallen. Zudem entfallen
die Lack- und Polymerentfernungsprozesse, die bei einer konventionellen
Via-Ätzung
erforderlich sind.
- b) Da die TiN-ARC-Schicht auf der ersten Metallebene im Gegensatz
zu einer herkömmlichen
Prozessführung
mit Via-Ätzung
während
der Strukturierung nicht angegriffen wird, muss sie nicht entfernt
werden. Dadurch können
die zusätzlichen TiN-Entfernungsschritte
entfallen.
- c) Verglichen mit den derzeitigen Prozessführungen kann die Passivierungsebene,
bestehend aus einer Siliziumoxid-/Siliziumnitrid-Abscheidung und
nachfolgender Strukturierung entfallen.
- d) Das aufgeschleuderte Dielektrikum dürfte keine schädigenden
Einflüsse
auf die Devices beziehungsweise auf das Gateoxid ausüben. Insbesondere
besteht kein Risiko einer Deviceschädigung aufgrund von Plasmaschäden oder
Emission von energiereichem Licht, wie dies beispielsweise bei typischen
HDP-Prozessen der Fall sein kann.
- e) Das aufgeschleuderte Dielektrikum besitzt ausgezeichnete
Eigenschaften zur Lückenfüllung zwischen
den Metallisierungsbahnen und sollte auch für Strukturbreiten im Sub-Mikrometerbereich
einsetzbar sein.
- f) Das aufgeschleuderte Dielektrikum wirkt zudem planarisierend.
Dies erlaubt gegebenenfalls den Aufbau weiterer feinstrukturierter
Metallisierungsebenen in der Logik. Dabei kann auf aufwändige Planarisierungsverfahren
verzichtet werden. Ferner müssen
keine differentiellen Vias auf geätzt werden.
- g) Die Prozessierung des aufgeschleuderten Dielektrikums ist
den gängigen
Belackungsprozessen sehr ähnlich
und kann einfach in die bestehende Fertigung integriert werden.
Kernaspekte:
Die
vorliegenden Erfindung hat u. a. die Zielsetzung, ein kostengünstiges
Herstellungsverfahren für
eine Metallisierung von Leistungsbauelementen anzugeben. Das Verfahren
realisiert gegebenenfalls folgende Eigenschaften:
- a.
Im Leistungstransistor und den Kontaktierpads befindet sich eine
dicke Powermetallisierung mit hoher Stromtragfähigkeit, worauf problemlos
gebondet werden kann.
- b. Im Logikteil wird mindestens eine, verhältnismäßig dünne und fein strukturierbare
Verdrahtungsebene integriert. Gegebenenfalls können in der Logik weitere Metallisierungsebenen
aufgebaut und über
so genannte Vias miteinander verbunden werden.
- c. Es kann auf die Abscheidung und Strukturierung eines klassischen
Intermetalldielektrikums wie beispielsweise CVD-Oxid oder CVD-Nitrid verzichtet werden.
Stattdessen wird ein photosensitives Dielektrikum, beispielsweise
Fotoimid oder Benzocyclobuten, aufgeschleudert und über eine einfache
Fototechnik strukturiert.
- d. Es könnte
vorteilhaft sein, vor dem Aufschleudern des photosensitiven Dielektrikums
eine nicht leitende Grundierung oder Haftschicht abzuscheiden, die
die Haftung zwischen dem photosensitiven Dielektrikum und den Verdrahtungsleitbahnen
bzw. Kontaktstrukturen verbessert. Denkbar ist beispielsweise die
Abscheidung einer dünnen Silizium-Nitrid
oder Silizium-Oxid-Schicht
(10–200 nm
dick). Solch eine Schicht würde
nach der Strukturierung des photosensitiven Dielektrikums über den
DMOS und Padflächen
freigeätzt
werden, wobei das photosensitive Dielektrikum als Maske verwendet
werden kann, d. h. es ist keine zusätzliche Fototechnik erforderlich.
Für die Ätzung kommen
entweder ein isotroper oder anisotroper Plasmaätzprozess oder eine nasschemische Ätzung in
Frage. Die Verwendung einer Silizium-Nitrid-Schicht, hat den Vorteil,
dass eine gute Barriere gegen mobile Ionen und Feuchtigkeit in den
Schichtaufbau integriert wird.
- e. Alternativ dazu kann unter dem photosensitiven Dielektrikum
eine konventionelle, dicke Passivierung (beispielsweise 200–1600 nm
Siliziumnitrid oder 200–1600
nm Oxid, 300/400–800
nm Siliziumoxid/Siliziumnitrid) integriert werden. Auch in diesem
Fall ist zur Strukturierung keine zusätzliche Fototechnik erforderlich,
es kann einfach das strukturierte photosensitive Dielektrikum als Ätzmaske
verwendet werden.
Eine
Kernidee besteht darin, ein photosensitives, aufgeschleudertes Dielektrikum
in die Metallisierung von Leistungs-ICs zu integrieren.
Ausführungsformen:
Die
erfindungsgemäße Herstellung
einer Power- und Logik-Metallisierung kann prinzipiell bei allen
integrierten Leistungstechnologien eingesetzt werden. Mögliche Ausführungsformen
werden im Folgenden anhand einer Smart-Power-Technologie erläutert.
2G zeigt
einen schematischen Querschnitt durch die Metallisierung einer Smart-Power-Technologie.
Das Bauteil kann im Wesentlichen in zwei Bereiche gegliedert werden:
Leistungstransistor (DMOS) und Logik. Beim DMOS kann es sich dabei,
wie in 2 angedeutet, um einen Trench-DMOS
oder um einen konventionellen planaren DMOS handeln. Im DMOS befindet
sich eine 3,5 μm
dicke Aluminium-Metallisierung, die eine hohe Stromtragfähigkeit
gewährleistet
und auf die direkt über
aktivem Gebiet gebondet werden kann. Der Logikteil wird mit einer
1,0 μm dicken
Aluminiummetallisierung verdrahtet, wobei die minimale Leitbahnbreite
1,6 μm und
der minimale Abstand zwischen den Bahnen ebenfalls 1,6 μm betragen.
Die Kontakte besitzen am Fußpunkt
eine minimale Breite von 1,2 μm. Nach der
Abscheidung und Strukturierung der ersten, 1,0 μm dicken, Metallisierungsebene
wird ein photosensitives Dielektrikum, beispielsweise Benzocyclobuten
oder ein Fotoimid aufgeschleudert und ggf. erhitzt, um verbliebenes
Lösungsmittel
zu entfernen. Nachfolgend wird der aufgeschleuderte Film über eine
Fotomaske belichtet und mit Standardmethoden entwickelt. Bei Cyclotene
4000 handelt es sich beispielsweise um ein Material mit Negativeigenschaften,
d. h. an den belichteten Stellen wird das Dielektrikum vernetzt
und deshalb dort vom Entwickler-Medium nicht aufgelöst. Danach
wird das Dielektrikum in einem weiteren Temperaturschritt ausgehärtet. Damit
sind Integration und Strukturierung des Intermetalldielektrikums
abgeschlossen und es kann die Abscheidung der zweiten Metallisierungsebene erfolgen.
In diesem Ausführungsbeispiel
wird eine 2,5 μm
dicke Aluminiumschicht aufgesputtert und nachfolgend mit einer weiteren
Fototechnik und einer nasschemischen Ätzung über der gesamten Logik wieder
entfernt. Die Herstellung der Metallisierung wird gegebenenfalls
mit einer BCB- oder Imid-Prozessierung
abgeschlossen.
In
einer weiteren möglichen
Ausführungsform
kann nach der Integration und Strukturierung des photosensitiven
Dielektrikums mit galvanischen Abscheidemethoden über dem
DMOS eine Leistungsmetallisierung aus Kupfer oder Nickel abgeschieden
werden.
Denkbar
ist auch ein abgeschiedenes Powermetall (Metall2) aus Ni, NiP, Pd
oder Au.
3 zeigt
eine Ausführungsform
der erfindungsgemäßen Integration
eines photosensitiven und aufgeschleuderten Dielektrikums, bei der über dem
Dielektrikum in der Logik eine weitere Metallisierungsebene zur
Verdrahtung verwendet wird. Dabei ist die planarisierende Wirkung
des aufgeschleuderten Dielektrikums hervorzuheben. In konventionellen Prozessführungen
sind aufwändige
Planarisierungsverfahren wie beispielsweise CMP oder mehrstufige Verfahren
mit mehrfachen Abscheidungen und Rückätzungen erforderlich. Die erfindungsgemäße Prozessführung besitzt
neben ihrer Einfachheit den Vorteil, dass sie im Gegensatz zu CMP
auch bei verhältnismäßig großen Topographien
eingesetzt werden kann. Bei Planarisierungsverfahren wie CMP tritt bei
großen
Topographien das Problem auf, dass teilweise sehr dicke Schichten
bei der Via-Ätzung
durchgeätzt
werden müssen.
In
einer weiteren Ausführungsform
können bei
einer Zwei- oder Mehrlagenverdrahtung die Vias auch mit einem anderen
Metall als Aluminium, beispielsweise mit Wolfram oder Kupfer, verfüllt werden. Ebenso
können
die Leitbahnen aus einem anderen Material, beispielsweise aus Kupfer
oder Wolfram, bestehen.
Nachfolgend
wird die Erfindung anhand einer schematischen Zeichnung auf der
Grundlage bevorzugter Ausführungsformen
näher erläutert.
1 zeigt
ein Blockdiagramm für
eine Ausführungsform
des erfindungsgemäßen Verfahrens zum
Herstellen einer integrierten Halbleiterschaltungsanordnung.
2A–H zeigen Zwischenstufen, die bei einer
bevorzugten Ausführungsform
des erfindungsgemäßen Verfahrens
zum Herstellen einer integrierten Schaltungsanordnung erreicht werden.
3 zeigt
in schematischer und geschnittener Seitenansicht eine integrierte Halbleiterschaltungsanordnungen,
die gemäß einer
bevorzugten Ausführungsform
des erfindungsgemäßen Verfahrens
zum Herstellen integrierter Halbleiterschaltungsanordnungen erzeugt
wurde.
4 zeigt
in schematischer und geschnittener Seitenansicht eine integrierte
Halbleiterschaltungsanordnungen, die gemäß einer andren bevorzugten
Ausführungsform
des erfindungsgemäßen Verfahrens
zum Herstellen integrierter Halbleiterschaltungsanordnungen erzeugt
wurde.
Im
Folgenden werden hinsichtlich ihrer Struktur und/oder Funktion ähnliche
oder äquivalente Elemente
mit denselben Bezugszeichen bezeichnet. Eine detaillierte Beschreibung
erfolgt nicht in jedem Fall ihres Auftretens.
1 ist
ein schematisches Blockdiagramm zur Erläuterung der einzelnen Verfahrensschritte
einer bevorzugten Ausführungsform
des erfindungsgemäßen Verfahrens
zum Herstellen einer integrierten Halbleiterschaltungsanordnung.
In
einem ersten Verfahrensschritt S1 wird eine Grundstruktur für die integrierte
Halbleiterschaltungsanordnung bereitgestellt oder ausgebildet.
Diese
Grundstruktur wird im Zusammenhang mit der 2A im
Detail erläutert.
An dieser Stelle sei bemerkt, dass es sich dabei um einen Halbleitersubstratbereich 20 handelt,
in welchem ein erster Halbleiterschaltungsbereich 31 und
ein zweiter Halbleiterschaltungsbereich 32 als Teile der
eigentlichen Halbleiterschaltung 30 ausgebildet sind. Die ersten und
zweiten Halbleiterschaltungsbereiche 31 und 32 besitzen
erste Kontaktstellen 33 bzw. zweite Kontaktstellen 34,
die über
erste bzw. zweite Kontaktstrukturen 42 freigelegt oder
exponiert sind, die insbesondere in Form von Ausnehmungen 42 in
einem Zwischenoxid ZWOX, 40 vorgesehen sind oder werden.
In
einem nachfolgenden Schritt S2a wird auf die vorgegebene Grundstruktur
eine erste Metallisierungsschicht 50 abgeschieden und in
einem nachfolgenden Schritt S2b strukturiert. Durch diese Maßnahmen
werden an den ersten und zweiten Kontaktstellen 33 und 34 der
ersten und zweiten Halbleiterschaltungsbereiche 31 bzw. 32 entsprechende
erste bzw. zweite Kontakte 51 und 52 und Verdrahtungsleitbahnen 55 ausgebildet.
Es folgt dann der Schritt 3a des Ausbildens einer fotoempfindlichen
Materialschicht 60 aus einem fotosensitiven Material 61 oder fotoempfindlichen
Material 61.
Nachfolgend
wird diese fotoempfindliche Materialschicht 60 in einem
weiteren Schritt S3b entsprechend strukturiert, so dass die ersten
Kontakte 51 für
die ersten Kontaktstellen 33 bedeckt und eingebettet bleiben,
wogegen die zweiten Kontakte 52 für die zweiten Kontaktstellen 34 freigelegt
werden.
In
einem nachfolgenden Schritt S4 wird dann eine zweite Metallisierungsschicht
ausgebildet und strukturiert, wobei infolge die zweiten Kontakte 52 der zweiten
Kontaktstellen 34 des zweiten Halbleiterschaltungsbereichs 32 in
ihrer Schichtstärke
verstärkt
werden.
Die 2A bis 2H zeigen
in ihrer Abfolge Zwischenstufen, die bei einer bevorzugten Ausführungsform
des erfindungsgemäßen Verfahrens zum
Herstellen einer integrierten Halbleiterschaltungsanordnung erreicht
werden. Jede der 2A bis 2H stellt
eine seitliche Querschnittsansicht der jeweils erhaltenen Struktur
dar.
In 2A ist
die Grundstruktur dargestellt, von welcher das erfindungsgemäße Herstellungsverfahren
ausgeht. Bei dieser Grundstruktur ist in einem Halbleitermaterialbereich 20 eine
Halbleiterschaltung 30 mit Oberflächenbereich 30a in
integrierter Form ausgebildet. Diese Halbleiterschaltung 30 besteht aus
einem ersten Halbleiterschaltungsbereich 31, hier in Form
einer integrierten Halbleiterschaltungslogik, und aus einem zweiten
Halbleiterschaltungsbereich 32, hier in Form einer Halbleiterleistungsschaltung,
welche insbesondere so genannte DMOS-Transistoren aufweist.
Bei
der Herstellung der Grundstruktur werden die ersten und zweiten
Halbleiterschaltungsbereiche 31 und 32 mit ihren
Oberflächenbereichen 31a bzw. 32a im Übergang
zum Zustand der 2B mit einer Zwischenoxidschicht
ZWOX oder 40 abgedeckt. In diese Zwischenoxidschicht ZWOX
oder 40 werden Kontaktstrukturen 42, insbesondere in Form so
genannter Ausnehmungen 42, im Zwischenoxid ZWOX 40 eingebracht, über welche
dann entsprechende erste und zweite Kontaktstellen 33 und 34 des
ersten bzw. zweiten Halbleiterschaltungsbereichs 31 bzw. 32 freigelegt
werden.
Im Übergang
vom Zustand der 2B zum Zustand der 2C wird
dann auf der Grundstruktur eine erste Metallisierungsschicht 50 aus
einem ersten Metallmaterial 53 ausgebildet und derart selektiv strukturiert,
dass im Bereich der ersten und zweiten Kontaktstellen 33 und 34 der
ersten und zweiten Halbleiterschaltungsbereiche 31 und 32 und
in Kontakt mit diesen ersten und zweiten Kontaktstellen 33 und 34 erste
bzw. zweite Kontakte 51 bzw. 52 entstehen. Diese füllen insbesondere
die zuvor ausgebildeten Ausnehmungen 42 oder Kontaktstellen 42 der Grundstruktur
aus. Außerdem
wird für
den ersten Halbleiterschaltungsbereich 31 die Verdrahtungsleitbahn 55 gebildet.
Im Übergang
vom Zustand der 2C zum Zustand der 2D erfolgt
dann ein Vorgang des Aufschleuderns einer Materialschicht 60 aus
einem fotosensitiven oder lichtempfindlichen Material 61, insbesondere
in Form eines im wesentlichen flüssigen
Dielektrikums.
Unter
Verwendung einer Belichtungstechnik unter Hinzuziehung einer Maskenstruktur 80 wird dann
nachfolgend die Materialschicht 60 des fotoempfindlichen
Materials 61 zunächst
im Übergang vom
Zustand der 2D zum Zustand der 2E selektiv
belichtet und dann nachfolgend im Übergang zum Zustand der 2F selektiv
entwickelt, entfernt bzw. gehärtet.
Dabei bleiben dann die ersten Kontakte 51 und die Verdrahtungsleitbahn 55 aus
dem ersten Metallmaterial 53 der ersten Metallisierungsschicht 50 für den ersten
Halbleiterschaltungsbereich 31 vom Material 61 der
Schicht 60 bedeckt und eingebettet. Im Gegensatz dazu ist
das Material 61 der Schicht 60 in Bezug auf die
zweiten Kontakte 52, welche aus dem ersten Metallmaterial 53 der
ersten Metallisierungsschicht 50 gebildet sind, des zweiten Halbleiterschaltungsbereichs 32 selektiv
entfernt.
Im Übergang
vom Zustand der 2F zum Zustand der 2G wird
dann eine zweite Metallisierungsschicht 70 aus einem zweiten
Metallmaterial 73 auf die in 2F gezeigte
Struktur aufgebracht und strukturiert bzw. strukturierend abgeschieden,
so dass die zweiten Kontakte 52 des zweiten Halbleiterschaltungsbereichs 32 in
ihrer Schichtstärke
verstärkt
ausgebildet sind und die ersten Kontakte 51 des ersten
Halbleiterschaltungsbereichs 31 vergleichsweise mit einer
dünnen
Schichtstärke
verbleiben.
Im Übergang
zum Zustand der 2H kann dann noch optional eine
Imidschicht 90 aufgebracht werden, und gegebenenfalls folgen
dann noch weitere Endfertigstellungsschritte.
3 ist
ebenfalls eine geschnittene Seitenansicht eines Herstellungsprodukts
einer anderen Ausführungsform
des erfindungsgemäßen Verfahrens
zum Herstellen einer integrierten Halbleiterschaltungsanordnung.
Auch hier sind die zweiten Kontakte 52 durch das Ausbilden
und Strukturieren der zweiten Metallisierungsschicht 70 gegenüber der Schichtstärke der
ersten Kontakte 51 verstärkt ausgebildet. Auch hier
liegt eine Einbettung in einer Imidschicht vor.
Bei
der Ausführungsform
der 3 ist zwischen der Imidschicht 90 und
der in 2G gezeigten Struktur zusätzlich eine
Passivierung 93 vorgesehen. Deutlich kommt hier die planarisierende
Wirkung des fotosensitiven Materials 61 der Schicht 60 zum
Tragen, um über
dem fotoempfindlichen Dielektrikum 61 im Bereich der als
Logik ausgebildeten ersten Halbleiterschaltung 31 eine
weitere Metallisierungsebene mit einer Durchkontaktierung 95 oder
mit einem Via 95 auszubilden.
Bei
einer anderen Ausführungsform
kann die Passivierung 93 auch entfallen. Anstelle der Imidschicht 90 kann
auch eine BCB-Schicht vorgesehen sein.
Die
Ausführungsform
aus 4 ist zu der aus 2H ähnlich,
wobei aber die zweite Metallisierungsschicht 70 aus dem
zweiten Metallmaterial 73 durch Autogalvanik aufgebracht
wurde. Dies ist an der lateralen Pilzstruktur 75 erkennbar.