KR102534883B1 - 반도체 장치, 반도체 장치의 제조 방법, 및 전자 기기 - Google Patents

반도체 장치, 반도체 장치의 제조 방법, 및 전자 기기 Download PDF

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Abstract

광전 변환을 행하는 화소부(51)가 2차원 배열된 화소 영역(21)이 형성된 제1의 반도체 기판(12)과, 상기 화소부로부터 출력된 화소 신호를 처리하는 로직 회로가 형성된 제2의 반도체 기판(11)이 적층되어 구성되어 있고, 상기 제1의 반도체 기판의 상기 화소 영역 내의 온 칩 렌즈(16)의 위에, 실 수지(17)를 통하여, 상기 온 칩 렌즈를 보호하는 보호 기판(18)이 배치되어 있다.

Description

반도체 장치, 반도체 장치의 제조 방법, 및 전자 기기{SEMICONDUCTOR DEVICE, METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE, AND ELECTRONIC APPARATUS}
본 개시는, 반도체 장치, 반도체 장치의 제조 방법, 및 전자 기기에 관한 것으로, 특히, 반도체 장치를 보다 소형화할 수 있도록 하는 반도체 장치, 반도체 장치의 제조 방법, 및 전자 기기에 관한 것이다.
<관련 출원의 상호 참조>
본 출원은 2013년 12월 19일에 출원된 일본 우선권 특허출원 JP2013-262099, 및 2014년 5월 14일에 출원된 일본 우선권 특허출원 JP2014-100182의 이익을 주장하고, 그 전체 내용은 본원에 참고로서 인용된다.
반도체 장치의 소형화의 요구에 대해, 반도체 장치를 칩 사이즈까지 소형화한 웨이퍼 레벨 CSP(Chip Size Package)가 있다.
고체 촬상 장치의 웨이퍼 레벨 CSP로서는, 컬러 필터나 온 칩 렌즈가 형성된 표면형 고체 촬상 장치를, 캐비티 구조로 글라스를 맞붙이고, 실리콘 기판측부터 관통구멍 및 재배선(再配線)을 형성하고, 솔더볼을 탑재하는 구조가 제안되어 있다(예를 들면, 특허 문헌 1 참조).
일본 특개2009-158862호 공보
표면형 고체 촬상 장치는, 광전 변환을 행하는 화소부가 배열된 화소 영역과, 그 제어를 행하는 주변 회로를 평면 방향으로 배치한 구조로 되어 있고, 경우에 따라서는, 주변 회로 외에, 화소 신호를 처리하는 화상 처리부 등이 또한 평면 방향으로 배치되는 경우도 있다. 이와 같은 구조의 표면형 고체 촬상 장치에서는, 웨이퍼 레벨 CSP의 구조를 취하였다고 하여도, 적어도 주변 회로를 포함한 평면적(平面積)의 패키지 사이즈로 되기 때문에, 면적을 작게 하려면 한계가 있다.
본 개시는, 이와 같은 상황을 감안하여 이루어진 것으로, 반도체 장치를 보다 소형화할 수 있도록 하는 것이다.
본 개시의 제1의 측면의 반도체 장치는, 광전 변환을 행하는 화소부가 2차원 배열된 화소 영역이 형성된 제1의 반도체 기판과, 상기 화소부로부터 출력된 화소 신호를 처리하는 로직 회로가 형성된 제2의 반도체 기판이 적층되어 구성되어 있고, 상기 제1의 반도체 기판의 상기 화소 영역 내의 온 칩 렌즈의 위에, 실(seal) 수지를 통하여, 상기 온 칩 렌즈를 보호하는 보호 기판이 배치되어 있다.
본 개시의 제2의 측면의 반도체 장치의 제조 방법은, 제1 배선층이 형성된 제1의 반도체 기판과, 제2 배선층이 형성된 제2의 반도체 기판을, 배선층끼리가 마주 보도록 하여 맞붙이고, 상기 제1 배선층 및 상기 제2 배선층과 전기적으로 접속되어 있는 관통 전극을 형성한 후에, 컬러 필터 및 온 칩 렌즈를 형성하고, 상기 온 칩 렌즈를 보호하는 보호 기판을, 상기 온 칩 렌즈의 위에, 실 수지에 의해 접속한다.
본 개시의 제2의 측면에서는, 제1 배선층이 형성된 제1의 반도체 기판과, 제2 배선층이 형성된 제2의 반도체 기판이, 배선층끼리가 마주 보도록 하여 맞붙여지고, 상기 제1 배선층 및 상기 제2 배선층과 전기적으로 접속되어 있는 관통 전극이 형성된 후에, 컬러 필터 및 온 칩 렌즈가 형성되고, 상기 온 칩 렌즈를 보호하는 보호 기판이, 상기 온 칩 렌즈의 위에, 실 수지에 의해 접속된다.
본 개시의 제3의 측면의 반도체 장치의 제조 방법은, 제1 배선층이 형성된 제1의 반도체 기판에 대해, 상기 제1의 반도체 기판의 상기 제1 배선층이 형성된 측과 반대의 면에 컬러 필터 및 온 칩 렌즈를 형성하고, 제2 배선층이 형성된 제2의 반도체 기판에 대해, 상기 제2의 반도체 기판을 관통하는 관통 전극을 형성하고, 상기 컬러 필터 및 온 칩 렌즈가 형성된 상기 제1의 반도체 기판과, 상기 관통 전극이 형성된 상기 제2의 반도체 기판을, 배선층끼리가 마주 보도록 하여 맞붙인다.
본 개시의 제3의 측면에서는, 제1 배선층이 형성된 제1의 반도체 기판에 대해, 상기 제1의 반도체 기판의 상기 제1 배선층이 형성된 측과 반대의 면에 컬러 필터 및 온 칩 렌즈가 형성되고, 제2 배선층이 형성된 제2의 반도체 기판에 대해, 상기 제2의 반도체 기판을 관통하는 관통 전극이 형성되고, 상기 컬러 필터 및 온 칩 렌즈가 형성된 상기 제1의 반도체 기판과, 상기 관통 전극이 형성된 상기 제2의 반도체 기판이, 배선층끼리가 마주 보도록 하여 맞붙여진다.
본 개시의 제4의 측면의 전자 기기는, 광전 변환을 행하는 화소부가 2차원 배열된 화소 영역이 형성된 제1의 반도체 기판과, 상기 화소부로부터 출력된 화소 신호를 처리하는 로직 회로가 형성된 제2의 반도체 기판이 적층되어 구성되어 있고, 상기 제1의 반도체 기판의 상기 화소 영역 내의 온 칩 렌즈의 위에, 실 수지를 통하여, 상기 온 칩 렌즈를 보호하는 보호 기판이 배치되어 있는 반도체 장치를 구비한다.
본 개시의 제1 및 제4의 측면에서는, 광전 변환을 행하는 화소부가 2차원 배열된 화소 영역이 형성된 제1의 반도체 기판과, 상기 화소부로부터 출력된 화소 신호를 처리하는 로직 회로가 형성된 제2의 반도체 기판이 적층되어 구성되어 있고, 상기 제1의 반도체 기판의 상기 화소 영역 내의 온 칩 렌즈의 위에, 실 수지를 통하여, 상기 온 칩 렌즈를 보호하는 보호 기판이 배치되어 있다.
반도체 장치 및 전자 기기는, 독립한 장치라도 좋고, 다른 장치에 조립되는 모듈이라도 좋다.
본 개시의 제1 내지 제4의 측면에 의하면, 반도체 장치를 보다 소형화할 수 있다.
또한, 여기에 기재된 효과는 반드시 한정되는 것이 아니고, 본 개시 중에 기재된 어느 하나의 효과라도 좋다.
도 1은 본 개시에 관한 반도체 장치로서의 고체 촬상 장치의 외관 개략도.
도 2는 고체 촬상 장치의 기판 구성을 설명하는 도면.
도 3은 적층 기판의 회로 구성례를 도시하는 도면.
도 4는 화소의 등가 회로를 도시하는 도면.
도 5는 적층 기판의 상세 구조를 도시하는 도면.
도 6은 적층 기판의 상세 구조의 제1의 변형례를 설명하는 도면.
도 7은 적층 기판의 상세 구조의 제2의 변형례를 설명하는 도면.
도 8은 적층 기판의 상세 구조의 제3의 변형례를 설명하는 도면.
도 9는 적층 기판의 상세 구조의 제4의 변형례를 설명하는 도면.
도 10은 적층 기판의 상세 구조의 제5의 변형례를 설명하는 도면.
도 11은 적층 기판의 상세 구조의 제6의 변형례를 설명하는 도면.
도 12는 적층 기판의 상세 구조의 제7의 변형례를 설명하는 도면.
도 13은 적층 기판의 상세 구조의 제8의 변형례를 설명하는 도면.
도 14는 적층 기판의 상세 구조의 제9의 변형례를 설명하는 도면.
도 15는 고체 촬상 장치의 페이스-투-백 구조를 도시하는 단면도.
도 16은 도 15의 고체 촬상 장치의 제1의 제조 방법을 설명하는 도면.
도 17은 도 15의 고체 촬상 장치의 제1의 제조 방법을 설명하는 도면.
도 18은 도 15의 고체 촬상 장치의 제1의 제조 방법을 설명하는 도면.
도 19는 도 15의 고체 촬상 장치의 제1의 제조 방법을 설명하는 도면.
도 20은 도 15의 고체 촬상 장치의 제1의 제조 방법을 설명하는 도면.
도 21은 도 15의 고체 촬상 장치의 제1의 제조 방법을 설명하는 도면.
도 22는 도 15의 고체 촬상 장치의 제1의 제조 방법을 설명하는 도면.
도 23은 도 15의 고체 촬상 장치의 제1의 제조 방법을 설명하는 도면.
도 24는 도 15의 고체 촬상 장치의 제1의 제조 방법을 설명하는 도면.
도 25는 도 15의 고체 촬상 장치의 제1의 제조 방법을 설명하는 도면.
도 26은 도 15의 고체 촬상 장치의 제1의 제조 방법을 설명하는 도면.
도 27은 도 15의 고체 촬상 장치의 제1의 제조 방법을 설명하는 도면.
도 28은 도 15의 고체 촬상 장치의 제1의 제조 방법을 설명하는 도면.
도 29는 도 15의 고체 촬상 장치의 제1의 제조 방법을 설명하는 도면.
도 30은 도 15의 고체 촬상 장치의 제1의 제조 방법을 설명하는 도면.
도 31은 도 15의 고체 촬상 장치의 제2의 제조 방법을 설명하는 도면.
도 32는 도 15의 고체 촬상 장치의 제2의 제조 방법을 설명하는 도면.
도 33은 도 15의 고체 촬상 장치의 제2의 제조 방법을 설명하는 도면.
도 34는 도 15의 고체 촬상 장치의 제2의 제조 방법을 설명하는 도면.
도 35는 도 15의 고체 촬상 장치의 제2의 제조 방법을 설명하는 도면.
도 36은 도 15의 고체 촬상 장치의 제2의 제조 방법을 설명하는 도면.
도 37은 도 15의 고체 촬상 장치의 제2의 제조 방법을 설명하는 도면.
도 38은 도 15의 고체 촬상 장치의 제2의 제조 방법을 설명하는 도면.
도 39는 도 15의 고체 촬상 장치의 제2의 제조 방법을 설명하는 도면.
도 40은 도 15의 고체 촬상 장치의 제2의 제조 방법을 설명하는 도면.
도 41은 도 15의 고체 촬상 장치의 제2의 제조 방법을 설명하는 도면.
도 42는 도 15의 고체 촬상 장치의 제2의 제조 방법을 설명하는 도면.
도 43은 도 15의 고체 촬상 장치의 제3의 제조 방법을 설명하는 도면.
도 44는 도 15의 고체 촬상 장치의 제3의 제조 방법을 설명하는 도면.
도 45는 도 15의 고체 촬상 장치의 제3의 제조 방법을 설명하는 도면.
도 46은 도 15의 고체 촬상 장치의 제3의 제조 방법을 설명하는 도면.
도 47은 도 15의 고체 촬상 장치의 제3의 제조 방법을 설명하는 도면.
도 48은 도 15의 고체 촬상 장치의 제3의 제조 방법을 설명하는 도면.
도 49는 도 15의 고체 촬상 장치의 제3의 제조 방법을 설명하는 도면.
도 50은 재배선의 변형례를 설명하는 도면.
도 51a는 재배선의 변형례를 설명하는 도면.
도 51b는 재배선의 변형례를 설명하는 도면.
도 51c는 재배선의 변형례를 설명하는 도면.
도 52a는 재배선의 변형례를 설명하는 도면.
도 52b는 재배선의 변형례를 설명하는 도면.
도 52c는 재배선의 변형례를 설명하는 도면.
도 52d는 재배선의 변형례를 설명하는 도면.
도 53은 재배선의 변형례를 설명하는 도면.
도 54a는 재배선의 변형례를 설명하는 도면.
도 54b는 재배선의 변형례를 설명하는 도면.
도 54c는 재배선의 변형례를 설명하는 도면.
도 54d는 재배선의 변형례를 설명하는 도면.
도 54e는 재배선의 변형례를 설명하는 도면.
도 55는 도 5의 고체 촬상 장치의 제조 방법을 설명하는 도면.
도 56은 도 5의 고체 촬상 장치의 제조 방법을 설명하는 도면.
도 57은 도 5의 고체 촬상 장치의 제조 방법을 설명하는 도면.
도 58은 도 5의 고체 촬상 장치의 제조 방법을 설명하는 도면.
도 59는 도 5의 고체 촬상 장치의 제조 방법을 설명하는 도면.
도 60은 도 5의 고체 촬상 장치의 제조 방법을 설명하는 도면.
도 61은 도 5의 고체 촬상 장치의 제조 방법을 설명하는 도면.
도 62는 도 5의 고체 촬상 장치의 제조 방법을 설명하는 도면.
도 63은 도 5의 고체 촬상 장치의 제조 방법을 설명하는 도면.
도 64는 도 5의 고체 촬상 장치의 제조 방법을 설명하는 도면.
도 65는 도 5의 고체 촬상 장치의 제조 방법을 설명하는 도면.
도 66a는 도 6의 제1의 변형례의 제1의 제조 방법을 설명하는 도면.
도 66b는 도 6의 제1의 변형례의 제1의 제조 방법을 설명하는 도면.
도 66c는 도 6의 제1의 변형례의 제1의 제조 방법을 설명하는 도면.
도 66d는 도 6의 제1의 변형례의 제1의 제조 방법을 설명하는 도면.
도 67a는 도 6의 제1의 변형례의 제1의 제조 방법을 설명하는 도면.
도 67b는 도 6의 제1의 변형례의 제1의 제조 방법을 설명하는 도면.
도 67c는 도 6의 제1의 변형례의 제1의 제조 방법을 설명하는 도면.
도 68a는 도 6의 제1의 변형례의 제2의 제조 방법을 설명하는 도면.
도 68b는 도 6의 제1의 변형례의 제2의 제조 방법을 설명하는 도면.
도 68c는 도 6의 제1의 변형례의 제2의 제조 방법을 설명하는 도면.
도 68d는 도 6의 제1의 변형례의 제2의 제조 방법을 설명하는 도면.
도 69a는 도 6의 제1의 변형례의 제2의 제조 방법을 설명하는 도면.
도 69b는 도 6의 제1의 변형례의 제2의 제조 방법을 설명하는 도면.
도 69c는 도 6의 제1의 변형례의 제2의 제조 방법을 설명하는 도면.
도 70a는 도 6의 제1의 변형례의 제2의 제조 방법을 설명하는 도면.
도 70b는 도 6의 제1의 변형례의 제2의 제조 방법을 설명하는 도면.
도 70c는 도 6의 제1의 변형례의 제2의 제조 방법을 설명하는 도면.
도 71a는 도 6의 제1의 변형례의 제2의 제조 방법의 변형례를 설명하는 도면.
도 71b는 도 6의 제1의 변형례의 제2의 제조 방법의 변형례를 설명하는 도면.
도 72a는 도 6의 제1의 변형례의 제3의 제조 방법을 설명하는 도면.
도 72b는 도 6의 제1의 변형례의 제3의 제조 방법을 설명하는 도면.
도 72c는 도 6의 제1의 변형례의 제3의 제조 방법을 설명하는 도면.
도 72d는 도 6의 제1의 변형례의 제3의 제조 방법을 설명하는 도면.
도 73a는 도 6의 제1의 변형례의 제3의 제조 방법을 설명하는 도면.
도 73b는 도 6의 제1의 변형례의 제3의 제조 방법을 설명하는 도면.
도 73c는 도 6의 제1의 변형례의 제3의 제조 방법을 설명하는 도면.
도 73d는 도 6의 제1의 변형례의 제3의 제조 방법을 설명하는 도면.
도 74a는 도 6의 제1의 변형례의 제4의 제조 방법을 설명하는 도면.
도 74b는 도 6의 제1의 변형례의 제4의 제조 방법을 설명하는 도면.
도 74c는 도 6의 제1의 변형례의 제4의 제조 방법을 설명하는 도면.
도 74d는 도 6의 제1의 변형례의 제4의 제조 방법을 설명하는 도면.
도 75a는 도 6의 제1의 변형례의 제4의 제조 방법을 설명하는 도면.
도 75b는 도 6의 제1의 변형례의 제4의 제조 방법을 설명하는 도면.
도 75c는 도 6의 제1의 변형례의 제4의 제조 방법을 설명하는 도면.
도 75d는 도 6의 제1의 변형례의 제4의 제조 방법을 설명하는 도면.
도 76a는 도 6의 제1의 변형례의 제5의 제조 방법을 설명하는 도면.
도 76b는 도 6의 제1의 변형례의 제5의 제조 방법을 설명하는 도면.
도 76c는 도 6의 제1의 변형례의 제5의 제조 방법을 설명하는 도면.
도 76d는 도 6의 제1의 변형례의 제5의 제조 방법을 설명하는 도면.
도 77a는 도 6의 제1의 변형례의 제5의 제조 방법을 설명하는 도면.
도 77b는 도 6의 제1의 변형례의 제5의 제조 방법을 설명하는 도면.
도 77c는 도 6의 제1의 변형례의 제5의 제조 방법을 설명하는 도면.
도 78a는 도 6의 제1의 변형례의 제6의 제조 방법을 설명하는 도면.
도 78b는 도 6의 제1의 변형례의 제6의 제조 방법을 설명하는 도면.
도 78c는 도 6의 제1의 변형례의 제6의 제조 방법을 설명하는 도면.
도 78d는 도 6의 제1의 변형례의 제6의 제조 방법을 설명하는 도면.
도 79a는 도 6의 제1의 변형례의 제6의 제조 방법을 설명하는 도면.
도 79b는 도 6의 제1의 변형례의 제6의 제조 방법을 설명하는 도면.
도 79c는 도 6의 제1의 변형례의 제6의 제조 방법을 설명하는 도면.
도 80a는 도 6의 제1의 변형례의 제6의 제조 방법을 설명하는 도면.
도 80b는 도 6의 제1의 변형례의 제6의 제조 방법을 설명하는 도면.
도 80c는 도 6의 제1의 변형례의 제6의 제조 방법을 설명하는 도면.
도 81a는 도 7의 제2의 변형례의 제1의 제조 방법을 설명하는 도면.
도 81b는 도 7의 제2의 변형례의 제1의 제조 방법을 설명하는 도면.
도 81c는 도 7의 제2의 변형례의 제1의 제조 방법을 설명하는 도면.
도 81d는 도 7의 제2의 변형례의 제1의 제조 방법을 설명하는 도면.
도 82a는 도 7의 제2의 변형례의 제1의 제조 방법을 설명하는 도면.
도 82b는 도 7의 제2의 변형례의 제1의 제조 방법을 설명하는 도면.
도 82c는 도 7의 제2의 변형례의 제1의 제조 방법을 설명하는 도면.
도 82d는 도 7의 제2의 변형례의 제1의 제조 방법을 설명하는 도면.
도 83a는 도 7의 제2의 변형례의 제2의 제조 방법을 설명하는 도면.
도 83b는 도 7의 제2의 변형례의 제2의 제조 방법을 설명하는 도면.
도 83c는 도 7의 제2의 변형례의 제2의 제조 방법을 설명하는 도면.
도 83d는 도 7의 제2의 변형례의 제2의 제조 방법을 설명하는 도면.
도 84a는 도 7의 제2의 변형례의 제2의 제조 방법을 설명하는 도면.
도 84b는 도 7의 제2의 변형례의 제2의 제조 방법을 설명하는 도면.
도 84c는 도 7의 제2의 변형례의 제2의 제조 방법을 설명하는 도면.
도 85a는 도 7의 제2의 변형례의 제2의 제조 방법을 설명하는 도면.
도 85b는 도 7의 제2의 변형례의 제2의 제조 방법을 설명하는 도면.
도 85c는 도 7의 제2의 변형례의 제2의 제조 방법을 설명하는 도면.
도 86a는 도 8의 제3의 변형례의 제조 방법을 설명하는 도면.
도 86b는 도 8의 제3의 변형례의 제조 방법을 설명하는 도면.
도 86c는 도 8의 제3의 변형례의 제조 방법을 설명하는 도면.
도 86d는 도 8의 제3의 변형례의 제조 방법을 설명하는 도면.
도 87a는 도 8의 제3의 변형례의 제조 방법을 설명하는 도면.
도 87b는 도 8의 제3의 변형례의 제조 방법을 설명하는 도면.
도 87c는 도 8의 제3의 변형례의 제조 방법을 설명하는 도면.
도 87d는 도 8의 제3의 변형례의 제조 방법을 설명하는 도면.
도 88a는 도 9의 제4의 변형례의 제조 방법을 설명하는 도면.
도 88b는 도 9의 제4의 변형례의 제조 방법을 설명하는 도면.
도 88c는 도 9의 제4의 변형례의 제조 방법을 설명하는 도면.
도 88d는 도 9의 제4의 변형례의 제조 방법을 설명하는 도면.
도 89a는 도 9의 제4의 변형례의 제조 방법을 설명하는 도면.
도 89b는 도 9의 제4의 변형례의 제조 방법을 설명하는 도면.
도 89c는 도 9의 제4의 변형례의 제조 방법을 설명하는 도면.
도 89d는 도 9의 제4의 변형례의 제조 방법을 설명하는 도면.
도 90a는 도 10의 제5의 변형례의 제조 방법을 설명하는 도면.
도 90b는 도 10의 제5의 변형례의 제조 방법을 설명하는 도면.
도 90c는 도 10의 제5의 변형례의 제조 방법을 설명하는 도면.
도 90d는 도 10의 제5의 변형례의 제조 방법을 설명하는 도면.
도 91a는 도 10의 제5의 변형례의 제조 방법을 설명하는 도면.
도 91b는 도 10의 제5의 변형례의 제조 방법을 설명하는 도면.
도 91c는 도 10의 제5의 변형례의 제조 방법을 설명하는 도면.
도 91d는 도 10의 제5의 변형례의 제조 방법을 설명하는 도면.
도 92a는 도 10의 제5의 변형례의 제조 방법을 설명하는 도면.
도 92b는 도 10의 제5의 변형례의 제조 방법을 설명하는 도면.
도 92c는 도 10의 제5의 변형례의 제조 방법을 설명하는 도면.
도 92d는 도 10의 제5의 변형례의 제조 방법을 설명하는 도면.
도 93a는 도 11의 제6의 변형례의 제조 방법을 설명하는 도면.
도 93b는 도 11의 제6의 변형례의 제조 방법을 설명하는 도면.
도 93c는 도 11의 제6의 변형례의 제조 방법을 설명하는 도면.
도 94a는 도 11의 제6의 변형례의 제조 방법을 설명하는 도면.
도 94b는 도 11의 제6의 변형례의 제조 방법을 설명하는 도면.
도 94c는 도 11의 제6의 변형례의 제조 방법을 설명하는 도면.
도 95a는 도 12의 제7의 변형례의 제조 방법을 설명하는 도면.
도 95b는 도 12의 제7의 변형례의 제조 방법을 설명하는 도면.
도 95c는 도 12의 제7의 변형례의 제조 방법을 설명하는 도면.
도 96a는 도 12의 제7의 변형례의 제조 방법을 설명하는 도면.
도 96b는 도 12의 제7의 변형례의 제조 방법을 설명하는 도면.
도 96c는 도 12의 제7의 변형례의 제조 방법을 설명하는 도면.
도 97a는 도 13의 제8의 변형례의 제조 방법을 설명하는 도면.
도 97b는 도 13의 제8의 변형례의 제조 방법을 설명하는 도면.
도 97c는 도 13의 제8의 변형례의 제조 방법을 설명하는 도면.
도 98a는 도 13의 제8의 변형례의 제조 방법을 설명하는 도면.
도 98b는 도 13의 제8의 변형례의 제조 방법을 설명하는 도면.
도 98c는 도 13의 제8의 변형례의 제조 방법을 설명하는 도면.
도 99a는 도 13의 제8의 변형례의 제조 방법을 설명하는 도면.
도 99b는 도 13의 제8의 변형례의 제조 방법을 설명하는 도면.
도 99c는 도 13의 제8의 변형례의 제조 방법을 설명하는 도면.
도 100a는 도 13의 제8의 변형례의 제조 방법을 설명하는 도면.
도 100b는 도 13의 제8의 변형례의 제조 방법을 설명하는 도면.
도 100c는 도 13의 제8의 변형례의 제조 방법을 설명하는 도면.
도 101a는 도 14의 제9의 변형례의 제조 방법을 설명하는 도면.
도 101b는 도 14의 제9의 변형례의 제조 방법을 설명하는 도면.
도 101c는 도 14의 제9의 변형례의 제조 방법을 설명하는 도면.
도 102a는 도 14의 제9의 변형례의 제조 방법을 설명하는 도면.
도 102b는 도 14의 제9의 변형례의 제조 방법을 설명하는 도면.
도 102c는 도 14의 제9의 변형례의 제조 방법을 설명하는 도면.
도 102d는 도 14의 제9의 변형례의 제조 방법을 설명하는 도면.
도 103a는 도 14의 제9의 변형례의 제조 방법을 설명하는 도면.
도 103b는 도 14의 제9의 변형례의 제조 방법을 설명하는 도면.
도 103c는 도 14의 제9의 변형례의 제조 방법을 설명하는 도면.
도 104는 적층 기판의 상세 구조의 제10의 변형례를 설명하는 도면.
도 105a는 도 15의 제10의 변형례의 제1의 제조 방법을 설명하는 도면.
도 105b는 도 15의 제10의 변형례의 제1의 제조 방법을 설명하는 도면.
도 105c는 도 15의 제10의 변형례의 제1의 제조 방법을 설명하는 도면.
도 105d는 도 15의 제10의 변형례의 제1의 제조 방법을 설명하는 도면.
도 105e는 도 15의 제10의 변형례의 제1의 제조 방법을 설명하는 도면.
도 106a는 도 15의 제10의 변형례의 제1의 제조 방법을 설명하는 도면.
도 106b는 도 15의 제10의 변형례의 제1의 제조 방법을 설명하는 도면.
도 106c는 도 15의 제10의 변형례의 제1의 제조 방법을 설명하는 도면.
도 106d는 도 15의 제10의 변형례의 제1의 제조 방법을 설명하는 도면.
도 106e는 도 15의 제10의 변형례의 제1의 제조 방법을 설명하는 도면.
도 107a는 도 15의 제10의 변형례의 제1의 제조 방법을 설명하는 도면.
도 107b는 도 15의 제10의 변형례의 제1의 제조 방법을 설명하는 도면.
도 107c는 도 15의 제10의 변형례의 제1의 제조 방법을 설명하는 도면.
도 107d는 도 15의 제10의 변형례의 제1의 제조 방법을 설명하는 도면.
도 107e는 도 15의 제10의 변형례의 제1의 제조 방법을 설명하는 도면.
도 108a는 도 15의 제10의 변형례의 제2의 제조 방법을 설명하는 도면.
도 108b는 도 15의 제10의 변형례의 제2의 제조 방법을 설명하는 도면.
도 108c는 도 15의 제10의 변형례의 제2의 제조 방법을 설명하는 도면.
도 108d는 도 15의 제10의 변형례의 제2의 제조 방법을 설명하는 도면.
도 108e는 도 15의 제10의 변형례의 제2의 제조 방법을 설명하는 도면.
도 109a는 도 15의 제10의 변형례의 제2의 제조 방법을 설명하는 도면.
도 109b는 도 15의 제10의 변형례의 제2의 제조 방법을 설명하는 도면.
도 109c는 도 15의 제10의 변형례의 제2의 제조 방법을 설명하는 도면.
도 109d는 도 15의 제10의 변형례의 제2의 제조 방법을 설명하는 도면.
도 109e는 도 15의 제10의 변형례의 제2의 제조 방법을 설명하는 도면.
도 110a는 도 15의 제10의 변형례의 제2의 제조 방법을 설명하는 도면.
도 110b는 도 15의 제10의 변형례의 제2의 제조 방법을 설명하는 도면.
도 110c는 도 15의 제10의 변형례의 제2의 제조 방법을 설명하는 도면.
도 110d는 도 15의 제10의 변형례의 제2의 제조 방법을 설명하는 도면.
도 110e는 도 15의 제10의 변형례의 제2의 제조 방법을 설명하는 도면.
도 111a는 일반적인 이면 조사형 구조의 고체 촬상 장치의 제조 방법에 관해 설명하는 도면.
도 111b는 일반적인 이면 조사형 구조의 고체 촬상 장치의 제조 방법에 관해 설명하는 도면.
도 111c는 일반적인 이면 조사형 구조의 고체 촬상 장치의 제조 방법에 관해 설명하는 도면.
도 111d는 일반적인 이면 조사형 구조의 고체 촬상 장치의 제조 방법에 관해 설명하는 도면.
도 111e는 일반적인 이면 조사형 구조의 고체 촬상 장치의 제조 방법에 관해 설명하는 도면.
도 112a는 일반적인 이면 조사형 구조의 고체 촬상 장치의 제조 방법에 관해 설명하는 도면.
도 112b는 일반적인 이면 조사형 구조의 고체 촬상 장치의 제조 방법에 관해 설명하는 도면.
도 112c는 일반적인 이면 조사형 구조의 고체 촬상 장치의 제조 방법에 관해 설명하는 도면.
도 112d는 일반적인 이면 조사형 구조의 고체 촬상 장치의 제조 방법에 관해 설명하는 도면.
도 112e는 일반적인 이면 조사형 구조의 고체 촬상 장치의 제조 방법에 관해 설명하는 도면.
도 113a는 일반적인 이면 조사형 구조의 고체 촬상 장치의 제조 방법에 관해 설명하는 도면.
도 113b는 일반적인 이면 조사형 구조의 고체 촬상 장치의 제조 방법에 관해 설명하는 도면.
도 113c는 일반적인 이면 조사형 구조의 고체 촬상 장치의 제조 방법에 관해 설명하는 도면.
도 113d는 일반적인 이면 조사형 구조의 고체 촬상 장치의 제조 방법에 관해 설명하는 도면.
도 113e는 일반적인 이면 조사형 구조의 고체 촬상 장치의 제조 방법에 관해 설명하는 도면.
도 114a는 고체 촬상 장치가 3층의 적층 기판으로 구성되는 개략 구성을 도시하는 도면.
도 114b는 고체 촬상 장치가 3층의 적층 기판으로 구성되는 개략 구성을 도시하는 도면.
도 115a는 3층의 적층 기판의 구성을 설명하는 도면.
도 115b는 3층의 적층 기판의 구성을 설명하는 도면.
도 115c는 3층의 적층 기판의 구성을 설명하는 도면.
도 116a는 3층의 적층 기판의 구성을 설명하는 도면.
도 116b는 3층의 적층 기판의 구성을 설명하는 도면.
도 116c는 3층의 적층 기판의 구성을 설명하는 도면.
도 117a는 3층의 적층 기판의 구성을 설명하는 도면.
도 117b는 3층의 적층 기판의 구성을 설명하는 도면.
도 117c는 3층의 적층 기판의 구성을 설명하는 도면.
도 118은 3층의 적층 기판의 구성을 설명하는 도면.
도 119는 본 개시에 관한 전자 기기로서의 촬상 장치의 구성례를 도시하는 블록도.
이하, 본 개시를 실시하기 위한 형태(이하, 실시의 형태라고 한다)에 관해 설명한다. 또한, 설명은 이하의 순서로 행한다.
1. 고체 촬상 장치의 개략 구성
2. 고체 촬상 장치의 제1의 기본 구조례
3. 고체 촬상 장치의 제1 내지 9의 변형 구조례
4. 고체 촬상 장치의 제2의 기본 구조례
5. 제2의 기본 구조의 제조 방법
6. 제1의 기본 구조의 제조 방법
7. 고체 촬상 장치의 제10의 변형 구조례
8. 제10의 변형례의 제조 방법
9. 3층의 적층 기판의 구성례
10. 전자 기기에의 적용례
<1. 고체 촬상 장치의 개략 구성>
<외관 개략도>
도 1은, 본 개시에 관한 반도체 장치로서의 고체 촬상 장치의 외관 개략도를 도시하고 있다.
도 1에 도시되는 고체 촬상 장치(1)는, 하측 기판(11)과 상측 기판(12)이 적층되어 구성되어 있는 적층 기판(13)이 패키지화된 반도체 패키지이다.
하측 기판(11)에는, 부도시의 외부 기판과 전기적으로 접속하기 위한 이면 전극인 솔더볼(14)이, 복수, 형성되어 있다.
상측 기판(12)의 상면에는, R(적), G(녹), 또는 B(청)의 컬러 필터(15)와 온 칩 렌즈(16)가 형성되어 있다. 또한, 상측 기판(12)은, 온 칩 렌즈(16)를 보호하기 위한 글라스 보호 기판(18)과, 글라스 실 수지(17)를 통하여 캐비티리스(cavityless) 구조로 접속되어 있다.
예를 들면, 상측 기판(12)에는, 도 2A에 도시되는 바와 같이, 광전 변환을 행하는 화소부가 2차원 배열된 화소 영역(21)과, 화소부의 제어를 행하는 제어 회로(22)가 형성되어 있고, 하측 기판(11)에는, 화소부로부터 출력된 화소 신호를 처리하는 신호 처리 회로 등의 로직 회로(23)가 형성되어 있다.
또는 또한, 도 2B에 도시되는 바와 같이, 상측 기판(12)에는, 화소 영역(21)만이 형성되고, 하측 기판(11)에, 제어 회로(22)와 로직 회로(23)가 형성되는 구성이라도 좋다.
이상과 같이, 로직 회로(23) 또는 제어 회로(22) 및 로직 회로(23)의 양쪽을, 화소 영역(21)의 상측 기판(12)과는 다른 하측 기판(11)에 형성하여 적층시킴으로써, 1장의 반도체 기판에, 화소 영역(21), 제어 회로(22), 및 로직 회로(23)를 평면 방향으로 배치한 경우와 비교하여, 고체 촬상 장치(1)로서의 사이즈를 소형화할 수 있다.
이하에서는, 적어도 화소 영역(21)이 형성된 상측 기판(12)을, 화소 센서 기판(12)이라고 칭하고, 적어도 로직 회로(23)가 형성된 하측 기판(11)을, 로직 기판(11)이라고 칭하고 설명을 행한다.
<적층 기판의 구성례>
도 3은, 적층 기판(13)의 회로 구성례를 도시하고 있다.
적층 기판(13)은, 화소(32)가 2차원 어레이형상으로 배열된 화소 어레이부(33)와, 수직 구동 회로(34), 칼럼 신호 처리 회로(35), 수평 구동 회로(36), 출력 회로(37), 제어 회로(38), 입출력 단자(39) 등을 포함한다.
화소(32)는, 광전 변환 소자로서의 포토 다이오드와, 복수의 화소 트랜지스터를 갖고서 이루어진다. 화소(32)의 회로 구성례에 관해서는, 도 4를 참조하여 후술한다.
또한, 화소(32)는, 공유 화소 구조로 할 수도 있다. 이 화소 공유 구조는, 복수의 포토 다이오드와, 복수의 전송 트랜지스터와, 공유되는 하나의 플로팅 디퓨전(부유 확산 영역)과, 공유되는 하나씩의 다른 화소 트랜지스터로 구성된다. 즉, 공유 화소에서는, 복수의 단위 화소를 구성하는 포토 다이오드 및 전송 트랜지스터가, 다른 하나씩의 화소 트랜지스터를 공유하여 구성된다.
제어 회로(38)는, 입력 클록과, 동작 모드 등을 지령하는 데이터를 수취하고, 또한 적층 기판(13)의 내부 정보 등의 데이터를 출력한다. 즉, 제어 회로(38)는, 수직 동기 신호, 수평 동기 신호 및 마스터 클록에 의거하여, 수직 구동 회로(34), 칼럼 신호 처리 회로(35) 및 수평 구동 회로(36) 등의 동작의 기준이 되는 클록 신호나 제어 신호를 생성한다. 그리고, 제어 회로(38)는, 생성한 클록 신호나 제어 신호를, 수직 구동 회로(34), 칼럼 신호 처리 회로(35) 및 수평 구동 회로(36) 등에 출력한다.
수직 구동 회로(34)는, 예를 들면 시프트 레지스터에 의해 구성되고, 소정의 화소 구동 배선(40)을 선택하고, 선택된 화소 구동 배선(40)에 화소(32)를 구동하기 위한 펄스를 공급하고, 행 단위로 화소(32)를 구동한다. 즉, 수직 구동 회로(34)는, 화소 어레이부(33)의 각 화소(32)를 행 단위로 순차적으로 수직 방향으로 선택 주사하고, 각 화소(32)의 광전 변환부에서 수광량에 응하여 생성된 신호 전하에 의거한 화소 신호를, 수직 신호선(41)을 통하여 칼럼 신호 처리 회로(35)에 공급한다.
칼럼 신호 처리 회로(35)는, 화소(32)의 열마다 배치되어 있고, 1행분의 화소(32)로부터 출력되는 신호를 화소열마다 노이즈 제거 등의 신호 처리를 행한다. 예를 들면, 칼럼 신호 처리 회로(5)는, 화소 고유의 고정 패턴 노이즈를 제거하기 위한 CDS(Correlated Double Sampling :상관 2중 샘플링) 및 AD 변환 등의 신호 처리를 행한다.
수평 구동 회로(36)는, 예를 들면 시프트 레지스터에 의해 구성되고, 수평 주사 펄스를 순차적으로 출력함에 의해, 칼럼 신호 처리 회로(35)의 각각을 순번대로 선택하고, 칼럼 신호 처리 회로(35)의 각각으로부터 화소 신호를 수평 신호선(42)에 출력시킨다.
출력 회로(37)는, 칼럼 신호 처리 회로(35)의 각각으로부터 수평 신호선(42)을 통하여 순차적으로 공급되는 신호에 대해, 신호 처리를 행하여 출력한다. 출력 회로(37)은, 예를 들면, 버퍼링만 하는 경우도 있고, 흑레벨 조정, 열 편차 보정, 각종 디지털 신호 처리 등이 행하여지는 경우도 있다. 입출력 단자(39)는, 외부와 신호의 교환을 한다.
이상과 같이 구성된 적층 기판(13)은, CDS 처리와 AD 변환 처리를 행하는 칼럼 신호 처리 회로(35)가 화소열마다 배치된 칼럼 AD 방식이라고 불리는 CMOS 이미지 센서이다.
<화소의 회로 구성례>
도 4는, 화소(32)의 등가 회로를 도시하고 있다.
도 4에 도시되는 화소(32)는, 전자식의 글로벌 셔터 기능을 실현하는 구성을 도시하고 있다.
화소(32)는, 광전 변환 소자로서의 포토 다이오드(51), 제1 전송 트랜지스터(52), 메모리부(MEM)(53), 제2 전송 트랜지스터(54), FD(플로팅 확산 영역)(55), 리셋 트랜지스터(56), 증폭 트랜지스터(57), 선택 트랜지스터(58), 및 배출 트랜지스터(59)를 갖는다.
포토 다이오드(51)는, 수광량에 응한 전하(신호 전하)를 생성하고, 축적하는 광전 변환부이다. 포토 다이오드(51)의 애노드 단자가 접지되어 있음과 함께, 캐소드 단자가 제1 전송 트랜지스터(52)를 통하여 메모리부(53)에 접속되어 있다. 또한, 포토 다이오드(51)의 캐소드 단자는, 불필요한 전하를 배출하기 위한 배출 트랜지스터(59)와도 접속되어 있다.
제1 전송 트랜지스터(52)는, 전송 신호(TRX)에 의해 온 된 때, 포토 다이오드(51)에서 생성된 전하를 판독하고, 메모리부(53)에 전송한다. 메모리부(53)는, FD(55)에 전하를 전송할 때까지의 사이, 일시적으로 전하를 유지하는 전하 유지부이다.
제2 전송 트랜지스터(54)는, 전송 신호(TRG)에 의해 온 된 때, 메모리부(53)에 유지되어 있는 전하를 판독하고, FD(55)에 전송한다.
FD(55)는, 메모리부(53)로부터 판독된 전하를 신호로서 판독하기 위해 유지하는 전하 유지부이다. 리셋 트랜지스터(56)는, 리셋 신호(RST)에 의해 온 된 때, FD(55)에 축적되어 있는 전하가 정전압원(VDD)에 배출됨으로써, FD(55)의 전위를 리셋한다.
증폭 트랜지스터(57)는, FD(55)의 전위에 응한 화소 신호를 출력한다. 즉, 증폭 트랜지스터(57)는 정전류원으로서의 부하 MOS(60)와 소스 팔로워 회로를 구성하고, FD(55)에 축적되어 있는 전하에 응한 레벨을 나타내는 화소 신호가, 증폭 트랜지스터(57)로부터 선택 트랜지스터(58)를 통하여 칼럼 신호 처리 회로(35)(도 3)에 출력된다. 부하 MOS(60)는, 예를 들면, 칼럼 신호 처리 회로(35) 내에 배치되어 있다.
선택 트랜지스터(58)는, 선택 신호(SEL)에 의해 화소(32)가 선택된 때 온 되고, 화소(32)의 화소 신호를, 수직 신호선(41)을 통하여 칼럼 신호 처리 회로(35)에 출력한다.
배출 트랜지스터(59)는, 배출 신호(OFG)에 의해 온 된 때, 포토 다이오드(51)에 축적되어 있는 불필요 전하를 정전압원(VDD)에 배출한다.
전송 신호(TRX 및 TRG), 리셋 신호(RST), 배출 신호(OFG), 및 선택 신호(SEL)는, 화소 구동 배선(40)을 통하여 수직 구동 회로(34)로부터 공급된다.
화소(32)의 동작에 관해 간단하게 설명한다.
우선, 노광 시작 전에, High 레벨의 배출 신호(OFG)가 배출 트랜지스터(59)에 공급됨에 의해 배출 트랜지스터(59)가 온 되고, 포토 다이오드(51)에 축적되어 있는 전하가 정전압원(VDD)에 배출되어, 전 화소의 포토 다이오드(51)가 리셋된다.
포토 다이오드(51)의 리셋 후, 배출 트랜지스터(59)가, Low 레벨의 배출 신호(OFG)에 의해 오프 되면, 화소 어레이부(33)의 전 화소에서 노광이 시작된다.
미리 정하여진 소정의 노광 시간이 경과하면, 화소 어레이부(33)의 전 화소에서, 전송 신호(TRX)에 의해 제1 전송 트랜지스터(52)가 온 되고, 포토 다이오드(51)에 축적되어 있던 전하가, 메모리부(53)에 전송된다.
제1 전송 트랜지스터(52)가 오프 된 후, 각 화소(32)의 메모리부(53)에 유지되어 있는 전하가, 행 단위로, 순차적으로, 칼럼 신호 처리 회로(35)에 판독된다. 판독 동작은, 판독행의 화소(32)의 제2 전송 트랜지스터(54)가 전송 신호(TRG)에 의해 온 되고, 메모리부(53)에 유지되어 있는 전하가, FD(55)에 전송된다. 그리고, 선택 트랜지스터(58)가 선택 신호(SEL)에 의해 온 됨으로써, FD(55)에 축적되어 있는 전하에 응한 레벨을 나타내는 신호가, 증폭 트랜지스터(57)로부터 선택 트랜지스터(58)를 통하여 칼럼 신호 처리 회로(35)에 출력된다.
이상과 같이, 도 4의 화소 회로를 갖는 화소(32)는, 노광 시간을 화소 어레이부(33)의 전 화소에서 동일하게 설정하고, 노광 종료 후는 메모리부(53)에 전하를 일시적으로 유지하여 두고, 메모리부(53)로부터 행 단위로 순차적으로 전하를 판독하는 글로벌 셔터 방식의 동작(촬상)이 가능하다.
또한, 화소(32)의 회로 구성으로서는, 도 4에 도시한 구성으로 한정되는 것이 아니고, 예를 들면, 메모리부(53)를 갖지 않고, 이른바 롤링 셔터 방식에 의한 동작을 행하는 회로 구성을 채용할 수도 있다.
<2. 고체 촬상 장치의 제1의 기본 구조례>
다음에, 도 5를 참조하여, 적층 기판(13)의 상세 구조에 관해 설명한다. 도 5는, 고체 촬상 장치(1)의 일부분을 확대하여 도시한 단면도이다.
로직 기판(11)에는, 예를 들면 실리콘(Si)으로 구성된 반도체 기판(81)(이하, 실리콘 기판(81)이라고 한다.)의 상측(화소 센서 기판(12)측)에, 다층 배선층(82)이 형성되어 있다. 이 다층 배선층(82)에 의해, 도 2의 제어 회로(22)나 로직 회로(23)가 구성되어 있다.
다층 배선층(82)은, 화소 센서 기판(12)에 가장 가까운 최상층의 배선층(83a), 중간의 배선층(83b), 및, 실리콘 기판(81)에 가장 가까운 최하층의 배선층(83c) 등으로 이루어지는 복수의 배선층(83)과, 각 배선층(83)의 사이에 형성된 층간 절연막(84)으로 구성된다.
복수의 배선층(83)은, 예를 들면, 구리(Cu), 알루미늄(Al), 텅스텐(W) 등을 사용하여 형성되고, 층간 절연막(84)은, 예를 들면, 실리콘산화막, 실리콘질화막 등으로 형성된다. 복수의 배선층(83) 및 층간 절연막(84)의 각각은, 모든 계층이 동일한 재료로 형성되어 있어도 좋고, 계층에 따라 2개 이상의 재료를 분간하여 사용하여도 좋다.
실리콘 기판(81)의 소정의 위치에는, 실리콘 기판(81)을 관통하는 실리콘 관통구멍(85)이 형성되어 있고, 실리콘 관통구멍(85)의 내벽에, 절연막(86)을 통하여 접속 도체(87)가 매입됨에 의해, 실리콘 관통 전극(TSV : Through Silicon Via)(88)이 형성되어 있다. 절연막(86)은, 예를 들면, SiO2막이나 SiN막 등으로 형성할 수 있다.
또한, 도 5에 도시되는 실리콘 관통 전극(88)에서는, 내벽면에 따라 절연막(86)과 접속 도체(87)가 성막되고, 실리콘 관통구멍(85) 내부가 공동으로 되어 있지만, 내경에 따라서는 실리콘 관통구멍(85) 내부 전체가 접속 도체(87)로 매입되는 것도 있다. 환언하면, 관통구멍의 내부가 도체로 매입되어 있어도, 일부가 공동으로 되어 있어도 어느 쪽도 좋다. 이것은, 후술하는 칩 관통 전극(TCV : Through Chip Via)(105) 등에 대해도 마찬가지이다.
실리콘 관통 전극(88)의 접속 도체(87)는, 실리콘 기판(81)의 하면측에 형성된 재배선(再配線)(90)과 접속되어 있고, 재배선(90)은, 솔더볼(14)과 접속되어 있다. 접속 도체(87) 및 재배선(90)은, 예를 들면, 구리(Cu), 텅스텐(W), 티탄(Ti), 탄탈륨(Ta), 티탄 텅스텐 합금(TiW), 폴리실리콘 등으로 형성할 수 있다.
또한, 실리콘 기판(81)의 하면측에는, 솔더볼(14)이 형성되어 있는 영역을 제외하고, 재배선(90)과 절연막(86)을 덮도록, 솔더 마스크(솔더 레지스트)(91)가 형성되어 있다.
한편, 화소 센서 기판(12)에는, 실리콘(Si)으로 구성된 반도체 기판(101)(이하, 실리콘 기판(101)이라고 한다.)의 하측(로직 기판(11)측)에, 다층 배선층(102)이 형성되어 있다. 이 다층 배선층(102)에 의해, 도 2의 화소 영역(21)의 화소 회로가 구성되어 있다.
다층 배선층(102)은, 실리콘 기판(101)에 가장 가까운 최상층의 배선층(103a), 중간의 배선층(103b), 및, 로직 기판(11)에 가장 가까운 최하층의 배선층(103c) 등으로 이루어지는 복수의 배선층(103)과, 각 배선층(103)의 사이에 형성된 층간 절연막(104)으로 구성된다.
복수의 배선층(103) 및 층간 절연막(104)으로서 사용되는 재료는, 상술한 배선층(83) 및 층간 절연막(84)의 재료와 동종의 것을 채용할 수 있다. 또한, 복수의 배선층(103)이나 층간 절연막(104)이, 1 또는 2개 이상의 재료를 분간하여 사용하여 형성되어도 좋은 점도, 상술한 배선층(83) 및 층간 절연막(84)과 마찬가지이다.
또한, 도 5의 예에서는, 화소 센서 기판(12)의 다층 배선층(102)은 3층의 배선층(103)으로 구성되고, 로직 기판(11)의 다층 배선층(82)은 4층의 배선층(83)으로 구성되어 있지만, 배선층의 총수는 이것으로 한정되지 않고, 임의의 층수로 형성할 수 있다.
실리콘 기판(101) 내에는, PN 접합에 의해 형성된 포토 다이오드(51)가, 화소(32)마다 형성되어 있다.
또한, 도시는 생략되어 있지만, 다층 배선층(102)과 실리콘 기판(101)에는, 제1 전송 트랜지스터(52), 제2 전송 트랜지스터(54) 등의 복수의 화소 트랜지스터나, 메모리부(MEM)(53) 등도 형성되어 있다.
컬러 필터(15)와 온 칩 렌즈(16)가 형성되지 않은 실리콘 기판(101)의 소정의 위치에는, 화소 센서 기판(12)의 배선층(103a)과 접속되어 있는 실리콘 관통 전극(109)과, 로직 기판(11)의 배선층(83a)과 접속되어 있는 칩 관통 전극(105)이, 형성되어 있다.
칩 관통 전극(105)과 실리콘 관통 전극(109)은, 실리콘 기판(101) 상면에 형성된 접속용 배선(106)으로 접속되어 있다. 또한, 실리콘 관통 전극(109) 및 칩 관통 전극(105)의 각각과 실리콘 기판(101)과의 사이에는, 절연막(107)이 형성되어 있다. 또한, 실리콘 기판(101)의 상면에는, 절연막(평탄화막)(108)을 통하여, 컬러 필터(15)나 온 칩 렌즈(16)가 형성되어 있다.
이상과 같이, 도 1에 도시되는 고체 촬상 장치(1)의 적층 기판(13)은, 로직 기판(11)의 다층 배선층(82)측과, 화소 센서 기판(12)의 다층 배선층(102)측을 맞붙인 적층 구조로 되어 있다. 도 5에서는, 로직 기판(11)의 다층 배선층(82)과, 화소 센서 기판(12)의 다층 배선층(102)과의 맞붙임면이, 파선으로 도시되어 있다.
또한, 고체 촬상 장치(1)의 적층 기판(13)에서는, 화소 센서 기판(12)의 배선층(103)과 로직 기판(11)의 배선층(83)이, 실리콘 관통 전극(109)과 칩 관통 전극(105)의 2개의 관통 전극에 의해 접속되고, 로직 기판(11)의 배선층(83)과 솔더볼(이면 전극)(14)이, 실리콘 관통 전극(88)과 재배선(90)에 의해 접속되어 있다. 이에 의해, 고체 촬상 장치(1)의 평면적(平面積)을, 극한까지 작게 할 수 있다.
또한, 적층 기판(13)과 글라스 보호 기판(18)과의 사이를, 캐비티리스 구조로 하여, 글라스 실 수지(17)에 의해 맞붙임에 의해, 높이 방향에 대해서도 낮게 할 수 있다.
따라서 도 1에 도시되는 고체 촬상 장치(1)에 의하면, 보다 소형화한 반도체 장치(반도체 패키지)를 실현할 수 있다.
<3. 고체 촬상 장치의 제1 내지 9의 변형 구조례>
다음에, 도 6 내지 도 14를 참조하여, 고체 촬상 장치(1)의 적층 기판(13)의 내부 구조의 기타의 예에 관해 설명한다.
도 6 내지 도 14에서는, 도 5에 도시한 구조와 대응하는 부분에 관해서는 동일한 부호를 붙이고 있고, 그 설명에 관해서는 적절히 생략하고, 도 5에 도시한 구조와 다른 부분에 관해, 그때까지 설명한 구조와 비교하면서 설명한다. 이하에서는, 도 5에 도시한 구조를 기본 구조라고 칭한다. 또한, 도 6 내지 도 14에서는, 예를 들면, 절연막(86), 절연막(107), 절연막(108) 등, 도 5에 도시한 구조의 일부의 도시가 생략되고, 간략화하여 나타나고 있는 경우가 있다.
<제1의 변형례>
도 6은, 고체 촬상 장치(1)의 적층 기판(13)의 제1의 변형례를 도시하는 도면이다.
도 5의 기본 구조에서는, 로직 기판(11)과 화소 센서 기판(12)이, 실리콘 관통 전극(109)과 칩 관통 전극(105)의 2개의 관통 전극을 이용하여, 상측의 화소 센서 기판(12)측에서 접속되어 있다.
이에 대해, 도 6의 제1의 변형례에서는, 로직 기판(11)과 화소 센서 기판(12)이, 실리콘 관통 전극(151)과 칩 관통 전극(152)의 2개의 관통 전극을 이용하여, 하측의 로직 기판(11)측에서 접속되어 있다.
보다 구체적으로는, 로직 기판(11)측의 실리콘 기판(81)의 소정의 위치에는, 로직 기판(11)의 배선층(83c)과 접속되어 있는 실리콘 관통 전극(151)과, 화소 센서 기판(12)의 배선층(103c)과 접속되어 있는 칩 관통 전극(152)이, 형성되어 있다. 또한, 실리콘 관통 전극(151)과 칩 관통 전극(152)은, 부도시의 절연막에 의해, 실리콘 기판(81)과는 절연되어 있다.
실리콘 관통 전극(151)과 칩 관통 전극(152)은, 실리콘 기판(81) 하면에 형성된 접속용 배선(153)으로 접속되어 있다. 이 접속용 배선(153)은, 솔더볼(14)과 접속되어 있는 재배선(154)과도 접속되어 있다.
이상과 같은 제1의 변형례에서도, 로직 기판(11)과 화소 센서 기판(12)의 적층 구조가 채용되어 있기 때문에, 고체 촬상 장치(1)의 패키지 사이즈를 소형화할 수 있다.
또한, 제1의 변형례에서는, 로직 기판(11)과 화소 센서 기판(12)을 전기적으로 접속하는 접속용 배선(153)이, 화소 센서 기판(12)의 실리콘 기판(101)보다 상측이 아니라, 로직 기판(11)의 실리콘 기판(81)의 하측에 형성되어 있다. 이에 의해, 캐비티리스 구조인 적층 기판(13)과 글라스 보호 기판(18)과의 공간(두께)을 최소한으로 할 수 있기 때문에, 고체 촬상 장치(1)의 저배화가 가능하게 된다.
<제2의 변형례>
도 7은, 고체 촬상 장치(1)의 적층 기판(13)의 제2의 변형례를 도시하는 도면이다.
제2의 변형례에서는, 로직 기판(11)과 화소 센서 기판(12)이, 배선층끼리의 금속 결합에 의해 접속되어 있다.
보다 구체적으로는, 로직 기판(11)의 다층 배선층(82) 내의 최상층의 배선층(83a)과, 화소 센서 기판(12)의 다층 배선층(102) 내의 최하층의 배선층(103c)이, 금속 결합에 의해 접속되어 있다. 배선층(83a)과 배선층(103c)의 재료로는, 예를 들면, 구리(Cu)가 알맞다. 또한, 도 7의 예에서는, 로직 기판(11)과 화소 센서 기판(12)의 접합면의 일부만에, 배선층(83a)과 배선층(103c)이 형성되어 있지만, 접합면의 전면에, 접합용 배선층으로서의 금속(구리)이 성막되어 있어도 좋다.
또한, 도 7에서는, 도 5와 비교하여 간략화하고 도시하고 있지만, 로직 기판(11)의 배선층(83)과 솔더볼(14)은, 도 5의 기본 구조와 마찬가지로, 실리콘 관통 전극(88)과 재배선(90)에 의해 접속되어 있다.
<제3의 변형례>
도 8은, 고체 촬상 장치(1)의 적층 기판(13)의 제3의 변형례를 도시하는 도면이다.
제3의 변형례에서는, 로직 기판(11)과 화소 센서 기판(12)의 접속 방법은, 도 6에 도시한 제1의 변형례와 마찬가지이다. 즉, 로직 기판(11)과 화소 센서 기판(12)은, 실리콘 관통 전극(151)과 칩 관통 전극(152), 및, 접속용 배선(153)에 의해, 접속되어 있다.
그리고, 제3의 변형례에서는, 실리콘 관통 전극(151)과 칩 관통 전극(152)을 접속하는 접속용 배선(153)과, 솔더볼(14)에 접속되어 있는 재배선(154)과의 사이에, 접속용 도체(171)가 깊이 방향으로 형성되어 있는 점이, 제1의 변형례와 다르다. 접속용 도체(171)는, 접속용 배선(153)과 재배선(154)을 접속한다.
<제4의 변형례>
도 9는, 고체 촬상 장치(1)의 적층 기판(13)의 제4의 변형례를 도시하는 도면이다.
제4의 변형례에서는, 로직 기판(11)과 화소 센서 기판(12)의 접속 방법은, 도 5에 도시한 기본 구조와 마찬가지이다. 즉, 로직 기판(11)과 화소 센서 기판(12)은, 실리콘 관통 전극(109) 및 칩 관통 전극(105)의 2개의 관통 전극과 접속용 배선(106)을 이용하여, 화소 센서 기판(12)의 상측에서 접속되어 있다.
그리고, 고체 촬상 장치(1) 하측의 솔더볼(14)과, 로직 기판(11)의 복수의 배선층(83) 및 화소 센서 기판(12)의 복수의 배선층(103)과는, 로직 기판(11)과 화소 센서 기판(12)을 관통하는 칩 관통 전극(181)에 의해 접속되어 있다.
보다 상세하게는, 로직 기판(11)과 화소 센서 기판(12)을 관통하는 칩 관통 전극(181)이, 적층 기판(13)의 소정 위치에 마련되어 있다. 칩 관통 전극(181)은, 화소 센서 기판(12)의 실리콘 기판(101)의 상면에 형성된 접속용 배선(182)을 통하여, 화소 센서 기판(12)의 배선층(103)과 접속되어 있다. 또한, 칩 관통 전극(181)은, 하측의 로직 기판(11)의 실리콘 기판(81)의 하면에 형성된 재배선(183)과도 접속되어 있고, 그 재배선(183)을 통하여, 솔더볼(14)과 접속되어 있다.
<제5의 변형례>
도 10은, 고체 촬상 장치(1)의 적층 기판(13)의 제5의 변형례를 도시하는 도면이다.
도 10의 제5의 변형례는, 로직 기판(11)과 화소 센서 기판(12)의 접속 방법, 및, 고체 촬상 장치(1) 하측의 솔더볼(14)과의 접속 방법은, 도 9에 도시한 제4의 변형례와 마찬가지이다.
한편, 제5의 변형례에서는, 로직 기판(11)의 실리콘 기판(81)보다 하측의 구조가, 도 9의 제4의 변형례와 다르다.
구체적으로는, 도 9에 도시한 제4의 변형례에서는, 로직 기판(11)의 실리콘 기판(81) 하면이 절연막(86)으로 덮여진 후, 솔더 마스크(솔더 레지스트)(91)가 형성되어 있다.
이에 대해, 도 10의 제5의 변형례에서는, 로직 기판(11)의 실리콘 기판(81) 하면이, 후막의 절연막(86)만으로 덮여 있다. 절연막(86)은, 예를 들면, 플라즈마 CVD(Chemical Vapor Deposition)법으로 성막한 SiO2막, SiN막으로 할 수 있다.
<제6의 변형례>
도 11은, 고체 촬상 장치(1)의 적층 기판(13)의 제6의 변형례를 도시하는 도면이다.
도 11의 제6의 변형례에서의 솔더볼(14)과의 접속 방법은, 상술한 제4의 변형례(도 9) 및 제5의 변형례(도 10)와 마찬가지이다. 즉, 솔더볼(14)과, 로직 기판(11)의 배선층(83) 및 화소 센서 기판(12)의 배선층(103)과는, 로직 기판(11)과 화소 센서 기판(12)을 관통하는 칩 관통 전극(181)에 의해 접속되어 있다.
한편, 제6의 변형례에서는, 로직 기판(11)과 화소 센서 기판(12)의 접속 방법이, 제4의 변형례(도 9) 및 제5의 변형례(도 10)와 다르다.
구체적으로는, 제6의 변형례에서는, 1개의 칩 관통 전극(191)이, 화소 센서 기판(12)의 실리콘 기판(101) 상측에 형성된 접속용 배선(192)으로부터, 로직 기판(11)의 배선층(83a)까지, 화소 센서 기판(12)을 관통하여 형성되어 있다. 또한, 칩 관통 전극(191)은, 화소 센서 기판(12)의 배선층(103b)과도 접속되어 있다.
이와 같이, 제6의 변형례에서는, 1개의 칩 관통 전극(191)이, 로직 기판(11)의 배선층(83)과의 접속과, 화소 센서 기판(12)의 배선층(103)과의 접속을 공유하는 구성으로 되어 있다.
<제7의 변형례>
도 12는, 고체 촬상 장치(1)의 적층 기판(13)의 제7의 변형례를 도시하는 도면이다.
도 12의 제7의 변형례는, 고체 촬상 장치(1) 하측의 솔더볼(14)과의 접속 방법에 관해서는, 제4 내지 제6의 변형례(도 9 내지 도 11)와 마찬가지이다. 즉, 고체 촬상 장치(1) 하측의 솔더볼(14)과, 로직 기판(11)의 배선층(83) 및 화소 센서 기판(12)의 배선층(103)과는, 로직 기판(11)과 화소 센서 기판(12)을 관통하는 칩 관통 전극(181)에 의해 접속되어 있다.
한편, 제7의 변형례에서는, 로직 기판(11)과 화소 센서 기판(12)의 접속 방법이, 제4 내지 제6의 변형례(도 9 내지 도 11)와 다르다.
보다 구체적으로는, 제7의 변형례에서는, 로직 기판(11)의 최상층의 배선층(83a)과, 화소 센서 기판(12)의 최하층의 배선층(103c)이, 금속 결합에 의해 접속되어 있다. 배선층(83a)과 배선층(103c)의 재료는, 예를 들면, 구리(Cu)가 사용된다. 또한, 도 12의 예에서는, 로직 기판(11)과 화소 센서 기판(12)의 접합면의 일부만에, 배선층(83a)과 배선층(103c)이 형성되어 있지만, 접합면의 전면에, 접합용 배선층으로서의 금속(구리)이 성막되어 있어도 좋다.
<제8의 변형례>
도 13은, 고체 촬상 장치(1)의 적층 기판(13)의 제8의 변형례를 도시하는 도면이다.
제8의 변형례에서는, 도 5의 기본 구조와 비교하여, 로직 기판(11)의 실리콘 기판(81) 하면에 형성되어 있는 절연막(201)이 다르다.
제8의 변형례에서는, 로직 기판(11)의 실리콘 기판(81) 하면에, 절연막(201)으로서, 배선층(83) 등에 영향을 주지 않는 250℃ 이상 400℃ 이하의 고온에서 성막하는 무기막이 형성되어 있다. 절연막(201)은, 예를 들면, 플라즈마 TEOS막, 플라즈마 SiN막, 플라즈마 SiO2막, CVD-SiN막, CVD-SiO2막 등으로 할 수 있다.
절연막(201)으로서, 예를 들면, 유기 재료를 사용하여 성막한 경우에는, 저온 절연막을 사용하면 내습성이 나쁘고, 부식이나 이온 마이그레이션 등 신뢰성의 악화가 우려된다. 한편, 무기막은 내습성에 우수한다. 이에 의해, 제8의 변형례의 구조에서는, 절연막(201)으로서, 400℃ 이하에서 성막하는 무기막을 채용함으로써, 배선 신뢰성을 향상시킬 수 있다.
<제9의 변형례>
도 14는, 고체 촬상 장치(1)의 적층 기판(13)의 제9의 변형례를 도시하는 도면이다.
도 14의 제9의 변형례에서는, 로직 기판(11)과 화소 센서 기판(12)의 접속 방법이, 도 5의 기본 구조와 다르다.
즉, 도 5의 기본 구조에서는, 로직 기판(11)과 화소 센서 기판(12)이, 실리콘 관통 전극(151)과 칩 관통 전극(152)의 2개의 관통 전극을 이용하여 접속되어 있었음에 대해, 제9의 변형례에서는, 로직 기판(11)의 다층 배선층(82) 내의 최상층의 배선층(83a)과, 화소 센서 기판(12)의 다층 배선층(102) 내의 최하층의 배선층(103c)의 금속 결합(Cu-Cu 접합)에 의해 접속되어 있다.
제9의 변형례에서, 고체 촬상 장치(1) 하측의 솔더볼(14)과의 접속 방법은, 도 5의 기본 구조와 마찬가지이다. 즉, 실리콘 관통 전극(88)이 로직 기판(11)의 최하층의 배선층(83c)과 접속됨에 의해, 솔더볼(14)과 적층 기판(13) 내의 배선층(83) 및 배선층(103)이 접속되어 있다.
한편, 제9의 변형례에서는, 실리콘 기판(81)의 하면측에, 솔더볼(14)이 접속된 재배선(90)과 동일층에, 전기적으로는 어디에도 접속되지 않은 더미 배선(211)이, 재배선(90)과 동일한 배선 재료로 형성되어 있는 점이, 도 5의 기본 구조와 다르다.
이 더미 배선(211)은, 로직 기판(11)측의 최상층의 배선층(83a)과, 화소 센서 기판(12)측의 최하층의 배선층(103c)의 금속 결합(Cu-Cu 접합)시의 요철의 영향을 저감하기 위한 것이다. 즉, Cu-Cu 접합을 행할 때에, 실리콘 기판(81)의 하면의 일부의 영역만에 재배선(90)이 형성되어 있으면, 재배선(90)의 유무에 의한 두께의 차로 요철이 발생한다. 따라서, 더미 배선(211)을 마련함으로써, 요철의 영향을 저감할 수 있다.
<4. 고체 촬상 장치의 제2의 기본 구조례>
상술한 고체 촬상 장치(1)의 기본 구조 및 변형례에서는, 적층 기판(13)이, 로직 기판(11)의 다층 배선층(82)측과, 화소 센서 기판(12)의 다층 배선층(102)측이 마주 보도록 맞붙여진 적층 구조로 되어 있다. 이와 같은 양 기판의 배선층끼리가 마주 보는 구조를, 본 명세서에서는, 페이스-투-페이스(face-to-face) 구조라고 부르기로 한다.
다음에, 이하에서는, 고체 촬상 장치(1)의 기타의 구성례로서, 적층 기판(13)이, 로직 기판(11)의 다층 배선층(82)측과 반대의 면과, 화소 센서 기판(12)의 다층 배선층(102)측을 맞붙인 적층 구조에 관해 설명한다. 이와 같은 일방의 기판의 배선층측과, 타방의 기판의 배선층측과는 반대의 면이 접합되는 구조를, 본 명세서에서는, 페이스-투-백(face-to-back) 구조라고 부르기로 한다.
도 15는, 고체 촬상 장치(1)가 페이스-투-백 구조에서 구성된 경우의, 도 5의 고체 촬상 장치(1)의 일부분을 확대해 도시한 단면도이다.
또한, 기본적으로는, 도 15에 도시되는 페이스-투-백 구조와, 도 5에 도시한 페이스-투-페이스 구조의 차이는, 화소 센서 기판(12)의 다층 배선층(102)측에, 로직 기판(11)의 다층 배선층(82)측을 접합하는지, 다층 배선층(82)측이 아닌 반대측을 접합하는지이다.
따라서 도 15에서는, 도 5와 대응하는 부분에 관해 동일한 부호를 붙이고 있고, 상세한 구조의 설명은 생략하고, 개략만 설명한다.
도 15의 고체 촬상 장치(1)에서는, 화소 센서 기판(12)의 다층 배선층(102)의 층간 절연막(104)과, 로직 기판(11)의 절연막(86)이 접합되어 있다. 도 15에서는, 로직 기판(11)의 절연막(86)과, 화소 센서 기판(12)의 다층 배선층(102)과의 맞붙임면이, 파선으로 도시되어 있다.
로직 기판(11)에서는, 실리콘 기판(81)의 절연막(86)이 형성된 면과는 반대측(도면 중, 하측)에, 다층 배선층(82)이 형성되고, 또한, 예를 들면, 구리(Cu)에 의한 재배선(90), 솔더볼(14), 솔더 마스크(솔더 레지스트)(91)가 형성되어 있다.
한편, 화소 센서 기판(12)에서는, 실리콘 기판(101)의 도면 중, 하측(로직 기판(11)측)에, 다층 배선층(102)이 형성되고, 다층 배선층(102)이 형성된 면과는 반대측인 실리콘 기판(101)의 상측에, 컬러 필터(15), 온 칩 렌즈(16) 등이 형성되어 있다.
실리콘 기판(101) 내에는, 포토 다이오드(51)가, 화소마다 형성되어 있다.
화소 센서 기판(12)의 배선층(103)과 로직 기판(11)의 배선층(83)이, 실리콘 관통 전극(109)과 칩 관통 전극(105)의 2개의 관통 전극에 의해 접속되어 있다.
또한, 도 15에서는, 실리콘 기판(101)의 상면에, 암전류를 억제하기 위한 고유전체막(401)이 도시되어 있는 점과, 칩 관통 전극(105)과 실리콘 관통 전극(109)을 접속하는 접속용 배선(106)의 상면에, 질화막(SiN) 등으로 이루어지는 캡막(402)이 도시되어 있는 점이, 도 5와 다르다. 이 고유전체막(401)과 캡막(402)은, 도 5의 페이스-투-페이스 구조에서도 마찬가지로 형성할 수 있다. 또는 또한, 도 15의 페이스-투-백 구조에서도, 도 5의 페이스-투-페이스 구조와 마찬가지로, 생략하여도 좋다.
또한, 고체 촬상 장치(1)의 적층 기판(13)에서는, 화소 센서 기판(12)의 배선층(103)과 로직 기판(11)의 배선층(83)이, 실리콘 관통 전극(109)과 칩 관통 전극(105)의 2개의 관통 전극과 그들을 접속하는 접속용 배선(106)에 의해 접속되어 있다. 또한, 로직 기판(11)의 배선층(83)과 솔더볼(이면 전극)(14)이, 재배선(90)에 의해 접속되어 있다. 이에 의해, 고체 촬상 장치(1)의 평면적을, 극한까지 작게 할 수 있다.
또한, 적층 기판(13)과 글라스 보호 기판(18)과의 사이를, 캐비티리스 구조로 하여, 글라스 실 수지(17)에 의해 맞붙임에 의해, 높이 방향에 대해서도 낮게 할 수 있다.
따라서 페이스-투-백 구조의 고체 촬상 장치(1)에 의하면, 보다 소형화한 반도체 장치(반도체 패키지)를 실현할 수 있다.
<5. 제2의 기본 구조의 제조 방법>
<도 15의 고체 촬상 장치의 제1의 제조 방법>
다음에, 도 16 내지 도 30을 참조하여, 도 15에 도시한 페이스-투-백 구조의 고체 촬상 장치(1)의 제1의 제조 방법에 관해 설명한다.
처음에, 반제품 상태의 로직 기판(11)과 화소 센서 기판(12)이 제각기 제조된다.
로직 기판(11)으로서는, 실리콘 기판(실리콘 웨이퍼)(81)의 각 칩부가 되는 영역에, 제어 회로(22)나 로직 회로(23)가 되는 다층 배선층(82)이 형성된다. 이 시점에서의 실리콘 기판(81)은, 박육화되기 전의 상태이고, 예를 들면, 600㎛ 정도의 두께를 갖는다.
한편, 화소 센서 기판(12)으로서는, 실리콘 기판(실리콘 웨이퍼)(101)의 각 칩부가 되는 영역에 각 화소(32)의 포토 다이오드(51)나 화소 트랜지스터의 소스/드레인 영역이 형성된다. 또한, 실리콘 기판(101)의 화소 트랜지스터의 소스/드레인 영역이 형성된 면에, 제어 회로(22) 등의 일부를 구성하는 다층 배선층(102)이 형성된다.
계속해서, 도 16에 도시되는 바와 같이, 반제품 상태의 로직 기판(11)의 다층 배선층(82)측에 대해, 가접합(假接合) 기판(실리콘 기판)(411)이, 지지(支持) 기판으로서 맞붙여진다.
맞붙임은, 예를 들면 플라즈마 접합과, 접착제에 의한 접합이 있는데, 본 실시의 형태에서는, 플라즈마 접합에 의해 행하여지는 것으로 한다. 플라즈마 접합의 경우는, 로직 기판(11)과 가접합 기판(411)의 접합면에, 각각 플라즈마 TEOS막, 플라즈마 SiN막, SiON막(블록막), 또는 SiC막 등의 막을 형성하여 접합면을 플라즈마 처리하여 겹치고, 그 후 어닐 처리함에 의해, 양자가 접합된다.
그리고, 도 17에 도시되는 바와 같이, 로직 기판(11)의 실리콘 기판(81)을, 디바이스 특성에 영향이 없을 정도, 예를 들면, 20 내지 100㎛ 정도로 박육화한 후, 실리콘 기판(81) 표면에, 실리콘 기판(81)과 절연하기 위한 절연막(86)이 플라즈마 CVD법 등에 의해 성막된다.
여기서, 절연막(86)의 위에는, 도 18에 도시되는 바와 같이, 로직 기판(11)의 발열에 의한 핫 일렉트론의 영향을 회피하기 위해, 탄탈륨(Ta), 구리(Cu), 티탄(Ti) 등의 금속에 의한 차광막(416)을 형성하고, 그 위에, SiO2 등의 보호막(417)을 형성하여도 좋다. 실리콘 기판(81) 표면의 차광막(416)이 형성되지 않은 영역은, 실리콘 관통 전극(109)과 칩 관통 전극(105)이 형성되는 영역이다. 또한, 보호막(417)은, 플라즈마 CVD법 등에 의해 형성한 후, CMP(Chemical Mechanical Polishing)법에 의해 평탄화하여 둘 필요가 있다.
이하에서는, 차광막(416) 및 보호막(417)이 형성되지 않는 경우에 관해 설명하는 것으로 하고, 도 19에 도시되는 바와 같이, 로직 기판(11)의 절연막(86)과, 별도 제조된 반제품 상태의 화소 센서 기판(12)의 다층 배선층(102)이 마주 보도록 맞붙여진다. 도 20은, 맞붙여진 상태를 도시하고 있고, 맞붙임면이 파선으로 도시되어 있다. 맞붙임은, 예를 들면 플라즈마 접합과, 접착제에 의한 접합이 있지만, 본 실시의 형태에서는, 플라즈마 접합에 의해 행하여지는 것으로 한다. 플라즈마 접합의 경우는, 로직 기판(11)과 화소 센서 기판(12)의 접합면에, 각각 플라즈마 TEOS막, 플라즈마 SiN막, SiON막(블록막), 또는 SiC막 등의 막을 형성하여 접합면을 플라즈마 처리하여 겹치고, 그 후 어닐 처리함에 의해, 양자가 접합된다.
로직 기판(11)과 화소 센서 기판(12)을 맞붙인 후, 도 21에 도시되는 바와 같이, 화소 센서 기판(12)의 실리콘 기판(101)이, 1 내지 10㎛ 정도로 박육화된다. 그리고 또한, 고유전체막(401)과, 희생층이 되는 절연막(108)이 형성된다. 절연막(108)으로서는, 예를 들면, SiO2 등을 사용할 수 있다.
그리고, 도 22에 도시되는 바와 같이, 절연막(108)상에 레지스트(412)가 도포되고, 실리콘 관통 전극(109)과 칩 관통 전극(105)이 형성되는 영역에 맞추어서, 레지스트(412)가 패터닝되고, 칩 관통 전극(105)과 실리콘 관통 전극(109)에 대응하는 개구부(413 및 414)가 형성된다. 개구부(413 및 414)가 형성된 후, 레지스트(412)는 박리된다.
계속해서, 도 23에 도시되는 바와 같이, 플라즈마 CVD법에 의해, 개구부(413)와 개구부(414)의 내벽에 절연막(107)이 형성된 후, 에치백법을 이용하여, 개구부(413)와 개구부(414)의 저부의 절연막(107)이 제거된다. 이에 의해, 개구부(413)에서는 로직 기판(11)의 배선층(83a)이 노출하고, 개구부(414)에서는 화소 센서 기판(12)의 배선층(103a)이 노출한다. 또한, 에치백에서는, 개구부(413)와 개구부(414)의 사이의 절연막(108)도 일부 제거된다.
그리고, 도 24에 도시되는 바와 같이, 개구부(413 및 414)와, 그 사이에, 구리(Cu)가 매입됨에 의해, 칩 관통 전극(105) 및 실리콘 관통 전극(109)과, 그들을 접속하는 접속용 배선(106)이 형성된다. 구리(Cu)를 매입하는 방법은, 예를 들면, 다음의 방법을 채용할 수 있다. 우선, 스퍼터법을 이용하여, 배리어 메탈막과 전계 도금용의 Cu 시드층(seed layer)을 형성하고, 필요에 응하여 무전해 도금법 등으로 Cu 시드층이 보강된다. 그 후, 전해 도금법으로 구리가 충전된 후, 잉여의 구리가, CMP법으로 제거됨으로써, 칩 관통 전극(105), 실리콘 관통 전극(109), 및 접속용 배선(106)이 형성된다. 배리어 메탈막의 재료로는, 탄탈륨(Ta), 티탄(Ti), 텅스텐(W), 지르코늄(Zr) 및, 그 질화막, 탄화막 등을 사용할 수 있다. 본 실시의 형태에서는, 배리어 메탈막으로서 티탄이 사용된다.
도 25에 도시되는 바와 같이, 접속용 배선(106)과 절연막(108)의 표면에, 질화막(SiN) 등으로 이루어지는 캡막(402)이 형성된 후, 또한 절연막(108)으로 덮여진다.
계속해서, 도 26에 도시되는 바와 같이, 포토 다이오드(51)가 형성되어 있는 화소 영역(21)의 절연막(108)과 캡막(402)을 파들어감에 의해, 캐비티(415)가 형성된다.
그리고, 도 27에 도시되는 바와 같이, 형성된 캐비티(415)에, 컬러 필터(15), 및, 온 칩 렌즈(16)가 형성된다.
다음에, 도 28에 도시되는 바와 같이, 화소 센서 기판(12)의 온 칩 렌즈(16)가 형성되어 있는 면 전체에, 글라스 실 수지(17)가 도포된 후, 캐비티리스 구조로, 글라스 보호 기판(18)이 접속된다. 글라스 보호 기판(18)이 접속된 후, 가접합 기판(411)이 디본드(de-bond)된다(박리된다).
다음에, 도 29에 도시되는 바와 같이, 로직 기판(11)과 화소 센서 기판(12)이 반전되고, 글라스 보호 기판(18)을 지지 기판으로 하여, 로직 기판(11)의 외측에 가장 가까운 배선층(83c)의 일부가 개구되고, 세미애더티브법(semi-additive method)에 의해, 재배선(90)이 형성된다.
계속해서, 도 30에 도시되는 바와 같이, 솔더 마스크(91)를 형성하여, 재배선(90)을 보호한 후, 솔더볼(14)을 탑재하는 영역만 솔더 마스크(91)를 제거한 후, 솔더볼 마운트법 등에 의해, 솔더볼(14)이 형성된다.
이상의 제조 방법에 의해, 도 15의 고체 촬상 장치(1)를 제조할 수 있다.
<도 15의 고체 촬상 장치의 제2의 제조 방법>
다음에, 도 31 내지 도 43을 참조하여, 도 15에 도시한 페이스-투-백 구조의 고체 촬상 장치(1)의 제2의 제조 방법에 관해 설명한다.
우선, 도 31에 도시되는 바와 같이, 실리콘 기판(81)의 각 칩부가 되는 영역에, 제어 회로(22)나 로직 회로(23)가 되는 다층 배선층(82)이 형성된, 반제품 상태의 로직 기판(11)이 제조된다. 이 시점에서의 실리콘 기판(81)은, 박육화되기 전의 상태이고, 예를 들면, 600㎛ 정도의 두께를 갖는다.
그리고, 도 32에 도시되는 바와 같이, 다층 배선층(82)의 최상층의 배선층(83c)과 접속되는 재배선(90)이, 예를 들면, 배선 재료로서 Cu를 사용하여 다마신법(damascene method)에 의해 형성된다. 형성된 재배선(90)과 층간 절연막(84)의 상면에는, 질화막(SiN) 등을 사용한 캡막(421)이 형성된 후, SiO2 등의 절연막(422)으로 덮여진다. 또한, 도 15에서는, 이 캡막(421)과 절연막(422)의 도시가 생략되어 있다. 캡막(421)과 절연막(422)은, 예를 들면, 플라즈마 CVD법에 의해 형성할 수 있다.
계속해서, 도 33에 도시되는 바와 같이, 로직 기판(11)의 다층 배선층(82)측에 대해, 가접합 기판(실리콘 기판)(423)이, 플라즈마 접합 또는 접착제에 의한 접합에 의해, 지지 기판으로서 맞붙여진다.
그리고, 도 34에 도시되는 바와 같이, 로직 기판(11)의 실리콘 기판(81)을, 디바이스 특성에 영향이 없을 정도, 예를 들면, 20 내지 100㎛ 정도로 박육화한 후, 실리콘 기판(81) 표면에, 실리콘 기판(81)과 절연하기 위한 절연막(86)이 플라즈마 CVD법 등에 의해 성막된다. 이 절연막(86)의 상면에, 핫 일렉트론의 영향을 회피하기 위한 차광막(416)과 보호막(417)을 형성하여도 좋은 점은, 상술한 제1의 제조 방법과 마찬가지이다(도 18 참조).
도 35에 도시되는 바와 같이, 박육화된 후의 로직 기판(11)에, 별도 제조된 반제품 상태의 화소 센서 기판(12)의 다층 배선층(102)측이 맞붙여진다.
로직 기판(11)과 화소 센서 기판(12)을 맞붙인 후, 도 36에 도시되는 바와 같이, 화소 센서 기판(12)의 실리콘 기판(101)이, 1 내지 10㎛ 정도로 박육화된다. 그리고 또한, 고유전체막(401)과, 희생층이 되는 절연막(108)이 형성된다. 절연막(108)으로서는, 예를 들면, SiO2 등을 사용할 수 있다.
그 후, 상술한 제1의 제조 방법에서 도 22 내지 도 27을 참조하여 설명한 방법에 의해, 칩 관통 전극(105)과 실리콘 관통 전극(109), 그들을 접속하는 접속용 배선(106)이나, 컬러 필터(15), 온 칩 렌즈(16)가 형성된다. 그리고, 도 37에 도시되는 바와 같이, 글라스 실 수지(17)를 통하여 글라스 보호 기판(18)이 접속된 후, 가접합 기판(423)이 디본드된다.
도 38에 도시되는 바와 같이, 로직 기판(11)과 화소 센서 기판(12)이 반전되고, 도 39에 도시되는 바와 같이, 글라스 보호 기판(18)을 지지 기판으로 하여, 재배선(90)의 일부가 개구되고, 솔더볼 마운트법 등에 의해, 솔더볼(14)이 형성된다. 솔더볼(14)이 탑재되는 영역 이외의 절연막(422) 상면은, 솔더 마스크(91)로 덮여진다.
<솔더볼 마운트부의 제1의 변형례>
도 40은, 솔더볼(14)이 탑재되는 영역인 솔더볼 마운트부의 제1의 변형례를 도시하고 있다.
제1의 변형례에서는, 도 40에 도시되는 바와 같이, 재배선(90)의 위에, 재배선(90)과 동일 재료(예를 들면, Cu)에 의해, 솔더 랜드(431)가 형성되어 있다. 그리고, 그 솔더 랜드(431)상에, 솔더볼(14)이 접속되어 있다.
솔더 랜드(431)의 솔더볼(14)을 제외한 상면은, 캡막(441)과 절연막(442)으로 덮여 있다. 이에 의해, 재배선(90)의 상면은, 캡막(421)과 절연막(422), 및, 캡막(441)과 절연막(442)의 4층 구조로 되어 있다.
솔더볼 마운트부를 도 40에 도시한 구조로 하는 경우에는, 도 32를 참조하여 설명한 재배선(90)과, 캡막(421) 및 절연막(422)의 제조 공정에 더하여, 도 41에 도시되는 바와 같이, 솔더 랜드(431)와, 캡막(441) 및 절연막(442)을, 또한 형성하면 좋다. 기타의 제조 방법은, 상술한 제2의 제조 방법과 마찬가지이다.
<솔더볼 마운트부의 제2의 변형례>
도 42는, 솔더볼 마운트부의 제2의 변형례를 도시하고 있다.
제2의 변형례에서는, 도 42에 도시되는 바와 같이, 재배선(90)과 솔더 랜드(431)가 제1의 변형례와 같이 직접 접속되는 것은 아니라, 비아(접속 도체)(443)를 통하여 접속되어 있다. 재배선(90)의 상면은, 캡막(421)과 절연막(422), 및, 캡막(441)과 절연막(442)의 4층 구조로 되어 있다.
이와 같이, 비아(443)를 통하여 다층화함에 의해, 배선 라우팅(引き回し)이 용이해지기 때문에, 레이아웃상, 유리하게 된다.
솔더볼 마운트부를 도 42에 도시한 구조로 하는 경우에는, 도 32를 참조하여 설명한 재배선(90)과, 캡막(421) 및 절연막(422)의 제조 공정에 더하여, 도 43에 도시되는 바와 같이, 솔더 랜드(431) 및 비아(443)와, 캡막(441) 및 절연막(442)을, 또한 형성하는 공정이 추가된다. 기타의 제조 방법은, 상술한 제2의 제조 방법과 마찬가지이다.
<도 15의 고체 촬상 장치의 제3의 제조 방법>
다음에, 도 44 내지 도 49를 참조하여, 도 15에 도시한 페이스-투-백 구조의 고체 촬상 장치(1)의 제3의 제조 방법에 관해 설명한다.
우선, 도 44에 도시되는 바와 같이, 실리콘 기판(81)의 각 칩부가 되는 영역에, 제어 회로(22)나 로직 회로(23)로 이루어지는 다층 배선층(82)이 형성된, 반제품 상태의 로직 기판(11)이 제조된다. 이 시점에서의 실리콘 기판(81)은, 박육화되기 전의 상태이고, 예를 들면, 600㎛ 정도의 두께를 갖는다.
그리고, 도 45에 도시되는 바와 같이, 다층 배선층(82)의 최상층의 배선층(83c)과 접속되는 재배선(90)이, 예를 들면, 배선 재료로서 Cu를 사용하여 다마신법에 의해 형성된다. 형성된 재배선(90)과 층간 절연막(84)의 상면에는, 질화막(SiN) 등을 사용하여 캡막(421)이 형성된 후, SiO2 등의 절연막(422)으로 덮여진다.
여기까지의 공정은, 상술한 제2의 제조 방법과 마찬가지이다.
다음에, 도 46에 도시되는 바와 같이, 솔더 마스크(91)를 형성하고, 솔더볼(14)을 탑재하는 영역의 솔더 마스크(91)와 캡막(421) 및 절연막(422)이 에칭됨에 의해, 개구부(451)가 형성된다. 또한, 개구부(451)는, 포토레지스트를 도포하고, 솔더볼(14)을 탑재하는 영역을 드라이 에칭함으로써 형성하여도 좋다.
그리고, 도 47에 도시되는 바와 같이, 개구부(451)에, 솔더볼(14)이, 예를 들면, 솔더볼 마운트법에 의해 형성된다.
다음에, 도 48 및 도 49에 도시되는 바와 같이, 로직 기판(11)의 솔더볼(14)측과, 가접합 기판(실리콘 기판)(453)이, 솔더볼(14)이 숨겨지는 두께의 접착제(452)를 이용하여 맞붙여진다.
접착제(452)를 이용하여 로직 기판(11)과 가접합 기판(453)을 맞붙인 후의 제조 공정은, 상술한 제2의 제조 방법과 마찬가지이기 때문에, 그 설명은 생략한다.
<재배선의 변형례>
그런데, 솔더볼(14)과 접속되는 재배선(90)이나, 솔더 랜드(431)의 배선층의 두께는, 솔더링할 때, 솔더 중의 주석과 금속 배선 중의 구리가 반응하고, IMC(금속간 화합물, inter-metallic compound)가 형성되기 때문에, 구리가 반응하지 않고서 남는 두께를 확보할 필요가 있다.
또는 또한, 도 50에 도시되는 바와 같이, 재배선(90)의 외측에 배리어 메탈(461)을 형성하고, 재배선(90)의 구리가 전부 반응하여도, 배리어 메탈(461)로 반응을 스톱시키는 구조로 할 수 있다. 이 배리어 메탈(461)의 재료로는, Ta, TaN, Ti, Co(코발트), Cr(크롬) 등을 사용할 수 있다. 배리어 메탈(461)의 재료로서 Ta 또는 TaN을 사용하는 경우에는, 배리어 메탈(461)의 두께는, 30㎚ 정도로 할 수 있다. 한편, 배리어 메탈(461)의 재료로서 Ti를 사용하는 경우에는, 배리어 메탈(461)의 두께는, 200㎚ 정도가 된다. 또한, 이 배리어 메탈(461)은, Ta(하층)/Ti(상층), 또는, TaN/Ta/Ti 등의 적층 구조를 취하여도 좋다.
도 51a 내지 도 51c는, 배리어 메탈(461)로서 Ta 또는 TaN을 사용하여 솔더링한 때의, 재배선(90)에 IMC(금속간 화합물)가 형성된 반응 후의 상태를 도시하고 있다. 또한, 도 51에서 배리어 메탈(461A)은, Ta 또는 TaN을 사용한 배리어 메탈(461)을 나타낸다.
도 51a는, 재배선(90) 중, 솔더볼(14)에 가까운 상부만이, IMC(CuSn)(462)가 된 상태를 도시하고 있다.
도 51b는, 재배선(90)이 도 51a보다도 얇게 형성되고, 재배선(90)의 Cu 전부가 IMC(462)로 변화하고, 반응이 배리어 메탈(461A)에서 스톱되어 있는 상태를 도시하고 있다.
도 51c는, 재배선(90)이 도 51a보다도 얇게 형성되고, 재배선(90)의 Cu 전부가 IMC(462)로 변화하고, 반응이 배리어 메탈(461A)에서 스톱되어 있는 상태를 도시하고 있다. 도 51c에서는, IMC(462)가, 솔더볼(14) 내로 확산되어 있다.
도 52a 내지 도 52d는, 배리어 메탈(461)로서 Ti를 사용하여 솔더링한 때의, 재배선(90)에 IMC(금속간 화합물)가 형성된 반응 후의 상태를 도시하고 있다. 또한, 도 52a 내지 도 52d에서의 배리어 메탈(461B)은, Ti를 사용한 배리어 메탈(461)을 나타낸다.
도 52a는, 도 51a와 마찬가지로, 재배선(90) 중, 솔더볼(14)에 가까운 상부만이, IMC(CuSn)(462)로 된 상태를 도시하고 있다.
도 52b는, 도 51b와 마찬가지로, 재배선(90)이 도 52a보다도 얇게 형성되고, 재배선(90)의 Cu 전부가 IMC(462)로 변화하고, 반응이 배리어 메탈(461B)에서 스톱하고 있는 상태를 도시하고 있다.
도 52c는, 재배선(90)이 도 52a보다도 얇게 형성되고, 재배선(90)의 Cu 전부가 반응하고, CuSn의 IMC(462)로 변화함과 함께, 배리어 메탈(461B)의 일부도 반응하고, TiSn의 IMC(463)가 형성되어 있는 상태를 도시하고 있다.
도 52d는, 재배선(90)이 도 52a보다도 얇게 형성되고, 재배선(90)의 Cu 전부가 반응하고, CuSn인 IMC(462)가 솔더볼(14) 내에 확산하고, 배리어 메탈(461B)의 일부가 반응하고, TiSn의 IMC(463)가 형성되어 있는 상태를 도시하고 있다.
이와 같이, 재배선(90)의 하층에 배리어 메탈(461)을 형성하여 둠에 의해, 솔더링 불량을 억제할 수 있다. 또한, 배리어 메탈(461)의 재료로서 Ti를 사용한 경우에는, 솔더링 후의 신뢰성 시험에 있어서, Cu와 Sn의 상호 확산 속도의 차에 의해 생기는 커켄달 보이드의 성장을 억제할 수 있는 것도 기대할 수 있다.
<솔더 랜드가 있는 경우의 예>
도 40이나 도 42에 도시한 바와 같이, 재배선(90)의 위에는 솔더 랜드(431)가 형성되는 경우도 마찬가지로 배리어 메탈(461)을 형성할 수 있다.
도 53은, 재배선(90)과 솔더 랜드(431) 각각의 하층에, 배리어 메탈(461)을 형성한 구조례를 도시하고 있다. 이와 같이, 솔더볼(14)의 아래에 배리어 메탈(461)을 배치한 구조를, UBM 구조(Under bump metal) 구조라고 말한다.
도 54a 내지 도 54e를 참조하여, 도 53에 도시한 솔더 랜드(431)가 있는 경우의 배리어 메탈(461)의 형성에 관해 설명한다.
우선, 도 54a에 도시되는 바와 같이, 스퍼터법을 이용하여 배리어 메탈(461)을 형성한 후, 재배선(90)이, 다마신법에 의해 형성된다. 재배선(90)의 형성 후, 캡막(421)과 절연막(422)이 적층된다.
다음에, 도 54b에 도시되는 바와 같이, 솔더 랜드(431)가 형성되는 영역이 개구된 후, 도 54c에 도시되는 바와 같이, 배리어 메탈(461)과 솔더 랜드(431)를 위한 배선 재료(431A)가 성막된다. 여기서, 배리어 메탈(461)의 두께는, 예를 들면, 500㎚ 정도로 두껍게 함으로써, 솔더볼(14)의 접속 신뢰성을 향상시킬 수 있다.
그리고, CMP법에 의해 표면이 평탄화되고, 잉여의 배선 재료(431A)와 배리어 메탈(461)이 제거됨으로써, 도 54d에 도시되는 바와 같이, 솔더 랜드(431)가 형성된다.
최후에, 도 54e에 도시되는 바와 같이, 최상면에, 캡막(441) 및 절연막(442)이 형성되고, 또한, 솔더 랜드(431) 상부에 솔더볼(14)이 형성되고, 그 이외의 부분에는, 솔더 마스크(91)가 형성된다.
이상과 같이, 다마신법에 의해 재배선(90) 및 솔더 랜드(431)를 형성함으로써, 배선 측벽에 배리어 메탈(461)을 형성하는 것이 가능해지고, 배선 사이 리크 등의 리스크를 저감하는 것이 가능해진다. 솔더볼 마운트부의 UBM 구조를 다마신법으로 형성할 수 있기 때문에, 배리어 메탈(461)의 언더 커트를 없애는 것이 가능해지고, 배리어 메탈(461)의 후막화나, 적층막의 형성이 용이해진다.
지금까지 설명한 페이스-투-백 구조의 고체 촬상 장치(1)의 제1 내지 제3의 제조 방법에 의하면, 컬러 필터(15)나 온 칩 렌즈(16)를 형성하기 전에, 칩 관통 전극(105)과 실리콘 관통 전극(109)의 2개의 관통 전극이 형성된다. 그 때문에, 아이솔레이션막으로서의 절연막(107)이나 절연막(108)도, 컬러 필터(15)나 온 칩 렌즈(16)를 형성하기 전에, 형성할 수 있다. 이에 의해, 막질이 좋은 절연막(107)이나 절연막(108)을 형성할 수 있고, 내압이나 밀착성 등의 특성이 향상한다. 즉, 고신뢰성을 확보할 수 있는 절연막(107)이나 절연막(108)의 신뢰성을 형성할 수 있다.
<6. 제1의 기본 구조의 제조 방법>
다음에, 도 5 내지 도 14에 도시한, 로직 기판(11)과 화소 센서 기판(12)의 배선층끼리가 마주 보는 페이스-투-페이스 구조의 고체 촬상 장치(1)의 제조 방법에 관해 설명한다.
<도 5의 기본 구조의 제조 방법>
처음에, 도 55 내지 도 65를 참조하여, 도 5에 도시한 기본 구조를 갖는 고체 촬상 장치(1)의 제조 방법에 관해 설명한다.
처음에, 반제품 상태의 로직 기판(11)과 화소 센서 기판(12)이 제각기 제조된다.
로직 기판(11)으로서는, 실리콘 기판(실리콘 웨이퍼)(81)의 각 칩부가 되는 영역에, 제어 회로(22)나 로직 회로(23)로 되는 다층 배선층(82)이 형성된다. 이 시점에서의 실리콘 기판(81)은, 박육화되기 전의 상태이고, 예를 들면, 600㎛ 정도의 두께를 갖는다.
한편, 화소 센서 기판(12)으로서는, 실리콘 기판(실리콘 웨이퍼)(101)의 각 칩부가 되는 영역에 각 화소(32)의 포토 다이오드(51)나 화소 트랜지스터의 소스/드레인 영역이 형성된다. 또한, 실리콘 기판(101)의 일방의 면에, 제어 회로(22) 등의 일부를 구성하는 다층 배선층(102)이 형성됨과 함께, 타방의 면에, 컬러 필터(15)와 온 칩 렌즈(16)가 형성된다.
그리고, 도 55에 도시되는 바와 같이, 제조된 로직 기판(11)의 다층 배선층(82)측과, 화소 센서 기판(12)의 다층 배선층(102)측이 마주 보도록 맞붙여진다. 맞붙임은, 예를 들면 플라즈마 접합과, 접착제에 의한 접합이 있지만, 본 실시의 형태에서는, 플라즈마 접합에 의해 행하여지는 것으로 한다. 플라즈마 접합의 경우는, 로직 기판(11)과 화소 센서 기판(12)의 접합면에, 각각 플라즈마 TEOS막, 플라즈마 SiN막, SiON막(블록막), 또는 SiC막 등의 막을 형성하여 접합면을 플라즈마 처리하여 겹치고, 그 후 어닐 처리함에 의해, 양자가 접합된다.
로직 기판(11)과 화소 센서 기판(12)의 맞붙임 후, 다마신법 등을 이용하여, 실리콘 관통 전극(109) 및 칩 관통 전극(105), 그들을 접속하는 접속용 배선(106)이, 형성된다.
그리고, 도 55에 도시되는 바와 같이, 맞붙여진 로직 기판(11)과 화소 센서 기판(12)의 온 칩 렌즈(16)가 형성되어 있는 면 전체에, 글라스 실 수지(17)가 도포되고, 도 56에 도시되는 바와 같이, 캐비티리스 구조로, 글라스 보호 기판(18)이 접속된다.
다음에, 도 57에 도시되는 바와 같이, 로직 기판(11)과 화소 센서 기판(12)이 맞붙여진 적층 기판(13)이 반전된 후, 로직 기판(11)의 실리콘 기판(81)이, 디바이스 특성에 영향이 없을 정도의 두께, 예를 들면, 30 내지 100㎛ 정도로 박육화된다.
다음에, 도 58에 도시되는 바와 같이, 박육화된 실리콘 기판(81)상의, 실리콘 관통 전극(88)(부도시)을 배치하는 위치가 개구되도록, 포토레지스트(221)가 패터닝된 후, 드라이 에칭에 의해, 실리콘 기판(81)과, 그 아래의 층간 절연막(84)의 일부가 제거되고, 개구부(222)가 형성된다.
다음에, 도 59에 도시되는 바와 같이, 개구부(222)를 포함하는 실리콘 기판(81) 상면 전체에, 절연막(아이솔레이션막)(86)이, 예를 들면, 플라즈마 CVD법으로 성막된다. 상술한 바와 같이, 절연막(86)은, 예를 들면, SiO2막이나 SiN막 등으로 할 수 있다.
다음에, 도 60에 도시되는 바와 같이, 개구부(222)의 저면의 절연막(86)이, 에치백법을 이용하여 제거되어, 실리콘 기판(81)에 가장 가까운 배선층(83c)이 노출된다.
다음에, 도 61에 도시되는 바와 같이, 스퍼터법을 이용하여, 배리어 메탈막(부도시)과, Cu 시드층(231)이 형성된다. 배리어 메탈막은, 접속 도체(87)(Cu)의 확산을 방지하기 위한 막이고, Cu 시드층(231)은, 전해 도금법에 의해 접속 도체(87)를 매입할 때의 전극이 된다. 배리어 메탈막의 재료로는, 탄탈륨(Ta), 티탄(Ti), 텅스텐(W), 지르코늄(Zr) 및, 그 질화막, 탄화막 등을 사용할 수 있다. 본 실시의 형태에서는, 배리어 메탈막으로서 티탄이 사용된다.
다음에, 도 62에 도시되는 바와 같이, Cu 시드층(231)상의 소요되는 영역에 레지스트 패턴(241)을 형성한 후, 전해 도금법에 의해, 접속 도체(87)로서의 구리(Cu)가 도금된다. 이에 의해, 실리콘 관통 전극(88)이 형성됨과 함께, 실리콘 기판(81) 상측에 재배선(90)도 형성된다.
다음에, 도 63에 도시되는 바와 같이, 레지스트 패턴(241)이 제거된 후, 웨트 에칭에 의해, 레지스트 패턴(241) 아래의 배리어 메탈막(부도시)과 Cu 시드층(231)이 제거된다.
다음에, 도 64에 도시되는 바와 같이, 솔더 마스크(91)를 형성하여, 재배선(90)을 보호한 후, 솔더볼(14)을 탑재하는 영역만 솔더 마스크(91)를 제거함으로써, 솔더 마스크 개구부(242)가 형성된다.
그리고, 도 65에 도시되는 바와 같이, 솔더 마스크 개구부(242)에, 솔더볼 마운트법 등에 의해, 솔더볼(14)이 형성된다.
이상의 제조 방법에 의해, 도 5에 도시한 기본 구조를 갖는 고체 촬상 장치(1)를 제조할 수 있다.
이상의 제조 방법에 의하면, 컬러 필터(15)를 형성한 후에, 실리콘 관통 전극(88)이 형성된다. 이 경우, 실리콘 관통 전극(88)의 형성 공정 중, 특히, 실리콘 기판(81)과 접속 도체(87)를 절연하기 위한 절연막(86)을, 컬러 필터(15)나 온 칩 렌즈(16) 등에의 데미지를 방지하기 위해, 200℃부터 220℃ 정도의 저온 플라즈마 CVD법에 의해 형성할 필요가 있다.
그러나, 저온에서 절연막(86)을 성막한 경우에는, 원자간 결합이 불충분하여 막질이 나빠지는 일이 있다. 그리고, 막질이 나쁜 경우에는, 벗겨짐이나 크랙의 발생, 실리콘 내압 불량이나 메탈 배선 리크 등을 일으키는 경우가 있다.
그래서, 이하에서는, 컬러 필터(15)나 온 칩 렌즈(16) 등에의 데미지를 방지하면서, 절연막(86)의 신뢰성을 확보하는 제조 방법에 관해 설명한다.
<제1의 변형례의 제1의 제조 방법>
도 66a 내지 도 67c를 참조하여, 도 6에 도시한 제1의 변형례에 관한 구조를 갖는 고체 촬상 장치(1)의 제1의 제조 방법에 관해 설명한다.
처음에, 반제품 상태의 로직 기판(11)과 화소 센서 기판(12)이 제각기 제조된다.
로직 기판(11)으로서는, 실리콘 기판(실리콘 웨이퍼)(81)의 각 칩부가 되는 영역에, 제어 회로(22)나 로직 회로(23)가 되는 다층 배선층(82)이 형성된다. 이 시점에서의 실리콘 기판(81)은, 박육화되기 전의 상태이고, 예를 들면, 600㎛ 정도의 두께를 갖는다.
한편, 화소 센서 기판(12)으로서는, 실리콘 기판(실리콘 웨이퍼)(101)의 각 칩부가 되는 영역에 각 화소(32)의 포토 다이오드(51)나 화소 트랜지스터의 소스/드레인 영역이 형성된다. 또한, 실리콘 기판(101)의 화소 트랜지스터의 소스/드레인 영역이 형성된 면에, 제어 회로(22) 등의 일부를 구성하는 다층 배선층(102)이 형성된다. 또한, 도 66a 내지 도 66d 이후의 도면에서는, 반제품 상태의 화소 센서 기판(12)의 도면으로서, 실리콘 기판(101) 중에 형성되어 있는 포토 다이오드(51)가 생략되어 있는 것이 있다.
계속해서, 도 66a에 도시되는 바와 같이, 반제품 상태의 로직 기판(11)과 화소 센서 기판(12)이, 로직 기판(11)의 다층 배선층(82)측과, 화소 센서 기판(12)의 다층 배선층(102)측이 마주 보도록 하여, 플라즈마 접합 또는 접착제에 의해 맞붙여진다.
그리고, 도 66b에 도시되는 바와 같이, 로직 기판(11)의 실리콘 기판(81)이, 디바이스 특성에 영향이 없을 정도, 예를 들면, 20 내지 100㎛ 정도로 박육화된 후, 실리콘 기판(81) 표면에, 실리콘 기판(81)과 절연하기 위한 절연막(86)이, 플라즈마 CVD법 등에 의해 성막된다.
다음에, 도 66c에 도시되는 바와 같이, 로직 기판(11)측의 실리콘 기판(81)의 소정의 위치에, 로직 기판(11)의 배선층(83c)과 접속된 실리콘 관통 전극(151)과, 화소 센서 기판(12)의 배선층(103c)과 접속된 칩 관통 전극(152), 및, 그들을 접속하는 접속용 배선(153)이 형성된다. 실리콘 관통 전극(151), 칩 관통 전극(152), 및, 접속용 배선(153)은, 도 22 내지 도 24를 참조하여 설명한 공정과 같은 공정으로 형성할 수 있다.
또한, 솔더볼(14)이 탑재된 재배선(154)도 형성된다. 재배선(154)은, 예를 들면 다마신법을 이용하여 형성된다.
또한, 도 6, 도 66a 내지 도 66d 및 도 67a 내지 도 67c에서는, 절연막(86)이 1층으로 형성되어 있지만, 실제로는, 페이스-투-백 구조와 마찬가지로, 캡막(421)이나 절연막(422) 등이 적층되어 있다. 또한, 재배선(154)은, 상술한 바와 같이, 구리가 반응하지 않고 남는 두께로 형성되든지, 또는, 배리어 메탈(461)로 반응을 스톱시키는 구조로 할 수 있다. 또한, 도 40 및 도 42에 도시한 솔더 랜드(431)를 추가한 구성, 도 52a 내지 도 53에 도시한 UBM 구조 등도 물론 가능하다.
다음에, 도 66d에 도시되는 바와 같이, 로직 기판(11)의 절연막(86)측에 대해, 가접합 기판(실리콘 기판)(471)이, 지지 기판으로서 맞붙여진다.
그리고, 도 67a에 도시되는 바와 같이, 가접합 기판(471)이 접합된 상태에서 기판 전체가 반전되고, 화소 센서 기판(12)의 실리콘 기판(101)이, 1 내지 10㎛ 정도로 박육화된 후, 컬러 필터(15), 및, 온 칩 렌즈(16)가 형성된다. 또한, 박육화된 실리콘 기판(101)의 상면에는, 도 15의 고유전체막(401)과 같은, 암전류를 억제하기 위한 고유전체막을 형성하여도 좋다.
다음에, 도 67b에 도시되는 바와 같이, 화소 센서 기판(12)의 온 칩 렌즈(16)가 형성되어 있는 면 전체에, 글라스 실 수지(17)가 도포된 후, 캐비티리스 구조로, 글라스 보호 기판(18)이 접속된다. 글라스 보호 기판(18)이 접속된 후, 가접합 기판(471)이 디본드된다.
그리고, 도 67c에 도시되는 바와 같이, 솔더 마스크(91)를 전면에 형성하고, 솔더볼(14)을 탑재하는 영역만 솔더 마스크(91)를 제거한 후, 솔더볼 마운트법 등에 의해, 솔더볼(14)이 형성된다.
이상의 제조 방법에 의해, 도 6에 도시한 제1의 변형례에 관한 구조를 갖는 도 1의 고체 촬상 장치(1)가 완성된다.
<제1의 변형례의 제2의 제조 방법>
다음에, 도 68a 내지 도 70c을 참조하여, 도 6에 도시한 제1의 변형례에 관한 구조를 갖는 고체 촬상 장치(1)의 제2의 제조 방법에 관해 설명한다.
처음에, 도 68a에 도시되는 바와 같이, 제각기 제조된 반제품 상태의 로직 기판(11)과 화소 센서 기판(12)이, 배선층끼리가 마주 보도록 하여 맞붙여진다.
그리고, 도 68b에 도시되는 바와 같이, 로직 기판(11)의 실리콘 기판(81)을 지지 기판으로 하여, 화소 센서 기판(12)의 실리콘 기판(101)이, 1 내지 10㎛ 정도로 박육화된다.
다음에, 도 68c에 도시되는 바와 같이, 박육화된 화소 센서 기판(12)의 실리콘 기판(101)에, 가접합 기판(실리콘 기판)(472)이 맞붙여지고, 이번에는, 도 68d에 도시되는 바와 같이, 가접합 기판(472)을 지지 기판으로 하여, 로직 기판(11)의 실리콘 기판(81)이, 20 내지 100㎛ 정도로 박육화된다.
다음에, 도 69a에 도시되는 바와 같이, 로직 기판(11)측의 실리콘 기판(81)의 소정의 위치에, 로직 기판(11)의 배선층(83c)과 접속된 실리콘 관통 전극(151)과, 화소 센서 기판(12)의 배선층(103c)과 접속된 칩 관통 전극(152), 및, 그들을 접속하는 접속용 배선(153)이 형성된다. 실리콘 관통 전극(151), 칩 관통 전극(152), 및, 접속용 배선(153)은, 도 22 내지 도 24를 참조하여 설명한 공정과 같은 공정으로 형성할 수 있다.
또한, 솔더볼(14)이 탑재된 재배선(154)도 형성된다. 재배선(154)은, 예를 들면, 다마신법을 이용하여 형성된다.
다음에, 도 69b에 도시되는 바와 같이, 로직 기판(11)의 절연막(86)측에 가접합 기판(473)이 맞붙여진 후, 도 69c에 도시되는 바와 같이, 화소 센서 기판(12)측의 가접합 기판(472)이 디본드된다.
다음에, 도 70a에 도시되는 바와 같이, 가접합 기판(473)이 접합된 상태에서 기판 전체가 반전되고, 화소 센서 기판(12)의 실리콘 기판(101)상에, 컬러 필터(15), 및, 온 칩 렌즈(16)가 형성된다. 또한, 박육화된 실리콘 기판(101)의 상면에는, 도 15의 고유전체막(401)과 같은, 암전류를 억제하기 위한 고유전체막을 형성하여도 좋다.
그리고, 도 70b에 도시되는 바와 같이, 화소 센서 기판(12)의 온 칩 렌즈(16)가 형성되어 있는 면 전체에, 글라스 실 수지(17)가 도포된 후, 캐비티리스 구조로, 글라스 보호 기판(18)이 접속된다. 글라스 보호 기판(18)이 접속된 후, 가접합 기판(473)이 디본드된다.
최후에, 도 70c에 도시되는 바와 같이, 솔더 마스크(91)를 전면에 형성하고, 솔더볼(14)을 탑재하는 영역만 솔더 마스크(91)를 제거한 후, 솔더볼 마운트법 등에 의해, 솔더볼(14)이 형성된다.
이상의 제조 방법에 의해, 도 6에 도시한 제1의 변형례에 관한 구조를 갖는 도 1의 고체 촬상 장치(1)가 완성된다.
또한, 도 6에 도시한 페이스-투-페이스 구조에서는, 실리콘 관통 전극(151)과 칩 관통 전극(152)을 접속하는 접속용 배선(153)이, 실리콘 기판(81)의 상면에 형성되는 구조로 되어 있다.
그러나, 도 71a에 도시되는 바와 같이, 다마신법으로 형성되는 접속용 배선(153)의 적어도 일부가, 실리콘 기판(81)을 파들어간 부분에 형성되어도 좋다.
도 71b은, 솔더볼(14)과 접속된 재배선(154)이 생략된 구조로서, 다마신법으로 형성되는 접속용 배선(153)이, 실리콘 기판(81)을 파들어간 부분에 형성된 예를 도시하고 있다.
이와 같이, 실리콘 기판(81)을 파들어간 부분에 접속용 배선(153)을 형성함에 의해, 절연막(산화막)(86)이 얇아도 좋기 때문에, 절연막 가공을 적게 할 수 있고, 생산성이 개선된다.
<제1의 변형례의 제3의 제조 방법>
다음에, 도 72a 내지 도 73d를 참조하여, 도 6에 도시한 제1의 변형례에 관한 구조를 갖는 고체 촬상 장치(1)의 제3의 제조 방법에 관해 설명한다.
처음에, 도 72a에 도시되는 바와 같이, 제각기 제조된 반제품 상태의 로직 기판(11)과 화소 센서 기판(12)이, 배선층끼리가 마주 보도록 하여 맞붙여진다.
그리고, 도 72b에 도시되는 바와 같이, 로직 기판(11)의 실리콘 기판(81)이, 디바이스 특성에 영향이 없을 정도, 예를 들면, 20 내지 100㎛ 정도로 박육화된 후, 실리콘 기판(81) 표면에, 실리콘 기판(81)과 절연하기 위한 절연막(86)이, 플라즈마 CVD법 등에 의해 성막된다.
다음에, 도 72c에 도시되는 바와 같이, 로직 기판(11)측의 실리콘 기판(81)의 소정의 위치에, 실리콘 관통 전극(151), 칩 관통 전극(152), 접속용 배선(153), 및, 재배선(154)이 형성된다. 이들의 형성 방법은, 상술한 방법과 마찬가지이다.
다음에, 로직 기판(11)의 절연막(86)의 표면이, CMP법에 의해 평탄화된 후, 도 72d에 도시되는 바와 같이, 다공질층 등의 박리층(481A)을 갖는 가접합 기판(481)이, 플라즈마 접합에 의해 맞붙여진다. 가접합 기판(481)의 가접합을, 플라즈마 접합에 의해 행함으로써, 총 두께의 평탄도를 0.5㎛ 정도로 할 수 있기 때문에, 다음 공정의 화소 센서 기판(12)의 실리콘 기판(101)의 박육화시의 막두께 제어가 용이해진다.
다음에, 도 73a에 도시되는 바와 같이, 가접합 기판(481)이 접합된 상태에서 기판 전체가 반전되고, 화소 센서 기판(12)의 실리콘 기판(101)이, 1 내지 10㎛ 정도로 박육화된 후, 컬러 필터(15), 및, 온 칩 렌즈(16)가 형성된다. 또한, 박육화된 실리콘 기판(101)의 상면에는, 도 15의 고유전체막(401)과 같은, 암전류를 억제하기 위한 고유전체막을 형성하여도 좋다.
다음에, 도 73b에 도시되는 바와 같이, 화소 센서 기판(12)의 온 칩 렌즈(16)가 형성되어 있는 면 전체에, 글라스 실 수지(17)가 도포된 후, 캐비티리스 구조로, 글라스 보호 기판(18)이 접속된다.
글라스 보호 기판(18)이 접속된 후, 가접합 기판(481)이, 박리층(481A)을 남겨 두고 디본드된다. 그리고, 도 73c에 도시되는 바와 같이, 박리층(481A)이, 연삭, 연마 등에 의해 제거된다.
최후에, 도 73d에 도시되는 바와 같이, 솔더 마스크(91)를 전면에 형성하고, 솔더볼(14)을 탑재하는 영역만 솔더 마스크(91)를 제거한 후, 솔더볼 마운트법 등에 의해, 솔더볼(14)이 형성된다.
이상의 제조 방법에 의해, 도 6에 도시한 제1의 변형례에 관한 구조를 갖는 도 1의 고체 촬상 장치(1)가 완성된다.
<제1의 변형례의 제4의 제조 방법>
다음에, 도 74a 내지 도 75d를 참조하여, 도 6에 도시한 제1의 변형례에 관한 구조를 갖는 고체 촬상 장치(1)의 제4의 제조 방법에 관해 설명한다.
처음에, 도 74a에 도시되는 바와 같이, 제각기 제조된 반제품 상태의 로직 기판(11)과 화소 센서 기판(12)이, 배선층끼리가 마주 보도록 하여 맞붙여진다.
그리고, 도 74b에 도시되는 바와 같이, 로직 기판(11)의 실리콘 기판(81)이, 디바이스 특성에 영향이 없을 정도, 예를 들면, 20 내지 100㎛ 정도로 박육화된 후, 실리콘 기판(81) 표면에, 실리콘 기판(81)과 절연하기 위한 절연막(86)이, 플라즈마 CVD법 등에 의해 성막된다.
다음에, 도 74c에 도시되는 바와 같이, 로직 기판(11)측의 실리콘 기판(81)의 소정의 위치에, 실리콘 관통 전극(151), 칩 관통 전극(152), 접속용 배선(153), 및, 재배선(154)이 형성된다. 이들의 형성 방법은, 상술한 방법과 마찬가지이다.
다음에, 로직 기판(11)의 절연막(86)의 표면이, CMP법에 의해 평탄화된 후, 도 74d에 도시되는 바와 같이, 가접합 기판(481)이, 플라즈마 접합에 의해, 지지 기판으로서 맞붙여진다. 가접합 기판(481)에는, 다공질층 등의 박리층(481A)을 갖는 접합면에, SiN 등의 신뢰성의 절연막(482)이 미리 성막되어 있고, 가접합 기판(481)의 절연막(482)과, 로직 기판(11)의 절연막(86)이, 맞붙여진다. 가접합 기판(481)의 가접합을, 플라즈마 접합에 의해 행함으로써, 총 두께의 평탄도를 0.5㎛ 정도로 할 수 있기 때문에, 다음 공정의 화소 센서 기판(12)의 실리콘 기판(101)의 박육화시의 막두께 제어가 용이해진다.
다음에, 도 75a에 도시되는 바와 같이, 가접합 기판(481)이 접합된 상태에서 기판 전체가 반전되고, 화소 센서 기판(12)의 실리콘 기판(101)이, 1 내지 10㎛ 정도로 박육화된 후, 컬러 필터(15), 및, 온 칩 렌즈(16)가 형성된다. 또한, 박육화된 실리콘 기판(101)의 상면에는, 도 15의 고유전체막(401)과 같은, 암전류를 억제하기 위한 고유전체막을 형성하여도 좋다.
다음에, 도 75b에 도시되는 바와 같이, 화소 센서 기판(12)의 온 칩 렌즈(16)가 형성되어 있는 면 전체에, 글라스 실 수지(17)가 도포된 후, 캐비티리스 구조로, 글라스 보호 기판(18)이 접속된다.
글라스 보호 기판(18)이 접속된 후, 가접합 기판(481)이, 박리층(481A)을 남겨 두고 디본드된다. 그리고, 박리층(481A)이, 연삭, 연마 등에 의해 제거되고, 신뢰성의 절연막(482)이 노출된 상태로 된다.
최후에, 도 75d에 도시되는 바와 같이, 솔더 마스크(91)를 전면에 형성하고, 솔더볼(14)을 탑재하는 영역만 솔더 마스크(91)를 제거한 후, 솔더볼 마운트법 등에 의해, 솔더볼(14)이 형성된다.
이상의 제조 방법에 의해, 도 6에 도시한 제1의 변형례에 관한 구조를 갖는 도 1의 고체 촬상 장치(1)가 완성된다.
상술한 제1의 변형례의 제3 및 제4의 제조 방법에 의하면, 가접합 기판(481)은 재이용이 가능해지기 때문에, 제조 비용을 염가로 할 수 있다.
<제1의 변형례의 제5의 제조 방법>
다음에, 도 76a 내지 도 77c을 참조하여, 도 6에 도시한 제1의 변형례에 관한 구조를 갖는 고체 촬상 장치(1)의 제5의 제조 방법에 관해 설명한다.
처음에, 도 76a에 도시되는 바와 같이, 제각기 제조된 반제품 상태의 로직 기판(11)과 화소 센서 기판(12)이, 배선층끼리가 마주 보도록 하여 맞붙여진다.
그리고, 도 76b에 도시되는 바와 같이, 로직 기판(11)의 실리콘 기판(81)이, 디바이스 특성에 영향이 없을 정도, 예를 들면, 20 내지 100㎛ 정도로 박육화된 후, 실리콘 기판(81) 표면에, 실리콘 기판(81)과 절연하기 위한 절연막(86)이, 플라즈마 CVD법 등에 의해 성막된다.
다음에, 도 76c에 도시되는 바와 같이, 로직 기판(11)측의 실리콘 기판(81)의 소정의 위치에, 실리콘 관통 전극(151), 칩 관통 전극(152), 접속용 배선(153), 및, 재배선(154)이 형성된다. 이들의 형성 방법은, 상술한 방법과 마찬가지이다.
또한, 솔더 마스크(91)를 전면에 형성하고, 솔더볼(14)을 탑재하는 영역만 솔더 마스크(91)를 제거한 후, 솔더볼 마운트법 등에 의해, 솔더볼(14)이 형성된다.
다음에, 도 76d에 도시되는 바와 같이, 솔더볼(14)이 숨겨지는 두께의 접착제(490)를 사용하여, 가접합 기판(491)이 맞붙여진다.
다음에, 도 77a에 도시되는 바와 같이, 가접합 기판(491)이 접합된 상태에서 기판 전체가 반전되고, 화소 센서 기판(12)의 실리콘 기판(101)이, 1 내지 10㎛ 정도로 박육화된 후, 컬러 필터(15), 및, 온 칩 렌즈(16)가 형성된다. 또한, 박육화된 실리콘 기판(101)의 상면에는, 도 15의 고유전체막(401)과 같은, 암전류를 억제하기 위한 고유전체막을 형성하여도 좋다.
다음에, 도 77b에 도시되는 바와 같이, 화소 센서 기판(12)의 온 칩 렌즈(16)가 형성되어 있는 면 전체에, 글라스 실 수지(17)가 도포된 후, 캐비티리스 구조로, 글라스 보호 기판(18)이 접속된다. 글라스 보호 기판(18)이 접속된 후, 가접합 기판(491)이 디본드된다.
그리고, 도 77c에 도시되는 바와 같이, 가접합 기판(491)을 접착하고 있던 접착제(490)가 제거된다.
이상의 제조 방법에 의해, 도 6에 도시한 제1의 변형례에 관한 구조를 갖는 도 1의 고체 촬상 장치(1)가 완성된다.
<제1의 변형례의 제6의 제조 방법>
다음에, 도 78a 내지 도 80c을 참조하여, 도 6에 도시한 제1의 변형례에 관한 구조를 갖는 고체 촬상 장치(1)의 제6의 제조 방법에 관해 설명한다.
처음에, 도 78a에 도시되는 바와 같이, 제각기 제조된 반제품 상태의 로직 기판(11)과 화소 센서 기판(12)이, 배선층끼리가 마주 보도록 하여 맞붙여진다.
그리고, 도 78b에 도시되는 바와 같이, 로직 기판(11)의 실리콘 기판(81)을 지지 기판으로 하여, 화소 센서 기판(12)의 실리콘 기판(101)이, 1 내지 10㎛ 정도로 박육화된다.
다음에, 도 78c에 도시되는 바와 같이, 박육화된 화소 센서 기판(12)의 실리콘 기판(101)에, 가접합 기판(실리콘 기판)(492)이 맞붙여지고, 이번에는, 도 78d에 도시되는 바와 같이, 가접합 기판(492)을 지지 기판으로 하여, 로직 기판(11)의 실리콘 기판(81)이, 20 내지 100㎛ 정도로 박육화된다.
다음에, 도 79a에 도시되는 바와 같이, 로직 기판(11)측의 실리콘 기판(81)의 소정의 위치에, 실리콘 관통 전극(151), 칩 관통 전극(152), 접속용 배선(153), 및, 재배선(154)이 형성된다. 이들의 형성 방법은, 상술한 방법과 마찬가지이다.
또한, 솔더 마스크(91)를 전면에 형성하고, 솔더볼(14)을 탑재하는 영역만 솔더 마스크(91)를 제거한 후, 솔더볼 마운트법 등에 의해, 솔더볼(14)이 형성된다.
그리고, 도 79b에 도시되는 바와 같이, 솔더볼(14)이 숨겨지는 두께의 접착제(490)를 사용하여, 가접합 기판(493)이 맞붙여진다.
다음에, 도 79c에 도시되는 바와 같이, 화소 센서 기판(12)측의 가접합 기판(492)이 디본드된다.
다음에, 도 80a에 도시되는 바와 같이, 가접합 기판(492)이 접합된 상태에서 기판 전체가 반전되고, 화소 센서 기판(12)의 실리콘 기판(101)이, 1 내지 10㎛ 정도로 박육화된 후, 컬러 필터(15), 및, 온 칩 렌즈(16)가 형성된다. 또한, 박육화된 실리콘 기판(101)의 상면에는, 도 15의 고유전체막(401)과 같은, 암전류를 억제하기 위한 고유전체막을 형성하여도 좋다.
다음에, 도 80b에 도시되는 바와 같이, 화소 센서 기판(12)의 온 칩 렌즈(16)가 형성되어 있는 면 전체에, 글라스 실 수지(17)가 도포된 후, 캐비티리스 구조로, 글라스 보호 기판(18)이 접속된다. 글라스 보호 기판(18)이 접속된 후, 가접합 기판(492)이 디본드된다.
그리고, 도 80c에 도시되는 바와 같이, 가접합 기판(492)을 접착하고 있던 접착제(490)가 제거된다.
이상의 제조 방법에 의해, 도 6에 도시한 제1의 변형례에 관한 구조를 갖는 도 1의 고체 촬상 장치(1)가 완성된다.
<제2의 변형례의 제1의 제조 방법>
다음에, 도 81a 내지 도 82d를 참조하여, 도 7에 도시한 제2의 변형례에 관한 구조를 갖는 고체 촬상 장치(1)의 제1의 제조 방법에 관해 설명한다. 도 7에 도시한 제2의 변형례에 관한 구조는, 금속 결합(Cu-Cu 결합)을 이용한 페이스-투-페이스 구조이다.
처음에, 도 81a에 도시되는 바와 같이, 제각기 제조된 반제품 상태의 로직 기판(11)의 다층 배선층(82)의 배선층(83a)과, 화소 센서 기판(12)의 다층 배선층(102)의 배선층(103c)이, 금속 결합(Cu-Cu)에 의해, 맞붙여진다.
그리고, 도 81b에 도시되는 바와 같이, 로직 기판(11)의 실리콘 기판(81)이, 디바이스 특성에 영향이 없을 정도, 예를 들면, 20 내지 100㎛ 정도로 박육화된 후, 실리콘 기판(81) 표면에, 실리콘 기판(81)과 절연하기 위한 절연막(86)이, 플라즈마 CVD법 등에 의해 성막된다.
다음에, 도 81c에 도시되는 바와 같이, 로직 기판(11)측의 실리콘 기판(81)의 소정의 위치에, 실리콘 관통 전극(88) 및 재배선(90)이 형성된다. 이들의 형성 방법은, 상술한 실리콘 관통 전극(151)이나 재배선(154)의 형성 방법과 마찬가지이다.
또한, 이 공정의 후에, 도 81d에 도시되는 바와 같이, 도 76c에 도시한 공정과 마찬가지로, 솔더 마스크(91)와 솔더볼(14)까지 형성하여도 좋다.
다음에, 도 82a에 도시되는 바와 같이, 로직 기판(11)의 절연막(86)측에 대해, 가접합 기판(실리콘 기판)(493)이, 지지 기판으로서 맞붙여진다.
다음에, 도 82b에 도시되는 바와 같이, 가접합 기판(493)이 접합된 상태에서 기판 전체가 반전되고, 화소 센서 기판(12)의 실리콘 기판(101)이, 1 내지 10㎛ 정도로 박육화된 후, 컬러 필터(15), 및, 온 칩 렌즈(16)가 형성된다. 또한, 박육화된 실리콘 기판(101)의 상면에는, 도 15의 고유전체막(401)과 같은, 암전류를 억제하기 위한 고유전체막을 형성하여도 좋다.
다음에, 도 82c에 도시되는 바와 같이, 화소 센서 기판(12)의 온 칩 렌즈(16)가 형성되어 있는 면 전체에, 글라스 실 수지(17)가 도포된 후, 캐비티리스 구조로, 글라스 보호 기판(18)이 접속된다. 글라스 보호 기판(18)이 접속된 후, 가접합 기판(493)이 디본드된다.
그리고, 도 82d에 도시되는 바와 같이, 솔더 마스크(91)를 전면에 형성하고, 솔더볼(14)을 탑재하는 영역만 솔더 마스크(91)를 제거한 후, 솔더볼 마운트법 등에 의해, 솔더볼(14)이 형성된다.
도 81d에 도시한 바와 같이, 절연막(86)상에 솔더 마스크(91)와 솔더볼(14)까지 형성한 후에 가접합 기판(493)을 접착한 경우에는, 가접합 기판(493)을 디본드한 후, 접착제를 제거할 뿐이면 좋다.
이상의 제조 방법에 의해, 도 7에 도시한 제2의 변형례에 관한 구조를 갖는 도 1의 고체 촬상 장치(1)가 완성된다.
<제2의 변형례의 제2의 제조 방법>
다음에, 도 83a 내지 도 85c를 참조하여, 도 7에 도시한 제2의 변형례에 관한 구조를 갖는 고체 촬상 장치(1)의 제2의 제조 방법에 관해 설명한다.
처음에, 도 83a에 도시되는 바와 같이, 제각기 제조된 반제품 상태의 로직 기판(11)의 다층 배선층(82)의 배선층(83a)과, 화소 센서 기판(12)의 다층 배선층(102)의 배선층(103c)이, 금속 결합(Cu-Cu)에 의해, 맞붙여진다.
그리고, 도 83b에 도시되는 바와 같이, 로직 기판(11)의 실리콘 기판(81)을 지지 기판으로 하여, 화소 센서 기판(12)의 실리콘 기판(101)이, 1 내지 10㎛ 정도로 박육화된다.
다음에, 도 83c에 도시되는 바와 같이, 박육화된 화소 센서 기판(12)의 실리콘 기판(101)에, 가접합 기판(실리콘 기판)(494)이 맞붙여지고, 이번에는, 도 83d에 도시되는 바와 같이, 가접합 기판(494)을 지지 기판으로 하여, 로직 기판(11)의 실리콘 기판(81)이, 20 내지 100㎛ 정도로 박육화된다.
다음에, 도 84a에 도시되는 바와 같이, 실리콘 기판(81) 표면에, 절연막(86)이 플라즈마 CVD법 등에 의해 성막된 후, 로직 기판(11)측의 실리콘 기판(81)의 소정의 위치에, 실리콘 관통 전극(88) 및 재배선(90)이 형성된다. 이들의 형성 방법은, 상술한 실리콘 관통 전극(151)이나 재배선(154)의 형성 방법과 마찬가지이다.
다음에, 도 84b에 도시되는 바와 같이, 로직 기판(11)의 절연막(86)측에 대해, 가접합 기판(실리콘 기판)(495)이, 지지 기판으로서 맞붙여지고, 도 84C에 도시되는 바와 같이, 화소 센서 기판(12)측의 가접합 기판(494)이 디본드된다.
다음에, 도 85a에 도시되는 바와 같이, 가접합 기판(495)이 접합된 상태에서 기판 전체가 반전되고, 화소 센서 기판(12)의 실리콘 기판(101)이, 1 내지 10㎛ 정도로 박육화된 후, 컬러 필터(15), 및, 온 칩 렌즈(16)가 형성된다. 또한, 박육화된 실리콘 기판(101)의 상면에는, 도 15의 고유전체막(401)과 같은, 암전류를 억제하기 위한 고유전체막을 형성하여도 좋다.
다음에, 도 85b에 도시되는 바와 같이, 화소 센서 기판(12)의 온 칩 렌즈(16)가 형성되어 있는 면 전체에, 글라스 실 수지(17)가 도포된 후, 캐비티리스 구조로, 글라스 보호 기판(18)이 접속된다. 글라스 보호 기판(18)이 접속된 후, 가접합 기판(495)이 디본드된다.
그리고, 도 85c에 도시되는 바와 같이, 솔더 마스크(91)를 전면에 형성하고, 솔더볼(14)을 탑재하는 영역만 솔더 마스크(91)를 제거한 후, 솔더볼 마운트법 등에 의해, 솔더볼(14)이 형성된다.
이상의 제조 방법에 의해, 도 7에 도시한 제2의 변형례에 관한 구조를 갖는 도 1의 고체 촬상 장치(1)가 완성된다.
또한, 도 84a의 절연막(86)상에, 먼저 솔더 마스크(91)와 솔더볼(14)까지 형성한 후에, 가접합 기판(495)을 접착하여도 좋다. 이 경우, 도 85b에서, 가접합 기판(495)을 디본드한 후는, 가접합 기판(495)을 접착한 접착제를 제거할 뿐으로 된다.
<제3의 변형례의 제조 방법>
다음에, 도 86a 내지 도 87d을 참조하여, 도 8에 도시한 제3의 변형례에 관한 구조를 갖는 고체 촬상 장치(1)의 제조 방법에 관해 설명한다. 도 8에 도시한 제3의 변형례에 관한 구조는, 접속용 배선(153)과 재배선(154)이 접속용 도체(비아)(171)로 접속된 페이스-투-페이스 구조이다.
처음에, 도 86a에 도시되는 바와 같이, 제각기 제조된 반제품 상태의 로직 기판(11)과 화소 센서 기판(12)이, 배선층끼리가 마주 보도록 하여 맞붙여진다.
그리고, 도 86b에 도시되는 바와 같이, 로직 기판(11)의 실리콘 기판(81)이, 디바이스 특성에 영향이 없을 정도, 예를 들면, 20 내지 100㎛ 정도로 박육화된 후, 실리콘 기판(81) 표면에, 실리콘 기판(81)과 절연하기 위한 절연막(86)이, 플라즈마 CVD법 등에 의해 성막된다.
다음에, 도 86c에 도시되는 바와 같이, 로직 기판(11)측의 실리콘 기판(81)의 소정의 위치에, 실리콘 관통 전극(151), 칩 관통 전극(152), 및, 접속용 배선(153)이 형성된다. 이들의 형성 방법은, 상술한 방법과 마찬가지이다.
그리고, 도 86d에 도시되는 바와 같이, 로직 기판(11)의 절연막(86)측에 대해, 가접합 기판(실리콘 기판)(496)이, 지지 기판으로서 맞붙여진다.
다음에, 도 87a에 도시되는 바와 같이, 가접합 기판(496)이 접합된 상태에서 기판 전체가 반전되고, 화소 센서 기판(12)의 실리콘 기판(101)이, 1 내지 10㎛ 정도로 박육화된 후, 컬러 필터(15), 및, 온 칩 렌즈(16)가 형성된다. 또한, 박육화된 실리콘 기판(101)의 상면에는, 도 15의 고유전체막(401)과 같은, 암전류를 억제하기 위한 고유전체막을 형성하여도 좋다.
다음에, 도 87b에 도시되는 바와 같이, 화소 센서 기판(12)의 온 칩 렌즈(16)가 형성되어 있는 면 전체에, 글라스 실 수지(17)가 도포된 후, 캐비티리스 구조로, 글라스 보호 기판(18)이 접속된다. 글라스 보호 기판(18)이 접속된 후, 가접합 기판(496)이 디본드된다.
그리고, 도 87c에 도시되는 바와 같이, 접속용 배선(153)상의 일부의 절연막(86)이 에칭에 의해 개구되고, 세미애더티브법에 의해, 접속용 도체(비아)(171)과 재배선(154)이 형성된다.
그리고, 도 87d에 도시되는 바와 같이, 절연막(86)과 재배선(154)을 덮도록 솔더 마스크(91)가 형성된 후, 솔더볼(14)을 탑재하는 영역만 솔더 마스크(91)가 개구된다.
최후에, 솔더 마스크(91)가 개구된 영역에, 솔더볼 마운트법 등에 의해, 솔더볼(14)이 형성된다.
이상의 제조 방법에 의해, 도 8에 도시한 제3의 변형례에 관한 구조를 갖는 도 1의 고체 촬상 장치(1)가 완성된다.
제1의 변형례의 설명의 때에도 설명하였지만, 상술한 제1 내지 제3의 변형례에 관한 구조에서는, 로직 기판(11)과 화소 센서 기판(12)을 전기적으로 접속하는 접속용 배선(153)이, 화소 센서 기판(12)의 실리콘 기판(101)보다 상측이 아니라, 로직 기판(11)의 실리콘 기판(81)의 하측에 형성되어 있다. 이에 의해, 캐비티리스 구조인 적층 기판(13)과 글라스 보호 기판(18)과의 공간(두께)을 최소한으로 할 수 있기 때문에, 고체 촬상 장치(1)의 저배화가 가능하게 되고, 화소 특성을 향상시킬 수 있다.
<제4의 변형례의 제조 방법>
다음에, 도 88a 내지 도 89d를 참조하여, 도 9에 도시한 제4의 변형례에 관한 구조를 갖는 고체 촬상 장치(1)의 제조 방법에 관해 설명한다.
도 9에 도시한 제4의 변형례에 관한 구조는, 솔더볼(14), 로직 기판(11)의 복수의 배선층(83), 및, 화소 센서 기판(12)의 복수의 배선층(103)이, 로직 기판(11)과 화소 센서 기판(12)을 관통하는 1개의 칩 관통 전극(181)에 의해 접속된 페이스-투-페이스 구조이다.
처음에, 도 88a에 도시되는 바와 같이, 제각기 제조된 반제품 상태의 로직 기판(11)과 화소 센서 기판(12)이, 배선층끼리가 마주 보도록 하여 맞붙여진다. 그리고, 실리콘 관통 전극(109) 및 칩 관통 전극(105)과, 그들을 접속하는 접속용 배선(106), 및, 칩 관통 전극(181) 및 접속용 배선(182)이 형성된다. 실리콘 관통 전극(109), 칩 관통 전극(105), 접속용 배선(106), 칩 관통 전극(181), 및 접속용 배선(182) 이외의 실리콘 기판(101) 상면은, 절연막(108)으로 덮여진다. 또한, 절연막(108)은, 상술한 다른 실시의 형태와 마찬가지로 캡 막과 절연막의 복수층으로 구성하여도 좋다.
또한, 상술한 제1 내지 제3의 변형례에서는, 실리콘 관통 전극(109) 및 칩 관통 전극(105)과, 그들을 접속하는 접속용 배선(106)은, 로직 기판(11)측에 형성되어 있지만, 제4의 변형례에서는, 도 88a에 도시되는 바와 같이, 화소 센서 기판(12)측에 형성되어 있다. 단, 형성 방법은, 상술한 제1 내지 제4의 변형례에서의 형성 방법과 마찬가지이다. 칩 관통 전극(181) 및 접속용 배선(182)도, 실리콘 관통 전극(109) 및 칩 관통 전극(105)이나, 접속용 배선(106)과 함께 형성할 수 있다.
다음에, 도 88b에 도시되는 바와 같이, 절연막(108)이 형성된 부분 중, 화소 영역(21)을 포함하는 소요되는 영역이 파들어져, 도 88c에 도시되는 바와 같이, 화소 영역(21)의 파들어진 부분에, 컬러 필터(15), 및, 온 칩 렌즈(16)가 형성된다.
그리고, 도 88d에 도시되는 바와 같이, 화소 센서 기판(12)의 온 칩 렌즈(16)가 형성되어 있는 면 전체에, 글라스 실 수지(17)가 도포된 후, 캐비티리스 구조로, 글라스 보호 기판(18)이 접속된다.
다음에, 도 89a에 도시되는 바와 같이, 글라스 보호 기판(18)을 지지 기판으로 하여, 로직 기판(11)의 실리콘 기판(81)이, 백 그라인드(연마)됨에 의해 박육화된다. 백 그라인드에서는, 연마 레이트의 차이에 의해, 칩 관통 전극(181)이, 실리콘 기판(81)으로부터 약간 튀어나온 상태가 된다. 박육화 후, 연마된 실리콘 기판(81) 표면은, CMP법에 의해 평탄화된다.
그 후, 절연막(86)으로서의 TEOS막이 플라즈마 CVD법에 의해 형성된 후, 형성된 TEOS막의 CMP법에 의한 평탄화, 불화수소산(HF)에 의한 웨트 에칭 공정을 경유하여, 도 89b에 도시되는 바와 같은, 칩 관통 전극(181)의 상면을 제외하고 실리콘 기판(81)의 표면이 절연막(86)으로 덮여진 상태로 된다.
그리고, 도 89c에 도시되는 바와 같이, 세미애더티브법에 의해, 재배선(183)이 형성된 후, 도 89d에 도시되는 바와 같이, 솔더 마스크(91) 및 솔더볼(14)이 형성된다.
이상의 제조 방법에 의해, 도 9에 도시한 제4의 변형례에 관한 구조를 갖는 도 1의 고체 촬상 장치(1)가 완성된다.
<제5의 변형례의 제조 방법>
다음에, 도 90a 내지 도 92c를 참조하여, 도 9에 도시한 제5의 변형례에 관한 구조를 갖는 고체 촬상 장치(1)의 제조 방법에 관해 설명한다.
도 90a 내지 도 90c에 도시되는 공정은, 도 88a 내지 도 88c에 도시한 제4의 변형례의 제조 방법과 마찬가지이다.
즉, 제각기 제조된 반제품 상태의 로직 기판(11)과 화소 센서 기판(12)이, 배선층끼리가 마주 보도록 하여 맞붙여진 후, 칩 관통 전극(105), 실리콘 관통 전극(109), 칩 관통 전극(181) 등의 접속 도체가 형성된다. 그리고, 화소 센서 기판(12)의 이면측에, 컬러 필터(15), 및, 온 칩 렌즈(16)가 형성된다.
계속해서, 도 90d에 도시되는 바와 같이, 화소 센서 기판(12)의 온 칩 렌즈(16)가 형성되어 있는 면 전체에, 글라스 실 수지(17)가 도포된 후, 캐비티리스 구조로, 실리콘 기판을 이용한 가접합 기판(521)이 맞붙여진다.
도 88d에 도시한 제4의 변형례의 제조 방법에서는, 이 공정으로, 글라스 보호 기판(18)이 맞붙여져 있지만, 이 제5의 변형례에서의 제조 방법에서는, 가접합 기판(521)이 맞붙여진다. 이와 같이 함으로써, 전 공정의 설비를 이용할 수 있는 메리트가 있다.
그리고, 도 91a에 도시되는 바와 같이, 도 89a와 마찬가지로, 가접합 기판(521)을 지지 기판으로 하여, 로직 기판(11)의 실리콘 기판(81)이 박육화된다.
그리고, 도 91b에 도시되는 바와 같이, 도 89b를 참조하여
설명한 방법과 같은 공정에 의해, TEOS막 등에 의한 절연막(86A)이 형성된 후, 도 91c에 도시되는 바와 같이, 그 절연막(86A)의 상면에, 재배선(183)과 절연막(86B)이 형성된다.
따라서 제5의 변형례에서의 절연막(86)은, 재배선(183)을 형성하기 전의 절연막(86A)과, 재배선(183)을 형성한 후의 절연막(86B)의 2층으로 구성된다. 재배선(183)은, 세미애더티브법을 이용하여 형성할 수 있고, 절연막(86B)은, 플라즈마 CVD법을 이용하여 형성할 수 있다.
다음에, 도 91d에 도시되는 바와 같이, 재배선(183)상의, 솔더볼(14)을 형성하는 영역을 개구시키고, 그 개구 부분에, 예를 들면, 레지스트나 SOG(Spin On Glass) 등의, 절연막(86)에 대해 에칭 선택비가 취하여지는 매입 재료(522)가 매입된다. 그리고, 매입 재료(522)가 매입된 로직 기판(11)의 절연막(86) 상면에, 가접합 기판(523)이 맞붙여진다.
그리고, 도 92a에 도시되는 바와 같이, 온 칩 렌즈(16)측에 맞붙여진 가접합 기판(521)이 디본드되고, 계속해서, 도 92b에 도시되는 바와 같이, 글라스 보호 기판(18)이 맞붙여진다.
다음에, 도 92c에 도시되는 바와 같이, 로직 기판(11)의 절연막(86)측의 가접합 기판(523)이 디본드되고, 매입 재료(522)가 제거된다. 그리고, 매입 재료(522)가 제거된 부분에, 솔더볼(14)이, 솔더볼 마운트법 등에 의해 형성된다.
이상의 제조 방법에 의해, 도 10에 도시한 제5의 변형례에 관한 구조를 갖는 도 1의 고체 촬상 장치(1)가 완성된다.
<제6의 변형례의 제조 방법>
다음에, 도 93a 및 도 94c를 참조하여, 도 11에 도시한 제6의 변형례에 관한 구조를 갖는 고체 촬상 장치(1)의 제조 방법에 관해 설명한다.
우선, 도 93a에 도시되는 바와 같이, 제각기 제조된 반제품 상태의 로직 기판(11)과 화소 센서 기판(12)이, 배선층끼리가 마주 보도록 하여 맞붙여진 후, 칩 관통 전극(191), 접속용 배선(192), 칩 관통 전극(181), 및 접속용 배선(182)이 형성된다. 그리고, 칩 관통 전극(191), 접속용 배선(192), 칩 관통 전극(181), 및 접속용 배선(182) 이외의 실리콘 기판(101) 상면이, 절연막(108)으로 덮여진다. 칩 관통 전극(191), 접속용 배선(192) 등의 형성 방법은, 상술한 제1 내지 제5의 변형례에서의 형성 방법과 마찬가지이다. 또한, 절연막(108)은, 상술한 다른 실시의 형태와 마찬가지로 캡 막과 절연막의 복수층으로 구성할 수 있다.
다음에, 도 93b에 도시되는 바와 같이, 절연막(108)이 형성된 부분 중, 화소 영역(21)을 포함하는 소요되는 영역이 파들어져, 도 93c에 도시되는 바와 같이, 화소 영역(21)의 파들어진 부분에, 컬러 필터(15), 및, 온 칩 렌즈(16)가 형성된다.
그리고, 도 94a에 도시되는 바와 같이, 화소 센서 기판(12)의 온 칩 렌즈(16)가 형성되어 있는 면 전체에, 글라스 실 수지(17)가 도포된 후, 캐비티리스 구조로, 글라스 보호 기판(18)이 접속된다.
다음에, 도 94b에 도시되는 바와 같이, 글라스 보호 기판(18)을 지지 기판으로 하여, 로직 기판(11)의 실리콘 기판(81)이 백 그라인드(연마)됨에 의해, 칩 관통 전극(181)이 실리콘 기판(81)으로부터 약간 튀어나온 상태가 되도록, 실리콘 기판(81)이 박육화된다.
그리고, 도 94c에 도시되는 바와 같이, 세미애더티브법에 의해, 재배선(183)이 형성된 후, 솔더 마스크(91) 및 솔더볼(14)이 형성된다.
이상의 제조 방법에 의해, 도 11에 도시한 제6의 변형례에 관한 구조를 갖는 도 1의 고체 촬상 장치(1)가 완성된다.
또한, 제6의 변형례에 관한 구조를, 도 90a 내지 도 92d를 참조하여 설명한 바와 같은, 2장의 가접합 기판(521 및 523)을 이용하는 방법으로 제조하는 것도 가능하다.
<제7의 변형례의 제조 방법>
다음에, 도 95a 및 도 96c을 참조하여, 도 12에 도시한 제7의 변형례에 관한 구조를 갖는 고체 촬상 장치(1)의 제조 방법에 관해 설명한다.
우선, 도 95a에 도시되는 바와 같이, 제각기 제조된 반제품 상태의 로직 기판(11)과 화소 센서 기판(12)이, 배선층끼리가 마주 보도록 하여 맞붙여진 후, 칩 관통 전극(181) 및 접속용 배선(182)이 형성된다. 그리고, 칩 관통 전극(181) 및 접속용 배선(182) 이외의 실리콘 기판(101) 상면이, 절연막(108)으로 덮여진다.
도 12에 도시한 고체 촬상 장치(1)의 제7의 변형례에 관한 구조는, 로직 기판(11)과 화소 센서 기판(12)이, 금속 결합에 의해 접속되는 구조이다. 따라서 도 95a에서는, 제각기 제조된 반제품 상태의 로직 기판(11)의 다층 배선층(82)의 배선층(83a)과, 화소 센서 기판(12)의 다층 배선층(102)의 배선층(103c)이, Cu-Cu의 금속 결합에 의해, 맞붙여져 있다.
칩 관통 전극(181) 및 접속용 배선(182)의 형성 방법은, 상술한 제1 내지 제6의 변형례에서의 형성 방법과 마찬가지이다. 또한, 절연막(108)은, 상술한 다른 실시의 형태와 마찬가지로 캡 막과 절연막의 복수층으로 구성하여도 좋다.
다음에, 도 95b에 도시되는 바와 같이, 절연막(108)이 형성된 부분 중, 화소 영역(21)을 포함하는 소요되는 영역이 파들어져, 도 95c에 도시되는 바와 같이, 파들어진 화소 영역(21)의 부분에, 컬러 필터(15), 및, 온 칩 렌즈(16)가 형성된다.
그리고, 도 96a에 도시되는 바와 같이, 화소 센서 기판(12)의 온 칩 렌즈(16)가 형성되어 있는 면 전체에, 글라스 실 수지(17)가 도포된 후, 캐비티리스 구조로, 글라스 보호 기판(18)이 접속된다.
다음에, 도 96b에 도시되는 바와 같이, 글라스 보호 기판(18)을 지지 기판으로 하여, 로직 기판(11)의 실리콘 기판(81)이 백 그라인드(연마)됨에 의해, 칩 관통 전극(181)이 실리콘 기판(81)으로부터 약간 튀어나온 상태가 되도록, 실리콘 기판(81)이 박육화된다.
그리고, 도 96c에 도시되는 바와 같이, 세미애더티브법에 의해, 재배선(183)이 형성된 후, 솔더 마스크(91) 및 솔더볼(14)이 형성된다.
이상의 제조 방법에 의해, 도 12에 도시한 제7의 변형례에 관한 구조를 갖는 도 1의 고체 촬상 장치(1)가 완성된다.
또한, 제7의 변형례에 관한 구조를, 도 90a 내지 도 92d를 참조하여 설명한 바와 같은, 2장의 가접합 기판(521 및 523)을 이용하는 방법으로 제조하는 것도 가능하다.
<제8의 변형례의 제조 방법>
다음에, 도 97a 내지 도 100c을 참조하여, 도 13에 도시한 제8의 변형례에 관한 구조를 갖는 고체 촬상 장치(1)의 제조 방법에 관해 설명한다.
우선, 도 97a에 도시되는 바와 같이, 제각기 제조된 반제품 상태의 로직 기판(11)과 화소 센서 기판(12)이, 배선층끼리가 마주 보도록 하여 맞붙여진다.
그리고, 도 97b에 도시되는 바와 같이, 맞붙여진 로직 기판(11)과 화소 센서 기판(12) 전체가 반전되고, 로직 기판(11)의 실리콘 기판(81)이 박육화된 후, 실리콘 관통 전극(88)과 재배선(90)이 형성된다. 실리콘 관통 전극(88)과 재배선(90)의 형성 방법은, 상술한 제1 내지 제7의 변형례에서의 형성 방법과 마찬가지이다.
다음에, 도 97c에 도시되는 바와 같이, 재배선(90)이 형성된 로직 기판(11)의 실리콘 기판(81) 상면에, 배선층(83) 등에 영향을 주지 않는 250℃ 이상 400℃ 이하의 온도로, 절연막(201)이 성막된다. 이 절연막(201)은, 도 13을 참조하여 설명한 바와 같이, 예를 들면, 플라즈마 TEOS막, 플라즈마 SiN막, 플라즈마 SiO2막, CVD-SiN막, CVD-SiO2막 등으로 할 수 있다.
그리고, 도 98a에 도시되는 바와 같이, 성막된 절연막(201)이, CMP법에 의해 평탄화된 후, 도 98b에 도시되는 바와 같이, 평탄화된 절연막(201) 상면에, 가접합 기판(541)이 맞붙여진다.
그리고, 도 98c에 도시되는 바와 같이, 재차, 로직 기판(11)과 화소 센서 기판(12) 전체가 반전되고, 가접합 기판(541)을 지지 기판으로 하여, 화소 센서 기판(12)의 실리콘 기판(101)이 박육화된다.
그리고, 도 99a에 도시되는 바와 같이, 칩 관통 전극(105) 및 실리콘 관통 전극(109)과, 그들을 접속하는 접속용 배선(106)이 형성된다. 칩 관통 전극(105), 실리콘 관통 전극(109), 및 접속용 배선(106) 이외의 실리콘 기판(101) 상면은, 절연막(108)으로 덮여진다. 또한, 절연막(108)은, 상술한 다른 실시의 형태와 마찬가지로 캡 막과 절연막의 복수층으로 구성하여도 좋다. 또한, 도 91c의 절연막(86A 및 86B)과 같이, 절연막(108)을 2 이상의 공정으로 형성하여도 좋다.
다음에, 도 99b에 도시되는 바와 같이, 절연막(108)이 형성된 부분 중, 화소 영역(21)을 포함하는 소요되는 영역이 파들어져, 그 파들어진 화소 영역(21)의 부분에, 컬러 필터(15), 및, 온 칩 렌즈(16)가 형성된다.
그리고, 도 99c에 도시되는 바와 같이, 화소 센서 기판(12)의 온 칩 렌즈(16)가 형성되어 있는 면 전체에, 글라스 실 수지(17)가 도포된 후, 캐비티리스 구조로, 글라스 보호 기판(18)이 접속된다.
그 후, 도 100a에 도시되는 바와 같이, 맞붙여진 로직 기판(11)과 화소 센서 기판(12) 전체가 반전되고, 가접합 기판(541)이 디본드된다.
그리고, 도 100b에 도시되는 바와 같이, 솔더볼(14)이 탑재되는 영역의 절연막(201)이 에칭되고, 도 100c에 도시되는 바와 같이, 절연막(201)이 제거되고 노출된 재배선(90)상에, 솔더볼(14)이, 솔더볼 마운트법 등에 의해 형성된다.
이상의 제조 방법에 의해, 도 13에 도시한 제8의 변형례에 관한 구조를 갖는 도 1의 고체 촬상 장치(1)가 완성된다.
<제1 내지 제8의 변형례의 제조 방법의 정리>
제1 내지 제8의 변형례에 관한 구조를 갖는 고체 촬상 장치(1)의 제조 방법에 관해, 간단하게 설명한다.
제1 내지 제8의 변형례에 관한 구조에서는, 처음에, 로직 기판(11)측의, 다층 배선층(82)이 형성된 실리콘 기판(81)과, 화소 센서 기판(12)측의, 다층 배선층(102)이 형성된 실리콘 기판(101)이, 배선층끼리가 마주 보도록 하여 맞붙여진다.
다음에, 로직 기판(11)의 배선층(83)과 화소 센서 기판(12)의 배선층(103)을 접속하는 관통구멍이나, 이면 전극인 솔더볼(14)과 로직 기판(11)의 배선층(83)을 접속하는 관통구멍, 및, 재배선이 형성된다.
이들의 관통구멍 및 재배선은, 제1 및 제3의 변형례에서는, 실리콘 관통 전극(151)이나 칩 관통 전극(152), 재배선(154)에 상당하고, 제2의 변형례에서는, 실리콘 관통 전극(88)과 재배선(90)에 상당하고, 제4, 제5, 및 제8의 변형례에서는, 칩 관통 전극(105), 실리콘 관통 전극(109), 칩 관통 전극(181), 및 재배선(183)에 상당한다. 또한, 제6 및 제7의 변형례에서는, 이들의 관통구멍 및 재배선은, 칩 관통 전극(181), 칩 관통 전극(191), 재배선(183) 등에 상당한다.
또한, 이 관통구멍이나 재배선의 형성 공정에는, 절연막(86)의 성막도 포함된다.
그리고, 관통구멍이나 재배선을 형성한 후에, 컬러 필터(15)나 온 칩 렌즈(16)가 형성된다. 최후에, 글라스 실 수지(17)에 의해 캐비티리스 구조에서 글라스 보호 기판(18)이 접속되고, 고체 촬상 장치(1)가 완성된다.
따라서 컬러 필터(15)나 온 칩 렌즈(16)를 형성하기 전에, 로직 기판(11)의 배선층(83)과 화소 센서 기판(12)의 배선층(103)을 접속하는 관통구멍이나, 이면 전극인 솔더볼(14)과 로직 기판(11)의 배선층(83)을 접속하는 관통구멍, 및, 재배선을 형성하기 때문에, 250℃ 이상의 고온에 의한 절연막(86)의 성막이 가능하다. 이에 의해, 고신뢰성을 확보할 수 있는 절연막(86)을 성막할 수 있다. 환언하면, 절연막(86)의 기계적 특성이나 절연 내성을, 신호 처리 배선과 동등 레벨로 향상시킬 수 있다.
<제9의 변형례의 제조 방법>
다음에, 도 101a 내지 도 103c을 참조하여, 도 14에 도시한 제9의 변형례에 관한 구조를 갖는 고체 촬상 장치(1)의 제조 방법에 관해 설명한다.
처음에, 도 101a에 도시되는 바와 같이, 예를 들면, 600㎛ 정도의 두께의 실리콘 기판(실리콘 웨이퍼)(101)의 각 칩부가 되는 영역에, 제어 회로(22) 등의 일부를 구성하는 다층 배선층(102)이 형성된 후, 다층 배선층(102) 상면에, 가접합 기판(251)이 맞붙여진다.
다음에, 도 101b에 도시되는 바와 같이, 실리콘 기판(101)이 박육화된 후, 실리콘 기판(101) 내의 소정의 영역에, 각 화소(32)의 포토 다이오드(51)가 형성된다. 또한, 포토 다이오드(51)의 상측에는, 컬러 필터(15)와 온 칩 렌즈(16)가 형성된다.
다음에, 도 101c에 도시되는 바와 같이, 온 칩 렌즈(16)가 형성된 실리콘 기판(101) 상면에, 글라스 보호 기판(18)이, 글라스 실 수지(17)를 통하여 캐비티리스 구조로 접속된다. 그리고, 글라스 보호 기판(18)의 상면에, 글라스 표면 보호막(252)을 성막한 후, 가접합 기판(251)이 박리된다. 글라스 표면 보호막(252)은, 예를 들면, SiN막, SiO2막 등을 채용할 수 있다.
이상의 공정에 의해, 반제품 상태의 화소 센서 기판(12)이 완성된다.
한편, 로직 기판(11)측에 관해서는, 도 102a에 도시되는 바와 같이, 예를 들면, 600㎛ 정도의 두께의 실리콘 기판(실리콘 웨이퍼)(81)의 각 칩부가 되는 영역에, 로직 회로(23)를 구성하는 다층 배선층(82)이 형성된 후, 다층 배선층(82) 상면에, 가접합 기판(261)이 맞붙여진다.
다음에, 도 102b에 도시되는 바와 같이, 실리콘 기판(81)이 박육화된 후, 실리콘 관통 전극(88)(부도시)을 배치하는 위치에 개구부(262)가 형성되고, 개구부(262)의 내벽면과, 실리콘 기판(81) 상면에 대해, 절연막(아이솔레이션막)(86)이 성막된다. 이 절연막(86)은, 고신뢰성을 확보하기 위해, 250℃ 이상의 고온에서 성막된다.
또한, 상술한 기본 구조의 제조 방법과 마찬가지로, 배리어 메탈막과 Cu 시드층(부도시)을 형성한 후, 접속 도체(87)와 재배선(90)이 형성된다.
또한, 제9의 변형례에서는, 실리콘 기판(81)상의 절연막(86)상의 소정의 위치에, Cu-Cu 접합을 행할 때의 요철의 영향을 저감하기 위한 더미 배선(211)도 형성된다.
그리고, 도 102c에 도시되는 바와 같이, 가접합 기판(261)이 박리된 후, 도 102d에 도시되는 바와 같이, 이번에는, 실리콘 기판(81)의 재배선(90)측에 접착제(263)가 도포되고, 가접합 기판(264)이 맞붙여진다.
이상의 공정에 의해, 반제품 상태의 로직 기판(11)이 완성된다.
그리고, 도 103a에 도시되는 바와 같이, 로직 기판(11)의 최상층의 배선층(83a)과, 화소 센서 기판(12)의 최하층의 배선층(103c)의 금속 결합(Cu-Cu 접합)에 의해, 반제품 상태의 로직 기판(11)과, 반제품 상태의 화소 센서 기판(12)이 맞붙여진다.
그 후, 도 103b에 도시되는 바와 같이, 로직 기판(11)에 일시적으로 맞붙여져 있던 가접합 기판(264)이 박리되고, 접착제(263)도 제거된다.
최후에, 도 103c에 도시되는 바와 같이, 도 64 및 도 65에서 설명한 공정에 의해, 솔더 마스크(91)와, 솔더볼(14)이 형성된 후, 글라스 표면 보호막(252)이 제거된다.
이상의 제조 방법에 의해, 도 14에 도시한 제9의 변형례에 관한 구조를 갖는 도 1의 고체 촬상 장치(1)가 완성된다.
이상 설명한 제9의 변형례의 제조 방법에 의하면, 실리콘 관통 전극(88)이, 로직 기판(11)과 화소 센서 기판(12)을 맞붙이기 전의, 로직 기판(11) 단체의 공정으로 형성된다. 그 때문에, 실리콘 관통 전극(88)을 형성할 때에, 내열성이 낮은 컬러 필터(15)나 온 칩 렌즈(16)가 존재하지 않기 때문에, 250℃ 이상의 고온에 의한 절연막(86)의 성막이 가능하다. 이에 의해, 고신뢰성을 확보할 수 있는 절연막(86)을 성막할 수 있다.
또한, 제9의 변형례의 제조 방법에 의하면, 컬러 필터(15)나 온 칩 렌즈(16)가, 로직 기판(11)과 화소 센서 기판(12)을 맞붙이기 전의, 화소 센서 기판(12) 단체의 왜곡이 작은 상태일 때에 형성된다. 그 때문에, 컬러 필터(15)나 온 칩 렌즈(16)와 포토 다이오드(51)와의 맞춤 어긋남을 작게 할 수 있고, 맞춤 어긋남에 기인하는 불량률을 저감할 수 있다. 또한, 맞춤 어긋남이 작기 때문에, 보다 화소 사이즈를 미세화하는 것도 가능해진다.
또한, 제9의 변형례의 제조 방법에 의하면, 재배선(90)을 형성하는 층과 동일층에, 전기적 신호의 주고받음에 관계없는 더미 배선(211)이 형성된다. 이에 의해, Cu-Cu 접합을 행할 때, 재배선(90)의 유무에 의한 요철의 영향을 저감시킬 수 있다.
<7. 제10의 변형례>
도 104는, 고체 촬상 장치(1)의 적층 기판(13)의 제10의 변형례를 도시하는 도면이다.
도 104에 도시되는 제10의 변형례는, 도 6에 도시한 제1의 변형례의 일부가 변경된 구조를 갖는다.
도 104에서는, 도 6에 도시한 제1의 변형례와 대응하는 부분에 관해서는 동일한 부호를 붙이고 있고, 그 설명은 생략한다.
도 6의 제1의 변형례에서는, 실리콘 관통 전극(151)과 칩 관통 전극(152)의 2개의 관통 전극이, 실리콘 기판(81)을 관통하고, 실리콘 관통 전극(151)과 칩 관통 전극(152)을 접속하는 접속용 배선(153)이, 실리콘 기판(81)의 상부에 형성되어 있다.
이에 대해, 제10의 변형례에서는, 도 104에 도시되는 바와 같이, 접속용 배선(153)이, 실리콘 기판(81) 내에 매입된 형태로 형성되어 있다. 또한, 재배선(154)이 생략되고(또는, 접속용 배선(153)과 재배선(154)이 일체화되고), 솔더볼(14)이 접속용 배선(153)상에 형성되고, 솔더볼(14) 이외의 실리콘 기판(81) 상면은, 절연막(86)으로 덮여 있다. 기타의 구조는, 도 6에 도시한 제1의 변형례와 마찬가지이다.
또한, 도 104의 제10의 변형례는, 접속용 배선(153)이 실리콘 기판(81) 내에 매입되도록, 도 6에 도시한 제1의 변형례에 관한 구조를 변경한 예이다. 마찬가지의 변형을, 도 7 내지 도 14에 도시한 제2 내지 제9의 변형례에 관한 구조에 대해서도 적용할 수 있다. 예를 들면, 접속용 배선(106이나 182)을 실리콘 기판(101) 내에 매입하는 구성으로 하거나, 재배선(90)을 실리콘 기판(81) 내에 매입하는 구성으로 할 수 있다.
<8. 제10의 변형례의 제조 방법>
<제10의 변형례의 제1의 제조 방법>
다음에, 도 105a 내지 도 107e을 참조하여, 도 104에 도시한 제10의 변형례에 관한 구조를 갖는 고체 촬상 장치(1)의 제1의 제조 방법에 관해 설명한다.
우선, 도 105a에 도시되는 바와 같이, 제각기 제조된 반제품 상태의 로직 기판(11)과 화소 센서 기판(12)이, 배선층끼리가 마주 보도록 하여 맞붙여진다.
다음에, 도 105b에 도시되는 바와 같이, 로직 기판(11)의 실리콘 기판(81)이, 디바이스 특성에 영향이 없을 정도, 예를 들면, 20 내지 100㎛ 정도로 박육화된다.
다음에, 도 105c에 도시되는 바와 같이, 로직 기판(11)측의 실리콘 기판(81)의 소정의 위치에, 로직 기판(11)의 배선층(83c)과 접속된 실리콘 관통 전극(151)과, 화소 센서 기판(12)의 배선층(103c)과 접속된 칩 관통 전극(152), 및, 그들을 접속하는 접속용 배선(153)이 형성된다. 실리콘 관통 전극(151), 칩 관통 전극(152), 및, 접속용 배선(153)은, 도 22 내지 도 24를 참조하여 설명한 공정과 같은 공정으로 형성할 수 있다.
다음에, 도 105d에 도시되는 바와 같이, 절연막(86)이, 로직 기판(11)의 실리콘 기판(81)과 접속용 배선(153)의 상면 전체에 형성된다. 절연막(86)은, 예를 들면, CiCN의 단층, SiN와 SiO의 적층, SiCN와 SiO의 적층 등, 접속용 배선(153)의 재료(예를 들면 Cu)의 확산을 방지하는 패시베이션막으로서 기능한다. 절연막(86)은, 250℃ 이상 400℃ 이하의 고온에서 성막할 수 있다. 이에 의해, 내습성에 우수함과 함께 막질이 좋은 절연막을 성막할 수 있고, 부식이나 배선 신뢰성을 향상시킬 수 있다.
다음에, 도 105e에 도시되는 바와 같이, 로직 기판(11)의 실리콘 기판(81)과 접속용 배선(153)의 상면 전체에 형성되고 절연막(86) 중, 솔더볼(14)이 형성되는 영역이 개구되고, 솔더 랜드부(600)가 형성된다. 단, 도 105e에 도시되는 바와 같이, 솔더 랜드부(600)은, 절연막(86)이 얇게 남은 상태로 된다.
다음에, 도 106a에 도시되는 바와 같이, 개구된 솔더 랜드부(600)에, 매입 재료막(601)이 형성된다. 매입 재료막(601)은, 솔더 랜드부(600) 이외의 절연막(86) 상면에도 성막되고, 성막된 매입 재료막(601)은, CMP법을 이용하여 평탄화된다. 매입 재료막(601)은, 절연막(86)에 대해 에칭 선택비가 취하여지는 재료라면 좋고, 예를 들면, 낮은 유전율을 갖는 유기 절연막, SiO막, SiOC막 등을 채용할 수 있다.
또한, 매입 재료막(601)은, 레지스트를 회전 도포함에 의해 형성할 수도 있다. 이 경우, CMP법을 이용한 평탄화 공정은 불필요하게 된다.
다음에, 도 106b에 도시되는 바와 같이, 로직 기판(11)이 매입 재료막(601)측에, 가접합 기판(602)이 맞붙여진 후, 도 106c에 도시되는 바와 같이, 기판 전체가 반전된다.
그리고, 도 106d에 도시되는 바와 같이, 화소 센서 기판(12)의 실리콘 기판(101)이, 1 내지 10㎛ 정도로 박육화된 후, 도 106e에 도시되는 바와 같이, 그 위에, 컬러 필터(15), 및, 온 칩 렌즈(16)가 형성된다. 또한, 박육화된 실리콘 기판(101)의 상면에는, 도 15의 고유전체막(401)과 같은, 암전류를 억제하기 위한 고유전체막을 형성하여도 좋다.
그리고, 도 107a에 도시되는 바와 같이, 화소 센서 기판(12)의 온 칩 렌즈(16)가 형성되어 있는 면 전체에, 글라스 실 수지(17)가 도포된 후, 캐비티리스 구조로, 글라스 보호 기판(18)이 맞붙여진다.
글라스 보호 기판(18)이 맞붙여진 후, 도 107b에 도시되는 바와 같이, 가접합 기판(602)이 디본드된다.
다음에, 도 107c에 도시되는 바와 같이, 기판 전체가 재차 반전된 후, 도 107d에 도시되는 바와 같이, 예를 들면, 불화수소산(HF)을 사용한 웨트 에칭에 의해, 매입 재료막(601)이 제거된다. 또한, 절연막(86)이 형성된 전면이 에치백 됨에 의해, 솔더 랜드부(600)에 얇게 잔존하는 절연막(86)이 제거되고, 접속용 배선(153)이 노출된다.
또한, 도 106a에서 설명한 공정에서, 레지스트를 회전 도포함에 의해, 매입 재료막(601)을 형성한 경우에는, O2 플라즈마에 의해, 매입 재료막(601)을 제거(애싱)할 수 있다.
최후에, 도 107e에 도시되는 바와 같이, 접속용 배선(153)이 노출된 부분에, 솔더볼(14)이, 솔더볼 마운트법 등에 의해 형성된다.
이상의 제조 방법에 의해, 도 104에 도시한 제10의 변형례에 관한 구조를 갖는 도 1의 고체 촬상 장치(1)가 완성된다.
<제10의 변형례의 제2의 제조 방법>
다음에, 도 108a 내지 도 110e을 참조하여, 도 104에 도시한 제10의 변형례에 관한 구조를 갖는 고체 촬상 장치(1)의 제2의 제조 방법에 관해 설명한다.
우선, 도 108a에 도시되는 바와 같이, 제각기 제조된 반제품 상태의 로직 기판(11)과 화소 센서 기판(12)이, 배선층끼리가 마주 보도록 하여 맞붙여진다.
다음에, 도 108b에 도시되는 바와 같이, 로직 기판(11)의 실리콘 기판(81)이, 디바이스 특성에 영향이 없을 정도, 예를 들면, 20 내지 100㎛ 정도로 박육화된다.
다음에, 도 108c에 도시되는 바와 같이, 로직 기판(11)측의 실리콘 기판(81)의 소정의 위치에, 로직 기판(11)의 배선층(83c)과 접속된 실리콘 관통 전극(151)과, 화소 센서 기판(12)의 배선층(103c)과 접속된 칩 관통 전극(152), 및, 그들을 접속하는 접속용 배선(153)이 형성된다. 실리콘 관통 전극(151), 칩 관통 전극(152), 및, 접속용 배선(153)은, 도 22 내지 도 24를 참조하여 설명한 공정과 같은 공정으로 형성할 수 있다.
다음에, 도 108d에 도시되는 바와 같이, 절연막(86)이, 로직 기판(11)의 실리콘 기판(81)과 접속용 배선(153)의 상면 전체에 형성된다. 절연막(86)은, 예를 들면, CiCN의 단층, SiN와 SiO의 적층, SiCN와 SiO의 적층 등, 접속용 배선(153)의 재료(예를 들면 Cu)의 확산을 방지하는 패시베이션막으로서 기능한다. 절연막(86)은, 250℃ 이상 400℃ 이하의 고온에서 성막할 수 있다. 이에 의해, 내습성에 우수함과 함께 막질이 좋은 절연막을 성막할 수 있고, 부식이나 배선 신뢰성을 향상시킬 수 있다.
다음에, 도 108e에 도시되는 바와 같이, 로직 기판(11)의 실리콘 기판(81)과 접속용 배선(153)의 상면 전체에 형성되어 절연막(86) 중, 솔더볼(14)이 형성되는 영역이 개구되고, 솔더 랜드부(611)가 형성된다. 단, 제2의 제조 방법에서는, 도 108e에 도시되는 바와 같이, 솔더 랜드부(611)는, 접속용 배선(153)이 노출될 때까지, 절연막(86)이 제거된다.
다음에, 도 109a에 도시되는 바와 같이, 개구된 솔더 랜드부(611)에, 매입 재료막(601)이 형성된다. 매입 재료막(601)은, 솔더 랜드부(611) 이외의 절연막(86) 상면에도 성막되고, 성막된 매입 재료막(601)은, CMP법을 이용하여 평탄화된다. 매입 재료막(601)은, 절연막(86)에 대해 에칭 선택비가 취하여지는 재료라면 좋고, 예를 들면, 낮은 유전율을 갖는 유기 절연막, SiO막, SiOC막 등을 채용할 수 있다.
다음에, 도 109b에 도시되는 바와 같이, 로직 기판(11)이 매입 재료막(601)측에, 가접합 기판(602)이 맞붙여진 후, 도 109c에 도시되는 바와 같이, 기판 전체가 반전된다.
다음에, 도 109d에 도시되는 바와 같이, 화소 센서 기판(12)의 실리콘 기판(101)이, 1 내지 10㎛ 정도로 박육화된 후, 도 109E에 도시되는 바와 같이, 그 위에, 컬러 필터(15), 및, 온 칩 렌즈(16)가 형성된다. 또한, 박육화된 실리콘 기판(101)의 상면에는, 도 15의 고유전체막(401)과 같은, 암전류를 억제하기 위한 고유전체막을 형성하여도 좋다.
그리고, 도 110a에 도시되는 바와 같이, 화소 센서 기판(12)의 온 칩 렌즈(16)가 형성되어 있는 면 전체에, 글라스 실 수지(17)가 도포된 후, 캐비티리스 구조로, 글라스 보호 기판(18)이 맞붙여진다.
글라스 보호 기판(18)이 맞붙여진 후, 도 110b에 도시되는 바와 같이, 가접합 기판(602)이 디본드된다.
다음에, 도 110c에 도시되는 바와 같이, 기판 전체가 재차 반전된 후, 도 110d에 도시되는 바와 같이, 예를 들면, 불화수소산(HF)을 사용한 웨트 에칭에 의해, 매입 재료막(601)이 제거된다. 이에 의해, 솔더 랜드부(611)에 있어서, 접속용 배선(153)이 노출된다.
최후에, 도 110e에 도시되는 바와 같이, 접속용 배선(153)이 노출된 부분에, 솔더볼(14)이, 솔더볼 마운트법 등에 의해 형성된다.
이상의 제조 방법에 의해, 도 104에 도시한 제10의 변형례에 관한 구조를 갖는 도 1의 고체 촬상 장치(1)가 완성된다.
도 105a 내지 도 110e를 참조하여 설명한 제10의 변형례의 제1 및 제2의 제조 방법에서도, 컬러 필터(15)나 온 칩 렌즈(16)를 형성하기 전에, 실리콘 관통 전극(151)과 칩 관통 전극(152)의 2개의 관통 전극과, 그들을 접속하는 접속용 배선(153)을 형성하기 때문에, 250℃ 이상의 고온에 의한 절연막(86)의 성막이 가능하다. 이에 의해, 고신뢰성을 확보할 수 있는 절연막(86)을 성막할 수 있다. 환언하면, 절연막(86)의 기계적 특성이나 절연 내성을, 신호 처리 배선과 동등 레벨로 향상시킬 수 있다.
상술한 제1 내지 제10의 변형례의 페이스-투-페이스 구조의 고체 촬상 장치(1)에서도, 도 40 내지 도 42에서 설명한, 재배선(90)의 위에는 솔더 랜드(431)를 형성하는 구조를 채용할 수 있다. 이때, 도 50에 도시한 바와 같이, 재배선(90)의 아래에, 금속 배선 중의 구리와의 반응을 스톱시키는 배리어 메탈(461)을 형성할 수 있다.
<일반적인 이면 조사형 구조의 제조 방법>
다음에, 참고로서, 도 111a 내지 도 113e을 참조하여, 일반적인 이면 조사형 구조의 고체 촬상 장치의 제조 방법에 관해 설명한다.
우선, 도 111a에 도시되는 바와 같이, 제1의 반도체 기판으로서의 실리콘 기판(701)에 대해, 포토 다이오드(부도시)가 화소마다 형성됨과 함께, 제1 전송 트랜지스터, 증폭 트랜지스터 등의 화소 트랜지스터의 화소 회로나, 제어 회로, 로직 회로가, 실리콘 기판(701)과 다층 배선층(704)에 형성된다. 다층 배선층(704)은, 복수의 배선층(702)과, 각 배선층(702)의 사이에 형성된 층간 절연막(703)으로 구성된다.
다음에, 도 111b에 도시되는 바와 같이, 실리콘 기판(701)의 다층 배선층(704)의 상부에, 제2의 반도체 기판으로서의 실리콘 기판(705)이 맞붙여진다. 제2의 반도체 기판으로서의 실리콘 기판(705)에는, 상술한 다른 제조 방법과 같이, 배선층이 형성되지 않는 점에서, 지금까지 설명하는 적층 기판(13)의 구성과 다르다.
다음에, 도 111c에 도시되는 바와 같이, 실리콘 기판(705)의 소정의 위치에, 최상층의 배선층(702)과 접속된 실리콘 관통 전극(706)과 재배선(707)이 형성된다. 실리콘 관통 전극(706) 및 재배선(707)은, 도 22 내지 도 24를 참조하여 설명한 공정과 같은 공정으로 형성할 수 있다.
다음에, 도 111d에 도시되는 바와 같이, 절연막(708)이, 실리콘 기판(705)과 재배선(707)의 상면 전체에 형성된다. 절연막(708)은, 예를 들면, CiCN의 단층, SiN와 SiO의 적층, SiCN와 SiO의 적층 등, 재배선(707)의 재료(예를 들면 Cu)의 확산을 방지하는 패시베이션막으로서 기능한다. 절연막(708)은, 250℃ 이상 400℃ 이하의 고온에서 성막할 수 있다. 이에 의해, 내습성에 우수함과 함께 막질이 좋은 절연막을 성막할 수 있고, 부식이나 배선 신뢰성을 향상시킬 수 있다.
다음에, 도 111e에 도시되는 바와 같이, 실리콘 기판(705)과 재배선(707)의 상면 전체에 형성되고 절연막(708) 중, 솔더볼(716)(도 113e)이 형성되는 영역이 개구되고, 솔더 랜드부(709)가 형성된다. 단, 도 111e에 도시되는 바와 같이, 솔더 랜드부(709)는, 절연막(708)이 얇게 남은 상태로 된다.
다음에, 도 112a에 도시되는 바와 같이, 개구된 솔더 랜드부(709)에, 매입 재료막(710)이 매입된다. 매입 재료막(710)은, 솔더 랜드부(709) 이외의 절연막(708) 상면에도 성막되고, 성막된 매입 재료막(710)은, CMP법을 이용하여 평탄화된다. 매입 재료막(710)은, 절연막(708)에 대해 에칭 선택비가 취하여지는 재료라면 좋고, 예를 들면, 낮은 유전율을 갖는 유기 절연막, SiO, SiOC 등을 채용할 수 있다.
또한, 매입 재료막(710)은, 레지스트를 회전 도포함에 의해 형성할 수 있다. 이 경우, CMP법을 이용한 평탄화 공정은 불필요하게 된다.
다음에, 도 112b에 도시되는 바와 같이, 실리콘 기판(705)이 매입 재료막(601)측에, 가접합 기판(711)이 맞붙여진 후, 도 112c에 도시되는 바와 같이, 기판 전체가 반전된다.
그리고, 도 112d에 도시되는 바와 같이, 실리콘 기판(701)이, 1 내지 10㎛ 정도로 박육화된 후, 도 112e에 도시되는 바와 같이, 그 위에, 컬러 필터(712), 및, 온 칩 렌즈(713)가 형성된다. 또한, 박육화된 실리콘 기판(711)의 상면에는, 도 15의 고유전체막(401)과 같은, 암전류를 억제하기 위한 고유전체막을 형성하여도 좋다.
그리고, 도 113a에 도시되는 바와 같이, 실리콘 기판(711)의 온 칩 렌즈(713)가 형성되어 있는 면 전체에, 글라스 실 수지(714)가 도포된 후, 캐비티리스 구조로, 글라스 보호 기판(715)이 맞붙여진다.
글라스 보호 기판(715)이 맞붙여진 후, 도 113b에 도시되는 바와 같이, 가접합 기판(711)이 디본드된다.
다음에, 도 113c에 도시되는 바와 같이, 기판 전체가 재차 반전된 후, 도 113d에 도시되는 바와 같이, 예를 들면, 불화수소산(HF)을 사용한 웨트 에칭에 의해, 매입 재료막(710)이 제거된다. 또한, 절연막(708)이 형성된 전면이 에치백 됨에 의해, 솔더 랜드부(709)에 얇게 잔존하는 절연막(708)이 제거되고, 재배선(707)이 노출된다.
또한, 도 112a에서 설명한 공정에서, 레지스트를 회전 도포함에 의해, 매입 재료막(710)을 형성한 경우에는, O2 플라즈마에 의해, 매입 재료막(710)을 제거(애싱)할 수 있다.
최후에, 도 112e에 도시되는 바와 같이, 재배선(707)이 노출된 부분에, 솔더볼(716)이, 솔더볼 마운트법 등에 의해 형성된다.
이상과 같이, 배선층을 미리 형성한 반도체 기판끼리를 맞붙이는 것이 아니고, 배선층이 형성되어 있지 않은 실리콘 기판을 맞붙이는 경우에도, 상술한 다른 제조 방법과 마찬가지로, 컬러 필터(712)나 온 칩 렌즈(713)를 형성하기 전에, 실리콘 관통 전극(706)과 재배선(707)을 형성할 수 있다. 그 때문에, 250℃ 이상의 고온에 의한 절연막(708)의 성막이 가능해지고, 고신뢰성을 확보할 수 있는 절연막(708)을 성막할 수 있다. 환언하면, 절연막(708)의 기계적 특성이나 절연 내성을, 신호 처리 배선과 동등 레벨로 향상시킬 수 있다.
<9. 3층의 적층 기판의 구성례>
상술한 각 실시의 형태는, 고체 촬상 장치(1)의 적층 기판(13)이, 로직 기판(11)과 화소 센서 기판(12)의 2층으로 구성되어 있다.
그러나, 도 114a 및 도 114b에 도시되는 바와 같이, 로직 기판(11)과 화소 센서 기판(12)의 사이에, 제3의 반도체 기판인 메모리 기판(801)을 마련한 3층으로, 적층 기판(13)을 구성하는 것도 가능하다.
메모리 기판(801)에는, 화소 영역(21)에서 생성된 신호나, 로직 회로(23)에서의 신호 처리 결과의 데이터 등을 기억하는 메모리 회로(802)가 형성된다.
도 115a 내지 도 118은, 고체 촬상 장치(1)의 적층 기판(13)이 3층으로 구성되는 경우의 구체적인 구성례를 도시하는 도면이다.
도 115a 내지 도 118의 각 기판의 상세 구성은, 상술한 로직 기판(11)과 화소 센서 기판(12)에서 설명한 구성과 마찬가지이기 때문에, 그 설명은 생략한다.
처음에, 도 115a 내지 도 115c에 도시되는 3층 구조의 고체 촬상 장치(1)의 구성에 관해 설명한다.
도 115a 내지 도 115c에 도시되는 고체 촬상 장치(1)는, 모두, 로직 기판(11)과 화소 센서 기판(12)이 페이스-투-페이스 구조로 적층되어 있다. 또한, 로직 기판(11)과 화소 센서 기판(12)의 사이에 삽입되어 있는 메모리 기판(801)은, 화소 센서 기판(12)과 페이스-투-페이스 구조로 적층되어 있다.
도 115a에 도시되는 고체 촬상 장치(1)는 이하의 순서로 제조된다.
우선, 제각기 제조된 반제품 상태의 화소 센서 기판(12)과 메모리 기판(801)이, 배선층끼리가 마주 보도록 하여 맞붙여진다. 다음에, 메모리 기판(801)의 실리콘 기판(812)이 박육화된 후, 메모리 기판(801)의 실리콘 기판(812)과 다층 배선층(811)을 관통하는 칩 관통 전극(813), 실리콘 기판(812)을 관통하는 실리콘 관통 전극(814), 및, 칩 관통 전극(813)과 실리콘 관통 전극(814)을 접속하는 재배선(821)이 형성된다. 이에 의해, 화소 센서 기판(12)의 다층 배선층(102)과, 메모리 기판(801)의 다층 배선층(811)이, 칩 관통 전극(813), 실리콘 관통 전극(814), 및 재배선(821)을 이용하여 접속된다.
다음에, 메모리 기판(801)과, 반제품 상태의 로직 기판(11)이 맞붙여지고, 로직 기판(11)의 실리콘 기판(81)과 다층 배선층(82)을 관통하는 칩 관통 전극(815)과, 실리콘 기판(81)을 관통하는 실리콘 관통 전극(816), 및 접속용 배선(153)이 형성된다. 이에 의해, 로직 기판(11)의 다층 배선층(82)과, 메모리 기판(801)의 다층 배선층(811)이, 칩 관통 전극(815), 실리콘 관통 전극(816), 및 접속용 배선(153)을 이용하여 접속된다.
또한, 로직 기판(11)의 접속용 배선(153)의 상측에, 재배선(154)과 절연막(86)이 형성된 후, 로직 기판(11)과 가접합 기판(부도시)이 맞붙여진다.
부도시의 가접합 기판을 지지 기판으로 하여, 화소 센서 기판(12)의 실리콘 기판(101)이 박육화되고, 박육화된 실리콘 기판(101)의 상면에, 컬러 필터(15) 및 온 칩 렌즈(16)가 형성된다. 그리고, 컬러 필터(15) 및 온 칩 렌즈(16)가 형성된 후, 글라스 실 수지(17)로 글라스 보호 기판(18)이 맞붙여진다.
최후에, 로직 기판(11)에 접합한 가접합 기판이 디본드되고, 솔더 마스크(91)와 솔더볼(14)이 형성되고, 도 115a의 고체 촬상 장치(1)가 완성된다.
다음에, 도 115b에 도시되는 고체 촬상 장치(1)는 이하의 순서로 제조된다.
우선, 제각기 제조된 반제품 상태의 화소 센서 기판(12)과 메모리 기판(801)이, 배선층끼리가 마주 보도록 하여 맞붙여진다. 다음에, 메모리 기판(801)의 실리콘 기판(812)이 박육화된 후, 메모리 기판(801)의 실리콘 기판(812)과 다층 배선층(811)을 관통하는 칩 관통 전극(813)과, 실리콘 기판(812)을 관통하는 실리콘 관통 전극(814), 및, 칩 관통 전극(813)과 실리콘 관통 전극(814)을 접속하는 재배선(821)이 형성된다. 이에 의해, 화소 센서 기판(12)의 다층 배선층(102)과, 메모리 기판(801)의 다층 배선층(811)이, 칩 관통 전극(813), 실리콘 관통 전극(814), 및 재배선(821)을 이용하여 접속된다.
다음에, 메모리 기판(801)과 반제품 상태의 로직 기판(11)이, 메모리 기판(801)의 재배선(821)과, 로직 기판(11)의 다층 배선층(82)의 배선층(83)과의 금속 결합(Cu-Cu)에 의해 맞붙여진다.
그리고, 로직 기판(11)의 실리콘 기판(81)이 박육화된 후, 실리콘 기판(81)을 관통하는 실리콘 관통 전극(816), 접속용 배선(153), 재배선(154), 및 절연막(86)이 형성된다. 그 후, 로직 기판(11)의 절연막(86)측에 가접합 기판(부도시)이 맞붙여진다.
부도시의 가접합 기판을 지지 기판으로 하여, 화소 센서 기판(12)의 실리콘 기판(101)이 박육화되고, 박육화된 실리콘 기판(101)의 상면에, 컬러 필터(15) 및 온 칩 렌즈(16)가 형성된다. 그리고, 컬러 필터(15) 및 온 칩 렌즈(16)가 형성된 후, 글라스 실 수지(17)로 글라스 보호 기판(18)이 맞붙여진다.
최후에, 로직 기판(11)에 접합한 가접합 기판이 디본드되고, 솔더 마스크(91)와 솔더볼(14)이 형성되고, 도 115b의 고체 촬상 장치(1)가 완성된다.
다음에, 도 115c에 도시되는 고체 촬상 장치(1)는 이하의 순서로 제조된다.
우선, 제각기 제조된 반제품 상태의 화소 센서 기판(12)과 메모리 기판(801)이, 배선층끼리가 마주 보도록 하여 맞붙여진다. 화소 센서 기판(12)과 메모리 기판(801)은, 화소 센서 기판(12)의 다층 배선층(102)과, 메모리 기판(801)의 다층 배선층(811)의 금속 결합(Cu-Cu)에 의해 맞붙여진다.
다음에, 메모리 기판(801)의 실리콘 기판(812)이 박육화된 후, 메모리 기판(801)의 실리콘 기판(812)을 관통하는 실리콘 관통 전극(814), 및, 그것과 접속된 재배선(821)이 형성된다.
다음에, 반제품 상태의 로직 기판(11)이, 메모리 기판(801)과, 메모리 기판(801)의 재배선(821)과, 로직 기판(11)의 다층 배선층(82)의 배선층(83)과의 금속 결합(Cu-Cu)에 의해 맞붙여진다.
그리고, 로직 기판(11)의 실리콘 기판(81)이 박육화된 후, 실리콘 기판(81)을 관통하는 실리콘 관통 전극(816), 접속용 배선(153), 재배선(154), 및 절연막(86)이 형성된다. 그 후, 로직 기판(11)의 절연막(86)측에 가접합 기판(부도시)이 맞붙여진다.
다음에, 부도시의 가접합 기판을 지지 기판으로 하여, 화소 센서 기판(12)의 실리콘 기판(101)이 박육화되고, 박육화된 실리콘 기판(101)의 상면에, 컬러 필터(15) 및 온 칩 렌즈(16)가 형성된다. 그리고, 컬러 필터(15) 및 온 칩 렌즈(16)가 형성된 후, 글라스 실 수지(17)로 글라스 보호 기판(18)이 맞붙여진다.
최후에, 로직 기판(11)에 접합한 가접합 기판이 디본드되고, 솔더 마스크(91)와 솔더볼(14)이 형성되고, 도 115c의 고체 촬상 장치(1)가 완성된다.
다음에, 도 116a 내지 도 116c에 도시되는 3층 구조의 고체 촬상 장치(1)의 구성에 관해 설명한다.
도 116a 내지 도 116c에 도시되는 고체 촬상 장치(1)는, 모두, 메모리 기판(801)과 로직 기판(11)이 페이스-투-페이스 구조로 적층되어 있다. 또한, 화소 센서 기판(12)도, 로직 기판(11)에 대해 페이스-투-페이스 구조로 적층되어 있다.
도 116a에 도시되는 고체 촬상 장치(1)는 이하의 순서로 제조된다.
우선, 제각기 제조된 반제품 상태의 로직 기판(11)과 메모리 기판(801)이, 배선층끼리가 마주 보도록 하여 맞붙여진다.
다음에, 로직 기판(11)의 실리콘 기판(81)이 박육화된 후, 실리콘 관통 전극(816), 접속용 배선(153), 재배선(154), 및 절연막(86)이 형성되고, 로직 기판(11)과 가접합 기판(부도시)이 맞붙여진다.
다음에, 부도시의 가접합 기판을 지지 기판으로 하여, 메모리 기판(801)의 실리콘 기판(812)이 박육화된 후, 칩 관통 전극(813), 실리콘 관통 전극(814), 및 재배선(821)이 형성된다.
다음에, 메모리 기판(801)의 상측에, 화소 센서 기판(12)이 접합되고, 화소 센서 기판(12)의 실리콘 기판(101)이 박육화된 후, 화소 센서 기판(12)의 실리콘 기판(101)과 다층 배선층(102)을 관통하는 칩 관통 전극(842), 실리콘 기판(101)을 관통하는 실리콘 관통 전극(843), 및 칩 관통 전극(842)과 실리콘 관통 전극(843)을 접속하는 재배선(844)이 형성된다. 이에 의해, 화소 센서 기판(12)의 다층 배선층(102)과, 메모리 기판(801)의 다층 배선층(811)이, 칩 관통 전극(842), 실리콘 관통 전극(843), 및 재배선(844)을 이용하여 접속된다. 그 후, 컬러 필터(15) 및 온 칩 렌즈(16)가 형성되고, 글라스 실 수지(17)로 글라스 보호 기판(18)이 맞붙여진다.
최후에, 로직 기판(11)에 접합한 가접합 기판이 디본드되고, 솔더 마스크(91)와 솔더볼(14)이 형성되고, 도 116a의 고체 촬상 장치(1)가 완성된다.
다음에, 도 116b에 도시되는 고체 촬상 장치(1)는 이하의 순서로 제조된다.
우선, 제각기 제조된 반제품 상태의 로직 기판(11)과 메모리 기판(801)이, 배선층끼리가 마주 보도록 하여 맞붙여진다.
다음에, 반제품 상태까지 제조된 로직 기판(11)의 실리콘 기판(81)이 박육화된 후, 칩 관통 전극(815), 실리콘 관통 전극(816), 접속용 배선(153), 재배선(154), 및 절연막(86)이 형성된다. 이에 의해, 로직 기판(11)의 다층 배선층(82)과, 메모리 기판(801)의 다층 배선층(811)이, 칩 관통 전극(815), 실리콘 관통 전극(816), 및 접속용 배선(153)으로 접속된다. 그 후, 로직 기판(11)이 가접합 기판(부도시)과 맞붙여진다.
다음에, 메모리 기판(801)의 실리콘 기판(812)이 박육화된 후, 박육화된 실리콘 기판(812)의 상측에, 화소 센서 기판(12) 가접합된다.
다음에, 화소 센서 기판(12) 전체와 메모리 기판(801)의 실리콘 기판(812)을 관통하는 칩 관통 전극(852), 화소 센서 기판(12)의 실리콘 기판(101)을 관통하는 실리콘 관통 전극(843), 및, 칩 관통 전극(842)과 실리콘 관통 전극(843)을 접속하는 재배선(844)이 형성된다. 이에 의해, 화소 센서 기판(12)의 다층 배선층(102)과, 메모리 기판(801)의 다층 배선층(811)이, 칩 관통 전극(852), 실리콘 관통 전극(843), 및 재배선(844)을 이용하여 접속된다. 그 후, 컬러 필터(15) 및 온 칩 렌즈(16)가 형성된 후, 글라스 실 수지(17)로 글라스 보호 기판(18)이 맞붙여진다.
최후에, 로직 기판(11)에 접합한 가접합 기판이 디본드되고, 솔더 마스크(91)와 솔더볼(14)이 형성되고, 도 116b의 고체 촬상 장치(1)가 완성된다.
다음에, 도 116c에 도시되는 고체 촬상 장치(1)는 이하의 순서로 제조된다.
우선, 반제품 상태의 메모리 기판(801)의 다층 배선층(811)측에 제1 가접합 기판(부도시)이 맞붙여지고, 제1 가접합 기판을 지지 기판으로 하여, 메모리 기판(801)의 실리콘 기판(812)이 박육화된다.
다음에, 반제품 상태까지 제조된 화소 센서 기판(12)이, 메모리 기판(801)과 맞붙여지고, 메모리 기판(801)의 타방에 맞붙여져 있던 제1 가접합 기판이 디본드되고, 칩 관통 전극(813), 실리콘 관통 전극(814), 및 재배선(821)이 형성된다. 이에 의해, 화소 센서 기판(12)의 다층 배선층(102)과, 메모리 기판(801)의 다층 배선층(811)이, 칩 관통 전극(813), 실리콘 관통 전극(814), 및, 재배선(821)으로 접속된다.
다음에, 메모리 기판(801)의 재배선(821)측에, 반제품 상태까지 제조된 로직 기판(11)이 맞붙여지고, 칩 관통 전극(815), 실리콘 관통 전극(816), 접속용 배선(153), 재배선(154), 및 절연막(86)이 형성된다. 이에 의해, 로직 기판(11)의 다층 배선층(82)과, 메모리 기판(801)의 다층 배선층(811)이, 칩 관통 전극(815), 실리콘 관통 전극(816), 및 접속용 배선(153)으로 접속된다. 그 후, 로직 기판(11)이 제2 가접합 기판(부도시)과 맞붙여진다.
그리고, 화소 센서 기판(12)의 실리콘 기판(101)이 박육화된 후, 컬러 필터(15) 및 온 칩 렌즈(16)가 형성되고, 글라스 실 수지(17)로 글라스 보호 기판(18)이 맞붙여진다.
최후에, 로직 기판(11)에 접합한 제2 가접합 기판이 디본드되고, 솔더 마스크(91)와 솔더볼(14)이 형성되고, 도 116c의 고체 촬상 장치(1)가 완성된다.
다음에, 도 117a 내지 도 117c에 도시되는 3층 구조의 고체 촬상 장치(1)의 구성에 관해 설명한다.
도 117a 내지 도 117c에 도시되는 고체 촬상 장치(1)도, 메모리 기판(801)과 로직 기판(11)이 페이스-투-페이스 구조로 적층되고, 화소 센서 기판(12)도, 로직 기판(11)에 대해 페이스-투-페이스 구조로 적층되어 있는 구조이다.
도 117a에 도시되는 고체 촬상 장치(1)는 이하의 순서로 제조된다.
우선, 제각기 제조된 반제품 상태의 로직 기판(11)과 메모리 기판(801)이, 배선층끼리가 마주 보도록 하여, 로직 기판(11)의 다층 배선층(82)과, 메모리 기판(801)의 다층 배선층(811)의 금속 결합(Cu-Cu)에 의해 맞붙여진다.
다음에, 로직 기판(11)의 실리콘 기판(81)이 박육화된 후, 실리콘 관통 전극(816), 접속용 배선(153), 재배선(154), 및 절연막(86)이 형성된다. 그 후, 로직 기판(11)이 가접합 기판(부도시)과 맞붙여진다.
다음에, 부도시의 가접합 기판을 지지 기판으로 하여, 메모리 기판(801)의 실리콘 기판(812)이 박육화된 후, 실리콘 관통 전극(814)과 재배선(821)이 형성된다.
다음에, 메모리 기판(801)의 상측에, 화소 센서 기판(12)이 접합되고, 화소 센서 기판(12)의 실리콘 기판(101)이 박육화된 후, 화소 센서 기판(12)의 실리콘 기판(101)과 다층 배선층(102)을 관통하는 칩 관통 전극(842), 실리콘 기판(101)을 관통하는 실리콘 관통 전극(843), 및, 칩 관통 전극(842)과 실리콘 관통 전극(843)을 접속하는 재배선(844)이 형성된다. 이에 의해, 화소 센서 기판(12)의 다층 배선층(102)과, 메모리 기판(801)의 다층 배선층(811)이, 칩 관통 전극(842), 실리콘 관통 전극(843), 및 재배선(844)을 이용하여 접속된다. 그 후, 컬러 필터(15) 및 온 칩 렌즈(16)가 형성되고, 글라스 실 수지(17)로 글라스 보호 기판(18)이 맞붙여진다.
최후에, 로직 기판(11)에 접합한 가접합 기판이 디본드되고, 솔더 마스크(91)와 솔더볼(14)이 형성되고, 도 117a의 고체 촬상 장치(1)가 완성된다.
다음에, 도 117b에 도시되는 고체 촬상 장치(1)는 이하의 순서로 제조된다.
우선, 반제품 상태의 메모리 기판(801)의 다층 배선층(811)측에 제1 가접합 기판(부도시)이 맞붙여지고, 제1 가접합 기판을 지지 기판으로 하여, 메모리 기판(801)의 실리콘 기판(812)이 박육화된다.
다음에, 반제품 상태까지 제조된 화소 센서 기판(12)이, 메모리 기판(801)과 맞붙여지고, 메모리 기판(801)의 타방에 맞붙여져 있던 제1 가접합 기판이 디본드되고, 칩 관통 전극(813), 실리콘 관통 전극(814), 및 재배선(821)이 형성된다. 이에 의해, 화소 센서 기판(12)의 다층 배선층(102)과, 메모리 기판(801)의 다층 배선층(811)이, 칩 관통 전극(813), 실리콘 관통 전극(814), 및 재배선(821)으로 접속된다.
다음에, 반제품 상태의 로직 기판(11)이, 메모리 기판(801)과, 배선층끼리가 마주 보도록 하여, 로직 기판(11)의 다층 배선층(82)과, 메모리 기판(801)의 다층 배선층(811)의 금속 결합(Cu-Cu)에 의해 맞붙여진다.
다음에, 로직 기판(11)의 실리콘 기판(81)이 박육화된 후, 실리콘 관통 전극(816), 접속용 배선(153), 재배선(154), 및 절연막(86)이 형성된다. 그 후, 로직 기판(11)이 제2 가접합 기판(부도시)과 맞붙여진다.
그리고, 제2 가접합 기판을 지지 기판으로 하여, 화소 센서 기판(12)의 실리콘 기판(101)이 박육화된다. 그 후, 컬러 필터(15) 및 온 칩 렌즈(16)가 형성되고, 글라스 실 수지(17)로 글라스 보호 기판(18)이 맞붙여진다.
최후에, 로직 기판(11)에 접합한 제2 가접합 기판이 디본드되고, 솔더 마스크(91)와 솔더볼(14)이 형성되고, 도 117b의 고체 촬상 장치(1)가 완성된다.
다음에, 도 117c에 도시되는 고체 촬상 장치(1)는 이하의 순서로 제조된다.
우선, 제각기 제조된 반제품 상태의 로직 기판(11)과 메모리 기판(801)이, 배선층끼리가 마주 보도록 하여, 로직 기판(11)의 다층 배선층(82)과, 메모리 기판(801)의 다층 배선층(811)의 금속 결합(Cu-Cu)에 의해 맞붙여진다.
다음에, 로직 기판(11)의 실리콘 기판(81)이 박육화된 후, 실리콘 관통 전극(816), 접속용 배선(153), 재배선(154), 및 절연막(86)이 형성된다. 그 후, 로직 기판(11)이 가접합 기판(부도시)과 맞붙여진다.
다음에, 메모리 기판(801)의 실리콘 기판(812)이 박육화된 후, 실리콘 관통 전극(814)과 재배선(821)이 형성된다.
다음에, 메모리 기판(801)의 상측에, 화소 센서 기판(12)이 맞붙여진다. 즉, 메모리 기판(801)의 재배선(821)과, 화소 센서 기판(12)의 다층 배선층(102)과의 금속 결합(Cu-Cu)에 의해, 메모리 기판(801)과 화소 센서 기판(12) 가접합된다.
그 후, 화소 센서 기판(12)의 실리콘 기판(101) 상면에, 컬러 필터(15) 및 온 칩 렌즈(16)가 형성되고, 글라스 실 수지(17)로 글라스 보호 기판(18)이 맞붙여진다.
최후에, 로직 기판(11)에 접합한 가접합 기판이 디본드되고, 솔더 마스크(91)와 솔더볼(14)이 형성되고, 도 117c의 고체 촬상 장치(1)가 완성된다.
이상, 도 115 내지 도 117을 참조하여 설명한 바와 같이, 페이스-투-페이스 구조의 배치 관계에 있는 로직 기판(11)과 화소 센서 기판(12)의 사이에, 메모리 기판(801)을 삽입함으로써, 3층 구조의 고체 촬상 장치(1)를 구성할 수 있다. 이 경우의 메모리 기판(801) 방향은, 상술한 바와 같이, 로직 기판(11)에 대해, 페이스-투-페이스 구조, 및, 페이스-투-백 구조의 어느 쪽도 가능하다.
또한, 도 115 내지 도 117에 도시한 각 구조는, 솔더볼(14)로부터 가장 떨어진 화소 센서 기판(12)의 신호에 관해서는, 메모리 기판(801)을 통하여 로직 기판(11)에 전송하는 구조로 되어 있다.
그러나, 예를 들면, 도 118에 도시되는 바와 같이, 로직 기판(11), 메모리 기판(801), 및, 화소 센서 기판(12)의 3개의 반도체 기판을 관통하는 칩 관통 전극(861)을 마련하고, 화소 센서 기판(12)의 신호는, 칩 관통 전극(861)을 통하여, 로직 기판(11)측에 전송하는 구조로 하는 것도 가능하다. 마찬가지로, 메모리 기판(801)의 신호도, 칩 관통 전극(861)을 이용하여 로직 기판(11)측에 전송할 수 있다.
또한, 고체 촬상 장치(1)를 구성하는 반도체 기판의 적층의 수는, 상술한 2층이나 3층으로 한정도지 않고, 4층이나 5층, 그 이상의 적층이라도 좋다.
<10.전자 기기에의 적용례>
본 개시의 기술은, 고체 촬상 장치에의 적용으로 한정되는 것이 아니다. 즉, 본 개시의 기술은, 디지털 스틸 카메라나 비디오 카메라 등의 촬상 장치나, 촬상 기능을 갖는 휴대 단말 장치나, 화상 판독부에 고체 촬상 장치를 이용하는 복사기 등, 화상 취입부(광전 변환부)에 고체 촬상 장치를 이용하는 전자 기기 전반에 대해 적용 가능하다.
도 119는, 본 개시에 관한 전자 기기로서의, 촬상 장치의 구성례를 도시하는 블록도이다.
도 119의 촬상 장치(300)는, 도 1의 고체 촬상 장치(1)의 구성이 채용되는 고체 촬상 장치(302), 및 카메라 신호 처리 회로인 DSP(Digital Signal Processor) 회로(303)를 구비한다. 또한, 촬상 장치(300)는, 프레임 메모리(304), 표시부(305), 기록부(306), 조작부(307), 및 전원부(308)도 구비한다. DSP 회로(303), 프레임 메모리(304), 표시부(305), 기록부(306), 조작부(307) 및 전원부(308)는, 버스 라인(309)을 통하여 상호 접속되어 있다.
고체 촬상 장치(302)는, 피사체로부터의 입사광(상광)을 받아들여 촬상면상에 결상된 입사광의 광량을 화소 단위로 전기 신호로 변환하여 화소 신호로서 출력한다. 이 고체 촬상 장치(302)로서, 도 1의 고체 촬상 장치(1), 즉, 화소 영역(21)을 포함하는 화소 센서 기판(12)과, 적어도 로직 회로(23)를 포함하는 로직 기판(11)을 적층함에 의해 소형화된 반도체 패키지를 이용할 수 있다.
표시부(305)는, 예를 들면, 액정 패널이나 유기 EL(Electro Luminescence) 패널 등의 패널형 표시 장치로 이루어지고, 고체 촬상 장치(302)에서 촬상된 동화 또는 정지화를 표시한다. 기록부(306)는, 고체 촬상 장치(302)에서 촬상된 동화 또는 정지화를, 하드 디스크나 반도체 메모리 등의 기록 매체에 기록한다.
조작부(307)는, 유저에 의한 조작하에, 촬상 장치(300)가 갖는 다양한 기능에 관해 조작 지령을 발한다. 전원부(308)는, DSP 회로(303), 프레임 메모리(304), 표시부(305), 기록부(306) 및 조작부(307)의 동작 전원이 되는 각종의 전원을, 이들 공급 대상에 대해 적절히 공급한다.
상술한 바와 같이, 고체 촬상 장치(302)로서, 상술한 각 구조의 어느 일방을 갖는 고체 촬상 장치(1)를 이용함으로써, 포토 다이오드(PD)의 면적을 확대하여 고감도를 실현하면서, 소형화를 실현할 수 있다. 따라서, 비디오 카메라나 디지털 스틸 카메라, 나아가서는 휴대 전화기 등의 모바일 기기용 카메라 모듈 등의 촬상 장치(300)에서도, 반도체 패키지의 소형화와, 촬상 화상의 고화질화의 양립을 도모할 수 있다.
상술한 예에서는, 하측 기판(11)과 상측 기판(12)이 적층되어 구성되는 적층 기판(13)이 패키지화된 반도체 장치의 예로서, CMOS 고체 촬상 장치의 구성에 관해 설명하였지만, 본 개시의 기술은, 고체 촬상 장치로 한하지 않고, 기타의 용도의 패키지화된 반도체 장치에 적용할 수 있다.
예를 들면, 본 개시의 기술은, 가시광의 입사광량의 분포를 검지하여 화상으로서 촬상하는 고체 촬상 장치에의 적용으로 한하지 않고, 적외선이나 X선, 또는 입자 등의 입사량의 분포를 화상으로서 촬상하는 고체 촬상 장치나, 광의의 의미로서, 압력이나 정전용량 등, 다른 물리량의 분포를 검지하여 화상으로서 촬상하는 지문 검출 센서 등의 고체 촬상 장치(물리량 분포 검지 장치) 전반에 대해 적용 가능하다.
본 개시의 실시의 형태는, 상술한 실시의 형태로 한정되는 것이 아니고, 본 개시의 요지를 일탈하지 않는 범위에서 여러 가지의 변경이 가능하다.
예를 들면, 상술한 복수의 실시의 형태의 전부 또는 일부를 조합시킨 형태를 채용할 수 있다.
또한, 본 명세서에 기재된 효과는 어디까지나 예시이고 한정되는 것이 아니고, 본 명세서에 기재된 것 이외의 효과가 있어도 좋다.
또한, 본 개시는 이하와 같은 구성도 취할 수 있다.
(1)
광전 변환을 행하는 화소부가 2차원 배열된 화소 영역이 형성된 제1의 반도체 기판과, 상기 화소부로부터 출력된 화소 신호를 처리하는 로직 회로가 형성된 제2의 반도체 기판이 적층되어 구성되어 있고, 상기 제1의 반도체 기판의 상기 화소 영역 내의 온 칩 렌즈의 위에, 실 수지를 통하여, 상기 온 칩 렌즈를 보호하는 보호 기판이 배치되어 있는 반도체 장치.
(2)
상기 제1의 반도체 기판과 상기 제2의 반도체 기판은, 각각에 배선층이 형성된 후에, 접속됨으로써, 상기 제1의 반도체 기판과 상기 제2의 반도체 기판의 적층 구조가 구성되어 있는 상기 (1)에 기재된 반도체 장치.
(3)
상기 제1의 반도체 기판을 관통하고, 상기 제1의 반도체 기판의 배선층과 전기적으로 접속하는 제1 관통 전극과, 상기 제1의 반도체 기판 및 상기 제1의 반도체 기판의 배선층을 관통하고, 상기 제2의 반도체 기판의 배선층과 전기적으로 접속하는 제2 관통 전극과, 상기 제1 관통 전극과 상기 제2 관통 전극을 전기적으로 접속하는 접속용 배선과, 상기 제2의 반도체 기판을 관통하고, 상기 화소 신호를 상기 반도체 장치의 외부에 출력하는 전극부와 상기 제2의 반도체 기판의 배선층을 전기적으로 접속하는 제3 관통 전극을 또한 구비하는 상기 (2)에 기재된 반도체 장치.
(4)
상기 제2의 반도체 기판의 상기 전극부가 형성되어 있는 표면상에는 솔더 마스크가 형성되어 있고, 상기 전극부가 형성되어 있는 영역상에는 상기 솔더 마스크가 형성되어 있지 않은 상기 (3)에 기재된 반도체 장치.
(5)
상기 제2의 반도체 기판의 상기 전극부가 형성되어 있는 표면상에는 절연막이 형성되어 있고, 상기 전극부가 형성되어 있는 영역상에는 상기 절연막이 형성되어 있지 않은 상기 (3)에 기재된 반도체 장치.
(6)
상기 제2의 반도체 기판을 관통하고, 상기 제2의 반도체 기판의 배선층과 전기적으로 접속하는 제1 관통 전극과, 상기 제2의 반도체 기판 및 상기 제2의 반도체 기판의 배선층을 관통하고, 상기 제1의 반도체 기판의 배선층과 전기적으로 접속하는 제2 관통 전극과, 상기 제1 관통 전극과 상기 제2 관통 전극을 전기적으로 접속하는 접속용 배선과, 상기 화소 신호를 상기 반도체 장치의 외부에 출력하는 전극부와 상기 접속용 배선을 전기적으로 접속하는 재배선을 또한 구비하는 상기 (2)에 기재된 반도체 장치.
(7)
상기 제2의 반도체 기판을 관통하고, 상기 화소 신호를 상기 반도체 장치의 외부에 출력하는 전극부와 상기 제2의 반도체 기판의 배선층을 전기적으로 접속하는 관통 전극과, 상기 관통 전극과 상기 전극부를 전기적으로 접속하는 재배선을 또한 구비하고, 상기 제1의 반도체 기판의 배선층 및 상기 제2의 반도체 기판의 배선층은, 배선층끼리의 금속 결합에 의해 접속되어 있는 상기 (2)에 기재된 반도체 장치.
(8)
상기 재배선과 동일층에, 어느 배선층과도 전기적으로 접속되지 않은 더미 배선을 또한 구비하는 상기 (7)에 기재된 반도체 장치.
(9)
상기 제2의 반도체 기판을 관통하고, 상기 제2의 반도체 기판의 배선층과 전기적으로 접속하는 제1 관통 전극과, 상기 제2의 반도체 기판과 상기 제2의 반도체 기판의 배선층을 관통하고, 상기 제1의 반도체 기판의 배선층과 전기적으로 접속하는 제2 관통 전극과, 상기 제1 관통 전극과 상기 제2 관통 전극을 전기적으로 접속하는 접속용 배선과, 상기 화소 신호를 상기 반도체 장치의 외부에 출력하는 전극부와 전기적으로 접속하는 재배선과, 상기 재배선과 상기 접속용 배선을 접속하는 접속용 도체를 또한 구비하는 상기 (2)에 기재된 반도체 장치.
(10)
상기 제1의 반도체 기판을 관통하고, 상기 제1의 반도체 기판의 배선층과 전기적으로 접속하는 제1 관통 전극과, 상기 제1의 반도체 기판 및 상기 제1의 반도체 기판의 배선층을 관통하고, 상기 제2의 반도체 기판의 배선층과 전기적으로 접속하는 제2 관통 전극과, 상기 제1 관통 전극과 상기 제2 관통 전극을 전기적으로 접속하는 접속용 배선과, 상기 제1 및 제2의 반도체 기판을 관통하고, 상기 화소 신호를 상기 반도체 장치의 외부에 출력하는 전극부와 전기적으로 접속하는 제3 관통 전극을 또한 구비하는 상기 (2)에 기재된 반도체 장치.
(11)
상기 제2의 반도체 기판의 상기 전극부가 형성되어 있는 표면상에는 솔더 마스크가 형성되어 있고, 상기 전극부가 형성되어 있는 영역상에는 상기 솔더 마스크가 형성되어 있지 않은 상기 (10)에 기재된 반도체 장치.
(12)
상기 제2의 반도체 기판의 상기 전극부가 형성되어 있는 표면상에는 절연막이 형성되어 있고, 상기 전극부가 형성되어 있는 영역상에는 상기 절연막이 형성되어 있지 않은 상기 (10)에 기재된 반도체 장치.
(13)
상기 제1의 반도체 기판을 관통하고, 상기 제1 및 제2의 반도체 기판 각각의 배선층과 전기적으로 접속하는 제1 관통 전극과, 상기 제1 및 제2의 반도체 기판을 관통하고, 상기 화소 신호를 상기 반도체 장치의 외부에 출력하는 전극부와 전기적으로 접속하는 제2 관통 전극을 또한 구비하는 상기 (2)에 기재된 반도체 장치.
(14)
상기 제1 및 제2의 반도체 기판을 관통하고, 상기 화소 신호를 상기 반도체 장치의 외부에 출력하는 전극부와 전기적으로 접속하는 관통 전극을 또한 구비하고, 상기 제1의 반도체 기판의 배선층 및 상기 제2의 반도체 기판의 배선층은, 배선층끼리의 금속 결합에 의해 접속되어 있는 상기 (2)에 기재된 반도체 장치.
(15)
상기 제1의 반도체 기판과 상기 제2의 반도체 기판은, 배선층끼리 마주 보도록 하여 맞붙여져 있는 상기 (1)에 기재된 반도체 장치.
(16)
상기 제1의 반도체 기판 및 상기 제2의 반도체 기판은, 상기 제1의 반도체 기판의 배선층측이, 상기 제2의 반도체 기판의 배선층측과 반대의 면이 마주 보도록 하여 맞붙여져 있는 상기 (1)에 기재된 반도체 장치.
(17)
상기 화소 신호를 상기 반도체 장치의 외부에 출력하는 전극부와, 상기 제2의 반도체 기판부터 상기 전극부에 상기 화소 신호를 전달하는 재배선을 또한 구비하는 상기 (1)에 기재된 반도체 장치.
(18)
상기 전극부는, 상기 재배선의 위에 형성된 랜드부상에 탑재되어 있는 상기 (17)에 기재된 반도체 장치.
(19)
상기 재배선의 외측에, 상기 전극부의 재료와의 반응을 억제하는 배리어 메탈막이 형성되어 있는 상기 (17) 또는 (18)에 기재된 반도체 장치.
(20)
상기 재배선의 적어도 일부는, 상기 제2의 반도체 기판의 홈에 형성되어 있는 상기 (17) 내지 (19)의 어느 하나에 기재된 반도체 장치.
(21)
상기 제1의 반도체 기판과 상기 제2의 반도체 기판의 사이에, 배선층이 형성된 제3의 반도체 기판이 삽입되어, 3층의 반도체 기판으로 구성되어 있는 상기 (1)에 기재된 반도체 장치.
(22)
상기 제3의 반도체 기판에 형성되어 있는 배선층이, 상기 제1의 반도체 기판의 배선층과 마주 보도록, 상기 제3의 반도체 기판이 상기 제1의 반도체 기판과 상기 제2의 반도체 기판의 사이에 삽입되어 있는 상기 (21)에 기재된 반도체 장치.
(23)
상기 제3의 반도체 기판에 형성되어 있는 배선층이, 상기 제2의 반도체 기판의 배선층과 마주 보도록, 상기 제3의 반도체 기판이 상기 제1의 반도체 기판과 상기 제2의 반도체 기판의 사이에 삽입되어 있는 상기 (21)에 기재된 반도체 장치.
(24)
상기 제3의 반도체 기판은 메모리 회로를 포함하는 상기 (21)에 기재된 반도체 장치.
(25)
상기 메모리 회로는, 상기 화소 영역에서 생성된 신호 및 상기 로직 회로에 의해 처리된 화소 신호를 나타내는 데이터 중 적어도 하나를 기억하는 상기 (24)에 기재된 반도체 장치.
(26)
제1 배선층이 형성된 제1의 반도체 기판과, 제2 배선층이 형성된 제2의 반도체 기판을, 배선층끼리 마주 보도록 하여 접속하고, 상기 제1 배선층 및 상기 제2 배선층과 전기적으로 접속되어 있는 관통 전극을 형성하고, 컬러 필터 및 온 칩 렌즈를 형성하고, 상기 온 칩 렌즈를 보호하는 보호 기판을, 상기 온 칩 렌즈의 위에, 실 수지에 의해 접속하는 반도체 장치의 제조 방법.
(27)
제1 배선층이 형성된 제1의 반도체 기판에 대해, 상기 제1의 반도체 기판의 상기 제1 배선층이 형성된 측과 반대의 면에 컬러 필터 및 온 칩 렌즈를 형성하고, 제2 배선층이 형성된 제2의 반도체 기판을 관통하는 관통 전극을 형성하고, 상기 컬러 필터 및 온 칩 렌즈가 형성된 상기 제1의 반도체 기판과, 상기 관통 전극이 형성된 상기 제2의 반도체 기판을, 배선층끼리 마주 보도록 하여 접속하는 반도체 장치의 제조 방법.
(28)
광전 변환을 행하는 화소부가 2차원 배열된 화소 영역이 형성된 제1의 반도체 기판과, 상기 화소부로부터 출력된 화소 신호를 처리하는 로직 회로가 형성된 제2의 반도체 기판이 적층되어 구성되어 있고, 상기 제1의 반도체 기판의 상기 화소 영역 내의 온 칩 렌즈의 위에, 실 수지를 통하여, 상기 온 칩 렌즈를 보호하는 보호 기판이 배치되어 있는 반도체 장치를 구비하는 전자 기기.
(A1)
제1 배선층이 형성된 제1의 반도체 기판과, 제2 배선층이 형성된 제2의 반도체 기판을, 배선층끼리가 마주 보도록 하여 맞붙이고, 상기 제1 배선층 및 상기 제2 배선층과 전기적으로 접속되어 있는 관통 전극을 형성한 후에, 컬러 필터 및 온 칩 렌즈를 형성하고, 상기 온 칩 렌즈를 보호하는 보호 기판을, 상기 온 칩 렌즈의 위에, 실 수지에 의해 접속하는 반도체 장치의 제조 방법.
(A2)
상기 제1의 반도체 기판과 상기 제2의 반도체 기판을 맞붙인 후에, 상기 관통 전극으로서의 제1 관통 전극과 제2 관통 전극을 형성하고, 상기 제1 관통 전극은, 상기 제2의 반도체 기판을 관통하고, 상기 제2의 반도체 기판의 배선층과 전기적으로 접속되고, 상기 제2 관통 전극은, 상기 제2의 반도체 기판과 그 배선층을 관통하고, 상기 제1의 반도체 기판의 배선층과 전기적으로 접속되는 상기 (A1)에 기재된 반도체 장치의 제조 방법.
(A3)
상기 제1 관통 전극과 상기 제2 관통 전극을 전기적으로 접속하는 접속용 배선과, 신호를 상기 반도체 장치의 외부에 출력하는 전극부와, 상기 접속용 배선을 전기적으로 접속하는 재배선을 또한 형성하는 상기 (A2)에 기재된 반도체 장치의 제조 방법.
(A4)
상기 접속용 배선과 상기 재배선을 형성 후, 그 위에 가접합 기판을 맞붙이고, 상기 가접합 기판을 박리 후, 상기 전극부를 형성하는 상기 (A3)에 기재된 반도체 장치의 제조 방법.
(A5)
상기 접속용 배선과 상기 재배선을 형성 후, 상기 제1의 반도체 기판을 박육화하는 상기 (A4)에 기재된 반도체 장치의 제조 방법.
(A6)
상기 가접합 기판은 박리층을 가지며, 상기 가접합 기판의 상기 박리층의 면을 맞붙이고, 상기 가접합 기판을 박리할 때는, 상기 박리층을 남겨 두고 박리하는 상기 (A4) 또는 (A5)에 기재된 반도체 장치의 제조 방법.
(A7)
상기 가접합 기판은 박리층과 절연막을 가지며, 상기 가접합 기판의 상기 절연막의 면을 맞붙이고, 상기 가접합 기판을 박리할 때는, 상기 박리층과 절연막을 남겨 두고 박리하는 상기 (A4) 또는 (A5)에 기재된 반도체 장치의 제조 방법.
(A8)
상기 접속용 배선과 상기 재배선을 형성하기 전에, 상기 제1의 반도체 기판을 박육화하는 상기 (A4) 내지 (A7)의 어느 일방에 기재된 반도체 장치의 제조 방법.
(A9)
상기 접속용 배선 또는 상기 재배선의 적어도 일부는, 상기 제1의 반도체 기판을 파들어간 부분에 형성되는 상기 (A4)에 기재된 반도체 장치의 제조 방법.
(A10)
상기 접속용 배선과 상기 재배선을 형성 후, 그 위에 상기 전극부를 형성하고, 상기 전극부의 위에 가접합 기판을 맞붙이는 상기 (A3)에 기재된 반도체 장치의 제조 방법.
(A11)
상기 접속용 배선과 상기 재배선을 형성 후, 상기 제1의 반도체 기판을 박육화하는 상기 (A10)에 기재된 반도체 장치의 제조 방법.
(A12)
상기 접속용 배선과 상기 재배선을 형성하기 전에, 상기 제1의 반도체 기판을 박육화하는 상기 (A10)에 기재된 반도체 장치의 제조 방법.
(A13)
상기 제1 관통 전극과 상기 제2 관통 전극을 전기적으로 접속하는 접속용 배선을, 상기 제1 관통 전극 및 상기 제2 관통 전극과 함께 형성한 후, 그 위에 가접합 기판을 접합하고, 상기 가접합 기판을 박리 후, 신호를 상기 반도체 장치의 외부에 출력하는 전극부와, 상기 접속용 배선을 전기적으로 접속하는 재배선을 형성하는 상기 (A2)에 기재된 반도체 장치의 제조 방법.
(A14)
상기 가접합 기판을 박리 후, 상기 접속용 배선과 상기 재배선을 접속하는 접속용 도체도 형성하는 상기 (A13)에 기재된 반도체 장치의 제조 방법.
(A15)
상기 제1 관통 전극 및 제2 관통 전극과 함께, 신호를 상기 반도체 장치의 외부에 출력하는 전극부과 접속하는 재배선을 형성하는 상기 (A2)에 기재된 반도체 장치의 제조 방법.
(A16)
상기 재배선을 형성 후, 그 위에, 절연막을 형성하는 상기 (A15)에 기재된 반도체 장치의 제조 방법.
(A17)
상기 재배선상의 상기 전극부가 형성되는 영역의 상기 절연막의 일부가 제거되는 상기 (A16)에 기재된 반도체 장치의 제조 방법.
(A18)
상기 재배선상의 상기 전극부가 형성되는 영역의 상기 절연막이, 상기 재배선이 노출될 때까지 제거되는 상기 (A16)에 기재된 반도체 장치의 제조 방법.
(A19)
상기 제1의 반도체 기판과 상기 제2의 반도체 기판을, 배선층끼리의 금속 결합에 의해 맞붙이고, 상기 제2의 반도체 기판을 관통하는 상기 관통 전극을 형성하는 상기 (A1)에 기재된 반도체 장치의 제조 방법.
(A20)
신호를 상기 반도체 장치의 외부에 출력하는 전극부과 접속되는 재배선을 상기 관통 전극과 함께 형성하고, 그 후, 상기 상기 제1의 반도체 기판을 박육화하는 상기 (A19)에 기재된 반도체 장치의 제조 방법.
(A21)
신호를 상기 반도체 장치의 외부에 출력하는 전극부과 접속되는 재배선을 상기 관통 전극과 함께 형성하기 전에, 상기 상기 제1의 반도체 기판을 박육화하는 상기 (A19)에 기재된 반도체 장치의 제조 방법.
(A22)
상기 제1의 반도체 기판과 상기 제2의 반도체 기판을 맞붙인 후에, 상기 관통 전극으로서의 제1 관통 전극과 제2 관통 전극을 형성하고, 상기 제1 관통 전극은, 상기 제1의 반도체 기판을 관통하고, 상기 제1의 반도체 기판의 배선층과 전기적으로 접속되고, 상기 제2 관통 전극은, 상기 제1의 반도체 기판과 그 배선층을 관통하고, 상기 제2의 반도체 기판의 배선층과 전기적으로 접속되는 상기 (A1)에 기재된 반도체 장치의 제조 방법.
(A23)
상기 제1 및 제2의 반도체 기판을 관통하고, 신호를 상기 반도체 장치의 외부에 출력하는 전극부와 전기적으로 접속하는 제3 관통 전극을, 상기 제1 관통 전극 및 제2 관통 전극과 함께 형성하는 상기 (A22)에 기재된 반도체 장치의 제조 방법.
(A24)
상기 온 칩 렌즈를 형성 후, 그 위에, 가접합 기판을 맞붙이고, 상기 가접합 기판을 박리 후, 상기 보호 기판을 상기 실 수지에 의해 접속하는 상기 (A22) 또는 (A23)에 기재된 반도체 장치의 제조 방법.
(A25)
상기 제1의 반도체 기판과 상기 제2의 반도체 기판을 맞붙인 후, 상기 관통 전극으로서의 제1 관통 전극과 제2 관통 전극을 형성하기 전에, 제3 관통 전극을 형성하고, 상기 제1 관통 전극은, 상기 제1의 반도체 기판을 관통하고, 상기 제1의 반도체 기판의 배선층과 전기적으로 접속되고, 상기 제2 관통 전극은, 상기 제1의 반도체 기판과 그 배선층을 관통하고, 상기 제2의 반도체 기판의 배선층과 전기적으로 접속되고, 상기 제3 관통 전극은, 상기 제2의 반도체 기판을 관통하고, 상기 제2의 반도체 기판의 배선층과 전기적으로 접속되는 상기 (A2)에 기재된 반도체 장치의 제조 방법.
(A26)
상기 제1의 반도체 기판과 상기 제2의 반도체 기판을 맞붙인 후에, 상기 관통 전극으로서의 제1 관통 전극과 제2 관통 전극을 형성하고, 상기 제1 관통 전극은, 상기 제1의 반도체 기판을 관통하고, 상기 제1 및 제2의 반도체 기판 각각의 배선층과 전기적으로 접속되고, 상기 제2 관통 전극은, 상기 제1 및 제2의 반도체 기판을 관통하고, 신호를 상기 반도체 장치의 외부에 출력하는 전극부와 전기적으로 접속되는 상기 (A1)에 기재된 반도체 장치의 제조 방법.
(A27)
상기 제1의 반도체 기판과 상기 제2의 반도체 기판을, 배선층끼리의 금속 결합에 의해 맞붙이고, 상기 제1 및 제2의 반도체 기판을 관통하고, 신호를 상기 반도체 장치의 외부에 출력하는 전극부와 전기적으로 접속하는 상기 관통 전극을 형성하는 상기 (A1)에 기재된 반도체 장치의 제조 방법.
(A28)
신호를 상기 반도체 장치의 외부에 출력하는 전극부과 접속된 재배선을 다마신법에 의해 형성하는 상기 (A1)에 기재된 반도체 장치의 제조 방법.
(A29)
신호를 상기 반도체 장치의 외부에 출력하는 전극부과 접속된 재배선을 세미애더티브법에 의해 형성하는 상기 (A1)에 기재된 반도체 장치의 제조 방법.
(B1)
제1 배선층이 형성된 제1의 반도체 기판과, 제2 배선층이 형성된 제2의 반도체 기판을, 상기 제1의 반도체 기판의 상기 제1 배선층과, 상기 제2의 반도체 기판의 상기 제2 배선층측과 반대의 면이 마주 보도록 하여 맞붙이고, 상기 제1 배선층 및 상기 제2 배선층과 전기적으로 접속되어 있는 관통 전극을 형성한 후에, 컬러 필터 및 온 칩 렌즈를 형성하고, 상기 온 칩 렌즈를 보호하는 보호 기판을, 상기 온 칩 렌즈의 위에, 실 수지에 의해 접속하는 반도체 장치의 제조 방법.
(B2)
상기 제1의 반도체 기판과 상기 제2의 반도체 기판을 맞붙인 후에, 상기 관통 전극으로서의 제1 관통 전극과 제2 관통 전극을 형성하고, 상기 제1 관통 전극은, 상기 제1의 반도체 기판을 관통하고, 상기 제1의 반도체 기판의 배선층과 전기적으로 접속되고, 상기 제2 관통 전극은, 상기 제2의 반도체 기판과 그 배선층을 관통하고, 상기 제1의 반도체 기판의 배선층과 전기적으로 접속되는 상기 (B1)에 기재된 반도체 장치의 제조 방법.
(B3)
상기 보호 기판을 상기 실 수지에 의해 접속 후, 신호를 상기 반도체 장치의 외부에 출력하는 전극부과 접속된 재배선을 더욱 형성하는 상기 (B1) 또는 (B2)에 기재된 반도체 장치의 제조 방법.
(B4)
상기 제2의 반도체 기판을 박육화한 후, 상기 제1의 반도체 기판과의 접합면에, 차광막을 형성하는 상기 (B3)에 기재된 반도체 장치의 제조 방법.
(B5)
상기 제1의 반도체 기판과 상기 제2의 반도체 기판을 접합하기 전에, 신호를 상기 반도체 장치의 외부에 출력하는 전극부과 접속된 재배선을 더욱 형성하는 상기 (B2)에 기재된 반도체 장치의 제조 방법.
(B6)
신호를 상기 반도체 장치의 외부에 출력하는 전극부과 접속되는, 소정의 접속 도체로 형성된 랜드부를, 상기 재배선의 위에 형성하는 상기 (B5)에 기재된 반도체 장치의 제조 방법.
(B7)
상기 랜드부와 상기 재배선이 비아를 이용하여 접속되어 있는 상기 (B6)에 기재된 반도체 장치의 제조 방법.
(B8)
상기 제1의 반도체 기판과 상기 제2의 반도체 기판을 접합하기 전에, 신호를 상기 반도체 장치의 외부에 출력하는 전극부와, 상기 전극부과 접속되는 재배선을 더욱 형성하는 상기 (B1)에 기재된 반도체 장치의 제조 방법.
(B9)
신호를 상기 반도체 장치의 외부에 출력하는 전극부과 접속되는 재배선을 다마신법에 의해 형성하는 상기 (B1)에 기재된 반도체 장치의 제조 방법.
(B10)
신호를 상기 반도체 장치의 외부에 출력하는 전극부과 접속되는 재배선을 세미애더티브법에 의해 형성하는 상기 (B1)에 기재된 반도체 장치의 제조 방법.
(C1)
제1 배선층이 형성된 제1의 반도체 기판에 대해, 상기 제1의 반도체 기판의 상기 제1 배선층이 형성된 측과 반대의 면에 컬러 필터 및 온 칩 렌즈를 형성하고, 제2 배선층이 형성된 제2의 반도체 기판에 대해, 상기 제2의 반도체 기판을 관통하는 관통 전극을 형성하고, 상기 컬러 필터 및 온 칩 렌즈가 형성된 상기 제1의 반도체 기판과, 상기 관통 전극이 형성된 상기 제2의 반도체 기판을, 배선층끼리가 마주 보도록 하여 맞붙이는 반도체 장치의 제조 방법.
(C2)
상기 제1의 반도체 기판과 상기 제2의 반도체 기판은, 상기 제1 배선층과 상기 제2 배선층의 금속 결합에 의해 맞붙여진 상기 (C1)에 기재된 반도체 장치의 제조 방법.
(C3)
상기 제1의 반도체 기판의 상기 제1 배선층이 형성된 측과 반대의 면에 컬러 필터 및 온 칩 렌즈를 형성한 후, 상기 온 칩 렌즈를 보호하는 보호 기판을, 상기 온 칩 렌즈의 위에, 실 수지에 의해 접속하는 상기 (C2)에 기재된 반도체 장치의 제조 방법.
(C4)
상기 보호 기판의 표면에, 보호막을 더욱 형성하는 상기 (C3)에 기재된 반도체 장치의 제조 방법.
(C5)
상기 제2의 반도체 기판에 대해, 상기 제2의 반도체 기판을 관통하는 관통 전극을 형성할 때, 신호를 상기 반도체 장치의 외부에 출력하는 전극부와 전기적으로 접속하는 재배선도 형성하는 상기 (C1)에 기재된 반도체 장치의 제조 방법.
(C6)
상기 재배선과 동일층에, 어느 배선층과도 전기적으로 접속되지 않은 더미 배선도 형성하는 상기 (C5)에 기재된 반도체 장치의 제조 방법.
다양한 수정, 조합, 하위 조합 및 변경은 관련 기술분야의 기술자의 설계의 요구 및 첨부된 청구항과 그 균등물 범위 내에 있는 다른 요인에 의하여 발생할 수 있음을 이해해야 한다.
1 : 고체 촬상 장치
11 : 하측 기판(로직 기판)
12 : 상측 기판(화소 센서 기판)
13 : 적층 기판
15 : 컬러 필터
16 : 온 칩 렌즈
17 : 글라스 실 수지
18 : 글라스 보호 기판
21 : 화소 영역
22 : 제어 회로
23 : 로직 회로
32 : 화소
51 : 포토 다이오드
81 : 실리콘 기판
83 : 배선층
86 : 절연막
88 : 실리콘 관통 전극
91 : 솔더 마스크
101 : 실리콘 기판
103 : 배선층
105 : 칩 관통 전극
106 : 접속용 배선
109 : 실리콘 관통 전극
151 : 실리콘 관통 전극
152 : 칩 관통 전극
153 : 접속용 배선
154 : 재배선
171 : 접속용 도체
181 : 칩 관통 전극
191 : 칩 관통 전극
211 : 더미 배선
300 : 촬상 장치
302 : 고체 촬상 장치
421 : 캡 막
431 : 솔더 랜드
441 : 절연막
443 : 비아
801 : 메모리 기판

Claims (8)

  1. 광전 변환을 행하는 화소부가 2차원 배열된 화소 영역이 형성된 제1의 반도체 기판과, 상기 화소부로부터 출력된 화소 신호를 처리하는 로직 회로가 형성된 제2의 반도체 기판이 적층되어 구성되어 있고,
    상기 제1의 반도체 기판의 상기 화소 영역 내의 온 칩 렌즈의 위에, 실 수지를 통하여, 상기 온 칩 렌즈를 보호하는 보호 기판이 배치되어 있고,
    상기 제1 및 제2의 반도체 기판의 적층 구조는 서로 접촉하는 상기 제1의 반도체 기판의 배선층 및 상기 제2의 반도체 기판의 배선층을 포함하고,
    상기 제1의 반도체 기판을 관통하고, 상기 제1의 반도체 기판의 배선층과 전기적으로 접속하는 제1 관통 전극과,
    상기 제1의 반도체 기판과 그 배선층을 관통하고, 상기 제2의 반도체 기판과 전기적으로 접속하는 제2 관통 전극과,
    상기 제1 관통 전극과 상기 제2 관통 전극을 전기적으로 접속하는 접속용 배선과,
    상기 화소 신호를 반도체 장치의 외부에 출력하는 전극부와,
    상기 제2의 반도체 기판을 관통하고, 상기 전극부와 전기적으로 접속하는 제3 관통 전극과,
    상기 제2의 반도체 기판부터 상기 전극부에 상기 화소 신호를 전달하는 재배선을 구비하고,
    상기 제2의 반도체 기판의 상기 전극부가 형성되어 있는 표면상에는 절연막이 형성되어 있고, 상기 전극부가 형성되어 있는 영역상에는 상기 절연막이 형성되어 있지 않고,
    상기 재배선을 형성하는 층과 동일층에, 전기적 신호의 주고받음에 관계없는 더미 배선이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1의 반도체 기판 및 상기 제2의 반도체 기판은, 배선층끼리 마주 보도록 하여 맞붙여져 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 절연막은, 플라즈마 TEOS막, 플라즈마 SiN막, 플라즈마 SiO2막, CVD-SiN막 및 CVD-SiO2막 중 어느 하나인 것을 특징으로 하는 반도체 장치.
  4. 삭제
  5. 제1항에 있어서,
    상기 전극부는 상기 재배선의 위에 형성된 랜드부상에 탑재되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 재배선의 외측에, 상기 전극부의 재료와의 반응을 억제하는 배리어 메탈막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 재배선의 적어도 일부는 상기 제2의 반도체 기판의 홈에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  8. 광전 변환을 행하는 화소부가 2차원 배열된 화소 영역이 형성된 제1의 반도체 기판과, 상기 화소부로부터 출력된 화소 신호를 처리하는 로직 회로가 형성된 제2의 반도체 기판이 적층되어 구성되어 있고,
    상기 제1의 반도체 기판의 상기 화소 영역 내의 온 칩 렌즈의 위에, 실 수지를 통하여, 상기 온 칩 렌즈를 보호하는 보호 기판이 배치되어 있고,
    상기 제1 및 제2의 반도체 기판의 적층 구조는 서로 접촉하는 상기 제1의 반도체 기판의 배선층 및 상기 제2의 반도체 기판의 배선층을 포함하고,
    상기 제1의 반도체 기판을 관통하고, 상기 제1의 반도체 기판의 배선층과 전기적으로 접속하는 제1 관통 전극과,
    상기 제1의 반도체 기판과 그 배선층을 관통하고, 상기 제2의 반도체 기판과 전기적으로 접속하는 제2 관통 전극과,
    상기 제1 관통 전극과 상기 제2 관통 전극을 전기적으로 접속하는 접속용 배선과,
    상기 화소 신호를 반도체 장치의 외부에 출력하는 전극부와,
    상기 제2의 반도체 기판을 관통하고, 상기 화소 신호를 반도체 장치의 외부에 출력하는 전극부와 전기적으로 접속하는 제3 관통 전극과,
    상기 제2의 반도체 기판부터 상기 전극부에 상기 화소 신호를 전달하는 재배선을 구비하고,
    상기 제2의 반도체 기판의 상기 전극부가 형성되어 있는 표면상에는 절연막이 형성되어 있고, 상기 전극부가 형성되어 있는 영역상에는 상기 절연막이 형성되어 있지 않고,
    상기 재배선을 형성하는 층과 동일층에, 전기적 신호의 주고받음에 관계없는 더미 배선이 형성되어 있는 반도체 장치를 구비하는 것을 특징으로 하는 전자 기기.
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