KR102255768B1 - 고 체적 제조 애플리케이션들을 위한 ｃｖｄ 기반 금속/반도체 오믹 컨택트 - Google Patents

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Abstract

반도체 소자 내에 오믹 컨택트를 제공하는 상호접속 구조물을 제조하기 위한 장치 및 방법이 제공된다. 이 방법은 기판, 게이트 유전체, 게이트 전극 및 기판 내의 소스 영역 및 드레인 영역을 포함하는 트랜지스트와 같은 반도체 소자를 제공하는 단계를 포함한다. 초박 (ultra-thin) 계면 유전체가 소스 영역 및 드레인 영역 상에 CVD에 의해서 증착되며, 이 계면 유전체는 약 3 내지 약 20 Å의 두께를 갖는다. 이 초박 계면 유전체는 소스 영역 및 드레인 영역으로부터 금속 페르미 레벨을 언피닝하도록 구성된다. CVD에 의한 금속 증착 및 기판 표면 세정과 같은 다른 단계들이 진공 파괴 없이 통합된 공정 툴 내에서 수행될 수 있다. 이 방법은 기판의 소스 영역 및 드레인 영역 상에서 금속전 유전체를 통해서 하나 이상의 비아를 형성하는 단계를 포함한다.

Description

고 체적 제조 애플리케이션들을 위한 ＣＶＤ 기반 금속/반도체 오믹 컨택트{CVD BASED METAL/SEMICONDUCTOR OHMIC CONTACT FOR HIGH VOLUME MANUFACTURING APPLICATIONS}
본 개시는 전반적으로 트랜지스터 소자와 같은 반도체 소자 내에 상호접속 구조물 (interconnect structure) 을 형성하는 것에 관한 것이다. 본 개시의 소정의 측면들은 반도체 소자의 소스 영역과 드레인 영역 내의 반도체와 금속 간에 계면 유전체 (interfacial dieletric) 를 증착함으로써 오믹 컨택트 (ohmic contact) 를 형성하는 것에 관한 것이다.
집적 회로 (IC) 제조 시에, 목표 회로 기능들을 수행하도록 트랜지스터들와 같은 반도체 소자들이 실리콘 기판 상에 제조되고 이어서 서로 접속된다. 이러한 접속 공정은 일반적으로 "배선화 (metallization)" 로 지칭되며 다수의 포토리소그래피 패터닝 단계, 에칭 단계, 및 증착 단계를 사용하여서 수행될 수 있다.
이러한 접속을 형성하기 위해서, 배선화 층들은 반도체 소자들을 상호접속시키는 전기적 경로들로서 기능하는 비아들 및 상호접속 구조물들을 포함한다. 배선화 층들에서, 상호접속 구조물 및 비아들은 금속-반도체 컨택트를 형성하도록 기판과 컨택트를 형성한다. 그러나, 직접적인 금속 대 반도체 컨택트는 매우 저항이 높을 수 있다. 소자 크기가 작으면 작을수록, 이러한 저항은 매우 바람직하지 않을 수 있다.
본 개시는 반도체 소자 내에 상호접속 구조물을 제조하기 위한 방법 및 장치에 관한 것이다. 이 방법은 트랜지스터와 같은 반도체 소자를 제공하는 단계를 포함할 수 있다. 반도체 소자는 기판, 상기 기판 상에 형성된 게이트 유전체, 상기 게이트 유전체 상에 형성된 게이트 전극, 및 상기 기판 내에서 상기 게이트 전극의 측방향 대향 측들 상에 형성된 소스 영역 및 드레인 영역을 포함한다. 소정의 구현예들에서, 이 방법은 상기 기판의 소스 영역 및 드레인 영역 상에 계면 유전체 (interfacial dielectric) 를 화학 기상 증착 (CVD) 에 의해서 증착하고, 상기 계면 유전체 상에 금속전 유전체 (pre-metal dieletric) 를 증착하며, 상기 기판의 소스 영역 및 드레인 영역 상에서 상기 금속전 유전체를 통하여서 하나 이상의 비아들을 형성하고, 및 상기 계면 유전체 상에 금속을 CVD에 의해서 증착함으로써 진행될 수 있다. 다른 구현예들에서, 이 방법은 상기 기판 상에 금속전 유전체를 증착하고, 상기 기판의 소스 영역 및 드레인 영역 상에서 상기 금속전 유전체를 통하여서 하나 이상의 비아들을 형성하고, 상기 기판의 소스 영역 및 드레인 영역 상에 계면 유전체를 화학 기상 증착 (CVD) 에 의해서 증착하고, 상기 계면 유전체 상에 금속을 CVD에 의해서 증착함으로써 진행될 수 있다. 몇몇 실시예들에서, 이 방법은 상기 금속과 상기 계면 유전체 간에 CVD에 의해서 장벽 층, 접착 층, 또는 핵생성 층을 증착하는 단계를 더 포함할 수 있다.
본 개시는 또한 상술한 동작들을 수행하기 위한 인스트럭션들로 구성된 제어기를 갖는 통합된 공정 툴과 같은 장치에 관한 것이다. 몇몇 측면들에서, 이 장치는 웨이퍼 스텝퍼를 포함할 수 있다. 몇몇 측면에서, 이 장치는 세정 모듈 및 CVD에 의한 금속 및/또는 계면 유전체를 증착하는 단계를 포함하는 증착 단계들을 수행하기 위한 모듈들을 포함할 수 있다. CVD 단계들에 의한 증착 및/또는 세정 단계들은 진공 파괴 (vacuum break) 를 도입하지 않고서 통합된 공정 툴 내에서 수행될 수 있다. 몇몇 실시예들에서, 세정 단계는 계면 유전체 증착 이전의 화학적 산화물 제거 단계일 수 있다.
몇몇 실시예들에서, 상기 계면 유전체는 상기 기판의 소스 영역 또는 드레인 영역으로부터 금속 페르미 레벨을 피닝 (pinning) 하지 않도록 구성된다. 몇몇 실시예들에서, 상기 계면 유전체는 약 3 내지 약 20 Å의 두께를 갖는다. 몇몇 실시예들에서, 상기 계면 유전체는 티타늄 산화물, 스트론티윰 티타늄 산화물, 아연 산화물, 탄탈륨 산화물, 란탈늄 산화물, 아연 황화물, 아연 셀렌화물, 게르마늄 산화물, 카드뮴 산화물 및 주석 산화물 중 적어도 하나를 포함한다. 몇몇 실시예들에서, 상기 계면 유전체는 약 2.0 eV보다 큰 에너지 밴드갭을 갖는다.
도 1은 실리사이드 (silicide) 를 갖는 트랜지스터 소자와 같은 통상적인 반도체 소자의 개략적 단면도를 도시한다.
도 2a는 금속-반도체 계면의 에너지 밴드를 도시한다.
도 2b는 금속과 반도체 간의 절연체를 갖는 금속-반도체 계면에 대한 에너지 밴드를 도시한다.
도 3은 반도체 소자의 소스/드레인 영역에서의 상호접속 구조물의 확대된 개략적 단면도이다.
도 4는 반도체 소자의 상호접속 구조물을 제조하는 방법을 예시하는 예시적인 흐름도를 도시한다.
도 5a 내지 도 5f는 몇몇 구현예들에 따른, 반도체 소자의 상호접속 구조물을 제조하는 방법의 다양한 스테이지들의 개략적 단면도들을 도시한다.
도 6은 반도체 소자의 상호접속 구조물을 제조하는 방법을 예시하는 예시적인 흐름도를 도시한다.
도 7a 내지 도 7f는 몇몇 구현예들에 따른, 반도체 소자의 상호접속 구조물을 제조하는 방법의 다양한 스테이지들의 개략적 단면도들을 도시한다.
도 8은 반도체 소자의 상호접속 구조물을 제조하기 위한 처리 시스템의 개략적 평면도를 도시한다.
도 9는 처리 시스템용 증착 스테이션의 개략적 측면도를 도시한다.
다음의 설명에서, 다수의 특정 세부사항들이 제공된 개념들의 철저한 이해를 제공하기 위해서 제시된다. 제공된 개념들은 이러한 특정 세부사항들 전부 또는 일부 없이도 실시될 수 있다. 다른 실례들에서, 잘 알려진 공정 동작들은 기술된 개념들을 불필요하게 모호하게 하지 않도록 세부적으로는 기술되지 않는다. 몇몇 개념들은 특정 실시예들과 함께 기술되지만, 이러한 실시예들은 한정적으로 의도된 것이 아님이 이해될 것이다.
서론
본 발명이 다양한 애플리케이션들에서 사용될 수 있지만, 하나의 매우 유용한 애플리케이션은 금속 산화물 반도체 (MOS) 전계 효과 트랜지스터들과 같은 트랜지스터들에서이다. MOS 트랜지스터들은 2 개의 타입들, 즉 네거티브 채널 (negative channel) 금속 산화물 반도체 (NMOS) 트랜지스터들 및 포지티브 채널 (positive channel) 금속 산화물 반도체 (PMOS) 트랜지스터들을 포함할 수 있다. 트랜지스터들 및 다른 소자들은 IC들을 형성하도록 상호접속 구조물을 사용하여서 상호접속될 수 있다.
도 1은 실리사이드 층들을 갖는 트랜지스터의 개략적 단면도를 도시한다. 트랜지스터 (100) 는 통상적으로 실리콘과 같은 반도전성 재료로 구성되는 기판 (102) 상에 형성될 수 있다. 트랜지스터 (100) 는 게이트 유전체 (106), 게이트 전극 (108), 스페이서들 (110), 소스 영역 (104a) 및 드레인 영역 (104b) 을 포함한다. PMD (금속전 유전체: pre-metal dieletric) 층 (130) 이 트랜지스터 (100) 및 기판 (102) 상에 형성된다. 비아들이 PMD 층 (130) 내에 형성되고 텅스텐과 같은 전기 도전성 재료로 충진된다. 비아 내의 전기 도전성 재료는 게이트 전극 (108) 및 기판 (102) 의 소스 영역 (104a) 및 드레인 영역 (104b) 과 전기적으로 접속하는 전기적 컨택트들 (150) 을 형성한다. 전기적 접속을 개선하기 위해서, 실리사이드 층들 (105) 이 도 1에 예시된 바와 같이 소스 영역 (104a) 및 드레인 영역 (104b) 의 표면 상에 형성된다. 실리사이드 층들 (105) 은 전기적 컨택트 (150) 와 소스 영역 (104a) 간의 전기적 저항 및 전기적 컨택트 (150) 와 드레인 영역 (104b) 간의 전기적 저항을 감소시킨다.
전기적 컨택트 (150) 와 기판 (102) 의 소스 영역 (104a) 간의 금속-반도체 접합 및 전기적 컨택트 (150) 와 기판 (102) 의 드레인 영역 (104b) 간의 금속-반도체 접합은 쇼트키 장벽 (Schottky barrier) 을 생성한다. 쇼트키 장벽은 p-n 접합에 비해서 높은 스위칭 속도 및 낮은 전압 강하를 실현한다. 전류를 정류하지 않는 쇼트키 장벽 컨택트는 오믹 컨택트로서 지칭될 수 있다. 오믹 컨택트에서의 전기 저항은 쇼트키 장벽의 금속-반도체 계면에서 실리사이드 또는 게르마나이드 (germanide) 를 형성함으로써 감소될 수 있다.
금속과 반도체 간에 실리사이드 또는 게르마나이드를 형성하는 것은 몇 개의 단계들을 요구할 수 있다. 먼저, 기판 (102) 의 표면이 실사이드 또는 게르마나이드를 형성하기 위한 임의의 금속 증착 이전에 사전 세정될 수 있다. 이어서, 금속이 기판 (102) 의 소스 영역 (104a) 및 드레인 영역 (104b) 상에 증착될 수 있다. 금속들은 각기 실리사이드 또는 게르마나이드를 형성하도록 실리콘 또는 게르마늄과 반응할 수 있는 임의의 금속을 포함할 수 있다. 이러한 금속의 실례는 티타늄 (Ti), 탄탈륨 (Ta), 텅스텐 (W), 코발트 (Co), 니켈 (Ni), 백금 (Pt), 팔라듐 (Pd), 및 이들의 합금들을 포함한다. 금속 증착은 화학 기상 증착 (CVD), 물리 기상 증착 (PVD), 스퍼터링, 기화, 도금 등과 같은 통상적인 증착 기술들을 사용하여서 달성될 수 있다. 이어서, 실리사이드 층 (105) 또는 게르마나이드 층 (105) 을 형성하도록 급속 열적 처리 (RTP) 어닐링 또는 레이저 어닐링과 같은 어닐링 기술들을 사용하여서 금속이 어닐링될 수 있다. 어닐링은 약 300 내지 약 3000 ℃ 온도에서 수행될 수 있다. 어닐링 후에 실리사이드가 형성되면, 미반응 금속 부분들이 통상적인 에칭 기술들을 사용하여서 에칭될 수 있다. 이러한 단계들 중 임의의 단계가 실리사이드 층 (105) 또는 게르마나이드 층 (105) 을 형성하도록 반복될 수 있다.
전술한 단계들은 상호접속 구조물 형성 시에 처리 비용 및 복잡도를 증가시킬 수 있다. 또한, 반도체 소자들이 작아질수록, 실리사이드 및 게르마나이드를 형성하는데 가용될 수 있는 반도체 재료가 적어진다. 또한, 실리사이드 및 게르마나이드 형성은 반도체 소자 상에 변형을 일으킬 수 있다.
금속이 반도체와 전기적으로 접촉되면, 금속 페르미 레벨에서 반도체의 캐리어 밴드 에지로 가는데 필요한 일 (work) 은 쇼트키 장벽 높이 ΦB를 나타낼 수 있다. 쇼트키 장벽 높이 ΦB는 금속-반도체 계면에서의 접촉 저항과 직접적으로 비례한다. 도 2a는 금속-반도체 계면에서의 에너지 밴드 도면을 도시한다. 도 2a에서, EF는 페르미 레벨을 나타내고, Ec는 반도체의 전도대 밴드 최소 (conduction band minimum) 를 나타내며, EV는 반도체의 원자가 밴드 최대 (valence band maximum) 를 나타낸다. 금속에서, 페르미 레벨은 금속의 밸런드 밴드의 최대에 있다. 금속 페르미 레벨에서 금속의 표면으로 전자를 움직이는데 요구되는 일은 금속 일 함수 ΦM이다. 반도체에서, 페르미 레벨은 도핑에 따라서 EC 와 EV 간의 밴드 갭 내에 위치한다. n-도핑된 반도체에서, 반도체 페르미 레벨은 통상적으로 반도체 전도대 밴드 EC에 보다 근접하게 위치한다. p-도핑된 반도체에서, 반도체 페르미 레벨은 통상적으로 반도체 원자가 밴드 EV에 보다 근접하게 위치한다. 일반적으로, 금속이 반도체와 접촉하게 되면, 금속 및 반도체에 대한 페르미 레벨들은 레르미 레벨이 반도체 밴드 갭 내에서 "피닝 (pinned)"되도록 평형 상태에 도달한다. 예를 들어 n-타입 실리콘이 금속과 접촉하는 경우에, 페르미 레벨은 도 2a에 예시된 바와 같이 반도체의 전도대 밴드 최소에 인접하여 피닝될 수 있다.
실리사이드 또는 게르마나이드 도입은 쇼트키 장벽 높이 ΦB를 낮출 수 있는 일 방식이다. 그러나, 쇼트키 장벽 높이 ΦB는 페르미 레벨 피닝 효과로 인해서 오직 소정의 정도로만 줄어들 수 있다.
도 2b는 금속과 반도체 간의 절연체를 갖는 금속-반도체 계면에 대한 에너지 밴드 도면을 도시한다. 금속-반도체 접합 시에 금속과 반도체 간에 절연층을 도입하면 페르미 레벨 피닝 효과가 줄어들거나 심지어 사라질 수도 있다. 도 2b에 도시된 바와 같이, 금속 페르미 레벨 EF(M)은 전압 갭 VG 만큼 반도체 페르미 레벨 EF(S/D)과 오프셋되어 있다. 따라서, 금속 페르미 레벨 EF(M)은 반도체 페르미 레벨 EF(S/D)에 의해서 피닝되지 않는다. 쇼트키 장벽 높이 ΦB는 금속 페르미 레벨 EF(M)와 전도대 밴드 EC 간의 오프셋을 감소시킴으로써 줄어들 수 있다. 반도체의 소스 영역 및 드레인 영역으로부터 금속 페르미 레벨을 언피닝 (unpinning) 함으로써, 쇼트키 장벽 높이 ΦB는 조절될 수 있다. 이로써, 접촉 저항이 줄어들고 이로써 트랜지스터 성능이 최적화될 수 있다. 이로써, 실리사이드 또는 게르마나이드를 형성할 필요가 없으며 상호접속 구조물 형성 시에 처리 단계들의 비용 및 복잡성을 실질적으로 절감할 수 있다.
도 3은 트랜지스터 소자와 같은 반도체 소자의 소스/드레인 영역에서의 상호접속 구조물의 확대된 개략적 단면도를 도시한다. 이 트랜지스터 소자는 기판 (302) 의 소스/드레인 영역 (304) 과 금속 (350) 간에 형성된 계면 유전체 층 (320) 을 포함한다. 금속 층 (350) 은 IC 내에서 트랜지스터 소자를 다른 소자들과 전기적으로 접속시킬 수 있는 상호접속 구조물의 일부를 형성한다. 금속 층 (350) 이 기판 (302) 의 소스/드레인 영역들 (304) 과 직접적으로 접촉하지 않지만, 금속 층 (350) 은 기판 (302) 의 소스/드레인 영역들 (304) 과 전기적 접촉을 형성한다. 금속 층 (350) 을 형성하기 위해서, 비아가 PMD 층 (330) 내에 형성되고 이어서 텅스텐과 같은 금속으로 충진될 수 있다.
계면 유전체 층 (320) 은 유전체 재료와 같은 절연성 재료로 형성될 수 있다. 유전체 재료는 하프늄 산화물 (HfO2), 알루미늄 산화물 (Al2O3), 지르코늄 산화물 (ZrO2), 실리콘 질화물 (Si3N4), 실리콘 산화물 (SiO2), 실리콘 옥시질화물 (SiON), 티타늄 산화물 (TiO2), 스트론티윰 티타늄 산화물 (SrTiO3), 아연 산화물 (ZnO), 탄탈륨 산화물 (Ta2O5), 란탈늄 산화물 (La2O3), 아연 황화물 (ZnS), 아연 셀렌화물 (ZnSe), 게르마늄 산화물 (GeO2), 카드뮴 산화물 (CdO), 주석 산화물 (SnO2), 및 다른 적합한 절연성 유전체 재료들 중 적어도 하나를 포함할 수 있다. 선택된 유전체 재료는 절연체 그체가 금속 페르미 레벨을 언피닝하도록 충분하게 높은 에너지 밴드갭을 가질 수 있다. 예를 들면, 유전체 재료는 약 2.0 eV보다 큰 에너지 밴드갭을 가질 수 있다. 또한, 선택된 유전체 재료는 충분하게 높은 유전체 상수를 가질 수 있다. 예를 들면, 유전체 재료는 약 5 내지 300과 같이 약 5보다 큰 유전체 상수를 가질 수 있다. 몇몇 실시예들에서, 유전체 재료는 전자 유효 질량 (electron effective mass) 이 상대적으로 낮도록 선택될 수 있다. 예를 들면, 유전체 재료는 약 0.7보다 작은 전자 유효 질량을 가질 수 있다.
계면 유전체 층 (320) 의 두께는 기판 (302) 의 소스/드레인 영역들 (304) 로부터 금속 페르미 레벨을 언피닝하도록 선택될 수 있다. 이로써, 절연성 층 (320) 의 두께는 매우 얇을 수 있다. 예를 들어, 계면 유전체 층 (320) 의 두께는 약 3 내지 약 20 Å 또는 약 5 내지 약 10 Å와 같이 약 50 Å보다 작을 수 있다. 이론에 제약되지 않고서, 계면 유전체 층의 두께는 쇼트키 장벽과 관련된 저항 효과와 전자 터널링과 관련된 저항 효과를 밸런싱 (balance) 하도록 조절될 수 있다.
이로써, 계면 유전체 층 (320) 의 조성 및 두께는 금속-반도체 계면의 쇼트키 장벽 높이 ΦB를 제어하도록 조절될 수 있다. 쇼트키 장벽 높이 ΦB를 제어함으로써, 트랜지스터 성능이 제어될 수 있다. 도 3을 참조하여서 기술되는 바와 같은 상호접속 구조물은 실리사이드 또는 게르마나이드를 포함하지 않는다.
공정
반도체 소자의 금속-반도체 계면에서 오믹 컨택트를 제공하는 상호접속 구조물을 제조하는 방법이 제공된다. 이 방법은 게이트 유전체, 게이트 전극 및 기판 내의 소스 영역 및 드레인 영역을 포함하는 트랜지스터와 같은 반도체 소자를 제공하는 단계를 포함한다. 기판은 실리콘과 같은 반도전성 재료를 포함할 수 있다. 계면 유전체는 CVD에 의해서 소스 영역 및 드레인 영역 상에 증착될 수 있다. 본 명세서에서 사용되는 바와 같이, CVD는 본 기술 분야에서 알려진 바와 같은 다양한 상이한 형태로 실시되는 임의의 수의 CVD 공정들을 포함할 수 있다. 예를 들면, CVD에 의한 증착은 CVD 공정이 금속 유기물 프리커서들을 기반으로 하는 MOCVD (metal organic chemical vapor deposition) 을 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, CVD는 또한 하나 이상의 기상 반응물들이 반응 또는 분해를 위해서 증착 챔버 내에 도입되는 공정들을 말할 수도 있다. 이 문헌의 목적을 위해서, 이는 반응물들이 챔버에 동시에 도입되고/되거나 챔버 내에서 동시에 기상으로 존재하는 CVD 공정들 및 반응물들이 순차적으로 도입되는 표면-매개형 공정들을 포함한다. 후자는 ALD (atomic layer deposition) 반응 및 CFD (conformal film deposition) 반응을 포함할 수 있다. 다양한 구현예들에 따라서, CVD 공정들은 열적 공정 또는 플라즈마-강화형 공정이며 PECVD (plasma-enhanced CVD) 공정 및 PEALD (plasma-enhanced ALD) 공정을 포함할 수 있다. 유전체 재료를 증착하기 위한 CFD 공정들의 실례들은 미국 특허 출원 번호 13/084,399 (변호사 문서 번호 NOVLP405), 미국 특허 출원 번호 13/084,305 (변호사 문서 번호 NOVLP406), 및 미국 특허 출원 번호 13/242,084 (변호사 문서 번호 NOVLP427) 에서 기술될 수 있으며, 이 문헌들 각각 그 전체 내용이 모든 목적을 위해서 본 명세서에서 참조로서 인용된다.
계면 유전체는 기판의 소스 영역 및 드레인 영역으로부터 금속 페르미 레벨을 언피닝하는 (unpinning) 두께 및 조성을 가질 수 있다. 또한 다른 재료들 및 층들이 상호접속 구조물 제조 시에 PMD 층 및/또는 금속 층을 CVD에 의해서 증착하는 것과 같이 CVD에 의해서 증착될 수도 있다. 예를 들어, 계면 유전체 및 금속 층은 진공 파괴 (vacuum break) (예컨대, 공기 파쇄기) 없이 증착될 수 있다. 공기 파쇄기는 반도체 소자 내에 산화를 도입시킬 수 있으며 이 산화는 전기적 저항을 높이며 트랜지스터 성능을 저하시킬 수 있다. 몇몇 실시예들에서, 상호접속 구조물은 이하에서 보다 상세하게 기술되는 통합된 공정 툴에서 제조될 수 있다.
도 4는 반도체 소자의 상호접속 구조물를 제조하는 방법을 예시하는 예시적인 흐름도를 도시한다. 도 5a 내지 도 5f는 도 4의 흐름도에 따른, 반도체 소자의 상호접속 구조물을 제조하는 방법의 다양한 스테이지들의 개략적 단면도들을 도시한다. 도 4에서 기술되는 각 단계는 도 5a 내지 도 5f의 대응하는 개략적 단면도들을 참조하여서 논의될 것이다.
도 4에서, 공정 (400) 은 단계 (405) 에서 시작되며, 이 단계에서 반도체 소자가 제공된다. 반도체 소자는 기판, 기판 상에 형성된 게이트 유전체, 게이트 유전체 상에 형성된 게이트 전극 및 기판 내에서 게이트 전극의 측방향 대향 측들 상에 형성된 소스 영역 및 드레인 영역을 포함한다. 반도체 소자는 MOS 전계 효과 트랜지스터 소자와 같은 트랜지스터 소자일 수 있다.
도 5a는 트랜지스터 소자와 같은 반도체 소자 (500) 의 개략적 단면도의 실례를 도시한다. 반도체 소자 (500) 는 기판 (502) 을 포함한다. 기판 (502) 은 다른 것들 중에서도 실리콘 (silicon), 게르마늄 (germanium), 인듐 안티몬화물 (indium antimonide), 납 텔루라이드 (lead telluride), 인듐 비소화물 (indium arsenide), 인듐 인화물 (indium phosphide), 갈륨 비소화물 (gallium arsenide), 및 갈륨 안티몬화물 (gallium antimonide) 과 같은 임의의 반도전성 재료를 포함할 수 있다. 몇몇 실시예들에서, 기판 (502) 은 벌크 실리콘 또는 SOI (silicon-on-insulator) 구조물을 사용하여서 형성될 수 있다. 그러나, 본 기술 분야에서 잘 알려진 임의의 반도체 구조물들이 기판 (502) 용으로 사용될 수 있음이 이해된다.
반도체 소자 (500) 는 또한 기판 (502) 상의 게이트 유전체 (506) 및 게이트 유전체 (506) 상의 게이트 전극 (508) 을 포함한다. 소스 영역 (504a) 및 드레인 영역 (504b) 이 기판 (502) 내에서 게이트 유전체 (506) 의 측방향 대향 측들 상에 형성될 수 있다. 몇몇 실시예들에서, 소스 영역 (504a) 및 드레인 영역 (504b) 은 본 기술 분야에서 알려진 도핑 공정들을 사용하여서 n-도핑되거나 p-도핑될 수 있다. 스페이서들 (510) 이 기판 (502) 상에서 게이트 유전체 (506) 의 측방향 대향 측들 상에 형성될 수 있다.
공정 (400) 은 단계 (410) 로 진행하여서 이 단계에서 계면 유전체가 기판의 소스 영역 및 드레인 영역 상에 CVD에 의해서 증착된다. 계면 유전체는 반도체 소자 상에 컨포멀하게 (conformally) 증착되어 상대적으로 얇은 유전체 재료 층을 형성할 수 있다. 계면 유전체는 기판의 소스 영역 및 드레인 영역으로부터 금속 페르미 레벨을 언피닝하는 두께 및 조성을 갖도록 선택될 수 있다.
몇몇 구현예들에서, 단계 (410) 는 추가적인 공정 동작들을 포함할 수 있다. 예를 들어, 계면 유전체를 증착하기 이전에, 기판 표면이 세정될 수 있다. 습식 세정 또는 건식 플라즈마 공정이 원하지 않는 오염물들 및 잔여물을 제거하도록 사용될 수 있다. 이러한 공정들은 단독으로 또는 서로 조합되어서 사용될 수 있다. 이후에, 계면 유전체가 실질적으로 깨끗한 기판의 표면 상에 증착될 수 있다. 계면 유전체 증착 및 세정 단계는 진공 파괴를 도입하지 않고서 통합형 장치에서 수행될 수 있다.
몇몇 구현예들에서, 기판 표면 세정은 화학적 산화물 제거를 사용하여서 이루어질 수 있다. 일 예시적인 공정은 (SiO2와 같은) 자연적 산화물 (native oxide) 과 반응하여서 (암모늄 헥사플루오로실리케이트 (ammonium hexafluorosilicate) 와 같은) 고체 반응 생성물을 형성하는 불화 수소산 (HF) 및 암모니아 (NH3) 를 도입하는 동작을 포함할 수 있다. 반응이 진행됨에 따라서, 자연적 산화물은 소모되고 고체 반응 생성물 두께가 증가하여서 HF 및 NH3에 대한 확산 장벽을 형성한다. 이로써, 화학적 산화물 제거 공정은 시간이 지남에 따라서 자기를 제약하는 공정이다.
자연적 산화물을 소모시키고 고체 반응 생성물을 형성한 후에, 고체 반응 생성물은 상승된 온도에서 승화된다. 고체 반응 생성물을 승화시키도록 기판이 약 80 내지 150 ℃ 와 같은 증가된 온도로 가열될 수 있다. 화학적 산화물 제거 공정은 에지 조도 (edge roughness) 를 감소시키며 기판 표면 상에서의 실질적으로 균일한 "에칭" 을 제공한다.
도 5b는 반도체 소자 (500) 의 (단계 (410) 까지를 통해서) 부분적으로 제조된 상호접속 구조물의 개략적 단면도의 실례를 도시한다. 도 5b에서, 계면 유전체 (502) 는 기판 (502) 의 소스 영역 (504a) 및 드레인 영역 (504b) 상에, 스페이서들 (150) 상에, 그리고 게이트 전극 (508) 상에서 컨포멀하다. 계면 유전체 (520) 는 HfO2, Al2O3, ZrO2, Si3N4, SiO2, SiON, TiO2, SrTiO3, ZnO, Ta2O5, La2O3, ZnS, ZnSe, GeO2, CdO, 및 SnO2와 같은 유전체 재료를 포함할 수 있다. 계면 유전체 (520) 의 두께는 약 3 내지 약 20 Å 또는 약 5 내지 약 10 Å와 같이 약 50 Å보다 작을 수 있다.
도 4로 돌아가면, 공정 (400) 은 단계 (415) 로 진행하여서 이 단계에서 PMD 층이 계면 유전체 상에 증착된다. PMD 층은 본 기술 분야에서 알려진 임의의 통상적인 증착 방법을 사용하여서 계면 유전체 상에 증착될 수 있다. 몇몇 구현예들에서, PMD 층 및 계면 유전체 양자의 CVD에 의한 증착은 진공 파괴를 도입하지 않고서 수행될 수 있다.
도 5c는 반도체 소자 (500) 의 (단계 (415) 까지를 통해서) 부분적으로 제조된 상호접속 구조물의 개략적 단면도의 실례를 도시한다. 도 5c는 계면 유전체 (520) 상에 증착된 두꺼운 PMD 층 (530) 을 도시한다. 몇몇 실례들에서, PMD 층 (530) 은 또한 층간 유전체 (ILD) 층으로 지칭될 수도 있다. PMD 층 (530) 은 임의의 유전체 재료로 형성될 수 있다. 몇몇 실시예들에서, 유전체 재료는 상대적으로 낮은 유전체 상수를 가질 수 있다. 유전체 재료들의 실례는 실리콘 산화물 (SiO2), 탄소 도핑된 산화물 (CDO), 실리콘 질화물 (Si3N4), PFCB (perfluorocyclobutane) 및 PTFE (polytetrafluoroethylene) 와 같은 폴리머, FSG (fluorosilicate glass), 및 오르가노실리케이트 유리 (organosilicate glass) 를 포함할 수 있다. PMD 층 (530) 은 그의 유전체 상수를 낮추기 위해서 기공들 또는 보이드들 (voids) 을 포함할 수 있다.
도 4로 돌아가면, 공정 (400) 은 단계 (420) 로 진행하며, 이 단계에서 PMD 층이 선택적으로 폴리싱 또는 평탄화된다. 몇몇 실시예들에서, PMD 층 및 계면 유전체는 게이트 전극의 상단 표면이 노출될 때까지 CMP (chemical mechanical planarization) 를 받는다. PMD 층 및 계면 유전체는 게이트 전극이 충분하게 노출되도록 오버-폴리싱 (over-polish) 될 수 있다.
도 5d는 반도체 소자 (500) 의 (단계 (420) 까지를 통해서) 부분적으로 제조된 상호접속 구조물의 개략적 단면도의 실례를 도시한다. 도 5d에서, 반도체 소자 (500) 는 PMD 층 (530) 및 계면 유전체 (520) 를 폴리싱 및/또는 평탄화한 후에 노출된 게이트 전극의 상단 표면을 도시한다.
도 4로 돌아가면, 공정 (400) 은 단계 (425) 로 진행하며, 이 단계에서 하나 이상의 비아들이 기판의 소스 영역 및 드레인 영역 상에서 PMD 층을 통해서 형성된다. 비아들은 에칭, 포토리소그래피, 레이저 드릴링, 샌드블래스팅 (sandblasting) 등과 같은 본 기술 분야에서 알려진 방법들을 사용하여서 PMD 층 내에 형성될 수 있다.
도 5e는 반도체 소자 (500) 의 (단계 (425) 까지를 통해서) 부분적으로 제조된 상호접속 구조물의 개략적 단면도의 실례를 도시한다. 도 5e에 도시된 바와 같이, 적어도 2 개의 비아들 (540) 이 계면 유전체 (520) 의 상단 표면을 노출시키도록 PMD 층 (530) 을 통해서 형성된다. 비아들 (540) 은 기판 (502) 의 소스 영역 (504a) 및 드레인 영역 (504b) 상에 형성된다. 비아들 (540) 은 다양한 크기 및 형상을 가지면서 PMD 층 (530) 을 통해서 형성될 수 있다. 몇몇 구현예들에서, 비아들 (540) 은 데이퍼형 (tapered) 측벽 윤곽 또는 선형 측벽 윤곽을 가질 수 있다. 몇몇 구현예들에서, 바이들 (540) 은 약 1.5:1 이상의 폭에 대한 높이 종횡비를 가질 수 있다.
비아들 (540) 은 PMD 층 (530) 을 통해서 계면 유전체 (520) 까지 형성된다. 몇몇 실시예들에서, 계면 유전체 (520) 는 에칭 정지 층 기능을 한다. 기판 (502) 상에 별도의 에칭 정지 층을 증착하거나 기판 (502) 자체를 에칭 정지 층으로 사용하는 대신에, 계면 유전체 (520) 가 비아들 (540) 을 형성하는 동안에 에칭 정지 층 역할을 할 수 있는데 그 이유는 다수의 유전체 재료들이 통상적으로 매우 선호적인 (selective) 에칭 화학성분을 가지기 때문이다.
도 4로 돌아가면, 공정 (400) 은 단계 (430) 로 진행하며, 이 단계에서 금속이 계면 유전체 상에 증착된다. 몇몇 구현예들에서, 금속은 CVD에 의해서 계면 유전체 상에 증착될 수 있다. 계면 유전체 상에 금속을 증착하면 하나 이상의 비아들이 적어도 부분적으로 충진되어서 전기적 컨택트를 형성한다. 몇몇 실시예들에서, 금속 증착은 하나 이상의 비아들을 실질적으로 충진하여서 전기적 컨택트를 형성한다. 전기적 컨택트는 IC 내에서 트랜지스터 소자를 다른 소자들에 접속시키는 상호접속 구조물의 일부일 수 있다.
몇몇 구현예들에서, 계면 유전체 상에 금속을 증착하기 이전에, 추가 층들이 계면 유전체 상에 증착될 수 있다. 이러한 층들은 장벽 층, 핵생성 층 및/또는 시드 층을 포함할 수 있다. 이러한 층들 각각은 CVD와 같은 본 기술 분야에서 잘 알려진 통상적인 증착 방법을 사용하여서 형성될 수 있으며 각각은 복수의 기능을 수행할 수 있다. 몇몇 실시예들에서, 장벽 층은 계면 유전체와 PMD 층 내로의 금속 원자들의 확산을 제약할 수 있다. 몇몇 실시예들에서, 접착층은 계면 유전체 상에 금속을 접착시키는 것을 촉진하는 역할을 할 수 있다. 몇몇 실시예들에서, 핵생성 층은 계면 유전체 상에서의 벌크 금속의 핵생성을 촉진시킬 수 있다.
접착층, 장벽 층, 또는 핵생성 층의 두께는 약 500 Å보다 작은 것과 같이 상대적으로 얇을 수 있다. 접착층, 장벽 층, 또는 핵생성 층용 재료들은 다음으로 한정되지 않지만 루테늄 (Ru), 로듐 (Rh), Pd, Ni, Co, Pt, Ti, Ta, W, 티타늄 질화물 (TiN), 탄탈륨 질화물 (TaN), 텅스텐 질화물 (WN), 지르코늄 (Zr), 및 하프늄 (Hf) 을 포함할 수 있다. 예를 들어서, 계면 유전체 상의 장벽 층은 TiN 또는 WN을 포함할 수 있다. 몇몇 실시예들에서, 접착층, 장벽 층, 또는 핵생성 층은 위에서 열거한 재료들 중 몇몇의 조합과 같은, 복수의 재료 층들을 포함할 수 있다.
도 5f에서, 금속 (550) 이 계면 유전체 (520) 상에 증착되고 비아들 (540) 을 실질적으로 충진한다. 금속 (550) 의 두께는 비아들 (540) 각각을 실질적으로 또는 완전히 충진하도록 증착될 수 있다. 금속 (550) 은 구리 (Cu), 마그네슘 (Mg), 알루미늄 (Al), W, Ru, Pd, Co, Ni, Ti, Ta, TiN, TaN, Hf, 및 Zr과 같은 다양한 금속들을 포함할 수 있다. 금속 증착 이후에 임의의 과잉 금속을 제거하도록 폴리싱 또는 평탄화 공정이 따를 수 있다.
몇몇 구현예들에서, 금속 (550) 은 W을 포함하여 전기적 컨택트로서 텅스텐 플러그를 형성한다. 텅스텐 플러그 형성은 저 저항 전기적 컨택트를 제공할 수 있다. 몇몇 실례에서, 텅스텐 플러그는 WN의 얇은 장벽 층을 증착하고 이어서 비아 (540) 를 충진하도록 벌크 W을 증착함으로써 형성될 수 있다. WN의 얇은 장벽 층은 PNL (pulsed nucleation layer) 기술을 사용하여서 증착되고 벌크 W은 CVD 또는 PND 증착과 CVD의 조합을 사용하여서 증착될 수 있다. PNL 공정에 의해서 WN을증착하는 바에 대해서는 미국 특허 번호 7,005,372 (변호사 문서 번호: NOVLP063) 에 기술되어 있으며, 이 문헌은 본 명세서에서 모든 목적을 위해서 참조로서 인용된다. 몇몇 실례들에서, 텅스텐 플러그는 핵생성 층 없이 비아 (450) 내로 벌크 W을 증착함으로써 형성될 수 있다. 핵생성 층 없이 CVD에 의해서 벌크 W을 증착하는 바에 대해서는 미국 특허 출원 번호 13/560,688 (변호사 문서 번호: NOVLP475) 에 기술되어 있으며, 이 문헌은 본 명세서에서 모든 목적을 위해서 참조로서 인용된다. 몇몇 실례들에서, 텅스텐 플러그는 W로 비아 (540) 를 적어도 실질적으로 충진하도록 증착-에칭-증착 공정을 사용하여서 형성될 수 있다. 이러한 기술에 대한 바는 미국 특허 공개 번호 2012/0009785 (변호사 문서 번호: NOVLP365) 에 기술되어 있으며, 이 문헌은 본 명세서에서 모든 목적을 위해서 참조로서 인용된다.
도 6은 반도체 소자의 상호접속 구조물를 제조하는 방법을 예시하는 예시적인 흐름도를 도시한다. 도 7a 내지 도 7f는 도 6의 흐름도에 따른, 반도체 소자의 상호접속 구조물을 제조하는 방법의 다양한 스테이지들의 개략적 단면도들을 도시한다. 도 6에서 기술되는 각 단계는 도 7a 내지 도 7f의 대응하는 개략적 단면도들을 참조하여서 논의될 것이다.
도 6에서, 공정 (600) 은 단계 (605) 에서 시작되며, 이 단계에서 공정 (400) 의 단계 (405) 에서 전반적으로 상술된 바와 같이 반도체 소자가 제공된다. 도 7a는 도 5a에서 예시된 바와 같은 반도체 소자 (500) 와 유사할 수 있는, 반도체 소자 (700) 의 개략적 단면도의 실례를 도시한다.
공정 (600) 은 단계 (610) 로 진행하여서 이 단계에서 PMD 층이 반도체 소자 상에 증착된다. 따라서, PMD 층 증착은 계면 유전체 증착 이전에 발생할 수 있다. 몇몇 실례들에서, 에칭 정지 층이 PMD 층 증착 이전에 기판 상에 형성될 수 있다. 단계 (610) 는 공정 (400) 에서의 단계 (415) 와 유사할 수 있다.
도 7b는 반도체 소자 (700) 의 (단계 (610) 까지를 통해서) 부분적으로 제조된 상호접속 구조물의 개략적 단면도의 실례를 도시한다. PMD 층 (730) 의 측면들은 도 5c에 대해서 기술된 PMD 층 (530) 과 조성, 두께 및 다른 특성들이 유사할 수 있다. 여기서, PMD 층 (730) 은 계면 유전체에 의해서 분리되지 않고서 기판 (702), 스페이서들 (710), 및 게이트 전극 (708) 상에 형성된다.
공정 (600) 은 단계 (615) 로 진행하여서 이 단계에서 하나 이상의 비아들이 기판의 소스 영역 및 드레인 영역 상에서 PMD 층을 통해서 형성된다. 단계 (615) 는 공정 (400) 의 단계 (425) 와 유사할 수 있다. 몇몇 실시예들에서, 하나 이상의 비아들을 형성하기 위해서 PMD 층으로부터 재료를 제거하는 것은 기판 상에서의 에칭 정지를 요구할 수 있다. 몇몇 실시예들에서, 에천트가 기판 재료에 비해서 PMD 재료에 대해 충분하게 선호적인 경우에서는, 기판은 에칭 정지를 요구하지 않을 수 있다.
도 7c는 반도체 소자 (700) 의 (단계 (615) 까지를 통해서) 부분적으로 제조된 상호접속 구조물의 개략적 단면도의 실례를 도시한다. 적어도 2 개의 비아들 (740) 이 소스 영역 (704a) 및 드레인 영역 (704b) 의 상단 표면들을 노출시키도록 PMD 층 (730) 을 통해서 형성된다. 비아들 (740) 의 측면들은 도 5e에 대해서 기술된 비아들 (540) 과 유사할 수 있다.
도 6으로 돌아가면, 공정 (600) 은 단계 (620) 로 진행하며, 이 단계에서 계면 유전체가 기판의 소스 영역 및 드레인 영역 상에 CVD에 의해서 증착된다. 계면 유전체는 하나 이상의 비아들 내 및 PMD 층의 상단 표면들을 따라서 부합적으로 증착된다. 단계 (620) 는 공정 (400) 의 단계 (410) 와 유사하며, 상술한 바와 같이, 계면 유전체의 증착 이전에 추가 세정 단계가 포함될 수 있다. 추가 세정 단계는 진공 파괴 없이 계면 유전체 증착과 함께 수행될 수 있다.
도 7d는 반도체 소자 (700) 의 (단계 (620) 까지를 통해서) 부분적으로 제조된 상호접속 구조물의 개략적 단면도의 실례를 도시한다. 계면 유전체 (720) 는 비아들 (740) 의 측벽들 및 PMD 층 (730) 의 상단 표면들을 따라서 부합적이다. 계면 유전체 (720) 의 측면들은 도 5b에 대하여 기술된 계면 유전체 (520) 와 조성, 두께 및 다른 특성들이 유사할 수 있다. 계면 유전체 (720) 는 기판 (702) 의 소스 영역 (704a) 및 드레인 영역 (704b) 으로부터 금속 페르미 레벨을 언피닝하는 두께 및 조성을 가지도록 선택될 수 있다.
도 6으로 돌아가면, 공정 (600) 은 단계 (625) 로 진행하며, 금속이 계면 유전체 상에 CVD에 의해서 증착된다. 금속 증착 및 계면 유전체 증착은 이 증착 단계들이 진공 파괴 없이 수행될 수 있도록 CVD에 의해서 발생한다. 몇몇 실시예들에서, 금속 표면 세정, 금속 증착 및 계면 유전체 증착은 진공 파괴를 도입하지 않고서 수행된다. 몇몇 실시예들에서, 하나 이상의 접착 층, 장벽 층 및/또는 핵생성 층이 금속 증착 이전에 계면 유전체 상에 증착될 수 있다. 몇몇 실시예들에서, 접착 층, 장벽 층 또는 핵생성 층은 CVD에 의해서 증착될 수도 있다. 단계 (625) 는 상술한 바와 같은 공정 (400) 의 단계 (430) 와 유사할 수 있다.
도 7e는 반도체 소자의 (단계 (625) 까지를 통해서) 부분적으로 제조된 상호접속 구조물의 개략적 단면도의 실례를 도시한다. 도 7e에서, 금속은 비아들 (740) 을 적어도 실질적으로 충진하여서 전기적 컨택트를 형성한다. 금속 (750) 은 기판 (702) 의 소스 영역 (704a) 및 드레인 영역 (704b) 상에 형성되며, 계면 유전체 (720) 가 금속 (750) 과 소스 영역 (704a) 간 및 금속 (750) 과 드레인 영역 (704b) 간에 존재한다. 어떠한 실리사이드 또는 게르마나이드도 전기적 컨택트에서 형성되지 않는다. 몇몇 실시예들에서, 금속 (750) 의 측면들은 도 5f의 금속 (550) 과 조성, 두께 및 다른 특성들이 유사할 수 있다.
도 6으로 돌아가면, 공정 (600) 은 단계 (630) 로 진행하며, 이 단계에서 계면 유전체 및 PMD 층이 선택적으로 폴리싱 또는 평탄화된다. 몇몇 구현예들에서, 금속, 계면 유전체, 및 PMD 층이 게이트 전극이 노출되도록 CMP를 받는다. 폴리싱 또는 평탄화 단계는 계면 유전체 및 금속 증착 이전에 발생할 수 있음이 이해된다. PMD 층은 게이트 전극이 충분하게 노출되게 오버-폴리싱될 수 있다. 몇몇 또는 다른 구현예들에서, 추가 비아가 게이트 전극을 노출시키도록 게이트 전극 상에 형성될 수 있다.
도 7f는 반도체 소자의 (단계 (630) 까지를 통해서) 제조된 상호접속 구조물의 개략적 단면도의 실례를 도시한다. 도 7f에서, 반도체 소자 (700) 는 금속 (750), 계면 유전체 (720), 및 PMD 층 (730) 을 폴리싱/평탄화한 후에 노출된 게이트 전극 (708) 의 상부 표면을 도시한다.
도 4에서, 계면 유전체를 CVD에 의해서 증착하는 동작은 PMD 층을 증착하기 이전 및 PMD 층을 통해서 하나 이상의 비아들을 형성하기 이전에 발생한다. 도 6에서는, 계면 유전체를 CVD에 의해서 증착하는 동작은 PMD 층을 통해서 하나 이상의 비아들을 형성한 후에 발생한다. 그러나, 도 4, 도 5a 내지 도 5f, 도 6 및 도 7a 내지 도 7f에 관하여서 상술한 구현예들에서, 동작들의 시퀀스는 기술된 순서로 수행되지 않을 수 있다.
장치
본 명세서에서 제공된 방법들은 다양한 판매자들로부터 입수가능한 다양한 타입의 증착 장치들에서 실행될 수 있다. 적합한 장치의 실례는 Novellus Concept-1 ALTUSTM, Concept 2 ALTUSTM, Concept-2 ALTUS-STM, Concept 3 ALTUSTM 증착 시스템 및 ALTUS MaxTM 또는 다른 임의의 다양한 상업적으로 입수 가능한 CVD 툴들을 포함한다. 몇몇 경우들에서, 공정은 다수의 증착 스테이션들 상에서 순차적으로 수행될 수 있다. 이에 대한 실례는 미국 특허 6,143,082에 기술되어 있으며, 이는 본 명세서에서 모든 목적을 위해서 참조로서 인용된다.
몇몇 실시예들에서, 상이한 단계들에서 발생하는 CVD 공정들 각각은 단일 챔버 내에서 또는 다수의 증착 스테이션들을 갖는 단일 챔버 내에서 수행될 수 있다. 이로써, PMD 층, 계면 유전체, 장벽 층, 접착 층, 핵생성 층 및/또는 금속 층에 대한 증착 단계들 각각은 단일 챔버 또는 통합된 공정 툴에서 수행될 수 있다. 이러한 구성으로 인해서 진공 파괴를 도입할 필요가 없거나 이와 달리 기판을 다른 챔버 또는 공정 툴로 이송할 필요가 없어진다.
몇몇 실시예들에서, 소킹 (soaking) 또는 세정 단계가 CVD 공정들 중 임의의 것 이전에 발생하면, 이러한 소킹 또는 세정 단계와 관련된 화학 용매, 환원제, 산 (acid), 및 다른 가스 또는 액체가 먼저 제 1 스테이션에서 기판의 표면에 도입될 수 있다. 이어서, 제 2 스테이션이 예를 들어 텅스텐 증착을 위해서 CVD 공정을 완료하도록 사용될 수 있다. 이러한 실시예들에서, 고 분압 (high partial pressure) 의 텅스텐 함유 프리커서 및 수소 가스가 기판 표면에 국부화된 분위기를 생성하는 개별 가스 공급 시스템을 사용하여서 피처 표면에 도입된다. 이와 달리, 소킹 (soaking) 또는 세정 처리 단계 및 CVD 공정들이 동일한 챔버 또는 동일한 스테이션에서 발생할 수 있으며, 장치는 이 챔버 또는 스테이션으로 도입된 해당 화학 종들을 변화시키도록 구성될 수 있다.
몇몇 실시예들에서, 플라즈마 처리가 CVD 공정들 중 임의의 것 이전에 발생하면, 불활성 가스 함유 플라즈마, 이에 대응하는 캐리어 가스들 및 다른 가스들이 제 1 스테이션에서 기판의 표면으로 도입된다. 이어서, 기판은 선택적으로 CVD 스테이션 또는 챔버로 이송되어서 CVD 공정이 완료된다. 예를 들어, 금속 증착을 위한 CVD 공정을 완료하기 위해서, 텅스텐 함유 프리커서, 수소 가스 및 잠재적으로 다른 캐리어 가스들이 기판 표면에 국부화된 분위기를 생성하는 개별 가스 공급 시스템을 사용하여서 피처 표면에 도입된다.
몇몇 실시예들에서, 플라즈마 생성기를 포함하는 하류 플라즈마 장치가 사용될 수 있다. 샤워헤드 또는 다른 가스 유입부가 플라즈마 생성기와 처리 챔버의 노출 구역을 분리시킬 수 있다. 가스 소스는 플라즈마 생성기로의 가스 흐름을 제공한다. 몇몇 실시예들에서, 플라즈마 생성기는 전력 소스에 연결된 유도 코일을 포함한다. 동작 동안에, 가스 혼합물이 플라즈마 생성기 내로 도입되고, 유도 코일이 에너자이징되며, 플라즈마가 플라즈마 생성기에서 생성된다. 샤워헤드 어셈블리가 사용되는 실시예들에서, 샤워헤드 어셈블리는 인가된 전압을 가질 수 있다. 샤워헤드 어셈블리는 어느 정도 또는 실질적으로 모든 이온들의 흐름을 종료시키고 라디칼과 같은 중성 종들이 처리 챔버 내로 흐르게 한다. 몇몇 실시예들에서, 플라즈마가 변압기 내의 2 차 코일과 같이 동작하는 유도 결합형 소스를 통해서 가스를 흐르게 함으로써 플라즈마가 생성된다. 이러한 타입의 원격 플라즈마 소스의 실례는 미국 Massachusetts Wilmington 소재의 MKS Instruments에 의해서 제조되는 Astron® 이다. 반응성 종들이 플라즈마 내에서 생성되어서 기판을 포함하는 챔버로 전달될 수 있다. 몇몇 실시예들에서, 이온성 종들은 원격 플라즈마 소스로부터 도입되지 않는다.
몇몇 실시예들에서, 각 CVD 공정은 단일 챔버 또는 장치 내에 위치한 2 개, 4 개, 5 개 또는 그 보다 많은 증착 스테이션들 중 하나에서 수행될 수 있다. 각 CVD 공정용 공정 가스가 기판 표면에 국부적 분위기를 생성하는 개별 가스 공급 시스템을 사용하여서 스테이션 내의 기판 표면으로 도입된다.
도 8은 반도체 소자의 상호접속 구조물을 제조하는 처리 시스템의 평면 개략도를 도시한다. 도 8에서, 다수의 공정을 수행하도록 구성된 다수의 증착 스테이션들을 갖는 처리 시스템의 블록도가 도시된다. CVD 공정들 및/또는 세정 단계들 중 몇몇은 진공 파괴 없이 수행될 수 있다. 몇몇 실시예들에서, 처리 시스템 (800) 은 통합형 처리 툴이다.
처리 시스템 (800) 은 이송 모듈 (803) 을 포함한다. 이송 모듈 (803) 은 처리되는 기판들이 다양한 반응기 모듈들 간에서 이동할 때에 이 기판들의 오염 위험을 최소화하도록 클린 가압형 분위기 (clean, pressurized environment) 를 제공한다. 몇몇 실시예들에 따라서, 기판 소킹/세정, 플라즈마 처리, 필요하면 라이너 층 증착 및 CVD를 수행할 수 있는 다중-스테이션 챔버 (809) 가 이송 모듈 (803) 상에 탑재된다. 챔버들 (809a 및 809b) 은 이러한 동작들을 순차적으로 수행할 수 있는 다수의 스테이션들 (811a, 813a, 815a, 817a, 811b, 813b, 813c, 및 813d) 을 포함할 수 있다. 예를 들어서, 챔버 (809a) 는 스테이션 (811a) 이 소킹을 수행하고 스테이션 (813a) 이 라이너 층 증착을 수행하며 스테이션들 (815a 및 817a) 은 계면 유전체 층의 CVD 증착과 같은 CVD 증착을 수행하도록 구성될 수 있다. 챔버 (809b) 는 스테이션 (811b) 이 소킹을 수행하고 스테이션 (813b) 이 라이너 층 증착을 수행하며 스테이션들 (815b 및 817b) 은 금의 CVD 증착과 같은 CVD 증착을 수행하도록 구성될 수 있다. 몇몇 구현예들에서, 계면 유전체 및 금속의 CVD에 의한 증착은 챔버 (809a 또는 809b) 와 같은 동일 챔버에서 함께 발생할 수 있다. 각 증착 스테이션은 가열된 기판 플레이트 및 샤워헤드, 확산 플레이트 또는 다른 가스 유입부를 포함할 수 있다. 웨이퍼 지지부 (902) 및 샤워헤드 (903) 를 포함하는 증착 스테이션 (900) 의 실례가 도 9에 도시된다. 가열기가 페데스탈 부분 (901) 에 제공될 수 있다. 도 9의 장치는 또한 몇몇 실시예들의 소정의 단계들이 단일 모듈 (807) 내의 챔버들에서 수행되는 경우의 챔버의 실례를 도시한다.
화학적 산화물 제거와 같은 세정 단계를 수행할 수 있는 하나 이상의 단일 또는 다중-스테이션 모듈들 (807a 또는 807b) 이 이송 모듈 (803) 상에 탑재될 수 있다. 모듈들 (807a 또는 807b) 은 예컨대 WN 또는 다른 라이너 층 증착 또는 라이너후 (post-liner) WN CVD와 같은 다양한 다른 처리들을 위해서 사용될 수 있다. 처리 시스템 (800) 은 또한 처리 이전 및 이후에 기판들이 저장되는 하나 이상의 (본 경우에서는 2 개의) 기판 소스 모듈들 (801) 을 포함한다. 대기중 이송 모듈 (819) 내의 대기중 로봇 (atmospheric robot) (823) 은 먼저 소스 모듈들 (801) 로부터 기판들을 로드 록 (load lock) (821) 으로 이동시킨다. 이송 모듈 (803) 내의 로봇 암 유닛과 같은 기판 이송 장치 (825) 가 로드 록 (821) 로부터 기판을 이송 모듈 (803) 상에 탑재된 모듈들 (807a 및 807b) 중으로 이동시킨다. 이로써, 처리 시스템 (800) 은 진공 파괴를 도입하지 않고 동일한 챔버 내에서 세정 동작 및 계면 유전체를 CVD에 의해서 증착하는 동작 및 금속을 CVD에 의해서 증착하는 동작을 포함하는 전술한 공정들을 수행할 수 있다.
소정의 실시예들에서, 시스템 제어기 (829) 가 증착 동안에 공정 조건들을 제어하도록 채용된다. 시스템 제어기는 하나 이상의 메모리 장치, 하나 이상의 저장 장치 및 하나 이상의 프로세서를 포함할 수 있다. 이 프로세서는 CPU 또는 컴퓨터, 아날로그 및/또는 디지털 입출력 접속부, 스텝퍼 모터 제어기 보드 (stepper motor controller board) 등을 포함할 수 있다.
시스템 제어기 (829) 는 증착 장치의 모든 동작들을 제어할 수 있다. 시스템 제어기는 특정 공정의 타이밍, 가스 혼합, 챔버 압력, 챔버 온도, 웨이퍼 온도, RF 전력 레벨, 웨이퍼 척 또는 페데스탈 위치 및 다른 파라미터들을 제어하기 위한 인스트럭션들의 세트들을 포함하는 시스템 제어 소프트웨어를 실행한다. 이 제어기와 연관된 메모리 장치들 내에 저장된 다른 컴퓨터 프로그램들이 몇몇 실시예들에서 사용될 수 있다.
통상적으로, 제어기와 연관된 사용자 인터페이스가 존재할 것이다. 사용자 인터페이스는 디스플레이 스크린, 장치 상태 및/또는 공정 상태의 그래픽 소프트웨어 디스플레이들, 및 포인팅 장치들, 키보드들, 터치 스크린, 마이크로폰 등과 같은 사용자 입력 장치들을 포함할 수 있다.
증착 및 다른 공정들을 공정 시퀀스로 제어하기 위한 컴퓨터 프로그램 코드는 예를 들어서 어셈블리 언어, C, C++, 파스칼, 포트란, 또는 다른 것들과 같은 임의의 통상적으로 컴퓨터 판독 가능한 프로그래밍 언어로 기록될 수 있다. 컴파일링된 객체 코드 또는 스크립이 프로그램 내에 특정된 태스크들을 수행하도록 프로세서에 의해서 실행된다.
제어기 파라미터들은 예를 들어서 공정 가스 조성 및 가스 플로우 레이트, 온도, 압력, RF 전력 레벨 및 저 주파수 RF 주파수와 같은 플라즈마 조건들, 냉각 가스 압력, 및 챔버 벽 온도와 같은 공정 조건들에 관한 것이다. 이러한 파라미터들은 레시피 형태로 사용자에게 제공되며 사용자 인터페이스를 사용하여서 입력될 수 있다.
공정을 모니터링하기 위한 신호들이 시스템 제어기의 아날로그 및/또는 디지털 입력 접속부들에 의해서 제공될 수 있다. 공정을 제어하기 위한 신호들이 증착 장치의 아날로그 및 디지털 출력 접속부들 상에서 출력된다.
시스템 소프트웨어는 다수의 상이한 방식들로 설계 또는 구성될 수 있다. 예를 들어, 다양한 챔버 구성 요소 서브루틴들 또는 제어 객체들이 증착 공정들을 실행하는데 필요한 챔버 구성 요소들의 동작을 제어하도록 기록될 수 있다. 이러한 목적을 위한 프로그램들 또는 프로그램들의 섹션들의 실례는 기판 포지셔닝 코드, 공정 가스 제어 코드, 압력 제어 코드, 가열기 제어 코드 및 플라즈마 제어 코드를 포함한다.
기판 포지셔닝 프로그램은 기판을 페데스탈 또는 척 상으로 로딩하고 기판과 가스 유입부 및/또는 타겟과 같은 챔버의 다른 부분들 간의 이격 거리를 제어하는데 사용되는 챔버 구성 요소들을 제어하기 위한 프로그램 코드를 포함할 수 있다. 공정 가스 제어 프로그램은 가스 조성 및 플로우 레이트를 제어하고 선택적으로 챔버 내의 압력을 안정화시키도록 증착 이전에 챔버 내로 가스를 흘려보내기 위한 코드를 포함할 수 있다. 압력 제어 프로그램은 챔버의 배기 시스템 내의 예를 들어서 쓰로틀 밸브를 조절함으로써 챔버 내의 압력을 제어하기 위한 코드를 포함할 수 있다. 가열기 제어 프로그램은 기판을 가열하는데 사용되는 가열 유닛으로의 전류를 제어하기 위한 코드를 포함할 수 있다. 이와 달리, 가열기 제어 프로그램은 헬륨과 같은 열 전달 가스를 웨이퍼 척으로 전달하는 것을 제어할 수 있다.
증착 동안에 모니터링될 수 있는 챔버 센서들의 실례들은 대량 흐름 (mass flow) 제어기, 마노미터와 같은 압력 센서, 및 페데스탈 또는 척 내에 위치한 써모커플들을 포함할 수 있다. 목표 공정 조건들을 유지하기 위해서 이러한 센서들로부터의 데이터와 함께 적절하게 프로그래밍된 피드백 및 제어 알고리즘들이 사용될 수 있다. 전술한 바들은 단일 또는 다중-챔버 반도체 처리 툴에서 몇몇 실시예들의 구현을 기술한다.
몇몇 실시예들에서, 제어기 (829) 는 본 명세서에서 조기에 기술된 동작들을 수행하기 위한 인스트럭션들로 구성될 수 있다. 제어기 (829) 는 반도체 소자를 수용하기 위한 인스트럭션들을 포함하며, 반도체 소자는 기판, 상기 기판 상에 형성된 게이트 유전체, 상기 게이트 유전체 상에 형성된 게이트 전극, 및 상기 기판 내에서 상기 게이트 전극의 측방향 대향 측들 상에 형성된 소스 영역 및 드레인 영역을 포함한다. 제어기 (829) 는 또한 상기 기판의 소스 영역 및 드레인 영역 상에 계면 유전체 (interfacial dielectric) 를 화학 기상 증착 (CVD) 에 의해서 증착하고, 상기 반도체 소자 상에 금속전 유전체 (PMD:pre-metal dieletric) 층을 증착하며, 상기 기판의 소스 영역 및 드레인 영역 상에서 상기 PMD 층을 통하여서 하나 이상의 비아들을 형성하고, 및 상기 계면 유전체 상에 금속을 CVD에 의해서 증착하기 위한 인스트럭션들을 포함한다. 몇몇 구현예들에서, CVD에 의한 증착 단계들 중 몇몇은 적어도 하나의 증착 스테이션 또는 복수의 증착 스테이션에서 발생할 수 있다.
몇몇 실시예들에서, 상기 제어기 (829) 는 상기 금속전 유전체 (PMD) 층을 증착하기 이전 및 상기 금속전 유전체 층을 통해서 상기 하나 이상의 비아를 형성하기 이전에 상기 계면 유전체를 증착하기 위한 인스트럭션들을 포함한다. 몇몇 실시예들에서, 제어기 (829) 는 상기 금속전 유전체를 통해서 상기 하나 이상의 비아를 형성하기 이후에 상기 계면 유전체를 증착하기 위한 인스트럭션들을 포함한다. 몇몇 실시예들에서, 제어기 (829) 는 상기 금속과 상기 계면 유전체 간에 CVD에 의해서 장벽 층, 접착 층, 또는 핵생성 층을 증착하기 위한 인스트럭션들을 포함한다. 예를 들어서, 장벽 층은 WN 및 TiN 중 적어도 하나를 포함한다. 몇몇 실시예들에서, 상기 계면 유전체는 상기 기판의 소스 영역 또는 드레인 영역으로부터 금속 페르미 레벨을 언피닝하도록 구성된다.
본 명세서에서 상술한 장치/공정은 예를 들어서 반도체 소자, 디스플레이, LED, 광전 패널 등의 제조 또는 가공을 위한 리소그래피 패터닝 툴 또는 프로세스와 함께 사용될 수 있다. 통상적으로, 이러한 툴들/공정들은 반드시 그러한 것은 아니지만 공통 제조 시설 내에서 함께 사용 또는 수행될 수 있다. 막 리소그래피 패터닝은 통상적으로 각각 복수의 가능한 툴을 사용하여서 실현되는 다음의 동작들 중 몇몇 또는 모두를 포함하며, 이 동작들은 (1) 스핀 온 또는 스프레이 온 툴을 사용하여서 기판과 같은 작업 대상에 포토레지스트를 도포하는 동작, (2) 고온 플레이트 퍼니스 또는 UV 경화 툴을 사용하여서 포토레지스트를 경화하는 동작, (3) 웨이퍼 스텝퍼와 같은 툴을 사용하여서 포토레지스트를 가시광선 또는 자외선 또는 x 선 광에 노출시키는 동작, (4) 습식 벤치 (wet bench) 와 같은 툴을 사용하여서 레지스트를 선택적으로 제거하여서 이를 패터닝하도록 상기 포토레지스트를 현상하는 동작, (5) 건식 또는 플라즈마 보조 에칭 툴을 사용하여서 상기 레지스트 패턴을 그 아래의 막 또는 작업 대상에 전사하는 동작 및 (6) RF 또는 마이크로웨이브 플라즈마 레지스트 탈피기 (stripper) 와 같은 툴을 사용하여서 포토레지스트를 제거하는 동작을 포함할 수 있다.
다른 실시예들
전술한 설명은 명료성 및 이해를 위해서 어느 정도 세부적으로 기술되었지만, 첨부된 청구 범위 내에서 소정의 변경 및 수정이 가능함이 명백할 것이다. 기술된 공정들, 시스템들 및 장치들을 구현하는 다수의 다른 방식들이 존재함이 주목되어야 한다. 따라서, 기술된 실시예들은 예시적이고 비한정적으로 고려되어야 한다.

Claims (29)

  1. 통합된 공정 툴 장치로서,
    동작들을 수행하기 위한 인스트럭션들로 구성된 제어기를 포함하며,
    상기 동작들은,
    (a) 반도체 소자를 수용하는 동작으로서, 상기 반도체 소자는 기판, 상기 기판 상에 형성된 게이트 유전체, 상기 게이트 유전체 상에 형성된 게이트 전극, 및 상기 기판 내의 그리고 상기 게이트 전극의 측방향 대향 측들 상의 소스 영역 및 드레인 영역을 포함하는, 상기 반도체 소자를 수용하는 동작;
    (b) 상기 기판의 상기 소스 영역 및 상기 드레인 영역 상에 계면 유전체 (interfacial dielectric) 를 화학 기상 증착 (CVD) 에 의해서 증착하는 동작으로서, 상기 계면 유전체의 두께는 상기 계면 유전체는 상기 기판의 상기 소스 영역 또는 상기 드레인 영역으로부터 금속 페르미 레벨을 언피닝 (unpinning) 하도록 50 Å보다 작게 구성되는, 상기 증착하는 동작;
    (c) 상기 반도체 소자 상에 금속전 유전체 (pre-metal dieletric) 를 증착하는 동작;
    (d) 상기 기판의 상기 소스 영역 및 상기 드레인 영역 상에서 상기 금속전 유전체를 통하여서 하나 이상의 비아들을 형성하는 동작으로서, 상기 계면 유전체는 상기 하나 이상의 비아들을 형성하는 동작에서 에칭 정지부인, 상기 하나 이상의 비아들을 형성하는 동작; 및
    (e) 상기 하나 이상의 비아들을 충진하기 (fill) 위해 상기 계면 유전체 상에 금속을 CVD에 의해서 증착하는 동작을 포함하고,
    상기 제어기는 상기 금속전 유전체를 증착하기 이전 및 상기 금속전 유전체를 통해서 상기 하나 이상의 비아를 형성하기 이전에 상기 계면 유전체를 증착하기 위한 인스트럭션들을 포함하는, 통합된 공정 툴 장치.
  2. 제 1 항에 있어서,
    상기 금속은 텅스텐을 포함하는, 통합된 공정 툴 장치.
  3. 제 1 항에 있어서,
    상기 계면 유전체는 3 Å 내지 20 Å의 두께를 갖는, 통합된 공정 툴 장치.
  4. 삭제
  5. 삭제
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제어기는 CVD에 의해 상기 금속과 상기 계면 유전체 사이에 중간 층을 증착하기 위한 인스트럭션들을 더 포함하고,
    상기 중간 층은 장벽 층, 접착 층, 또는 핵생성 층을 포함하는, 통합된 공정 툴 장치.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제어기는 상기 계면 유전체를 증착하기 이전에 상기 반도체 소자를 세정하기 위한 인스트럭션들을 더 포함하는, 통합된 공정 툴 장치.
  8. 제 7 항에 있어서,
    상기 제어기는 진공 파괴 (vacuum break) 를 도입하지 않고서 상기 반도체 소자의 세정 및 상기 계면 유전체의 증착을 수행하도록 구성되는, 통합된 공정 툴 장치.
  9. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 금속, 상기 금속전 유전체, 및 상기 금속과 상기 계면 유전체 사이의 중간 층의 증착은 동작들 사이에 진공 파괴를 도입하지 않고 CVD에 의해 발생하는, 통합된 공정 툴 장치.
  10. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 계면 유전체는 티타늄 산화물, 스트론티윰 티타늄 산화물, 아연 산화물, 탄탈륨 산화물, 란탈늄 산화물, 아연 황화물, 아연 셀렌화물, 게르마늄 산화물, 카드뮴 산화물 및 주석 산화물 중 적어도 하나를 포함하는, 통합된 공정 툴 장치.
  11. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 계면 유전체는 5 Å 내지 10 Å의 두께를 갖는, 통합된 공정 툴 장치.
  12. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 계면 유전체는 2.0 eV보다 큰 에너지 밴드갭을 갖는, 통합된 공정 툴 장치.
  13. 삭제
  14. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    웨이퍼 스텝퍼를 더 포함하는, 통합된 공정 툴 장치.
  15. 기판, 상기 기판 상에 형성된 게이트 유전체, 상기 게이트 유전체 상에 형성된 게이트 전극, 및 상기 기판 내의 그리고 상기 게이트 전극의 측방향 대향 측들 상의 소스 영역 및 드레인 영역을 포함하는 반도체 소자를 제공하는 단계;
    상기 기판의 상기 소스 영역 및 상기 드레인 영역 상에 계면 유전체를 화학 기상 증착 (CVD) 에 의해서 증착하는 단계로서, 상기 계면 유전체의 두께는 상기 기판의 상기 소스 영역 또는 상기 드레인 영역으로부터 금속 페르미 레벨을 언피닝하도록 50 Å보다 작게 구성되는, 상기 계면 유전체를 증착하는 단계;
    상기 반도체 소자 상에 금속전 유전체를 증착하는 단계;
    상기 기판의 상기 소스 영역 및 상기 드레인 영역 상에서 상기 금속전 유전체를 통하여서 하나 이상의 비아들을 형성하는 단계로서, 상기 계면 유전체는 상기 하나 이상의 비아들을 형성하는 단계에서 에칭 정지인, 상기 하나 이상의 비아들을 형성하는 단계; 및
    상기 하나 이상의 비아들을 충진하기 위해 상기 계면 유전체 상에 금속을 CVD에 의해서 증착하는 단계를 포함하고,
    상기 계면 유전체를 CVD에 의해서 증착하는 단계는 상기 금속전 유전체를 증착하기 이전 및 상기 금속전 유전체를 통해서 상기 하나 이상의 비아를 형성하기 이전에 발생하는, 방법.
  16. 제 15 항에 있어서,
    상기 계면 유전체는 3 Å 내지 20 Å의 두께를 갖는, 방법.
  17. 삭제
  18. 삭제
  19. 제 15 항에 있어서,
    상기 금속, 상기 금속전 유전체, 및 상기 금속과 상기 계면 유전체 사이의 중간 층의 증착은 동작들 사이에 진공 파괴를 도입하지 않고 CVD에 의해 발생하는, 방법.
  20. 제 15 항, 제 16 항, 및 제 19 항 중 어느 한 항에 있어서,
    CVD에 의해 상기 금속과 상기 계면 유전체 사이에 중간 층을 증착하는 단계를 더 포함하고,
    상기 중간 층은 장벽 층, 접착 층, 또는 핵생성 층을 포함하는, 방법.
  21. 제 20 항에 있어서,
    상기 장벽 층은 텅스텐 질화물 또는 티타늄 질화물을 포함하는, 방법.
  22. 제 15 항, 제 16 항, 및 제 19 항 중 어느 한 항에 있어서,
    상기 금속 및 상기 계면 유전체는 상기 반도체 소자의 상기 소스 영역 및 상기 드레인 영역과 컨택트를 형성하며,
    상기 컨택트는 실리사이드를 포함하지 않는, 방법.
  23. 제 15 항, 제 16 항, 및 제 19 항 중 어느 한 항에 있어서,
    상기 금속은 텅스텐을 포함하는, 방법.
  24. 제 15 항, 제 16 항, 및 제 19 항 중 어느 한 항에 있어서,
    상기 계면 유전체는 티타늄 산화물, 스트론티윰 티타늄 산화물, 아연 산화물, 탄탈륨 산화물, 란타늄 산화물, 아연 황화물, 아연 셀렌화물, 게르마늄 산화물, 카드뮴 산화물 및 주석 산화물 중 적어도 하나를 포함하는, 방법.
  25. 제 15 항, 제 16 항, 및 제 19 항 중 어느 한 항에 있어서,
    상기 계면 유전체는 5.0보다 큰 유전체 상수를 갖는, 방법.
  26. 제 15 항, 제 16 항, 및 제 19 항 중 어느 한 항에 있어서,
    상기 계면 유전체는 2.0 eV보다 큰 에너지 밴드갭을 갖는, 방법.
  27. 제 15 항, 제 16 항, 및 제 19 항 중 어느 한 항에 있어서,
    상기 계면 유전체를 증착하기 이전에, 화학적 산화물 제거 공정에 의해서 상기 기판의 상기 소스 영역 및 상기 드레인 영역에서 상기 기판을 세정하는 단계를 더 포함하는, 방법.
  28. 제 27 항에 있어서,
    상기 기판을 세정하는 단계 및 상기 계면 유전체를 CVD에 의해서 증착하는 단계는 진공 파괴를 도입하지 않고서 발생하는, 방법.
  29. 제 15 항, 제 16 항, 및 제 19 항 중 어느 한 항에 있어서,
    화학적 기계적 평탄화 (chemical mechanical polishing:CMP) 에 의해서 상기 금속전 유전체를 평탄화하는 단계를 더 포함하는, 방법.
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