KR102172305B1 - 실리카 퇴적 없이 질화물 구조물을 처리하는 방법 및 장치 - Google Patents

실리카 퇴적 없이 질화물 구조물을 처리하는 방법 및 장치 Download PDF

Info

Publication number
KR102172305B1
KR102172305B1 KR1020187031146A KR20187031146A KR102172305B1 KR 102172305 B1 KR102172305 B1 KR 102172305B1 KR 1020187031146 A KR1020187031146 A KR 1020187031146A KR 20187031146 A KR20187031146 A KR 20187031146A KR 102172305 B1 KR102172305 B1 KR 102172305B1
Authority
KR
South Korea
Prior art keywords
etching
silicon
phosphoric acid
wet
wet etching
Prior art date
Application number
KR1020187031146A
Other languages
English (en)
Other versions
KR20180121795A (ko
Inventor
데렉 바셋
월리스 피. 프린츠
안토니오 엘.피. 로톤다로
데루오미 미나미
다카히로 후루카와
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US15/467,973 external-priority patent/US10515820B2/en
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Priority to KR1020207025916A priority Critical patent/KR102353264B1/ko
Publication of KR20180121795A publication Critical patent/KR20180121795A/ko
Application granted granted Critical
Publication of KR102172305B1 publication Critical patent/KR102172305B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09K—MATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K13/00—Etching, surface-brightening or pickling compositions
    • C09K13/04—Etching, surface-brightening or pickling compositions containing an inorganic acid
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09K—MATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K13/00—Etching, surface-brightening or pickling compositions
    • C09K13/04—Etching, surface-brightening or pickling compositions containing an inorganic acid
    • C09K13/06—Etching, surface-brightening or pickling compositions containing an inorganic acid with organic material
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09K—MATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K13/00—Etching, surface-brightening or pickling compositions
    • C09K13/04—Etching, surface-brightening or pickling compositions containing an inorganic acid
    • C09K13/08—Etching, surface-brightening or pickling compositions containing an inorganic acid containing a fluorine compound
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67075—Apparatus for fluid treatment for etching for wet etching
    • H01L21/6708—Apparatus for fluid treatment for etching for wet etching using mainly spraying means, e.g. nozzles
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67253—Process monitoring, e.g. flow or thickness monitoring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67075—Apparatus for fluid treatment for etching for wet etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Inorganic Chemistry (AREA)
  • Organic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Weting (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

질화 실리콘 에칭 단계 중에 높은 종횡비 구조물의 표면 위의 콜로이달 실리카 퇴적물의 성장을 제거하는 기술들이 제공된다. 퇴적된 콜로이달 실리카를 제거하기 위해 고 선택성 오버에칭 단계가 사용된다. 개시되는 기술은 가수분해 반응을 통하여 좁은 갭 또는 트렌치의 표면에서 콜로이달 실리카 퇴적물의 형성이 발생하는 높은 종횡비를 가진 좁은 갭 또는 트렌치 구조물 내에 질화 실리콘이 형성된 구조물로부터 질화 실리콘을 제거하기 위해 인산을 사용하는 것을 포함한다. 제2 에칭 단계가 사용되고, 이때 콜로이달 실리카 퇴적물을 형성한 가수분해 반응은 가역적이고, 질화 실리콘의 고갈에 따른 부근 인산에서의 현재 더 낮은 실리카 농도에 의해 평형이 역방향으로의 반응을 일으켜서 상기 퇴적된 실리카를 다시 용액으로 용해한다.

Description

실리카 퇴적 없이 질화물 구조물을 처리하는 방법 및 장치
관련 출원에 대한 상호 참조
이 출원은 2016년 3월 30일자 출원된 미국 가특허 출원 제62/315,559호에 대한 우선권을 주장하며, 그 전체 내용은 여기에서의 인용에 의해 본원에 통합된다. 이 출원은 2016년 3월 30일자 출원된 미국 가특허 출원 제62/315,632호에 대한 우선권을 또한 주장하며, 그 전체 내용은 여기에서의 인용에 의해 본원에 통합된다. 이 출원은 로톤다로 등이 "콜로이달 실리카 성장 억제제와 관련 방법 및 시스템"의 명칭으로 동일자 출원한 미국 특허 출원 제15/467939호를 여기에서 인용함으로써 그 전체 내용을 또한 통합한다.
기술 분야
본 발명은 실리콘 웨이퍼를 인산 용액으로 처리하는 것에 관한 것이다. 특히 본 발명은 인산 처리 중에 웨이퍼 표면에 콜로이달 실리카 퇴적물이 성장하는 것을 방지하는 신규 방법을 제공한다.
반도체 산업에서 이산화 실리콘과 순수 실리콘에 대하여 높은 선택성으로 질화 실리콘 막을 제거하기 위해 인산이 사용되어 왔다. 1967년에 겔더(Gelder)와 호서(Hauser)는 비등(boiling) 인산을 이용하여 질화 실리콘 막을 제거하는 것을 제안하는 논문을 발표하였다. 이들은 처리 탱크에서의 산 온도 및 그 농도를 제어하기 위해 소정 희석으로 산의 비등점을 이용하였다. 이 처리는 반도체 산업에서 널리 채용되어 왔고, 오늘날의 생산에도 사용된다.
반도체 산업에서 비등 인산 처리의 전형적인 응용은 질화 실리콘 막의 제거이다. 그러한 응용에서, 질화 실리콘 막은 전형적으로 이산화 실리콘 막 위에 형성되고, 퇴적된 이산화 실리콘에 의해 포위된다. 질화 실리콘 막을 제거하는 처리는 희석된 불산(HF) 처리에 의해 질화 실리콘 막의 상부에 있는 임의의 잔류 이산화 실리콘을 조심스럽게 제거함으로써 시작한다. HF의 희석은 질화 실리콘 영역들 사이에 있는 퇴적된 이산화 실리콘를 크게 제거하지 않고 질화 실리콘의 표면으로부터 임의의 잔류 이산화 실리콘를 제거하도록 조절된다. HF에서의 질화 실리콘 디글레이즈(deglaze) 단계 후에, 비등 인산에서 고 선택성 에칭을 수행하여 질화 실리콘 막들 사이에 있는 퇴적된 이산화 실리콘 막을 제거하지 않고 질화 실리콘 막을 제거하고, 이 에칭은 질화 실리콘 막 아래에 있는 이산화 실리콘 막 위에서 정지한다.
소정의 반도체 구조물의 처리 중에, 노출된 이산화 실리콘 영역에서 콜로이달 실리카 퇴적물의 역성장은 질화 실리콘의 제거 및/또는 다른 후속 처리 단계를 방해할 수 있는 것으로 밝혀졌다. 인산으로의 표면 처리 중에 콜로이달 실리카 퇴적물을 제거하는 방법이 필요하다.
인산으로 처리되는 표면 위의 콜로이달 실리카 퇴적물의 성장을 제거하는 혁신적인 방법이 여기에서 설명된다. 개시되는 기술은 퇴적된 콜로이달 실리카를 제거하기 위해 인산 처리에서 고 선택성 오버에칭 단계의 사용을 포함한다.
일 실시형태에서, 개시되는 기술은 질화 실리콘이 높은 종횡비를 가진 좁은 갭 또는 트렌치 구조물 내에 형성된 구조물로부터 질화 실리콘을 제거하기 위해 인산을 사용하는 것을 포함한다. 그러한 구조물의 배치는 가수분해 반응을 통하여 좁은 갭 또는 트렌치의 표면에서 유해한 양의 콜로이달 실리카 퇴적물의 형성을 특히 유도한다. 질화 실리콘 에칭이 완료된 때, 인산 용액으로부터 구조물을 제거하는 대신에, 구조물이 현재 추가의 화학 반응이 일어나는 용액 내에 남겨진다. 콜로이달 실리카 퇴적물을 형성한 가수분해 반응은 가역적이고, 질화 실리콘의 고갈에 따른 부근 인산에서의 현재 더 낮은 실리카 농도에 의해 평형(equilibrium)이 역방향으로의 반응을 일으켜서 퇴적된 실리카를 다시 용액으로 용해한다.
다른 실시형태에서, 기판에 형성된 피처들(features)을 에칭하는 방법이 제공된다. 이 방법은 질화 실리콘을 포함한 노출된 피처들의 제1 집합과 실리콘 또는 산화 실리콘을 포함한 노출된 피처들의 제2 집합으로 이루어진 높은 종횡비 구조물을 가진 기판을 제공하는 단계를 포함할 수 있다. 상기 방법은 상기 기판을 습식 화학 처리 시스템에 로딩하는 단계를 또한 포함한다. 상기 방법은 2개의 에칭 단계, 즉 높은 종횡비 구조물로부터 질화 실리콘의 적어도 일부를 제거하기 위해 상기 기판을 제1 습식 에칭 화학 조성물에 노출시키는 것- 상기 기판을 제1 습식 에칭 화학 조성물에 노출시킴으로써 높은 종횡비 구조물의 실리콘 또는 산화 실리콘 위에 실리콘 함유 퇴적물이 형성됨 -을 포함한 제1 에칭 단계를 수행하는 단계와; 상기 제1 에칭 단계 중에 실리콘 또는 산화 실리콘 위에 형성된 상기 실리콘 함유 퇴적물의 적어도 일부를 제거하기 위해 상기 기판을 제2 습식 에칭 화학 조성물에 노출시키는 것을 포함한 제2 에칭 단계를 수행하는 단계를 또한 포함한다.
또 다른 실시형태에서, 습식 화학 처리 시스템이 제공된다. 습식 화학 처리 시스템은 기판을 수용하고 상기 기판을 습식 에칭 화학 조성물에 노출시키도록 구성된 챔버와, 상기 챔버에 결합되고 상기 습식 에칭 화학 조성물을 상기 챔버에 공급하는 화학물질 공급 시스템과, 여기에서 설명하는 기술들을 실행하기 위해 상기 습식 화학 처리 시스템의 구성요소들을 제어하도록 구성된 제어기를 포함할 수 있다.
본 발명 및 그 장점들은 동일한 참조 번호가 동일한 특징을 표시하는 첨부 도면과 함께 이하의 상세한 설명을 참조함으로써 더 완전하게 이해할 수 있다. 그러나 첨부 도면은 발명 개념의 예시적인 실시형태를 나타낼 뿐이고, 따라서 발명 개념의 범위를 제한하는 것으로 고려되지 않으며, 발명 개념은 동일하게 효과적인 다른 실시형태들을 용인할 수 있다.
도 1a-1e는 제거 대상의 질화 실리콘을 가진 예시적인 반도체 구조물의 단면도 및 상기 반도체 구조물 위의 실리카 퇴적물의 형성 및 제거를 보인 도이다.
도 2는 질화 실리콘 에칭의 시구간 및 실리카 퇴적물 제거의 시구간 중에 변화하는 Si 농도를 나타내는 예시적인 시간 대 Si 농도 곡선을 보인 도이다.
도 3은 여기에서 설명하는 실리카 퇴적물 제거 기술들의 일 실시형태에 대한 예시적인 처리 흐름도이다.
도 4는 여기에서 설명하는 기술들을 수행하기 위해 사용될 수 있는 습식 화학 처리 시스템을 보인 도이다.
소정 반도체 구조물의 질화 실리콘의 인산 에칭 중에, 노출된 이산화 실리콘 영역에서 퇴적하는 콜로이달 실리카의 역성장이 처리 중에 질화 실리콘 제거를 방해할 수 있는 것으로 밝혀졌다. 더 구체적으로, 좁은 갭, 좁은 트렌치 및/또는 높은 종횡비를 가진 구조물에 형성된 질화 실리콘이 특히 문제로 된다. 그러한 구조물은 논리 소자, 상호접속 구조, 핀(fin) 전계 효과 트랜지스터(FinFET), 3D 반도체 구조, NAND(Not AND) 논리형 메모리 소자와 같은 플래시 메모리 소자 등과 같은 매우 다양한 반도체 구조물에서 발견할 수 있다.
여기에서 설명하는 바와 같이, 인산으로 처리되는 표면상에 퇴적된 콜로이달 실리카와 같은 실리콘 함유 퇴적물의 제거가 제공된다. 개시되는 기술들은 퇴적된 콜로이달 실리카를 제거하기 위해 인산 처리에서 고 선택성 오버에칭 단계의 사용을 포함한다. 일 실시형태에서, 개시되는 기술들은 질화 실리콘이 높은 종횡비를 가진 좁은 갭 또는 트렌치 구조물 내에 형성된 구조물로부터 질화 실리콘을 제거하기 위해 인산을 사용하는 것을 포함한다. 전술한 바와 같이, 그러한 구조물의 배치는 가수분해 반응을 통하여 좁은 갭 또는 트렌치의 표면에서 유해한 양의 콜로이달 실리카 퇴적물의 형성을 특히 유도한다. 질화 실리콘 에칭이 완료된 때, 인산 용액으로부터 구조물을 제거하는 대신에, 구조물이 현재 추가의 화학 반응이 일어나는 용액 내에 남겨진다. 콜로이달 실리카 퇴적물을 형성한 가수분해 반응은 가역적이고, 질화 실리콘의 고갈에 따른 부근 인산에서의 현재 더 낮은 실리카 농도에 의해 평형이 역방향으로의 반응을 일으켜서 퇴적된 실리카를 다시 용액으로 용해한다.
인산 질화 실리콘 에칭에 있어서, 질화 실리콘 에칭률과 이산화 실리콘 에칭률 간의 고 선택성은 적어도 부분적으로 인산 용액 내의 실리콘 함량에 의해 조절된다. 실리콘 함량이 높으면 높을수록 이산화 실리콘 에칭률은 낮아진다. 질화 실리콘이 실리콘 함량에 의해 거의 영향을 받지 않기 때문에, 질화 실리콘 에칭과 이산화 실리콘 에칭 간의 선택성은 용액의 실리콘 함량이 증가함에 따라 증가한다. 그러나 용액의 실리콘 함량의 증가는 처리 중에 노출된 이산화 실리콘 영역에서 콜로이달 실리카 퇴적물의 성장을 야기한다. 콜로이달 실리카 퇴적물의 성장은 콜로이달 실리카 퇴적물이 높은 종횡비 트렌치로의 용액 흐름을 방해하여 질화물 에칭 처리를 크게 느리게 할 수 있기 때문에 복합 구조물의 에칭에 부정적인 영향을 준다. 또한, 콜로이달 실리카 퇴적물의 성장은 후속 처리 단계에서 역효과를 줄 수 있다.
일 실시형태에서, 오버에칭 처리는 다음과 같이 행하여진다: 이산화 실리콘과 질화 실리콘을 포함한 구조물이 일반적으로 70wt% 내지 95wt% 인산(나머지는 물), 더 바람직하게는 85wt% 인산을 포함하고 140℃ 내지 170℃, 더 바람직하게는 160℃의 온도인 인산 용액조에 침수된다. 인산에서 질화 실리콘은 하기의 화학 반응에 따라 에칭으로 제거된다.
SiN(s) + H3PO4 + H2O → Si(OH)4 + NH4H2PO4
이 반응은 산 용액에서 실리카(Si(OH)4)를 생성하지만, 높은 실리카 농도 및 낮은 pH 때문에, 실리카는 가수 분해 반응에서 자체적으로 반응하여 콜로이달 실리카를 중합 및 형성할 수 있다.
-Si-OH + HO-Si- → -Si-O-Si- + H2O
이 콜로이달 실리카는 산 용액에서 또는 이산화 실리콘 표면에서 직접 콜로이달 입자를 형성할 수 있다. 용액 내에서 형성하는 콜로이달 입자들은 또한 이산화 실리콘 표면에서 모일 수 있다. 이로써 이산화 실리콘 표면을 덮는 실리카 겔을 형성하고 질화 실리콘의 부근 에칭에 기인하여 국부적인 고농도의 실리카가 있는 한 성장을 계속한다.
질화 실리콘이 에칭으로 완전히 제거된 때, 인산 용액으로부터 구조물을 제거하는 대신에, 구조물이 현재 추가의 화학 반응이 일어나는 용액 내에 남겨진다. 앞에서 나타난 가수분해 반응은 가역적이고, 질화 실리콘의 고갈에 따른 부근 인산에서의 현재 더 낮은 실리카 농도에 의해 평형이 역방향으로의 반응을 일으켜서 퇴적된 실리카를 다시 용액으로 용해한다.
비록 퇴적되는 실리카가 이 실리카가 형성되는 원래의 이산화 실리콘 구조물과 동일한 이산화 실리콘(SiO2)이지만, 산화물에서의 차이가 있을 수 있다. 주요 차이는 원래의 이산화 실리콘이 고농도의 결정질 이산화 실리콘이고 퇴적된 실리카가 저농도이면서 비정질이며, 퇴적된 실리카가 매우 다른 에칭률을 갖게 한다는 점이다. 이산화 실리콘 에칭률에 대한 질화 실리콘 에칭률의 선택성은 퇴적된 실리카 막이 에칭될 수 있지만 원래의 이산화 실리콘 자체의 현저한 에칭은 없도록 주의깊게 제어될 수 있다.
퇴적된 실리카 막이 산 용액으로 다시 용해된 때, 상기 구조물은 후속 처리 단계를 위해 산 용액조로부터 제거될 수 있다. 따라서 제어형의 오버에칭 단계의 추가는 인산으로 처리된 표면으로부터 상기 퇴적된 콜로이달 실리카를 제거하기 위해 제공된다. 다른 화학 처리를 이용하여 원치않은 실리카 막을 제거하는 대신에, 구조물은 제1 장소에서 퇴적을 야기한 화학 반응의 역반응에 기인하여 동일한 용액조에서 퇴적물을 제거하기 위해 동일한 산 용액조에 유지된다. 그러한 접근법에서는 높은 종횡비 구조물로부터 질화 실리콘의 적어도 일부를 제거하기 위해 제1 습식 에칭 화학 조성물에 기판을 노출시키는 것을 포함한 제1 에칭 단계가 사용된다. 제1 습식 에칭 화학 조성물에 기판을 노출시킴으로써 높은 종횡비 구조물의 실리콘 또는 산화 실리콘 위에 실리카 퇴적물이 형성된다. 그 다음에, 상기 제1 에칭 단계에서 실리콘 또는 산화 실리콘 위에 형성된 실리카 퇴적물의 적어도 일부를 제거하기 위해 제2 습식 에칭 화학 조성물에 기판을 노출시키는 제2 에칭 단계가 수행된다. 상기 제1 습식 에칭 화학 조성물과 상기 제2 습식 에칭 화학 조성물은 둘 다 인산을 포함할 수 있고, 사실상 동일한 인산 용액조로 된다. 그러나 다른 기술들은 상기 제1 습식 에칭 화학 조성물과 제2 습식 에칭 화학 조성물이 다른, 여기에서 설명하는 개념들을 활용할 수 있다.
전술한 바와 같이, 여기에서 개시하는 기술들은 논리 소자, 상호접속 구조, FinFET, 3D 반도체 구조, NAND 플래시 메모리 소자 등과 같은 매우 다양한 반도체 구조물에 적용할 수 있다. 예시적인 구조물이 도 1a에 도시되어 있다. 그러한 구조물은 3D NAND 소자 또는 임의의 많은 다른 반도체 소자에 존재할 수 있다. 도 1a의 좁은 갭 및 높은 종횡비 구조물은 단지 예를 든 것이고, 당업자라면 여기에서 설명하는 기술이 콜로이달 실리카 퇴적물의 역형성이 발생하는 많은 다른 구조물의 처리에 유용할 수 있다는 것을 이해할 것이다. 따라서 도 1a에 도시된 좁은 갭 및 높은 종횡비 구조물은 임의의 매우 다양한 좁은 구조물 및/또는 높은 종횡비 구조물의 단지 예를 든 것이다. 예를 들면, 여기에서 설명하는 기술들은 높은 종횡비 트렌치 구조물과 관련된다.
도 1a에 도시된 것처럼, 예컨대 3D NAND 구조물의 일부일 수 있는 예시적인 반도체 구조물(100)은 질화 실리콘이 좁은 고 종횡비의 갭 내에 형성되는 것으로 도시되어 있다. 도시된 것처럼 좁은 고 종횡비의 갭은 이산화 실리콘(SiO2) 층(102)들 사이에 형성된다. SiO2 층(102)은 대안적으로 Si 층 또는 다른 산화물 층일 수 있다. 질화 실리콘(SiN) 층(104)들은 SiO2 층들 간의 갭 내에 형성된다. 그 다음에, SiN 층의 에칭이 반도체 구조물(100)을 예를 들면 고온 인산 용액조에 침수시키거나 상기 구조물을 고온 인산의 스프레이에 노출시키는 것과 같이 고온 인산 용액에 노출시킴으로써 발생할 수 있다. SiN의 에칭에 기인해서, 도 1b에 도시된 것처럼, 고농도의 콜로이달 실리카(Si(OH)4)(110)가 SiO2의 표면 부근에서 인산 용액에 분산된다. 도 1b에 도시된 것처럼, SiN 에칭이 발생함에 따라, Si(OH)4 농도가 증가하고 콜로이달 실리카(110)가 퇴적하여 도 1b에 도시된 것처럼 SiO2 표면에 실리카 퇴적물(112)을 형성한다. 도 1c는 SiN 층(104)이 완전히 제거된 때의 구조물(100)을 보인 것이다. 도면에서 알 수 있는 바와 같이, 실리카 퇴적물(112)이 SiO2 층(102) 위에 제공된다. 도 1c에서는 비교적 균일한 실리카 퇴적물이 제공되어 있다는 점에 주목한다. 그러나 실제로는 퇴적물이 좁은 갭 또는 트렌치의 입구에서 시간에 따라 구축될 수 있다. 따라서, 도 1d에 도시된 것처럼, 퇴적물은 갭 또는 트렌치를 사실상 "핀치오프"(pinch off)시켜서 잔류 질화 실리콘을 에칭하는 인산의 능력 효율에 크게 충격을 줄 수 있다. 따라서, 도 1d에 도시된 것처럼, 실리카 퇴적물(116)이 SiO2 층(102)들 간에 형성된 갭 영역(118)을 완전히 폐색시켜서 SiN 층(104)의 완전한 에칭을 막을 수 있다.
제1 에칭 단계에서 SiN의 에칭이 종료한 때, 용액 내에서 콜로이달 Si(OH)4(실리카)의 농도 증가는 감소하고 실리카 퇴적이 종료한다. 여기에서 설명하는 것처럼, 반도체 구조물(100)은 제2 에칭 단계로 진행하기 위해 인산에 계속하여 노출된다. 제2 에칭 단계에서, 상기 퇴적된 실리카가 인산에 의해 에칭된다. 전술한 바와 같이, 실리카 퇴적물의 특성에 기인해서, 상기 퇴적된 실리카는 SiO2 층(102)까지 우선적으로 에칭된다. 따라서, 전술한 바와 같이, 퇴적된 실리카는 가수분해 반응으로 반응하여 산 용액으로 다시 용해하는 콜로이달 실리카를 중합 및 형성할 수 있다. 따라서, 도 1e에 도시된 것처럼, 퇴적된 실리카를 인산 용액에 계속하여 노출시키면 퇴적된 SiO2를 해리 및 용해하여 상기 퇴적된 실리카(112, 116)가 제거된다. 상기 퇴적된 실리카가 산 용액으로 다시 용해된 때 반도체 구조물은 후속 처리 단계를 위해 산 용액으로부터 제거될 수 있다.
전술한 처리는 도 2의 예시적인 시간 대 Si 농도 차트에 도시되어 있다. 도 2에 도시된 것처럼, Si 농도는 일반적으로 85wt%의 인산(나머지는 물)을 포함하고 160℃인 인산 용액조에 침수된 도 1a에 도시된 바와 같은 구조물의 질화 실리콘 에칭 처리를 위해 제공된다. 도 2에 도시된 것처럼, 벌크 실리콘 농도(ppm) 곡선(205)은 일반적으로 시간에 따라 증가한다. 이것은 일반적으로 인산 용액 내의 벌크 실리콘 농도를 반영한다. 더 구체적으로, 실리콘 농도는 일반적으로 SiN이 에칭되는 기간에 대응하는 시구간(210) 동안 증가한다. 시구간(215)은 SiN 에칭이 더 이상 발생하지 않는 기간에 대응한다. 시구간(215) 중에, 실리카 퇴적물은 도 1e에 도시된 것처럼 반도체 구조물로부터 제거된다. 실리콘 농도 곡선(207)은 높은 종횡비 구조물 부근에서의 국부적 실리콘 농도를 나타낸다(일반적으로 곡선(205)에 의해 나타낸 용액 내의 벌크 농도와 대조적임). 도시된 것처럼, 높은 종횡비 구조물 내측에서 국부적으로, 실리콘 농도는 질화 실리콘 에칭으로부터의 국부적인 실리카 플럭스에 기인해서 더 빠르게 상승한다. 도시된 것처럼, 국부적 실리카 농도는 궁극적으로 인산 용액 내의 벌크 실리콘 농도보다 더 높은 값에 도달할 것이다. 그러나 질화 실리콘 에칭이 마무리된 때, 곡선(207)으로 도시된 높은 종횡비 구조물 영역에서의 국부적 실리콘 농도는 감소하기 시작하고, 종국적으로는 도면에 도시된 것처럼 시간 경과에 따라 벌크 실리콘 농도 값에 도달할 것이다.
전술한 바와 같이, 실리콘 함량이 높으면 높을수록 일반적으로 발생하는 이산화 실리콘 에칭률은 낮아진다. 또한, 질화 실리콘 에칭률은 실리콘 함량에 의해 거의 영향을 받지 않는다. 따라서 도 2에 도시된 실리콘 함량 변화는 질화 실리콘 에칭과 이산화 실리콘 에칭 간의 에칭 선택성에 대하여 시간에 따른 선택성 변화를 야기할 것이다. 따라서 도 2에 곡선(207)으로 나타낸 바와 같이, 국부적 에칭 선택성은 시간 범위(210)의 대략 끝에서 용액의 실리콘 함량이 최대까지 증가하기 때문에 증가하고, 그 점에서 최대의 질화 실리콘 대 산화 실리콘 에칭 선택성이 획득될 것이다. 국부적 농도가 시간 범위(215)에서 하강함에 따라, 질화 실리콘과 산화 실리콘 간의 국부적 선택성은 그에 대응하여 최대 선택성으로부터 하강할 것이다. 따라서 제1 및 제2 에칭 단계가 제공되는 기술이 제공된다. 제1 에칭 단계는 시간 범위(210)에 대응하고 제2 에칭 단계는 시간 범위(215)에 대응할 수 있다. 제1 에칭 단계는 제2 에칭 단계의 적어도 일부 동안의 질화 실리콘 대 산화 실리콘 에칭보다 더 큰 최대의 질화 실리콘 대 산화 실리콘 에칭 선택성을 갖는다. 일 실시형태에서, 제1 에칭 단계 중에 질화 실리콘 대 이산화 실리콘 에칭률의 국부화 에칭 선택성은 100:1 이상일 수 있고, 일부 경우에는 300:1 이상 및 일부 경우에는 500:1 이상일 수 있다. 제2 에칭 단계 중에 질화 실리콘 대 이산화 실리콘 에칭률의 국부화 에칭 선택성은 제1 에칭 단계와 같거나 그보다 낮을 것이고, 일부 실시형태에서는 상기 제1 에칭 단계 최대 선택성보다 10% 더 낮게, 일부 실시형태에서는 상기 제1 에칭 단계 최대 선택성보다 30% 더 낮게, 및 일부 실시형태에서는 상기 제1 에칭 단계 최대 선택성보다 심지어 50% 더 낮게 시간에 따라 감소한다.
전술한 반응식의 진행을 모니터링하기 위해 상기 산 용액 내의 각종 화학 구성성분을 모니터링할 수 있다. 따라서 습식 화학물질 처리 시스템에 포함된 화학물질 모니터링 시스템을 이용하여 제1 습식 에칭 화학 조성물(질화 실리콘이 에칭되는 동안의 조성물)의 적어도 하나의 화학 구성성분의 농도 모니터링이 수행될 수 있다. 또한, 습식 화학물질 처리 시스템에 포함된 화학물질 모니터링 시스템을 이용하여 제2 습식 에칭 화학 조성물(실리카 퇴적물이 제거되는 동안의 조성물)의 적어도 하나의 화학 구성성분의 농도 모니터링이 수행될 수 있다. 예를 들면, 제1 및 제2 에칭 단계의 모니터링은 도 2에 도시된 실리콘 농도의 모니터링일 수 있다. 그러나, 언급한 것처럼, 다른 화학 구성성분의 모니터링을 수행할 수도 있다.
SiN의 제거 후에 반도체 구조물이 인산 용액에 노출되는 추가 시간량은 많은 처리 변수, 에칭되는 구조물, 노출된 질화 실리콘이 제거되는 양, 실리카 퇴적물의 양 및 각종의 에칭 처리 변수(산 농도, 실리콘 농도, 온도 등)에 따라 달라진다는 것을 이해할 것이다. 따라서 도 2에 도시된 시간은 단지 예를 든 것임을 이해할 것이다. 일 실시형태에서, 실리카 퇴적물을 제거하기 위한 추가 에칭 시간은 약 5%-40% 오버에칭 시간의 범위 내(질화 실리콘 에칭 시간의 함수로서), 더 바람직하게는 15%-30% 오버에칭 시간의 범위 내일 수 있다.
도 1b-1d와 관련하여 설명한 것처럼, 여기에서 설명하는 기술은 높은 종횡비 구조물에 특히 유용하다. 따라서 도 1b-1d에 도시한 것과 같은 높은 종횡비를 가진 적층형 구조물, 높은 종횡비의 트렌치 구조물, 높은 종횡비의 상호접속 구조물 등은 이 기술로부터 이익을 얻을 것이다. 그러한 높은 종횡비 구조물은 콜로이달 실리카가 산 용액의 벌크 내로 신속히 확산하지 않기 때문에 구조물의 표면 부근에서 더 높은 콜로이달 실리카 농도를 발생할 것이다. 따라서 퇴적된 실리카의 구축에 의해 바람직한 갭 공간을 실질적으로 좁힐 수 있는, 도 1d에 도시된 것과 같은 메카니즘이 발생할 수 있다. 여기에서 설명하는 것처럼 높은 종횡비는 적어도 4:1 이상의 종횡비로 생각된다.
본 발명은 습식 화학 처리 시스템에서 질화 실리콘 에칭을 수행하는 기술을 제공한다. 도 3은 그러한 기술의 예시적인 처리 흐름(300)을 제공한다. 여기에서 설명하는 기술들은 다른 처리 흐름에서 유리하게 활용될 수 있다는 점을 이해할 것이다. 도 3에 도시된 바와 같이, 단계 302는 질화 실리콘을 포함한 노출된 피처들의 제1 집합과 실리콘 또는 산화 실리콘을 포함한 노출된 피처들의 제2 집합으로 이루어진 높은 종횡비 구조물을 가진 기판을 제공하는 단계를 포함한다. 단계 304는 상기 기판을 습식 화학 처리 시스템에 로딩하는 단계를 포함한다. 단계 306은 높은 종횡비 구조물로부터 질화 실리콘의 적어도 일부를 제거하기 위해 기판을 제1 습식 에칭 화학 조성물에 노출시키는 것을 포함한 제1 에칭 단계를 수행하는 단계를 포함한다. 단계 308은 상기 기판을 제1 습식 에칭 화학 조성물에 노출시키는 것에 의해 높은 종횡비 구조물의 실리콘 또는 산화 실리콘 위에 실리카 퇴적물이 형성되는 것을 설명한다. 단계 310은 상기 제1 에칭 단계 중에 실리콘 또는 산화 실리콘 위에 형성된 상기 실리카 퇴적물의 적어도 일부를 제거하기 위해 상기 기판을 제2 습식 에칭 화학 조성물에 노출시키는 것을 포함한 제2 에칭 단계를 수행하는 단계를 포함한다.
전술한 바와 같이, 단계 306과 단계 310에서, 상기 제1 습식 에칭 화학 조성물 및/또는 상기 제2 습식 에칭 화학 조성물은 인산을 포함할 수 있다. 따라서 상기 제1 및 제2 습식 에칭 화학 조성물은 동일할 수도 있고 다를 수도 있다. 일 실시형태에서, 2개의 습식 에칭 화학 조성물은 동일하고, 상기 제2 습식 에칭 화학 조성물은 질화 실리콘 오버에칭 단계의 일부이다.
단독으로 또는 조합으로 각종 처리 파라미터들이 선택될 수 있고, 여기에서 상기 제1 에칭 단계 또는 제2 에칭 단계의 적어도 하나의 파라미터는 상기 제1 에칭 단계 중에 실리콘 또는 이산화 실리콘을 포함한 노출된 피처 위에 형성된 실질적으로 모든 실리콘 함유 퇴적물이 상기 제2 에칭 단계 중에 제거되도록 선택된다. 상기 적어도 하나의 파라미터는 제1 에칭 단계의 지속기간, 제2 에칭 단계의 지속기간, 제1 습식 에칭 화학 조성물의 적어도 하나의 화학 구성성분의 농도, 제2 습식 에칭 화학 조성물의 적어도 하나의 화학 구성성분의 농도, 제1 습식 에칭 화학 조성물의 온도, 제2 습식 에칭 화학 조성물의 온도, 제1 습식 에칭 화학 조성물의 유량, 및 제2 습식 에칭 화학 조성물의 유량으로부터 선택될 수 있다. 이 방식으로, 처리 조건 및 변수들은 실리콘 함유 퇴적물을 모두 제거하는 바람직한 효과를 제공하도록 선택될 수 있다.
전술한 바와 같이, 여기에서 설명하는 기술들은 임의의 광범위한 질화 실리콘 에칭 장비 및 화학에서 활용될 수 있다. 따라서 여기에서 설명하는 기술들은 다중 웨이퍼 묶음 질화 실리콘 에칭 시스템 또는 단일 웨이퍼 질화 실리콘 에칭 시스템에서 활용될 수 있다. 예를 들면, 로톤다로(Rotondaro) 등에 의해 "콜로이달 실리카 성장 억제제와 관련 방법 및 시스템"의 명칭으로 동일자 출원된 미국 특허 출원 제15/467939호(그 전체 내용은 인용에 의해 본원에 통합됨)에 더 자세히 설명되는 있는 시스템을 활용할 수 있다. 그러나 다른 시스템들도 여기에서 제공된 기술들을 유리하게 또한 활용할 수 있다는 점을 이해할 것이다. 또한, 여기에서 설명하는 기술들은 인산 화학으로 제한되지 않고, 다른 에칭 화학에도 적용할 수 있다. 게다가, 인산 화학을 사용하는 경우에도 그 기술들은 물 화학 및 여기에서 설명하는 처리 변수들을 가진 인산으로 제한되지 않는다. 예를 들면, 첨가제, 억제제 및/또는 황산의 사용을 또한 포함하고 광범위의 온도, 농도 및 다른 처리 변수들을 포함할 수 있는 인산 용액이 로톤다로 등에 의해 "콜로이달 실리카 성장 억제제와 관련 방법 및 시스템"의 명칭으로 동일자 출원된 미국 특허 출원 제15/467939호(그 전체 내용은 인용에 의해 본원에 통합됨)에 자세히 설명되는 있는 바와 같이 활용될 수 있다. 또한, 여기에서는 질화 실리콘 에칭 단계와 퇴적된 실리카 제거 단계가 동일한 인산 용액으로 수행되는 시스템으로 설명하였지만, 상기 2개의 단계는 다른 습식 에칭 조성물로 달성될 수 있다는 점을 이해할 것이다. 따라서 질화 실리콘 에칭 조성물과 실리카 제거 에칭 조성물은 동일한 습식 에칭 조성물일 수도 있고 다른 습식 에칭 조성물일 수도 있다. 그러므로 질화 실리콘 에칭 시스템에서 퇴적 실리카 제거를 위해 여기에서 설명한 기술들은 광범위한 에칭 시스템 및 에칭 화학에 적용할 수 있다는 점을 이해할 것이다.
일 실시형태에서, 여기에서 설명한 방법들은 습식 화학 처리 시스템으로 달성될 수 있다. 습식 화학 처리 시스템은 기판을 수용하고 상기 기판을 습식 에칭 화학 조성물에 노출시키도록 구성된 챔버와, 상기 챔버에 결합되고 상기 습식 에칭 화학 조성물을 상기 챔버에 공급하는 화학물질 공급 시스템을 포함할 수 있다. 습식 화학 처리 시스템은 여기에서 설명하는 방법들을 실행하기 위해 상기 습식 화학 처리 시스템의 구성요소들을 제어하도록 구성된 제어기를 또한 포함할 수 있다. 습식 화학 처리 시스템은 습식 에칭 화학 조성물의 적어도 하나의 화학 구성성분의 농도를 모니터링하는 화학물질 모니터링 시스템을 또한 포함할 수 있다. 일 실시형태에서, 모니터링되는 화학 구성성분은 실리콘, 실리카 및 Si 함유 화합물로 이루어진 그룹으로부터 선택될 수 있다. 습식 화학 처리 시스템은 단일 기판 처리 시스템일 수 있고, 또는 복수의 기판을 동시에 처리하도록 구성될 수 있다.
도 4는 하나의 예시적인 습식 화학 처리 시스템(400)을 보인 것이다. 여기에서 설명하는 기술은 매우 다양한 다른 습식 화학 처리 시스템과 함께 사용될 수 있다는 점을 이해할 것이다. 챔버(402)가 제공된다. 챔버는 기판을 수용하고 기판을 습식 에칭 화학 조성물에 노출시키도록 구성된다. 챔버는 단일 웨이퍼 챔버일 수 있고, 또는 일괄 습식 에칭 탱크와 같이 복수의 웨이퍼를 처리하기 위한 챔버일 수 있다. 화학물질 공급 시스템(403)은 습식 화학물질 소스(404) 및 습식 화학물질을 챔버로/로부터 제공하는 재순환 선로(406, 408)를 포함할 수 있다. 제어기(410)는 상기 챔버 및 상기 화학물질 공급 시스템에 결합되어 습식 화학물질 처리 시스템(400)의 각종 컴포넌트로부터 신호 선로(412, 414)를 통해 피드백을 제어 및/또는 수신한다. 예시적인 일 실시형태에서, 제어기(410)는 메모리, I/O 포트 등과 같은 다른 회로와 협력하는 프로세서, 마이크로컨트롤러 또는 프로그래머블 논리 소자일 수 있다. 일 실시형태에서, 프로세서, 마이크로컨트롤러 또는 프로그래머블 논리 소자는 여기에서 설명하는 기능들을 수행하는 명령어 또는 구성 파일을 실행하도록 구성될 수 있다.
발명의 추가의 수정 및 대안적인 실시형태가 전술한 설명을 고려하여 당업자에게 명백할 것이다. 따라서 이 설명은 단지 예를 든 것으로 해석해야 하고, 당업자에게 본 발명을 실시하는 방식을 교시하기 위한 것이다. 여기에서 도시 및 설명한 발명의 형태 및 방법은 현재의 양호한 실시형태로서 취해진 것임을 이해하여야 한다. 등가적인 기술이 여기에서 예시하고 설명한 실시형태를 대체할 수 있고, 발명의 소정 특징들은 다른 특징들의 사용과 무관하게 사용될 수 있으며, 이러한 점들은 발명에 대한 상기 설명을 읽음으로써 당업자에게 명백하게 될 것이다.

Claims (22)

  1. 기판 상에 형성된 피처들(features)을 에칭하는 방법에 있어서,
    실리콘 질화물을 포함하는 노출된 피처들의 제1 집합과 실리콘 또는 실리콘 산화물을 포함한 노출된 피처들의 제2 집합을 포함하는 높은 종횡비(high aspect ratio) 구조물을 갖는 기판을 제공하는 단계;
    상기 기판을 습식 화학 처리 시스템에 로딩하는 단계;
    상기 높은 종횡비 구조물로부터 상기 실리콘 질화물의 적어도 일부를 선택적으로 제거하기 위해 상기 기판을 인산의 습식 에칭 용액에 노출시키는 것을 포함한 제1 에칭 단계를 수행하는 단계로서, 가수분해 반응이 상기 실리콘 질화물로부터 제1 습식 에칭 용액 내의 실리카 반응 생성물을 생성하고, 상기 실리카 반응 생성물의 적어도 일부가 상기 높은 종횡비 구조물의 상기 실리콘 또는 실리콘 산화물 상에 퇴적하는 것인, 상기 제1 에칭 단계를 수행하는 단계; 및
    상기 퇴적된 실리카 반응 생성물을 다시 상기 인산의 습식 에칭 용액으로 용해시킴으로써 상기 실리콘 또는 실리콘 산화물로부터 상기 퇴적된 실리카 반응 생성물의 적어도 일부를 제거하기 위해 상기 기판을 상기 인산의 습식 에칭 용액에 더 노출시키는 것을 포함한 제2 에칭 단계를 수행하는 단계를 포함하고,
    상기 제1 에칭 단계는, 상기 가수분해 반응에 이용가능한 상기 실리콘 질화물의 고갈로 인해 상기 인산의 습식 에칭 용액 내의 실리카 반응 생성물의 농도가 감소할 때까지 수행되고, 상기 제2 에칭 단계는, 상기 기판을 상기 인산의 습식 에칭 용액에 연속적으로 노출시킴으로써 상기 제1 에칭 단계를 수행한 후에 연속적으로 수행되며, 상기 습식 에칭 용액 내의 실리카 반응 생성물의 감소된 농도를 이용하여 상기 가수분해 반응을 역전시키고(reverse) 상기 퇴적된 실리카 반응 생성물을 다시 상기 인산의 습식 에칭 용액으로 용해시키는 것인, 기판 상에 형성된 피처들을 에칭하는 방법.
  2. 제1항에 있어서, 상기 제2 에칭 단계는 실리콘 질화물 오버에칭 단계인 것인, 기판 상에 형성된 피처들을 에칭하는 방법.
  3. 제2항에 있어서, 상기 제2 에칭 단계는 5% 내지 40% 범위의 오버에칭 단계인 것인, 기판 상에 형성된 피처들을 에칭하는 방법.
  4. 제3항에 있어서, 상기 제2 에칭 단계는 15% 내지 30% 범위의 오버에칭 단계인 것인, 기판 상에 형성된 피처들을 에칭하는 방법.
  5. 제1항에 있어서,
    상기 습식 화학 처리 시스템에 포함된 화학 모니터링 시스템을 이용하여 상기 제1 에칭 단계 동안 상기 습식 에칭 용액의 적어도 하나의 화학 구성성분의 농도를 모니터링하는 단계를 더 포함하는, 기판 상에 형성된 피처들을 에칭하는 방법.
  6. 제1항에 있어서,
    상기 습식 화학 처리 시스템에 포함된 화학 모니터링 시스템을 이용하여 상기 제2 에칭 단계 동안 상기 습식 에칭 용액의 적어도 하나의 화학 구성성분의 농도를 모니터링하는 단계를 더 포함하는, 기판 상에 형성된 피처들을 에칭하는 방법.
  7. 제1항에 있어서, 상기 제1 에칭 단계 또는 상기 제2 에칭 단계의 적어도 하나의 파라미터는, 상기 제1 에칭 단계 동안 실리콘 또는 실리콘 이산화물을 포함하는, 노출된 피처들 상에 형성된 실질적으로 모든 퇴적된 실리카 반응 생성물이 상기 제2 에칭 단계 동안 제거되도록 선택되는 것인, 기판 상에 형성된 피처들을 에칭하는 방법.
  8. 제7항에 있어서, 상기 적어도 하나의 파라미터는, 상기 제1 에칭 단계의 지속기간, 상기 제2 에칭 단계의 지속기간, 상기 제1 에칭 단계 동안 상기 습식 에칭 용액의 적어도 하나의 화학 구성성분의 농도, 상기 제2 에칭 단계 동안 상기 습식 에칭 용액의 적어도 하나의 화학 구성성분의 농도, 상기 제1 에칭 단계 동안 상기 습식 에칭 용액의 온도, 상기 제2 에칭 단계 동안 상기 습식 에칭 용액의 온도, 상기 제1 에칭 단계 동안 상기 습식 에칭 용액의 유량, 및 상기 제2 에칭 단계 동안 상기 습식 에칭 용액의 유량으로 구성된 그룹으로부터 선택되는 것인, 기판 상에 형성된 피처들을 에칭하는 방법.
  9. 제1항에 있어서, 상기 습식 화학 처리 시스템은 단일 기판 처리 시스템인 것인, 기판 상에 형성된 피처들을 에칭하는 방법.
  10. 제1항에 있어서, 상기 습식 화학 처리 시스템은 복수의 기판을 동시에 처리하도록 구성된 것인, 기판 상에 형성된 피처들을 에칭하는 방법.
  11. 제1항에 있어서, 상기 제1 에칭 단계 동안 최대의 실리콘 질화물 대 실리콘 산화물 에칭 선택도는, 상기 제2 에칭 단계의 적어도 일부 동안 실리콘 질화물 대 실리콘 산화물 에칭 선택도보다 더 높은 것인, 기판 상에 형성된 피처들을 에칭하는 방법.
  12. 제1항에 있어서,
    상기 습식 화학 처리 시스템에 포함된 화학 모니터링 시스템을 이용하여 상기 제1 및 제2 에칭 단계 동안 상기 습식 에칭 용액 내의 실리카, 실리콘 또는 실리콘 함유 화합물의 농도를 모니터링하는 단계를 더 포함하는, 기판 상에 형성된 피처들을 에칭하는 방법.
  13. 제1항에 있어서, 상기 인산의 습식 에칭 용액은, 상기 제1 및 제2 습식 에칭 단계가 수행될 때 140 ℃ 내지 170 ℃의 온도에 있는 것인, 기판 상에 형성된 피처들을 에칭하는 방법.
  14. 제1항에 있어서, 상기 인산의 습식 에칭 용액은 70 wt% 내지 95 wt% 인산인 것인, 기판 상에 형성된 피처들을 에칭하는 방법.
  15. 제1항에 있어서, 상기 인산의 습식 에칭 용액은, 상기 제1 및 제2 습식 에칭 단계가 수행될 때 140 ℃ 내지 170 ℃의 온도에 있고, 상기 인산의 습식 에칭 용액은 70 wt% 내지 95 wt% 인산인 것인, 기판 상에 형성된 피처들을 에칭하는 방법.
  16. 기판 상에 형성된 피처들을 에칭하는 방법에 있어서,
    실리콘 질화물을 포함하는 노출된 피처들의 제1 집합과 실리콘 또는 실리콘 산화물을 포함한 노출된 피처들의 제2 집합을 포함하는, 적어도 4:1의 종횡비를 갖는 높은 종횡비 구조물을 갖는 기판을 제공하는 단계;
    상기 기판을 습식 화학 처리 시스템에 로딩하는 단계;
    상기 높은 종횡비 구조물로부터 상기 실리콘 질화물의 적어도 일부를 선택적으로 제거하기 위해 제1 기간 동안 화학 에칭 반응을 생성하도록 상기 기판을 인산의 습식 에칭 용액에 노출시키는 단계로서, 상기 제1 기간 동안, 처음에는 상기 화학 에칭 반응으로부터 상기 습식 에칭 용액 내의 실리카의 농도가 증가하며, 상기 높은 종횡비 구조물의 실리콘 또는 실리콘 산화물 상에 퇴적하는 콜로이달 실리카 반응 생성물을 형성하는 가수분해 반응이 일어나고, 상기 제1 기간은, 상기 화학 에칭 반응에 이용가능한 실리콘 질화물의 고갈로 인해 상기 습식 에칭 용액 내의 실리카의 농도가 감소할 때에 끝나는 것인, 상기 노출시키는 단계;
    상기 제1 기간 후에, 상기 실리콘 또는 실리콘 산화물을 에칭하지 않고서 상기 실리콘 또는 실리콘 산화물로부터 실질적으로 모든 퇴적된 콜로이달 실리카 반응 생성물을 우선적으로 제거하기 위해 상기 가수분해 반응을 역전시킴으로써 상기 퇴적된 실리카 반응 생성물을 다시 상기 인산의 습식 에칭 용액으로 용해시키도록, 제2 기간 동안 상기 기판을 상기 인산의 습식 에칭 용액에 노출시키는 것을 지속하는 단계; 및
    상기 제1 및 제2 기간의 완료를 결정하기 위해 상기 습식 화학 처리 시스템에 포함된 화학 모니터링 시스템을 이용하여 상기 습식 에칭 용액 내의 실리카, 실리콘 또는 실리콘 함유 화합물의 농도를 모니터링하는 단계를 포함하는, 기판 상에 형성된 피처들을 에칭하는 방법.
  17. 제16항에 있어서, 상기 제1 기간 동안 최대의 실리콘 질화물 대 실리콘 산화물 에칭 선택도는, 상기 제2 기간 동안 실리콘 질화물 대 실리콘 산화물 에칭 선택도보다 더 높은 것인, 기판 상에 형성된 피처들을 에칭하는 방법.
  18. 제16항에 있어서, 상기 인산의 습식 에칭 용액은, 상기 제1 및 제2 기간 동안 140 ℃ 내지 170 ℃의 온도에 있는 것인, 기판 상에 형성된 피처들을 에칭하는 방법.
  19. 제16항에 있어서, 상기 인산의 습식 에칭 용액은 70 wt% 내지 95 wt% 인산인 것인, 기판 상에 형성된 피처들을 에칭하는 방법.
  20. 제16항에 있어서, 상기 인산의 습식 에칭 용액은, 상기 제1 및 제2 기간 동안 140 ℃ 내지 170 ℃의 온도에 있고, 상기 인산의 습식 에칭 용액은 70 wt% 내지 95 wt% 인산인 것인, 기판 상에 형성된 피처들을 에칭하는 방법.
  21. 삭제
  22. 삭제
KR1020187031146A 2016-03-30 2017-03-24 실리카 퇴적 없이 질화물 구조물을 처리하는 방법 및 장치 KR102172305B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020207025916A KR102353264B1 (ko) 2016-03-30 2017-03-24 실리카 퇴적 없이 질화물 구조물을 처리하는 방법 및 장치

Applications Claiming Priority (9)

Application Number Priority Date Filing Date Title
US201662315559P 2016-03-30 2016-03-30
US201662315632P 2016-03-30 2016-03-30
US62/315,559 2016-03-30
US62/315,632 2016-03-30
US15/467,973 US10515820B2 (en) 2016-03-30 2017-03-23 Process and apparatus for processing a nitride structure without silica deposition
US15/467,939 2017-03-23
US15/467,973 2017-03-23
US15/467,939 US10325779B2 (en) 2016-03-30 2017-03-23 Colloidal silica growth inhibitor and associated method and system
PCT/US2017/024128 WO2017172533A1 (en) 2016-03-30 2017-03-24 Process and apparatus for processing a nitride structure without silica deposition

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020207025916A Division KR102353264B1 (ko) 2016-03-30 2017-03-24 실리카 퇴적 없이 질화물 구조물을 처리하는 방법 및 장치

Publications (2)

Publication Number Publication Date
KR20180121795A KR20180121795A (ko) 2018-11-08
KR102172305B1 true KR102172305B1 (ko) 2020-10-30

Family

ID=59965112

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1020207025916A KR102353264B1 (ko) 2016-03-30 2017-03-24 실리카 퇴적 없이 질화물 구조물을 처리하는 방법 및 장치
KR1020187031140A KR102196944B1 (ko) 2016-03-30 2017-03-24 콜로이달 실리카 성장 억제제와 관련 방법 및 시스템
KR1020187031146A KR102172305B1 (ko) 2016-03-30 2017-03-24 실리카 퇴적 없이 질화물 구조물을 처리하는 방법 및 장치

Family Applications Before (2)

Application Number Title Priority Date Filing Date
KR1020207025916A KR102353264B1 (ko) 2016-03-30 2017-03-24 실리카 퇴적 없이 질화물 구조물을 처리하는 방법 및 장치
KR1020187031140A KR102196944B1 (ko) 2016-03-30 2017-03-24 콜로이달 실리카 성장 억제제와 관련 방법 및 시스템

Country Status (7)

Country Link
US (2) US10325779B2 (ko)
JP (3) JP6715433B2 (ko)
KR (3) KR102353264B1 (ko)
CN (2) CN109072077B (ko)
SG (2) SG11201808542WA (ko)
TW (3) TWI731790B (ko)
WO (2) WO2017172532A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102449897B1 (ko) * 2022-01-14 2022-09-30 삼성전자주식회사 습식 식각 방법 및 이를 이용한 반도체 소자 제조 방법.

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10325779B2 (en) * 2016-03-30 2019-06-18 Tokyo Electron Limited Colloidal silica growth inhibitor and associated method and system
JP6909620B2 (ja) * 2017-04-20 2021-07-28 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法
JP7432092B2 (ja) * 2018-07-20 2024-02-16 東京エレクトロン株式会社 ３ｄ ｎａｎｄ構造における窒化ケイ素のエッチング及びシリカ堆積制御
CN109216367B (zh) * 2018-08-27 2021-07-02 长江存储科技有限责任公司 半导体结构的形成方法
KR102084044B1 (ko) * 2018-12-24 2020-03-03 주식회사 세미부스터 인산용액 중의 실리콘 농도 분석방법
KR20200086141A (ko) * 2019-01-08 2020-07-16 삼성전자주식회사 실리콘 질화물용 식각제 조성물 및 반도체 소자의 제조 방법
KR20210007097A (ko) * 2019-07-10 2021-01-20 오씨아이 주식회사 실리콘 질화막 식각 용액 및 이를 사용한 반도체 소자의 제조 방법
KR102315919B1 (ko) * 2021-01-26 2021-10-22 연세대학교 산학협력단 비인산계 실리콘 질화막 식각 조성물 및 이를 이용한 식각방법
JP2022133947A (ja) * 2021-03-02 2022-09-14 東京エレクトロン株式会社 基板処理方法および基板処理装置
EP4337744A1 (en) * 2021-05-12 2024-03-20 Entegris, Inc. Selective etchant compositions and methods

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120289056A1 (en) 2011-04-20 2012-11-15 Applied Materials, Inc. Selective silicon nitride etch
KR101316054B1 (ko) 2008-08-08 2013-10-10 삼성전자주식회사 실리콘 산화막 식각용 조성물 및 이를 이용한 실리콘 산화막의 식각 방법
US20150024989A1 (en) 2012-11-06 2015-01-22 International Business Machines Corporation Cleaning composition and process for cleaning semiconductor devices and/or tooling during manufacturing thereof

Family Cites Families (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4116714A (en) 1977-08-15 1978-09-26 International Business Machines Corporation Post-polishing semiconductor surface cleaning process
JPH06349808A (ja) 1993-06-14 1994-12-22 Hitachi Ltd 窒化シリコン膜除去液およびそれを用いた半導体製造装置
JP3243975B2 (ja) * 1994-08-17 2002-01-07 住友金属工業株式会社 半導体装置の製造方法
JPH09129588A (ja) * 1995-10-31 1997-05-16 Fujitsu Ltd エッチング液の濃度管理方法及びエッチング装置
JPH09275091A (ja) * 1996-04-03 1997-10-21 Mitsubishi Electric Corp 半導体窒化膜エッチング装置
KR100248113B1 (ko) * 1997-01-21 2000-03-15 이기원 전자 표시 장치 및 기판용 세정 및 식각 조성물
US5885903A (en) 1997-01-22 1999-03-23 Micron Technology, Inc. Process for selectively etching silicon nitride in the presence of silicon oxide
US6162370A (en) 1998-08-28 2000-12-19 Ashland Inc. Composition and method for selectively etching a silicon nitride film
SG79292A1 (en) * 1998-12-11 2001-03-20 Hitachi Ltd Semiconductor integrated circuit and its manufacturing method
US6399517B2 (en) * 1999-03-30 2002-06-04 Tokyo Electron Limited Etching method and etching apparatus
KR100490963B1 (ko) * 1999-07-13 2005-05-24 카오카부시키가이샤 연마액 조성물
US6391213B1 (en) * 1999-09-07 2002-05-21 Komag, Inc. Texturing of a landing zone on glass-based substrates by a chemical etching process
US7749818B2 (en) 2002-01-28 2010-07-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP2004006810A (ja) * 2002-04-16 2004-01-08 Tosoh Corp 銅系金属研磨液用酸、それを用いた銅系金属用研磨液及び研磨方法
EP1881524B1 (en) * 2002-04-30 2010-06-02 Hitachi Chemical Co., Ltd. Polishing slurry and polishing method
US7390744B2 (en) * 2004-01-29 2008-06-24 Applied Materials, Inc. Method and composition for polishing a substrate
TWI283442B (en) * 2004-09-09 2007-07-01 Sez Ag Method for selective etching
KR100607797B1 (ko) * 2004-09-14 2006-08-02 동부일렉트로닉스 주식회사 실리콘 질화막 스트립 제어 장치 및 방법
KR20080023214A (ko) * 2005-04-08 2008-03-12 사켐,인코포레이티드 금속 질화물의 선택적인 습식 에칭
JP2006319171A (ja) * 2005-05-13 2006-11-24 Tosoh Corp エッチング用組成物
US7628932B2 (en) * 2006-06-02 2009-12-08 Micron Technology, Inc. Wet etch suitable for creating square cuts in si
JP4799332B2 (ja) 2006-09-12 2011-10-26 株式会社東芝 エッチング液、エッチング方法および電子部品の製造方法
US8778210B2 (en) * 2006-12-21 2014-07-15 Advanced Technology Materials, Inc. Compositions and methods for the selective removal of silicon nitride
JP2008172160A (ja) * 2007-01-15 2008-07-24 Dainippon Screen Mfg Co Ltd 基板処理装置および基板処理方法
ITMI20071002A1 (it) * 2007-05-17 2008-11-18 Petracem Srl Manufatto per edilizia.
CN101681827A (zh) * 2007-05-18 2010-03-24 Fsi国际公司 用水蒸气或蒸汽处理基材的方法
JP4358259B2 (ja) 2007-06-05 2009-11-04 株式会社東芝 半導体製造装置および半導体製造方法
JP5009207B2 (ja) * 2007-09-21 2012-08-22 大日本スクリーン製造株式会社 基板処理装置
US8211810B2 (en) 2007-09-21 2012-07-03 Dainippon Screen Mfg. Co., Ltd. Substrate processing apparatus and substrate processing method for performing etching process with phosphoric acid solution
US8298435B2 (en) * 2007-10-19 2012-10-30 International Business Machines Corporation Selective etching bath methods
JP4966223B2 (ja) * 2008-02-29 2012-07-04 大日本スクリーン製造株式会社 基板処理装置および基板処理方法
US20110114564A1 (en) 2008-07-07 2011-05-19 Lubrizol Advanced Materials, Inc. Preventing Silica And Silicate Scale With Inhibitors In Industrial Water Systems
US8685272B2 (en) 2008-08-08 2014-04-01 Samsung Electronics Co., Ltd. Composition for etching silicon oxide layer, method for etching semiconductor device using the same, and composition for etching semiconductor device
US8881811B2 (en) 2008-10-10 2014-11-11 Halliburton Energy Services, Inc. Additives to suppress silica scale build-up and methods of use thereof
US20110198531A1 (en) * 2008-10-20 2011-08-18 Nitta Haas Incorporated Composition for polishing silicon nitride and method of controlling selectivity using same
US20100294984A1 (en) 2009-05-22 2010-11-25 General Electric Company Methods of inhibiting scale of silica
CN102471688A (zh) * 2009-08-13 2012-05-23 东友Fine-Chem股份有限公司 用于形成铜互连的蚀刻组合物
CN102741985B (zh) * 2010-02-01 2015-12-16 Jsr株式会社 化学机械研磨用水系分散体及利用其的化学机械研磨方法
WO2011136913A1 (en) * 2010-04-27 2011-11-03 Fsi International, Inc. Wet processing of microelectronic substrates with controlled mixing of fluids proximal to substrate surfaces
JP2012033561A (ja) 2010-07-28 2012-02-16 Sanyo Chem Ind Ltd 窒化ケイ素用エッチング液
KR101660262B1 (ko) 2010-09-07 2016-09-27 삼성전자주식회사 수직형 반도체 소자의 제조 방법
JP2012074601A (ja) * 2010-09-29 2012-04-12 Dainippon Screen Mfg Co Ltd 基板処理装置および基板処理方法
CN102443395B (zh) * 2010-09-30 2016-01-20 韩国泰科诺赛美材料株式会社 用于湿法蚀刻二氧化硅的组合物
US8727002B2 (en) 2010-12-14 2014-05-20 Halliburton Energy Services, Inc. Acidic treatment fluids containing non-polymeric silica scale control additives and methods related thereto
US9221700B2 (en) 2010-12-22 2015-12-29 Ecolab Usa Inc. Method for inhibiting the formation and deposition of silica scale in aqueous systems
US9257292B2 (en) 2011-03-30 2016-02-09 Tokyo Electron Limited Etch system and method for single substrate processing
US8623766B2 (en) * 2011-09-20 2014-01-07 Cabot Microelectronics Corporation Composition and method for polishing aluminum semiconductor substrates
KR101782329B1 (ko) * 2011-10-18 2017-09-28 삼성전자주식회사 식각용 조성물 및 이를 이용하는 반도체 기억 소자의 형성 방법
US8877075B2 (en) * 2012-02-01 2014-11-04 Infineon Technologies Ag Apparatuses and methods for gas mixed liquid polishing, etching, and cleaning
KR101194245B1 (ko) * 2012-02-29 2012-10-29 와이엠티 주식회사 화학강화 유리의 제조방법
TWI634083B (zh) 2012-03-30 2018-09-01 羅門哈斯公司 矽石垢之協同性控制
US9076879B2 (en) * 2012-09-11 2015-07-07 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device and method for fabricating the same
US9390937B2 (en) 2012-09-20 2016-07-12 Applied Materials, Inc. Silicon-carbon-nitride selective etch
JP2014099480A (ja) 2012-11-13 2014-05-29 Fujifilm Corp 半導体基板のエッチング方法及び半導体素子の製造方法
US8946023B2 (en) 2013-03-12 2015-02-03 Sandisk Technologies Inc. Method of making a vertical NAND device using sequential etching of multilayer stacks
JP6139975B2 (ja) * 2013-05-15 2017-05-31 株式会社フジミインコーポレーテッド 研磨用組成物
JP6206336B2 (ja) 2013-06-17 2017-10-04 王子ホールディングス株式会社 半導体発光素子用基板、半導体発光素子、半導体発光素子用基板の製造方法、および、半導体発光素子の製造方法
JP6502633B2 (ja) * 2013-09-30 2019-04-17 芝浦メカトロニクス株式会社 基板処理方法及び基板処理装置
JP6221155B2 (ja) * 2013-12-11 2017-11-01 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法および基板処理装置
JP6349808B2 (ja) 2014-03-15 2018-07-04 オムロン株式会社 フォトセンサ
TWI543251B (zh) 2014-04-28 2016-07-21 台灣積體電路製造股份有限公司 具矽濃度控制的蝕刻製程方法及其系統
US9305932B2 (en) 2014-06-30 2016-04-05 Sandisk Technologies Inc. Methods of making three dimensional NAND devices
KR20160010267A (ko) * 2014-07-17 2016-01-27 솔브레인 주식회사 식각용 조성물 및 이를 이용한 반도체 소자의 제조방법
JP6580397B2 (ja) * 2014-07-17 2019-09-25 ソウルブレイン シーオー．， エルティーディー． エッチング用組成物及びこれを用いた半導体素子の製造方法
US9868902B2 (en) * 2014-07-17 2018-01-16 Soulbrain Co., Ltd. Composition for etching
CN105368452B (zh) * 2014-08-12 2019-02-19 易安爱富科技有限公司 氧化硅层蚀刻液
KR20160050536A (ko) * 2014-10-30 2016-05-11 램테크놀러지 주식회사 질화막 식각 조성물 및 이를 이용한 반도체 장치의 제조 방법
US9659788B2 (en) 2015-08-31 2017-05-23 American Air Liquide, Inc. Nitrogen-containing compounds for etching semiconductor structures
US10325779B2 (en) * 2016-03-30 2019-06-18 Tokyo Electron Limited Colloidal silica growth inhibitor and associated method and system

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101316054B1 (ko) 2008-08-08 2013-10-10 삼성전자주식회사 실리콘 산화막 식각용 조성물 및 이를 이용한 실리콘 산화막의 식각 방법
US20120289056A1 (en) 2011-04-20 2012-11-15 Applied Materials, Inc. Selective silicon nitride etch
US20150024989A1 (en) 2012-11-06 2015-01-22 International Business Machines Corporation Cleaning composition and process for cleaning semiconductor devices and/or tooling during manufacturing thereof

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Dongwan Seo, et al., "Selective wet etching of Si3N4/SiO2 in phosphoric acid with the addition of fluoride and silicic compounds", Microelectronic Engineering, 2014, Vol. 118, pp. 66071

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102449897B1 (ko) * 2022-01-14 2022-09-30 삼성전자주식회사 습식 식각 방법 및 이를 이용한 반도체 소자 제조 방법.

Also Published As

Publication number Publication date
US20170287725A1 (en) 2017-10-05
TW201800560A (zh) 2018-01-01
US10325779B2 (en) 2019-06-18
KR102353264B1 (ko) 2022-01-18
KR20200108109A (ko) 2020-09-16
KR20180121793A (ko) 2018-11-08
TW202101576A (zh) 2021-01-01
CN108885989A (zh) 2018-11-23
KR20180121795A (ko) 2018-11-08
JP2019511842A (ja) 2019-04-25
KR102196944B1 (ko) 2020-12-30
JP2021040153A (ja) 2021-03-11
WO2017172533A1 (en) 2017-10-05
TWI731790B (zh) 2021-06-21
CN109072077A (zh) 2018-12-21
TWI720167B (zh) 2021-03-01
CN109072077B (zh) 2021-04-27
JP6942318B2 (ja) 2021-09-29
CN108885989B (zh) 2023-06-13
SG11201808542WA (en) 2018-10-30
TWI655274B (zh) 2019-04-01
JP6715433B2 (ja) 2020-07-01
WO2017172532A1 (en) 2017-10-05
US10763120B2 (en) 2020-09-01
JP2019510379A (ja) 2019-04-11
SG11201808546YA (en) 2018-10-30
TW201801174A (zh) 2018-01-01
US20190237338A1 (en) 2019-08-01

Similar Documents

Publication Publication Date Title
KR102172305B1 (ko) 실리카 퇴적 없이 질화물 구조물을 처리하는 방법 및 장치
US10916440B2 (en) Process and apparatus for processing a nitride structure without silica deposition
US10651045B2 (en) Compositions and methods for etching silicon nitride-containing substrates
JP3217556B2 (ja) シリコン及びシリコン化合物の選択エッチングを含む集積回路作製方法
JP2019510379A5 (ko)
JP2019075546A (ja) 半導体デバイスの製造中に窒化チタンに対して窒化タンタルを選択的に除去するためのエッチング液
US8795542B2 (en) Removal of silicon nitrides during manufacturing of semiconductor devices
KR20060039314A (ko) 세정액 및 그를 이용한 반도체소자의 세정 방법
JP7432092B2 (ja) ３ｄ ｎａｎｄ構造における窒化ケイ素のエッチング及びシリカ堆積制御
KR20210129692A (ko) 습식 화학에 의한 에스아이3엔4 선택성 제거의 필요성
JP4237762B2 (ja) 半導体装置の製造方法
TWI822057B (zh) 用於選擇性蝕刻氮化矽膜之組合物及方法
JPWO2005013374A1 (ja) 半導体装置および半導体装置の製造方法
KR100235944B1 (ko) 반도체소자의 세정 방법
JP2005051141A (ja) 半導体装置の製造方法、及び半導体製造装置
Cui et al. TiN metal hardmask etch residue removal on advanced porous low-k and Cu device with corner rounding scheme
JP2001007072A (ja) 洗浄液
JP2003273069A (ja) 基板処理方法および基板処理装置

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
A107 Divisional application of patent
GRNT Written decision to grant