KR102449897B1 - 습식 식각 방법 및 이를 이용한 반도체 소자 제조 방법. - Google Patents

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Abstract

본 발명의 기술적 사상은 제1 인산 농도를 가지는 제1 식각 용액을 수용하는 프로세스 배스 내에 식각 대상막을 포함하는 구조물을 제공하는 단계; 상기 프로세스 배스 내에서 상기 제 1 식각 용액을 이용해 상기 식각 대상막을 식각하는 제1 식각 공정을 수행하는 단계; 상기 제1 식각 용액의 인산 농도를 변화시켜 상기 제1 인산 농도와 상이한 제2 인산 농도를 가지는 제2 식각 용액을 제공하는 단계; 상기 프로세스 배스 내에서 상기 제2 식각 용액을 이용해 상기 식각 대상막을 식각하는 제2 식각 공정을 수행하는 단계; 상기 제2 식각 용액의 인산 농도를 변화시켜 상기 제1 인산 농도 및 상기 제2 인산 농도와 상이한 제3 인산 농도를 가지는 제3 식각 용액을 제공하는 단계; 및 상기 프로세스 배스 내에서 상기 제3 식각 용액을 이용해 상기 식각 대상막을 식각하는 제3 식각 공정을 수행하는 단계; 를 포함하는 습식 식각 방법을 제공한다.

Description

습식 식각 방법 및 이를 이용한 반도체 소자 제조 방법. {Wet etching method and method of fabricating semiconductor device using the same}
본 발명의 기술적 사상은 습식 식각 방법 및 이를 이용한 반도체 소자의제조 방법에 관한 것이다. 더 구체적으로는 인산 용액을 이용하는 습식 식각 방법 및 이를 이용한 반도체 소자의 제조 방법에 관한 것이다.
전자 산업의 발전 및 소비자의 요구에 따라, 반도체 소자의 집적도를 증가시키는 것이 요구되고 있다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 소자들이 제안되고 있다. 3차원 반도체 메모리 소자를 제조함에 있어서, 기판 상에 적층된 희생막을 제거하기 위해 습식 식각 공정이 수행될 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 반도체 소자의 신뢰성을 개선하고, 반도체 소자 제조 생산성을 향상시킬 수 있는 습식 식각 방법을 제공하는데 있다.
본 발명의 기술적 사상이 해결하고자 하는 또 다른 과제는 반도체 소자의 신뢰성을 개선하고, 반도체 소자 제조 생산성을 향상시킬 수 있는 반도체 소자 제조 방법을 제공하는 것이다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 제1 인산 농도를 가지는 제1 식각 용액을 수용하는 프로세스 배스 내에 식각 대상막을 포함하는 구조물을 제공하는 단계; 상기 프로세스 배스 내에서 상기 제 1 식각 용액을 이용해 상기 식각 대상막을 식각하는 제1 식각 공정을 수행하는 단계; 상기 제1 식각 용액의 인산 농도를 변화시켜 상기 제1 인산 농도와 상이한 제2 인산 농도를 가지는 제2 식각 용액을 제공하는 단계; 상기 프로세스 배스 내에서 상기 제2 식각 용액을 이용해 상기 식각 대상막을 식각하는 제2 식각 공정을 수행하는 단계; 상기 제2 식각 용액의 인산 농도를 변화시켜 상기 제1 인산 농도 및 상기 제2 인산 농도와 상이한 제3 인산 농도를 가지는 제3 식각 용액을 제공하는 단계; 및 상기 프로세스 배스 내에서 상기 제3 식각 용액을 이용해 상기 식각 대상막을 식각하는 제3 식각 공정을 수행하는 단계; 를 포함하는 습식 식각 방법을 제공한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 기판 상에 복수의 절연막과 복수의 희생막을 하나씩 교대로 반복 적층한 구조물을 형성하는 단계; 상기 복수의 절연막 및 상기 복수의 희생막을 수직 방향으로 관통하는 채널 홀을 형성하는 단계; 상기 채널 홀 내에 수직 채널 구조체를 형성하는 단계; 상기 복수의 절연막 및 상기 복수의 희생막을 수직 방향으로 관통하는 복수의 제1 개구부를 형성하는 단계; 상기 제1 개구부를 통해 상기 복수의 희생막을 제거하여 복수의 제2 개구부를 형성하는 단계; 및 상기 복수의 제2 개구부에 복수의 게이트 전극을 형성하는 단계; 를 포함하고, 상기 복수의 희생막을 제거하여 상기 복수의 제2 개구부를 형성하는 단계는 제1 인산 농도를 가지는 제1 식각 용액을 수용하는 프로세스 배스 내에 상기 구조물을 제공하는 단계; 상기 프로세스 배스 내에서 상기 제 1 식각 용액을 이용해 상기 희생막을 식각하는 제1 식각 공정을 수행하는 단계; 상기 제1 식각 용액의 인산 농도를 변화시켜 상기 제1 인산 농도와 상이한 제2 인산 농도를 가지는 제2 식각 용액을 제공하는 단계; 상기 프로세스 배스 내에서 상기 제2 식각 용액을 이용해 상기 희생막을 식각하는 제2 식각 공정을 수행하는 단계; 상기 제2 식각 용액의 인산 농도를 변화시켜 상기 제1 인산 농도 및 상기 제2 인산 농도와 상이한 제3 인산 농도를 가지는 제3 식각 용액을 제공하는 단계; 및 상기 프로세스 배스 내에서 상기 제3 식각 용액을 이용해 상기 희생막을 식각하는 제3 식각 공정을 수행하는 단계; 를 포함하는 반도체 소자 제조 방법을 제공한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 물과 인산을 포함하며, 제1 인산 농도를 가지는 제1 식각 용액을 수용하는 프로세스 배스 내에 산화막과 질화막을 포함하는 구조물을 제공하는 단계; 상기 제1 식각 용액을 이용해 상기 산화막과 상기 질화막을 식각하는 전 식각 공정을 수행하는 단계; 상기 제1 식각 용액의 인산 농도를 감소시켜 상기 제1 인산 농도와 상이한 제2 인산 농도를 가지는 제2 식각 용액을 제공하는 단계; 상기 제2 식각 용액을 이용해 상기 산화막과 상기 질화막을 식각하는 제1 메인 식각 공정을 수행하는 단계; 상기 제2 식각 용액의 인산 농도를 감소시켜 상기 제1 인산 농도, 및 상기 제2 인산 농도와 상이한 제3 인산 농도를 가지는 제3 식각 용액을 제공하는 단계; 상기 제3 식각 용액을 이용해 상기 산화막과 상기 질화막을 식각하는 제2 메인 식각 공정을 수행하는 단계; 상기 제3 식각 용액의 인산 농도를 감소시켜 상기 제1 인산 농도, 상기 제2 인산 농도, 및 상기 제3 인산 농도와 상이한 제4 인산 농도를 가지는 제4 식각 용액을 제공하는 단계; 및 상기 제4 식각 용액을 이용해 상기 산화막과 상기 질화막을 식각하는 후 식각 공정을 수행하는 단계; 를 포함하는 습식 식각 방법을 제공한다.
본 발명의 예시적인 실시예들에 의하면, 식각 용액의 인산 농도를 변화시키면서 복수 회의 식각 공정을 통해 희생막의 식각 공정을 수행하여, 식각 공정을 통해 상기 희생막이 제거된 후 남은 영역의 구조적 마진을 확보할 수 있다. 이에 따라 반도체 소자의 신뢰성을 개선할 수 있다. 또한, 인산 농도의 변화를 통해 희생막의 식각 속도를 증가시킴으로써, 상기 희생막 식각 공정에서 발생하는 식각 부산물에 인한 문제들을 개선하여 반도체 소자 제조 공정의 생산성을 향상시킬 수 있다.
도 1은 본 발명의 예시적인 실시예에 따른 습식 식각 장치를 나타내는 단면도이다.
도 2는 본 발명의 예시적인 실시예에 따른 습식 식각 방법을 나타내는 흐름도이다.
도 3은 본 발명의 예시적인 실시예에 따른 반도체 소자 제조 방법을 나타내는 흐름도이다.
도 4a 내지 도 4f는 본 발명의 예시적인 실시예에 따른 반도체 소자 제조 방법의 각 단계를 나타내는 단면도들이다.
도 5는 X-Y 평면을 따라 도 4e의 A-A'선을 절단한 절단 단면도이다.
도 6a 및 도 6b는 X-Z 평면을 따라 도 5의 B-B'선을 절단한 절단 단면도들이다.
도 7은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 메모리 시스템을 개략적으로 나타낸 도면이다.
도 8은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 메모리 시스템을 개략적으로 나타낸 사시도이다.
도 9는 본 발명의 실시예들에 따른 반도체 패키지들을 개략적으로 나타낸 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
이하에서, 특별히 정의하지 않는 한 기판(210, 도 4a 참조)의 상면과 평행한 방향을 제1 수평 방향(X 방향)이라고 정의하고, 기판(210)의 상면과 수직한 방향을 수직 방향(Z 방향)이라고 정의하며, 제1 수평 방향(X 방향) 및 수직 방향(Z 방향)과 각각 수직한 방향을 제2 수평 방향(Y 방향)이라고 정의한다.
도 1은 본 발명의 예시적인 실시예에 따른 습식 식각 장치(100)를 나타내는 단면도이다.
도1을 참조하면, 습식 식각 장치(100)는 프로세스 배스(111), 외부 배스(113), 용액 노즐(120), 순환 펌프(131), 필터(133), 히터(135), 순환 라인(137), 급수 장치(141), 및 급수 라인(143)을 포함할 수 있다.
프로세스 배스(111)는 내부에 식각 용액을 수용할 수 있다. 상기 식각 용액이 수용된 프로세스 배스(111) 내에 절연막과 희생막이 교대로 적층된 구조물을 포함하는 웨이퍼(150)가 제공되고, 웨이퍼(150)의 희생막을 제거하기 위한 식각 공정이 수행될 수 있다. 외부 배스(113)는 프로세스 배스(111)를 둘러싸도록 프로세스 배스(111)의 외측에 배치될 수 있다. 식각 공정이 수행되면서 상기 식각 용액은 프로세스 배스(111)에서 흘러 넘쳐 외부 배스(113)로 이동할 수 있다. 프로세스 배스(111)와 외부 배스(113)는 상기 식각 용액에 대해 화학적 물리적 내성을 가지는 물질을 포함할 수 있다. 예를 들어, 프로세스 배스(111) 및 외부 배스(113)는 쿼츠(Quartz)를 포함할 수 있다.
용액 노즐(120)은 프로세스 배스(111)에 부착될 수 있다. 용액 노즐(120)을 통해 상기 식각 용액은 외부 배스(113)로부터 프로세스 배스(111)로 이동할 수 있다. 용액 노즐(120)은 외부 배스(113)로부터 프로세스 배스(111)로 이동되는 상기 식각 용액의 유량을 조절할 수 있다.
순환 라인(137)은 외부 배스(113) 및 프로세스 배스(111)에 부착된 용액 노즐(120)과 연결될 수 있다. 순환 라인(137)에는 순환 라인(137)을 따라서 순환 펌프(131), 필터(133), 및 히터(135)가 배치될 수 있다. 도 1에는 순환 라인(137)에 각각 하나의 순환 펌프(131), 필터(133), 및 히터(135)가 배치된 것으로 도시되었으나 이에 한정되는 것은 아니다. 예를 들어, 순환 라인(137)에는 다양한 위치에 복수의 순환 펌프(131)가 배치될 수도 있다. 외부 배스(113)에 수용된 식각 용액은 순환 라인(137)을 따라서 순환 펌프(131), 필터(133), 및 히터(135)를 거쳐 프로세스 배스(111) 내로 순환될 수 있다.
순환 펌프(131)는 순환 라인(137)을 따라 외부 배스(113)와 필터(133) 사이에 배치될 수 있다. 순환 펌프(131)는 외부 배스(113)에 수용된 식각 용액을 필터(133) 및 히터(135)를 거쳐 프로세스 배스(111)에 공급하는 역할을 할 수 있다.
필터(133)는 순환 라인(137)을 따라 순환 펌프(131)와 히터(135) 사이에 배치될 수 있다. 필터(133)는 외부 배스(113)에서 프로세스 배스(111) 내로 순환하는 식각 용액의 불순물을 거를 수 있다.
히터(135)는 순환 라인(137)을 따라 필터(133)와 프로세스 배스(111) 사이에 배치될 수 있다. 히터(135)는 예를 들어 전기 발열 장치를 포함할 수 있다. 히터(135)는 외부 배스(113)에서 프로세스 배스(111) 내로 순환하는 식각 용액의 온도를 식각 공정의 온도 범위 내로 유지할 수 있다.
급수 장치(141)는 급수 라인(143)을 통해 프로세스 배스(111)와 연결될 수 있다. 급수 장치(141)는 예를 들어, 탈이온수(Deionized water, DI water)와 같은 물을 프로세스 배스(111) 내로 공급할 수 있다. 급수 장치(141)가 물을 프로세스 배스(111) 내로 공급하여, 프로세스 배스(111) 내에 수용된 식각 용액의 인산 농도가 조절될 수 있다.
도 2은 본 발명의 예시적인 실시예에 따른 습식 식각 방법을 나타내는 흐름도이다.
도 2를 참조하면, 습식 식각 방법(S1000)은 제1 인산 농도를 가지는 제1 식각 용액을 수용하는 프로세스 배스 내에 식각 대상막을 포함하는 웨이퍼를 제공하는 단계(S1100), 프로세스 배스 내에서 상기 제1 식각 용액을 이용해 상기 식각 대상막을 식각하는 제1 식각 공정을 수행하는 단계(S1200), 상기 제1 식각 용액의 인산 농도를 변화시켜 상기 제1 인산 농도와 상이한 제2 인산 농도를 가지는 제2 식각 용액을 제공하는 단계(S1300), 프로세스 배스 내에서 상기 제2 식각 용액을 이용해 상기 식각 대상막을 식각하는 제2 식각 공정을 수행하는 단계(S1400), 상기 제2 식각 용액의 인산 농도를 변화시켜 상기 제1 인산 농도와 상기 제2 인산 농도와 상이한 제3 인산 농도를 가지는 제3 식각 용액을 제공하는 단계(S1500), 및 프로세스 배스 내에서 상기 제3 식각 용액을 이용해 상기 식각 대상막을 식각하는 제3 식각 공정을 수행하는 단계(S1600)를 포함할 수 있다.
도 1 및 도 2를 참조하면, S1100 단계에서, 웨이퍼(150)는 제1 인산 농도가지는 제1 식각 용액을 수용하는 프로세스 배스(111) 내에 제공될 수 있다. 웨이퍼(150)는 복수의 절연막과 복수의 희생막이 교대로 하나씩 반복 적층된 구조물을 포함할 수 있다. 이 경우, 복수의 희생막은 상기 식각 대상막일 수 있다. 프로세스 배스(111) 내에 제공된 웨이퍼(150)는 복수 개 일 수 있다. 상기 절연막은 예를 들어, 실리콘 산화막 일 수 있고, 상기 희생막은 예를 들어, 실리콘 질화막일 수 있다. 예시적인 실시예에서, 제1 식각 용액은 고인산선택비식각액(High Selectivity Nitride, HSN)을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 인산 농도는 약 90wt% 내지 약 98wt% 범위에서 선택될 수 있다.
S1200 단계에서, 프로세스 배스(111) 내에서 상기 제1 식각 용액을 이용해 상기 식각 대상막을 식각하는 제1 식각 공정이 수행될 수 있다. 상기 제1 식각 공정은 예를 들어, 습식 식각 공정일 수 있다. 상기 제1 식각 공정은 뱃치(batch) 공정을 이용한 식각 공정일 수 있다. 예시적인 실시예에서, 상기 제1 식각 공정의 온도는 약 160℃ 내지 약 165℃의 범위로 유지될 수 있다. 이에 따라, 상기 제1 식각 용액에 포함된 인산이 증발되지 않을 수 있다. 예시적인 실시예에서, 상기 제1 식각 공정이 수행되는 동안, 상기 제1 식각 용액의 상기 제1 인산 농도는 일정하게 유지될 수 있다. 예를 들어, 상기 제1 식각 용액의 제1 인산 농도는 92wt%이고, 상기 제1 식각 공정이 수행되는 동안 상기 제1 인산 농도가 92wt%로 유지될 수 있다.
S1300 단계에서, 제1 식각 용액의 인산 농도를 변화시켜 상기 제1 인산 농도와 상이한 제2 인산 농도를 가지는 제2 식각 용액을 제공될 수 있다. 예시적인 실시예에서, 상기 제2 인산 농도는 90wt% 내지 98wt%의 범위에서 선택되며, 상기 제2 인산 농도는 상기 제1 인산 농도보다 낮을 수 있다. 예를 들어, 상기 제1 인산 농도는 93wt%이고, 상기 제2 인산 농도는 91wt%일 수 있다. 예시적인 실시예에서, 상기 제1 인산 농도는 프로세스 배스(111) 내에 급수 장치(141)를 통해 공급된 제1 유량의 물을 이용하여 상기 제2 인산 농도로 변화될 수 있다. 예시적인 실시예에서, 상기 제1 식각 용액의 인산 농도는 7분 내지 10분의 범위에서 선택되는 경과 시간 마다 1wt%씩 변화될 수 있다. 예를 들어, 상기 제1 인산 농도가 92 wt%이고 상기 제2 인산 농도가 90wt%인 경우, 인산 농도는 14분 내지 20분의 범위에서 선택되는 소정 시간이 경과한 후 제1 인산 농도에서 제2 인산 농도로 변화될 수 있다.
S1400 단계에서, 프로세스 배스(111) 내에서 제2 식각 용액을 이용해 상기 식각 대상막을 식각하는 제2 식각 공정이 수행될 수 있다. 상기 제2 식각 공정은 예를 들어, 습식 식각 공정일 수 있다. 상기 제2 식각 공정은 뱃치 공정을 이용한 식각 공정일 수 있다. 예시적인 실시예에서, 상기 제2 식각 공정의 온도는 약 160℃ 내지 약 165℃의 범위로 유지될 수 있다. 이에 따라, 상기 제2 식각 용액에 포함된 인산이 증발되지 않을 수 있다. 예시적인 실시예에서, 상기 제2 식각 공정이 수행되는 동안, 상기 제2 식각 용액의 상기 제2 인산 농도는 일정하게 유지될 수 있다. 예를 들어, 상기 제2 식각 용액의 제2 인산 농도는 90wt%이고, 상기 제2 식각 공정이 수행되는 동안 상기 제2 인산 농도가 90wt%로 유지될 수 있다. 예시적인 실시예에서, 상기 제2 식각 공정은 복수의 식각 단계를 포함하고, 각각의 복수의 식각 단계에서 이용되는 식각 용액들의 인산 농도는 시간이 경과함에 따라 점차 감소할 수 있다. 예를 들어, 상기 제2 식각 공정은 순차적으로 수행되는 두 번의 식각 단계를 포함할 수 있으며, 첫번 째 식각 단계에서 이용되는 식각 용액의 인산 농도는 91wt%이고 두번 째 식각 단계에서 이용되는 식각 용액의 인산 농도는 90wt%일 수 있다. 이 경우, 첫번 째 식각 단계와 두번 째 식각 단계 사이에는 식각 용액의 인산 농도를 변화시키는 단계가 포함될 수 있으며, 상기 식각 용액의 인산 농도는 7분 내지 10분의 범위에서 선택되는 경과 시간 마다 1wt%씩 변화될 수 있다. 제2 식각 공정이 복수의 식각 단계를 포함하는 경우, 각각의 복수의 식각 단계들의 공정 온도는 독립적으로 약 160℃ 내지 약 165℃의 범위에서 선택될 수 있다.
S1500 단계에서, 제2 식각 용액의 인산 농도를 변화시켜 상기 제1 인산 농도 및 상기 제2 인산 농도와 상이한 제3 인산 농도를 가지는 제3 식각 용액을 제공될 수 있다. 예시적인 실시예에서, 상기 제3 인산 농도는 약 88wt% 내지 약 89wt%의 범위에서 선택될 수 있다. 예시적인 실시예에서, 상기 제2 인산 농도는 프로세스 배스(111) 내에 급수 장치(141)를 통해 공급된 제2 유량의 물을 이용하여 상기 제3 인산 농도로 변화될 수 있다. 이 경우, 상기 제2 유량은 S1300 단계에서 전술한 제1 유량보다 더 클 수 있다. 예시적인 실시예에서, 상기 제2 식각 용액의 인산 농도는 7분 내지 10분의 범위에서 선택되는 경과 시간 마다 1wt%씩 변화될 수 있다. 예를 들어, 상기 제2 인산 농도가 90 wt%이고 상기 제3 인산 농도가 88.8wt%인 경우, 인산 농도는 8.4분 내지 12분의 범위에서 선택되는 소정 시간이 경과한 후 제2 인산 농도에서 제3 인산 농도로 변화될 수 있다.
S1600 단계에서, 프로세스 배스(111) 내에서 제3 식각 용액을 이용해 상기 식각 대상막을 식각하는 제3 식각 공정이 수행될 수 있다. 상기 제3 식각 공정은 예를 들어, 습식 식각 공정일 수 있다. 상기 제3 식각 공정은 뱃치 공정을 이용한 식각 공정일 수 있다. 예시적인 실시예에서, 상기 제3 식각 공정의 온도는 약 160℃ 내지 약 165℃의 범위로 유지될 수 있다. 이에 따라, 상기 제3 식각 용액에 포함된 인산이 증발되지 않을 수 있다. 예시적인 실시예에서, 상기 제3 식각 공정이 수행되는 동안, 상기 제3 식각 용액의 상기 제3 인산 농도는 일정하게 유지될 수 있다. 예를 들어, 상기 제3 식각 용액의 제3 인산 농도는 88.8wt%이고, 상기 제3 식각 공정이 수행되는 동안 상기 제3 인산 농도가 88.8wt%로 유지될 수 있다.
절연막이 산화막으로 이루어지고 희생막이 질화막으로 이루어지는 경우, 식각 용액에 의한 식각 반응식은 아래와 같다.
[반응식 1]
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반응식 1을 참조하면, 식각 용액 내의 물 농도가 감소하면 희생막의 식각 반응은 감소하고, 절연막의 식각 반응은 증가하게 된다. 이에 따라, 식각 용액의 절연막에 대한 희생막의 식각 선택비는 감소한다. 본 발명의 예시적인 실시예에 따른 습식 식각 방법에서, 제1 인산 농도는 제2 인산 농도보다 더 큰 값을 가지고, 제2 인산 농도는 제3 인산 농도보다 더 큰 값을 가진다. 이에 따라, 제1 인산 농도를 가지는 제1 식각 용액은 제2 인산 농도를 가지는 제2 식각 용액보다 더 작은 절연막에 대한 희생막의 식각 선택비를 가지게 되고, 제2 인산 농도를 가지는 제2 식각 용액은 제3 인산 농도를 가지는 제3 식각 용액보다 더 작은 절연막에 대한 희생막의 식각 선택비를 가지게 된다. 예를 들어, 제1 식각 용액의 절연막에 대한 희생막의 식각 선택비는 100 내지 150의 범위에서 선택될 수 있고, 제2 식각 용액의 절연막에 대한 희생막의 식각 선택비는 150 내지 250의 범위에서 선택될 수 있으며, 제3 식각 용액의 절연막에 대한 희생막의 식각 선택비는 500 내지 800의 범위에서 선택될 수 있다.
절연막에 대한 희생막의 식각 선택비가 상대적으로 낮은 제1 식각 공정에서는 희생막이 제거되는 동안 상대적으로 절연막이 많이 식각될 수 있고, 절연막에 대한 희생막의 식각 선택비가 상대적으로 높은 제3 식각 공정에서는 희생막이 제거되는 동안 상대적으로 절연막이 적게 식각될 수 있다. 이에 따라, 웨이퍼(150) 상에 적층된 서로 인접하는 절연막들 간의 수직 길이(Z 방향 거리)는 제1 식각 공정이 수행되는 영역에서 제3 식각 공정이 수행되는 영역으로 향하면서 점점 작은 값을 가질 수 있다. 이를 통해, 상기 서로 인접하는 절연막들 간의 구조적 마진을 확보할 수 있어 본 발명의 예시적인 실시예에 따른 습식 식각 방법을 이용하여 제조한 반도체 소자의 신뢰성을 개선할 수 있다.
도 3은 본 발명의 예시적인 실시예에 따른 반도체 소자 제조 방법(S2000)을 나타내는 흐름도이다. 도 4a 내지 도 4f는 본 발명의 예시적인 실시예에 따른 반도체 소자 제조 방법의 각 단계를 나타내는 단면도들이다.
도 3 및 도 4a를 참조하면, 기판(210) 상에 복수의 절연막(221)과 복수의희생막(223)이 교대로 하나씩 반복하여 적층될 수 있다(S2100).
기판(210)은 Si, Ge, 또는 SiGe를 포함할 수 있다. 예시적인 실시예에서, 절연막(221)은 실리콘 산화막으로 이루어질 수 있고, 희생막(223)은 실리콘 질화막으로 이루어질 수 있다. 절연막(221) 및 희생막(223)은 각각 CVD(Chemical Vapor deposition), PECVD(Plasma Enhanced CVD), 또는 ALD(atomic layer deposition) 공정에 의해 적층될 수 있다.
복수의 절연막(221) 및 복수의 희생막(223)이 교대로 하나씩 반복하여 적층된 구조물은 반도체 소자의 메모리 스택(memory stack)을 형성하는 데 필요한 것으로서, 복수의 희생막(223)은 각각 후속 공정에서 상기 메모리 스택에 포함되는 복수의 워드 라인을 형성하기 위한 공간을 제공하는 역할을 할 수 있다.
도 3 및 도 4b를 참조하면, 도 4a의 결과물 상에 절연 패턴(225)을 형성한 후, 절연 패턴(225)을 식각 마스크로 사용하여 복수의 절연막(221) 및 복수의 희생막(223)을 식각하여 채널 홀(CH)을 형성할 수 있다(S2200). 채널 홀(CH)은 복수의 절연막(221) 및 복수의 희생막(223)으로 이루어지는 구조물을 수직 방향(Z 방향)으로 관통하고, 채널 홀(CH)의 바닥에서 기판(210)이 노출될 수 있다. 절연 패턴(114)은 산화막, 질화막, 또는 이들의 조합으로 이루어지는 단일층 또는 다중층으로 이루어질 수 있다.
도 3 및 도 4c를 참조하면, 채널 홀(CH) 내에 수직 채널 구조체(230)를 형성할 수 있다(S2300). 수직 채널 구조체(230)를 형성하기에 앞서, 채널 홀(CH)의 바닥에서 노출되는 기판(210)을 시드(seed)로 사용하는 선택적 에피택셜 성장 공정을 수행하여 채널 홀(CH)을 부분적으로 채우는 반도체 패턴(250)을 형성할 수 있다. 반도체 패턴(250)은 채널 영역을 제공하는 역할을 수행할 수 있다. 예시적인 실시예들에서, 반도체 패턴(250)은 불순물이 도핑된 반도체 막으로 이루어질 수 있다. 예를 들어, 반도체 패턴(250)은 불순물이 도핑된 Si 막으로 이루어질 수 있다.
수직 채널 구조체(230)는 블로킹 유전막(231), 전하 트랩막(233), 터널링 유전막(235), 채널막(237), 및 매립 절연막(239)과, 채널 홀(CH)의 입구 측 상부를 채우는 드레인 영역(240)을 포함할 수 있다. 채널 홀(CH) 내에서, 블로킹 유전막(231), 전하 트랩막(233), 터널링 유전막(235), 및 채널막(237)은 각각 실린더 형상을 가질 수 있다.
블로킹 유전막(231)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전율이 더 큰 금속 산화물로 이루어질 수 있다. 상기 금속 산화물은 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈럼 산화물, 또는 이들의 조합으로 이루어질 수 있다. 전하 트랩막(233)은 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물, 또는 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 터널링 유전막(235)은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈럼 산화물 등을 포함할 수 있다. 채널막(237)은 도핑된 폴리실리콘 또는 도핑되지 않은 폴리실리콘으로 이루어질 수 있다. 매립 절연막(239)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합으로 이루어질 수 있다.
도 4c에는 드레인 영역(240) 주위에 절연 패턴(225)이 남아 있는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 채널 홀(CH) 내에 블로킹 유전막(231), 전하 트랩막(233), 터널링 유전막(235), 채널막(237), 및 매립 절연막(239)을 형성하는 동안 절연 패턴(225)이 제거되어 최상층 절연막(221)의 상면이 노출되고, 그 후 최상층 절연막(221)의 상면을 덮는 새로운 절연막(미도시)을 형성하고, 상기 절연막 중 채널 홀(CH)에 대응하는 영역들을 식각하여 복수의 콘택홀을 형성한 후, 상기 복수의 콘택홀을 채우는 드레인 영역(240)을 형성할 수도 있다. 드레인 영역(240)은 불순물이 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 드레인 영역(240)을 구성하는 금속의 예로서, 텅스텐, 니켈, 코발트, 탄탈럼 등을 들 수 있으나, 이들에 한정되는 것은 아니다.
도 3 및 도 4d를 참조하면, 절연 패턴(225), 절연막(221), 및 희생막(223)을 관통하는 제1 개구부(O1)를 형성할 수 있다(S2400).
제1 개구부(O1)는 절연 패턴(225), 절연막(221), 및 희생막(223)을 식각하여 형성될 수 있다. 제1 개구부(O1)는 기판(210)을 노출시킬 수 있다. 그 이후, 제1 개구부(O1)에 의해 노출된 기판(210)에 불순물 이온을 주입하여 공통 소스 영역(260)을 형성할 수 있다.
제1 개구부(O1)는 절연막(221) 및 희생막(223)으로 이루어지는 구조물을 수직 방향(Z 방향)으로 관통하고 제2 수평 방향(Y 방향)을 따라 라인 형상으로 연장되도록 형성될 수 있다. 공통 소스 영역(260)은 제1 개구부(O1)를 따라 라인 형상으로 연장되도록 형성될 수 있다.
도 3 및 도 4e를 참조하면, 식각 용액들의 인산 농도를 변화시키면서 복수의 식각 공정을 수행하여 제1 개구부(O1)에 의해 노출되는 희생막(223)을 제거하여 절연막(221) 각각의 사이에 제2 개구부(O2)를 형성할 수 있다(S2500). 제2 개구부(O2)는 기판(210)의 상면에 수직한 방향(Z 방향)으로 서로 오버랩 될 수 있다. 제2 개구부(O2)는 제1 개구부(O1)와 연결될 수 있다. 제2 개구부(O2)를 통해 수직 채널 구조체(230)의 블로킹 유전막(231)이 노출될 수 있다. 복수의 식각 공정은 도 1 및 도 2를 참조하여 설명한 습식 식각 방법과 동일할 수 있다. 각각의 식각 공정에서 사용되는 식각 용액들의 인산 농도를 변화시킴으로써, 식각 용액들의 절연막에 대한 희생막의 식각 선택비는 달라질 수 있다. 변화하는 식각 선택비를 가지는 식각 용액을 이용한 식각 공정을 통해, 제2 개구부(O2)의 수직 길이는 서로 인접하는 제1 개구부(O1) 사이의 중심 영역에서보다 제1 개구부(O1) 각각에 인접하는 영역에서 더 큰 값을 가질 수 있다. 이에 따라 후술할 S2600 단계에서 게이트 전극(227, 도 4f 참조) 형성을 위한 구조적 마진을 확보하여 반도체 소자의 신뢰성을 개선할 수 있다. 또한, 식각 시간이 경과함에 따라 인산 농도의 변화를 통해 절연막의 식각 속도를 증가시킴으로써, 희생막(223) 식각 공정에서 희생막(223)이 실리콘 질화물인 경우 발생하는 식각 부산물, 예를 들어 규산에 의한 이상 성장 문제를 개선하여 반도체 소자 제조 공정의 생산성을 향상시킬 수 있다.
도 3 및 도 4f를 참조하면, 제2 개구부(O2) 내에 게이트 전극(227)이 형성될 수 있다(S2600). 게이트 전극(227)은 예를 들어, 금속, 금속 실리사이드, 금속 산화물, 금속 질화물, 폴리실리콘, 도전성 카본, 또는 이들의 조합을 포함할 수 있다. 상기 금속은 예를 들어, 텅스텐을 포함할 수 있다. 도 4f에는 도시되지 않았으나, 유전 박막(미도시)은 게이트 전극(227)과 절연막(221)의 사이 및 게이트 전극(227)과 수직 채널 구조체(230)의 사이에 형성될 수 있다. 상기 유전 박막은 절연막(221) 및 수직 채널 구조체(230) 각각의 표면을 컨포말하게 덮을 수 있다. 상기 유전 박막은 실리콘 산화물보다 더 높은 유전 상수를 갖는 고유전막으로 이루어질 수 있다. 예를 들면, 상기 유전 박막은 알루미늄 산화막, 하프늄 산화막, 지르코늄 산화막, 또는 탄탈럼 산화막으로 이루어질 수 있다. 상기 유전 박막이 절연막(221) 및 수직 채널 구조체(230) 각각의 표면에 형성되는 경우, 상기 유전 박막 상에 게이트 전극(227)이 형성되어 제2 개구부(O2)의 남은 공간을 채울 수 있다.
도 5는 X-Y 평면을 따라 도 4e의 A-A'선을 절단한 절단 단면도이다. 도 6a 및 도 6b는 X-Z 평면을 따라 도 5의 B-B'선을 절단한 절단 단면도들이다.
도 5를 참조하면, 수직 채널 구조체(230)는 서로 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)으로 이격되도록 배치될 수 있다. 각각의 수직 채널 구조체(230)는 서로 인접하는 제1 개구부(O1, 도 4e 참조) 사이의 가상의 중심선(C-C')을 기준으로 서로 선대칭되도록 배치될 수 있다. 절연막(221)은 각각의 수직 채널 구조체(230)들의 측벽을 둘러쌀 수 있다.
도 1 및 도 2를 참조하여 설명한 습식 식각 방법을 수행하는 동안, 식각 용액들의 인산 농도가 원하는 농도 범위에서 다양하게 제어되어 식각 용액들의 절연막에 대한 희생막의 식각 선택비가 커짐에 따라, 제2 개구부(O2)의 프로파일이 다양하게 제어될 수 있다.
도 6a를 참조하면, 제2 개구부(O2)는 수직 길이가 일정한 제1 영역(SA1), 제3 영역(SA3), 및 제5 영역(SA5)과 수직 길이가 가변되는 제2 영역(SA2) 및 제4 영역(SA4)을 가질 수 있다. 제1 영역(SA1)은 제1 개구부(O1, 도 4e 참조)와 인접할 수 있으며, 제5 영역(SA5)은 서로 인접하는 제1 개구부들의 사이의 중심과 인접할 수 있다. 제1 영역(SA1), 제3 영역(SA3), 및 제5 영역(SA5)은 각각 도 1 및 도 2를 참조하여 설명한 S1200 단계, S1400 단계, S1600 단계를 통해 형성될 수 있고, 제2 영역(SA2) 및 제4 영역(SA4)은 각각 도 1 및 도 2를 참조하여 설명한 S1300 단계, S1500 단계를 통해 형성될 수 있다. 본 발명의 예시적인 실시예에 따른 습식 식각 방법에 있어서, 식각 용액들의 절연막에 대한 희생막의 선택비는 제1 식각 용액에서 제2 식각 용액, 제3 식각 용액을 향할수록 점차 증가한다. 따라서, 희생막(221, 도 4e 참조)이 식각되는 동안 제1 영역(SA1)에서보다 제5 영역(SA5)에서 상대적으로 절연막(221)이 덜 식각된다. 즉 제1 영역(SA1)에서의 수직 길이(da1)는 제5 영역(SA5)에서의 수직 길이(da2)보다 더 큰 값을 가진다. 예시적인 실시예에서, 제1 영역(SA1)에서의 수직 길이(da1)와 제5 영역(SA5)에서의 수직 길이(da2)의 차이는 적어도 7Å일 수 있다.
도 6b를 참조하면, 제2 개구부(O2)는 수직 길이가 일정한 제1 영역(SB1), 제3 영역(SB3), 제5 영역(SB5), 및 제7 영역(SB7)과 수직 길이가 가변되는 제2 영역(SB2), 제4 영역(SB4), 및 제6 영역(SB6)을 가질 수 있다. 제1 영역(SB1)은 제1 개구부(O1, 도 4e 참조)와 인접할 수 있으며, 제7 영역(SB7)은 서로 인접하는 제1 개구부들의 사이의 중심과 인접할 수 있다. 제1 영역(SB1)은 도 1 및 도 2를 참조하여 설명한 제1 식각 공정을 통해 형성될 수 있고, 제3 영역(SB3) 및 제5 영역(SB5)은 두 번의 식각 단계를 포함하는 제2 식각 공정을 통해 형성될 수 있으며, 제7 영역(SB7)은 제3 식각 공정을 통해 형성될 수 있다. 제2 영역(SB2), 제4 영역(SB4), 및 제6 영역(SB6)은 각각의 식각 공정에서 이용되는 식각 용액들의 인 산 농도를 변화시키는 과정에서 형성될 수 있다. 도 6a를 참조하여 설명한 것과 유사하게, 식각 용액들의 선택비 차이로 인해 제1 영역(SB1)에서보다 제7 영역(SB7)에서 상대적으로 절연막(221)이 덜 식각된다. 이에 따라 제1 영역(SB1)에서의 수직 길이(db1)는 제7 영역(SB7)에서의 수직 길이(db2)보다 더 큰 값을 가진다. 예시적인 실시예에서, 제1 영역(SB1)에서의 수직 길이(db1)와 제7 영역(SB7)에서의 수직 길이(db2)의 차이는 적어도 7Å일 수 있다.
도 6b에 도시된 바와 달리, 제2 식각 공정이 3 이상의 식각 단계를 포함하는 경우, 제2 개구부(O2)는 더 많은 수직 길이가 일정한 영역과 수직 길이가 줄어드는 영역을 포함할 수 있다. 예를 들어, 제2 식각 공정이 세 번의 식각 단계를 포함하는 경우, 제2 개구부(O2)는 제1 식각 공정, 제2 식각 공정의 세번의 식각 단계, 및 제3 식각 공정을 통해 형성된 수직 길이가 일정한 제1 영역, 제3 영역, 제5 영역, 제7 영역, 및 제9 영역과 수직 길이가 가변되는 제2 영역, 제4 영역, 제6 영역, 및 제8 영역을 가질 수 있다. 이 경우, 제2 개구부(O2)의 제1 영역에서의 수직 길이는 제2 개구부(O2)의 제9 영역에서의 수직 길이보다 더 큰 값을 가질 수 있다.
도 7은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 메모리 시스템(1000)을 개략적으로 나타낸 도면이다.
도 7을 참조하면, 메모리 시스템(1000)은 하나 이상의 메모리 소자(1100), 및 메모리 소자(1100)와 전기적으로 연결되는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 시스템(1000)은 예를 들어 적어도 하나의 메모리 소자(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
메모리 소자(1100)는 비휘발성 메모리 소자일 수 있다. 예를 들어, 메모리 소자(1100)는 도 1 및 도 2를 참조하여 설명한 습식 식각 방법을 이용해 제조된 NAND 플래쉬 메모리 소자일 수 있다. 메모리 소자(1100)는 제1 구조체(1100F) 및 제1 구조체(1100F) 상의 제2 구조체(1100S)를 포함할 수 있다.
제2 구조체(1100S)는 비트 라인(BL), 공통 소스 라인(CSL), 복수의 워드 라인(WL), 제1 및 제2 스트링 선택 라인(UL1, UL2), 제1 및 제2 접지 선택 라인(LL1, LL2), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 있는 복수의 메모리 셀 스트링(CSTR)을 포함할 수 있다. 도 4f에 도시된 수직 채널 구조체(230) 및 게이트 전극(227)은 메모리 셀 스트링(CSTR)을 형성할 수 있다.
제2 구조체(1100S)에서, 복수의 메모리 셀 스트링(CSTR)은 각각 공통 소스 라인(CSL)에 인접하는 접지 선택 트랜지스터(LT1, LT2), 비트 라인(BL)에 인접하는 스트링 선택 트랜지스터(UT1, UT2), 및 접지 선택 트랜지스터(LT1, LT2)와 스트링 선택 트랜지스터(UT1, UT2)와의 사이에 배치되는 복수의 메모리 셀 트랜지스터(MCT)를 포함할 수 있다. 접지 선택 트랜지스터(LT1, LT2)의 개수와 스트링 선택 트랜지스터(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다. 도 4f에 도시된 수직 채널 구조체(230) 및 게이트 전극(227) 중 하나의 게이트 층은 복수의 트랜지스터(LT1, LT2, UT1, UT2, MCT) 중 하나를 형성할 수 있다.
예시적인 실시예들에서, 복수의 접지 선택 라인(LL1, LL2)은 각각 하부 트랜지스터(LT1, LT2)의 게이트 전극에 연결될 수 있다. 워드 라인(WL)은 메모리 셀 트랜지스터(MCT)의 게이트 전극에 연결될 수 있다. 복수의 스트링 선택 라인(UL1, UL2)은 각각 스트링 선택 트랜지스터(UT1, UT2)의 게이트 전극에 연결될 수 있다.
공통 소스 라인(CSL), 복수의 접지 선택 라인(LL1, LL2), 복수의 워드 라인(WL), 및 복수의 스트링 선택 라인(UL1, UL2)은 로우 디코더(1110)에 연결될 수 있다. 복수의 비트 라인(BL)은 페이지 버퍼(1120)에 전기적으로 연결될 수 있다.
메모리 소자(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 메모리 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 로직 회로(1130)와 전기적으로 연결될 수 있다.
메모리 컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 일부 실시예들에서, 메모리 시스템(1000)은 복수의 메모리 소자(1100)를 포함할 수 있으며, 이 경우, 메모리 컨트롤러(1200)는 복수의 메모리 소자(1100)를 제어할 수 있다.
프로세서(1210)는 메모리 컨트롤러(1200)를 포함한 메모리 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 메모리 소자(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 메모리 소자(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 메모리 소자(1100)를 제어하기 위한 제어 명령, 메모리 소자(1100)의 복수의 메모리 셀 트랜지스터(MCT)에 기록하고자 하는 데이터, 메모리 소자(1100)의 복수의 메모리 셀 트랜지스터(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 메모리 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 메모리 소자(1100)를 제어할 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 메모리 시스템(2000)을 개략적으로 나타낸 사시도이다.
도 8을 참조하면, 본 발명의 예시적인 실시예에 따른 메모리 시스템(2000)은 메인 기판(2001), 메인 기판(2001)에 실장되는 메모리 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001) 상에 형성되는 복수의 배선 패턴(2005)에 의해 메모리 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 메모리 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 메모리 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 메모리 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 메모리 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 메모리 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
메모리 컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 메모리 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 메모리 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 메모리 시스템(2000)에 DRAM(2004)이 포함되는 경우, 메모리 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지(2003a, 2003b)를 포함할 수 있다. 제1 및 제2 반도체 패키지(2003a, 2003b)는 각각 복수의 반도체 칩(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 복수의 반도체 칩(2200), 복수의 반도체 칩(2200) 각각의 하면에 배치되는 접착층(2300), 복수의 반도체 칩(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조체(2400), 및 패키지 기판(2100) 상에서 복수의 반도체 칩(2200) 및 연결 구조체(2400)를 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 복수의 패키지 상부 패드(2130)를 포함하는 인쇄회로 기판일 수 있다. 복수의 반도체 칩(2200)은 각각 입출력 패드(2210)를 포함할 수 있다. 복수의 반도체 칩(2200) 각각은 도 1 및 도 2를 참조하여 설명한 습식 식각 방법을 이용해 제조한 반도체 소자를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조체(2400)는 입출력 패드(2210)와 패키지 상부 패드(2130)를 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 제1 및 제2 반도체 패키지(2003a, 2003b)에서, 복수의 반도체 칩(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드(2130)와 전기적으로 연결될 수 있다. 예시적인 실시예들에서, 제1 및 제2 반도체 패키지(2003a, 2003b)에서, 복수의 반도체 칩(2200)은 본딩 와이어 방식의 연결 구조체(2400) 대신에, TSV(through silicon via)를 을 포함하는 연결 구조체에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 메모리 컨트롤러(2002)와 복수의 반도체 칩(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 메모리 컨트롤러(2002)와 복수의 반도체 칩(2200)이 실장되고, 상기 인터포저 기판 상에 형성되는 배선에 의해 메모리 컨트롤러(2002)와 복수의 반도체 칩(2200)이 서로 연결될 수도 있다.
도 9는 본 발명의 실시예들에 따른 반도체 패키지들(2003)을 개략적으로 나타낸 단면도이다.
도 9를 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 복수의 패키지 상부 패드(2130, 도 8 참조), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 복수의 하부 패드(2125), 및 패키지 기판 바디부(2120) 내부에서 복수의 상부 패드(2130, 도 8 참조)와 복수의 하부 패드(2125)를 전기적으로 연결하는 복수의 내부 배선(2135)을 포함할 수 있다. 도 8에 도시된 바와 같이, 복수의 상부 패드(2130)는 복수의 연결 구조체(2400)와 전기적으로 연결될 수 있다. 도 9에 도시된 바와 같이, 복수의 하부 패드(2125)는 복수의 도전성 범프(2800)를 통해 도 8에 도시된 메모리 시스템(2000)의 메인 기판(2001) 상의 복수의 배선 패턴(2005)에 연결될 수 있다. 복수의 반도체 칩(2200) 각각은 도 1 및 도 2를 참조하여 설명한 습식 식각 방법을 이용해 제조한 반도체 소자를 포함할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 식각 장치 111: 프로세스 배스
113: 외부 배스 120: 용액 노즐
131: 순환 펌프 133: 필터
135: 히터 137: 순환 라인
141: 급수 장치 143: 급수 라인
S1000: 습식 식각 방법 S2000: 반도체 소자 제조 방법

Claims (10)

  1. 제1 인산 농도를 가지는 제1 식각 용액을 수용하는 프로세스 배스 내에 복수의 절연막과 복수의 희생막을 하나씩 교대로 반복 적층한 구조물을 제공하는 단계;
    상기 프로세스 배스 내에서 상기 제 1 식각 용액을 이용해 상기 절연막의 일부분 및 상기 희생막의 일부분을 식각하는 제1 식각 공정을 수행하는 단계;
    상기 제1 식각 용액의 인산 농도를 변화시켜 상기 제1 인산 농도와 상이한 제2 인산 농도를 가지는 제2 식각 용액을 제공하는 단계;
    상기 프로세스 배스 내에서 상기 제2 식각 용액을 이용해 상기 절연막의 다른 일부분 및 상기 희생막의 다른 일부분을 식각하는 제2 식각 공정을 수행하는 단계;
    상기 제2 식각 용액의 인산 농도를 변화시켜 상기 제1 인산 농도 및 상기 제2 인산 농도와 상이한 제3 인산 농도를 가지는 제3 식각 용액을 제공하는 단계; 및
    상기 프로세스 배스 내에서 상기 제3 식각 용액을 이용해 상기 절연막의 또 다른 일부분 및 상기 희생막의 나머지 전부를 식각하는 제3 식각 공정을 수행하는 단계;
    를 포함하고
    상기 희생막이 제거되어, 서로 인접하는 절연막들 사이에 위치하는 개구부가 형성되고, 상기 개구부는 테이퍼진 형상을 갖는 습식 식각 방법.
  2. 제1 항에 있어서,
    상기 제1 인산 농도와 상기 제2 인산 농도는 각각 90wt% 내지 98wt%의 범위에서 선택되고 상기 제2 인산 농도는 상기 제1 인산 농도보다 낮은 습식 식각 방법
  3. 제1 항에 있어서,
    상기 제3 인산 농도는 88wt% 내지 89wt%의 범위에서 선택되는 습식 식각 방법
  4. 제1 항에 있어서,
    상기 제2 식각 공정은 복수의 식각 단계를 포함하고, 각각의 상기 복수의 식각 단계에서 이용되는 식각 용액들의 인산 농도는 시간이 경과함에 따라 점차 감소하는 습식 식각 방법
  5. 제1 항에 있어서,
    상기 제1 식각 공정이 수행되는 동안 상기 제1 식각 용액의 인산 농도는 일정하게 유지되고, 상기 제2 식각 공정이 수행되는 동안 상기 제2 식각 용액의 인산 농도는 일정하게 유지되며, 상기 제3 식각 공정이 수행되는 동안 상기 제3 식각 용액의 인산 농도는 일정하게 유지되는 습식 식각 방법
  6. 제1 항에 있어서,
    상기 제1 식각 공정을 수행하는 단계 후 상기 제2 식각 공정을 수행하기전에, 상기 프로세스 배스 내에서 제1 유량의 물을 이용하여 상기 제1 식각 용액의 인산 농도를 변화시키는 단계와,
    상기 제2 식각 공정을 수행하는 단계 후 상기 제3 식각 공정을 수행하기전에, 상기 프로세스 배스 내에서 제2 유량의 물을 이용하여 상기 제2 식각 용액의 인산 농도를 변화시키는 단계를 더 포함하고,
    상기 제2 유량은 상기 제1 유량보다 더 큰 습식 식각 방법
  7. 기판 상에 복수의 절연막과 복수의 희생막을 하나씩 교대로 반복 적층한 구조물을 형성하는 단계;
    상기 복수의 절연막 및 상기 복수의 희생막을 수직 방향으로 관통하는 채널 홀을 형성하는 단계;
    상기 채널 홀 내에 수직 채널 구조체를 형성하는 단계;
    상기 복수의 절연막 및 상기 복수의 희생막을 수직 방향으로 관통하는 복수의 제1 개구부를 형성하는 단계;
    상기 제1 개구부를 통해 상기 복수의 희생막을 제거하여 복수의 제2 개구부를 형성하는 단계; 및
    상기 복수의 제2 개구부에 복수의 게이트 전극을 형성하는 단계; 를 포함하고,
    상기 복수의 희생막을 제거하여 상기 복수의 제2 개구부를 형성하는 단계는
    제1 인산 농도를 가지는 제1 식각 용액을 수용하는 프로세스 배스 내에 상기 구조물을 제공하는 단계;
    상기 프로세스 배스 내에서 상기 제 1 식각 용액을 이용해 상기 절연막의 일부분 및 상기 희생막의 일부분을 식각하는 제1 식각 공정을 수행하는 단계;
    상기 제1 식각 용액의 인산 농도를 변화시켜 상기 제1 인산 농도와 상이한 제2 인산 농도를 가지는 제2 식각 용액을 제공하는 단계;
    상기 프로세스 배스 내에서 상기 제2 식각 용액을 이용해 상기 절연막의 다른 일부분 및 상기 희생막의 다른 일부분을 식각하는 제2 식각 공정을 수행하는 단계;
    상기 제2 식각 용액의 인산 농도를 변화시켜 상기 제1 인산 농도 및 상기 제2 인산 농도와 상이한 제3 인산 농도를 가지는 제3 식각 용액을 제공하는 단계; 및
    상기 프로세스 배스 내에서 상기 제3 식각 용액을 이용해 상기 절연막의 또 다른 일부분 및 상기 희생막의 나머지 전부를 식각하는 제3 식각 공정을 수행하는 단계;
    를 포함하고,
    상기 제2 개구부들은 테이퍼진 형상을 갖는 반도체 소자 제조 방법.
  8. 제7 항에 있어서,
    상기 구조물에서 서로 인접하는 상기 절연막들 간의 수직 길이는 서로 인접하는 제1 개구부들 사이의 중심으로부터 상기 제1 개구부들에 가까워짐에 따라 점차 커지는 반도체 소자 제조 방법
  9. 제7 항에 있어서,
    상기 제1 개구부와 인접한 영역에서의 서로 인접하는 상기 절연막들 간의 제1 수직 길이와 서로 인접하는 상기 제1 개구부들 사이의 중심과 인접한 영역에서의 서로 인접하는 상기 절연막들 간의 제2 수직 길이의 차이는 적어도 7Å인 반도체 소자 제조 방법.
  10. 물과 인산을 포함하며, 제1 인산 농도를 가지는 제1 식각 용액을 수용하는 프로세스 배스 내에 산화막과 질화막을 포함하는 구조물을 제공하는 단계;
    상기 제1 식각 용액을 이용해 상기 산화막의 일부분과 상기 질화막의 일부분을 식각하는 전 식각 공정을 수행하는 단계;
    상기 제1 식각 용액의 인산 농도를 감소시켜 상기 제1 인산 농도와 상이한 제2 인산 농도를 가지는 제2 식각 용액을 제공하는 단계;
    상기 제2 식각 용액을 이용해 상기 산화막의 다른 일부분과 상기 질화막의 다른 일부분을 식각하는 제1 메인 식각 공정을 수행하는 단계;
    상기 제2 식각 용액의 인산 농도를 감소시켜 상기 제1 인산 농도, 및 상기 제2 인산 농도와 상이한 제3 인산 농도를 가지는 제3 식각 용액을 제공하는 단계;
    상기 제3 식각 용액을 이용해 상기 산화막의 또 다른 일부분과 상기 질화막의 또 다른 일부분을 식각하는 제2 메인 식각 공정을 수행하는 단계;
    상기 제3 식각 용액의 인산 농도를 감소시켜 상기 제1 인산 농도, 상기 제2 인산 농도, 및 상기 제3 인산 농도와 상이한 제4 인산 농도를 가지는 제4 식각 용액을 제공하는 단계; 및
    상기 제4 식각 용액을 이용해 상기 산화막의 나머지 중 일부분 및 상기 질화막의 나머지 전부를 식각하는 후 식각 공정을 수행하는 단계;
    를 포함하고
    상기 질화막이 제거되어 서로 인접하는 산화막들 사이에 위치하는 개구부가 형성되고, 상기 개구부는 테이퍼진 형상을 갖는 습식 식각 방법.




KR1020220006175A 2022-01-14 2022-01-14 습식 식각 방법 및 이를 이용한 반도체 소자 제조 방법. KR102449897B1 (ko)

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