KR102168887B1 - 인터페이스 구조체 및 그의 형성 방법 - Google Patents

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Abstract

적층되고 전기적으로 상호접속된 구조체가 개시된다. 적층 구조체는 제1 접촉 패드를 포함하는 제1 요소 및 제2 접촉 패드를 포함하는 제2 요소를 포함할 수 있다. 제1 접촉 패드 및 제2 접촉 패드는 인터페이스 구조체에 의해 서로 전기적으로 그리고 기계적으로 접속될 수 있다. 인터페이스 구조체는 제1 접촉 패드와 제2 접촉 패드 사이의 저항성 전기 경로 및 제1 접촉 패드와 제2 접촉 패드 사이의 용량성 전기 경로를 포함하는 수동 등화 회로를 포함할 수 있다. 저항성 전기 경로 및 용량성 전기 경로는 등가 병렬 저항기-커패시터(RC) 등화 회로를 형성한다.

Description

인터페이스 구조체 및 그의 형성 방법
기술분야
본 분야는 적층되고 전기적으로 상호접속된 구조체들 및 그의 형성 방법에 관한 것이다. 특히, 본 분야는 등화 회로(equalization circuit)와 같은 하나 이상의 수동(passive) 전자 컴포넌트를 한정하는 인터페이스 구조체와 접속되는 (반도체 다이(die)와 같은) 요소들에 관한 것이다.
수동 전자 컴포넌트들은 시스템 보드(board) 레벨에서, 패키지 레벨에서, 그리고/또는 디바이스 칩(device chip) 레벨에서 중요할 수 있다. 다양한 시스템들에서, 수동 컴포넌트들은 더 큰 전자 시스템의 신호 및/또는 전력 무결성을 달성하기 위해 사용될 수 있다. 예를 들어, 다양한 전자 시스템들은, 예컨대 신호들이 하나의 컴포넌트로부터 다른 컴포넌트로 전달될 때, 주파수-의존성 신호 손실들을 겪을 수 있다. 예를 들어, 다양한 고속 신호 전송 디바이스들(예를 들어, 고 대역폭 메모리 디바이스)은 메모리 다이(또는 메모리 다이들의 스택(stack))와 하나 이상의 대응하는 프로세서 다이들 사이에서 신호들을 전달하기 위해 인터포저(interposer)를 이용할 수 있다. 동작 속도 및 채널 길이에 따라, 각각의 채널을 따른 신호는, 메모리 다이(들)를 프로세서 다이(들)와 전기적으로 접속하는 데 사용되는 재료들 및/또는 신호가 이동하는 거리에 적어도 부분적으로 기초하여, 주파수-의존성 손실로 인해 열화될 수 있거나 달리 신호 무결성을 상실할 수 있다.
따라서, 전자 시스템 또는 패키지 내로의 수동 컴포넌트와 같은 전기 컴포넌트의 개선된 통합에 대한 지속적인 필요성이 남아 있다.
도 1a는 다양한 실시예에 따른, 적층되고 전기적으로 상호접속된 구조체들을 포함하는 디바이스의 개략 측면도.
도 1b는 손실성 채널을 보상하기 위한 수동 등화기(passive equalizer)의 사용을 예시하는 개략도.
도 1c는 다양한 실시예에 따른, 적층되고 전기적으로 상호접속된 구조체들을 갖는 하나 이상의 디바이스들을 포함하는 전자 시스템의 개략도.
도 2a는 상이한 반도체 요소들의 2개의 접촉 패드 사이에서 인터페이스 구조체를 갖는 적층 구조체(stacked structure)로서, 인터페이스 구조체는 2개의 반도체 요소를 전기적으로 그리고 기계적으로 접속하는, 상기 적층 구조체의 일부분의 개략 사시도.
도 2b는 도 2a에 도시된 인터페이스 구조체의 개략 측단면도.
도 2c는 도 2a 및 도 2b의 적층 상호접속 구조체의 전기적 모델의 개략도.
도 3a는 상이한 반도체 요소들의 2개의 접촉 패드 사이의 인터페이스 구조체를 갖는, 적층되고 전기적으로 상호접속된 구조체로서, 인터페이스 구조체는 다양한 실시예에 따라 2개의 반도체 요소들을 전기적으로 그리고 기계적으로 접속하는, 상기 적층되고 전기적으로 상호접속된 구조체의 일부분의 개략 사시도.
도 3b는 도 3a에 도시된 인터페이스 구조체의 개략 측단면도.
도 3c는 도 3a 및 도 3b의 인터페이스 구조체의 전기적 모델의 개략도.
도 3d는 제1 전도성 인터페이스 특징부가 제1 접촉 패드와 결합된 상태의 제1 접촉 패드의 개략 평면도.
도 3e는 제1 전도성 인터페이스 특징부와 제2 접촉 패드에 결합되는 제2 전도성 인터페이스 특징부 사이의 접속부의 개략 사시도.
도 4a는 도 2a 내지 도 2c의 배열 및 손실성 전송 라인과 연관된 구조체를 포함하는 비등화된(unequalized) 채널의 주파수 응답을 예시하는 차트.
도 4b는 도 3a 내지 도 3e의 실시예와 연관된 등화 디바이스 및 도 4a에 사용된 손실성 전송 라인과 동일한 손실성 전송 라인을 포함하는 등화된 채널의 주파수 응답을 예시하는 차트.
도 4c는 도 2a 내지 도 2c에 도시된 구조체 및 손실성 전송 라인을 포함하는 비등화된 채널을 따른 신호 전송에 대한 아이 다이어그램(eye diagram)의 컴퓨터 시뮬레이션 결과를 도시하는 도면.
도 4d는 도 3a 내지 도 3e에 도시된 디바이스 및 도 4c에 사용된 손실성 전송 라인과 동일한 손실성 전송 라인을 포함하는 등화된 채널을 따른 신호 전송을 위한 아이 다이어그램의 컴퓨터 시뮬레이션 결과를 도시하는 도면.
도 5는 일부 실시예에 따른, 반도체 요소와 연관된 접촉 패드들의 하나의 배열을 도시하는, 디바이스의 일부분의 평면도.
도 6a 내지 도 6d는 상이한 면적들의 다양한 적층되고 전기적으로 상호접속된 구조체 접촉 패드들에 대한 아이 다이어그램들의 플롯(plot)들을 예시하는 도면.
도 7은 다양한 실시예에 따른, 적층되고 전기적으로 상호접속된 구조체의 일부분의 측단면도.
도 8a 내지 도 8d는 상이한 유효 유전 상수(effective dielectric constant)를 갖는 다양한 적층되고 전기적으로 상호접속된 구조체들에 대한 아이 다이어그램의 플롯.
도 9는 다양한 실시예에 따른, 적층되고 상호접속된 구조체를 형성하기 위한 방법을 예시하는 흐름도.
도 10a는 2개의 반도체 요소를 전기적으로 그리고 기계적으로 접속하는 인터페이스 구조체를 갖는 적층 구조체로서, (유사하게 구성될 수 있는 다른 접촉 패드들을 포함한) 반도체 요소들의 나머지가 예시의 용이함을 위해 생략된 상태의, 상기 적층 구조체의 일부분의 개략 사시도.
도 10b는 도 10a에 도시된 인터페이스 구조체의 개략 측단면도.
도 10c는 도 10a 및 도 10b의 인터페이스 구조체의 전기적 모델의 개략도.
도 11a는 2개의 반도체 요소를 전기적으로 그리고 기계적으로 접속하는 인터페이스 구조체를 갖는 적층 구조체로서, (유사하게 구성될 수 있는 다른 접촉 패드들을 포함한) 반도체 요소들의 나머지가 예시의 용이함을 위해 생략된, 상기 적층 구조체의 일부분의 개략 사시도.
도 11b는 도 11a에 도시된 인터페이스 구조체의 개략 측단면도.
도 11c는 도 11a 및 도 11b의 인터페이스 구조체의 전기적 모델의 개략도.
본 명세서에 개시된 다양한 실시예는 개재하는 접착제 없이 직접 접합에 의해, 반도체 요소와 같은 요소 상에의 하나 이상의 전자 컴포넌트, 특히 수동 컴포넌트의 통합에 관한 것이다. 예를 들어, 일부 실시예에서, 2개의 반도체 요소는 전도성 및 비전도성 특징부들로 패턴화될 수 있어, 2개의 반도체 요소가 (예컨대, 직접 접합에 의해) 함께 접합될 때, 대응하는 패턴들이 접합된 반도체 요소들 사이에 하나 또는 복수의 수동 컴포넌트를 한정하도록 정합하게 한다. 따라서, 유익하게는, 본 명세서에 개시된 실시예들은 전자 컴포넌트, 특히 수동 컴포넌트(예를 들어, 저항기, 커패시터, 인덕터, 또는 이들의 조합)를 2개의 반도체 요소들 사이의 접합된 인터페이스 구조체 내로 통합시킬 수 있다. 반도체 요소들을 접합하기 위한 예들이 제공되지만, 당업자는 본 명세서에 교시된 원리 및 이점이 반도체 재료를 포함할 수 있거나 포함하지 않을 수 있는 다른 전자 회로 또는 디바이스 요소의 접합에 적용가능하다는 것을 이해할 것이다. 인터페이스 구역 내로의 수동 컴포넌트들의 통합은 유리하게는 더 작은 디바이스들 및/또는 패키지들을 가능하게 할 수 있는데, 그 이유는 수동 컴포넌트들이 디바이스 다이 상에 또는 패키지 기판(substrate) 상에 별도로 제공될 필요가 없기 때문이다. 오히려, 수동 컴포넌트들은 접합된 인터페이스를 따라 형성된 기계적 및/또는 전기적 접속부들과 통합될 수 있다.
일부 실시예에서, 본 명세서에 설명되는 바와 같이, 접합될 2개의 요소 각각은 대응하는 패턴들로 한정될 수 있고, 수동 컴포넌트들은 2개의 요소의 접합된 인터페이스를 따라 한정될 수 있다. 일부 실시예에서, 수동 컴포넌트들은 요소들 중 하나 상에 형성된 층들 내에 한정될 수 있고, 하나의 요소는 임의의 적합한 방식으로, 예컨대 직접 접합에 의해, 또는 접착제로 다른 요소에 접합될 수 있다. 다른 실시예들에서, 수동 컴포넌트들은 하나의 요소 상에 형성된 층들에 의해 부분적으로 한정되고 다른 요소 상에 형성된 층들 내에 부분적으로 한정될 수 있는데, 이 층들은 서로 접합(예컨대, 직접 접합 또는 접착제로 접합)될 수 있다.
예를 들어, 본 명세서에 개시된 다양한 실시예는 2개의 요소의 대응하는 접촉 패드들을 전기적으로 접속하는 인터페이스 구조체에 의해 한정될 수 있는 수동 등화기를 포함하는 수동 컴포넌트에 관한 것이다. 다양한 고속 신호 전송 디바이스들에서, 신호들이 손실성 채널들을 통해 전달될 때 신호 무결성이 상당히 감소될 수 있다. 예를 들어, 고 대역폭 메모리(high bandwidth memory, HBM) 디바이스에서, 다수의 병렬 신호가 인터포저에 의해 메모리 다이들의 스택으로부터 하나 이상의 대응하는 프로세서로 다수의 채널을 따라 전달될 수 있다. 손실성 전도성 경로들의 길이, 요소들 및 전도체들을 위해 선택된 재료들, 및/또는 다른 근처의 신호 경로들로부터의 간섭이 채널들을 따라 전달되는 신호들의 무결성을 열화시킬 수 있다.
일부 시스템들에서, 능동(active) 등화기들은 집적 디바이스 시스템(integrated device system)들에서 신호 무결성을 유지하기 위해 사용될 수 있다. 그러한 능동 등화기들은 주파수-의존성 신호 손실들을 보상하도록 능동적으로 급전되는 처리 전자장치를 포함할 수 있다. 그러나, 활성 등화기들에의 급전은 증가된 전력 요건들로 인해 바람직하지 않을 수 있다. 또한, 능동 등화기는 시스템의 복잡성 및/또는 비용을 바람직하지 않게 증가시킬 수 있는 복합 컴포넌트를 이용할 수 있다. 다른 시스템들에서, 별개의 수동 등화기가 신호 손실을 보상하기 위해 기판에 또는 패키지에 장착될 수 있다. 그러나, 보드-장착식 또는 패키지-장착식 수동 등화기의 상대적으로 큰 치수는, 특히 수천 개의 등화기를 필요로 하는 수천 개의 신호 링크를 갖는 HBM과 같은 고도로 평행한 인터페이스들에 대해, 시스템 레벨 또는 패키지 레벨에서 종래의 수동 등화기를 통합하는 것을 어렵게 한다. 또한, 별개의 보드-장착식 또는 패키지-장착식 등화기의 사용은, 그렇지 않다면 다른 특징부들을 위해 사용될 수 있을 디바이스-레벨 공간 또는 패키지-레벨 공간을 점유할 수 있다.
본 명세서에 개시된 다양한 실시예는 유리하게는 집적 회로(IC) 다이 또는 인터포저와 같은 2개의 접속된 요소 사이의 전기 인터페이스 내에 등화기를 통합시킬 수 있다. 예를 들어, 일부 실시예에서, 등화 회로는 2개의 접속된 요소 사이의, 예컨대 적어도 2개의 적층되고 전기적으로 상호접속된 반도체 요소 사이의 기계적 및 전기적 인터페이스와 일체로 형성될 수 있다. 등화 회로는 적층되고 전기적으로 상호접속된 구조체의 주파수 응답을 조정하도록 구성될 수 있다. 일부 실시예에서, 적층되고 전기적으로 상호접속된 구조체는 제1 접촉 패드를 포함하는 제1 요소 및 제2 접촉 패드를 포함하는 제2 요소를 포함할 수 있다. 제1 접촉 패드 및 제2 접촉 패드는 인터페이스 구조체에 의해 서로 전기적으로 그리고 기계적으로 접속될 수 있다. 인터페이스 구조체는 제1 접촉 패드와 제2 접촉 패드 사이에 배치될 수 있다. 일부 실시예에서, 인터페이스 구조체는 제1 및 제2 접촉 패드들(예컨대, 접촉 패드들은 용량성 경로 내의 단자들로서 작용할 수 있음)을 포함할 수 있다. 인터페이스 구조체는 제1 접촉 패드와 제2 접촉 패드 사이의 저항성 전기 경로 및 제1 접촉 패드와 제2 접촉 패드 사이의 용량성 전기 경로를 포함하는 수동 등화 회로를 포함할 수 있다. 예를 들어, 일부 실시예에서, 인터페이스 구조체는 제1 접촉 패드와 제2 접촉 패드 사이의 제1 전도성 인터페이스, 및 제1 접촉 패드와 제2 접촉 패드 사이의 제2 유전성 인터페이스를 포함할 수 있다. 유익하게는, 수동 등화 회로의 용량성 및 저항성 전기 경로들은 2개의 요소 사이의 전기 인터페이스 내로 병렬 방식으로 통합될 수 있는데, 이는 그렇지 않다면 종래의 수동 또는 능동 등화기를 위해 사용될 패키지 기판, 인터포저, 또는 시스템 보드 상의 공간을 확보할 수 있다. 요소들 사이의 용량성 전기 경로의 경우, 접촉 패드들은 커패시터의 전극들 또는 단자들로서 작용할 수 있으며, 이때 개재하는 유전체가 이들 사이에 배치된다.
도 1a는 다양한 실시예에 따른, 적층되고 전기적으로 상호접속된 구조체(7)(본 명세서에서 적층 구조체로서 또한 지칭됨)를 포함하는 디바이스(1)의 개략 측면도이다. 도 1a에 도시된 바와 같이, 디바이스(1)는 제1 디바이스 다이(3)(예컨대, 제2 반도체 요소) 및 제2 디바이스 다이(4)(예컨대, 제3 반도체 요소)가 장착되는 인터포저(2)(예컨대, 제1 반도체 요소)를 포함할 수 있다. 도 1a의 실시예에서, 제1 디바이스 다이(3)는 하나 이상의 메모리 다이의 스택을 포함하고, 제2 디바이스 다이(4)는 하나 이상의 대응하는 프로세서 다이를 포함한다. 일부 실시예에서, 제1 디바이스 다이(3)는 통신 다이를 포함할 수 있다. 인터포저(2)는 디바이스 다이(3, 4)들과 인터포저(2) 사이에서 신호를 전송하기 위해 내부에 한정된 전도성 트레이스들을 갖는 캐리어(예를 들어, 규소 기판)를 포함할 수 있다. 제1 및 제2 디바이스 다이(3, 4)들이 인터포저(2)에 장착되어 있는 것으로 도시되어 있지만, 임의의 다른 적합한 유형의 반도체 요소가 제1 및 제2 다이(3, 4)들에 그리고/또는 인터포저(2)에 사용될 수 있음이 이해되어야 한다. 예를 들어, 일부 실시예에서, 인터포저(2)는 대신에 다른 집적 디바이스 다이(예를 들어, 메모리 다이 또는 프로세서 다이)일 수 있다.
도 1a에 도시된 바와 같이, 인터포저(2)는 제1 다이(3)와 제2 다이(4) 사이의 하나 이상의 대응하는 신호 경로를 포함하는 하나 이상의 채널(5)을 포함할 수 있다. 제1 다이(3)는, 제1 다이(3)와 인터포저(2)의 대응하는 접촉 패드(6)들을 기계적으로 그리고 전기적으로 접속하는 인터페이스 구조체(10)에 의해, 인터포저(2)에 기계적으로 그리고 전기적으로 접속될 수 있다. 예를 들어, 제1 다이(3)는 제1 접촉 패드(6A)를 포함할 수 있고, 인터포저(2)는 제2 접촉 패드(6B)를 포함할 수 있다. 접촉 패드(6A, 6B)들은 통상적으로 다이의 활성 표면에 형성될 수 있거나, 관통 실리콘 비아(through-silicon via, TSV) 구조체들의 일부일 수 있다. 접촉 패드(6A, 6B)들은, 다양한 실시예에서, 비전도성 필드 구역(11)에 의해 둘러싸일 수 있다. 인터페이스 구조체(10)는 대응하는 접촉 패드(6A, 6B)들 사이에 전기 통신을 제공할 수 있다. 유사하게, 제2 다이(4)는 제3 접촉 패드(6C)를 포함할 수 있고, 인터포저(2)는 제4 접촉 패드(6D)를 포함할 수 있다. 다른 인터페이스 구조체(10)가 대응하는 접촉 패드(6C, 6D)들 사이의 전기 통신을 제공할 수 있다. 하나 이상의 채널(5)은 제1 다이(3)의 제1 접촉 패드(6A)와 제2 다이(4)의 제3 접촉 패드(6C) 사이에 경로설정되어, 인터포저(2)를 거쳐 제1 다이(3)와 제2 다이(4) 사이에 통신을 제공할 수 있다. 하나의 채널(5)만이 도 1a에 도시되어 있지만, 복수의 채널(5)이 제1 다이(3), 인터포저(2), 및 제2 다이(4)에 한정된 대응하는 복수의 접촉 패드(6) 사이에 제공될 수 있음이 이해되어야 한다.
위에서 설명된 바와 같이, 하나 이상의 채널(5)은, 예컨대 채널(들)(5)의 길이, 반도체 요소들에 사용되는 재료들, 및/또는 전기적 간섭을 도입할 수 있는 다른 전기 신호 라인들의 근접성에 기초하여, 신호 무결성의 손실을 겪을 수 있다. 도 1b는 손실성 채널(5)을 보상하기 위한 수동 등화기의 사용을 예시하는 개략도이다. 도 1b에 도시된 바와 같이, 손실성 채널이 차트 A에 플로팅된(plotted) 전달 함수 F L (f)로 모델링될 수 있다. 이상적인 수동 등화기가 차트 B에 플로팅된 전달 함수 F pe (f)로 모델링될 수 있다. 보상된 채널의 전달 함수 F T (f)는 F pe (f)와 F L (f)의 곱셈에 기초하여 모델링될 수 있다. 차트 C는 F T (f)의 플롯을 예시한다. 도 1b에 도시된 바와 같이, 시스템의 이득은 더 높은 주파수에서 상당히 감소할 수 있으며, 이는 손실성 전기 채널을 초래한다. 등화기의 통합은, 차트 C에 도시된 바와 같이, 신호 손실의 정도를 유익하게 감소시킬 수 있다. 본 명세서에 설명된 바와 같이, 개시된 실시예들은 유익하게도 2개의 적층된 반도체 요소를 직접 전기적으로 접속시키는 전기 인터페이스 내로 수동 등화기를 통합시킬 수 있다.
도 1c는 다양한 실시예에 따른, 적층되고 전기적으로 상호접속된 구조체들을 갖는 하나 이상의 디바이스(1)들을 포함하는 전자 시스템(80)의 개략도이다. 시스템(80)은 임의의 적합한 유형의 전자 디바이스, 예를 들어 모바일 전자 디바이스(예컨대, 스마트폰, 태블릿 컴퓨팅 디바이스, 랩톱 컴퓨터 등), 데스크톱 컴퓨터, 자동차 또는 그의 구성요소, 스테레오 시스템, 의료 디바이스, 카메라, 또는 임의의 다른 적합한 유형의 시스템을 포함할 수 있다. 일부 실시예에서, 전자 디바이스(80)는 마이크로프로세서, 그래픽 프로세서, 전자 기록 디바이스, 또는 디지털 메모리를 포함할 수 있다. 시스템(80)은 예컨대 하나 이상의 머더보드(motherboard)를 거쳐 시스템(80)에 기계적으로 그리고 전기적으로 접속되는 하나 이상의 디바이스 패키지(82)를 포함할 수 있다. 각각의 패키지(82)는 하나 이상의 디바이스(1)를 포함할 수 있다. 도 1c에 도시된 시스템(80)은 본 명세서에 도시되고 기술된 적층 구조체(7)들 중 임의의 것을 포함할 수 있다.
도 2a는 2개의 반도체 요소를 전기적으로 그리고 기계적으로 접속하는 인터페이스 구조체(10)를 갖는 적층 구조체(7)로서, (유사하게 구성될 수 있는 다른 접촉 패드들을 포함한) 반도체 요소들의 나머지가 예시의 용이함을 위해 생략된, 상기 적층 구조체의 일부분의 개략 사시도이다. 도 2b는 도 2a에 도시된 인터페이스 구조체(10)의 개략 측단면도이다. 도 2c는 도 2a 및 도 2b의 인터페이스 구조체(10)의 전기 모델의 개략도이다. 예시의 용이함을 위해 도 2a 및 도 2b에 도시되지는 않았지만, 접촉 패드(6A, 6B)들이 제1 다이(2), 제2 다이(3) 및/또는 인터포저(2) 중 임의의 하나와 같은 연관된 반도체 요소들의 외부 표면들에서 노출될 수 있음이 이해되어야 한다. 본 명세서에 예시된 인터페이스 구조체(10)는 2개의 반도체 요소 사이에서 하나 이상의 수동 컴포넌트를 한정할 수 있다. 예시된 실시예에서, 본 명세서에 설명된 바와 같이, 수동 컴포넌트(들)는 수동 등화 회로를 포함할 수 있다. 그러나, 다른 실시예들에서, 수동 컴포넌트(들)는 저항기, 커패시터, 인덕터, 및 이들의 임의의 적합한 조합과 같은 임의의 다른 적합한 유형의 수동 전자 컴포넌트를 포함할 수 있다. 또한, 도 2a 내지 도 2c의 실시예가 반도체 요소 및 디바이스 다이와 관련하여 기술되지만, 다른 유형의 요소들(예컨대, 광학 요소, 전자 요소, 또는 반도체 재료를 포함할 수 있거나 포함하지 않을 수 있는 다른 요소)이 개시된 실시예들과 함께 사용될 수 있음이 이해되어야 한다. 다양한 실시예에서, 하나의 요소는 반도체 요소를 포함할 수 있고, 다른 요소는 상이한 유형의 요소, 예컨대 광학 요소 또는 디바이스를 포함할 수 있다.
도 2a 및 도 2b에 도시된 인터페이스 구조체(10)는 제1 접촉 패드(6A)와 제2 접촉 패드(6B) 사이의 전도성 접속부를 포함한다. 예를 들어, 도 2b에 도시된 바와 같이, 접촉 패드(6A)는 접촉 패드(6A, 6B)들 사이에 전도성 상호접속부만을 제공하도록 접촉 패드(6B)에 직접 전기적으로 접속될 수 있다. 따라서, 도 2c에 도시된 바와 같이, 상호접속 구조체(10)는 저항기(R)로서 전기적으로 모델링될 수 있다. 매우 낮은 저항을 갖는 접촉 패드(6A, 6B)들의 경우, 저항은 0인 것으로 근사될 수 있다. 다른 배열에서, 접촉 패드(6A, 6B)들 사이의 저항은 0보다 클 수 있다. 이는, 직접 접속이 개재하는 접착 요소 없이 접촉 패드(6A, 6B)들 사이의 직접 접합이든, 땜납과 같은 개재하는 전도성 특징부가 존재하든, 그러할 수 있다.
예를 들어, 일부 배열들에서, 접촉 패드(6A, 6B)들은 금속 또는 금속 합금, 예컨대 구리, 알루미늄 등을 포함할 수 있다. 접촉 패드(6A, 6B)들은 다양한 실시예에서 5 마이크로미터 내지 150 마이크로미터 범위, 10 마이크로미터 내지 150 마이크로미터의 범위, 25 마이크로미터 내지 150 마이크로미터의 범위, 25 마이크로미터 내지 120 마이크로미터의 범위, 30 마이크로미터 내지 120 마이크로미터의 범위, 30 마이크로미터 내지 100 마이크로미터의 범위, 40 마이크로미터 내지 100 마이크로미터의 범위, 50 마이크로미터 내지 100 마이크로미터의 범위, 50 마이크로미터 내지 90 마이크로미터의 범위, 또는 50 마이크로미터 내지 80 마이크로미터의 범위의 주 치수(major dimension)(d)(예컨대, 폭)를 가질 수 있다. 접촉 패드(6A, 6B)들은 도 2a에 도시된 바와 같은 다각형(예컨대, 직사각형 또는 정사각형), 둥근형(예컨대, 원형, 타원형 등), 또는 임의의 다른 적합한 형상일 수 있다. 도 2a에 도시된 주 치수(d)가 도 2a에 도시된 직사각형 접촉 패드의 주 치수인 것으로 고려되지만, 다른 다각형 형상의 경우, 주 치수는 다각형 형상의 최장 변으로서 정의될 수 있다. 둥근 형상의 경우, 주 치수는 둥근 형상의 주축(예컨대, 타원의 장축 또는 원의 직경)으로서 정의될 수 있다.
연관된 반도체 요소들의 접촉 패드(6A, 6B)들은 다양한 방식들로 직접 전기적으로 접속될 수 있다. 예시된 실시예에서, 그리고 실제로 본 명세서에 개시된 실시예들 각각에 대해, 인터페이스 구조체(10)의 직접 전기 접속은 개재하는 접착제 없이, 이로 제한됨이 없이, 접촉 패드(6A, 6B)들 사이의 직접 접합에 의해 한정될 수 있다. 일부 실시예에서, 접촉 패드(6A, 6B)들은 각자의 반도체 요소들(예컨대, 다이(3, 4)들 및/또는 인터포저(2))의 비전도성 필드 구역(11)들에 의해 둘러싸일 수 있다(도 1a 참조). 직접 접합을 달성하기 위해, 일부 실시예에서, 접촉 패드(6A, 6B)들 및 비전도성 필드 구역(11)들의 각자의 접합 표면(8, 9)들이 접합을 위해 준비될 수 있다. 접촉 패드(6A, 6B)들(및 비전도성 필드 구역(11)들)의 접합 표면(8, 9)들은 매우 높은 평활도(degree of smoothness)(예컨대, 20 nm 미만의 표면 조도(surface roughness), 또는 더 구체적으로는 5 nm 미만의 표면 조도)로 폴리싱될 수 있다. 일부 실시예에서, 접합될 표면은 적합한 화학종(species)으로 종단처리되고(terminated) 접합 전에 활성화될 수 있다. 예를 들어, 일부 실시예에서, 접합될 비전도성 표면(예컨대, 필드 구역(11))은 활성화를 위해 매우 약간 에칭되고 질소-함유 용액에 노출되며 질소-함유 화학종으로 종단처리될 수 있다. 일례로서, 접합될 표면(예컨대, 필드 구역(11))은 매우 약간의 에칭 후에 암모니아 침지액(ammonia dip)에, 그리고/또는 질소-함유 플라즈마(nitrogen-containing plasma)(별개의 에칭이 있거나 없이)에 노출될 수 있다.
일부 실시예에서, 접촉 패드(6A, 6B)들은 각자의 반도체 요소들의 외부 표면들(예컨대, 필드 구역(11)들)과 동일 평면 상에 있을 수 있다. 다른 실시예들에서, 접촉 패드(6A, 6B)들은 각자의 반도체 요소들의 외부 표면들(예컨대, 필드 구역(11)들) 위로 연장될 수 있다. 또 다른 실시예들에서, 접촉 패드(6A, 6B)들은 각자의 반도체 요소들의 외부 표면들(예컨대, 필드 구역(11)들)에 대해 만입된다.
일단 각자의 표면들이 준비되면, 하나의 반도체 요소의 비전도성 필드 구역(11)들이 다른 반도체 요소의 대응하는 비전도성 구역(11)들과 접촉하게 될 수 있다. 활성화된 표면들의 상호작용은 하나의 반도체 요소의 비전도성 구역(11)들이 개재하는 접착제 없이, 외부 압력의 인가 없이, 전압의 인가 없이, 그리고 실온에서 다른 반도체 요소의 대응하는 비전도성 구역(11)들과 직접 접합되게 할 수 있다. 다양한 실시예에서, 비전도성 구역(11)의 접합력은, 반 데르 발스 결합(Van der Waals bond)보다 크고 접촉 패드(6A, 6B)들 사이에 상당한 힘을 가하는 공유 결합을 포함할 수 있다. 접촉 패드들이 비전도성 구역들과 동일 평면 상에 있는지, 만입되는지 또는 돌출되는지 여부에 관계없이, 비전도성 구역(11)들의 직접 접합은 접촉 패드(6A, 6B)들 사이의 직접적인 금속-대-금속 접합을 용이하게 할 수 있다. 다양한 실시예에서, 반도체 요소들은 접합 후에 가열되어 비전도성 구역(11)들 사이의, 전도성 구역들(예컨대, 접촉 패드(6A, 6B)들) 사이의, 그리고/또는 대향하는 전도성 및 비전도성 구역들 사이의 접합부를 강화시켜, 반도체 요소들이 서로 접합되게 하여, 직접적인 전기적 및 기계적 접속을 형성할 수 있다.
개시된 실시예들 각각과 함께 사용되는 직접 접합 공정들의 추가적인 상세 사항을 미국 특허 제7,126,212호; 제8,153,505호; 제7,622,324호; 제7,602,070호; 제8,163,373호; 제8,389,378호; 및 제8,735,219호 전반에 걸쳐, 그리고 미국 특허 출원 제14/835,379호; 제62/278,354호; 제62/303,930호; 및 제15/137,930호 전반에 걸쳐 볼 수 있으며, 이들 각각의 내용은 이로써 전체적으로 그리고 모든 목적을 위해 본 명세서에 참고로 포함된다.
그러나, 다른 실시예들에서, 반도체 요소들(예컨대, 제1 다이(3) 및 인터포저(2))은 전도성 접착제를 사용하여 직접 전기적으로 접속될 수 있다. 예를 들어, 그러한 다른 실시예들에서, 접촉 패드(6A, 6B)들은 전도성 에폭시, 땜납, 또는 임의의 다른 적합한 전도성 접착제를 사용하여 함께 접속될 수 있다. 개재하는 접착제 없이 직접 접합을 채용하는 실시예들과 달리, 다른 실시예들에서, 전도성 경로(도 2c의 저항기에 의해 모델링됨)는 접촉 패드(6A, 6B)들 및 개재하는 전도성 접착제에 의해 한정될 수 있다.
도 2a 내지 도 2c의 인터페이스 구조체(10)는 상대적으로 손실성이어서, 신호 무결성이 다양한 동작 주파수에서 감소되게 할 수 있다. 이론에 의해 제한됨이 없이, 전도성의 저-저항 전기 경로만을 이용하는 것은 시스템의 전체 성능에 부정적인 영향을 미치는 주파수-의존성 신호 손실을 초래할 수 있다.
전술한 손실성 채널들을 다루기 위해, 본 명세서에 개시된 다양한 실시예는 2개의 반도체 요소를 접속시키는 인터페이스 구조체 내로 수동 등화기를 통합시킬 수 있다. 본 명세서에 설명된 바와 같이, 통합된 수동 등화기는 용량성 전기 경로와 병렬인 저항성 전기 경로를 포함할 수 있으며, 이는 유익하게도 신호 하락(signal depreciation)을 완화시키고 시스템의 성능을 향상시킬 수 있다.
도 3a 내지 도 3e는 2개의 접합된 반도체 요소 사이에 한정된 수동 전자 컴포넌트를 포함하는 적층되고 전기적으로 상호접속된 구조체(7)의 일부분의 일 실시예를 예시한다. 도 3a 내지 도 3e에서, 수동 컴포넌트는 통합된 수동 등화기를 포함한다. 도 3a는 다양한 실시예에 따른, 2개의 반도체 요소(도 3a에 도시되지 않음)를 전기적으로 그리고 기계적으로 접속하는 인터페이스 구조체(10)를 갖는 적층 구조체(7)의 일부분의 개략 사시도이다. 도 3b는 도 3a에 도시된 인터페이스 구조체(10)의 개략 측단면도이다. 도 3c는 도 3a 및 도 3b의 인터페이스 구조체(10)의 전기 모델의 개략도이다. 달리 언급되지 않는 한, 도 3a 내지 도 3e 내의 도면 부호는 도 2a 내지 도 2c의 동일-도면 부호의 컴포넌트와 동일하거나 유사한 컴포넌트를 나타낸다. 도 2a에서와 같이, 반도체 요소들(예를 들어, 다이(3, 4)들 및 인터포저(2))의 나머지 부분은 예시의 용이함을 위해 도 3a 및 도 3d와 도 3e로부터 생략되었다. 반도체 요소들은 예를 들어 제1 다이(3) 및 인터포저(2)로서 도 3b에 예시되어 있다. 또한, 도 3a 내지 도 3e의 실시예가 반도체 요소들과 관련하여 기술되지만, 다른 유형의 요소들(예컨대, 광학 요소, 전자 요소, 또는 반도체 재료를 포함할 수 있거나 포함하지 않을 수 있는 다른 요소)이 개시된 실시예들과 함께 사용될 수 있음이 이해되어야 한다.
도 2a 내지 도 2c에서와 같이, 도 3a 내지 도 3e의 실시예는 제2 접촉 패드(6B)와 직접 전기적으로 그리고 기계적으로 접속되는 제1 접촉 패드(6A)를 포함한다. 전술된 바와 같이, 접촉 패드(6A, 6B)들은 제1 다이(2), 제2 다이(3), 및/또는 인터포저(2) 중 임의의 하나와 같은 연관된 반도체 요소들의 외부 표면들에서 노출될 수 있다. 또한, 접촉 패드(6A, 6B)들은 금속 또는 금속 합금, 예컨대 구리, 알루미늄 등을 포함할 수 있고, 배리어 층(barrier layer) (예컨대, 질화티타늄 배리어 재료와 같은 금속 질화물 배리어 재료)과 같은 표면 층을 포함할 수 있다. 접촉 패드(6A, 6B)들은 다양한 실시예에서 5 마이크로미터 내지 150 마이크로미터 범위, 10 마이크로미터 내지 150 마이크로미터의 범위, 25 마이크로미터 내지 150 마이크로미터의 범위, 25 마이크로미터 내지 120 마이크로미터의 범위, 30 마이크로미터 내지 120 마이크로미터의 범위, 30 마이크로미터 내지 100 마이크로미터의 범위, 40 마이크로미터 내지 100 마이크로미터의 범위, 50 마이크로미터 내지 100 마이크로미터의 범위, 50 마이크로미터 내지 90 마이크로미터의 범위, 또는 50 마이크로미터 내지 80 마이크로미터의 범위의 주 치수(d)(예컨대, 폭)를 가질 수 있다. 접촉 패드(6A, 6B)들은 도 3a에 도시된 바와 같은 다각형(예컨대, 직사각형 또는 정사각형), 둥근형(예컨대, 원형, 타원형 등), 또는 임의의 다른 적합한 형상일 수 있다.
그러나, 도 2a 내지 도 2c에 도시된 배열과 달리, 도 3a 내지 도 3e에서, 적층 구조체(7)는 인터페이스 구조체(10) 내로 통합된 수동 등화기(15)를 포함할 수 있다. 유익하게도, 인터페이스 구조체(10) 내로의 수동 등화기(15)의 통합은 디바이스(1)의 크기를 감소시킬 수 있는데, 그 이유는 보드 및/또는 패키지 공간이 다른 기능들 및/또는 디바이스들에 이용될 수 있기 때문이다. 도 3c에 도시된 바와 같이, 수동 등화기(15)는 커패시터(C)와 병렬로 저항기(R)를 갖는 RC 회로로서 모델링될 수 있다. 등화기(15)는 디바이스(1)의 전체 크기를 감소시키면서 디바이스(1)의 주파수-의존성 성능을 개선할 수 있다. 다른 실시예들에서, 수동 등화기(15)는 직렬 저항기-인덕터(RL) 수동 등화기, 또는 저항기-인덕터-커패시터(RLC) 등화기와 같은 다른 비-RC 유형의 수동 등화기를 포함할 수 있다.
도 3b에 예시된 바와 같이, (인터페이스 구조체(10) 내로 통합된) 수동 등화기(15)는 제1 접촉 패드(6A)와 제2 접촉 패드(6B) 사이의 전도성 인터페이스 특징부(12), 및 제1 접촉 패드(6A)와 제2 접촉 패드(6B) 사이의 유전성 인터페이스 특징부(14)를 포함할 수 있다. 예시된 실시예에서, 전도성 인터페이스 특징부(12)는 제1 접촉 패드(6A) 상에 침착되거나 달리 이와 결합되는 제1 전도성 인터페이스 특징부(12A), 및 제2 접촉 패드(6B) 상에 침착되거나 달리 이와 결합되는 제2 전도성 인터페이스 특징부(12B)를 포함할 수 있다. 유전성 인터페이스 특징부(14)는 제1 접촉 패드(6A) 상에 침착되거나 달리 이와 결합되는 제1 유전성 인터페이스 특징부(14A), 및 제2 접촉 패드(6B) 상에 침착되거나 달리 이와 결합되는 제2 유전성 인터페이스 특징부(14B)를 포함할 수 있다. 예시된 실시예에서, 제1 및 제2 유전성 인터페이스 특징부(14A, 14B)들은 각자의 제1 및 제2 전도성 인터페이스 특징부(12A, 12B)들 주위에 배치되고/되거나 이들을 둘러쌀 수 있다.
전도성 및 유전성 인터페이스 특징부(12, 14)들은, 다양한 실시예에서, 예컨대 임의의 적합한 침착 공정(예컨대, 원자층 침착, 화학 증착, 스핀 코팅 등)을 거쳐 각자의 접촉 패드(6)들 상에 침착될 수 있다. 그러나, 다른 실시예들에서, 전도성 및 유전성 인터페이스 특징부(12, 14)들은 접촉 패드(6)들 상에 접착되거나 라미네이팅될 수 있다. 또 다른 실시예들에서, 제1 및 제2 전도성 인터페이스 특징부(12A, 12B)들 및 제1 및 제2 유전성 인터페이스 특징부(14A, 14B)들은 접촉 패드(6A, 6B)들 중 단 하나와 결합될 수 있다.
전도성 인터페이스 특징부(12A, 12B)들은 구리 또는 알루미늄과 같은 임의의 적합한 전도성 재료를 포함할 수 있다. 인터페이스 특징부(12A, 12B)들의 상부 및/또는 저부 표면들은 무시할 수 없는 저항을 갖는 배리어 층들을 포함할 수 있다. 예를 들어, 일부 실시예에서, 전도성 인터페이스 특징부(12A, 12B)들의 상부 및/또는 저부 표면들은 질화티타늄, 질화탄탈룸, 또는 질화탄탈룸 복합 재료와 같은 금속 질화물 재료를 포함할 수 있다. 일부 실시예에서, 추가의 금속(예를 들어, 추가의 구리 및/또는 알루미늄 층)이 배리어 층(들)의 상부에 또는 그 아래에 침착될 수 있다. 다른 실시예에서, 전도성 인터페이스 특징부(12A, 12B)들은 구리 또는 알루미늄과 같은 금속을 포함할 수 있고, 금속 위에 적용된 하나 이상의 배리어 층(예컨대, 질화티타늄 또는 질화탄탈룸)을 포함할 수 있다. 또 다른 전도성 재료가 사용될 수 있다. 또한, 일부 실시예에서, 각각의 특징부(12A, 12B)는 다수의 전도성 층에 의해 한정될 수 있다. 유익하게는, 다양한 실시예에서, 배리어 층들을 갖는 전도성 인터페이스 특징부(12A, 12B)들은 수동 등화기(15)의 성능을 개선하도록 무시할 수 없는 저항을 가질 수 있다. 예를 들어, 일부 실시예에서, 배리어 층들을 갖는 전도성 인터페이스 특징부(12A, 12B)들은 10 Ω 내지 200 Ω의 범위, 10 Ω 내지 100 Ω의 범위, 또는 20 Ω 내지 70 Ω의 범위(예컨대, 약 50 Ω)의 전체 또는 등가 저항(도 3c에서 R로서 모델링됨)을 가질 수 있다. 전도성 인터페이스 특징부(12A, 12B)들에 사용되는 재료는 1 S/m 내지 150 S/m의 범위, 10 S/m 내지 100 S/m의 범위, 10 S/m 내지 50 S/m의 범위, 또는 10 S/m 내지 30 S/m의 범위(예컨대, 약 20 S/m)의 전기 전도도를 가질 수 있다. 인터페이스 구조체(10)의 용량성 전기 경로(도 3c에서 C로서 모델링됨)는 0.1 pF 내지 100 pF의 범위, 0.5 pF 내지 20 pF의 범위, 또는 1 pF 내지 10 pF의 범위의 전체 또는 유효 커패시턴스를 가질 수 있다.
유전성 인터페이스 특징부(14A, 14B)들은 임의의 적합한 전기 절연 재료를 포함할 수 있다. 예를 들어, 일부 실시예에서, 유전성 인터페이스 특징부(14A, 14B)들은 산화규소, 질화규소, 테트라에틸 오르토실리케이트(TEOS), 또는 산화규소와 질화규소의 다층 구조체를 포함할 수 있다. 유전성 인터페이스 특징부(14A, 14B)들의 유효 유전 상수는 1 내지 15의 범위, 1.1 내지 9의 범위, 1 내지 5의 범위(예컨대, 산화규소), 1.2 내지 9의 범위, 2 내지 9의 범위, 3 내지 9의 범위, 4 내지 6의 범위, 2 내지 4의 범위, 7 내지 9의 범위(예컨대, 질화규소), 또는 9 초과일 수 있다. 도 7에 관하여 본 명세서에 설명되는 바와 같이, 다수의 층이 각각의 유전성 인터페이스 특징부(14A, 14B)를 한정하는 데 사용될 수 있다. 또한, 도 7 및 도 8과 관련하여 본 명세서에 설명되는 바와 같이, 일부 실시예에서, 더 높은 유전 상수는 디바이스(1)의 신호 무결성을 개선할 수 있다. 고 유전 상수를 갖는 고-K 재료는 등화기 성능을 향상시키기 위해 커패시턴스를 증가시키는 데 사용될 수 있다.
도 2a 및 도 2b의 배열에서와 같이, 도 3b에서, 제1 전도성 인터페이스 특징부(12A) 및 제1 유전성 인터페이스 특징부(14A)의 접합 표면(8)이, 개재하는 접착제 없이 그리고 압력 또는 전압의 인가 없이, 제2 전도성 인터페이스 특징부(12B) 및 제2 유전성 인터페이스 특징부(14B)의 대응하는 접합 표면(9)에 직접 접합될 수 있다. 도 2a 내지 도 2c와 관련하여 전술된 바와 같이, 접합 표면(8, 9)들은 폴리싱되거나 평탄화되고, 활성화되고, 적합한 화학종으로 종단처리될 수 있다. 표면(8, 9)들은 압력의 인가 없이 직접 접합부(13)를 형성하도록 접촉될 수 있다. 일부 실시예에서, 요소(2, 3)들은 접합부(13), 예를 들어 전도성 특징부들 사이의 접합부를 강화하기 위해 가열될 수 있다. 도 3b에 도시된 바와 같이, 2개의 반도체 요소(2, 3) 사이의 접합부(13)는 제1 유전성 특징부(14A)와 제2 유전성 특징부(14B) 사이의 제1 영역(A C1 )을 따라, 제1 전도성 특징부(12A)와 제2 유전성 특징부(14B) 사이의 제2 영역(A C2 )을 따라, 그리고 제1 전도성 특징부(12A)와 제2 전도성 특징부(12B) 사이의 제3 영역(A R )을 따라 연장될 수 있다. 따라서, 유익하게는, 도 3a 내지 도 3e의 실시예는 전도체를 전도체에, 비-전도체를 비-전도체에, 그리고 전도체를 비-전도체에 직접 접합할 수 있다. 또한, 접합부(13)는 반도체 요소(2, 3)들 사이에 강한 기계적 및 전기적 상호접속부를 생성하는 공유 결합을 포함할 수 있다.
그러나, 다른 실시예들에서, 제1 전도성 특징부(12A) 및 제1 유전성 특징부(14A)는, 예컨대 접착제에 의해, 제2 전도성 특징부(12B) 및 제2 유전성 특징부(14B)에 접착되거나 달리 접합될 수 있다. 그러한 다른 실시예들에서, 예를 들어 전도성 특징부(12A, 12B)들은 전도성 접착제에 의해 접착될 수 있고, 유전성 특징부(14A, 14B)들은 절연 접착제에 의해 접착될 수 있다. 전도성 특징부(12A)는, 전도성 또는 비-전도성 전기 인터페이스를 제공하는 것이 바람직한지 여부에 따라, 전도성 또는 비-전도성 접착제로 유전성 특징부(14B)에 접착될 수 있다.
도 3b에 별개의 층들을 예시하지만, 다른 실시예들에서, 유전성 및 전도성 특징부(14, 12)들은 접촉 패드(6A, 6B)들 중 단지 하나 상에 한정될 수 있고, 유전성 및 전도성 특징부(14, 12)들은 접촉 패드(6A, 6B)들 중 다른 하나에 접합될 수 있다. 또 다른 실시예들에서, 제1 접촉 패드(6A), 유전성 특징부(14), 전도성 특징부(12), 및 제2 접촉 패드(6B)는 하나의 반도체 요소 상에 한정될 수 있고, 하나의 반도체 요소는 다른 반도체 요소에 접합될 수 있다. 따라서, 수동 컴포넌트들은 둘 모두의 반도체 요소들 상의 층들에 의해 한정될 수 있고, 따라서 직접 접합에 의해 생성될 수 있거나, 하나의 기판 상에 먼저 형성되고 다른 기판에 직접 접합될 수 있다.
수동 등화기(15)는 제1 접촉 패드(6A)와 제2 접촉 패드(6B) 사이의 저항성 전기 경로(R)에 의해, 그리고 제1 접촉 패드(6A)와 제2 접촉 패드(6B) 사이의 용량성 전기 경로(C 1 )에 의해 한정될 수 있다. 예를 들어, 도 3b에 도시된 바와 같이, 저항성 전기 경로(R)는 제1 접촉 패드(6A), 제1 전도성 인터페이스 특징부(12A), 제2 전도성 인터페이스 특징부(12B), 및 제2 접촉 패드(6A)를 통해 한정될 수 있다. 전술된 바와 같이, 등가 저항(R)을 원하는 범위로 조정하기 위해 하나 이상의 추가의 배리어 층이 제공될 수 있다. 따라서, 저항성 경로(R)는 (접합이 직접 접합이든 접착제에 의하든) 제1 전도성 인터페이스 특징부(12A)와 제2 전도성 인터페이스 특징부(12B) 사이에 형성된 전도성 접합부를 통해 제공될 수 있다.
용량성 전기 경로(C 1 )는 제1 접촉 패드(6A), 제1 및 제2 유전성 인터페이스 특징부(14A, 14B)들, 및 제2 접촉 패드(6B)를 통해 한정될 수 있다. 따라서, 용량성 전기 경로(C 1 )는 제1 및 제2 접촉 패드(6A, 6B)들이 커패시터 전극들이고, 개재하는 유전성 인터페이스 특징부(14)(제1 유전성 간극)가 유전성인 커패시터로서 작용할 수 있다. 용량성 경로(C1)의 영역(A C1 )은 개재하는 유전체에 노출되는 제1 및 제2 전도성 인터페이스 특징부(12A, 12B)들의 예시된 부분에 의해 한정될 수 있다(또한 아래의 도 3d 및 도 3e 참조). 도 3d와 관련하여 후술되는 바와 같이, 영역(A C1 )은 도 3b에 도시된 영역보다 훨씬 더 클 수 있으며, 이는 예시의 용이함을 위해 영역(A C1 )의 일부분만을 예시한다.
게다가, 다양한 실시예에서, 제2 용량성 전기 경로(C 2 )가 제1 접촉 패드(6A)와 제2 접촉 패드(6B) 사이에 한정될 수 있다. 후술되는 바와 같이, 일부 실시예에서, 전도성 경로(12A, 12B)는 서로에 대해 교차 배치되어, 일부 유전성 재료가 접촉 패드(6)(예컨대, 접촉 패드들 중 하나(6A 또는 6B))와 대향하는 전도성 인터페이스 특징부(12)(예컨대, 인터페이스 특징부 중 다른 하나(12A 또는 12B)) 사이에 개재할 수 있게 한다. 도 3b에 예시된 제2 용량성 전기 경로(C 2 )는 제1 전도성 인터페이스 특징부(12A) 및 제2 접촉 패드(6B)가 커패시터 전극들이고, 개재하는 비-전도성 유전성 인터페이스 특징부(14B)(제2 유전성 간극)가 유전성인 커패시터로서 작용할 수 있다. 후술되는 바와 같이, 제2 용량성 경로(C 2 )의 영역(A C2 )은 제2 접촉 패드(6B) 및 제1 전도성 인터페이스 특징부(12A)의 예시된 부분들에 의해 (그리고/또는 제1 접촉 패드(6B)의 부분들 및 제2 전도성 인터페이스 특징부(12B)의 부분들에 의해) 한정될 수 있다. 도 3b에서, 영역(A C2 )은 A C1 보다 더 큰 것으로 보이지만, 도 3d 및 도 3e에 도시된 바와 같이, 영역(A C2 )은 접촉 패드(6)들을 가로질러 A C1 보다 상당히 더 작을 수 있는데, 그 이유는 접촉 패드(6)들의 일부분만이 도 3b의 단면에 도시되어 있기 때문이다. A C1 에서의 유전성 간극이 A C2 에서의 것보다 더 클 수 있지만, 영역(A C1 )은 다양한 실시예에서 이러한 구역에서의 더 큰 면적으로 인해 전체 커패시턴스에 상당히 기여할 수 있다. 예시된 실시예들에서, 전도성 특징부(12A, 12B)들은 오정렬을 감소시키기 위해 + 형상의 또는 십자형의 프로파일을 가질 수 있는데, 그 이유는 이것이 제조 공정 제약으로 인해 접촉 패드들을 반복적으로 그리고 일관되게 정렬시키는 것이 어려울 수 있기 때문이다. 오정렬 없는 상황의 경우, 전도성 특징부(12A, 12B)들은 서로 완전히 중첩될 수 있다. 다시 말하면, 전도성 특징부(12A, 12B)들은 원형 또는 정사각형 형상의 2개의 도트(dot)들을 포함할 수 있고 서로 중첩될 수 있다. 그러한 경우에, A C2 는 매우 낮거나 대략 0일 수 있지만, RC 등화기의 성능을 향상시키기 위해 등가 저항이 최대화될 수 있다. 예를 들어, 오정렬이 거의 또는 전혀 없는 상황의 경우, 전도성 특징부(12A, 12B)들은 서로 중첩될 수 있고, (예컨대, 수 제곱 마이크로미터 정도의 직경들을 갖는) 작은 도트들을 포함할 수 있다. 접촉 패드(6A, 6B)들은 다양한 실시예에서 100 um × 100 um만큼 클 수 있다. 접촉 패드(6A, 6B)들은 전도성 특징부(12A, 12B)들보다 1,000 내지 10,000배 더 클 수 있다.
도 3d는 제1 전도성 인터페이스 특징부(12A)가 제1 접촉 패드(6A)와 결합된 상태의 제1 접촉 패드(6A)의 개략 평면도이다. 도 3e는 제1 전도성 인터페이스 특징부(12A)와 제2 접촉 패드(6B)에 결합되는 제2 전도성 인터페이스 특징부(12B) 사이의 접속부의 개략 사시도이다. 예시의 용이함을 위해, 도 3d 및 도 3e는 유전성 인터페이스 특징부(14A, 14B)들을 생략하고, 도 3e는 접촉 패드(6A, 6B)들을 생략한다. 도 3b 및 도 3d와 도 3e에 예시된 바와 같이, 제1 전도성 인터페이스 특징부(12A)는 제1 전도성 인터페이스 특징부(12A)의 길이(L)가 제1 전도성 인터페이스 특징부(12A)의 폭(W)보다 더 긴, 기다란 전도성 특징부를 포함할 수 있다. 제2 전도성 인터페이스 특징부(12B)는 또한 도 3b의 단면에 도시된 바와 같이 기다란 전도성 특징부를 포함할 수 있다.
유리하게는, 기다란 인터페이스 특징부(12A, 12B)는 접합 동안에 대향 특징부(12A, 12B)들 및 접촉 패드(6A, 6B)들의 정렬을 개선할 수 있다. 특징부(12A, 12B)들의 상대적으로 작은 크기가 소형인 형상들을 정렬하고 접합시키는 것을 어렵게 할 수 있음이 이해되어야 한다. 기다란 접촉 특징부(12A, 12B)를 이용하는 것은, 그 전체 내용이 전체적으로 그리고 모든 목적을 위해 본 명세서에 이로써 참고로 포함된 미국 가특허 출원 제62/269,412호 전반에 걸쳐 설명된 바와 같이, 정렬 정확도를 개선할 수 있다. 출원 제62/269,412호에 도시되고/되거나 기술된 바와 같이, 기다란 전도성 특징부들 또는 접촉부들은 상대적으로 직선형이거나 선형인 구조체, 그리드(grid) 구조체, 둥근 구조체 등을 포함할 수 있다. 제1 요소의 기다란 전도성 특징부(12A)들의 적어도 일부분들은 제2 요소의 기다란 전도성 특징부(12B)의 대응하는 부분들에 대해 평행하지 않게 또는 엇갈리게 배치되어, 전도성 특징부(12A, 12B)들의 적어도 일부분이 중첩되어 접합 후에 저항성 접속부를 형성할 수 있게 한다. 따라서, 기다란 전도성 인터페이스 특징부(12A, 12B)들을 사용하는 것은 오정렬 허용오차를 증가시키면서 적절한 전기 접속을 제공할 수 있다. 또한, 단지 단일의 교차하는 기다란 특징부만이 본 명세서에 예시되지만, 각각의 접촉 패드가 (예컨대, 그리드 또는 다른 배열로 있는) 다수의 기다란 특징부를 포함할 수 있어, 저항 경로를 한정하는 단일 접촉부를 위한 접촉 영역이 다수의 기다란 전도성 특징부의 다수의 중첩 구역을 포함할 수 있게 한다.
도 3d 및 도 3e에 도시된 바와 같이, 제1 전도성 인터페이스 특징부(12A)의 전체 면적(즉, 예시된 특징부에 대해 L × W)은 접촉 패드(6A)의 나머지 노출 면적(A C )보다 상당히 작을 수 있다. 접촉 패드(6A)의 노출 면적(A C )은 제1 용량성 구역(A C1 ) 및 제2 용량성 구역(A C2 )의 총 면적에 의해 정의될 수 있다. 또한, 도 3b 및 도 3e에 도시된 바와 같이, 영역(A R )은 제1 전도성 인터페이스 특징부(12A)와 제2 전도성 인터페이스 특징부(12B) 사이의 인터페이스에 의해 한정되는 중첩 저항성 접촉 영역을 나타낼 수 있다. 단지 단일 인터페이스 특징부(12A)만이 도 3d에 도시되지만, 영역(A R )이 접촉 패드(6A)와 연관된 모든 인터페이스 특징부(12A)를 위한 총 중첩 저항성 접촉 면적을 나타내도록 다수의 인터페이스 특징부(12A)(또는 그리드 패턴, 다각형 형상 등)가 한정될 수 있음이 이해되어야 한다.
수동 등화기(15)의 성능은, 예를 들어 배리어 층 재료 및 유전성 재료의 전기적 특성, 및 저항과 커패시턴스를 설정하는 치수의 선택에 의해, 커패시턴스에 대한 저항의 값을 조절하고 있을 수 있다. 특히, 성능은 커패시턴스를 위한 유전성 간극의 크기의 선택에 의해, 그리고 접촉 패드(6A)의 노출 면적(A C )과 총 중첩 저항성 접촉 면적(A R ) 사이의 비(r)를 설정함으로써 조절될 수 있으며, 이때 A C2 는 가능한 한 작게 유지된다. 다양한 실시예에서, 예를 들어, 비(r)는 50:1 내지 50,000:1의 범위, 100:1 내지 50,000:1의 범위, 150:1 내지 50,000:1의 범위, 150:1 내지 40,000:1의 범위, 200:1 내지 40,000:1의 범위, 500:1 내지 40,000:1의 범위, 1,000:1 내지 40,000:1의 범위, 또는 5,000:1 내지 40,000:1의 범위일 수 있다. 일부 실시예에서, 비(r)는 50:1 이상, 100:1 이상, 150:1 이상, 200:1 이상, 500:1 이상, 1,000:1 이상, 또는 5,000:1 이상일 수 있다.
다양한 실시예에서, 전도성 인터페이스 특징부(12A, 12B)들의 폭(W)은 0.2 마이크로미터 내지 10 마이크로미터의 범위, 0.2 마이크로미터 내지 5 마이크로미터의 범위, 0.2 마이크로미터 내지 4 마이크로미터의 범위, 0.5 마이크로미터 내지 10 마이크로미터의 범위, 0.5 마이크로미터 내지 4 마이크로미터의 범위, 또는 0.5 마이크로미터 내지 2 마이크로미터의 범위일 수 있다. 전도성 인터페이스 특징부(12A, 12B)들의 길이(L)는 1 마이크로미터 내지 50 마이크로미터, 2 마이크로미터 내지 25 마이크로미터, 2 마이크로미터 내지 10 마이크로미터, 또는 4 마이크로미터 내지 8 마이크로미터의 범위일 수 있다. (제1 및 제2 특징부(14A, 14B)들을 포함한) 유전성 인터페이스 특징부(14)의 총 두께(t)(도 3b 참조)는 10 nm 내지 1 마이크로미터의 범위, 10 nm 내지 500 nm의 범위, 10 nm 내지 200 nm의 범위, 10 nm 내지 100 nm의 범위, 10 nm 내지 60 nm의 범위, 또는 20 nm 내지 60 nm의 범위일 수 있다.
도 4a는 도 2a 내지 도 2c의 배열을 갖는 접촉부 및 손실성 전송 라인을 포함한 채널을 통한 신호에 대한 주파수 응답을 예시하는 차트이다. 도 4b는 도 3a 내지 도 3e의 실시예의 구조체를 갖는 접촉부 및 손실성 전송 라인을 포함한 채널을 통한 신호의 주파수 응답을 예시하는 차트이다. 도 4b에 도시된 바와 같이, 주파수 응답(전달 함수) 플롯은 유익하게도 더 넓은 주파수 범위에 걸쳐 더 평평한 주파수 응답을 포함할 수 있으며, 여기서 신호의 전달 함수는 도 4a의 신호보다 주파수에 걸쳐 더 평평하다. 실제로, 도 4b에 도시된 바와 같이, 구역(50)은 도 4a의 대응하는 구역보다 더 넓을 수 있다. 따라서, 본 명세서에 개시된 등화 회로(15)는 상호접속된 구조체(7)의 주파수 응답을 조정하도록 구성될 수 있다. 도 4b에 도시된 바와 같이, 등화기(15)는, 직류(DC) 또는 0 ㎐ 지점에서의 신호 크기에 대해 10 ㎓ 미만의 모든 주파수에서 신호의 진폭(A)을 A ± 5 dB(예컨대, -7 dB 내지 -17 dB, 또는 -5 dB 내지 -15 dB)의 윈도우 내에서 유지하도록, 상호접속된 구조체(7)의 주파수 응답을 조정하도록 구성될 수 있다. 대조적으로, 도 4a에서의 신호의 진폭은 DC 지점에서의 신호 크기에 대해 10 ㎓ 미만의 모든 주파수에서 ± 5 dB 초과만큼 변한다. 개시된 수동 등화기들을 사용하여, 저 주파수에서의 신호 크기의 절대값이 더 낮을 수 있다. 그러나, 개시된 수동 등화기는 주파수에 걸친 전달 함수의 보다 작은 변동, 예컨대 더 평평한 주파수 응답을 제공할 수 있으며, 이는 더 양호한 신호 전송 성능을 초래한다. 능동 등화기는 더 평평한 전달 함수뿐만 아니라 신호 크기의 더 높은 절대값을 제공한다. 그러나, 능동 등화기들은 전력을 소비하고, 수동 등화기들보다 더 복잡하고 고가일 수 있다. 따라서, 도 3a 내지 도 3e에 도시된 수동 등화기(15)는, 도 2a 내지 도 2c에 도시된 구조체의 주파수 응답보다 덜 손실성이고, 더 넓은 주파수 범위에 걸쳐 신호의 무결성을 유지하는 주파수 응답을 생성할 수 있다.
도 4c는 도 2a 내지 도 2c에 도시된 디바이스의 구조체 및 손실성 전송 라인을 포함하는 채널을 따른 신호 전송에 대한 아이 다이어그램의 컴퓨터 시뮬레이션 결과이다. 도 4d는 도 3a 내지 도 3e에 도시된 디바이스의 상호접속 구조체 및 손실성 전송 라인을 포함하는 채널을 따른 신호 전송에 대한 아이 다이어그램의 컴퓨터 시뮬레이션 결과이다. 도 2a 내지 도 2c 및 도 3a 내지 도 3e에 각각 도시된 상호접속부들을 갖는 손실성 채널을 종속 접속(cascading)함으로써 시뮬레이션을 수행하였다. 시뮬레이션된 데이터 레이트(data rate)는 20 ps의 상승 시간을 갖고 사다리꼴 파형을 이용하는 20 Gbps였다. 도 4d에 도시된 바와 같이, 도 3a 내지 도 3e의 실시예의 수동 등화기(15)는 도 2a 내지 도 2c에 도시된 구조체의 신호보다 상당히 더 양호한 신호 무결성을 생성한다.
도 5는 반도체 요소와 연관된 접촉 패드(6)들의 하나의 배열을 도시하는, 디바이스(1)의 일부분의 평면도이다. 도 5에 도시된 접촉 패드(6)는 디바이스 다이(예를 들어, 통신 다이, 메모리 다이, 또는 프로세서 다이) 또는 인터포저와 같은 임의의 유형의 반도체 요소(또는 다른 유형의 요소)와 연관될 수 있다. 각각의 접촉 패드(6)는 전기 신호를 연관된 패드(6)로 전송하는 신호 핀(22)과 연관될 수 있다. 게다가, 하나 이상의 접지 핀(21) 및 하나 이상의 전력 핀(23)이 인접한 접촉 패드(6)들 사이의 간극(24) 내에 제공될 수 있다. 유리하게는, 접촉 패드(6)의 면적이 증가될 수 있고, 따라서 접촉 패드(6)를 불규칙 또는 사행형(serpentine) 형상으로 한정함으로써 그리고 접지 및 전력 핀(21, 23)들의 프로파일을 감소시킴으로써 연관된 커패시턴스가 증가될 수 있다. 접촉 패드(6)의 불규칙한 형상은 더 작은 접지 및 전력 핀(21, 23)들이 패드(6)들 사이의 작은 간극(24) 내에 배치되는 것을 가능하게 할 수 있으며, 이는 인터페이스 구조체에 의해 형성된 RC 회로를 조절하기 위한 증가된 커패시턴스, 및 접촉 패드(6)의 증가된 면적을 허용한다. 커패시턴스의 결과적인 증가는 본 명세서에서 설명되는 바와 같이 신호 무결성을 개선할 수 있다.
도 6a는 도 2a 내지 도 2c의 배열과 유사한, 수동 등화기를 갖지 않는 구조체를 통한 신호 전송에 대한 아이 다이어그램의 플롯을 예시한다. 시간 경과에 따른 전류 밀도의 플롯들이 또한, 도 3a 내지 도 3e 및 도 5의 실시예들과 유사한 수동 등화기(15)를 가지고 80 마이크로미터 × 80 마이크로미터(도 6b), 60 마이크로미터 × 60 마이크로미터(도 6c), 및 50 마이크로미터 × 50 마이크로미터(도 6d)의 접촉 패드(6) 치수를 갖는 상호접속된 구조체에 대해 도시되어 있다. 도 6a 내지 도 6d에 도시된 바와 같이, 도 6b에 예시된 신호는 최대 접촉 패드(6)와 연관된 최상의 신호 품질을 갖는다. 본 명세서에서 설명되는 바와 같이, 일반적으로, 더 큰 접촉 패드(6)는 더 작은 접촉 패드(6)와 비교할 때, 또는 수동 등화기가 없는 시스템과 비교할 때, 더 높은 커패시턴스 및 개선된 신호 무결성을 초래할 수 있다.
도 7은 다양한 실시예에 따른, 적층되고 전기적으로 상호접속된 구조체(7)의 일부분의 측단면도이다. 달리 언급되지 않는 한, 도 7의 컴포넌트에 대한 도면 부호는 도 1a 내지 도 3e의 동일-도면 부호의 컴포넌트와 동일하거나 유사한 컴포넌트를 나타낸다 도 1a 내지 도 3e의 배열과 달리, 유전성 인터페이스 특징부(14)는 복수의 층을 포함할 수 있다. 예를 들어, 유전성 인터페이스 특징부(14)는 제1 패드(6A)와 결합된 제1 특징부(14A) 및 제2 패드(6B)와 결합된 제2 특징부(14B)를 포함할 수 있다. 게다가, 제3 유전성 인터페이스 특징부(14C)가 제1 유전성 인터페이스 특징부(14A)와 결합되거나 그 상에 침착될 수 있다. 제4 유전성 인터페이스 특징부(14D)는 제2 유전성 인터페이스 특징부(14B)와 결합되거나 그 상에 침착될 수 있다.
다양한 실시예에서, 각자의 제1 및 제2 특징부(14A, 14B)들의 재료 및 상대 두께(t 1 , t 2 ) 및 개재하는 제3 및 제4 특징부(14C, 14D)의 총 두께(t 3 )가 원하는 유효 커패시턴스를 제공하도록 선택될 수 있다. 일부 실시예에서, 두께(t 3 )는 각각의 두께(t 1 또는 t 2 )보다 클 수 있는데, 예컨대 두께(t 1 또는 t 2 )의 2배 이상일 수 있다. 또한, 각자의 유전성 특징부(14A 내지 14D)들의 재료들이 또한 원하는 유효 커패시턴스를 제공하도록 선택될 수 있다. 예를 들어, 특징부(14A 내지 14D)는 산화규소, 질화규소, TEOS, 또는 임의의 다른 적합한 유전성 재료를 포함할 수 있다. 일부 실시예에서, 예를 들어 제1 및 제2 유전성 인터페이스 특징부(14A, 14B)들은 산화규소를 포함할 수 있고, 제3 및 제4 유전성 인터페이스 특징부(14C, 14D)들은 질화규소를 포함할 수 있다.
도 8a는 도 2a 내지 도 2c의 배열과 유사한, 수동 등화기를 갖지 않는 적층 구조체를 통한 신호 전송에 대한 아이 다이어그램의 플롯을 예시한다. 시간 경과에 따른 전류 밀도의 플롯들이 또한, 도 3a 내지 도 3e 및 도 5의 실시예들과 유사한 수동 등화기(15)를 갖고 8의 유효 유전 상수(도 8b), 5의 유효 유전 상수(도 8c), 및 3.9의 유효 유전 상수(도 8d)를 갖는 적층 구조체에 대해 도시되어 있다. 도 8b에 도시된 바와 같이, 유효 유전 상수를 증가시키는 것은 유익하게도 손실성 채널의 신호 무결성을 개선할 수 있다.
도 9는 적층 구조체의 형성 방법(90)을 예시하는 흐름도이다. 방법(90)은 제1 접촉 패드를 포함하는 제1 반도체 요소가 제공되는 블록(91)에서 시작한다. 전술된 바와 같이, 도 9의 실시예가 반도체 요소와 관련하여 기술되지만, 다른 유형의 요소들(예컨대, 광학 요소, 전자 요소, 또는 반도체 재료를 포함할 수 있거나 포함하지 않을 수 있는 다른 요소)이 개시된 실시예들과 함께 사용될 수 있음이 이해되어야 한다. 본 명세서에 설명된 바와 같이, 제1 반도체 요소는 집적 디바이스 다이, 인터포저 등과 같은 임의의 적합한 반도체 요소를 포함할 수 있다. 일부 실시예에서, 예를 들어, 제1 반도체 요소는 메모리 다이 또는 프로세서 다이를 포함할 수 있다. 제1 접촉 패드는 5 마이크로미터 내지 150 마이크로미터 범위, 10 마이크로미터 내지 150 마이크로미터의 범위, 25 마이크로미터 내지 150 마이크로미터의 범위, 25 마이크로미터 내지 120 마이크로미터의 범위, 30 마이크로미터 내지 120 마이크로미터의 범위, 30 마이크로미터 내지 100 마이크로미터의 범위, 40 마이크로미터 내지 100 마이크로미터의 범위, 50 마이크로미터 내지 100 마이크로미터의 범위, 50 마이크로미터 내지 90 마이크로미터의 범위, 또는 50 마이크로미터 내지 80 마이크로미터의 범위의 주 치수를 가질 수 있다. 접촉 패드들은 다각형(예컨대, 직사각형 또는 정사각형), 둥근형(예컨대, 원형, 타원형 등), 또는 임의의 다른 적합한 형상일 수 있다. 접촉 패드는 돌출 부분이 상부에 형성되거나 부착되는 평탄 플레이트를 포함할 수 있다. 유전성 상층(overlayer)이 하부의 평탄 플레이트의 비-돌출 부분을 덮을 수 있다. 돌출 부분은 평탄 플레이트에 평행한 치수가 기다란 세그먼트이거나 이를 포함할 수 있다. 돌출 부분은 평탄 플레이트에 대해 돌출하지만, 만입되거나 돌출하거나 평탄 유전성 상층과 동일 평면 상에 있을 수 있다.
블록(92)에서, 제2 접촉 패드를 포함하는 제2 반도체 요소가 제공될 수 있다. 제1 반도체 요소에서와 같이, 제2 반도체 요소는 집적 디바이스 다이, 인터포저 등과 같은 임의의 적합한 반도체 요소(또는 다른 유형의 요소)를 포함할 수 있다. 일부 실시예에서, 예를 들어, 제2 반도체 요소는 통신 다이, 메모리 다이 또는 프로세서 다이를 포함할 수 있다. 제2 접촉 패드는 5 마이크로미터 내지 150 마이크로미터 범위, 10 마이크로미터 내지 150 마이크로미터의 범위, 25 마이크로미터 내지 150 마이크로미터의 범위, 25 마이크로미터 내지 120 마이크로미터의 범위, 30 마이크로미터 내지 120 마이크로미터의 범위, 30 마이크로미터 내지 100 마이크로미터의 범위, 40 마이크로미터 내지 100 마이크로미터의 범위, 50 마이크로미터 내지 100 마이크로미터의 범위, 50 마이크로미터 내지 90 마이크로미터의 범위, 또는 50 마이크로미터 내지 80 마이크로미터의 범위의 주 치수를 가질 수 있다. 접촉 패드는 돌출 부분이 상부에 침착되거나 형성되는 평탄 플레이트를 포함할 수 있으며, 평탄 플레이트 상에서 유전성 상층이 하부의 평탄 플레이트의 비-돌출 부분을 덮는다. 돌출 부분은 평탄 플레이트에 평행한 치수가 기다란 세그먼트이거나 이를 포함할 수 있다. 돌출 부분은 평탄 플레이트에 대해 돌출하지만, 만입되거나 돌출하거나 평탄 유전성 상층과 동일 평면 상에 있을 수 있다.
블록(93)으로 이동하면, 수동 등화 회로를 포함하는 인터페이스 구조체를 한정하도록 제1 반도체 요소가 제2 반도체 요소에 접합될 수 있다. 수동 등화 회로는 제1 접촉 패드와 제2 접촉 패드 사이의 저항성 전기 경로 및 제1 접촉 패드와 제2 접촉 패드 사이의 용량성 전기 경로를 포함할 수 있다. 저항성 전기 경로는 제1 접촉 패드와 제2 접촉 패드 사이의 전도성 인터페이스 특징부를 포함할 수 있고, 용량성 전기 경로는 제1 접촉 패드와 제2 접촉 패드 사이의 유전성 인터페이스 특징부를 포함할 수 있다. 예를 들어, 저항성 경로는 접촉 패드들 둘 모두의 돌출 부분들의 교차하는 기다란 세그먼트들의 중첩되고 직접 접촉하는 부분들에 의해 한정될 수 있다. 용량성 전기 경로는, 제1 유전성 간극을 갖는 돌출 부분들의 비-중첩 부분들, 및 제1 유전성 간극보다 돌출부들의 높이만큼 더 큰 제2 유전성 간극을 갖는 하부의 평탄 플레이트들의 중첩 부분들을 포함한, 접촉 패드들의 비-접촉 부분들 사이의 유전성 간극들에 의해 한정될 수 있다. 일부 실시예에서, 제1 및 제2 반도체 요소들은 개재하는 접착제 없이 그리고 압력 또는 전압의 인가 없이 서로 직접 접합될 수 있다.
도 10a는 2개의 반도체 요소(또는 다른 유형의 요소들)를 전기적으로 그리고 기계적으로 접속하는 인터페이스 구조체(10)를 갖는 적층 구조체(7)로서, (유사하게 구성될 수 있는 다른 접촉 패드들을 포함한) 반도체 요소들의 나머지가 예시의 용이함을 위해 생략된, 상기 적층 구조체의 일부분의 개략 사시도이다. 도 10b는 도 10a에 도시된 인터페이스 구조체(10)의 개략 측단면도이다. 도 10c는 도 10a 및 도 10b의 인터페이스 구조체(10)의 전기 모델의 개략도이다. 도 2a 내지 도 9의 실시예들에서와 같이, 도 10a 내지 도 10c에서, 하나 이상의 수동 전자 컴포넌트가 2개의 접합된 반도체 요소 사이에 한정될 수 있다. 도 10a 내지 도 10c의 배열에서, 예를 들어, 저항이 없거나 무시할만한 저항을 갖는 저항기(R)를 포함하는 수동 전자 컴포넌트가 커패시터(C)와 병렬로 제공될 수 있다. 도 10b에 도시된 바와 같이, 수동 전자 컴포넌트는 유전성 인터페이스 특징부(14)에 인접하게 배치된 (그리고/또는 유전성 인터페이스 특징부에 의해 둘러싸인) 전도성 인터페이스 특징부(12)에 의해 한정될 수 있다. 예시된 실시예에서, 전도성 인터페이스 특징부(12)는 무시할만한 저항을 가질 수 있는데, 예컨대 도 3a 내지 도 3e와 관련하여 기술된 배리어 층과 같은 저항성 배리어 층 없이 구리를 포함할 수 있다. 저항성 경로(R)(무시할만한 저항을 가질 수 있음)는 제1 접촉 패드(6A), 전도성 특징부(12), 및 제2 접촉 패드(6B)에 의해 한정될 수 있다. 용량성 경로(C)는 제1 접촉 패드(6A), 유전성 특징부(14), 및 제2 접촉 패드(6B)에 의해 한정될 수 있다.
도 10b에서 연속 층으로서 예시되지만, 본 명세서에 설명된 바와 같이, 유전성 및 전도성 특징부(14, 12)들의 일부분이 제1 패드(6A) 상에 한정될 수 있고, 유전성 및 전도성 특징부(14, 12)들의 나머지 부분은 디바이스들이 함께 접합될 때 수동 컴포넌트가 2개의 반도체 요소 사이에 한정될 수 있도록 제2 패드(6B) 상에 한정될 수 있다. 그러나, 다른 실시예들에서, 유전성 및 전도성 특징부(14, 12)들은 접촉 패드(6A, 6B)들 중 단지 하나 상에 한정될 수 있고, 유전성 및 전도성 특징부(14, 12)들은 접촉 패드(6A, 6B)들 중 다른 하나에 접합될 수 있다. 또 다른 실시예들에서, 제1 접촉 패드(6A), 유전성 특징부(14), 전도성 특징부(12), 및 제2 접촉 패드(6B)는 하나의 반도체 요소 상에 한정될 수 있고, 하나의 반도체 요소는 다른 반도체 요소에 접합될 수 있다. 다시 말하면, 수동 전자 컴포넌트들은 반도체 요소들 중 하나 상에 형성된 층들에 의해, 또는 직접 접합되어 있는 반도체 요소들 둘 모두 상의 층들의 조합에 의해 한정될 수 있다.
도 11a는 2개의 반도체 요소를 전기적으로 그리고 기계적으로 접속하는 인터페이스 구조체(10)를 갖는 적층 구조체(7)로서, (유사하게 구성될 수 있는 다른 접촉 패드들을 포함한) 반도체 요소들의 나머지가 예시의 용이함을 위해 생략된, 상기 적층 구조체의 일부분의 개략 사시도이다. 도 11b는 도 11a에 도시된 인터페이스 구조체(10)의 개략 측단면도이다. 도 11c는 도 11a 및 도 11b의 인터페이스 구조체(10)의 전기 모델의 개략도이다. 도 11a 내지 도 11c의 인터페이스 구조체(10)는 접합된 반도체 요소들 사이에 수동 전자 컴포넌트를 한정할 수 있다. 예시된 실시예에서, 예를 들어, 인터페이스 구조체(10)는 접촉 패드(6A, 6B)들 사이에 유전성 인터페이스 특징부(14)를 갖는 커패시터(C)를 포함할 수 있어, 용량성 경로(C)가 제1 접촉 패드(6A), 유전성 인터페이스 특징부(14), 및 제2 접촉 패드(6B)에 의해 한정될 수 있게 한다.
도 11b에서 연속 층으로서 예시되지만, 본 명세서에 설명된 바와 같이, 유전성 특징부(14)의 일부분이 제1 패드(6A) 상에 한정될 수 있고, 유전성 특징부(14)의 나머지 부분은 디바이스들이 함께 접합될 때 수동 컴포넌트가 2개의 반도체 요소 사이에 한정될 수 있도록 제2 패드(6B) 상에 한정될 수 있다. 그러나, 다른 실시예들에서, 유전성 특징부(14)는 접촉 패드(6A, 6B)들 중 단지 하나 상에 한정될 수 있고, 유전성 특징부(14)는 접촉 패드(6A, 6B)들 중 다른 하나에 접합될 수 있다. 또 다른 실시예들에서, 제1 접촉 패드(6A), 유전성 특징부(14), 및 제2 접촉 패드(6B)는 하나의 반도체 요소 상에 한정될 수 있고, 하나의 반도체 요소는 다른 반도체 요소에 접합될 수 있다. 다시 말하면, 수동 전자 컴포넌트들은 반도체 요소들 중 하나 상에 형성된 층들에 의해, 또는 직접 접합되어 있는 반도체 요소들 둘 모두 상의 층들의 조합에 의해 한정될 수 있다.
일 실시예에서, 적층되고 전기적으로 상호접속된 구조체가 개시된다. 구조체는 제1 접촉 패드를 포함하는 제1 요소 및 제2 접촉 패드를 포함하는 제2 요소를 포함할 수 있다. 제1 접촉 패드 및 제2 접촉 패드는 인터페이스 구조체에 의해 서로 전기적으로 그리고 기계적으로 접속될 수 있다. 인터페이스 구조체는 제1 접촉 패드와 제2 접촉 패드 사이의 저항성 전기 경로 및 제1 접촉 패드와 제2 접촉 패드 사이의 용량성 전기 경로를 포함하는 수동 등화 회로를 포함할 수 있다.
일부 실시예에서, 저항성 전기 경로는 제1 접촉 패드와 제2 접촉 패드 사이의 전도성 인터페이스 특징부를 포함하고, 용량성 전기 경로는 제1 접촉 패드와 제2 접촉 패드 사이의 제1 유전성 간극을 포함한다. 제1 유전성 간극은 전도성 인터페이스 특징부 주위에 배치될 수 있다. 전도성 인터페이스 특징부는 기다란 인터페이스 특징부를 포함할 수 있으며, 여기서 기다란 인터페이스 특징부의 길이는 기다란 인터페이스 특징부의 폭보다 더 크다. 수동 등화기는 제1 접촉 패드와 제2 접촉 패드 사이의 제2 전도성 인터페이스 특징부를 포함할 수 있고, 제2 전도성 인터페이스 특징부는 제1 전도성 인터페이스 특징부에 대해 교차 배향으로 배치된 기다란 제2 인터페이스 특징부를 포함한다. 일부 실시예에서, 전도성 인터페이스 특징부는 개재하는 접착제 없이 제2 전도성 인터페이스 특징부에 직접 접합된다. 용량성 전기 경로는 전도성 인터페이스 특징부와 제2 접촉 패드 사이에 제2 유전성 간극을 추가로 포함할 수 있다. 저항성 전기 경로는 전도성 인터페이스 특징부의 적어도 일부분 상에 접촉 영역을 한정할 수 있고, 용량성 전기 경로는 제1 접촉 패드와 제2 접촉 패드의 중첩 부분들 사이의 용량성 영역을 한정할 수 있고, 용량성 영역은 접촉 영역보다 더 크다. 용량성 영역 대 접촉 영역의 비는 50:1 이상일 수 있다. 이러한 비는 150:1 내지 50,000:1의 범위일 수 있다. 제1 유전성 간극은 산화규소를 포함할 수 있다. 제1 유전성 간극은 2 내지 9의 범위의 유전 상수를 가질 수 있다. 전도성 인터페이스 특징부는 금속 질화물 배리어 재료를 포함할 수 있다. 제1 요소는 집적 디바이스 다이를 포함할 수 있고, 제2 요소는 인터포저를 포함할 수 있다. 집적 디바이스 다이는 하나 이상의 통신 다이, 하나 이상의 메모리 다이, 또는 하나 이상의 프로세서 다이를 포함할 수 있다. 제1 접촉 패드의 주 치수는 30 마이크로미터 내지 120 마이크로미터의 범위일 수 있다. 저항성 전기 경로는 5 옴 내지 70 옴 범위의 유효 저항을 가질 수 있다. 용량성 전기 경로는 0.2 pF 내지 50 pF 범위의 유효 커패시턴스를 가질 수 있다.
다른 실시예에서, 적층되고 전기적으로 상호접속된 구조체가 개시된다. 구조체는 제1 접촉 패드를 포함하는 제1 요소 및 제2 접촉 패드를 포함하는 제2 요소를 포함할 수 있다. 구조체는 제1 접촉 패드를 제2 접촉 패드와 전기적으로 그리고 기계적으로 접속하는 인터페이스 구조체를 포함할 수 있다. 인터페이스 구조체는 제1 접촉 패드와 제2 접촉 패드 사이에 전도성 인터페이스 특징부를 포함할 수 있다. 제1 접촉 패드와 제2 접촉 패드 사이에 유전성 인터페이스 특징부가 제공될 수 있다.
일부 실시예에서, 제1 접촉 패드와 제2 접촉 패드 사이에 제2 전도성 인터페이스 특징부가 배치될 수 있고, 전도성 인터페이스 특징부는 제1 접촉 패드 상에 침착될 수 있고, 제2 전도성 인터페이스 특징부는 제2 접촉 패드 상에 침착될 수 있다. 전도성 인터페이스 특징부는 개재하는 접착제 없이 제2 전도성 인터페이스 특징부에 직접 접합될 수 있다. 제1 접촉 패드와 제2 접촉 패드 사이에 제2 유전성 인터페이스 특징부가 배치될 수 있고, 유전성 인터페이스 특징부는 제1 접촉 패드 상에 침착될 수 있고, 제2 유전성 인터페이스 특징부는 제2 접촉 패드 상에 침착된다. 전도성 인터페이스 특징부 및 제2 전도성 인터페이스 특징부 각각은 기다란 인터페이스 특징부를 포함할 수 있으며, 이때 전도성 인터페이스 특징부는 제2 전도성 인터페이스 특징부에 대해 평행하지 않게 배향된다. 전도성 인터페이스 특징부와 제2 전도성 인터페이스 특징부 사이의 중첩 접촉 영역은 저항성 접촉 영역을 한정할 수 있고, 유전성 인터페이스 특징부에 노출된 제1 접촉 패드의 영역은 용량성 영역을 한정할 수 있고, 용량성 영역은 저항성 접촉 영역보다 더 크다. 용량성 영역 대 저항성 접촉 영역의 비는 50:1 이상일 수 있다.
다른 실시예에서, 적층되고 전기적으로 상호접속된 구조체의 형성 방법이 개시된다. 본 방법은 제1 접촉 패드를 포함하는 제1 요소를 제공하는 단계를 포함할 수 있다. 본 방법은 제2 접촉 패드를 포함하는 제2 요소를 제공하는 단계를 포함할 수 있다. 본 방법은 제1 요소를 제2 요소에 접합하여 수동 등화 회로를 포함하는 인터페이스 구조체를 한정하는 단계를 포함할 수 있다. 수동 등화 회로는 제1 접촉 패드와 제2 접촉 패드 사이의 저항기 및 제1 접촉 패드와 제2 접촉 패드 사이의 병렬 커패시터를 포함할 수 있다.
일부 실시예에서, 접합은 개재하는 접착제 없이 제1 요소를 제2 요소에 직접 접합하는 것을 포함한다. 일부 실시예에서, 커패시터는 제1 및 제2 접촉 패드들 및 개재된 유전체에 의해 한정될 수 있다.
다른 실시예에서, 적층되고 전기적으로 상호접속된 구조체가 개시된다. 구조체는 제1 접촉 패드를 포함하는 제1 요소 및 제2 접촉 패드를 포함하는 제2 요소를 포함할 수 있다. 제1 접촉 패드 및 제2 접촉 패드는 인터페이스 구조체에 의해 서로 전기적으로 그리고 기계적으로 접속될 수 있다. 인터페이스 구조체는 인터페이스 구조체 내에 통합된 등가 등화 회로를 포함할 수 있고, 등가 등화 회로는 등가 등화 회로 및 손실성 전송 라인을 포함하는 채널의 주파수 응답을 조정하도록 구성된다.
일부 실시예에서, 등화 회로는, 직류(DC)에서의 신호 크기에 대해 10 ㎓ 미만의 모든 주파수에서 신호의 진폭(A)을 A ± 5 dB의 윈도우 내에서 유지하도록, 구조체의 주파수 응답을 조정하도록 구성될 수 있다. 등화 회로는 제1 접촉 패드와 제2 접촉 패드 사이의 저항기 및 제1 접촉 패드와 제2 접촉 패드 사이의 병렬 커패시터를 포함할 수 있다. 등화 회로는 직렬 저항기-인덕터(RL) 수동 등화기 또는 저항기-인덕터-커패시터(RLC) 수동 등화기를 포함할 수 있다.
다른 실시예에서, 적층되고 전기적으로 상호접속된 구조체가 개시된다. 구조체는 개재하는 접착제 없이 접합 인터페이스를 따라 제1 요소에 직접 접합되는 제1 요소 및 제2 요소를 포함할 수 있다. 하나 이상의 수동 전자 컴포넌트가 접합 인터페이스를 따라 제1 요소와 제2 요소 사이에 일체로 형성될 수 있다.
일부 실시예에서, 하나 이상의 수동 전자 컴포넌트는 제1 요소 상에 형성된 층들에 의해 형성될 수 있다. 하나 이상의 수동 전자 컴포넌트는 제1 및 제2 요소들 상에 형성된 층들의 조합에 의해 형성될 수 있다.
다른 실시예에서, 구조체는 일정 요소 및 적어도 하나의 수동 전자 컴포넌트를 포함할 수 있다. 적어도 하나의 수동 전자 컴포넌트는 직접 접합에 의해 부착되거나 형성될 수 있다. 일부 실시예에서, 구조체는 제2 요소를 포함할 수 있다. 적어도 하나의 수동 전자 컴포넌트는 접착제 층 없이 일정 요소와 제2 요소 사이에 개재될 수 있다.
개시된 실시예 및 종래 기술에 대해 달성되는 이점을 요약하는 목적을 위해, 소정 목적 및 이점이 본 명세서에 기술되었다. 물론, 반드시 모든 그러한 목적 또는 이점이 임의의 특정 실시예에 따라 달성될 수 있는 것은 아니라는 것이 이해되어야 한다. 따라서, 예를 들어, 당업자는 개시된 구현예가, 반드시 본 명세서에 교시되거나 제안될 수 있는 바와 같은 다른 목적 또는 이점을 달성하지는 않고서, 본 명세서에 교시되거나 제안되는 바와 같은 하나의 이점 또는 이점들의 군을 달성하거나 최적화하는 방식으로 실시되거나 수행될 수 있는 것을 인식할 것이다.
이들 실시예 모두는 본 개시 내용의 범주 내에 있는 것으로 의도된다. 이들 및 다른 실시예는 첨부된 도면을 참조하는 실시예의 하기의 상세한 설명으로부터 당업자에게 용이하게 명백해질 것이며, 청구범위는 개시된 임의의 특정 실시예(들)로 제한되지 않는다. 이러한 소정 실시예 및 예가 본 명세서에 개시되었지만, 개시된 구현예는 구체적으로 개시된 실시예를 넘어 다른 대안적인 실시예 및/또는 그의 사용과 명백한 변경 및 등가물로 확장되는 것이 당업자에 의해 이해될 것이다. 또한, 수개의 변형이 상세히 도시되고 기술되었지만, 다른 변경이 본 개시 내용에 기초하여 당업자에게 용이하게 명백할 것이다. 또한, 실시예의 특정 특징 및 태양의 다양한 조합 또는 하위-조합이 이루어지고 여전히 범주 내에 속할 수 있는 것으로 고려된다. 개시된 실시예의 다양한 특징 및 태양이 개시된 구현예의 다양한 형태를 형성하기 위해 서로 조합되거나 대체될 수 있는 것이 이해되어야 한다. 따라서, 본 명세서에 개시된 발명 요지의 범주는 전술된 특정한 개시된 실시예로 제한되어야 하는 것이 아니라, 하기의 청구범위의 완전한 이해에 의해서만 결정되어야 하는 것으로 의도된다.

Claims (40)

  1. 적층되고 전기적으로 상호접속된 구조체로서,
    제1 접촉 패드를 포함하는 제1 요소; 및
    제2 접촉 패드를 포함하는 제2 요소를 포함하고,
    상기 제1 요소 및 상기 제2 요소는 개재하는 접착제 없이 서로 직접 접합되고,
    상기 제1 접촉 패드 및 상기 제2 접촉 패드는 인터페이스 구조체에 의해 서로 전기적으로 그리고 기계적으로 접속되며,
    상기 인터페이스 구조체는 상기 제1 접촉 패드의 하부 표면 및 상기 제2 접촉 패드의 상부 표면 사이에 배치되고,
    상기 인터페이스 구조체는 상기 제1 접촉 패드와 상기 제2 접촉 패드 사이의 저항성 전기 경로 및 상기 제1 접촉 패드와 상기 제2 접촉 패드 사이의 용량성 전기 경로를 포함하는 수동 등화 회로(passive equalization circuit)를 포함하고,
    상기 용량성 전기 경로는 상기 제1 접촉 패드와 상기 제2 접촉 패드 사이의 유전성 특징부를 포함하고, 상기 저항성 전기 경로는 상기 유전성 특징부에 적어도 부분적으로 내장되는, 구조체.
  2. 제1항에 있어서, 상기 저항성 전기 경로는 상기 제1 접촉 패드와 상기 제2 접촉 패드 사이의 제1 전도성 인터페이스 특징부를 포함하고, 상기 용량성 전기 경로의 상기 유전성 특징부는 상기 제1 접촉 패드와 상기 제2 접촉 패드 사이의 제1 유전성 간극을 포함하는, 구조체.
  3. 제2항에 있어서, 상기 제1 유전성 간극은 상기 제1 전도성 인터페이스 특징부 주위에 배치되는, 구조체.
  4. 제2항에 있어서, 상기 제1 전도성 인터페이스 특징부는 기다란 인터페이스 특징부를 포함하고, 상기 기다란 인터페이스 특징부의 길이는 상기 기다란 인터페이스 특징부의 폭보다 더 큰, 구조체.
  5. 제4항에 있어서, 상기 수동 등화 회로는 상기 제1 접촉 패드와 상기 제2 접촉 패드 사이의 제2 전도성 인터페이스 특징부를 포함하고, 상기 제2 전도성 인터페이스 특징부는 상기 제1 전도성 인터페이스 특징부에 대해 교차 배향으로 배치된 기다란 제2 인터페이스 특징부를 포함하는, 구조체.
  6. 제5항에 있어서, 상기 제1 전도성 인터페이스 특징부는 개재하는 접착제 없이 상기 제2 전도성 인터페이스 특징부에 직접 접합되는, 구조체.
  7. 제2항에 있어서, 상기 용량성 전기 경로는 상기 제1 전도성 인터페이스 특징부와 상기 제2 접촉 패드 사이의 제2 유전성 간극을 추가로 포함하는, 구조체.
  8. 제2항에 있어서, 상기 저항성 전기 경로는 상기 제1 전도성 인터페이스 특징부의 적어도 일부분 상에 접촉 영역을 한정하고, 상기 용량성 전기 경로는 상기 제1 접촉 패드와 상기 제2 접촉 패드의 중첩 부분들 사이의 용량성 영역을 한정하고, 상기 용량성 영역은 상기 접촉 영역보다 더 큰, 구조체.
  9. 제8항에 있어서, 상기 용량성 영역 대 상기 접촉 영역의 비는 50:1 이상인, 구조체.
  10. 제9항에 있어서, 상기 비는 150:1 내지 50,000:1의 범위인, 구조체.
  11. 제2항에 있어서, 상기 제1 유전성 간극은 산화규소를 포함하는, 구조체.
  12. 제2항에 있어서, 제1 유전성 간극은 2 내지 9 범위의 유전 상수를 갖는, 구조체.
  13. 제2항에 있어서, 상기 제1 전도성 인터페이스 특징부는 금속 질화물 배리어(barrier) 재료를 포함하는, 구조체.
  14. 제1항에 있어서, 상기 제1 요소는 집적 디바이스 다이(integrated device die)를 포함하고, 상기 제2 요소는 인터포저(interposer)를 포함하는, 구조체.
  15. 제14항에 있어서, 상기 집적 디바이스 다이는 하나 이상의 통신 다이, 하나 이상의 메모리 다이, 또는 하나 이상의 프로세서 다이를 포함하는, 구조체.
  16. 제1항에 있어서, 상기 제1 접촉 패드의 주 치수(major dimension)는 30 마이크로미터 내지 120 마이크로미터의 범위인, 구조체.
  17. 제1항에 있어서, 상기 저항성 전기 경로는 5 옴 내지 70 옴 범위의 유효 저항을 갖는, 구조체.
  18. 제1항에 있어서, 상기 용량성 전기 경로는 0.2 pF 내지 50 pF 범위의 유효 커패시턴스를 갖는, 구조체.
  19. 제1항에 있어서, 상기 인터페이스 구조체는 상기 인터페이스 구조체 내에 통합된 등가 등화 회로를 포함하고, 상기 등가 등화 회로는 상기 등가 등화 회로 및 손실성 전송 라인을 포함하는 채널의 주파수 응답을 조정하도록 구성되는, 구조체.
  20. 적층되고 전기적으로 상호접속된 구조체의 형성 방법으로서,
    제1 접촉 패드를 포함하는 제1 요소를 제공하는 단계;
    제2 접촉 패드를 포함하는 제2 요소를 제공하는 단계; 및
    수동 등화 회로를 포함하는 인터페이스 구조체를 한정하도록 개재하는 접착제 없이 접합 인터페이스를 따라 상기 제1 요소를 상기 제2 요소에 직접 접합시키는 단계를 포함하고,
    상기 수동 등화 회로는 상기 제1 접촉 패드와 상기 제2 접촉 패드 사이의 저항성 전기 경로 및 상기 제1 접촉 패드와 상기 제2 접촉 패드 사이의 용량성 전기 경로를 포함하며,
    상기 용량성 전기 경로는 상기 제1 접촉 패드와 상기 제2 접촉 패드 사이의 유전성 특징부를 포함하고, 상기 저항성 전기 경로는 상기 유전성 특징부에 적어도 부분적으로 내장되는, 형성 방법.
  21. 제20항에 있어서, 상기 접합시키는 단계는 개재하는 접착제 없이 상기 제1 요소를 상기 제2 요소에 직접 접합시키는 단계를 포함하는, 형성 방법.
  22. 제20항에 있어서, 상기 용량성 전기 경로는 상기 제1 접촉 패드 및 제2 접촉 패드와 개재하는 유전체에 의해 한정되는, 형성 방법.
  23. 적층되고 전기적으로 상호접속된 구조체로서,
    제1 요소; 및
    개재하는 접착제 없이 접합 인터페이스를 따라 상기 제1 요소에 직접 접합되는 제2 요소를 포함하고,
    하나 이상의 수동 전자 컴포넌트들이 상기 접합 인터페이스를 따라 상기 제1 요소의 하부 표면과 상기 제2 요소의 상부 표면 사이에 일체로 형성되며,
    상기 하나 이상의 수동 전자 컴포넌트들은 상기 제1 요소 및 상기 제2 요소 사이의 접합 인터페이스를 가로질러 연장되는, 구조체.
  24. 제23항에 있어서, 상기 하나 이상의 수동 전자 컴포넌트들은 상기 제1 요소 상에 형성된 층들에 의해 형성되는, 구조체.
  25. 제23항에 있어서, 상기 하나 이상의 수동 전자 컴포넌트들은 상기 제1 요소 및 제2 요소 상에 형성된 층들의 조합에 의해 형성되는, 구조체.
  26. 제23항에 있어서, 상기 하나 이상의 수동 전자 컴포넌트들은 용량성 전기 경로와 평행한 저항성 전기 경로를 포함하는, 구조체.
  27. 제26항에 있어서, 상기 제1 요소는 제1 접촉 패드를 포함하고, 상기 제2 요소는 제2 접촉 패드를 포함하며,
    상기 용량성 전기 경로는 상기 제1 접촉 패드 및 상기 제2 접촉 패드 사이의 유전성 특징부를 포함하며, 상기 저항성 전기 경로는 상기 유전성 특징부에 적어도 부분적으로 내장되는, 구조체.
  28. 제27항에 있어서, 상기 저항성 전기 경로는 상기 제1 접촉 패드 및 상기 제2 접촉 패드 사이의 전도성 인터페이스 특징부를 포함하는, 구조체.
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