TWI712145B - 界面結構和形成其之方法 - Google Patents

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conductive
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少武 黃
賈維爾 迪拉克魯茲
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美商英帆薩斯邦德科技有限公司
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Abstract

本發明公開了一種經堆疊且電互連的結構。所述堆疊結構可以包括含有第一接觸襯墊的第一元件和含有第二接觸襯墊的第二元件。所述第一接觸襯墊和所述第二接觸襯墊可以藉由界面結構彼此電連接和機械連接。界面結構可以包括被動均衡電路，其包括在所述第一接觸襯墊和所述第二接觸襯墊之間的電阻電路徑，以及在所述第一接觸襯墊和所述第二接觸襯墊之間的電容電路徑。所述電阻電路徑和所述電容電路徑形成等效的並聯電阻-電容(RC)均衡電路。

Description

界面結構和形成其之方法
該領域相關於經堆疊和電互連的結構及其形成方法。特別地，該領域相關於與界面結構連接的元件(例如半導體晶粒)，其中該界面結構定義一個或多個被動電子部件，諸如均衡電路。
被動電子部件在系統板級、封裝級及/或裝置晶片級可能是重要的。在各種系統中，被動部件可用於實現較大電子系統的信號及/或電力完整性。例如，各種電子系統可能經歷頻率相關的信號損失，例如當信號從一個部件傳送到另一個部件時。例如，各種高速信號裝置(例如高帶寬記憶體裝置)可以利用中介物在記憶體晶粒(或記憶體晶粒的堆疊)和一個或多個相應的處理器晶粒之間傳送信號。根據操作速度和通道長度，沿著每個通道的信號可能由於與頻率相關的損失而衰減或以至少部分地基於信號行進的距離及/或用於電連接記憶體晶粒和處理器晶粒的材料的其他方式失去信號完整性。
因此，對改善將諸如被動部件的電氣部件結合到電子系統或封裝中仍然有著持續的需要。
本文公開的各種實施例涉及透過直接接合而不使用中間黏 合劑將一個或多個電子部件(特別是被動部件)併入於元件(例如半導體元件)上。例如，在一些實施例中，兩個半導體元件可以被圖案化為具有導電和非導電特徵，使得當兩個半導體元件結合在一起時(例如，透過直接接合)，相應的圖案配合以在經接合的半導體元件之間定義一個或多個被動部件。因此，有利的是，本文公開的實施例可將電子部件，特別是被動部件(例如電阻器、電容器、電感器或其組合)整合到兩個半導體元件之間的經接合界面結構中。雖然提供了用於接合半導體元件的示例，但是本領域技術人員將理解，本文教導的原理和優點可應用於可以包括或可以不包括半導體材料的其它電子電路或裝置元件的接合。由於被動部件不需要單獨設置在裝置晶粒上或封裝基板上，因此將被動部件整合到界面區域中可以有利地實現更小的裝置及/或封裝。相反地，被動部件可以與沿著經接合界面所形成的機械及/或電接點整合。
在一些實施例中，如本文所解釋的，要被接合的兩個元件中的每一個可以用對應的圖案定義，並且被動部件可以沿著兩個元件的經接合界面來定義。在一些實施例中，被動部件可以被定義於形成在其中一個元件上的層中，並且所述一個元件可以以任何合適的方式例如透過直接接合或與黏合劑接合到另一個元件。在其他實施例中，被動部件可以部分地由形成在一個元件上的層定義並且部分地定義於形成在另一元件上的層中，該些層可以彼此接合(例如，直接接合或透過黏合劑接合)。
例如，本文公開的各種實施例涉及一種被動部件，其包括被動均衡器，其可以由電連接兩個元件的相應接觸襯墊的界面結構來定義。在各種高速信號裝置中，當透過有損耗的通道傳送信號時，信號完整性可 能明顯降低。例如，在高帶寬記憶體(HBM)裝置中，多個並行信號可以透過中介物從多個記憶體晶粒的堆疊沿著多個通道傳送到一個或多個相應的處理器。有損耗導電通路的長度、為元件和導體選擇的材料及/或來自其他附近信號通路的干擾可能會降低沿著通道傳輸的信號的完整性。
在一些系統中，可以使用主動均衡器來維持整合設備系統中的信號完整性。這種主動均衡器可以包括處理電子裝置，其被主動地供電以便補償頻率相關的信號損失。然而，由於增加的功率需求，為主動均衡器供電可能是不期望的。此外，主動均衡器可能利用了會不期望地增加系統的複雜性及/或成本的複雜部件。在其他系統中，分立被動均衡器可以安裝到電路板或封裝，以補償信號損耗。然而，板安裝型或封裝安裝型的被動均衡器的相對較大的尺寸使得以系統級或封裝級併入常規被動均衡器具有挑戰性，特別是對於具有數千個需要數千個均衡器的信號鏈路的諸如HBM之高度並行界面。此外，使用分立的板安裝型或封裝安裝型的均衡器可能會佔用另外用於其他功能之裝置級或封裝級空間。
本文公開的各種實施例可以有利地將均衡器併入到兩個經連接的元件(例如積體電路(IC)晶粒或中介物)之間的電性界面中。例如，在一些實施例中，均衡電路可以與兩個經連接的元件之間(例如在至少兩個堆疊和電互連的半導體元件之間)的機械和電性界面整合地形成。均衡電路可以被配置為調整經堆疊和電互連的結構的頻率響應。在一些實施例中，經堆疊和電互連的結構可以包括第一元件，其包括第一接觸襯墊和包括第二接觸襯墊的第二元件。第一接觸襯墊和第二接觸襯墊可以透過界面結構彼此電連接和機械連接。界面結構可以設置在第一和第二接觸襯 墊之間。在一些實施例中，界面結構可以包括第一和第二接觸襯墊(例如，接觸襯墊可以充當電容路徑中的端子)。界面結構可以包括被動均衡電路，其包括在第一接觸襯墊和第二接觸襯墊之間的電阻電路徑，以及在第一接觸襯墊和第二接觸襯墊之間的電容電路徑。例如，在一些實施例中，界面結構可以包括第一接觸襯墊和第二接觸襯墊之間的第一導電界面，以及第一接觸襯墊和第二接觸襯墊之間的第二介電界面。有益地，被動均衡電路的電容電路徑和電阻電路徑可以並行方式整合到兩個元件之間的電性界面中，這可以釋放封裝基板、中介物或系統板上的空間，這空間對傳統的被動或主動均衡器來說會使用。對於元件之間的電容電路徑，接觸襯墊可以用作電容器的電極或端子，有中間介電質介於其間。
1‧‧‧裝置
2‧‧‧中介物
3‧‧‧第一裝置晶粒/裝置晶粒/第一晶粒
4‧‧‧第二裝置晶粒/裝置晶粒/第二晶粒
5‧‧‧通道
6‧‧‧接觸襯墊
6A‧‧‧第一接觸襯墊/接觸襯墊
6B‧‧‧第二接觸襯墊/接觸襯墊
6C‧‧‧第三接觸襯墊/接觸襯墊
6D‧‧‧第四接觸襯墊/接觸襯墊
7‧‧‧結構/堆疊結構
8‧‧‧接合表面
9‧‧‧接合表面
10‧‧‧界面結構
11‧‧‧非導電場區域/非導電區域/場區域
12‧‧‧導電界面特徵
12A‧‧‧第一導電界面特徵/導電界面特徵特徵
12B‧‧‧第二導電界面特徵/導電界面特徵/特徵
13‧‧‧直接接合/接合
14‧‧‧介電界面特徵
14A‧‧‧第一介電界面特徵/介電界面特徵/特徵
14B‧‧‧第二介電界面特徵/介電界面特徵/特徵
14C‧‧‧第三介電界面特徵/第三特徵
14D‧‧‧第四介電界面特徵/第四特徵
15‧‧‧被動均衡器/均衡器
21‧‧‧接地引腳
22‧‧‧信號引腳
23‧‧‧電源引腳
24‧‧‧間隙
50‧‧‧區域
80‧‧‧電子系統/系統
82‧‧‧裝置封裝/封裝
90‧‧‧方法
91‧‧‧方塊
92‧‧‧方塊
93‧‧‧方塊
圖1A是根據各種實施例的包括經堆疊和電互連的結構之裝置的示意性側視圖。
圖1B是示出使用被動均衡器來補償有損耗通道的示意圖。
圖1C是根據各種實施例將一個或多個裝置與經堆疊和電互連的結構合併之電子系統的示意圖。
圖2A是具有在不同半導體元件的兩個接觸襯墊之間的界面結構之堆疊結構的一部分的示意性透視圖，其中該界面結構電性和機械地連接該兩個半導體元件。
圖2B是圖2A所示的界面結構的示意性側面截面圖。
圖2C是圖2A-2B的經堆疊的互連結構的電性模型的示意圖。
圖3A是根據各種不同實施例的經堆疊和電互連的結構之一部分的示意性透視圖，其該結構具有在不同半導體元件的兩個接觸襯墊之間的界面結構，其中該界面結構電連接和機械連接該兩個半導體元件。
圖3B是圖3A所示的界面結構的示意性側面截面圖。
圖3C是圖3A-3B的界面結構的電性模型的示意圖。
圖3D是具有與第一接觸襯墊耦合的第一導電界面特徵之第一接觸襯墊的示意性平面圖。
圖3E是第一導電界面特徵和與第二接觸襯墊耦合的第二導電界面特徵之間的連接的示意性透視圖。
圖4A是示出包括與圖2A-2C的佈置相關聯的結構和有損耗傳輸線之不均衡通道的頻率響應的圖。
圖4B是示出包括與圖3A-3E的實施例相關聯的均衡裝置和與用於圖4A的有損耗傳輸線路相同的有損耗傳輸線路之均衡通道的頻率響應的圖。
圖4C是沿著包括圖2A-2C所示的結構和有損耗傳輸線的不均衡通道的發送信號之眼圖(eye diagram)的電腦模擬結果。
圖4D是沿著包括圖3A-3E所示的裝置和與用於圖4C的有損耗傳輸線相同的有損耗傳輸線的均衡通道的發送信號之眼圖的電腦模擬結果。
圖5是根據一些實施例示出了與半導體元件相關聯的接觸襯墊的一種佈置之裝置的一部分的平面圖。
圖6A-6D示出了用於各種具有不同面積的接觸襯墊的經堆 疊和電互連的結構之眼圖的曲線圖。
圖7是根據各種實施例的經堆疊和電互連的結構的一部分的側面橫截面圖。
圖8A-8D示出了具有不同有效介電常數的各種經堆疊和電互連的結構之眼圖的曲線圖。
圖9是示出根據各種實施例的用於形成經堆疊和電互連的結構之方法的流程圖。
圖10A是具有電性和機械地連接兩個半導體元件的界面結構之經堆疊的結構的一部分的示意性透視圖，為了易於說明省略了其餘半導體元件(包括可以類似配置的其他接觸襯墊)。
圖10B是圖10A所示的界面結構的示意性側面截面圖。
圖10C是圖10A-10B的界面結構的電性模型的示意圖。
圖11A是具有電性和機械地連接兩個半導體元件的界面結構之經堆疊的結構的一部分的示意性透視圖，為了易於說明省略了其餘半導體元件(包括可以類似配置的其它接觸襯墊)。
圖11B是圖11A所示的界面結構的示意性側面截面圖。
圖11C是圖11A-11B的界面結構的電性模型的示意圖。
圖1A是根據各種實施例的包括經堆疊和電互連的結構7(此處也稱為堆疊結構)之裝置1的示意性側視圖。如圖1A所示，裝置1可以包括中介物2(例如，第一半導體元件)，並且第一裝置晶粒3(例如，第二半導體元件)和第二裝置晶粒4(例如，第三半導體元件)可以放置於中 介物2。在圖1A的實施例中，第一裝置晶粒3包括一個或多個記憶體晶粒的堆疊，並且第二裝置晶粒4包括一個或多個相應的處理器晶粒。在一些實施例中，第一裝置晶粒3可以包括通訊晶粒。中介物2可以包括內部定義有導電跡線的載體(例如矽基板)，以在裝置晶粒3、4和中介物2之間路由信號。雖然第一和第二裝置晶粒3、4被示出為安裝到中介物2，應當理解的是，任何其它合適類型的半導體元件可以作為第一和第二晶粒3、4及/或中介物2使用。例如，在一些實施例中，中介物2可以是另一個整合裝置晶粒(例如記憶體晶粒或處理器晶粒)。
如圖1A所示，中介物2可以包括一個或多個通道5，其包括在第一晶粒3和第二晶粒4之間的一個或多個相應的信號路徑。第一晶粒3可以藉由機械地和電性連接第一晶粒3和中介物2的相應的接觸襯墊6之界面結構10而機械地和電性連接到中介物2。例如，第一晶粒3可以包括第一接觸襯墊6A，並且中介物2可以包括第二接觸襯墊6B。接觸襯墊6A、6B可以一般地形成在晶粒的主動表面上或者可以是直通矽晶穿孔(TSV)結構的一部分。在各種實施例中，接觸襯墊6A、6B可被非導電場區域11圍繞。界面結構10可以在相應的接觸襯墊6A、6B之間提供電信通訊。類似地，第二晶粒4可以包括第三接觸襯墊6C，並且中介物2可以包括第四接觸襯墊6D。另一個界面結構10可以在相應的接觸襯墊6C、6D之間提供電信通訊。一個或多個通道5可以在第一晶粒3的第一接觸襯墊6A和第二晶粒4的第三接觸襯墊6C之間佈線，以藉由中介物2在第一和第二晶粒3、4之間提供通訊。儘管在圖1A中僅示出了一個通道5，但是應當理解的是，可以在定義於第一晶粒3、中介物2和第二晶粒4中的對應的多個 接觸襯墊6之間設置多個通道5。
如上所述，一個或多個通道5可能基於例如通道5的長度、半導體元件中使用的材料及/或其他可能引起電氣干擾的附近電信號線而經歷信號完整性的損耗。圖1B是示出使用被動均衡器來補償有損耗通道5的示意圖。如圖1B所示，可以用轉換函數F L (f)來建立有損耗通道的模型，其繪製在圖A中。理想的被動均衡器可以用轉換函數F pe (f)建立模型，其繪製在圖表B中。補償通道的轉換函數F T (f)可以基於F L (f)與F pe (f)的相乘來建立模型。圖C示出了F T (f)的曲線。如圖1B所示，系統的增益在較高的頻率下可能會顯著降低，從而導致有損耗電子通道。結合均衡器可有利地降低信號損耗的程度，如圖C所示。如本文所解釋的，所公開的實施例可以有益地將被動均衡器併入直接電連接兩個經堆疊的半導體元件的電性界面中。
圖1C是根據各種實施例將一個或多個裝置1與經堆疊和電互連的結構結合之電子系統80的示意圖。系統80可以包括任何合適類型的電子裝置，諸如可移動電子裝置(例如，智慧電話、平板電腦裝置、膝上型電腦等)、桌上型電腦、汽車或其組件、立體聲系統、醫療裝置、相機或任何其他合適類型的系統。在一些實施例中，電子系統80可以包括微處理器、圖像處理器、電子記錄裝置或數位記憶體。系統80可以包括例如藉由一個或多個主板而機械和電連接到系統80的一個或多個裝置封裝82。每個封裝82可以包括一個或多個裝置1。圖1C所示的系統80可以包括本文所示和所述的任何堆疊結構7。
圖2A是具有界面結構10的堆疊結構7的一部分的示意性 透視圖，該界面結構10電性和機械地連接兩個半導體元件，為了便於說明，省略了其餘的半導體元件(包括可以類似配置的其它接觸襯墊)。圖2B是圖2A所示的界面結構10的示意性側面截面圖。圖2C是圖2A-2B的界面結構10的電性模型的示意圖。儘管為了便於說明，並未在圖2A-2B中示出，但是應當理解的是，接觸襯墊6A、6B可以暴露在相關聯的半導體元件的外表面處，諸如第一晶粒2、第二晶粒3及/或中介物2中任一個。本文所示的界面結構10可以定義兩個半導體元件之間的一個或多個被動部件。在所示實施例中，如本文所解釋的，被動部件可以包括被動均衡電路。然而，在其他實施例中，被動部件可以包括任何其它合適類型的被動電子部件，例如電阻器、電容器、電感器及其任何合適的組合。此外，儘管結合半導體元件和裝置晶粒來描述圖2A-2C的實施例，但是應當理解的是，其它類型的元件(例如，光學元件、電子元件或可以包括或不包括半導體材料的其它元件)可以與公開的實施例結合使用。在各種實施例中，一個元件可以包括半導體元件，另一個元件可以包括不同類型的元件，例如光學元件或裝置。
圖2A-2B所示的界面結構10包括在第一接觸襯墊6A和第二接觸襯墊6B之間的導電連接。例如，如圖2B所示，接觸襯墊6A可以直接電連接到接觸襯墊6B，以在接觸襯墊6A、6B之間僅提供導電互連。如圖2C所示，互連結構10因此可以被電氣地模擬為電阻R。對於具有非常低電阻的接觸襯墊6A、6B，電阻可以近似為零。在其他佈置中，接觸襯墊6A、6B之間的電阻可以大於零。事實上，直接連接可以是接觸襯墊6A、6B之間的直接接合而無需介入黏合元件或者存在中間導電特徵(例如焊料)。
例如，在一些佈置中，接觸襯墊6A、6B可以包括金屬或金屬合金，例如銅、鋁等。接觸襯墊6A、6B可以在各種實施例中具有主要尺寸d(例如，寬度)，其在5微米至150微米的範圍內、在10微米至150微米的範圍內、在25微米至150微米的範圍內、在25微米至120微米的範圍內、在30微米至120微米的範圍內、在30微米至100微米的範圍內、在40微米至100微米的範圍內、在50微米至100微米的範圍內、在50微米至90微米的範圍內或在50微米至80微米的範圍內。接觸襯墊6A、6B可以是如圖2A所示的多邊形(例如，矩形或正方形)、圓形(例如，圓形、橢圓形等)或任何其它合適的形狀。雖然圖2A所示的主要尺寸d被認為是圖2A所示的矩形接觸襯墊的主要尺寸，但對於其他多邊形形狀來說，主要尺寸可被定義為多邊形形狀的最長邊。對於圓形形狀來說，主要尺寸可以被定義為圓形形狀的主軸(例如，橢圓的長軸或圓的直徑)。
相關聯的半導體元件的接觸襯墊6A、6B可以以各種方式直接電連接。在所示實施例中，並且實際上對於本文公開的每個實施例，界面結構10的直接電連接可以藉由接觸襯墊6A、6B之間無需中間黏合劑的直接接合來定義，而不限於此。在一些實施例中，接觸襯墊6A、6B可以被各個半導體元件(例如，晶粒3、4及/或中介物2)的非導電場區域11圍繞(參見圖1A)。為了實現直接接合，在一些實施例中，接觸襯墊6A、6B和非導電場區11的各自的接合表面8、9可以被製備以用於接合。可以將接觸襯墊6A、6B(和非導電場區域11)的接合表面8、9拋光到非常高度的平滑度(例如，小於20nm的表面粗糙度，或更特別地小於5nm的表面粗糙度)。在一些實施例中，待結合的表面可以在結合之前以合適的物質結尾 (terminate)且被活化。例如，在一些實施例中，待接合的非導電表面(例如，場區域11)可以非常輕微蝕刻以用於活化且暴露於含氮溶液並以含氮物質結尾。作為一個示例，待結合的表面(例如，場區域11)可以在非常輕微的蝕刻及/或含氮電漿(具有或不具有單獨的蝕刻)之後暴露於氨浸漬。
在一些實施例中，接觸襯墊6A、6B可以與相應的半導體元件的外表面(例如，場區域11)齊平。在其他實施例中，接觸襯墊6A、6B可以在相應半導體元件的外表面(例如，場區域11)上方延伸。在其它實施例中，接觸襯墊6A、6B相對於相應的半導體元件的外表面(例如，場區域11)凹陷。
一旦製備了相應的表面，就可以使一個半導體元件的非導電場區域11與另一個半導體元件的相應非導電區域11接觸。經活化的表面相互作用可以使得一個半導體元件的非導電區域11與另一個半導體元件的相應非導電區域11直接接合，而不需要中間黏合劑、不需施加外部壓力、不需施加電壓並且在室溫下。在各種實施例中，非導電區域11的結合力可以包括大於凡得瓦力鍵的共價鍵並且在接觸襯墊6A、6B之間施加顯著的力。不管接觸襯墊是否與非導電區域齊平、凹陷或突出，非導電區域11的直接接合可以促進接觸襯墊6A、6B之間的直接金屬對金屬接合。在各種實施例中，可以在接合之後加熱半導體元件，以加強非導電區域11之間、導電區域(例如，接觸襯墊6A、6B)之間及/或相對的導電區域和非導電區域之間的結合，以導致半導體元件彼此結合，進而形成直接的電氣和機械連接。
與所公開的實施例中的每一個結合使用的直接黏合製程的其它細節可以在美國專利第7126212號、第8153505號、第7622324號、第 7602070號、第8163373號、第8389378號和第8735219號，以及美國專利申請第14/835379號、第62/278354號、第62/303930號和第15/137930號，其各自的內容透過引用整體併入本文且用於所有目的。
然而，在其他實施例中，半導體元件(例如，第一晶粒3和中介物2)可以使用導電黏合劑直接電連接。例如，在這樣的其他實施例中，接觸襯墊6A、6B可以使用導電環氧樹脂、焊料或任何其它合適的導電黏合劑連接在一起。不同於在沒有中間黏合劑的情況下採用直接接合的實施例，在其它實施例中，導電路徑(以圖2C的電阻器作為模型)可以由接觸襯墊6A、6B和中間導電黏合劑定義。
圖2A-2C的界面結構10可以是相對有損耗的，使得信號完整性在各種工作頻率下降低。不受理論限制，僅使用導電的低電阻電路徑可能導致頻率相關的信號損耗，從而對系統的整體性能產生負面影響。
為了解決上述損耗通道，本文公開的各種實施例可以將被動均衡器結合到連接兩個半導體元件的界面結構中。如本文所解釋的，經整合的被動均衡器可以包括與電容電路徑並聯的電阻電路徑，其可以有利地減輕信號衰減並提高系統的性能。
圖3A-3E示出了經堆疊和電互連的結構7的一部分的一個實施例，其包括定義在兩個接合的半導體元件之間的被動電子部件。在圖3A-3E中，被動部件包括經整合的被動均衡器。圖3A是根據各種實施例的具有界面結構10的堆疊結構7的部分的示意性透視圖，該界面結構10電性和機械地連接兩個半導體元件(圖3A中未示出)。圖3B是圖3A所示的界面結構10的示意性側面截面圖。圖3C是圖3A-3B的界面結構10的電氣模 型的示意圖。除非另有說明，圖3A-3E中的元件符號代表與圖2A-2C相同、類似或相似的部件。與圖2A一樣，為了便於說明，已經從圖3A和3D-3E省略了其餘的半導體元件(諸如晶粒3、4和中介物2)。圖3B中示出了半導體元件，例如，作為第一晶粒3和中介物2。此外，儘管結合半導體元件的實施例描述於圖3A-3E，但是應當理解的是，其他類型的元件(例如，光學元件、電子元件或可包括或不包括半導體材料的其它元件)可以與所公開的實施例結合使用。
如圖2A-2C所示，圖3A-3E的實施例包括與第二接觸襯墊6B直接電連接和機械連接的第一接觸襯墊6A。如上所述，接觸襯墊6A、6B可以暴露在諸如第一晶粒2、第二晶粒3及/或中介物2中的任一個的相關聯的半導體元件的外表面處。此外，接觸襯墊6A、6B可以包括金屬或金屬合金，例如銅、鋁等，並且可以包括表面層，例如阻擋層(例如，金屬氮化物阻障材料，諸如氮化鈦阻障材料)。接觸襯墊6A、6B可以在各種實施例中具有主要尺寸d(例如，寬度)，其在5微米至150微米範圍內、在10微米至150微米範圍內、在25微米至150微米的範圍內、在範圍為25微米至120微米內、在範圍為30微米至120微米內、在範圍為30微米至100微米內、在範圍為40微米至100微米內、在範圍為50微米至100微米內、在範圍為50微米至90微米內或在50微米至80微米的範圍內。接觸襯墊6A、6B可以是如圖3A所示的多邊形(例如，矩形或正方形)、圓形(例如圓形，橢圓形等)或任何其它合適的形狀。
然而，與圖2A-2C所示的佈置不同，在圖3A-3E中，堆疊結構7可以包括整合到界面結構10中的被動均衡器15。有利地，將被動均 衡器15整合到界面結構10可以減小裝置1的尺寸，因為板及/或封裝空間可以用於其他功能及/或裝置。如圖3C所示，被動均衡器15可以具有與電容器C並聯的電阻器R的RC電路建立模型。均衡器15可以改善裝置1的與頻率相關的性能，同時減小裝置1的總體尺寸。在其它實施例中，被動均衡器15可以包括其它非RC類型的被動均衡器，例如串聯電阻器-電感器(RL)被動均衡器或電阻器-電感器-電容器(RLC)均衡器。
如圖3B所示，被動均衡器15(整合到界面結構10中)可以包括：在第一接觸襯墊6A和第二接觸襯墊6B之間的導電界面特徵12，以及在第一接觸襯墊6A和第二接觸襯墊6B之間的介電界面特徵14。在所示實施例中，導電界面特徵12可以包括：沉積在第一接觸襯墊6A上或以其它方式與第一接觸襯墊6A耦合的第一導電界面特徵12A，以及沉積在第二接觸襯墊6B上或以其他方式與第二接觸襯墊6B耦合的第二導電界面特徵12B。介電界面特徵14可以包括沉積在第一接觸襯墊6A上或以其他方式與第一接觸襯墊6A耦合的第一介電界面特徵14A，以及沉積在第二接觸襯墊6B上或以其他方式與第二接觸襯墊6B耦合的第二介電界面特徵14B。在所示實施例中，第一和第二介電界面特徵14A、14B可設置在相應的第一和第二導電界面特徵12A、12B周圍及/或環繞。
導電和介電界面特徵12、14可以在各種實施例中沉積在相應的接觸襯墊6上，例如透過任何合適的沉積製程(例如原子層沉積、化學氣相沉積、旋塗等)。然而，在其他實施例中，導電和介電界面特徵12、14可以黏附或層壓到接觸襯墊6上。在其它實施例中，第一和第二導電界面特徵12A、12B以及第一和第二介電界面特徵14A、14B可以僅與接觸襯 墊6A、6B中的一個耦合。
導電界面特徵12A、12B可以包括任何合適的導電材料，例如銅或鋁。界面特徵12A、12B的頂表面及/或底表面可以包括具有不可忽略電阻的阻障層。例如，在一些實施例中，導電界面特徵12A、12B的頂表面及/或底表面可以包括金屬氮化物材料，例如氮化鈦、氮化鉭或氮化鉭複合材料。在一些實施例中，附加的金屬(例如附加的銅及/或鋁層)可以沉積在阻障層之上或之下。在其他實施例中，導電界面特徵12A、12B可以包括諸如銅或鋁的金屬，並且可以包括施加在金屬上的一個或多個阻障層(例如，氮化鈦或氮化鉭)。還可以使用其它導電材料。此外，在一些實施例中，每個特徵12A、12B可以由多個導電層定義。有利地，在各種實施例中，具有阻障層的導電界面特徵12A、12B可以具有不可忽略的電阻，以便改善被動均衡器15的性能。例如，在一些實施例中，具有阻障層的導電界面特徵12A、12B可以具有整體或等效電阻(在圖3C中以R效仿)，其電阻在10Ω至200Ω的範圍內、在10Ω至100Ω的範圍內或在20Ω至70Ω的範圍內(例如約50Ω)。用於導電界面特徵12A、12B的材料可以具有導電率，其導電率在1S/m至150S/m的範圍內、在10S/m至100S/m的範圍內、在10S/m至50S/m的範圍內或在10S/m至30S/m的範圍內(例如約20S/m)。界面結構10的電容電路徑(在圖3C中以C效仿)可以具有整體或有效電容，其電容在0.1pF至100pF的範圍內、在0.5pF至20pF範圍的內或在1pF至10pF的範圍內。
介電界面特徵14A、14B可以包括任何合適的電絕緣材料。例如，在一些實施例中，介電界面特徵14A、14B可以包括氧化矽、氮化矽、 原矽酸四乙酯(TEOS)或氧化矽和氮化矽的多層結構。介電界面特徵14A、14B的有效介電常數可以在1至15的範圍內、在1.1至9的範圍內、在1至5的範圍內(例如，氧化矽)、在1.2至9的範圍內、在2至9的範圍內、在3至9的範圍內、在4至6的範圍內、在2至4的範圍內、在7至9的範圍內(例如氮化矽)或超過9。如本文關於圖7的解釋，可以使用多個層來定義每個介電界面特徵14A、14B。此外，如本文關於圖7-8的解釋，在一些實施例中，更高的介電常數可以改善裝置1的信號完整性。可以使用具有高介電常數的高K材料來增加電容以增強均衡器性能。
與圖2A-2B的佈置一樣，在圖3B中，第一導電界面特徵12A和第一介電界面特徵14A的接合表面8可以直接接合到第二導電界面特徵12B和第二介電界面特徵14B的對應的接合表面9，沒有中間黏合劑並且不施加壓力或電壓。如上面結合圖2A-2C的解釋，接合表面8、9可以被拋光或平坦化、活化並以合適的物質結尾。在不施加壓力的情況下，表面8、9可以接觸以形成直接接合13。在一些實施例中，可以加熱元件2、3以加強接合13，例如導電特徵之間的接合。如圖3B所示，兩個半導體元件2、3之間的接合13可以沿在第一和第二介電特徵14A、14B之間的第一面積A C1 延伸、沿在第一導電特徵12A和第二介電特徵14B之間的第二面積A C2 延伸以及沿在第一和第二導電特徵12A、12B之間的第三面積A R 延伸。因此，有利的是，圖3A-3E的實施例可以將導體與導體、非導體與非導體以及導體與非導體直接接合。此外，接合13可以包括共價鍵，其在半導體元件2、3之間產生強的機械和電性互連。
然而，在其他實施例中，第一導電特徵12A和第一介電特 徵14A可以例如通過黏合劑被黏合或者以其它方式結合到第二導電特徵12B和第二介電特徵14B。在這樣的其他實施例中，例如，導電特徵12A、12B可以通過導電黏合劑而黏合，並且介電特徵14A、14B可以通過絕緣黏合劑而黏合。取決於是否期望提供導電或非導電電性界面，導電特徵12A可以用導電或非導電黏合劑黏附到介電特徵14B。
儘管在圖3B中示出了分開的層，但是在其他實施例中，介電和導電特徵14、12可以定義在接觸襯墊6A、6B中的僅一個上，並且介電和導電特徵14、12可以被結合到接觸襯墊6A、6B中的另一個。在其他實施例中，第一接觸襯墊6A、介電特徵14、導電特徵12和第二接觸襯墊6B可以定義在一個半導體元件上，並且該一個半導體元件可以結合到另一個半導體元件。因此，被動部件可以由兩個半導體元件上的層定義，並且因此藉由直接接合而形成，或者可以首先形成在一個基板上並且直接結合到另一個基板。
被動均衡器15可以由在第一接觸襯墊6A和第二接觸襯墊6B之間的電阻電路徑R以及在第一接觸襯墊6A和第二接觸襯墊6B之間的電容電路徑C 1 定義。例如，如圖3B所示，可以透過第一接觸襯墊6A、第一導電界面特徵12A、第二導電界面特徵12B和第二接觸襯墊6A來定義電阻電路徑R。如上所述，可以提供一個或多個附加的阻障層以將等效電阻R調節到期望的範圍。因此，可以透過形成在第一和第二導電界面特徵12A、12B之間的導電接合(無論接合是直接接合還是透過黏合劑)來提供電阻路徑R。
可以透過第一接觸襯墊6A、第一和第二介電界面特徵14A、 14B和第二接觸襯墊6B定義電容電路徑C 1 。因此，電容電路徑C 1 可以作為電容器運作，其中第一和第二接觸襯墊6A、6B是電容器電極，並且中間介電界面特徵14(第一介電間隙)是介電質。電容路徑C 1 的面積A C1 可以由暴露於中間介電質的第一和第二導電界面特徵12A、12B的圖示部分來定義(另見所附的圖3D-3E)。如下面關於圖3D的解釋，面積A C1 可以比圖3B中所示的面積大得多，其僅示出了面積A C1 的一部分以便於說明。
另外，在各種實施例中，可以在第一接觸襯墊6A和第二接觸襯墊6B之間定義第二電容電路徑C 2 。如下所述，在一些實施例中，導電路徑12A、12B可以相對於彼此橫向配置，使得一些介電材料介於接觸襯墊6(例如，接觸襯墊6A或6B中的一個)和相對的導電界面特徵12(例如，界面特徵12A或12B中的另一個)之間。圖3B所示的第二電容電路徑C 2 可以作為電容器運作，其中第一導電界面特徵12A和第二接觸襯墊6B是電容器電極，並且中間非導電介電界面特徵14B(第二介電間隙)是介電質。如下所述，第二電容路徑C 2 的面積A C2 可以由第二接觸襯墊6B和第一導電界面特徵12A的圖示部分來定義(及/或藉由第一接觸襯墊6B的部分和第二導電界面特徵12B的部分來定義)。在圖3B中，面積A C2 似乎大於A C1 ，然而，如圖3D-3E所示，面積A C2 可以顯著小於接觸襯墊6上的A C1 ，因為在圖3B的橫截面中僅示出了接觸襯墊6的一部分。儘管A C1 中的介電間隙可能大於A C2 中的介電間隙，但是由於在各個實施例中該區域中較大的面積，面積A C1 可以顯著地貢獻總體電容。在所示實施例中，導電特徵12A、12B可以具有加法符號形或交叉形輪廓，以便減少不對準，因為由於製造製程限制可能難以重複且一致地對準接觸襯墊。對於沒有未對準的情況，導 電特徵12A和12B可以完全彼此重疊。換句話說，導電特徵12A和12B可以包括兩個圓形或正方形的點，並且可以彼此重疊。在這種情況下，A C2 可能非常低或近似為零，但可以使等效電阻最大化以增強RC均衡器的性能。例如，對於幾乎沒有或沒有偏移的情況，導電特徵12A和12B可以彼此重疊，並且可以包括微小點(例如，具有幾平方微米數量級的直徑)。在各種實施例中，接觸襯墊6A和6B可以大至100um×100um。接觸襯墊6A、6B可以比導電特徵12A和12B大1000至10,000倍。
圖3D是具有與第一接觸襯墊6A耦合的第一導電界面特徵12A的第一接觸襯墊6A的示意性平面圖。圖3E是第一導電界面特徵12A和與第二接觸襯墊6B耦合的第二導電界面特徵12B之間的連接的示意性透視圖。為了便於說明，圖3D-3E省略了介電界面特徵14A、14B，而圖3E省略了接觸襯墊6A、6B。如圖3B和3D-E所示，第一導電界面特徵12A可以包括細長的導電特徵，其中第一導電界面特徵12A的長度L比第一導電界面特徵12A的寬度W長。第二導電界面特徵12B還可以包括細長的導電特徵，如圖3B的橫截面所示。
有利地，細長界面特徵12A、12B可以在接合期間改善相對的特徵12A、12B和接觸襯墊6A、6B的對準。應當理解的是，特徵12A、12B的相對小的尺寸可以使得難以對準和接合緊湊的形狀。利用細長的接觸特徵12A、12B可以提高對準精度，如美國臨時專利申請案第62/269,412號所述，其全部內容通過引用整體併入本文並用於所有目的。如美國臨時專利申請案第62/269,412號所示及/或描述，細長的導電特徵或接觸可以包括相對直的或線性結構、網格結構、圓形結構等。第一元件的細長導電特徵 12A的至少部分可以相對於第二元件的細長導電特徵12B的對應部分非平行或橫向設置，使得至少一部分導電特徵12A、12B重疊以在接合之後形成電阻連接。因此，使用細長的導電界面特徵12A、12B可以提供足夠的電連接，同時增加不對準公差。此外，雖然在此僅示出了單交叉細長特徵，但是應當理解的是，每個接觸襯墊可以包括多個細長特徵(例如，以網格或其他佈置)，使得用於定義電阻路徑的單個接點的接觸區域可以包括多個細長導電特徵的多個重疊區域。
如圖3D-3E所示，第一導電界面特徵12A的總面積(即，圖示特徵的LxW)可以顯著小於接觸襯墊6A的剩餘暴露面積A C 。接觸襯墊6A的暴露面積A C 可以由第一電容面積A C1 和第二電容面積A C2 的總面積來定義。此外，如圖3B和3E所示，面積A R 可以表示由第一和第二導電界面特徵12A、12B之間的界面定義的重疊電阻接觸區域。儘管在圖3D中僅示出了單個界面特徵12A，但是應當理解的是，可以定義多個界面特徵12A(或網格圖案、多邊形形狀等)，使得面積A R 表示用於與接觸襯墊6A相關聯的所有界面特徵12A之總重疊電阻接觸面積。
被動均衡器15的性能可以是例如透過阻障層材料和介電材料的電性能選擇以及設置電阻和電容的尺寸來調整電阻對電容的值。特別地，可以透過選擇用於電容的介電間隙的大小以及透過設置接觸襯墊6A的暴露面積A C 與總重疊電阻接觸面積A R 之間的比例r來調節性能，並保持A C2 盡可能的小。在各種實施方案中，例如，比例r可以在50：1至50,000：1的範圍內、在100：1至50,000：1的範圍內、在150：1至50,000：1的範圍內、在範圍為150：1至40,000：1內、在範圍為200：1至40,000：1內、在範圍 為500：1至40,000：1內、在範圍為1,000：1至40,000：1或範圍為為5,000：1至40,000：1內。在一些實施方案中，比例r可以是至少50：1、至少100：1、至少150：1、至少200：1、至少500：1、至少1,000：1或至少5,000：1。
在各種實施例中，導電界面特徵12A、12B的寬度W可以在0.2微米至10微米的範圍內、在0.2微米至5微米的範圍內、在0.2微米至4微米的範圍內、在0.5微米至10微米的範圍內、在0.5微米至4微米的範圍內或0.5微米至2微米的範圍內。導電界面特徵12A、12B的長度L可以在1微米至50微米的範圍內、在2微米至25微米的範圍內、在2微米至10微米的範圍內或在4微米至8微米的範圍內。介電界面特徵14(包括第一和第二特徵14A、14B)的總厚度t(參見圖3B)可以在10nm至1nm的範圍內、在10nm至500nm的範圍內、在10nm至200nm的範圍內、在10nm至100nm的範圍內、在10nm至60nm的範圍內或在20nm至60nm的範圍內。
圖4A是圖示透過包括有損耗傳輸線和具有圖2A-2C的佈置的接點的通道的信號的頻率響應的圖。圖4B是圖示透過包括有損耗傳輸線和具有圖3A-3E的實施例的結構的接點的通道的信號的頻率響應的圖。如圖4B所示，頻率響應(轉換函數)圖可以有益地包括在更寬的頻率範圍上的較平坦的頻率響應，其中隨頻率的信號轉換函數比圖4A的信號平坦。實際上，如圖4B所示，區域50可以比圖4A的對應區域寬。因此，本文公開的均衡電路15可以被配置為調整互連結構7的頻率響應。如圖4B所示，均衡器15可以被配置為調整互連結構7的頻率響應，以便在小於10GHz的所有頻率下信號相對於直流(DC)或0Hz點處的信號幅度維持幅度A在A ±5dB的窗口範圍內(例如，在-7dB和-17dB之間，或在-5dB和-15dB之間)。相比之下，相對於DC點處的信號幅度，圖4A中的信號幅度在小於10GHz的所有頻率處變化超過±5dB。使用公開的被動均衡器，低頻信號幅度的絕對值可以更低。然而，所公開的被動均衡器可以提供頻率上的轉換函數的較小變化，例如更平坦的頻率響應，這導致更好的發送信號性能。主動均衡器不僅提供平坦的轉換函數，還提供更高的信號數值的絕對值。然而，主動均衡器消耗功率，並且可能比被動均衡器更複雜和昂貴。因此，圖3A-3E所示的被動均衡器15可以產生比圖2A-2C所示的結構的頻率響應有更少損耗的頻率響應，並且在更寬的頻率範圍內維持信號的完整性。
圖4C是沿著通道的發送信號的眼圖的電腦模擬結果，其中該通道包括有損耗傳輸線和圖2A-2C所示的裝置的結構。圖4D是沿著通道的發送信號的眼圖的電腦模擬結果，其中該通道包括有損耗傳輸線和圖3A-3E所示的裝置的互連結構。通過將有損耗通道分別與圖2A-2C和3A-3E所示的互連聯結來進行模擬。模擬數據速率為20Gbps，上升時間為20ps，並採用梯形波形。如圖4D所示，圖3A-3E的實施例的被動均衡器15產生明顯優於圖2A-2C所示結構的信號的信號完整性。
圖5是示出與半導體元件相關聯的接觸襯墊6的一個佈置的裝置1的一部分的平面圖。圖5所示的接觸襯墊6可以與任何類型的半導體元件(或其他類型的元件)相關聯，例如裝置晶粒(例如通信晶粒、記憶體晶粒或處理器晶粒)或中介物。每個接觸襯墊6可以與將電信號傳遞到相關襯墊6的信號引腳22相關聯。另外，可以在相鄰接觸襯墊6之間的間隙24中設置一個或多個接地引腳21和一個或多個電源引腳23。有利地， 可以增加接觸襯墊6的面積，並且因此可以透過將接觸襯墊6定義為不規則或蛇形(serpentine)形狀並且透過減小接地和電源引腳21、23的輪廓來增加相關聯的電容。接觸襯墊6的不規則形狀可以使較小的接地和電源引腳21、23設置在襯墊6之間的小間隙24中，這允許接觸襯墊6的面積增加，並且增加用於調諧透過界面結構形成的RC電路的電容。由此產生的電容增加可以改善信號完整性，如本文所解釋的。
圖6A示出了類似於圖2A-2C的佈置的在沒有被動均衡器的結構上的傳送信號的眼圖。還示出了具有類似於圖3A-3E和5的實施例的被動均衡器15且具有80微米×80微米(圖6B)、60微米的×60微米(圖6C)和50微米×50微米(圖6D)尺寸的接觸襯墊6的互連結構的電流密度隨時間的曲線圖。如圖6A-6D所示，圖6B所示的信號具有與最大接觸襯墊6相關聯的最佳信號品質。如本文所解釋的，通常，與較小的接觸襯墊6相比，或者與缺乏被動均衡器的系統相比，更大的接觸襯墊6可導致更高的電容和改善的信號完整性。
圖7是根據各種實施例的經堆疊和電互連結構7的一部分的側面橫截面圖。除非另有說明，否則圖7的部件的元件符號表示與圖1A-3E中類似符號的部件相同或相似的部件。與圖1A-3E的佈置不同，介電界面特徵14可以包括多個層。例如，介電界面特徵14可以包括與第一襯墊6A耦合的第一特徵14A和與第二襯墊6B耦合的第二特徵14B。此外，第三介電界面特徵14C可以與第一介電界面特徵14A耦合或沉積在第一介電界面特徵14A上。第四介電界面特徵14D可與第二介電界面特徵14B耦合或沉積在第二介電界面特徵14B上。
在各種實施例中，可以選擇相應的第一和第二特徵14A、14B的材料和相對厚度t 1 和t 2 以及中間的第三和第四特徵14C、14D的總厚度t 3 ，以便提供期望的有效電容。在一些實施例中，厚度t 3 可以大於厚度t 1 或t 2 中的每一個，例如，厚度t 1 或t 2 的至少兩倍。此外，也可以選擇相應的介電特徵14A-14D的材料，以便提供期望的有效電容。例如，特徵14A-14D可以包括氧化矽、氮化矽、TEOS或任何其它合適的介電材料。在一些實施例中，例如，第一和第二介電界面特徵14A、14B可以包括氧化矽，並且第三和第四介電界面特徵14C、14D可以包括氮化矽。
圖8A示出了類似於圖2A-2C的佈置的沒有被動均衡器的堆疊結構上的發送信號的眼圖。也示出了對於具有與圖3A-3E和5的實施例類似的被動均衡器15並且具有有效介電常數為8(圖8B)、有效介電常數為5(圖8C)和有效介電常數為3.9(圖8D)的堆疊結構的電流密度隨時間的曲線圖。如圖8B所示，增加有效介電常數可有利地改善有損耗通道的信號完整性。
圖9是示出用於形成堆疊結構的方法90的流程圖。方法90從方塊91開始，其中提供包括第一接觸襯墊的第一半導體元件。如上所述，儘管結合半導體元件描述了圖9的實施例，但是應當理解的是，其它類型的元件(例如，光學元件、電子元件或可以包括或不包括半導體材料的其他元件)可以與所公開的實施例結合使用。如本文所解釋的，第一半導體元件可以包括任何合適的半導體元件，例如整合裝置晶粒、中介物等。在一些實施例中，例如，第一半導體元件可以包括記憶體晶粒或處理器晶粒。第一接觸襯墊可以具有主要尺寸，其在5微米至150微米的範圍內、在10 微米至150微米的範圍內、在25微米至150微米的範圍內、在25微米至120微米範圍內、在30微米至120微米的範圍內、在30微米至100微米的範圍內、40微米至100微米的範圍內、在50微米至100微米的範圍內、在50微米至90微米的範圍內或在50微米至80微米的範圍內。接觸襯墊可以是多邊形(例如，矩形或正方形)、圓形(例如，圓形、橢圓形等)或任何其它合適的形狀。接觸襯墊可以包括平板，突出部分形成在其上或附接到其上。介電覆蓋層可以覆蓋底下的平板的非突出部分。突出部分可以是或包括在平行於平板的維度上延伸的節段。突出部分相對於平板突出，但也可以是相對於平面介電覆蓋層凹陷、突出或齊平。
在方塊92中，可以提供包括第二接觸襯墊的第二半導體元件。與第一半導體元件一樣，第二半導體元件可以包括任何合適的半導體元件(或其他類型的元件)，例如整合裝置晶粒、中介物等。在一些實施例中，例如，第二半導體元件可以包括通信晶粒、記憶體晶粒或處理器晶粒。第二接觸襯墊可以具有主要尺寸，其在5微米至150微米範圍內、10微米至150微米範圍內、在25微米至150微米的範圍內、在25微米至120微米範圍內、在30微米至120微米的範圍內、在30微米至100微米的範圍內、40微米至100微米的範圍、在50微米至100微米的範圍內、在50微米至90微米的範圍內或在50微米至80微米的範圍內。接觸襯墊可以包括平板，突出部分沉積或形成其上，並且在介電覆蓋層覆蓋底下的平板的非突出部分。突出部分可以是或包括在平行於平板的維度上延伸的節段。突出部分相對於平板突出，但也可以相對於平面介電覆蓋層凹陷、突出或齊平。
移至方塊93，第一半導體元件可以被接合到第二半導體元 件以定義包括被動均衡電路的界面結構。被動均衡電路可以包括在第一接觸襯墊和第二接觸襯墊之間的電阻電路徑以及在第一接觸襯墊和第二接觸襯墊之間的電容電路徑。電阻電路徑可以包括在第一接觸襯墊和第二接觸襯墊之間的導電界面特徵，並且電容電路徑可以包括在第一接觸襯墊和第二接觸襯墊之間的介電界面特徵。例如，電阻路徑可以由兩個接觸襯墊的突出部分的交叉延伸節段之重疊和直接接觸部分來定義。電容電路徑可以由接觸襯墊的非接觸部分之間的介電間隙來定義，包括具有第一介電間隙的突出部分的非重疊部分以及具有第二介電間隙的底下平板的重疊部分，因為突起的高度，第二介電間隙比第一介電間隙大。在一些實施例中，第一和第二半導體元件可以彼此直接接合而沒有中間黏合劑並且不施加壓力或電壓。
圖10A是具有界面結構10的堆疊結構7的一部分的示意性透視圖，該界面結構10電性和機械地連接兩個半導體元件(或其他類型的元件)，為便於說明而省略其餘的半導體元件(包括其他可以類似地配置的接觸襯墊)。圖10B是圖10A所示的界面結構10的示意性側面截面圖。圖10C是圖10A-10B的界面結構10的電氣模型的示意圖。與圖2A-9的實施例一樣，在圖10A-10C中，可以在兩個經接合的半導體元件之間定義一個或多個被動電子部件。在圖10A-10C的佈置中，例如，可以與電容器C並聯地提供包括不具有或可忽略電阻的電阻器R的被動電子部件。如圖10B所示，被動電子部件可以由鄰近(及/或圍繞)介質界面特徵14設置的導電界面特徵12定義。在所示實施例中，導電界面特徵12可以具有可忽略的電阻，例如可以包括沒有電阻障層的銅，例如結合圖3A-3E描述的阻障層。電阻 路徑R(其可能具有可忽略的電阻)可以由第一接觸襯墊6A、導電特徵12和第二接觸襯墊6B定義。電容路徑C可以由第一接觸襯墊6A、介電特徵14和第二接觸襯墊6B定義。
雖然在圖10B中示出為連續層，如本文所解釋的，介電和導電特徵14、12的一部分可以定義在第一襯墊6A上，並且介電和導電特徵14、12的剩餘部分可以定義在第二襯墊6B上，使得當裝置結合在一起時，可以在兩個半導體元件之間定義被動部件。然而，在其他實施例中，介電和導電特徵14、12可以僅定義於接觸襯墊6A、6B中的一個，並且介電和導電特徵14、12可以接合到接觸襯墊6A、6B中的另一個。在其他實施例中，第一接觸襯墊6A、介電特徵14、導電特徵12和第二接觸襯墊6B可以定義在一個半導體元件上，並且該一個半導體元件可以結合到另一個半導體元件。換句話說，被動電子部件可以由形成在半導體元件中的一個上的層或透過直接接合的兩個半導體元件上的層的組合來定義。
圖11A是具有電性和機械地連接兩個半導體元件的界面結構10之堆疊結構7的一部分的示意性透視圖，為了便以說明省略了其餘的半導體元件(包括可以類似配置的其它接觸襯墊)。圖11B是圖11A所示的界面結構10的示意性側面截面圖。圖11C是圖11A-11B的界面結構10的電氣模型的示意圖。圖11A-11C的界面結構10可以在經接合的半導體元件之間定義被動電子部件。在所示的實施例中，例如，界面結構10可以包括在接觸襯墊6A、6B之間具有介電界面特徵14的電容器C，使得電容路徑C可以由第一接觸襯墊6A、介電界面特徵14和第二接觸襯墊6B所定義。
儘管在圖11B中示出為連續層，如本文所解釋的，介電特 徵14的一部分可以定義在第一襯墊6A上，並且介電特徵14的剩餘部分可以定義在第二襯墊6B上，使得當裝置結合在一起時，可以在兩個半導體元件之間定義被動部件。然而，在其他實施例中，介電特徵14可僅定義於接觸襯墊6A、6B中的一個，並且介電特徵14可以接合到接觸襯墊6A、6B中的另一個。在其它實施例中，第一接觸襯墊6A、介電特徵14和第二接觸襯墊6B可以定義在一個半導體元件上，並且該一個半導體元件可以結合到另一個半導體元件。換句話說，被動電子部件可以由形成在半導體元件中的一個上的層或透過直接接合的兩個半導體元件上的層的組合來定義。
在一個實施例中，公開了一種經堆疊和電互連的結構。該結構可以包括含有第一接觸襯墊的第一元件和含有第二接觸襯墊的第二元件。第一接觸襯墊和第二接觸襯墊可以透過界面結構彼此電連接和機械連接。界面結構可以包括被動均衡電路，其包括在第一接觸襯墊和第二接觸襯墊之間的電阻電路徑以及在第一接觸襯墊和第二接觸襯墊之間的電容電路。
在一些實施例中，電阻電路徑包括在第一接觸襯墊和第二接觸襯墊之間的導電界面特徵，並且電容電路徑包括第一接觸襯墊和第二接觸襯墊之間的第一介電間隙。第一介電間隙可圍繞導電界面特徵設置。導電界面特徵可以包括細長界面特徵，其中細長界面特徵的長度大於細長界面特徵的寬度。被動均衡器可以包括在第一接觸襯墊和第二接觸襯墊之間的第二導電界面特徵，該第二導電界面特徵包括相對於第一導電界面特徵以交叉方向設置的第二細長界面特徵。在一些實施例中，導電界面特徵直接地結合到第二導電界面特徵而沒有中間黏合劑。電容電路徑還可以包括 在導電界面特徵和第二接觸襯墊之間的第二介電間隙。電阻電路徑可以在導電界面特徵的至少一部分上定義接觸面積，並且電容電路徑可以在第一接觸襯墊和第二接觸襯墊的重疊部分之間定義電容面積，電容面積大於接觸面積。電容面積與接觸面積的比例可以至少為50：1。該比例可以在150：1至50,000：1的範圍內。第一介電間隙可以包括氧化矽。第一介電間隙的介電常數可以在2至9的範圍內。導電界面特徵可以包括金屬氮化物阻障材料。第一元件可以包括整合裝置晶粒，並且第二元件可以包括中介物。整合裝置晶粒可以包括一個或多個通信晶粒、一個或多個記憶體晶粒或一個或多個處理器晶粒。第一接觸襯墊的主要尺寸可以在30微米至120微米的範圍內。電阻電路徑可以具有5歐姆至70歐姆的範圍內的有效電阻。電容電路徑可以具有0.2pF至50pF範圍內的有效電容。
在另一個實施例中，公開了一種經堆疊和電互連的結構。該結構可以包括含有第一接觸襯墊的第一元件和含有第二接觸襯墊的第二元件。該結構可以包括將第一接觸襯墊與第二接觸襯墊電連接和機械連接的界面結構。該界面結構可以包括在第一接觸襯墊和第二接觸襯墊之間的導電界面特徵。可以在第一接觸襯墊和第二接觸襯墊之間提供介電界面特徵。
在一些實施例中，第二導電界面特徵可以設置在第一接觸襯墊和第二接觸襯墊之間，並且導電界面特徵可以沉積到第一接觸襯墊上，並且第二導電界面特徵可以被沉積到第二接觸襯墊上。該導電界面特徵可以直接接合到該第二導電界面特徵而無需中間黏合劑。第二介電界面特徵可以在第一接觸襯墊和第二接觸襯墊之間，並且介電界面特徵可以沉積到第一接觸襯墊上，並且第二介電界面特徵沉積到第二接觸襯墊上。導電界 面特徵和第二導電界面特徵中的每一個可以包括細長界面特徵，其中該導電界面特徵相對於該第二導電界面特徵以不平行方式定向。該導電界面特徵和該第二導電界面特徵之間的重疊接觸區域可以定義電阻接觸面積，並且暴露於介電界面特徵的第一接觸襯墊的面積可以定義電容面積，該電容面積大於該電阻接觸面積。電容面積與電阻接觸面積的比例可以至少為50：1。
在另一個實施例中，公開了一種用於形成經堆疊和電互連結構的方法。該方法可以包括提供含有第一接觸襯墊的第一元件。該方法可以包括提供含有第二接觸襯墊的第二元件。該方法可以包括將第一元件接合到第二元件以定義包括被動均衡電路的界面結構。被動均衡電路可以包括在第一接觸襯墊和第二接觸襯墊之間的電阻器以及在第一接觸襯墊和第二接觸襯墊之間的並聯電容器。
在一些實施例中，接合包括將第一元件直接接合到第二元件上而沒有中間黏合劑。在一些實施例中，電容器可以由第一和第二接觸襯墊和中間介電質定義。
在另一個實施例中，公開了一種經堆疊和電互連的結構。該結構可以包括含有第一接觸襯墊的第一元件和含有第二接觸襯墊的第二元件。第一接觸襯墊和第二接觸襯墊可以透過界面結構彼此電連接和機械連接。界面結構可以包括整合在界面結構內的等效均衡電路，該等效均衡電路被配置為調整包括等效均衡電路和有損耗傳輸線之通道的頻率響應。
在一些實施例中，均衡電路可以被配置為調整結構的頻率響應，以便在相對於直流(DC)下信號數值於小於10GHz的所有頻率上保持 信號幅度A在A±5dB的窗口範圍內。均衡電路可以包括在第一接觸襯墊和第二接觸襯墊之間的電阻器以及在第一接觸襯墊和第二接觸襯墊之間的並聯電容器。均衡電路可以包括串聯電阻-電感(RL)被動均衡器或電阻-電感-電容(RLC)被動均衡器。
在另一個實施例中，公開了一種經堆疊和電互連的結構。所述結構可以包括第一元件和第二元件，所述第一元件和第二元件其中該第二元件沿著接合界面直接接合到所述第一元件而沒有中間黏合劑。一個或多個被動電子部件可以沿著接合界面一體地形成在第一和第二元件之間。
在一些實施例中，一個或多個被動電子部件可以由形成在第一元件上的層形成。一個或多個被動電子部件可以透過形成在第一和第二元件上的層的組合形成。
在另一個實施例中，結構可以包括元件和至少一個被動電子部件。該至少一個被動電子部件可以透過直接接合來附接或形成。在一些實施例中，該結構可以包括第二元件。所述至少一個被動電子部件可以被夾在該元件和該第二元件之間而沒有黏合劑層。
為了總結所公開的實施例和相對於現有技術實現的優點，本文已經描述了某些目的和優點。當然，應當理解的是，根據任何特定實施例，不一定都可以實現所有這些目的或優點。因此，例如，本領域技術人士將認知到，所公開的實現方式可以達成或優化本文所教導或建議的一個優點或一群優點而不一定達成如在本文教導或建議中的其他目的或優點的方式來具體實現或執行。
所有這些實施例都意圖落於本公開的範圍內。對於本領域技 術人士來說，這些和其它實施例對於參考所附附圖的實施例的以下詳細描述將變得顯而易見，申請專利範圍不限於所公開的任何特定實施例。儘管本文中已經公開了某些實施例和示例，但是本領域技術人士將會理解，所公開的實現方式涵蓋了具體公開的實施例至其他替代實施例及/或使用以及其明顯的修改和等效物。此外，雖然已經顯示和描述了若干變化，但是基於本公開內容，本領域技術人士將容易明白其他的修改。還可以想到，可以進行實施例的特定特徵和態樣的各種組合或子組合，並且仍然落在本發明範圍內。應當理解的是，所公開的實施例的各種特徵和態樣可以彼此組合或替代，以便形成所公開實現方式的變化模式。因此，本文公開的所請標的之範圍不應受上述特定公開的實施例的限制，而應僅透過對所附申請專利範圍的公正閱讀來決定。
1‧‧‧裝置
2‧‧‧中介物
3‧‧‧第一裝置晶粒/裝置晶粒/第一晶粒
4‧‧‧第二裝置晶粒/裝置晶粒/第二晶粒
5‧‧‧通道
6‧‧‧接觸襯墊
6A‧‧‧第一接觸襯墊/接觸襯墊
6B‧‧‧第二接觸襯墊/接觸襯墊
6C‧‧‧第三接觸襯墊/接觸襯墊
6D‧‧‧第四接觸襯墊/接觸襯墊
7‧‧‧結構/堆疊結構
10‧‧‧界面結構
11‧‧‧非導電場區域/非導電區域/場區域

Claims (28)

  1. 一種經堆疊且電互連的結構，包括：第一元件，包括第一接觸襯墊；以及第二元件，包括第二接觸襯墊，所述第一元件和所述第二元件直接彼此接合而無中間黏合劑，所述第一接觸襯墊和所述第二接觸襯墊藉由界面結構彼此電連接和機械連接，所述界面結構設置在所述第一接觸襯墊的下表面和所述第二接觸襯墊的上表面之間，所述界面結構包括被動均衡電路，其包括所述第一接觸襯墊和所述第二接觸襯墊之間的電阻電路徑以及所述第一接觸襯墊和所述第二接觸襯墊之間的電容電路徑，所述電容電路徑包括在所述第一接觸襯墊和所述第二接觸襯墊之間的介電特徵，所述電阻電路徑至少部分地埋藏在所述介電特徵中。
  2. 根據請求項1所述的結構，其中所述電阻電路徑包括所述第一接觸襯墊和所述第二接觸襯墊之間的導電界面特徵，並且其中所述電容電路徑的所述介電特徵包括所述第一接觸襯墊和所述第二接觸襯墊之間的第一介電間隙。
  3. 根據請求項2所述的結構，其中所述第一介電間隙相關於所述導電界面特徵而設置。
  4. 根據請求項2所述的結構，其中所述導電界面特徵包括細長界面特徵，其中所述細長界面特徵的長度大於所述細長界面特徵的寬度。
  5. 根據請求項4所述的結構，其中所述被動均衡器包括在所述第一接觸襯墊和所述第二接觸襯墊之間的第二導電界面特徵，所述第二導電界面特 徵包括第二細長界面特徵，其中所述第二細長界面特徵係相對於所述第一導電界面特徵以交叉方向設置。
  6. 根據請求項5所述的結構，其中所述導電界面特徵直接地結合到所述第二導電界面特徵而沒有中間黏合劑。
  7. 根據請求項2所述的結構，其中所述電容電路徑還包括在所述導電界面特徵和所述第二接觸襯墊之間的第二介電間隙。
  8. 根據請求項2所述的結構，其中所述電阻電路徑在所述導電界面特徵的至少一部分上定義接觸面積，並且其中所述電容電路徑在所述第一接觸襯墊和所述第二接觸襯墊的重疊部分之間定義電容面積，所述電容面積大於所述接觸面積。
  9. 根據請求項8所述的結構，其中所述電容區域與所述接觸區域的比例為至少50：1。
  10. 根據請求項9所述的結構，其中所述比例在150：1至50，000：1的範圍內。
  11. 根據請求項2所述的結構，其中所述第一介電間隙包括氧化矽。
  12. 根據請求項2所述的結構，其中所述第一介電間隙的介電常數在2至9的範圍內。
  13. 根據請求項2所述的結構，其中所述導電界面特徵包括金屬氮化物阻障材料。
  14. 根據請求項1所述的結構，其中所述第一元件包括整合裝置晶粒，並且所述第二元件包括中介物。
  15. 根據請求項14所述的結構，其中所述整合裝置晶粒包括一個或多個 通信晶粒、一個或多個記憶體晶粒或一個或多個處理器晶粒。
  16. 根據請求項1所述的結構，其中所述第一接觸襯墊的主要尺寸在30微米至120微米的範圍內。
  17. 根據請求項1所述的結構，其中所述電阻電路徑具有在5歐姆至70歐姆範圍內的有效電阻。
  18. 根據請求項1所述的結構，其中所述電容電路徑具有在0.2pF至50pF的範圍內的有效電容。
  19. 根據請求項1所述的結構，其中所述界面結構包括整合在所述界面結構內的等效均衡電路，所述等效均衡電路被配置為調整包括所述等效均衡電路和有損耗傳輸線之通道的頻率響應。
  20. 一種用於形成經堆疊和電互連結構的方法，所述方法包括：提供包括第一接觸襯墊的第一元件；提供包括第二接觸襯墊的第二元件；以及將所述第一元件沿著接合界面直接接合到所述第二元件而無中間黏合劑以定義包含被動均衡電路的界面結構，所述被動均衡電路包括在所述第一接觸襯墊和所述第二接觸襯墊之間的電阻電路徑以及在所述第一接觸襯墊和所述第二接觸襯墊之間的電容電路徑，所述電容電路徑包括在所述第一接觸襯墊和所述第二接觸襯墊之間的介電特徵，所述電阻電路徑至少部分地埋藏在所述介電特徵中。
  21. 根據請求項20所述的方法，其中所述接合包括將所述第一元件直接結合到所述第二元件而無中間黏合劑。
  22. 根據請求項20所述的方法，其中所述電容器由所述第一接觸襯墊和 所述第二接觸襯墊與中間介電質所定義。
  23. 一種經堆疊且電互連的結構，包括：第一元件；以及第二元件，其沿著接合界面直接接合到所述第一元件而無中間黏合劑，其中一個或多個被動電子部件沿著所述接合界面整合地形成在所述第一元件的下表面和所述第二元件的上表面之間，所述一個或多個被動電子部件延伸橫跨在所述第一元件和所述第二元件之間的所述接合界面。
  24. 根據請求項23所述的結構，其中所述一個或多個被動電子部件由形成在所述第一元件上的層所形成。
  25. 根據請求項23所述的結構，其中所述一個或多個被動電子部件由形成在所述第一元件和所述第二元件上的層的組合所形成。
  26. 根據請求項23所述的結構，其中所述一個或多個被動電子部件包含與電容電路徑平行的電阻電路徑。
  27. 根據請求項26所述的結構，其中所述第一元件具有第一接觸襯墊並且所述第二元件具有第二接觸襯墊，其中所述電容電路徑包括在所述第一接觸襯墊和所述第二接觸襯墊之間的介電特徵，所述電阻電路徑至少部分地埋藏在所述介電特徵中。
  28. 根據請求項27所述的結構，其中所述電阻電路徑包括在所述第一接觸襯墊和所述第二接觸襯墊之間的導電界面特徵。
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