KR101808799B1 - 적층형 소자 및 이를 구비하는 전자기기 - Google Patents

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Abstract

본 발명은 복수의 절연 시트가 적층된 적층체; 및 상기 적층체 내부에 형성되어 ESD 전압을 방호하는 ESD 보호부를 포함하고, 상기 ESD 보호부는 수직 방향 또는 수평 방향으로 형성된 적어도 둘 이상의 방전 전극과, 상기 적어도 둘 이상의 방전 전극 사이에 형성된 적어도 하나의 ESD 보호층을 포함하며, 상기 방전 전극은 상기 ESD 보호층에 접촉되는 영역과 접촉되지 않는 영역의 적어도 일부가 서로 다른 물질로 형성되고, ESD 전압을 통과시키고, 250㎂ 이상의 감전 전류를 차단하는 적층형 소자 및 이를 구비하는 전자기기를 제시한다.

Description

적층형 소자 및 이를 구비하는 전자기기{Laminated device and electronic device having the same}
본 발명은 적층형 소자에 관한 것으로, 특히 스마트 폰 등의 충전 가능한 전자기기를 통해 사용자에게 감전 전압이 전달되는 것을 방지할 수 있는 적층형 소자에 관한 것이다.
이동통신 단말기의 이용은 과거 음성통화 중심에서 데이터 통신 서비스를 거쳐 스마트폰 기반의 생활편의 서비스로 진화되어 왔다. 또한, 스마트폰 등의 다기능화에 따라 다양한 주파수 대역이 사용되고 있다. 즉, 하나의 스마트폰 내에서 무선 LAN(wireless LAN), 블루투스(bluetooth), GPS 등 다른 주파수 대역을 이용하는 복수의 기능을 채용하게 되었다. 또한, 전자 기기의 고집적화에 따라 한정된 공간에서의 내부 회로 밀도가 높아지게 된다. 그에 따라 내부 회로 사이에 노이즈 간섭이 필연적으로 발생하게 된다. 휴대용 전자 기기의 다양한 주파수의 노이즈를 억제하고, 내부 회로 사이의 노이즈를 억제하기 위해 복수의 회로 보호 소자가 이용되고 있다. 예를 들어, 각각 서로 다른 주파수 대역의 노이즈를 제거하는 콘덴서, 칩 비드, 공통 모드 필터(common mode filter) 등이 이용되고 있다.
한편, 최근들어 스마트폰의 고급스런 이미지와 내구성이 강조되면서 금속 소재를 이용한 단말기의 보급이 증가하고 있다. 즉, 테두리를 금속으로 제작하거나, 전면의 화면 표시부를 제외한 나머지 케이스를 금속으로 제작한 스마트폰의 보급이 증가하고 있다.
그런데, 과전류 보호 회로가 내장되지 않거나 저품질의 소자를 사용한 비정품 충전기 또는 불량 충전기를 이용하여 충전함으로써 쇼크 전류(Shock Current)가 발생된다. 이러한 쇼크 전류는 스마트폰의 접지 단자로 전달되고, 다시 접지 단자로부터 금속 케이스로 전달되어 금속 케이스에 접촉된 사용자가 감전될 수 있다. 결국, 금속 케이스를 이용한 스마트폰에 비정품 충전기를 이용한 충전 중 스마트폰을 이용하면 감전 사고가 발생할 수 있다.
한국등록특허 제10876206호
본 발명은 스마트폰 등의 전자기기 내에 마련되어 충전기로부터 입력되는 쇼크 전류에 의한 사용자의 감전을 방지할 수 있는 적층형 소자를 제공한다.
본 발명은 ESD(ElectroStatic Discharge)에 의해 절연 파괴되지 않는 적층형 소자를 제공한다.
본 발명의 일 양태에 따른 적층형 소자는 복수의 절연 시트가 적층된 적층체; 및 상기 적층체 내부에 형성되어 ESD 전압을 방호하는 ESD 보호부를 포함하고, 상기 ESD 보호부는 수직 방향 또는 수평 방향으로 형성된 적어도 둘 이상의 방전 전극과, 상기 적어도 둘 이상의 방전 전극 사이에 형성된 적어도 하나의 ESD 보호층을 포함하며, 상기 방전 전극은 상기 ESD 보호층에 접촉되는 영역과 접촉되지 않는 영역의 적어도 일부가 서로 다른 물질로 형성되고, ESD 전압을 통과시키고, 250㎂ 이상의 감전 전류를 차단한다.
상기 적층체 내부에 형성된 복수의 내부 전극을 포함하는 캐패시터부를 더 포함하여 700㎒ 이상의 주파수 영역에서 통신용 안테나의 적어도 일부로 이용된다.
상기 ESD 보호부는 수직 방향 또는 수평 방향으로 형성된 적어도 둘 이상의 방전 전극과, 상기 적어도 둘 이상의 방전 전극 사이에 형성적어도 하나의 ESD 보호층을 포함하며, 상기 ESD 보호층은 다공성 절연 물질, 도전 물질, 공극 및 상기 다공성 절연 물질과 도전 물질의 혼합물의 적어도 어느 하나를 포함한다.
상기 ESD 보호층은 상기 다공성 절연 물질, 상기 도전 물질 및 상기 다공성 절연 물질과 도전 물질의 혼합물의 적어도 하나에 상기 절연 시트의 구성 물질이 포함된다.
상기 절연 시트의 구성 물질은 BaTiO3, BaCO3, TiO2, Nd, Bi, Zn, Al2O3 중의 하나 또는 적어도 둘 이상의 혼합물을 포함한다.
상기 방전 전극은 상기 ESD 보호층에 접촉되는 영역과 접촉되지 않는 영역의 적어도 일부가 서로 다른 물질로 형성된다.
상기 방전 전극은 적어도 일부 영역이 제거되거나, 적어도 일부 영역의 두께가 다르게 형성된다.
상기 내부 전극과 상기 방전 전극은 스크린 인쇄, 리소그라피 및 도금 공정으로 형성된다.
상기 적층체의 적어도 일 표면에 형성된 표면층을 더 포함한다.
상기 내부 전극, 방전 전극 및 ESD 보호층이 형성된 절연 시트의 표면의 적어도 일부가 코팅되거나, 상기 적층체의 표면의 적어도 일부가 코팅된다.
상기 표면층은 상기 절연 시트의 구성 물질과 글래스의 혼합물로 형성되거나, 글래스, 폴리머 및 세라믹의 적어도 하나를 이용하여 형성된다.
상기 적층체의 서로 대향되는 제 1 면 및 제 2 면으로부터 제 3 면 내지 제 6 면의 적어도 일부에 형성된 외부 전극을 더 포함한다.
상기 제 3 면 내지 제 6 면에 형성된 상기 외부 전극은 상기 적층체의 해당 면의 면적의 10% 내지 70%의 면적으로 형성된다.
상기 제 3 면 내지 제 6 면에 형성된 상기 외부 전극은 일 영역과 타 영역이 5㎛ 내지 100㎛의 길이 차이를 갖는다.
상기 제 3 면 내지 제 6 면의 동일 면에 서로 대향되도록 형성된 외부 전극은 서로 다른 형상 또는 면적을 갖는다.
본 발명의 다른 양태에 따른 전자기기는 상기 적층형 소자를 구비한다.
상기 사용자가 접촉 가능한 전도체와 상기 적층형 소자 사이에 마련되며, 탄성력을 갖는 도전성의 콘택부를 더 포함한다.
상기 적층형 소자는 상기 사용자가 접촉 가능한 전도체와 상기 콘택부 사이에서 DC 블럭킹 및 AC 커플링하며, ESD 전압 또는 변압기를 통한 출력 전압의 1배 내지 1.5배의 전압에 절연 파괴되지 않는다.
본 발명의 실시 예들에 따른 적층형 소자로서의 감전 방지 소자는 전자기기의 금속 케이스와 내부 회로 사이에 마련되어 내부 회로의 접지 단자로부터 전달되는 감전 전압을 차단할 수 있다. 따라서, 불량 충전기에서 발생된 감전 전압이 전자기기 내부의 접지 단자로부터 금속 케이스를 통해 사용자에게 전달되는 것을 방지할 수 있다. 또한, 감전 방지 소자는 ESD 보호부를 구비하고, ESD 보호부가 다공성 구조로 이루어져 미세 기공을 통해 전류를 흐르게 함으로써 유입되는 ESD를 접지 단자로 바이패스시켜 소자의 절연 상태를 유지할 수 있다. 따라서, 감전 전압을 지속적으로 차단할 수 있고, 외부로부터 인가되는 ESD 전압을 접지 단자로 바이패스시킬 수 있다.
또한, 캐패시터부의 절연 시트, 즉 유전체의 유전율을 5 내지 20000으로 하고 유전체의 두께를 1㎛ 내지 5000㎛로 함으로써 소자의 사이즈가 증가하거나 감소하더라도 정전용량을 그대로 유지할 수 있다.
그리고, 캐패시터부의 내부 전극을 플로팅 타입(floating type)으로 변형함으로써 내부 전극 사이의 적어도 일 영역에서 절연 시트의 두께를 2배 이상 증가시킬 수 있고, 그에 따라 칩 사이즈가 작아지더라도 절연 시트의 절연 저항 파괴를 방지할 수 있어 고전압 내압 특성을 유지할 수 있다.
도 1은 본 발명의 제 1 실시 예에 따른 적층형 소자로서의 감전 방지 소자의 사시도.
도 2는 도 1의 A-A' 라인을 따라 절취한 단면도.
도 3은 본 발명의 제 1 실시 예의 변형 예에 따른 감전 방지 소자의 단면도.
도 4는 본 발명의 제 1 실시 예의 변형 예에 따른 감전 방지 소자의 사시도.
도 5 및 도 6은 본 발명의 제 1 실시 예에 따른 감전 방지 소자의 등가 회로도.
도 7 및 도 8은 본 발명의 실시 예들에 따른 감전 방지 소자의 ESD 보호층의 단면도 및 단면 사진.
도 9는 본 발명의 실시 예들에 따른 감전 방지 소자의 ESD 보호부의 단면 사진.
도 10은 본 발명의 제 2 실시 예에 따른 감전 방지 소자의 단면도.
도 11 내지 도 13은 본 발명의 제 2 실시 예의 변형 예들에 따른 감전 방지 소자의 개략도.
도 14는 본 발명의 제 3 실시 예에 따른 감전 방지 소자의 단면도.
도 15는 본 발명의 제 4 실시 예에 따른 감전 방지 소자의 단면도.
도 16은 본 발명의 실시 예들에 따른 감전 방지 소자의 내부 전극의 평면 개략도.
도 17은 본 발명의 실시 예들에 따른 감전 방지 소자의 방전 전극의 평면 개략도.
도 18 내지 도 21는 본 발명의 제 5 실시 예에 따른 감전 방지 소자의 단면도.
도 22 내지 도 25는 본 발명의 제 6 실시 예에 따른 감전 방지 소자의 단면도.
도 26 내지 도 29는 본 발명의 제 7 실시 예에 따른 감전 방지 소자의 단면도.
도 30 내지 도 33은 본 발명의 ESD 보호층의 다양한 실험 예들에 따른 방전 개시 전압을 도시한 도면.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한 다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 제 1 실시 예에 따른 적층형 소자로서의 감전 방지 소자의 사시도이고, 도 2는 도 1의 A-A' 라인으로 절취한 단면도이고, 도 3은 제 1 실시 예의 변형 예에 따른 단면도이다. 또한, 도 4는 제 1 실시 예의 변형 예에 따른 사시도이며, 도 5 및 도 6은 등가 회로도이다.
도 1 내지 도 6을 참조하면, 본 발명의 제 1 실시 예에 따른 감전 방지 소자는 복수의 절연 시트(100; 101 내지 111)가 적층된 적층체(1000)와, 적층체(1000) 내에 마련되며 복수의 내부 전극(200; 201 내지 208)을 구비하는 적어도 하나의 캐패시터부(2000, 4000)와, 적어도 하나의 방전 전극(310; 311, 312)과 ESD 보호층(320)을 구비하는 ESD 보호부(3000)를 포함할 수 있다. 즉, 적층체(1000) 내의 복수의 절연 시트(100) 중에서 선택된 절연 시트(100) 상에 복수의 내부 전극(200) 및 방전 전극(310)을 포함하는 도전층이 형성될 수 있다. 예를 들어, 적층체(1000) 내에 제 1 및 제 2 캐패시터부(2000, 4000)가 마련되고, 그 사이에 ESD 보호부(3000)가 마련될 수 있다. 즉, 적층체(1000) 내부에 제 1 캐패시터부(2000), ESD 보호부(3000) 및 제 2 캐패시터부(4000)가 적층되어 감전 방지 소자가 구현될 수 있다. 또한, 적층체(1000)의 서로 대향하는 두 측면에 형성되어 제 1 및 제 2 캐패시터부(2000, 4000)와 ESD 보호부(3000)와 연결되는 외부 전극(5100, 5200; 5000)을 더 포함할 수 있다. 그리고, 도 3에 도시된 바와 같이 적층체(1000)의 적어도 일 표면에 형성된 표면층(400)을 더 포함할 수도 있다. 이때, 표면층(400)은 두께 방향으로 적층체(1000)의 상부면 및 하부면에 형성될 수도 있고, 적층체(1000)의 상부면 및 하부면 뿐만 아니라 네 측면에 더 형성될 수도 있다. 한편, 감전 방지 소자는 적어도 하나의 캐패시터부와 적어도 하나의 ESD 보호부를 포함할 수 있다. 즉, ESD 보호부(3000)의 하측 또는 상측의 어느 하나에 캐패시터부가 마련될 수 있고, 서로 이격된 둘 이상의 ESD 보호부(3000)의 상측 및 하측에 적어도 하나의 캐패시터부가 마련될 수도 있다. 또한, ESD 보호부(3000)는 적층체(1000) 내부 또는 적층체(1000) 외부에 마련될 수 있는데, 본 실시 예들은 적층체(1000) 내부에 형성되는 경우를 설명하겠다. ESD 보호부(3000)가 적층체(1000) 외부에 형성되는 경우 ESD 보호층(320)이 적층체(1000)와 외부 전극(5000) 사이에 형성되고, 방전 전극(310)이 적층체(1000) 내부에 형성될 수 있다. 이러한 감전 방지 소자는 도 5에 도시된 바와 같이 전자기기의 사용자가 접촉 가능한 전도체, 예를 들어 금속 케이스(10)와 내부 회로(예를 들어 PCB)(20) 사이에 마련될 수 있다. 이때, 금속 케이스(10)와 감전 방지 소자 사이에는 도 6에 도시된 바와 같이 금속 케이스(10)와 전기적으로 접촉되며 탄성력을 가지는 콘택부(30)가 마련될 수 있다. 즉, 전자기기의 금속 케이스(10)와 내부 회로(20) 사이에 콘택부(30)와 본 발명에 따른 감전 방지 소자가 마련될 수 있다. 콘택부(30)는 전자기기의 외부에서 외력이 가해질 때 그 충격을 완화할 수 있도록 탄성력을 가지며, 도전성의 물질을 포함하는 재료로 이루어질 수 있다. 이러한 콘택부(30) 클립(clip) 형상일 수 있으며, 도전성 가스켓일 수도 있다. 또한, 콘택부(30)는 적어도 일 영역이 내부 회로(20), 예를 들어 PCB에 실장될 수 있다. 이렇게 감전 방지 소자가 금속 케이스(10)와 내부 회로(20) 사이에 마련되어 내부 회로(20)로부터 인가되는 감전 전압을 차단할 수 있다. 또한, ESD 전압을 접지 단자로 바이패스시키고, ESD에 의해 절연이 파괴되지 않아 감전 전압을 지속적으로 차단할 수 있다. 즉, 본 발명에 따른 감전 방지 소자는 감전 전압 이하에서 절연 상태를 유지하여 내부 회로(20)로부터 인가되는 감전 전압을 차단하고, ESD 전압 이상에서 도전 상태를 유지하여 외부로부터 전자기기 내부로 인가되는 ESD 전압을 접지 단자로 바이패스시킨다.
적층체(1000)는 복수의 절연 시트(101 내지 111; 100)가 적층되어 형성된다. 이러한 적층체(1000)는 일 방향(예를 들어 X 방향) 및 이와 직교하는 타 방향(예를 들어 Y 방향)으로 각각 소정의 길이 및 폭을 각각 갖고, 수직 방향(예를 들어 Z 방향)으로 소정의 높이를 갖는 대략 육면체 형상으로 마련될 수 있다. 즉, 외부 전극(5000)의 형성 방향을 X 방향, 즉 길이라 할 때, 이와 수평 방향으로 직교하는 방향을 Y 방향을 폭으로 하고, 수직 방향을 Z 방향, 즉 두께로 할 수 있다. 여기서, X 방향으로의 길이는 Y 방향으로의 폭 및 Z 방향으로의 높이보다 크고, Y 방향으로의 폭은 Z 방향으로의 높이와 같거나 다를 수 있다. 폭(Y 방향)과 높이(Z 방향)가 다를 경우 폭은 높이보다 크거나 작을 수 있다. 예를 들어, 길이, 폭 및 높이의 비는 2∼5:1:0.5∼1일 수 있다. 즉, 폭을 기준으로 길이가 폭보다 2배 내지 5배 정도 클 수 있고, 높이는 폭보다 0.5배 내지 1배일 수 있다. 그러나, 이러한 X, Y 및 Z 방향의 길이는 하나의 예로서 방전 감지 소자가 연결되는 전자기기의 내부 구조, 방전 감지 소자의 형상 등에 따라 다양하게 변형 가능하다. 또한, 적층체(1000) 내부에는 적어도 하나의 캐패시터부(2000, 4000)와 적어도 하나의 ESD 보호부(3000)가 마련될 수 있다. 예를 들어, 제 1 캐패시터부(2000), ESD 보호부(3000) 및 제 2 캐패시터부(4000)가 시트(100)의 적층 방향, 즉 Z 방향으로 마련될 수 있다. 복수의 절연 시트(100)는 MLCC 등의 유전체 재료 분말, BaTiO3, BaCO3, TiO2, Nd2O3, Bi2O3, Zn0, Al2O3 중의 하나 이상을 포함하는 물질로 형성될 수 있다. 따라서, 절연 시트(100)는 재질에 따라 각각 소정의 유전율, 예를 들어 5∼20000, 바람직하게는 7∼5000, 더욱 바람직하게는 200∼3000의 유전율을 가질 수 있다. 또한, 복수의 절연 시트(100)는 모두 동일 두께로 형성될 수 있고, 적어도 어느 하나가 다른 것들에 비해 두껍거나 얇게 형성될 수 있다. 즉, ESD 보호부(3000)의 절연 시트는 제 1 및 제 2 캐패시터부(2000, 4000)의 절연 시트와 다른 두께로 형성될 수 있고, ESD 보호부(3000)와 제 1 및 제 2 캐패시터(2000, 4000) 사이에 형성된 절연 시트가 다른 시트들과 다른 두께로 형성될 수 있다. 예를 들어, ESD 보호부(3000)와 제 1 및 제 2 캐패시터부(2000, 4000) 사이의 절연 시트, 즉 제 5 및 제 7 절연 시트(105, 107)의 두께는 ESD 보호부(3000)의 절연 시트, 즉 제 6 절연 시트(106)보다 얇거나 같은 두께로 형성되거나, 제 1 및 제 2 캐패시터부(2000, 4000)의 내부 전극 사이의 절연 시트(102 내지 104, 108 내지 110)보다 얇거나 같은 두께로 형성될 수 있다. 즉, ESD 보호부(3000)와 제 1 및 제 2 캐패시터부(2000, 4000) 사이의 간격은 제 1 및 제 2 캐패시터부(2000, 4000)의 내부 전극 사이의 간격보다 얇거나 같게 형성되거나, ESD 보호부(3000)의 두께보다 얇거나 같게 형성될 수 있다. 물론, 제 1 및 제 2 캐패시터(2000, 4000)의 절연 시트(102 내지 104, 108 내지 110)은 동일 두께로 형성될 수 있고, 어느 하나가 다른 하나보다 얇거나 두꺼울 수도 있다. 제 1 및 제 2 캐패시터부(2000, 4000)의 절연 시트(102 내지 104, 108 내지 110) 중의 어느 하나의 두께를 다르게 함으로써 정전용량을 조정할 수 있다. 한편, 절연 시트들(100)은 예를 들어 1㎛∼5000㎛의 두께로 형성될 수 있고, 3000㎛ 이하의 두께로 형성될 수 있다. 이때, 절연 시트들(100)은 ESD 인가 시 파괴되지 않는 두께로 형성될 수 있다. 즉, 절연 시트들(100)은 사이즈가 작은 감전 방지 소자에 적용되는 경우 얇은 두께로 형성될 수 있고, 사이즈가 큰 감전 방지 소자에 적용되는 경우 두꺼운 두께로 형성될 수 있는데, 모든 경우에서 ESD 인가 시 파괴되지 않는 두께로 형성될 수 있다. 예를 들어, 절연 시트들(100)이 동일한 수로 적층되는 경우 감전 방지 소자의 사이즈가 작을수록 두께가 얇아지고 감전 방지 소자이 사이즈가 커질수록 두께가 두꺼울 수 있다. 물론, 얇은 절연 시트(100)가 큰 사이즈의 감전 방지 소자에도 적용될 수 있는데, 이 경우 절연 시트(100)의 적층 수가 증가하게 된다. 또한, 적층체(1000)는 제 1 및 제 2 캐패시터부(2000, 4000)의 하부 및 상부에 각각 마련된 하부 커버층(미도시) 및 상부 커버층(미도시)을 더 포함할 수 있다. 물론, 제 1 절연 시트(101)가 하부 커버층으로 기능하고 제 11 절연 시트(111)가 상부 커버층으로 기능할 수도 있다. 하부 및 상부 커버층은 자성체 시트가 복수 적층되어 마련될 수 있으며, 동일 두께로 형성될 수 있다. 여기서, 자성체 시트로 이루어진 하부 및 상부 커버층의 최외곽, 즉 하부 및 상부 표면에 비자성 시트, 예를 들어 유리질의 시트가 더 형성될 수 있다. 또한, 하부 및 상부 커버층은 내부의 절연 시트들, 즉 제 2 내지 제 10 절연 시트(102 내지 110)보다 두꺼울 수 있다. 따라서, 제 1 및 제 11 절연 시트(101, 111)이 하부 및 상부 커버층으로 기능하는 경우 제 2 내지 제 10 절연 시트(102 내지 110)보다 두껍게 형성될 수 있다. 한편, 하부 및 상부 커버층이 형성되는 경우 커버층은 표면층(400) 하측에 형성될 수 있다. 즉, 적층체(1000)의 상부 및 하부에 커버층이 형성되고 그 표면에 표면층(400)이 형성될 수 있다. 따라서, 적어도 적층체(1000)의 상부 및 하부 표면은 외부에 노출되지 않고 표면층(400)이 외부에 노출될 수 있다.
제 1 캐패시터부(2000)는 ESD 보호부(3000)의 하측에 마련되며, 적어도 둘 이상의 내부 전극과, 이들 사이에 마련된 적어도 둘 이상의 절연 시트를 포함할 수 있다. 예를 들어, 제 1 캐패시터부(2000)는 제 1 내지 4 절연 시트(101 내지 104)와, 제 1 내지 4 절연 시트(101 내지 104) 상에 각각 형성된 제 1 내지 제 4 내부 전극(201 내지 204)를 포함할 수 있다. 제 1 내지 제 4 내부 전극(201 내지 204)는 예를 들어 1㎛∼10㎛의 두께로 형성할 수 있다. 여기서, 제 1 내지 제 4 내부 전극(201 내지 204)은 X 방향으로 서로 대향되도록 형성된 외부 전극(5100, 5200; 5000)과 일측이 연결되고 타측이 이격되도록 형성된다. 제 1 및 제 3 내부 전극(201, 203)은 제 1 및 제 3 절연 시트(101, 103) 상에 각각 소정 면적으로 형성되며, 일측이 제 1 외부 전극(5100)과 연결되고 타측이 제 2 외부 전극(5200)과 이격되도록 형성된다. 제 2 및 제 4 내부 전극(202, 204)는 제 2 및 제 4 절연 시트(102, 104) 상에 각각 소정 면적으로 형성되며 일측이 제 2 외부 전극(5200)과 연결되고 타측이 제 1 외부 전극(5100)과 이격되도록 형성된다. 즉, 제 1 내지 제 4 내부 전극(201 내지 204)는 외부 전극(5000)의 어느 하나와 교대로 연결되며 제 2 내지 제 4 절연 시트(202 내지 204)를 사이에 두고 소정 영역 중첩되도록 형성된다. 이때, 제 1 내지 제 4 내부 전극(201, 204)은 제 1 내지 제 4 절연 시트(101 내지 104) 각각의 면적 대비 10% 내지 95%의 면적으로 각각 형성된다. 또한, 제 1 내지 제 4 내부 전극(201 내지 204)은 이들 전극 각각의 면적 대비 10% 내지 95%의 면적으로 중첩되도록 형성된다. 한편, 제 1 내지 제 4 내부 전극(201 내지 204)은 예를 들어 정사각형, 직사각형, 소정의 패턴 형상, 소정 폭 및 간격을 갖는 스파이럴 형상 등 다양한 형상으로 형성될 수 있다. 이러한 제 1 캐패시터부(2000)는 제 1 내지 제 4 내부 전극(201 내지 204) 사이에 캐패시턴스가 각각 형성되며, 캐패시턴스는 제 1 내지 제 4 내부 전극(201 내지 204)의 중첩 면적, 절연 시트들(101 내지 104)의 두께 등에 따라 조절될 수 있다. 한편, 제 1 캐패시터부(2000)는 제 1 내지 제 4 내부 전극(201 내지 204) 이외에 적어도 하나 이상의 내부 전극이 더 형성되고, 적어도 하나의 내부 전극이 형성되는 적어도 하나의 절연 시트가 더 형성될 수도 있다. 또한, 제 1 캐패시터부(2000)는 두개의 내부 전극이 형성될 수도 있다. 즉, 본 실시 예는 제 1 캐패시터(2000)의 내부 전극이 네개 형성되는 것을 예로 설명하였으나, 내부 전극은 둘 이상 복수로 형성될 수 있다.
ESD 보호부(3000)는 수직 방향으로 이격되어 형성된 적어도 두개의 방전 전극(310; 311, 312)과, 적어도 두개의 방전 전극(310) 사이에 마련된 적어도 하나의 ESD 보호층(320)을 포함할 수 있다. 예를 들어, ESD 보호부(3000)는 제 5 및 제 6 절연 시트(105, 106)와, 제 5 및 제 6 절연 시트(105, 106) 상에 각각 형성된 제 1 및 제 2 방전 전극(311, 312)과, 제 6 절연 시트(106)를 관통하여 형성된 ESD 보호층(320)을 포함할 수 있다. 여기서, ESD 보호층(320)은 적어도 일부가 제 1 및 제 2 방전 전극(311, 312)과 연결되도록 형성될 수 있다. 제 1 및 제 2 방전 전극(311, 312)은 캐패시터부(2000, 4000)의 내부 전극들(200)과 동일 두께로 형성될 수 있다. 예를 들어, 제 1 및 제 2 방전 전극(311, 312)은 1㎛∼10㎛의 두께로 형성할 수 있다. 그러나, 제 1 및 제 2 방전 전극(311, 312)은 캐패시터부(2000, 4000)의 내부 전극(200)보다 얇거나 두껍게 형성될 수도 있다. 제 1 방전 전극(311)은 제 1 외부 전극(5100)과 연결되어 제 5 절연 시트(105) 상에 형성되며 말단부가 ESD 보호층(320)과 연결되도록 형성된다. 제 2 방전 전극(312)은 제 2 외부 전극(5200)과 연결되어 제 6 절연 시트(106) 상에 형성되며 말단부가 ESD 보호층(320)과 연결되도록 형성된다. 여기서, 제 1 및 제 2 방전 전극(311, 312)의 ESD 보호층(320)과 접촉되는 영역은 ESD 보호층(320)과 동일 크기 또는 이보다 작게 형성될 수 있다. 또한, 제 1 및 제 2 방전 전극(311, 312)은 ESD 보호층(320)을 벗어나지 않고 완전히 중첩되어 형성될 수도 있다. 즉, 제 1 및 제 2 방전 전극(311, 312)의 가장자리는 ESD 보호층(320)의 가장자리와 수직 성분을 이룰 수 있다. 물론, 제 1 및 제 2 방전 전극(311, 312)은 ESD 보호층(320)의 일부에 중첩되도록 형성될 수도 있다. 예를 들어, 제 1 및 제 2 방전 전극(311, 312)는 ESD 보호층(320)의 수평 면적의 10% 내지 100% 중첩되도록 형성될 수 있다. 즉, 제 1 및 제 2 방전 전극(311, 312)은 ESD 보호층(320)을 벗어나게 형성되지 않는다. 한편, 제 1 및 제 2 방전 전극(311, 312)은 ESD 보호층(320)과 접촉되는 일 영역이 접촉되지 않은 영역보다 크게 형성될 수 있다. ESD 보호층(320)은 제 6 절연 시트(106)의 소정 영역, 예를 들어 중심부에 형성되어 제 1 및 제 2 방전 전극(311, 312)과 연결될 수 있다. 이때, ESD 보호층(320)은 제 1 및 제 2 방전 전극(311, 312)과 적어도 일부 중첩되도록 형성될 수 있다. 즉, ESD 보호층(320)은 제 1 및 제 2 방전 전극(311, 312)과 수평 면적의 10% 내지 100% 중첩되도록 형성될 수 있다. ESD 보호층(320)은 제 6 절연 시트(106)의 소정 영역, 예를 들어 중심부에 소정 크기의 관통홀을 형성하고 인쇄 공정을 이용하여 관통홀의 적어도 일부를 도포하거나 매립하도록 형성될 수 있다. ESD 보호층(320)은 적층체(1000) 두께의 1%∼20%의 두께로 형성되고, 적층체(1000)의 일 방향 길이의 3%∼50%의 길이로 형성될 수 있다. 이때, ESD 보호층(320)이 복수로 형성되는 경우 복수의 ESD 보호층(320)의 두께의 합은 적층체(1000) 두께의 1%∼50%로 형성될 수 있다. 또한, ESD 보호층(320)은 적어도 일 방향, 예를 들어 X 방향으로 길이가 긴 장공형으로 형성될 수 있고, X 방향의 길이 는 절연 시트(100)의 X 방향 길이의 5%∼75%로 형성될 수 있다. 그리고, ESD 보호층(320)은 Y 방향으로의 폭이 절연 시트(100)의 Y 방향 폭의 3%∼50%로 형성될 수 있다. 이러한 ESD 보호층(320)은 예를 들어 50㎛∼1000㎛의 직경과 5㎛∼200㎛의 두께로 형성될 수 있다. 이때, ESD 보호층(320)의 두께가 얇을수록 방전 개시 전압이 낮아진다. ESD 보호층(320)은 도전 물질과 절연 물질을 이용하여 형성할 수 있다. 이때, 절연 물질은 복수의 기공(pore)을 갖는 다공성의 절연 물질일 수 있다. 예를 들어, 도전성 세라믹과 절연성 세라믹의 혼합 물질을 제 6 절연 시트(106) 상에 인쇄하여 ESD 보호층(320)을 형성할 수 있다. 한편, ESD 보호층(320)은 적어도 하나의 절연 시트(100) 상에 형성될 수도 있다. 즉, 수직 방향으로 적층된 적어도 하나, 예를 들어 두개의 절연 시트(100)에 ESD 보호층(320)이 각각 형성되고, 그 절연 시트(100) 상에 서로 이격되도록 방전 전극이 형성되어 ESD 보호층(320)과 연결될 수 있다. ESD 보호층(320)의 구조, 재료 등의 보다 자세한 설명은 후술하도록 하겠다.
제 2 캐패시터부(4000)는 ESD 보호부(3000)의 상측에 마련되며, 적어도 둘 이상의 내부 전극과, 이들 사이에 마련된 적어도 둘 이상의 절연 시트를 포함할 수 있다. 예를 들어, 제 2 캐패시터부(2000)는 제 7 내지 제 10 절연 시트(107 내지 110)와, 제 7 내지 제 10 절연 시트(107 내지 110) 상에 각각 형성된 제 5 내지 제 8 내부 전극(205 내지 208)을 포함할 수 있다. 여기서, 제 5 내지 제 8 내부 전극(205 내지 208)은 X 방향으로 서로 대향되도록 형성된 외부 전극(5100, 5200; 5000)과 일측이 연결되고 타측이 이격되도록 형성된다. 제 5 및 제 7 내부 전극(205, 207)은 제 7 및 제 9 절연 시트(107, 109) 상에 소정 면적으로 형성되며, 일측이 제 1 외부 전극(5100)과 연결되고 타측이 제 2 외부 전극(5200)과 이격되도록 형성된다. 제 6 및 제 8 내부 전극(206, 208)는 제 8 및 제 10 절연 시트(108, 110) 상에 각각 소정 면적으로 형성되며 일측이 제 2 외부 전극(5200)과 연결되고 타측이 제 1 외부 전극(5100)과 이격되도록 형성된다. 즉, 제 5 내지 제 8 내부 전극(205 내지 108)이 외부 전극(5000)의 어느 하나와 교대로 연결되며 제 8 내지 제 10 절연 시트(208 내지 110)를 사이에 두고 소정 영역 중첩되도록 형성된다. 이때, 제 5 내지 제 8 내부 전극(205 내지 208)은 제 7 내지 제 10 절연 시트(107 내지 110) 각각의 면적 대비 10% 내지 85%의 면적으로 각각 형성된다. 또한, 제 5 내지 제 8 내부 전극(205 내지 208)은 이들 전극 각각의 면적 대비 10% 내지 85%의 면적으로 중첩되도록 형성된다. 또한, 제 5 내지 제 8 내부 전극(205 내지 208)은 예를 들어 1㎛∼10㎛의 두께로 형성할 수 있다. 한편, 제 5 내지 제 8 내부 전극(205 내지 208)은 예를 들어 정사각형, 직사각형, 소정의 패턴 형상, 소정 폭 및 간격을 갖는 스파이럴 형상 등 다양한 형상으로 형성될 수 있다. 이러한 제 2 캐패시터부(4000)는 제 5 내지 제 8 내부 전극(205 내지 208) 사이에 캐패시턴스가 각각 형성되며, 캐패시턴스는 제 5 내지 제 8 내부 전극(205 내지 208)의 중첩 면적, 절연 시트들(108 내지 110)의 두께 등에 따라 조절될 수 있다. 한편, 제 2 캐패시터부(4000)는 제 3 및 제 4 내부 전극(203, 204) 이외에 적어도 하나 이상의 내부 전극이 더 형성되고, 적어도 하나의 내부 전극이 형성되는 적어도 하나의 절연 시트가 더 형성될 수도 있다. 또한, 제 2 캐패시터부(4000)는 두개의 내부 전극이 형성될 수도 있다. 즉, 본 실시 예는 제 2 캐패시터(4000)의 내부 전극이 네개 형성되는 것을 예로 설명하였으나, 내부 전극은 둘 이상 복수로 형성될 수 있다.
한편, 제 1 캐패시터부(2000)의 내부 전극들(201 내지 204)과 제 2 캐패시터부(4000)의 내부 전극들(205 내지 208)은 동일 형상 및 동일 면적으로 형성될 수 있고, 중첩 면적 또한 동일할 수 있다. 또한, 제 1 캐패시터부(2000)의 절연 시트들(101 내지 104)와 제 2 캐패시터부(4000)의 절연 시트들(107 내지 110)은 동일 두께를 가질 수 있다. 이때, 제 1 절연 시트(101)가 하부 커버층으로 기능할 경우 제 1 절연 시트(101)는 나머지 절연 시트들에 비해 두껍게 형성될 수 있다. 따라서, 제 1 및 제 2 캐패시터부(2000, 4000)는 캐패시턴스가 동일할 수 있다. 그러나, 제 1 및 제 2 캐패시터부(2000, 4000)는 캐패시턴스가 다를 수 있으며, 이 경우 내부 전극의 면적, 내부 전극의 중첩 면적, 절연 시트의 두께의 적어도 어느 하나가 서로 다를 수 있다. 또한, 캐패시터부(2000, 4000)의 내부 전극(201 내지 208)는 ESD 보호부(3000)의 방전 전극(310)보다 길게 형성될 수 있고, 면적 또한 크게 형성될 수 있다.
한편, 캐패시터부(2000, 4000)의 내부 전극들(201 내지 208)의 두께는 적층체(1000) 두께의 0.05%∼50%로 형성될 수 있다. 즉, 내부 전극들(201 내지 208) 각각의 두께의 합은 적층체(1000) 두께의 0.05%∼50%로 형성될 수 있다. 이때, 내부 전극들(201 내지 208) 각각의 두께는 동일할 수도 있고, 적어도 어느 하나가 다를 수 있다. 예를 들어, 내부 전극들(201 내지 208)의 적어도 하나가 나머지보다 두껍거나 얇게 형성될 수 있다. 또한, 내부 전극들(201 내지 208) 각각은 적어도 일 영역의 두께가 다른 영역과 다를 수 있다. 그러나, 내부 전극들(201 내지 208) 중에서 적어도 하나의 두께가 다른 경우와, 내부 전극들(201 내지 208) 각각의 적어도 일 영역의 두께가 다른 경우에도 내부 전극들(201 내지 208)의 두께의 합은 적층체(1000) 두께의 0.05%∼50%로 형성될 수 있다. 또한, 캐패시터부(2000, 4000)의 내부 전극들(201 내지 208)의 단면적은 적층체(1000) 단면적의 0.05%∼50%로 형성될 수 있다. 즉, 내부 전극들(201 내지 208)의 X 방향 및 Y 방향 각각의 단면적의 합은 적층체(1000)의 X 방향 및 Y 방향 각각의 단면적의 0.05%∼50%로 형성될 수 있다. 이때, 내부 전극들(201 내지 208) 각각은 단면적이 동일할 수도 있고, 적어도 어느 하나가 다를 수 있다. 그러나, 내부 전극들(201 내지 208) 중에서 적어도 하나의 단면적이 다른 경우에도 내부 전극들(201 내지 208)의 단면적의 합은 적층체(1000) 단면적의 0.05%∼50%로 형성될 수 있다. 그리고, 캐패시터부(2000, 4000)의 내부 전극들(201 내지 208) 각각의 길이 및 폭은 절연 시트(100)의 길이 및 폭의 95% 이하로 형성될 수 있다. 즉, 내부 전극들(201 내지 208)은 X 방향의 길이가 절연 시트(100)의 X 방향 길이의 10%∼95%로 형성되고, Y 방향의 폭이 절연 시트(100)의 Y 방향 폭의 10%∼95%로 형성될 수 있다. 그러나, 내부 전극들(201 내지 208)은 절연 시트(100)를 사이에 두고 적어도 일부 영역이 중첩되어 형성되어야 하므로 길이 및 폭이 절연 시트(100) 길이 및 폭의 50%∼95%로 형성되는 것이 바람직하고, 80%∼95%로 형성되는 것이 더욱 바람직하다. 여기서, 내부 전극들(210 내지 208) 중에서 적어도 어느 하나의 길이가 다른 내부 전극의 길이와 다를 수 있다. 예를 들어, 하나의 내부 전극의 길이가 다른 내부 전극들의 길이보다 길거나 짧을 수 있다. 하나의 내부 전극의 길이가 다른 내부 전극들보다 길 경우 중첩 면적이 증가하게 되고, 작을 경우 중첩 면적이 줄어들게 된다. 따라서, 적어도 어느 하나의 내부 전극의 길이를 다르게 함으로써 정전용량을 조정할 수 있다.
외부 전극(5100, 5200; 5000)는 적층체(1000)의 서로 대향되는 두 측면에 마련되어 제 1 및 제 2 캐패시터부(2000, 4000)와 ESD 보호부(3000)의 내부 전극과 연결된다. 이러한 외부 전극(5000)은 적층체(1000)의 서로 대향되는 두 측면, 즉 제 1 및 제 2 면 뿐만 아니라 적층체(1000) 상부면 및 하부면, 즉 제 3 면 및 제 4 면의 적어도 어느 한 면에도 형성될 수 있다. 즉, 외부 전극(5000)은 적층체(1000)의 서로 대향되는 제 1 면 및 제 2 면에 모두 형성되고 제 3 면 및 제 4 면의 적어도 어느 하나에도 형성될 수 있다. 물론, 도 4에 도시된 바와 같이 외부 전극(5000)은 제 1 내지 제 4 면 이외의 제 5 면 및 제 6 면에도 형성될 수 있다. 이때, 외부 전극(5000)은 적층체(1000)의 제 1 및 제 2 면에 모두 형성될 수 있고, 그에 따라 적층체(1000)의 제 1 면 및 제 2 면이 노출되지 않을 수 있다. 또한, 적층체(1000)의 제 3 면 내지 제 6 면의 적어도 어느 한 면, 바람직하게는 제 3 면 내지 제 6 면에 형성된 외부 전극(5000)은 도 4에 도시된 바와 같이 적층체(1000)의 중앙부를 사이에 두고 서로 이격되어 형성될 수 있다. 따라서, 적층체(1000)의 제 3 면 내지 제 6 면에 형성된 외부 전극(5000)은 적층체(1000)의 표면을 노출시킬 수 있다. 이때, 적층체(1000)의 제 3 면 내지 제 6 면에 형성된 외부 전극(5000)은 적층체(1000)의 길이 방향, 즉 X 방향으로 해당 면의 면적의 10%∼70%의 면적으로 형성될 수 있다. 또한, 외부 전극(1000)은 도 4에 도시된 바와 같이 적층체(1000)의 제 3 면 내지 제 6 면에 형성된 부분이 중앙부가 가장자리보다 큰 형상으로 형성될 수 있다. 즉, 두 면이 접촉되는 가장자리로부터 각 면의 중앙부로 제 1 면 및 제 2 면으로부터의 길이가 길어지는 형상으로 라운드하게 형성될 수 있다. 이때, 길이가 긴 부분과 짧은 부분은 예를 들어 5㎛∼100㎛의 길이 차이를 가질 수 있다. 즉, 중앙부가 가장자리보다 예를 들어 5㎛∼100㎛ 더 길게 형성될 수 있다. 한편, 제 3 면 및 제 4 면에 각각 형성된 제 1 및 제 2 외부 전극(5100, 5200)의 부분은 서로 다른 형상 및/또는 서로 다른 면적을 갖도록 형성될 수 있고, 제 5 면 및 제 6 면에 각각 형성된 제 1 및 제 2 외부 전극(5100, 5200)의 부분 또한 서로 다른 형상 및/또는 서로 다른 면적을 갖도록 형성될 수 있다. 이러한 외부 전극(5000)은 적어도 하나의 층으로 형성될 수 있다. 외부 전극(5000)은 Ag 등의 금속층으로 형성될 수 있고, 금속층 상에 적어도 하나의 도금층이 형성될 수도 있다. 예를 들어, 외부 전극(5000)은 구리층, Ni 도금층 및 Sn 또는 Sn/Ag 도금층이 적층 형성될 수도 있다. 물론, 도금층은 Cu 도금층 및 Sn 도금층이 적층될 수도 있으며, Cu 도금층, Ni 도금층 및 Sn 도금층이 적층될 수도 있다. 또한, 외부 전극(5000)은 예를 들어 0.5%∼20%의 Bi2O3 또는 SiO2를 주성분으로 하는 다성분계의 글래스 프릿(Glass frit)을 금속 분말과 혼합하여 형성할 수 있다. 이때, 글래스 프릿과 금속 분말의 혼합물은 페이스트 형태로 제조되어 적층체(1000)의 두면에 도포될 수 있다. 이렇게 외부 전극(5000)에 글래스 프릿이 포함됨으로써 외부 전극(5000)과 적층체(1000)의 밀착력을 향상시킬 수 있고, 내부 전극(200)과 외부 전극(5000)의 콘택 반응을 향상시킬 수 있다. 또한, 글래스가 포함된 도전성 페이스트가 도포된 후 그 상부에 적어도 하나의 도금층이 형성되어 외부 전극(5000)이 형성될 수 있다. 즉, 글래스가 포함된 금속층과, 그 상부에 적어도 하나의 도금층이 형성되어 외부 전극(5000)이 형성될 수 있다. 예를 들어, 외부 전극(5000)은 글래스 프릿과 Ag 및 Cu의 적어도 하나가 포함된 층을 형성한 후 전해 또는 무전해 도금을 통하여 Ni 도금층 및 Sn 도금층 순차적으로 형성할 수 있다. 이때, Sn 도금층은 Ni 도금층과 같거나 두꺼운 두께로 형성될 수 있다. 물론, 외부 전극(5000)은 적어도 하나의 도금층만으로 형성될 수도 있다. 즉, 페이스트를 도포하지 않고 적어도 1회의 도금 공정을 이용하여 적어도 일층의 도금층을 형성하여 외부 전극(5000)을 형성할 수도 있다. 한편, 외부 전극(5000)은 2㎛∼100㎛의 두께로 형성될 수 있으며, Ni 도금층이 1㎛∼10㎛의 두께로 형성되고, Sn 또는 Sn/Ag 도금층은 2㎛∼10㎛의 두께로 형성될 수 있다.
한편, 표면층(400)은 도 3에 도시된 바와 같이 적층체(1000)의 적어도 일 표면에 형성될 수 있다. 예를 들어, 표면층(1000)은 Z 방향으로 적층체(1000)의 상부면 및 하부면에 형성될 수 있고, 적층체(1000)의 네 측면에 더 형성될 수 있다. 표면층(400)은 적층체(1000) 성분, 즉 절연 시트(100)의 성분과 글래스 성분이 혼합된 절연 물질로 형성될 수 있다. 즉, MLCC 등의 유전체 재료 분말, BaTiO3, BaCO3, TiO2, Nd2O3, Bi2O3, Zn0, Al2O3 중의 하나 이상을 포함하는 물질과 글래스가 혼합된 물질을 이용하여 표면층(400)을 형성할 수 있다. 이때, 절연 시트 성분과 글래스 성분의 혼합물을 이용한 표면층(400)은 적층체(1000)의 상부면 및 하부면에 형성되는 것이 바람직하다. 또한, 표면층(400)은 글래스, 폴리머 및 세라믹의 적어도 하나를 이용하여 형성할 수 있다. 여기서, 폴리머로는 파릴렌(parylene), 테프론(teflon) 등을 포함할 수 있다. 즉, 글래스, 폴리머 및 세라믹 각각 이용하거나 이들의 적어도 둘 이상의 혼합물을 이용하여 외부 전극(5000)이 형성된 면을 제외한 네면 또는 외부 전극(5000)이 형성된 면을 포함한 여섯면에 표면층(400)을 형성할 수 있다.
한편, 캐패시터부(2000, 4000)의 내부 전극들(201 내지 208)과 ESD 보호부(3000)의 방전 전극(311, 312)은 도전성 물질로 형성될 수 있는데, 예를 들어 Al, Cu, Ag, Pt, Au 등의 금속 또는 금속 합금으로 형성될 수 있다. 즉, 내부 전극들(201 내지 208)과 방전 전극(310)은 하나의 금속 또는 적어도 둘 이상의 금속 합금으로 형성될 수 있다. 물론, 내부 전극들(201 내지 208)과 방전 전극(310)은 도전성을 갖는 금속 산화물, 금속 질화물 등으로 형성될 수도 있다. 캐패시터부(2000, 4000)의 내부 전극들(201 내지 208; 200)과 ESD 보호부(3000)의 방전 전극(311, 312; 310)은 다양한 방법으로 형성할 수 있다. 예를 들어 전극들은 도전성 페이스트를 스크린 프린팅 방법으로 도포하여 형성할 수 있다. 또한, 전극들은 포토리소그라피 공정을 이용하여 형성할 수도 있다. 즉, 절연 시트(100) 상에 도전층을 형성한 후 소정의 마스크를 이용한 사진 및 식각 공정으로 도전층을 패터닝함으로써 전극들을 형성할 수 있다. 이때, 도전층은 스퍼터, CVD 등의 다양한 방법으로 형성할 수 있다. 또한, 전극들은 도금 공정을 이용하여 형성할 수도 있다. 즉, 절연 시트(100) 상에 감광성 드라이 필름을 형성한 후 소정의 마스크를 이용하여 사진 및 현상하여 소정 영역을 노출시키고, 도금 공정을 실시하여 노출된 영역으로부터 도금층을 성장시켜 소정 패턴의 전극들을 형성할 수 있다. 이때, 절연 시트(100) 상에 시드층을 먼저 형성한 후 도금 공정을 실시하며, 도금 공정이 완료된 후 감광성 드라이 필름을 제거할 때 전극 패턴 이외의 영역에 잔류하는 시드층을 제거할 수 있다. 또한, 내부 전극들(201 내지 208)과 방전 전극(310)은 적층체(1000)를 이루는 성분이 포함될 수 있다. 즉, 내부 전극들(201 내지 208)과 방전 전극(310)은 도전성 물질 뿐만 아니라 절연 시트(100)를 이루는 성분이 포함될 수 있다. 즉, MLCC 등의 유전체 재료 분말, BaTiO3, BaCO3, TiO2, Nd2O3, Bi2O3, Zn0, Al2O3 중의 하나 이상을 포함하는 물질이 포함된 도전성 물질을 이용하여 내부 전극들(201 내지 208)과 방전 전극(310)을 형성할 수 있다. 이때, 적층체 성분, 즉 절연 시트의 성분은 20% 이하로 도전성 물질에 포함될 수 있는데, 예를 들어 절연 시트의 성분와 도전성 물질의 혼합물을 100이라 할 때 절연 시트 성분이 1∼20 정도 포함될 수 있다. 이렇게 절연 시트 성분이 포함됨으로써 내부 전극들(201 내지 208)과 방전 전극(310)의 수축률을 적층체(1000)와 유사하게 할 수 있고, 전극들과 절연 시트(100)의 결합력을 향상시킬 수 있다.
여기서, ESD 보호부(3000)와 캐패시터부(2000, 4000) 사이의 거리는 캐패시터부(2000, 4000) 내의 두 내부 전극 사이의 거리보다 짧거나 같을 수 있다. 즉, ESD 보호부(3000)와 캐패시터부(2000, 4000) 사이에 위치한 제 5 및 제 7 절연 시트(105, 107)의 각각의 두께는 캐패시터부(2000, 4000) 내의 내부 전극(200) 사이에 위치한 절연 시트들(102 내지 104, 107 내지 110)의 두께보다 얇거나 같을 수 있다. 또한, ESD 보호부(3000)와 캐패시터부(2000, 4000) 사이의 거리는 ESD 보호부(3000)의 두 방전 전극(310) 사이의 거리보다 짧거나 같을 수 있다. 즉, ESD 보호부(3000)와 캐패시터부(2000, 4000) 사이에 위치한 제 5 및 제 7 절연 시트(105, 107)의 각각의 두께는 ESD 보호층(320)이 형성된 제 6 절연 시트(106)의 두께보다 얇거나 같을 수 있다. 결국, ESD 보호부(3000)와 캐패시터부(2000, 4000) 사이에 위치한 제 5 및 제 7 절연 시트(105, 107)의 각각의 두께는 캐패시터부(2000, 4000) 내의 내부 전극(200) 사이에 위치한 절연 시트들(102 내지 104, 107 내지 110)의 두께보다 얇거나 같은 두께로 형성되거나, ESD 보호부(3000)의 두 방전 전극(310) 사이의 거리(B)보다 얇거나 같은 두께로 형성될 수 있다. 즉, ESD 보호부(3000)와 캐패시터부(2000, 4000) 사이의 거리를 A1 및 A2, 캐패시터부(2000, 4000) 내의 두 내부 전극 사이의 거리를 C1 및 C2, 그리고 ESD 보호부(3000)의 두 방전 전극(300) 사이의 거리를 B라 할 때 A1=A2≤C1=C2 또는 A1=A2≤B일 수 있다. 물론, A1과 A2, 그리고 C1과 C2는 같지 않을 수도 있다. 한편, 최하층 및 최상층의 절연 시트, 즉 제 1 및 제 11 절연 시트(101, 111)의 두께는 각각 10㎛ 이상 적층체(1000) 두께의 50% 이하일 수 있다. 이때, 제 1 및 제 11 절연 시트(101, 111)의 두께를 각각 D1 및 D2라 할 때 B≤D1=D2일 수 있으며, D1과 D2가 다를 수도 있다.
한편, 내부 전극들(201 내지 208)이 형성된 절연 시트(100)와, 방전 전극(311, 312)이 형성된 절연 시트(100), 그리고 ESD 보호층(320)이 형성된 절연 시트(100)는 실리콘을 이용하여 코팅할 수 있다. 물론, 적층체(1000) 또한 실리콘을 이용하여 코팅할 수도 있다. 이때, 적층체(1000)는 표면층(400)이 형성되고 외부 전극(5000)이 형성되지 않은 상태에서 코팅될 수도 있고, 외부 전극(5000)이 형성된 후에 코팅될 수도 있다. 여기서, 실리콘 코팅은 스프레이 방식, 침지 방식 등 다양한 방식으로 실시될 수 있다. 이렇게 절연 시트(100) 및/또는 적층체(1000)를 코팅함으로써 감전 방지 소자의 신뢰성을 향상시킬 수 있다. 즉, 절연 시트(100) 및/또는 적층체(1000)는 수분이 침투하게 되어 신뢰성이 저하될 수 있는데, 실리콘을 이용하여 코팅함으로써 수분 침투를 방지할 수 있고, 그에 따라 신뢰성 저하를 방지할 수 있다.
한편, 본 발명의 제 1 실시 예는 적층체(1000) 내에 하나의 ESD 보호층(320)을 구비하는 ESD 보호부(3000)가 마련된 경우를 설명하였으나, ESD 보호층(320)이 둘 이상 복수 마련될 수도 있어 ESD 보호부(3000)가 복수 마련될 수도 있다. 예를 들어, 수직 방향으로 ESD 보호층(320)이 적어도 둘 이상 형성되고 ESD 보호층(320) 사이에 방전 전극이 더 형성되어 하나의 감전 방지 소자가 적어도 하나의 캐패시터와 둘 이상의 ESD 보호부로 이루어질 수 있다. 또한, 캐패시터부(2000, 4000)의 내부 전극들(200)과 ESD 보호부(3000)의 방전 전극(310) 및 ESD 보호층(320)이 Y 방향으로 적어도 둘 이상 형성될 수 있다. 따라서, 하나의 적층체(1000) 내에 복수의 감전 방지 소자가 병렬로 마련될 수도 있다.
도 7 및 도 8은 본 발명의 일 실시 예의 감전 방지 소자의 ESD 보호층(320)의 단면 개략도 및 단면 사진이다. 또한, 도 9는 ESD 보호층(320)과 방전 전극(310)을 포함한 ESD 보호부(3000)의 단면 사진이다.
도 7의 (a) 및 도 8의 (a)에 도시된 바와 같이, ESD 보호층(320)은 도전 물질과 절연 물질을 혼합하여 형성할 수 있다. 즉, ESD 보호층(320)은 도전 물질과 절연 물질이 혼합된 ESD 보호 물질이 적어도 하나의 시트(100)에 형성된 관통홀의 적어도 일부에 도포되거나 매립되어 형성될 수 있다. 예를 들어, ESD 보호층(320)은 도전성 세라믹과 절연성 세라믹을 혼합한 ESD 보호 물질을 이용하여 형성할 수 있다. 이 경우 ESD 보호층(320)은 도전성 세라믹과 절연성 세라믹을 예를 들어 10:90 내지 90:10의 혼합 비율로 혼합하여 형성할 수 있다. 절연성 세라믹의 혼합 비율이 증가할수록 방전 개시 전압이 높아지고, 도전성 세라믹의 혼합 비율이 증가할수록 방전 개시 전압이 낮아질 수 있다. 따라서, 소정의 방전 개시 전압을 얻을 수 있도록 도전성 세라믹과 절연성 세라믹의 혼합 비율을 조절할 수 있다. 이때, ESD 보호층(320)에는 복수의 기공(미도시)이 형성될 수 있다. 즉, ESD 보호층(320)은 다공성의 절연 물질을 이용하므로 복수의 기공이 형성될 수 있다. 기공이 형성됨으로써 ESD 전압을 더욱 용이하게 접지 단자로 바이패스시킬 수 있다.
또한, ESD 보호층(300)은 도전층과 절연층을 적층하여 소정의 적층 구조로 형성할 수 있다. 즉, ESD 보호층(300)은 도전층과 절연층을 적어도 1회 적층하여 도전층과 절연층이 구분되어 형성할 수 있다. 예를 들어, ESD 보호층(320)은 도전층과 절연층이 적층되어 2층 구조로 형성될 수 있고, 도전층, 절연층 및 도전층이 적층되어 3층 구조로 형성될 수 있다. 또한, 도전층(321)과 절연층(322)이 복수회 반복 적층되어 3층 이상의 적층 구조로 형성될 수도 있다. 예를 들어, 도 7의 (b)에 도시된 바와 같이 제 1 도전층(321a), 절연층(322) 및 제 2 도전층(321b)이 적층된 3층 구조의 ESD 보호층(300)이 형성될 수 있다. 도 8의 (b)는 절연 시트 사이의 내부 전극 사이에 3층 구조의 ESD 보호층이 형성된 사진이다. 한편, 도전층과 절연층을 복수회 적층하는 경우 최상층 및 최하층은 도전층이 위치할 수 있다. 이때, 도전층(321)과 절연층(322)의 적어도 일부에는 복수의 기공(미도시)이 형성될 수 있다. 예를 들어, 도전층(321) 사이에 형성된 절연층(322)은 다공성 구조로 형성되므로 절연층(322) 내에 복수의 기공이 형성될 수 있다.
그리고, ESD 보호층(320)은 소정 영역에 공극(void)이 더 형성될 수도 있다. 예를 들어, 도전 물질과 절연 물질이 혼합된 층의 사이에 공극이 형성될 수 있고, 도전층과 절연층 사이에 공극이 형성될 수도 있다. 즉, 도전 물질과 절연 물질의 제 1 혼합층, 공극 및 제 2 혼합층이 적층 형성될 수 있고, 도전층, 공극 및 절연층이 적층 형성될 수도 있다. 예를 들어, ESD 보호층(320)은 도 7의(c)에 도시된 바와 같이 제 1 도전층(321a), 제 1 절연층(322a), 공극(323), 제 2 절연층(322b) 및 제 2 도전층(321b)이 적층되어 형성될 수 있다. 즉, 도전층(321) 사이에 절연층(322)이 형성되고, 절연층(322) 사이에 공극(323)이 형성될 수 있다. 도 8의 (c)에는 이러한 적층 구조를 갖는 ESD 보호층(320)의 단면 사진이다. 물론, 도전층, 절연층, 공극이 반복 적층되어 ESD 보호층(320)이 형성될 수도 있다. 한편, 도전층(321), 절연층(322) 및 공극(323)이 적층되는 경우 이들 모두의 두께가 모두 동일할 수 있고, 적어도 어느 하나의 두께가 다른 것들에 비해 얇을 수 있다. 예를 들어, 공극(323)이 도전층(321) 및 절연층(322)보다 얇을 수 있다. 또한, 도전층(321)은 절연층(322)과 동일 두께로 형성될 수도 있고, 절연층(322)보다 두껍거나 얇게 형성될 수도 있다. 한편, 공극(323)은 고분자 물질을 충진한 후 소성 공정을 실시하여 고분자 물질을 제거함으로써 형성할 수 있다. 예를 들어, 도전성 세라믹이 포함된 제 1 고분자 물질, 절연성 세라믹이 포함된 제 2 고분자 물질, 그리고 도전성 세라믹 또는 절연성 세라믹 등이 포함되지 않은 제 3 고분자 물질을 비아홀 내에 충진한 후 소성 공정을 실시하여 고분자 물질을 제거함으로써 도전층, 절연층 및 공극이 형성될 수 있다. 한편, 공극(323)은 층이 구분되지 않고 형성될 수도 있다. 예를 들어, 도전층(321a, 321b) 사이에 절연층(322)이 형성되고 절연층(322) 내에 수직 방향 또는 수평 방향으로 복수의 기공이 연결되어 공극(323)이 형성될 수 있다. 즉, 공극(323)은 절연층(322) 내에 복수의 기공으로 형성될 수 있다. 물론, 공극(323)이 복수의 기공에 의해 도전층(321)에 형성될 수도 있다.
또한, ESD 보호층(320)은 다공성 절연 물질 및 도전 물질을 포함하는 ESD 보호 물질이 홀의 일부에 도포되고 나머지 영역은 ESD 보호 물질이 도포되지 않아 공극이 형성될 수 있다. 물론, ESD 보호층(320)은 관통홀 내부에 ESD 보호 물질이 형성되지 않고 두 방전 전극(311, 312) 사이에 공극이 형성될 수도 있다.
한편, 도 9에 도시된 바와 같이 ESD 보호층(320)은 일 방향, 예를 들어 도 1의 길이 방향(즉, X 방향)으로 긴 형상으로 형성될 수 있고, 내부에 복수의 기공이 형성될 수 있다. 또한, ESD 보호층(320)의 하부 및 상부에 방전 전극(311, 312)이 형성될 수 있는데, 방전 전극(311, 312)은 적어도 일 영역이 제거되거나, 적어도 일 영역의 두께가 다르게 형성될 수 있다. 즉, 방전 전극(311, 312)은 적어도 일 영역이 기공(porus)을 갖도록 할 수 있다. 그러나, 방전 전극(311, 312)이 부분적으로 제거되더라도 끊어지지 않고 평면 상으로 전체적으로 연결된 형상을 유지하므로 전기적인 특성이 크게 저하되지는 않는다. 이렇게 방전 전극(311, 312)이 적어도 일 영역이 제거되거나 다른 두께로 형성되면 방전 전극(311, 312)이 저항을 갖게 되어 ESD 전압의 에너지 레벨을 낮출 수 있어 더욱 효과적인 방전이 가능하게 된다.
ESD 보호층(320)에 이용되는 도전층(321)은 소정의 저항을 갖고 전류를 흐르게 할 수 있다. 예를 들어, 도전층(321)은 수Ω 내지 수백㏁을 갖는 저항체일 수 있다. 이러한 도전층(321)은 ESD 등이 과전압이 유입될 경우 에너지 레벨을 낮춰 과전압에 의한 감전 방지 소자의 구조적인 파괴가 일어나지 않도록 한다. 즉, 도전층(321)은 전기 에너지를 열 에너지로 변환시키는 히트 싱크(heat sink)의 역할을 한다. 이러한 도전층(321)은 도전성 세라믹을 이용하여 형성할 수 있으며, 도전성 세라믹은 La, Ni, Co, Cu, Zn, Ru, Ag, Pd, Pt, W, Fe, Bi 중의 하나 이상을 포함한 혼합물을 이용할 수 있다. 또한, 도전층(321)은 1㎛∼50㎛의 두께로 형성할 수 있다. 즉, 도전층(321)이 복수의 층으로 형성될 경우 전체 두께의 합이 1㎛∼50㎛로 형성될 수 있다.
또한, ESD 보호층(320)에 이용되는 절연층(322)은 방전 유도 물질로 이루어질 수 있고, 다공성 구조를 가진 전기 장벽으로 기능할 수 있다. 이러한 절연층(322)은 절연성 세라믹으로 형성될 수 있고, 절연성 세라믹은 50∼50000 정도의 유전율을 갖는 강유전체 물질이 이용될 수 있다. 예를 들어, 절연성 세라믹은 MLCC 등의 유전체 재료 분말, SiO2, Fe2O3, Co3O4, BaTiO3, BaCO3, TiO2, Nd, Bi, Zn, Al2O3 중의 하나 이상을 포함한 혼합물을 이용하여 형성할 수 있다. 이러한 절연층(322)은 1㎚∼30㎛ 정도 크기의 기공이 복수 형성되어 30%∼80%의 기공률로 형성된 다공성 구조로 형성될 수 있다. 이때, 기공 사이의 최단 거리의 평균은 1㎚∼50㎛ 정도일 수 있다. 즉, 절연층(322)은 기공률이 클수록 기공 사이의 거리가 짧아지고 기공의 크기가 클수록 기공 사이의 거리가 가까울 수 있다. 절연층(322)은 전류가 흐르지 못하는 전기 절연 물질로 형성되지만, 기공이 형성되므로 기공을 통해 전류가 흐를 수 있다. 이때, 기공의 크기가 커지거나 기공률이 커질수록 방전 개시 전압이 낮아질 수 있고, 이와 반대로 기공의 크기가 작아지거나 기공률이 낮아지면 방전 개시 전압이 높아질 수 있다. 그러나, 기공의 크기가 30㎛를 초과하거나 기공률이 80%를 초과하면 ESD 보호층(320)의 형상 유지가 어려울 수 있다. 따라서, ESD 보호층(320)의 형상을 유지하면서 방전 개시 전압을 조절하도록 절연층(322)의 기공 크기 및 기공률을 조절할 수 있다. 한편, ESD 보호층(320)이 절연 물질과 도전 물질의 혼합 물질로 형성되는 경우 절연 물질은 미세 기공 및 기공률을 갖는 절연성 세라믹을 이용할 수 있다. 또한, 절연층(322)은 미세 기공에 의해 절연 시트(100)의 저항보다 낮은 저항을 갖고, 미세 기공을 통해 부분 방전이 이루어질 수 있다. 즉, 절연층(322)은 미세 기공이 형성되어 미세 기공을 통해 부분 방전이 이루어진다. 이러한 절연층(322)은 1㎛∼50㎛의 두께로 형성할 수 있다. 즉, 절연층(322)이 복수의 층으로 형성될 경우 전체 두께의 합이 1㎛∼50㎛로 형성될 수 있다.
또한, ESD 보호층(320)에는 다공성 절연 물질 및 도전 물질 뿐만 아니라 절연 시트(100)를 이루는 성분이 포함될 수 있다. 즉, MLCC 등의 유전체 재료 분말, BaTiO3, BaCO3, TiO2, Nd2O3, Bi2O3, Zn0, Al2O3 중의 하나 이상을 포함하는 물질이 포함된 다공성 절연 물질 또는 도전성 물질을 이용하여 ESD 보호층(320)을 형성할 수 있다. 이때, 적층체 성분, 즉 절연 시트의 성분은 20% 이하로 다공성 절연 물질 또는 도전 물질에 포함될 수 있는데, 예를 들어 절연 시트의 성분와 다공성 절연 물질의 혼합물을 100이라 할 때 절연 시트 성분이 1∼20 정도 포함될 수 있다. 이렇게 절연 시트 성분이 포함됨으로써 ESD 보호층(320)의 수축률을 적층체(1000)와 유사하게 할 수 있다.
상기한 바와 같은 본 발명의 제 1 실시 예에 따른 감전 방지 소자는 도 5에 도시된 바와 같이 전자기기의 금속 케이스(10)와 내부 회로(20) 사이에 마련될 수 있다. 즉, 감전 방지 소자는 외부에 적어도 일부분이 전도체로 이루어지고 전원을 외부로부터 공급받는 전자기기의 내부 회로(20), 예를 들어 PCB 상에 마련될 수 있다. 여기서, 전자기기는 이동식 변압기 또는 전자기기에 내장된 내장형 변압기를 통해 공급된 전압을 이용하여 구동되거나 충전 가능한 배터리를 내장하여 배터리로부터 공급된 전압을 이용하여 구동될 수 있다. 이때, 외부 전극(5000)의 어느 하나가 전자기기의 금속 케이스(10)에 연결되고, 다른 하나가 접지 단자와 연결될 수 있다. 접지 단자는 내부 회로(20) 내에 마련될 수 있다. 예를 들어, 제 1 외부 전극(5100)이 전자기기의 금속 케이스(10)에 연결되고, 제 2 외부 전극(5200)은 접지 단자에 연결될 수 있다. 또한, 도 6에 도시된 바와 같이 전자기기의 금속 케이스(10)와 내부 회로(20) 사이에 콘택부(30)와 감전 방지 소자가 마련될 수 있다. 이때, 감전 방지 소자는 외부 전극(5000)의 어느 하나가 콘택부(30)에 연결되고, 다른 하나가 접지 단자가 연결될 수 있다. 예를 들어, 제 1 외부 전극(5100)이 콘택부(30)에 연결되고, 제 2 외부 전극(5200)은 접지 단자에 연결될 수 있다. 따라서, 내부 회로(20)의 접지 단자로부터 금속 케이스로 전달되는 감전 전압을 250㎂ 이상 흐르지 못하게 차단할 수 있고, 외부로부터 금속 케이스(10)를 통해 내부 회로(20)로 인가되는 ESD 전압을 접지 단자로 바이패스시켜 내부 회로(20)를 보호할 수 있다. 즉, 본 발명의 감전 방지 소자는 정격 전압 및 감전 전압에서는 외부 전극(5000) 사이에서 전류가 흐르지 못하고, ESD 전압에서는 ESD 보호부(3000)를 통해 전류가 흘러 ESD 전압이 접지 단자로 바이패스된다. 한편, 감전 방지 소자는 방전 개시 전압이 정격 전압보다 높고 ESD 전압보다 낮을 수 있다. 예를 들어, 감전 방지 소자는 정격 전압이 100V 내지 240V일 수 있고, 감전 전압은 회로의 동작 전압과 같거나 높을 수 있으며, 외부의 정전기 등에 의해 발생되는 ESD 전압은 감전 전압보다 높을 수 있고, 방전 개시 전압은 350V∼15kV일 수 있다. 또한, 캐패시터부(2000, 4000)에 의해 외부와 내부 회로(20) 사이에 통신 신호가 전달될 수 있다. 즉, 외부로부터의 통신 신호, 예를 들어 RF 신호는 캐패시터부(2000, 4000)에 의해 내부 회로(20)로 전달될 수 있고, 내부 회로(20)로부터의 통신 신호는 캐패시터부(2000, 4000)에 의해 외부로 전달될 수 있다. 따라서, 별도의 안테나가 마련되지 않고 금속 케이스(10)를 안테나로 이용하는 경우에도 캐패시터부(2000, 4000)를 이용하여 외부와의 통신 신호를 주고받을 수 있다. 또한, 캐패시터부(2000, 4000)가 안테나 역할을 할 수 있으므로 감전 방지 소자는 예를 들어 700㎒ 이상의 휴대용 통신 장치에서 통신용 주파수의 안테나 매칭용으로 이용되는 캐패시터의 역할을 수행하거나 대체할 수 있다. 즉, 감전 방지 소자는 700㎒ 이상의 주파수 영역에서 통신용 안테나를 구성하는 회로에 사용되는 캐패시터를 대체하거나 병행하여 사용할 수 있다. 다시 말하면, 감전 방지 소자가 700㎒ 이상의 주파수 영역에서 통신용 안테나를 구성하는 회로에 필요한 정전용량을 대체할 수 있다. 결국, 본 발명에 따른 감전 방지 소자는 내부 회로의 접지 단자로부터 인가되는 감전 전압을 차단하고, 외부로부터 인가되는 ESD 전압을 접지 단자로 바이패스시키며, 외부와 전자기기 사이에 통신 신호를 전달할 수 있다. 또한, 감전 방지 소자가 콘택부(30)와 내부 회로(20) 사이에 마련되는 경우 콘택부(30)와 내부 회로(20) 사이에 DC 블럭킹(blocking) 및 AC 커플링(coupling) 기능을 하며 ESD 또는 외부 전압의 1 내지 1.5배에 해당하는 전압에 파괴되지 않는다. 여기서, 외부 전압은 가정용 전원의 정격 전압 또는 충전기의 출력 전압이고, 정상 전압 및 비정상 전압을 포함할 수 있다.
또한, 본 발명의 일 실시 예에 따른 감전 방지 소자는 내압 특성이 높은 절연 시트를 복수 적층하여 캐패시터부를 형성함으로써 불량 충전기에 의한 내부 회로에서 금속 케이스로의 예를 들어 310V의 감전 전압이 유입될 때 누설 전류가 흐르지 않도록 절연 저항 상태를 유지할 수 있고, ESD 보호부 역시 금속 케이스에서 내부 회로로의 ESD 전압 유입 시 ESD 전압을 바이패스시켜 소자의 파손없이 높은 절연 저항 상태를 유지할 수 있다. 즉, ESD 보호부(3000)는 에너지 레벨을 낮춰 전기 에너지를 열 에너지로 변환시키는 도전층(310)과 다공성 구조로 이루어져 미세 기공을 통해 전류를 흐르게 하는 절연층(320)으로 이루어진 ESD 보호층(300)을 포함함으로써 외부로부터 유입되는 ESD 전압을 바이패스시켜 회로를 보호할 수 있다. 따라서, ESD 전압에 의해서도 절연 파괴되지 않고, 그에 따라 금속 케이스를 구비하는 전자기기 내에 마련되어 불량 충전기에서 발생된 감전 전압이 전자기기의 금속 케이스를 통해 사용자에게 전달되는 것을 지속적으로 방지할 수 있다. 한편, 일반적인 MLCC(Multi Layer Capacitance Circuit)는 감전 전압은 보호하지만 ESD에는 취약한 소자로 이는 반복적인 ESD 인가 시 전하 차징(Charging)에 의한 누설 포인트(Leak point)로 스파크(Spark)가 발생하여 소자 파손 현상이 발생될 수 있다. 그러나, 본 발명은 캐패시터부 사이에 도전층과 절연층을 포함하는 ESD 보호층이 형성됨으로써 ESD 전압을 ESD 보호층을 통해 패스시킴으로써 캐패시터부가 파괴되지 않는다.
한편, 본 발명의 제 1 실시 예는 ESD 보호층(320)이 절연 시트(106)에 형성된 관통홀에 ESD 보호 물질이 매립 또는 도포되어 형성되었다. 그러나, ESD 보호층(320)은 절연 시트의 소정 영역에 형성되고, ESD 보호층(320)에 각각 접촉되도록 방전 전극(310)이 형성될 수 있다. 즉, 도 10의 제 2 실시 예의 단면도에 도시된 바와 같이 절연 시트(106) 상에 두 방전 전극(311, 312)이 수평 방향으로 소정 간격 이격되어 형성되고, 두 방전 전극(311, 312) 사이에 ESD 보호층(320)이 형성될 수 있다. 여기서, 제 1 및 제 2 캐패시터부(2000, 4000), 외부 전극(5000) 등의 구성은 본 발명의 제 1 실시 예의 설명과 동일하므로 상세한 설명을 생략하며, ESD 보호부(3000)의 설명 중에서 중복되는 내용 또한 상세한 설명을 생략한다.
ESD 보호부(3000)는 동일 평면 상에 이격되어 형성된 적어도 두개의 방전 전극(311, 312)과, 적어도 두개의 방전 전극(311, 312) 사이에 마련된 적어도 하나의 ESD 보호층(320)을 포함할 수 있다. 즉, 시트의 소정 영역, 예를 들어 중앙부에서 서로 이격되도록 외부 전극(5000)이 형성된 방향, 즉 X 방향으로 두개의 방전 전극(311, 312)이 마련될 수 있고, 또한 이와 직교하는 방향으로 적어도 둘 이상의 방전 전극(미도시)이 더 마련될 수도 있다. 따라서, 외부 전극(5000)이 형성된 방향과 직교하는 방향으로 적어도 하나의 방전 전극이 형성되고, 소정 간격 이격되어 대향되도록 적어도 하나의 방전 전극이 형성될 수 있다. 예를 들어, ESD 보호부(3000)는 도 8에 도시된 바와 같이 제 6 절연 시트(106)와, 제 6 절연 시트(106) 상에 이격되어 형성된 제 1 및 제 2 방전 전극(311, 312)과, 제 6 절연 시트(106) 상에 형성된 ESD 보호층(320)을 포함할 수 있다. 여기서, ESD 보호층(320)은 적어도 일부가 제 1 및 제 2 방전 전극(311, 312)과 연결되도록 형성될 수 있다. 제 1 방전 전극(311)은 외부 전극(5100)과 연결되어 제 6 절연 시트(106) 상에 형성되며 말단부가 ESD 보호층(320)과 연결되도록 형성된다. 제 2 방전 전극(312)은 외부 전극(5200)과 연결되어 제 6 절연 시트(106) 상에 제 1 방전 전극(311)과 이격되어 형성되며 말단부가 ESD 보호층(320)과 연결되도록 형성된다. 물론, 제 1 및 제 2 방전 전극(311, 322)과 이격되고 외부 전극(5000)이 형성된 방향과 직교하는 방향으로 각각 적어도 하나의 방전 전극이 더 형성될 수 있다. ESD 보호층(320)은 제 6 절연 시트(106)의 소정 영역, 예를 들어 중심부에 제 1 및 제 2 방전 전극(311, 312)과 연결되도록 형성될 수 있다. 이때, ESD 보호층(320)은 제 1 및 제 2 방전 전극(311, 312)과 일부 중첩되도록 형성될 수 있다. ESD 보호층(320)이 제 1 및 제 2 방전 전극(311, 312) 사이의 노출된 제 6 절연 시트(106) 상에 형성되어 제 1 및 제 2 방전 전극(311, 312)의 측면과 연결될 수도 있다. 그러나, 이 경우 ESD 보호층(320)이 제 1 및 제 2 방전 전극(311, 312)과 접촉되지 않고 이격될 수 있으므로 제 1 및 제 2 방전 전극(311, 312)과 중첩되도록 ESD 보호층(320)을 형성하는 것이 바람직하다. 또한, ESD 보호층(300)은 제 1 및 제 2 방전 전극(311, 312)와 동일 두께로 형성되거나 이보다 두껍게 형성될 수도 있다. ESD 보호층(320)은 예를 들어 100㎛∼500㎛의 직경과 10㎛∼50㎛의 두께로 형성될 수 있다.
도 11은 본 발명의 제 2 실시 예에 따른 감전 방지 소자의 ESD 보호부(3000)의 실시 예들에 따른 평면 개략도이다.
도 11의 (a)에 도시된 바와 같이, 두개의 이격된 제 1 및 제 2 방전 전극(311, 312) 사이에 ESD 보호층(320)이 형성되고, ESD 보호층(320)은 도전성 물질과 절연성 물질을 혼합하여 형성할 수 있다.
또한, 도 11의 (b)에 도시된 바와 같이 제 1 도전층(321a), 절연층(322) 및 제 2 도전층(321b)이 수평 방향으로 형성되어 3중 구조의 ESD 보호층(320)이 형성될 수 있다. 즉, 제 1 및 제 2 방전 전극(311, 312)과 각각 접촉되도록 제 1 및 제 2 도전층(321a, 321b)이 각각 형성되고, 제 1 및 제 2 도전층(321a, 321b) 사이와 이들과 연결되도록 절연층(322)이 형성될 수 있다. 그러나, ESD 보호층(320)은 평면 방향으로 도전층(321)과 절연층(322)을 적어도 1회 이용하여 형성할 수 있다. 예를 들어, ESD 보호층(320)은 도전층(321)과 절연층(322)을 이용하여 2중 구조로 형성할 수 있고, 도전층(321), 절연층(322) 및 도전층(321)을 교대로 형성하여 3중 구조로 형성할 수도 있다. 또한, 도전층(321)과 절연층(322)이 교대로 복수회 반복 마련되어 3중 구조 이상의 구조로 형성될 수도 있다. 이때, 적어도 절연층(322) 내에는 복수의 기공이 형성될 수 있다. 물론, 도전층(321) 내에도 복수의 기공이 형성될 수도 있다.
그리고, ESD 보호층(320)은 도 11의 (c)에 도시된 바와 같이 제 1 및 제 2 방전 전극(311, 312) 사이에 제 1 도전층(321a), 제 1 절연층(322a), 공극(323), 제 2 절연층(322b) 및 제 2 도전층(321b)이 마련되어 형성될 수 있다. 즉, 제 1 및 제 2 방전 전극(301, 302)과 각각 접촉되도록 제 1 및 제 2 도전층(321a, 321b)이 형성되고, 제 1 및 제 2 도전층(321a, 321b) 사이에 제 1 및 제 2 절연층(322a, 322b)이 형성되며, 제 1 및 제 2 절연층(322a, 322b) 사이에 공극(323)이 형성될 수 있다. 물론, 도전층, 절연층, 공극이 복수회 반복 마련되어 ESD 보호층(320)이 형성될 수도 있다. 한편, 도전층(321), 절연층(322) 및 공극(323)이 수평 방향으로 마련되는 경우 이들 모두의 폭이 모두 동일할 수 있고, 적어도 어느 하나의 폭이 다른 것들에 비해 좁을 수 있다. 예를 들어, 공극(323)이 도전층(321) 및 절연층(322)보다 폭이 좁을 수 있다. 또한, 도전층(321)은 절연층(322)과 동일 폭으로 형성될 수 있고, 절연층(322)보다 폭이 넓거나 좁게 형성될 수도 있다. 한편, 공극(323)은 인쇄 공정으로 절연층(322)을 형성할 때 소정의 간격이 유지되도록 절연층(322)을 형성함으로써 형성될 수 있다. 한편, 도전층(321), 절연층(322) 및 공극(323) 각각은 제 1 및 제 2 방전 전극(311, 312) 사이의 폭의 30% 내지 50%의 폭으로 형성될 수 있다. 즉, 도전층(321), 절연층(322) 및 공극(323)이 수평 방향으로 각각 적어도 하나 형성될 경우 도전층(321), 절연층(322) 및 공극(323) 각각은 그 폭의 합이 제 1 및 제 2 방전 전극(311, 312) 사이의 폭의 30% 내지 50%으로 형성될 수 있다. 한편, 공극(323)은 절연층(322) 사이에 구분되어 형성되지 않을 수도 있다. 즉, 공극(323)은 절연층(322) 내에 형성될 수 있고, 절연층(322) 내의 복수의 기공이 연결되어 수평 방향 또는 수직 방향으로 형성될 수 있다.
물론, ESD 보호층(320)은 공극(323)만으로 형성될 수도 있다. 즉, 도 11의 (d)에 도시된 바와 같이 제 1 및 제 2 방전 전극(311, 312)이 소정 간격 이격되고 그 사이에 공극(323)이 형성되고, 공극(323)이 ESD 보호층(320)으로 기능할 수도 있다. 이렇게 공극(323)만으로 ESD 보호층(320)을 형성하는 경우 도전층(321), 절연층(322) 또는 이들의 혼합 물질로 ESD 보호층(320)을 형성하는 경우에 비해 ESD 보호층(320)의 폭이 좁게 형성될 수 있다.
또한, 본 발명의 제 2 실시 예에 따른 감전 방지 소자는 ESD 보호부(3000)의 방전 전극이 셋 이상으로 형성되고 그 사이에 적어도 둘 이상의 ESD 보호층이 형성될 수 있다. 이러한 본 발명의 ESD 보호부(3000)의 제 2 실시 예의 변형 예들을 도 12의 평면 개략도를 이용하여 설명하면 다음과 같다.
도 12의 (a)에 도시된 바와 같이, 동일 평면 상에 일 방향으로 서로 이격된 적어도 세개의 방전 전극(311, 312, 313)이 형성되고, 인접한 방전 전극 사이에 ESD 보호부(3000)가 형성될 수 있다. 즉, 제 1, 제 2 및 제 3 방전 전극(311, 312, 313)이 일 방향으로 소정 간격 이격되어 형성되고, 제 1 및 제 3 방전 전극(311, 313) 사이에 제 1 ESD 보호층(320a)이 형성되며, 제 3 및 제 2 방전 전극(313, 312) 사이에 제 2 ESD 보호층(320b)이 형성될 수 있다. 여기서, 제 1 및 제 2 ESD 보호층(320a, 320b)은 각각 동일 물질로 형성될 수도 있고, 다른 물질로 형성될 수도 있다. 예를 들어, 제 1 및 제 2 ESD 보호층(320a, 320b)은 각각 절연성 물질과 도전성 물질의 혼합 물질층으로 형성될 수도 있고, 도전층으로 형성될 수도 있으며, 절연층으로 형성될 수도 있다. 또한, 제 1 및 제 2 ESD 보호층(320a, 320b)은 어느 하나가 도전층으로 형성되고, 다른 하나가 절연층으로 형성될 수도 있다.
또한, 도 12의 (b)에 도시된 바와 같이, 동일 평면 상에 일 방향으로 서로 이격된 네개의 방전 전극(311, 312, 313, 314)이 형성되고, 인접한 방전 전극 사이에 ESD 보호층(320)가 형성될 수 있다. 즉, 네개의 방전 전극(311, 312, 313, 314)이 일 방향으로 소정 간격 이격되어 형성되고, 제 1 및 제 3 방전 전극(311, 313) 사이에 제 1 ESD 보호층(320a)이 형성되며, 제 3 및 제 4 방전 전극(313, 314) 사이에 제 2 ESD 보호층(320b)이 형성되고, 제 4 및 제 2 방전 전극(314, 312) 사이에 제 3 ESD 보호층(320c)가 형성될 수 있다. 여기서, 제 1 내지 제 3 ESD 보호층(320a, 320b, 320c)은 각각 동일 물질로 형성될 수도 있다. 예를 들어, 제 1 내지 제 3 ESD 보호층(320a, 320b, 320c)이 각각 절연성 물질과 도전성 물질의 혼합 물질층으로 형성될 수 있고, 도전층으로 형성될 수도 있으며, 절연층으로 형성될 수도 있다. 또한, 제 1 내지 제 3 ESD 보호층(320a, 320b, 320c)는 적어도 하나가 다른 물질로 형성될 수 있다. 예를 들어, 제 1 및 제 3 ESD 보호층(320a, 320c)이 도전층으로 형성되고, 제 2 ESD 보호층(320b)이 절연층으로 형성될 수 있다. 또한, 제 1 및 제 3 ESD 보호층(320a, 320c)이 절연층으로 형성되고, 제 2 ESD 보호층(320b)이 도전층으로 형성될 수 있다.
물론, 복수의 ESD 보호층(320)의 적어도 하나가 공극(323)으로 형성될 수 있다. 즉, 도 12의 (c)에 도시된 바와 같이 네개의 방전 전극(311, 312, 313, 314)이 일 방향으로 소정 간격 이격되어 형성되고, 제 1 및 제 3 방전 전극(311, 313) 사이에 제 1 ESD 보호층(320a)가 형성되며, 제 3 및 제 4 방전 전극(313, 314) 사이에 제 2 ESD 보호층(320b)으로서 공극(323)이 형성되고, 제 4 및 제 2 방전 전극(314, 312) 사이에 제 3 ESD 보호층(320c)가 형성될 수 있다. 여기서, 제 1 및 제 3 ESD 보호층(320a, 320c)은 각각 동일 물질로 형성될 수도 있다. 예를 들어, 제 1 및 제 3 ESD 보호층(320a, 320c)이 각각 절연성 물질과 도전성 물질의 혼합 물질층으로 형성될 수 있고, 도전층으로 형성될 수도 있으며, 절연층으로 형성될 수도 있다. 또한, 제 1 및 제 3 ESD 보호층(320a, 320c)은 서로 다른 물질로 형성될 수 있다. 예를 들어, 제 1 및 제 3 ESD 보호층(320a, 320c)의 어느 하나가 도전층으로 형성되고, 다른 하나가 절연층으로 형성될 수 있다.
또한, 본 발명의 감전 방지 소자는 ESD 보호부(3000)의 방전 전극을 다양한 형상으로 변형할 수 있다. 예를 들어, 도 13의 (a)에 도시된 바와 같이, 방전 전극(311, 312)의 서로 대면하는 말단부가 뾰족하게 형성되거나 도 13의 (b)에 도시된 바와 같이 방전 전극(311, 312)의 서로 대면하는 말단부가 라운드하게 형성될 수도 있다. 즉, 서로 대면하는 방전 전극(311, 312)의 적어도 일 영역이 다른 영역보다 가깝게 형성될 수 있다. 이렇게 서로 이격된 두 방전 전극(311, 312)의 말단부를 뾰족하거나 라운드하게 형성함으로써 두 방전 전극(311, 312) 사이의 거리가 가까워지게 되어 두 방전 전극(311, 312) 사이에 방전이 잘 일어나도록 할 수 있다.
또한, 두 방전 전극(311, 312)이 동일 간격을 유지하면서 다양한 형상으로 형성될 수 있다. 예를 들어, 도 13의 (c)에 도시된 바와 같이 일 방전 전극(311)이 일측으로부터 타 측으로 소정 경사를 갖도록 형성되고, 타 방전 전극(312)이 이와는 반대 형상으로 소정의 경사를 갖도록 형성될 수 있다. 또한, 방전 전극(311, 312)은 서로 일정한 간격을 유지하며 적어도 하나의 요철 구조로 형성될 수 있다. 예를 들어, 도 13의 (d)에 도시된 바와 같이 일 방전 전극(311)은 말단부가 오목하게 형성되고 타 방전 전극(312)은 말단부가 볼록하게 형성되어 오목부 내에 볼록부가 삽입되는 형태로 형성될 수도 있다. 이렇게 두 내부 전극이 동일 간격을 유지하면서 다양한 형상으로 형성됨으로써 두 내부 전극 사이의 면적이 증가하게 되고 그에 따라 ESD 내성을 증가시킬 수 있다.
도 14는 본 발명의 제 3 실시 예에 따른 감전 방지 소자의 단면도이다.
도 14를 참조하면, 본 발명의 제 3 실시 예에 따른 감전 방지 소자는 복수의 절연 시트(100; 101 내지 111)가 적층된 적층체(1000)와, 적층체(1000) 내에 마련되며 복수의 내부 전극(200; 201 내지 208)을 구비하는 적어도 하나의 캐패시터부(2000, 4000)와, 적어도 하나의 방전 전극(310)과 ESD 보호층(320)을 구비하는 ESD 보호부(3000)와, 적층체(1000)의 서로 대향하는 두 측면에 형성되어 제 1 및 제 2 캐패시터부(2000, 4000)와 ESD 보호부(3000)와 연결되는 외부 전극(5100, 5200; 5000)을 포함할 수 있다.
여기서, ESD 보호부(3000)와 캐패시터부(2000, 4000) 사이의 거리(A1, A2)는 캐패시터부(2000, 4000) 내의 두 내부 전극 사이의 거리(C1, C2)보다 짧거나 같을 수 있다. 즉, ESD 보호부(3000)와 캐패시터부(2000, 4000) 사이에 위치한 제 5 및 제 7 절연 시트(105, 107)의 각각의 두께는 캐패시터부(2000, 4000) 내의 내부 전극(200) 사이에 위치한 절연 시트들(102 내지 104, 107 내지 110)의 두께보다 얇거나 같을 수 있다. 또한, ESD 보호부(3000)와 캐패시터부(2000, 4000) 사이의 거리(A1, A2)는 ESD 보호부(3000)의 두 방전 전극(310) 사이의 거리(B)보다 짧거나 같을 수 있다. 즉, ESD 보호부(3000)와 캐패시터부(2000, 4000) 사이에 위치한 제 5 및 제 7 절연 시트(105, 107)의 각각의 두께는 ESD 보호층(320)이 형성된 제 6 절연 시트(106)의 두께보다 얇거나 같을 수 있다. 결국, ESD 보호부(3000)와 캐패시터부(2000, 4000) 사이에 위치한 제 5 및 제 7 절연 시트(105, 107)의 각각의 두께는 캐패시터부(2000, 4000) 내의 내부 전극(200) 사이에 위치한 절연 시트들(102 내지 104, 107 내지 110)의 두께보다 얇거나 같은 두께로 형성되거나, ESD 보호부(3000)의 두 방전 전극(310) 사이의 거리(B)보다 얇거나 같은 두께로 형성될 수 있다. 즉, ESD 보호부(3000)와 캐패시터부(2000, 4000) 사이의 거리(A1, A2), 캐패시터부(2000, 4000) 내의 두 내부 전극 사이의 거리(C1, C2) 및 ESD 보호부(3000)의 두 방전 전극(300) 사이의 거리(B)는 A1=A2≤C1=C2 또는 A1=A2≤B일 수 있다. 물론, A1과 A2, 그리고 C1과 C2는 같지 않을 수도 있다. 한편, 최하층 및 최상층의 절연 시트, 즉 제 1 및 제 11 절연 시트(101, 111)의 두께(D1, D2)는 각각 10㎛ 이상 적층체(1000) 두께의 50% 이하일 수 있다. 이때, B≤D1=D2일 수 있으며, D1과 D2가 다를 수도 있다.
또한, 본 발명의 제 4 실시 예에 따른 감전 방지 소자는 방전 전극(311, 312)와 인접한 두 내부 전극, 즉 제 4 및 제 5 내부 전극(204, 205)이 방전 전극(311, 312)과 동일 외부 전극(5000)과 연결될 수 있다. 즉, 제 1, 제 3, 제 5 및 제 7 내부 전극(201, 203, 205, 207)은 제 2 외부 전극(5200)과 연결되고, 제 2, 제 4, 제 6 및 제 8 내부 전극(202, 204, 206, 208)은 제 1 외부 전극(5100)과 연결된다. 또한, 제 1 방전 전극(311)은 제 1 외부 전극(5100)과 연결되고, 제 2 방전 전극(312)은 제 2 외부 전극(5200)과 연결된다. 따라서, 제 1 방전 전극(311)과 이와 인접한 제 4 내부 전극(204)은 제 1 외부 전극(5100)과 연결되고, 제 2 방전 전극(312)과 이와 인접한 제 5 내부 전극(205)은 제 2 외부 전극(5200)과 연결된다.
상기한 바와 같이 방전 전극(310)과 이와 인접한 내부 전극(200)이 동일 외부 전극(5000)과 연결됨으로써 절연 시트(100)가 열화, 즉 절연 파괴되는 경우에도 ESD 전압이 전자기기 내부로 인가되지 않는다. 즉, 방전 전극(310)과 인접한 내부 전극(200)이 서로 다른 외부 전극(5000)과 연결된 경우 절연 시트(100)가 절연 파괴되면 일 외부 전극(5000)을 통해 인가되는 ESD 전압이 방전 전극(310)과 인접한 내부 전극(200)을 통해 타 외부 전극(5000)으로 흐르게 된다. 예를 들어, 도 2에 도시된 바와 같이 제 1 방전 전극(311)이 제 1 외부 전극(5100)과 연결되고 이와 인접한 제 4 내부 전극(204)이 제 2 외부 전극(5200)과 연결된 경우 절연 시트(100)가 절연 파괴되면 제 1 방전 전극(311)과 제 4 내부 전극(204) 사이에 도전 경로가 형성되어 제 1 외부 전극(5100)을 통해 인가되는 ESD 전압이 제 1 방전 전극(311), 절연 파괴된 제 5 절연 시트(105) 및 제 2 내부 전극(202)으로 흐르게 되고, 그에 따라 제 2 외부 전극(5200)을 통해 내부 회로로 인가될 수 있다. 이러한 문제를 해결하기 위해서는 절연 시트(100)의 두께를 두껍게 형성할 수 있지만, 이 경우 감전 방지 소자의 사이즈가 커지는 문제가 있다. 그러나, 도 14에 도시된 바와 같이 방전 전극(310)과 이와 인접한 내부 전극(200)이 동일 외부 전극(5000)과 연결됨으로써 절연 시트(100)가 절연 파괴되는 경우에도 ESD 전압이 전자기기 내부로 인가되지 않는다. 또한, 절연 시트(100)의 두께를 두껍게 형성하지 않고도 ESD 전압이 인가되는 것을 방지할 수 있다.
도 15는 본 발명의 제 4 실시 예에 따른 감전 방지 소자의 단면도이다.
도 15를 참조하면, 본 발명의 제 4 실시 예에 따른 감전 방지 소자는 복수의 절연 시트(100; 101 내지 111)가 적층된 적층체(1000)와, 적층체(1000) 내에 마련되며 복수의 내부 전극(200; 201 내지 208)을 구비하는 적어도 하나의 캐패시터부(2000, 4000)와, 적어도 하나의 방전 전극(310)과 ESD 보호층(320)을 구비하는 ESD 보호부(3000)와, 적층체(1000)의 서로 대향하는 두 측면에 형성되어 제 1 및 제 2 캐패시터부(2000, 4000)와 ESD 보호부(3000)와 연결되는 외부 전극(5100, 5200; 5000)을 포함할 수 있다. 이때, 외부 전극(5000)은 내부 전극들(200)과 소정 영역 중첩되도록 형성될 수 있다. 즉, 본 발명의 제 4 실시 예는 본 발명의 제 1 내지 제 3 실시 예와 외부 전극(5000)이 내부 전극(200)과 일부 중첩되어 형성되는 것이 상이하다.
외부 전극(5000)은 적층체(1000)의 측면 뿐만 아니라 상면 및 하면으로 연장 형성될 수 있다. 또한, 외부 전극(5000)은 서로 다른 외부 전극(5000)과 연결되는 내부 전극(200)과 소정 영역 중첩되도록 형성될 수 있다. 예를 들어, 제 1 외부 전극(5100)의 적층체(1000) 하부 및 상부로 연장 형성된 부분은 내부 전극들(200)의 소정 영역과 중첩되어 형성될 수 있다. 또한, 제 2 외부 전극(5200)의 적층체(1000) 하부 및 상부로 연장 형성된 부분도 내부 전극들(200)의 소정 영역과 중첩되어 형성될 수 있다. 예를 들어, 외부 전극(5000)의 적층체(1000) 상부 및 하부로 연장된 부분이 제 1 및 제 8 내부 전극(201, 208)과 중첩되어 형성될 수 있다. 즉, 외부 전극(5000)의 적어도 하나가 적층체(1000) 상면 및 하면으로 연장 형성되고, 연장된 부분의 적어도 하나가 내부 전극(200)과 일부 중첩되어 형성될 수 있다. 이때, 외부 전극(5000)과 중첩되는 내부 전극(200)의 면적은 내부 전극(200) 전체 면적의 1% 내지 10%일 수 있다. 또한, 외부 전극(5000)은 복수회의 공정에 의해 적층체(1000)의 상면 및 하면의 적어도 어느 하나에 형성되는 면적을 증가시킬 수 있다.
한편, 외부 전극(5000)과 중첩되도록 하기 위해 캐패시터부(2000, 4000)의 내부 전극(200)은 제 1 실시 예에 비해 X축 방향으로 길게 형성될 수 있다. 예를 들어, 내부 전극(200)의 끝과 이와 인접하는 외부 전극(5000)이 X축 방향 길이의 5% 내지 10%의 간격을 유지할 수 있도록 형성될 수 있다. 즉, 내부 전극(200)은 절연 시트(100)의 X축 방향 길이의 90% 내지 95%의 길이로 형성될 수 있다.
이렇게 외부 전극(5000)과 내부 전극(200)을 중첩함으로써 외부 전극(5000)과 내부 전극(200) 사이에 소정의 기생 캐패시턴스가 생성될 수 있다. 예를 들어, 제 1 및 제 8 내부 전극(201, 208)과 제 1 및 제 2 외부 전극(5100, 5200)의 연장부 사이에 캐패시턴스가 형성될 수 있다. 따라서, 외부 전극(5000)과 내부 전극(200)의 중첩 면적을 조절함으로써 감전 방지 소자의 캐패시턴스를 조절할 수 있다. 즉, 감전 방지 소자의 제조 공정이 완료된 후에도 외부 전극(5000)의 중첩 면적을 조절함으로써 감전 방지 소자의 캐패시턴스를 적층체(1000) 외부에서 조절할 수 있다.
또한, 본 발명의 실시 예들에 따른 감전 방지 소자는 캐패시터부(2000, 4000)의 내부 전극(200) 및 ESD 보호부(2000)의 방전 전극(310)이 다양한 형상으로 형성될 수 있다. 이러한 내부 전극(200)과 방전 전극(310)의 형상을 도 16 및 도 17에 각각 도시하였다.
도 16은 본 발명의 실시 예들에 따른 감전 방지 소자의 내부 전극(200)의 형상을 도시한 평면 개략도이다.
내부 전극(200)은 일 단부가 절연 시트(100)의 일 측면에서 노출되고 타 단부가 절연 시트(100)의 타 측면에서 노출되지 않도록 형성되며, 전체적으로 동일한 폭으로 형성될 수 있다.
그러나, 내부 전극(200)은 적어도 일 영역이 다른 폭으로 형성될 수도 있는데, 예를 들어 "T"자 형태로 형성될 수 있다. 즉, 도 16 (a)에 도시된 바와 같이 Y 방향으로 소정 영역이 제 1 폭으로 형성되고, 나머지가 제 1 폭보다 좁은 제 2 폭으로 형성될 수 있다. 예를 들어, 내부 전극(200) 길이의 1/3이 제 1 폭으로 형성되고, 내부 전극(200) 길이의 나머지 2/3가 제 1 폭보다 좁은 제 2 폭으로 형성될 수 있다. 이때, 제 1 폭으로 형성된 영역은 절연 시트(100)의 일 측면에서 노출되어 외부 전극(5000)과 접촉되는 영역이다.
또한, 도 16의 (b)에 도시된 바와 같이 Y 방향으로 제 1 영역이 제 1 폭으로 형성되고, 제 2 영역이 제 1 폭보다 좁은 제 2 폭으로 형성되며, 제 3 영역이 제 1 폭보다 좁고 제 2 폭보다 넓은 제 3 폭으로 형성될 수 있다. 이때, 제 1 폭을 갖는 제 1 영역과 제 2 폭을 갖는 제 2 영역 사이에 제 3 폭을 갖는 제 3 영역이 마련될 수 있다. 예를 들어, 내부 전극(200) 길이의 2/6가 제 1 폭으로 형성되고, 내부 전극(200) 길이의 1/6이 제 3 폭으로 형성되며, 나머지 3/6이 제 2 폭으로 형성될 수 있다. 이때, 제 1 폭으로 형성된 제 1 영역은 절연 시트(100)의 일 측면에서 노출되어 외부 전극(5000)과 접촉되는 영역이다.
그리고, 도 16의 (c)에 도시된 바와 같이 Y 방향으로 제 1 영역이 제 1 폭으로 형성되고, 제 2 영역이 제 1 폭보다 좁은 제 2 폭으로 형성되며, 제 1 영역과 제 2 영역 사이의 제 3 영역이 제 1 폭으로부터 제 2 폭으로 줄어드는 형상으로 형성될 수 있다. 예를 들어, 내부 전극(200) 길이의 2/6가 제 1 폭으로 형성되고, 내부 전극(200) 길이의 1/6이 제 3 폭으로 형성되며, 나머지 3/6이 제 2 폭으로 형성될 수 있다. 이때, 제 1 폭으로 형성된 제 1 영역은 절연 시트(100)의 일 측면에서 노출되어 외부 전극(5000)과 접촉되는 영역이다.
도 17은 본 발명의 실시 예들에 따른 감전 방지 소자의 방전 전극(310)의 형상을 도시한 평면 개략도이다.
방전 전극(310)은 일 단부가 절연 시트(100)의 일 측면에서 노출되고 타 단부가 ESD 보호층(320)과 적어도 일부 중첩되어 형성되며, 제 1 영역이 제 1 폭으로 형성되고, 제 2 영역이 제 1 폭보다 좁은 제 2 폭으로 형성될 수 있다. 예를 들어, 방전 전극(310)은 "T"자 형태로 형성될 수 있다. 물론, 방전 전극(310)은 전체가 제 2 폭으로 형성될 수도 있다. 그러나, 외부 전극(5000)과의 접촉 면적을 증가시킬 수 있도록 일 단부가 폭이 넓게 형성될 수 있다.
또한, 방전 전극(310)은 ESD 보호층(320)과의 중첩 면적을 증가시키기 위해 ESD 보호층(320)과 중첩되는 영역의 적어도 일부의 폭을 제 2 영역보다 넓게 형성할 수 있다. 즉, ESD 보호층(320)보다 작으면서 제 2 영역의 폭보다 넓은 제 3 영역이 형성될 수 있다. 예를 들어, 도 17의 (a)에 도시된 바와 같이 ESD 보호층(320)과 중첩되는 영역의 적어도 일부를 제 2 영역의 폭보다 넓게 형성할 수 있다. 또한, 도 17의 (b)에 도시된 바와 같이 제 1 영역과 대향되는 영역은 ESD 보호층(320)의 형상을 따라 라운드하게 형성할 수도 있고, 도 17의 (c)에 도시된 바와 같이 ESD 보호층(320)의 가장자리와 소정 간격을 유지하도록 ESD 보호층(320)의 형상을 따라 형성될 수도 있다.
이러한 방전 전극(310)은 Ag, Pd, Pt, Pr, Al, Ni, Cu 중 적어도 하나로 형성될 수 있다. 즉, 상기 물질을 각각 이용하여 방전 전극(310)을 형성할 수도 있고, 적어도 둘 이상의 혼합물을 이용하여 형성할 수도 있으며, 적어도 둘 이상을 적층하여 형성할 수도 있다. 그런데, 방전 전극(310)은 적어도 일 영역이 다른 영역과 다른 물질로 형성될 수 있다. 예를 들어, ESD 보호층(320)에 접촉되는 영역과 ESD 보호층(320)에 접촉되지 않는 영역이 서로 다른 물질로 형성될 수 있다. 즉, 도 15에 도시된 바와 같이 ESD 보호층(320)에 접촉되는 부분(310a)은 제 1 물질로 방전 전극(310)을 형성하고, ESD 보호층(320)에 접촉되지 않는 부분(310b)은 제 2 물질로 방전 전극(310)을 형성할 수 있다. 이때, ESD 보호층(320)에 접촉되는 부분(310a)은 ESD 방전에 의해 열화되지 않거나 열화되는 속도가 느린 금속, 즉 고융점 금속을 이용하여 형성하고, ESD 보호층(320)에 접촉되지 않는 부분(310b)은 외부 전극(5000)과의 콘택 저항이 작은 물질을 이용하여 형성할 수 있다. 예를 들어, ESD 보호층(320)에 접촉되는 부분(310a)은 Pt, Pt/Pd 등을 이용하여 형성할 수 있고, ESD 보호층(320)에 접촉되지 않는 부분(310b)은 Ag, Ag/Pd 등을 이용하여 형성할 수 있다. 따라서, ESD에 의한 신뢰성을 향상시킬 수 있고, 외부 전극(5000)과의 콘택 특성을 향상시킬 수 있다. 한편, 제 1 물질로 형성된 제 1 부분(310a)과 제 2 물질로 형성된 제 2 부분(310b)은 소정 영역에서 중첩되어 형성될 수 있다. 예를 들어, 제 1 부분(310a)이 ESD 보호층(320) 영역 밖으로 연장되어 제 2 부분(310b)과 소정 영역 중첩될 수 있다.
한편, 감전 방지 소자는 스마트 폰 등의 전자기기의 사이즈에 따라 다양한 사이즈로 제작될 수 있다. 즉, 스마트 폰 등의 전자기기의 소형화에 따라 감전 방지 소자의 사이즈가 작아질 수 있고, 전자기기의 다기능화에 따라 감전 방지 소자의 사이즈는 증가할 수도 있다. 예를 들어, 본 발명의 실시 예들에 따른 감전 방지 소자는 일 방향, 즉 X 방향으로의 길이(L)가 0.3㎜∼5.7㎜이고, 이와 직교하는 타 방향, 즉 Y 방향으로의 너비(W)가 0.15㎜∼5.5㎜이며, 높이, 즉 Z 방향으로의 두께가 0.15㎜∼5.5㎜일 수 있다. 예를 들어, 감전 방지 소자는 길이, 너비 및 두께가 각각 0.9㎜∼1.1㎜, 0.45㎜∼0.55㎜ 및 0.45㎜∼0.55㎜일 수 있고, 0.55㎜∼0.65㎜, 0.25㎜∼0.35㎜ 및 0.25㎜∼0.35㎜일 수 있으며, 0.35㎜∼0.45㎜, 0.15㎜∼0.25㎜ 및 0.15㎜∼0.25㎜일 수 있다. 또한, 감전 방지 소자는 길이, 너비 및 두께가 각각 1.4㎜∼1.8㎜, 0.6㎜∼1.0㎜ 및 0.5㎜∼0.9㎜일 수 있고, 1.8㎜∼2.2㎜, 1.0㎜∼1.4㎜ 및 0.6㎜∼1.3㎜일 수 있으며, 2.75㎜∼3.25㎜, 0.9㎜∼1.5㎜ 및 0.6㎜∼1.3㎜일 수 있다. 물론, 감전 방지 소자는 길이, 너비 및 두께가 각각 2.9㎜∼3.5㎜, 1.3㎜∼1.9㎜ 및 0.6㎜∼1.8㎜일 수 있고, 4.0㎜∼5.0㎜, 2.8㎜∼3.6㎜ 및 1.2㎜∼3.5㎜일 수 있으며, 5.2㎜∼6.2㎜, 4.5㎜∼5.5㎜ 및 2.0㎜∼5.5㎜일 수 있다. 이렇게 감전 방지 소자는 길이:너비:두께의 비율이 1.1∼3:1:0.5∼1로 구성될 수 있다. 즉, 감전 방지 소자는 너비를 기준으로 길이가 너비보다 1.1배 내지 3배 정도 클 수 있으며, 두께가 0.5배 내지 1배일 수 있다. 이러한 소자의 디멘젼(dimension)은 전형적인 SMT용 소자 규격을 따른다. 이때, ESD 보호층(320)은 감전 방지 소자의 사이즈에 따라 예를 들어 50㎛∼1000㎛의 폭과 5㎛∼500㎛의 두께로 형성될 수 있다.
구체적으로, 감전 방지 소자는 길이×너비×두께가 1.0㎜×0.5㎜×0.5㎜(이하, 제 1 감전 방지 소자)에서 0.6㎜×0.3㎜×0.3㎜(이하, 제 2 감전 방지 소자) 및 0.4㎜×0.2㎜×0.2㎜(이하, 제 3 감전 방지 소자)로 줄어들 수 있다. 즉, 길이가 1.0㎜이고 너비가 0.5㎜인 직사각형의 시트가 복수 적층되어 0.5㎜ 두께의 제 1 감전 방지 소자가 제작될 수 있고, 길이가 0.6㎜이고 너비가 0.3㎜인 직사각형의 시트가 복수 적층되어 0.3㎜ 두께의 제 2 감전 방지 소자가 제작될 수 있으며, 길이가 0.4㎜이고 너비가 0.2㎜인 직사각형의 시트가 복수 적층되어 0.2㎜ 두께의 제 3 감전 방지 소자가 제작될 수 있다. 이때, 감전 방지 소자의 캐패시터부(2000, 4000)의 시트들은 15㎛∼300㎛, 바람직하게는 15㎛∼250㎛의 두께를 가질 수 있고, ESD 보호층(320)은 50㎛∼450㎛의 폭과 5㎛∼50㎛의 두께로 형성될 수 있다.
또한, 감전 방지 소자는 길이, 너비 및 두께가 각각 1.6㎜×0.8㎜×0.5㎜, 2.0㎜×1.2㎜×0.6㎜, 3.0㎜×1.2㎜×0.6㎜, 3.2㎜×1.6㎜×0.6㎜, 4.5㎜×3.2㎜×1.2㎜ 및 5.7㎜×5.0㎜×2.0㎜ 등의 사이즈로 제작될 수 있다. 즉, 길이, 너비 및 두께가 증가하여 감전 방지 소자의 사이즈가 제 1 감전 방지 소자에 비해 증가할 수 있다. 이때, 감전 방지 소자의 캐패시터부(2000, 4000)의 시트들은 300㎛∼5000㎛, 바람직하게는 400㎛∼4000㎛의 두께를 가질 수 있고, ESD 보호층(320)은 100㎛∼1000㎛의 폭과 10㎛∼200㎛의 두께로 형성될 수 있다.
한편, 감전 방지 소자의 사이즈가 감소하는 경우, 그에 따른 디멘젼(dimension)이 감소하면서 내부 전극의 면적이 동시에 감소하게 된다. 내부 전극의 면적은 시트 면적의 10%∼95% 사이에서 유지될 수 있다. 그런데, 감전 방지 소자의 사이즈가 감소하더라도 감전 방지 소자의 정전용량은 0.3㎊ 내지 500㎊를 유지해야 한다. 즉, 제 1 감전 방지 소자와 그보다 사이즈가 작은 제 2 및 제 3 감전 방지 소자가 동일한 정전용량을 가져야 한다. 제 2 및 제 3 감전 방지 소자에서 제 1 감전 방지 소자와 동일한 정전용량을 구현하기 위해서는 복수의 시트들, 즉 유전체들의 두께를 감소시키거나 시트들이 더 높은 유전율을 갖도록 고유전율 재료를 이용해야 한다. 정전용량은 다음의 식 1에 의해 산출될 수 있다.
[식 1]
정전용량=공기 유전율×소재의 유전율×내부 전극의 중첩 총면적/내부 전극 사이의 유전체의 두께
사이즈에 관계없이 동일 정전용량을 구현하는 또다른 방법은 유전체의 적층 두께를 감소시키는 것이다. 그런데, 감전 방지 소자는 ESD 전압에 대한 파괴 내성을 가져야 하고, 이를 위해서는 유전체의 최소한의 두께가 필요하므로 유전체의 적층 두께를 감소시켜 정전용량을 유지하는데 한계가 있다. 따라서, 일정 두께 이상에서 동일한 정전용량을 구현하려면 높은 유전율을 갖는 재료를 선택해야 한다. 그런데, 높은 유전율의 재료를 이용하면 내부 전극의 면적을 최소화하거나 유전체 두께를 두껍게 해야 한다. 그러나, 이는 최소 인쇄 면적 한계 및 감전 방지 소자 사이즈의 두께 규격에 의해서 유전체 두께를 두껍게 할 수 없어 너무 높은 유전율 재료 역시 이용하기 어렵다.
따라서, 본 발명은 사이즈가 작은 제 2 및 제 3 감전 방지 소자에서 내부 전극 사이의 유전체 두께를 15㎛∼300㎛로 하고, 내부 전극의 면적은 소자 사이즈 내(즉 0.6㎜×0.3㎜ 또는 0.4㎜×0.2㎜)에서 평면 면적 기준 10%∼95%로 하며, 외곽 마진(즉 내부 전극의 가장자리에서 유전체의 가장자리 까지의 거리)을 25㎛∼100㎛로 하고, 유전체의 유전율은 제 2 감전 방지 소자에서 200 내지 3000, 제 3 감전 방지 소자에서 600 내지 3000으로 한다. 내부 전극의 면적이 10% 이하에서는 스크린 프린팅의 해상도가 낮아져 정전용량의 산포가 넓어지며, 95% 이상에서는 인쇄 면적이 너무 넓어 내부 전극의 표면 돌출 등 적층 불량 및 디라미네이션(delamination) 등의 갈라짐 불량이 다수 발생될 수 있어 소자의 신뢰성에 상당한 영향을 줄 수 있다.
한편, 내부 전극 사이의 시트들, 즉 유전체의 두께가 두꺼우면 정전용량이 낮아지고 한정된 공간에서 적층 수의 한계가 있기 때문에 정전용량을 높이지 못하고, 그에 따라 감전 방지 소자에 부합되는 정전용량을 구현할 수 없다. 반대로, 내부 전극 사이의 유전체, 즉 시트들의 두께를 낮춰 정전용량을 증가시키고 다중 적층하여 정전용량을 상승시킬 수 있다. 그러나, 감전 방지 소자의 신뢰성 특성 상 ESD에 대한 규제 규격인 ICE61000-4-2 Level 4보다 가혹한 기준을 만족해야 하고, 이때의 테스트 기준에 유전체의 두께가 15㎛ 이하에서는 ESD 전압의 반복 인가 시 ESD 보호부가 존재함에도 불구하고 유전체의 절연 저항이 파괴된다. 유전체의 절연 저항이 파괴되는 원인은 ESD 전압 유입 시점부터 감전 방지 소자의 반응 시간까지의 공백기에 ESD 보호부로 바이패스되지 않고 캐패시터층의 유전체층에 500V 이상의 전압이 1ns 내지 30ns동안 인가될 수 있어 유전체의 내압 특성이 이에 버티지 못하면 절연 저항이 파괴될 수 있다.
한편, 칩 사이즈가 작아지면서 설계 가능한 공간이 적어지게 된다. 따라서, 좁은 공간에서도 높은 ESD 내압 특성을 갖는 감전 방지 소자의 내부 구조가 필요하다. 그런데, 감전 방지 소자의 사이즈가 작아지게 되면 공간 부족으로 인하여 절연 시트의 두께가 얇아질 수 밖에 없고, 이는 절연 시트 자체의 내압 특성이 저하되어 낮은 레벨의 ESD를 인가하여도 쉽게 절연 시트의 절연 저항이 파괴되는 현상이 발생된다. 이러한 문제를 해결하기 위해 복수 형상의 플로팅 타입(floating type) 구조를 이용하여 일반적인 적층 타입보다 동일 공간 내에서 ESD 내압 특성을 개선할 수 있다. 즉, 캐패시터부의 내부 전극의 형상을 변형하여 내부 전극 사이의 일 영역에서 절연 시트의 두께가 2배 이상 증가되기 때문에 ESD 내압 특성이 유지될 수 있다. 이는 감전 방지 소자가 갖는 ESD 보호부의 설계와 맞물려 보다 높은 ESD 내성 개선 효과를 보인다. 결국, ESD 보호부의 반복적인 ESD 전압에 의한 기능 저하로 인하여 ESD가 ESD 보호부의 ESD 보호층으로 패스되지 않을 경우 캐패시터부가 데미지를 입어 절연 파괴가 발생될 수 있고, ESD 보호부의 기능 저하가 없더라고 ESD 전압 유입 시 감전 방지 소자의 ESD 보호부의 반응 시간까지의 1ns 내지 30ns 공백 시간에 캐패시터부에 ESD 전압 부하가 잠시 동안 발생되어 절연 파괴가 발생될 수 있다. 그러나, 캐패시터부를 플로팅 타입으로 형성함으로써 캐패시터층의 ESD 내압 특성을 높혀 절연 저항이 파괴되어 쇼트가 발생되는 현상을 개선할 수 있다.
이러한 캐패시터부를 플로팅 타입으로 형성하는 본 발명의 다양한 실시 예를 도 18 내지 도 21을 이용하여 설명하면 다음과 같다.
도 18 내지 도 21을 참조하면, 본 발명의 제 5 실시 예들에 따른 감전 방지 소자는 복수의 절연 시트(101 내지 113; 100)가 적층된 적층체(1000)로 이루어지며, 적층체(1000) 내에 제 1 캐패시터부(2000), ESD 보호부(3000) 및 제 2 캐패시터부(4000)가 마련될 수 있다. 또한, 적층체(1000)의 서로 대향하는 두 측면에 형성되어 제 1 및 제 2 캐패시터부(2000, 4000)와 ESD 보호부(3000)와 연결되는 외부 전극(5100, 5200; 5000)을 더 포함할 수 있다. 제 1 캐패시터부(2000)는 복수의 내부 전극(201 내지 205)을 구비하며, 제 2 캐패시터부(4000) 또한 복수의 내부 전극(208 내지 212)을 포함할 수 있다. 즉, 제 1 및 제 2 캐패시터부(2000, 4000)는 동일한 수, 예를 들어 5개의 내부 전극을 각각 구비할 수 있다. 또한, 제 1 및 제 2 캐패시터부(2000, 4000) 사이에 방전 전극(311 및 312)과 이들 사이에 마련된 ESD 보호층(320)을 포함하는 ESD 보호부(3000)가 마련된다. 여기서, 제 1 및 제 2 캐패시터부(2000, 4000)는 적어도 하나의 내부 전극이 적어도 일 영역이 제거된 형상으로 형성될 수 있다.
도 18에 도시된 바와 같이, 제 1 캐패시터부(2000)의 내부 전극(201)이 예를 들어 중앙부가 소정 폭으로 제거된 형상으로 형성되고, ESD 보호부(3000)를 사이에 두고 이와 대칭적 위치에 마련된 제 2 캐패시터부(4000)의 내부 전극(210) 또한 내부 전극(201)과 동일한 위치에 소정 영역이 제거된 형상으로 형성될 수 있다. 내부 전극(201, 210)이 소정 영역이 제거되어 형성되므로 그와 인접한 내부 전극(202, 209)과의 중첩 면적이 작아지게 된다. 이때, 소정 영역이 제거되어 두 영역으로 나뉜 내부 전극(201, 210)은 두 영역이 각각 제 1 및 제 2 외부 전극(5100, 5200)과 연결될 수 있다. 이렇게 내부 전극(201, 210)의 소정 영역이 제거된 형상으로 형성됨으로써 내부 전극(201, 210)와 인접한 내부 전극(202, 209) 사이에 절연 시트(102, 112)이 두껍게 형성된다. 즉, 내부 전극(202)과 내부 전극(201)의 제거된 부분 사이에 두개의 절연 시트(101, 102)가 마련되므로 절연 시트(100)의 두께가 증가하게 된다. 따라서, 캐패시터부(2000, 4000)의 내부 전극(200) 사이의 일 영역에서 절연 시트(100)의 두께가 적어도 2배 증가되기 때문에 ESD 내압 특성이 유지될 수 있다.
또한, 도 19에 도시된 바와 같이, 제 1 캐패시터부(2000)의 내부 전극들(201, 203, 205)의 예를 들어 중앙부의 소정 영역이 제거되고, 이와 ESD 보호부(3000)를 사이에 두고 대칭적으로 위치되는 제 2 캐패시터부(4000)의 내부 전극들(206, 208, 210)의 예를 들어 중앙부의 소정 영역이 제거될 수 있다. 이때, 내부 전극들(202, 204, 207, 209)은 외부 전극(5000)에 접촉되지 않고 내부 전극들(201, 203, 205, 206, 208, 210) 사이에서 이들의 적어도 일부와 중첩되도록 형성될 수 있다. 즉, 내부 전극들(202, 204, 207, 209)은 절연 시트(100)의 중앙부에 형성되어 절연 시트(100)의 중앙부에는 형성되지 않은 내부 전극들(201, 203, 205, 206, 208, 210)과 중첩되도록 형성될 수 있다.
한편, 제 1 및 제 2 캐패시터부(2000, 4000)의 내부 전극은 중앙 영역 뿐만 아니라 이로부터 소정 간격 이격된 영역이 제거될 수도 있다. 예를 들어, 도 20에 도시된 바와 같이 제 1 캐패시터부(2000)의 내부 전극들(201, 203, 205)의 중앙 영역이 제거되고, 이들 사이에 위치한 내부 전극들(202, 204)은 중앙 영역에서 소정 간격 이격된 양측에 제거부가 형성될 수 있다. 또한, 제 2 캐패시터부(4000)는 ESD 보호부(3000)를 사이에 두고 제 1 캐패시터부(2000)의 내부 전극들(201, 203, 205)과 대칭되는 위치의 내부 전극들(206, 208, 210)의 중앙 영역이 제거되고, 이들 사이에 위치한 내부 전극들(207, 209)은 제 1 캐패시터부(2000)의 내부 전극들(202, 204)과 동일 위치에 제거 영역이 형성될 수 있다.
또한, 도 21에 도시된 바와 같이, 제 1 캐패시터부(2000)의 내부 전극들(201, 203, 205)의 중앙 영역에 둘 이상의 제거 영역이 형성되고, 이들 사이에 위치한 내부 전극들(202, 204)은 중앙 영역에서 소정 간격 이격된 양측에 제거 영역이 형성될 수 있다. 또한, 제 2 캐패시터부(4000)는 ESD 보호부(3000)를 사이에 두고 제 1 캐패시터부(2000)의 내부 전극들(201, 203, 205)과 대칭되는 위치의 내부 전극들(206, 208, 210)의 중앙 영역에 둘 이상의 제거 영역이 형성되고, 이들 사이에 위치한 내부 전극들(207, 209)은 제 1 캐패시터부(2000)의 내부 전극들(202, 204)과 동일 위치에 제거 영역이 형성될 수 있다.
물론, 제 1 및 제 2 방전 전극(311, 312)이 수평 방향으로 형성되고 ESD 보호층(320)이 이들과 접촉되도록 형성되는 경우에도 도 22 내지 도 25에 도시된 바와 같이 캐패시터부(2000, 4000)는 적어도 하나의 내부 전극이 플로팅 타입으로 형성될 수 있다. 이때, 도 22 내지 도 25의 설명은 도 18 내지 도 21을 이용하여 설명된 내용과 동일하므로 생략하기로 한다.
한편, 본 발명의 실시 예들에 따른 감전 방지 소자는 ESD 보호부(3000)의 ESD 보호층(320)을 적어도 하나 이상 형성할 수 있다. 즉, 도 2 및 도 9에 도시된 바와 같이 X 방향으로 ESD 보호층(300)을 하나 형성할 수도 있고, 도 26 내지 도 29에 도시된 바와 같이 X 방향으로 ESD 보호층(320)을 둘 이상 복수로 형성할 수 있다. 이때, Y 방향으로도 ESD 보호층(320)이 복수 형성될 수 있다. 예를 들어, 도 26에 도시된 바와 같이 동일 평면 상에 두개의 ESD 보호층(320a, 320b)을 형성할 수도 있고, 도 27에 도시된 바와 같이 동일 평면 상에 세개의 ESD 보호층(320a, 320b, 320c)을 형성할 수도 있다. 적어도 두개 이상의 ESD 보호층(320a, 320b, 320c)은 내부 전극에 의해 연결될 수 있다. 또한, 도 28에 도시된 바와 같이 네개의 ESD 보호층(320a, 320b, 320c, 320d)가 두개씩 상하로 나뉘어 형성될 수도 있고, 도 29에 도시된 바와 같이 여섯개의 ESD 보호층(320a, 320b, 320c, 320d, 320e, 320f)가 세개씩 상하로 나뉘어 형성될 수 있다. 상하 이격되어 형성된 ESD 보호층들(320)은 상측 ESD 보호층들이 서로 연결되고 하측 ESD 보호층들이 서로 연결될 수 있다. 이렇게 복수의 ESD 보호층(320)이 형성되는 경우에도 각 ESD 보호층(320)은 동일 구조로 형성될 수 있고, 서로 다른 구조로 형성될 수 있다.
상기한 바와 같이 본 발명에 따른 감전 방지 소자는 하나의 적층체 내에 적어도 하나의 캐패시터부(2000, 4000)와 적어도 하나 이상의 ESD 보호부(3000)가 형성될 수 있다. 예를 들어, 하나의 캐패시터와 둘 이상의 ESD 보호부가 형성될 수 있다. 이때, 캐패시터는 전자기기의 내부 회로와 금속 케이스 사이에 형성되고, 캐패시터와 접지 단자 사이에 ESD 보호부가 형성될 수 있다. 이를 위해 적층체의 서로 대향되는 두 측면에 제 1 및 제 2 외부 전극(5100, 5200)이 형성되고, 제 1 및 제 2 외부 전극(5100, 5200)이 형성되지 않는 서로 대향되는 두 측면에 제 3 및 제 4 외부 전극(미도시)이 형성될 수 있다. 제 1 및 제 2 외부 전극(5100, 5200)은 전자기기의 금속 케이스와 내부 회로 사이에 각각 마련되고, 제 3 및 제 4 외부 전극은 접지 단자와 연결될 수 있다. 즉, 제 1 및 제 2 외부 전극(5100, 5200)이 전자기기의 금속 케이스와 내부 회로 사이의 두 영역에 각각 연결되고 제 3 및 제 4 외부 전극은 접지 단자에 연결될 수 있다.
또한, 본 발명에 따른 감전 방지 소자는 적층체(1000) 내에 수평 방향으로 복수의 캐패시터부(2000, 4000)와 복수의 ESD 보호부(3000)가 형성될 수 있다. 즉, 수직 방향으로 적층된 적어도 하나의 캐패시터부(2000, 4000)와 ESD 보호부(3000)가 수평 방향으로 적어도 둘 이상 배열되고, 수평 방향으로 배열된 적어도 둘 이상의 외부 전극(5000)와 연결됨으로써 복수의 캐패시터와 복수의 ESD 보호부로 이루어진 복수의 감전 방지 소자가 병렬로 마련될 수 있다. 따라서, 하나의 적층체(1000) 내에 두개 이상이 감전 방지 소자가 구현될 수 있다. 이때, 예를 들어 복수의 제 1 외부 전극(5100)은 전자기기의 메탈 케이스의 복수의 영역에 연결되고, 복수의 제 2 외부 전극(5200)은 전자기기의 접지 단자에 연결될 수 있다. 한편, 복수의 캐패시터부는 적어도 어느 하나의 적어도 어느 하나의 내부 전극이 다른 길이로 형성될 수 있다. 즉, 수평 방향으로 형성되어 서로 다른 캐패시터부를 이루는 복수의 내부 전극 중에서 적어도 하나의 내부 전극이 다른 내부 전극보다 짧거나 길게 형성될 수 있다. 물론, 내부 전극의 길이 뿐만 아니라 내부 전극의 중첩 면적, 내부 전극의 적층 수의 적어도 하나를 조절하여 캐패시턴스를 조절할 수 있다. 따라서, 복수의 캐패시터 중에서 적어도 어느 하나의 캐패시턴스를 다르게 할 수 있다. 즉, 하나의 적층체 내에 적어도 어느 하나가 다른 캐패시턴스를 갖는 복수의 캐패시터를 구현할 수 있다.
상기 본 발명의 제 1 실시 예에 따른 감전 방지 소자의 다양한 실험 예에 따른 결과를 설명하면 다음과 같다.
[표 1]은 ESD 보호층의 구조에 따른 특성을 나타낸 표이고, 도 30은 이에 따른 방전 개시 전압을 도시한 도면이다. 즉, ESD 보호층의 두께, 도전층(A)과 절연층(B)의 두께, 절연층의 기공 크기 및 기공률, ESD 보호층의 구조에 따른 방전 개시 전압을 표시하였다.
실험예 ESD 보호층
두께(㎛)		 도전층
두께(㎛)		 절연층
두께(㎛)		 절연층
공극 크기		 절연층
공극률		 에어갭
두께
(㎛)		 방전개시전압
(kV)		 short
발생률
1 25 25 0 - - - 2~4 100%
2 10 0 10 1㎚~5㎛ 40% - 12.4
(11~13)		 0.8%
3 25 0 25 1㎚~5㎛ 40% - 18.3
(17~19)		 0%
4 25 15 10 1㎚~5㎛ 40% - 7.2
(6~9)		 0%
5 25 8 5 1㎚~5㎛ 40% - 5.6
(4~6)		 0%
6 25 8 2 1㎚~5㎛ 40% 3 5.1
(3~5.5)		 0%
실험 예 1은 도전층(도전성 세라믹)만으로 25㎛ 두께의 ESD 보호층을 형성하였고, 실험 예 2는 절연층(절연성 세라믹)만으로 10㎛ 두께의 ESD 보호층을 형성하였으며, 실험 예 3은 절연층만으로 25㎛ 두께의 ESD 보호층을 형성하였다. 또한, 실험 예 4는 도전층과 절연층을 적층하여 25㎛ 두께의 ESD 보호층을 형성하였고, 실험 예 5는 도전층, 절연층 및 도전층을 적층하여 25㎛ 두께의 ESD 보호층을 형성하였다. 여기서, 실험 예 5는 도전층과 절연층을 각각 8㎛ 및 5㎛의 두께로 형성하였다. 그리고, 실험 예 6은 도전층, 절연층, 에어 겝, 절연층 및 도전층을 적층하여 25㎛ 두께의 ESD 보호층을 형성하였고, 이때 도전층, 절연층 및 공극을 각각 8㎛, 2㎛ 및 3㎛로 하였다. 한편, 실험 예 2 내지 6은 절연층의 기공 크기를 1㎚∼5㎛로 하였고, 기공률을 40%로 하였다. 즉, 절연층 내에 1㎚∼5㎛의 크기를 갖는 다양한 크기의 기공을 형성하였다.
[표 1]에 나타낸 바와 같이 도전층만으로 ESD 보호층을 형성한 실험 예 1에 대해 다수의 실험을 실시하였고 이때의 방전 개시 전압이 2∼4kV 정도이고 100% 쇼트가 발생되었다. 즉, 실험 예 1에 따른 다수의 시료의 방전 개시 전압이 2∼4kV로 분포되고, 이러한 시료들 모두가 절연 파괴되어 누설 전류가 발생되었다. 또한, 절연층만으로 10㎛ 두께의 ESD 보호층을 형성한 실험 예 2는 방전 개시 전압이 11∼13kV 정도이고 0.8% 정도의 쇼트가 발생되었다. 그러나, 도전층과 절연층, 또한 공극을 적층하여 ESD 보호층을 형성한 실험 예 3 내지 6은 방전 개시 전압이 3kV부터 19kV로 조절할 수 있고, 쇼트가 발생되지 않았다. 즉, 실험 예 4 내지 6은 실험 예 2에 비해 방전 개시 전압이 낮지만 구조적인 차이에 의해 절연 파괴가 발생되지 않는다. 이러한 실험 예에 따른 방전 개시 전압을 도 30에 도시하였다.
[표 1]에서 알 수 있는 바와 같이, 절연층을 형성함으로써 절연 파괴에 의한 쇼트 발생 확률을 개선할 수 있고, 도전층을 형성함으로써 절연층의 두께를 낮출 수 있어 방전 개시 전압을 개선할 수 있다. 또한, 절연층의 두께를 줄이면서 공극을 추가하면 방전 개시 전압을 낮추면서 쇼트 발생 확률을 개선할 수 있다.
[표 2]는 절연층의 두께와 기공률 변화에 따른 특성을 나타낸 표이고, 도 31은 이에 따른 방전 개시 전압을 도시한 도면이다. 기공률은 40%와 1% 이하로 설정하였고, 기공 크기는 기공률이 40%인 경우 1㎚∼5㎛이고 기공률이 1% 이하인 경우 0으로 하였다. 즉, 절연층에 기공이 형성된 경우와 형성되지 않은 경우의 특성을 비교하여 [표 2]에 나타내었다.
실험예 ESD 보호층 두께
(㎛)		 도전성 세라믹
두께
(㎛)		 절연성 세라믹
두
께(㎛)		 절연성
세라믹
기공 사이즈		 절연성 세라믹
기공률		 공극
두께
(㎛)
 방전개시전압
(kV)		 short
발생률
7 10 0 10 1㎚~5㎛ 40% - 12.4
(11~13)		 0.9%
8 10 0 10 0 ~1% - 20.3
(18~22)		 3.5%
9 25 0 25 1㎚~5㎛ 40% - 18.3
(17~19)		 0%
10 25 0 25 0 ~1% - 25.9
(24~28)		 0%
11 25 0 25 1㎚~5㎛ 80% - 21.1
(19~22)		 0%
실험 예 7 및 8은 절연층의 두께를 10㎛로 하였고, 기공률을 각각 40% 및 1% 이하로 하였다. 또한, 실험 예 9 및 10은 절연층의 두께를 25㎛로 하였고, 기공률을 각각 40% 및 1% 이하로 하였다. 그리고, 실험 예 11은 절연성층의 두께를 25㎛로 하였고, 기공률을 40%로 하였다. 실험 예 7 및 8에서 볼 수 있는 바와 같이, ESD 보호층의 두께가 10㎛이고 그에 따라 절연층의 두께가 10㎛의 경우 절연층의 기공률 감소에 따라 방전 개시 전압이 상승하고 쇼트 발생 확률이 증가하게 된다. 또한, 실험 예 9 및 10에서 볼 수 있는 바와 같이, ESD 보호층의 두께가 25㎛이고 그에 따라 절연층의 두께가 25㎛의 경우 절연층의 기공률 감소에 따라 방전 개시 전압이 상승한다. 그러나, 절연층의 두께가 증가함으로써 쇼트는 발생되지 않는다. 한편, 실험 예 11에서 볼 수 있는 바와 같이, 절연층의 두께가 25㎛이고 기공률이 80%로 증가하게 되면 방전 개시 전압이 평균 21.1kV 정도를 나타낸다. 이러한 [표 2]에 따른 방전 개시 전압을 도 31에 도시하였다.
[표 3]은 절연층의 기공 크기에 따른 특성을 나타낸 표이고, 도 32은 이에 따른 방전 개시 전압을 도시한 도면이다. 즉, ESD 보호층의 두께를 25㎛로 하고 그에 따른 절연층의 두께를 25㎛로 하여 절연층의 기공 크기 변화에 따른 방전 개시 전압을 표시하였다.
실험예 ESD 보호층
두께
(㎛)		 도전성 세라믹
두께
(㎛)		 절연성 세라믹
두
께(㎛)		 절연성
세라믹
기공 사이즈		 절연성 세라믹
기공률		 공극
두께
(㎛)
 방전개시전압
(kV)		 short
발생률
12 25 0 25 1㎚~5㎛ 40% - 18.3
(17~19)		 0%
13 25 0 25 5㎚~10㎛ 40~60% - 19.7
(18~20.5)		 0%
14 25 0 25 0 ~1% - 25.9
(24~28)		 0%
실험 예 12는 절연층의 기공 크기를 1㎚∼5㎛로 하였고, 그에 따른 기공률을 40%로 하였다. 또한, 실험 예 13은 절연층의 기공 크기를 5㎚∼10㎛로 하였고, 그에 따른 기공률을 40%∼60%로 하였다. 그리고, 실험 예 14는 절연층의 기공 크기를 0으로 하였고, 그에 따른 기공률을 1%로 이하로 하였다. [표 3] 및 도 32에 도시된 바와 같이 실험 예 12의 경우 방전 개시 전압이 17∼19kV 정도이고 평균 18.3kV 정도이며, 실험 예 13의 경우 방전 개시 전압이 18∼20.5kV 정도이고 평균 19.7kV 정도이다. 즉, 기공 크기가 증가함에 따라 방전 개시 전압이 증가한다. 또한, 실험 예 14의 경우 방전 개시 전압이 24∼28kV 정도이고 평균 25.9kV 정도이다. 즉, 실험 예 14에서 볼 수 있는 바와 같이 기공이 없는 절연층을 이용하여 ESD 보호층을 형성할 경우 높은 방전 개시 전압을 얻을 수 있다. 그러나, 이 경우에도 쇼트가 발생되지는 않는다.
[표 4]는 ESD 보호층의 두께에 따른 특성을 나타낸 표이고, 도 33은 이때의 방전 개시 전압을 도시한 도면이다. 즉, ESD 보호층의 두께를 10㎛, 25㎛ 및 50㎛로 조절하고 그에 따른 절연층의 두께를 10㎛, 25㎛ 및 50㎛로 조절하여 ESD 보호층의 두께에 따른 방전 개시 전압을 표시하였다. 또한, 이때의 절연층의 기공 크기는 1㎚∼5㎛로 하였고 기공률이 40%로 하였다.
실험예 ESD 보호층
두께
(㎛)		 도전성 세라믹
두께
(㎛)		 절연성 세라믹
두께
(㎛)		 절연성
세라믹
기공 사이즈		 절연성 세라믹
기공률		 공극
두께
(㎛)
 방전개시전압
(kV)		 short
발생률
15 10 0 10 1㎚~5㎛ 40% - 12.4
(11~13)		 0.9% short 발생
16 25 0 25 1㎚~5㎛ 40% - 18.3
(17~19)		 0%
17 50 0 50 1㎚~5㎛ 40% - 26.2
(25~27)		 0%
실험 예 15는 ESD 보호층의 두께 및 그에 따른 절연층의 두께를 10㎛로 하였고, 실험 예 16은 ESD 보호층 및 그에 따른 절연층의 두께를 25㎛로 하였으며, 실험 예 17은 ESD 보호층의 두께 및 그에 따른 절연층의 두께를 50㎛로 하였다. [표 4] 및 도 8에 도시된 바와 같이 실험 예 15의 경우 방전 개시 전압이 11∼13kV 정도(평균 12.4kV)이고, 실험 예 16의 경우 방전 개시 전압이 17∼19kV 정도(평균 18.3kV)이며, 실험 예 17의 경우 방전 개시 전압이 25∼27kV 정도(평균 26.2kV)이다. 실험 예 15 내지 17에 나타낸 바와 같이, ESD 보호층의 두께가 증가하고 그에 따라 절연층의 두께가 증가하면 방전 개시 전압이 증가하게 된다. 그런데, ESD 보호층이 10㎛인 실험 예 15의 경우 0.9% 정도로 쇼트가 발생할 수 있다.
[표 5]는 캐패시터부의 내부 전극의 중첩 면적에 따른 쇼트 발생을 나타낸 표이다. 이때, 캐패시터부는 10개의 내부 전극이 중첩되도록 하였으며, 절연 시트의 두께는 25㎛로 하였고, ESD 전압은 10kV를 인가하였다.
실험예 절연 시트
두께
(㎛)		 캐패시터부
적층 수		 내부전극
중첩면적		 ESD 레벨 ESD 반복인가
short 발생시점(평균)		 ESD pass/단위 중첩면적(평균)
18 25 10 1.2㎜2

10kV

 362.00회 301.67회/㎜2
19 25 10 1.0㎜2 313.48회 313.48회/㎜2
20 25 10 0.8㎜2 267.62회 334.53회/㎜2
21 25 10 0.8㎜2 275.04회 343.85회/㎜2
22 25 10 0.8㎜2 299.04회 373.80회/㎜2
실험 예 18은 내부 전극의 총 중첩 면적을 1.2㎜2로 하였고, 실험 예 19는 내부 전극의 총 중첩 면적을 1.0㎜2로 하였으며, 실험 예 20 내지 22는 내부 전극의 총 중첩 면적을 각각 0.8㎜2로 하였다. 이러한 실험 예들에 10kV의 ESD를 인가하였을 때 표 5에 나타낸 바와 같이 평균 쇼트 발생 시점은 총 중첩 면적이 감소할수록 감소하였다. 그러나, 단위 중첩 면적당 ESD 패스 회수의 평균을 보면 중첩 면적이 작을수록 증가하였다. 따라서, 내부 전극의 중첩 면적이 줄어들어도 단위 중첩 면적 당 ESD 패스 회수를 증가시킬 수 있고, 그에 따라 작은 칩 사이즈가 줄어들어도 ESD 내압 특성을 유지할 수 있다.
[표 6] 및 [표 7]은 시트들의 유전율에 따른 유전층의 두께와 ESD 전압 반복 인가에 따른 테스트 결과를 나타내었다. [표 6]은 유전율이 75인 유전체를 5㎛ 내지 30㎛의 두께로 형성하고 10kV의 ESD 전압을 반복 인가했을 경우의 테스트 결과이고, [표 7]은 유전율이 2900인 유전체를 5㎛ 내지 30㎛의 두께로 형성하고 10kV의 ESD 전압을 반복 인가했을 경우의 테스트 결과이다.
10회 20회 40회 60회 80회 100회 120회 150회 결과
5㎛ 2/10 fail
10㎛ ok ok 3/10 fail
15㎛ ok ok ok ok 2/10 fail
20㎛ ok ok ok ok ok ok 1/10 pass
25㎛ ok ok ok ok ok ok ok ok pass
30㎛ ok ok ok ok ok ok ok ok pass
[표 6]에 나타낸 바와 같이, 75인 유전율을 갖는 유전체에 10kV의 ESD 전압을 인가하면, 5㎛의 두께에서 ESD 전압을 1O회 인가했을 때 2개의 페일(fail)이 발생되었고, 10㎛의 두께에서 ESD 전압을 4O회 인가했을 때 3개의 페일(fail)이 발생되었다. 또한, 15㎛의 두께에서 ESD 전압을 8O회 인가했을 때 2개의 페일(fail)이 발생되었고, 20㎛의 두께에서 ESD 전압을 12O회 인가했을 때 1개의 페일(fail)이 발생되었다. 따라서, 10kV의 ESD 전압을 80회 인가했을 때 적어도 15㎛ 이상에서 원하는 정전용량과 ESD 특성을 얻을 수 있다.
10회 20회 40회 60회 80회 100회 120회 150회 결과
5㎛ 3/10 fail
10㎛ ok ok 1/10 fail
15㎛ ok ok ok ok 4/10 fail
20㎛ ok ok ok ok ok ok 3/10 pass
25㎛ ok ok ok ok ok ok ok ok pass
30㎛ ok ok ok ok ok ok ok ok pass
[표 7]에 나타낸 바와 같이, 2900인 유전율을 갖는 유전체에 10kV의 ESD 전압을 인가하면, 5㎛의 두께에서 ESD 전압을 1O회 인가했을 때 3개의 페일(fail)이 발생되었고, 10㎛의 두께에서 ESD 전압을 4O회 인가했을 때 1개의 페일(fail)이 발생되었다. 또한, 15㎛의 두께에서 ESD 전압을 8O회 인가했을 때 4개의 페일(fail)이 발생되었고, 20㎛의 두께에서 ESD 전압을 12O회 인가했을 때 3개의 페일(fail)이 발생되었다. 따라서, 10kV의 ESD 전압을 80회 인가했을 때 적어도 15㎛ 이상에서 원하는 정전용량과 ESD 특성을 얻을 수 있다.
본 발명은 상기에서 서술된 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 즉, 상기의 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
1000 : 적층체 2000 : 제 1 캐패시터부
3000 : ESD 보호부 4000 : 제 2 캐패시터부
5000 : 외부 전극 100 : 절연 시트
200 : 내부 전극 300 : ESD 보호층
400 : 저항 조절 부재

Claims (18)

  1. 복수의 절연 시트가 적층된 적층체; 및
    상기 적층체 내부에 형성되어 ESD 전압을 방호하는 ESD 보호부를 포함하고,
    상기 ESD 보호부는 수직 방향 또는 수평 방향으로 형성된 적어도 둘 이상의 방전 전극과, 상기 적어도 둘 이상의 방전 전극 사이에 형성된 적어도 하나의 ESD 보호층을 포함하며,
    상기 방전 전극은 수평 방향으로 상기 ESD 보호층에 접촉되는 영역과 상기 ESD 보호층에 접촉되지 않고 상기 절연 시트에 접촉되는 영역의 적어도 일부가 서로 다른 도전 물질로 형성되고,
    ESD 전압을 통과시키고, 250㎂ 이상의 감전 전류를 차단하는 적층형 소자.
  2. 청구항 1에 있어서, 상기 적층체 내부에 형성된 복수의 내부 전극을 포함하는 캐패시터부를 더 포함하여 700㎒ 이상의 주파수 영역에서 통신용 안테나의 적어도 일부로 이용되는 적층형 소자.
  3. 청구항 1에 있어서, 상기 ESD 보호층은 다공성 절연 물질, 도전 물질, 공극 및 상기 다공성 절연 물질과 도전 물질의 혼합물의 적어도 어느 하나를 포함하는 적층형 소자.
  4. 청구항 3에 있어서, 상기 ESD 보호층은 상기 다공성 절연 물질, 상기 도전 물질 및 상기 다공성 절연 물질과 도전 물질의 혼합물의 적어도 하나에 상기 절연 시트의 구성 물질이 포함되는 적층형 소자.
  5. 청구항 1에 있어서, 상기 절연 시트의 구성 물질은 BaTiO3, BaCO3, TiO2, Nd, Bi, Zn, Al2O3 중의 하나 또는 적어도 둘 이상의 혼합물을 포함하는 적층형 소자.
  6. 삭제
  7. 청구항 1에 있어서, 상기 방전 전극은 적어도 일부 영역이 제거되거나, 적어도 일부 영역의 두께가 다르게 형성된 적층형 소자.
  8. 청구항 2에 있어서, 상기 내부 전극과 상기 방전 전극은 스크린 인쇄, 리소그라피 및 도금 공정으로 형성된 적층형 소자.
  9. 청구항 1에 있어서, 상기 적층체의 적어도 일 표면에 형성된 표면층을 더 포함하는 적층형 소자.
  10. 청구항 2에 있어서, 상기 내부 전극, 방전 전극 및 ESD 보호층이 형성된 절연 시트의 표면의 적어도 일부가 코팅되거나, 상기 적층체의 표면의 적어도 일부가 코팅된 적층형 소자.
  11. 청구항 9에 있어서, 상기 표면층은 상기 절연 시트의 구성 물질과 글래스의 혼합물로 형성되거나, 글래스, 폴리머 및 세라믹의 적어도 하나를 이용하여 형성된 적층형 소자.
  12. 청구항 1에 있어서, 상기 적층체의 서로 대향되는 제 1 면 및 제 2 면으로부터 제 3 면 내지 제 6 면의 적어도 일부에 형성된 외부 전극을 더 포함하는 적층형 소자.
  13. 청구항 12에 있어서, 상기 제 3 면 내지 제 6 면에 형성된 상기 외부 전극은 상기 적층체의 해당 면의 면적의 10% 내지 70%의 면적으로 형성된 적층형 소자.
  14. 청구항 12에 있어서, 상기 제 3 면 내지 제 6 면에 형성된 상기 외부 전극은 일 영역과 타 영역이 5㎛ 내지 100㎛의 길이 차이를 갖는 적층형 소자.
  15. 청구항 12에 있어서, 상기 제 3 면 내지 제 6 면의 동일 면에 서로 대향되도록 형성된 외부 전극은 서로 다른 형상 또는 면적을 갖는 적층형 소자.
  16. 청구항 1 내지 청구항 5, 청구항 7 내지 청구항 15 중 어느 한 항 기재의 적층형 소자를 구비하는 전자기기.
  17. 청구항 16에 있어서, 사용자가 접촉 가능한 전도체와 상기 적층형 소자 사이에 마련되며, 탄성력을 갖는 도전성의 콘택부를 더 포함하는 전자기기.
  18. 청구항 17에 있어서, 상기 적층형 소자는 상기 사용자가 접촉 가능한 전도체와 상기 콘택부 사이에서 DC 블럭킹 및 AC 커플링하며, ESD 전압 또는 변압기를 통한 출력 전압의 1배 내지 1.5배의 전압에 절연 파괴되지 않는 전자기기.
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