KR100848194B1 - 칩형 서지 흡수기 - Google Patents
칩형 서지 흡수기 Download PDFInfo
- Publication number
- KR100848194B1 KR100848194B1 KR1020060130094A KR20060130094A KR100848194B1 KR 100848194 B1 KR100848194 B1 KR 100848194B1 KR 1020060130094 A KR1020060130094 A KR 1020060130094A KR 20060130094 A KR20060130094 A KR 20060130094A KR 100848194 B1 KR100848194 B1 KR 100848194B1
- Authority
- KR
- South Korea
- Prior art keywords
- conductive pattern
- esd
- sheet
- voltage
- conductive
- Prior art date
Links
- 239000006096 absorbing agent Substances 0.000 title claims abstract description 30
- 238000000034 method Methods 0.000 claims description 9
- 239000003990 capacitor Substances 0.000 abstract description 8
- 230000002238 attenuated effect Effects 0.000 abstract description 6
- 230000008878 coupling Effects 0.000 abstract description 4
- 238000010168 coupling process Methods 0.000 abstract description 4
- 238000005859 coupling reaction Methods 0.000 abstract description 4
- 239000004020 conductor Substances 0.000 description 16
- YXFVVABEGXRONW-UHFFFAOYSA-N Toluene Chemical compound CC1=CC=CC=C1 YXFVVABEGXRONW-UHFFFAOYSA-N 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 6
- 239000000843 powder Substances 0.000 description 6
- 238000007639 printing Methods 0.000 description 6
- 230000001681 protective effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 239000002994 raw material Substances 0.000 description 4
- LFQSCWFLJHTTHZ-UHFFFAOYSA-N Ethanol Chemical compound CCO LFQSCWFLJHTTHZ-UHFFFAOYSA-N 0.000 description 2
- 239000011230 binding agent Substances 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000010304 firing Methods 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000002002 slurry Substances 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 239000000654 additive Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000010344 co-firing Methods 0.000 description 1
- 238000013016 damping Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 238000003801 milling Methods 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 229910000859 α-Fe Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01C—RESISTORS
- H01C8/00—Non-adjustable resistors consisting of loose powdered or granular conducting, or powdered or granular semi-conducting material
- H01C8/04—Overvoltage protection resistors; Arresters
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/018—Dielectrics
- H01G4/06—Solid dielectrics
- H01G4/08—Inorganic dielectrics
- H01G4/12—Ceramic dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01T—SPARK GAPS; OVERVOLTAGE ARRESTERS USING SPARK GAPS; SPARKING PLUGS; CORONA DEVICES; GENERATING IONS TO BE INTRODUCED INTO NON-ENCLOSED GASES
- H01T4/00—Overvoltage arresters using spark gaps
- H01T4/10—Overvoltage arresters using spark gaps having a single gap or a plurality of gaps in parallel
- H01T4/12—Overvoltage arresters using spark gaps having a single gap or a plurality of gaps in parallel hermetically sealed
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Power Engineering (AREA)
- Ceramic Engineering (AREA)
- Inorganic Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Thermistors And Varistors (AREA)
- Coils Or Transformers For Communication (AREA)
Abstract
고속 신호 라인에 적합하고 낮은 ESD 전압레벨에서도 감쇄를 행할 수 있으며 초기 ESD 감쇄 성능을 향상시키도록 한 칩형 서지 흡수기를 제시한다. 상호 대향되는 양측면에 형성된 입력 단자와 출력 단자, 및 다른 측면에 형성된 접지 단자를 구비한 서지 흡수기로서, 일단이 입력 단자에 연결되고 타단이 출력 단자에 연결된 제 1도전체 패턴; 접지 단자에 연결된 제 2도전체 패턴; 및 일단이 입력 단자 및 출력 단자중의 적어도 하나의 단자에 접속되고 타단이 제 2도전체 패턴과 직교하는 방향으로 형성된 제 3도전체 패턴을 포함하고, 제 2도전체 패턴과 제 3도전체 패턴의 사이에는 간극이 형성된다. 이러한 구성의 본 발명에 의하면, 인덕터(L)와 캐패시터(C)의 결합 구조를 가지므로, 인입된 서지 전압중에서 ESD 피크 전압은 인덕터(L)에 의해 감쇄되고, 인입된 서지 전압중에서 ESD 클램핑 전압은 캐패시터(C)(간극 부분)에서의 방전에 의해 감쇄된다. 그에 따라, 고속의 신호 라인에 적용가능할 뿐만 아니라 낮은 ESD 전압 레벨(예컨대, 대략 1.5KV 정도)에서도 동작가능하다.
Description
도 1은 종래 ESD대책부품의 동작특성을 설명하기 위한 파형도이다.
도 2는 본 발명의 실시예에 따른 칩형 서지 흡수기의 구성을 설명하기 위한 도면이다.
도 3은 도 2의 등가회로도이다.
도 4는 도 2의 변형예이다.
도 5는 도 2의 다른 변형예이다.
< 도면의 주요부분에 대한 부호의 설명 >
10 : 제 1시트 12, 22, 32 : 제 1도전체 패턴
14, 24 : 접촉 구멍 20 : 제 2시트
30 : 제 3시트 40 : 제 4시트
42 : 제 2도전체 패턴 44 : 제 3도전체 패턴
46, 66, 76 : 간극 50 : 보호 시트
본 발명은 칩형 서지 흡수기에 관한 것으로, 보다 상세하게는 L-C 타입으로 된 칩형 서지 흡수기에 관한 것이다.
바리스터(varistor)는 인가전압에 따라 저항이 변하기 때문에 과전압(서지 전압) 및 정전기로부터 중요 전자 부품과 회로를 보호하는 소자이다. 평소 회로내에 배치된 바리스터에는 전류가 흐르지 않는다. 특정한 전압 이상의 과전압이 바리스터의 양단에 걸리면 바리스터의 저항이 급격히 감소하여 거의 모든 전류가 바리스터에 흐르게 되고, 다른 소자에는 전류가 흐르지 않게 되어 바리스터가 배치된 회로는 과전압으로부터 보호된다.
바리스터 이외로 과전압(서지 전압) 및 정전기를 제거하는 소자로는 ESD 흡수기(absorber)가 있다. 통상적으로, ESD 흡수기는 양 극판 사이에 소정의 빈 공간(방전 공간)을 배치하여 비교적 에너지가 큰 서지 전압이나 서지 전류를 차단한다.
일반적인 바리스터와 ESD 흡수기의 동작특성이 도 1에 예시되어 있다. 도 1에서, "a"는 정전기 발생기(도시 생략)에서 ESD 8KV를 방사하였을 경우 방사된 시점에서의 전압을 오실로스코프(도시 생략)로 측정하였을 때의 파형이고, "b"는 ESD 8KV가 인가되었을 경우의 종래 ESD 흡수기(예컨대, 파나소닉(panasonic) ESD 흡수 기)의 동작 파형이며, "c"는 ESD 8KV가 인가되었을 경우의 종래 바리스터(예컨대, AVLC 5S02050)의 동작 파형이다.
정전기 발생기(도시 생략)에서 ESD 8KV를 방사하였을 경우 방사된 시점에서의 전압을 측정장비(예컨대, 오실로스코프(도시 생략))로 측정하게 되면 대략 1.5KV 정도의 피크 전압(Vp)이 측정되고 30ns ~ 100ns 에서의 클램핑 전압(Vc)은 대략 0.6KV 정도가 된다. ESD 8KV가 종래 ESD 흡수기에 인가되었을 경우 종래 ESD 흡수기에서의 피크 전압(Vp)은 대략 0.7KV 정도가 되고 클램핑 전압(Vc)은 대략 0.055KV 정도가 된다. ESD 8KV가 종래 바리스터에 인가되었을 경우 종래 바리스터에서의 피크 전압(Vp)은 대략 0.26KV 정도가 되고 클램핑 전압(Vc)은 대략 0.07KV 정도가 된다.
종래의 바리스터는 모든 ESD 전압레벨에서 감쇄 성능을 보인다(피크 전압(Vp)이 낮다). 그러나, 종래의 바리스터는 저정전용량으로 갈수록 ESD 감쇄 성능이 저하되기 때문에 고정전용량인 경우에는 ESD 감쇄 성능이 우수하지만 고속 신호 라인에는 부적합하다.
종래의 ESD 흡수기는 대략 10ns 이후 가장 우수한 감쇄 성능을 보인다(클램핑 전압(Vc)이 낮다). 그리고, 높은 ESD 전압레벨일수록 우수한 감쇄 성능을 보인다. 그러나, 종래의 ESD 흡수기는 대략 0 ~ 5ns 사이에서는 ESD 감쇄 성능이 떨어진다(피크 전압(Vp)이 높다). 종래의 ESD 흡수기는 낮은 ESD 전압레벨(예컨대, 대략 ESD 3KV 이하)에서는 동작을 하지 않는다.
본 발명은 상기한 종래의 문제점을 해결하기 위해 제안된 것으로, 고속 신호 라인에 적합하고 낮은 ESD 전압레벨에서도 감쇄를 행할 수 있으며 초기 ESD 감쇄 성능을 향상시키도록 한 칩형 서지 흡수기를 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따른 칩형 서지 흡수기는, 상호 대향되는 양측면에 형성된 입력 단자와 출력 단자, 및 다른 측면에 형성된 접지 단자를 구비한 서지 흡수기로서,
일단이 입력 단자에 연결되고 타단이 출력 단자에 연결된 제 1도전체 패턴; 접지 단자에 연결된 제 2도전체 패턴; 및 일단이 입력 단자 및 출력 단자중의 적어도 하나의 단자에 접속되고 타단이 제 2도전체 패턴과 직교하는 방향으로 형성된 제 3도전체 패턴을 포함하고, 제 2도전체 패턴과 제 3도전체 패턴의 사이에는 간극이 형성된다.
제 1도전체 패턴은 인덕터 패턴이고, 제 2 및 제 3도전체 패턴은 동일 시트에 형성되며, 상기 간극에는 유전체가 충전된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 칩형 서지 흡수기에 대하여 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 칩형 서지 흡수기의 구성을 설명하기 위한 도면이고, 도 3은 도 2의 등가회로도이다.
본 발명의 실시예에 따른 칩형 서지 흡수기는, 제 1도전체 패턴(12)이 형성된 제 1시트(10), 제 1도전체 패턴(22)이 형성된 제 2시트(20), 제 1도전체 패턴(32)이 형성된 제 3시트(30), 제 2도전체 패턴(42) 및 제 3도전체 패턴(44)이 형성된 제 4시트(40), 및 보호 시트(50)를 포함한다.
제 1도전체 패턴(12, 22, 32)은 소정의 인덕턴스 값을 갖는 인덕터 패턴이고 미앤더(meander) 라인 형상으로 형성된다. 물론, 나선 형상 등으로의 변형도 가능하다. 제 1도전체 패턴(12, 22, 32)은 Ag, Pt, Pd 등의 금속 재질의 패턴이다. 제 1도전체 패턴(12)의 일단이 제 1시트(10)의 일측 끝단으로 노출된다. 제 1도전체 패턴(12)의 타단은 제 1시트(10)의 타측 끝단으로 노출되지 않는다. 제 1도전체 패턴(12)의 타단 끝부에는 접촉 구멍(14)이 형성된다. 제 1도전체 패턴(22)은 제 2시트(20)의 어느 측면으로도 노출되지 않는다. 제 1도전체 패턴(22)의 일단은 접촉 구멍(14)과 접촉한다. 제 1도전체 패턴(22)의 타단 끝부에는 접촉 구멍(24)이 형성된다. 제 1도전체 패턴(32)의 일단이 제 3시트(30)의 일측 끝단으로 노출된다. 제 1도전체 패턴(32)의 타단은 제 3시트(30)의 타측 끝단으로 노출되지 않는다. 제 1도전체 패턴(32)의 타단은 접촉 구멍(24)과 접촉된다. 접촉 구멍(14, 24)에는 Ag 페이스트 등과 같은 도전성 재료가 충전된다.
제 1도전체 패턴(12)의 노출된 일단은 입력 단자용인 제 1외부 단자(52)에 접속되고, 제 1도전체 패턴(32)의 노출된 일단은 출력 단자용인 제 2외부 단자(54)에 접속된다.
본 발명의 실시예에서는 인덕터 패턴이 형성된 시트를 3개로 하였는데, 이는 원하는 인덕턴스에 따라 달라질 수 있다.
제 2도전체 패턴(42)은 제 4시트(40)의 중앙부에서 종방향으로 형성된다. 제 2도전체 패턴(42)의 일단은 접지 단자용인 제 3외부 단자(56)에 접속되고, 제 2도전체 패턴(42)의 타단은 접지 단자용인 제 4외부 단자(58)에 접속된다.
제 3도전체 패턴(44)은 제 4시트(40)의 일측부에서 횡방향으로 타측부쪽으로 향하도록 형성된다. 제 3도전체 패턴(44)과 제 2도전체 패턴(42) 사이에는 소정(예컨대, 대락 10ｕm 정도)의 간극(46)이 형성된다. 간극(46)내에는 공기로 채워지거나 방전을 도와주는 유전율이 낮은 유전체가 채워진다.
제 2 및 제 3도전체 패턴(42, 44)을 내부 전극이라고 할 수 있다.
도 2에서는 제 2 및 제 3도전체 패턴(42, 44)이 동일 시트(40)에 형성된 것으로 하였으나, 각기 다른 시트에 형성되는 것으로 하여도 무방하다. 이 경우 간극(46) 형성을 위해 적어도 어느 한 시트에 구멍을 뚫어 방전가능한 공간을 형성하여야 된다.
이러한 구성을 갖는 본 발명의 실시예에 따른 칩형 서지 흡수기는 도 3과 같은 등가회로도로 표현된다. 도 3에서, "L"은 제 1도전체 패턴(12, 22, 32)에 의해 입력단과 출력단 사이에 설치된 인덕터이고, "C"는 제 2도전체 패턴(42)과 제 3도전체 패턴(44)에 의해 입력단과 접지단 사이에 형성된 간극에 의해 ESD를 흡수하는 부분으로서, 이하의 설명의 편의를 위해 캐패시터라고 칭한다. 감쇄 효과를 좋게 하기 위해서 인덕터(L)의 인덕턴스는 큰 값이면 좋고, 캐패시터(C)는 저정전용량을 지니면 좋다. 인덕터(L)에 의해 대략 0.7 ~ 1ns 정도의 짧은 시간에 발생하는 ESD 피크전압(Vp)이 감쇄된다. L-C 결합에 의해 낮은 ESD 전압 레벨(예컨대, 1.5KV 정도)에서도 감쇄가 일어난다.
이하에서는, 상술한 구조를 갖는 본 발명의 실시예의 칩형 서지 흡수기의 제조 공정에 대하여 설명한다. 칩형 서지 흡수기를 제조하는 방식은 여러 가지가 있을 수 있겠는데, 이하에서는 그 다양한 방식들중에서 채택가능한 어느 한 가지 방식에 대해 설명한다. 따라서, 칩형 서지 흡수기의 제조 공정이 이하의 설명으로 한정되지 않음은 당연하다.
소정의 원료분말을 이용하여 제 1 내지 제 4시트(10, 20, 30, 40) 및 보호 시트(50)를 제조한다(도 2의 (a)참조). 소정의 원료분말을 준비한다. 예를 들어, 공업용으로 시판하고 있는 유리 원료분말에 여러가지 첨가제를 첨가한 저온동시소성세라믹(LTCC; Low Temperature Cofiring Ceramics) 원료분말 또는 적층칩 캐패시터(MLCC)용 원료분말을 준비한다. 준비된 원료분말에 PVB계 바인더(binder)를 원료 분말 대비 약 6wt% 정도 측량한 후 톨루엔/알코올(toluene/alcohol)계 솔벤트(solvent)에 용해시켜 투입한다. 소형 볼밀로 약 24시간 동안 밀링(milling) 및 혼합하여 슬러리(slurry)를 제조한다. 상기에서 예시된 수치들은 하나의 예일 뿐 제조환경 및 필요에 따라 달라질 수 있다. 이러한 슬러리를 닥터 블레이드(doctor blade) 등의 방법으로 원하는 두께의 시트로 제조한다.
이와 같이 제조된 시트의 상면에 실크 스크린 방식 등으로 도전체 패턴을 형성한다. 즉, 상면에 각각의 도전체 패턴(12, 22, 32, 42, 44)이 형성된 제 1 내지 제 4시트(10, 20, 30, 40)를 제조한다. 제 1 내지 제 3시트(10, 20, 30)의 제 1도전체 패턴(12, 22, 32)은 Ag, Pt, Pd 등의 도전성 페이스트를 실크 스크린 방식으로 인쇄하여 형성한다. 예를 들어, 제 1시트(10)는 그린 시트의 상면에 페라이트 패턴(도시 생략)을 인쇄한 후에 제 1도전체 패턴(12)을 인쇄하는 방법을 취할 수 있다. 제 2시트(20) 및 제 3시트(30)도 마찬가지이다. 제 1도전체 패턴(12)의 일단이 해당 시트(10)의 일측 단부로 노출된다. 제 1도전체 패턴(32)의 일단이 해당 시트(30)의 일측 끝단으로 노출된다. 펀칭기를 이용하여 제 1도전체 패턴(12)의 타단 끝부에 접촉 구멍(14)을 수직으로 천공시킨다. 펀칭기를 이용하여 제 1도전체 패턴(22)의 타단 끝부에 접촉 구멍(24)을 수직으로 천공시킨다. 접촉 구멍(14, 24)에는 Ag 페이스트 등과 같은 도전성 재료를 충전시킨다. 제 4시트(40)의 제 2 및 제 3도전체 패턴(42, 44)은 도전체 페이스트를 실크 스크린 방식으로 인쇄하여 형성한다. 이 경우, 제 4시트(40)의 상면의 중앙부에 종방향으로 형성되도록 도전체 페이스트를 인쇄함으로써 제 2도전체 패턴(42)을 형성하고 제 4시트(40)의 상면의 일측 단부에서 타측 단부로 향하는 횡방향의 제 3도전체 패턴(44)을 실크 스크린 인쇄한다. 제 3도전체 패턴(44)은 제 2도전체 패턴(42)의 중앙부에 접촉하지 않고 소정의 간극(46)을 유지하도록 인쇄된다. 간극(46)은 레이저에 의해 소정 깊이로 파인다. 간극(46)에는 유전율이 낮은 유전체를 충전시키거나 그대로 둔다.
앞서의 설명에서는 제 2 및 제 3도전체 패턴(42, 44)을 각각 인쇄하는 것으로 하였는데, 예를 들어 영문자 티(T)에 해당하는 도전체 패턴을 90도 회전시켜 제 4시트(40)의 상면에 인쇄한 후에 레이저로 간극(46)에 해당하는 부위를 제거함으로 써 제 2 및 제 3도전체 패턴(42, 44)을 형성할 수도 있다.
제 2 및 제 3도전체 패턴(42, 44) 사이의 간극(46)에만 유전체를 충전하는 것으로 설명하였는데, 제 3도전체 패턴(44)의 주위로 유전체를 형성시킬 수도 있다.
앞서 설명한 제 2 및 제 3도전체 패턴(42, 44)은 동일 시트에서 동일 층으로 형성된다. 다르게는 동일 시트에서 다른 층으로 형성시킬 수도 있다. 즉, 일자 형상의 세로의 제 2도전체 패턴(42)을 형성한 후에 도 2에 도시된 제 3도전체 패턴(44)의 길이 및 폭(폭은 동일할 수도 있음)보다 긴 일자 형상의 가로의 유전체층(도시 생략)을 제 4시트(40)에 형성한다. 유전체층(도시 생략)은 제 4시트(40)의 일측 단부에서 제 2도전체 패턴(42)의 중앙부까지의 길이 또는 약간 더 긴 길이를 갖는다. 유전체층(도시 생략)의 상면에 제 3도전체 패턴(44)을 형성한다. 이렇게 하면 제 2 및 제 3도전체 패턴(42, 44)은 동일 시트(즉, 제 4시트(40))에 형성되지만 형성된 층을 보면 중간에 유전체층이 개재되므로 서로 다른 층이 된다. 보호 시트(50)는 절연재질로 제조되되, 도전체 패턴이 없을 뿐 제 1 내지 제 4시트와 동일하게 제조된다.
이후, 도 2의 (b)에서와 같이 제 3시트(30)를 최하층으로 하여 그 위에 제 2시트(20)를 적층하고 그 위에 제 1시트(10)를 적층한다. 이러한 적층에 의해 각 시트의 제 1도전체 패턴(12, 22, 32)은 접촉 구멍(14, 24)내에 충전된 Ag 페이스트 등과 같은 도전성 재료에 의해 전기적으로 연결된다. 제 1시트(10)의 상면에 제 4시트(40)를 적층한 후에 그 위에 절연재질의 보호 시트(50)를 적층한다. 적층이 완 료되면 적층된 적층체를 압착한 후에 적절한 크기로 절단한다. 절단된 적층체를 베이크 아웃시킨 후에 소정의 소성온도에서 소성한다.
소성 후에는 도 2의 (c)에서와 같이, 제 1외부 단자(52)를 제 1도전체 패턴(12) 및 제 3도전체 패턴(44)의 일단과 접속되도록 적층체의 일측부에 형성한다. 제 2외부 단자(54)를 제 1도전체 패턴(32)의 일단과 접속되도록 적층체의 타측부(즉, 제 1외부 단자(52)에 대향되는 반대 측부)에 형성한다. 제 3 및 제 4외부 단자(56, 58)를 제 2도전체 패턴(42)의 양 단부와 접속되도록 적층체의 또 다른 양측부에 형성한다.
상술한 실시예 설명에서, 제 4시트(40)에 형성된 제 3도전체 패턴(44)의 위치를 반대의 위치로 하여도 무방하다. 그러면 간극(46) 역시 반대의 위치에 형성될 것이다.
도 2에서는 제 4시트(40)가 제 1도전체 패턴(12, 22, 32)이 형성된 시트들(10, 20, 30)보다 위에 위치하는 것으로 하였는데, 제 4시트(40)를 최하위에 위치시켜도 무방하다.
이와 같이 된 본 발명의 칩형 서지 흡수기는, 인덕터(L)와 캐패시터(C)의 결합 구조를 가지므로, 입력측(출력측이 될 수도 있음)으로 소정의 서지 전압이 인입되면 인입된 서지 전압중에서 ESD 피크 전압(Vp)은 인덕터(L)에 의해 감쇄되고, 인입된 서지 전압중에서 ESD 클램핑 전압(Vc)은 간극(46)에서의 방전에 의해 감쇄된다.
따라서, 본 발명의 칩형 서지 흡수기는 고속의 신호 라인에 적용가능하며, 인입된 ESD 전압의 초기 시점에서의 감쇄 성능이 우수할 뿐만 아니라, 낮은 ESD 전압 레벨(예컨대, 대략 1.5KV 정도)에서도 동작가능하다.
도 4는 도 2의 변형예이다. 도 4의 시트(60)에 형성된 도전체 패턴의 형상은 도 2의 도전체 패턴(42, 44)의 형상을 변형한 것이다.
도 4에서, 제 2도전체 패턴(62a, 62b)은 서로 이격된 채로 각각 상응하는 외부 단자(56, 58)와 접속된다. 제 3도전체 패턴(64)이 제 2도전체 패턴(62a, 62b)의 이격된 공간내로까지 확장된다. 따라서, 도 4에서는 제 2도전체 패턴(62a)과 제 3도전체 패턴(64) 사이에 간극(66)이 형성됨과 더불어 제 2도전체 패턴(62b)과 제 3도전체 패턴(64) 사이에 간극(66)이 형성된다. 간극(66)에는 공기 또는 유전율이 낮은 유전체가 충전된다.
제 2도전체 패턴(62a, 62b) 및 제 3도전체 패턴(64)의 형성에 대해서는 상술한 도 2의 제 2 및 제 3도전체 패턴(42, 44)의 설명으로 충분히 이해되리라 본다. 제 2도전체 패턴(62a, 62b) 및 제 3도전체 패턴(64)은 동일 시트(즉, 60)에서 동일 층으로 형성될 수도 있고 동일 시트(즉, 60)에서 다른 층으로 형성될 수 있다. 이는 당업자라면 앞서 설명한 제 2 및 제 3도전체 패턴(42, 44)의 설명으로 충분히 이해되리라 본다.
제 3도전체 패턴(64)은 해당 시트(60)의 일측 단부에서 타측으로 소정치 향하도록 가로 방향으로 형성되어 있는데, 그 형성 방향을 반대로 하여도 무방하다. 즉, 제 3도전체 패턴(64)을 해당 시트(60)의 타측 단부에서 일측으로 소정치 향하도록 하여도 된다.
도 5는 도 2의 다른 변형예이다. 도 5는 양방향성을 고려한 것이다. 도 5의 시트(70)에 형성된 도전체 패턴의 형상은 도 2의 도전체 패턴(42, 44)의 형상을 변형한 것이다. 도 5에서는 도 2의 제 3도전체 패턴(44)이 두 개가 있는 것으로 보면 된다. 도 5에서, 제 2도전체 패턴(72)은 도 2의 제 2도전체 패턴(42)에 해당되는 것이고, 제 3도전체 패턴(74a, 74b)은 도 2의 제 3도전체 패턴(44)이 제 2도전체 패턴(42)을 중심으로 좌측 및 우측에 형성된 것으로 보면 된다.
따라서, 도 5에서는 제 2도전체 패턴(72)과 제 3도전체 패턴(74a) 사이에 간극(76)이 형성됨과 더불어 제 2도전체 패턴(72)과 제 3도전체 패턴(74b) 사이에 간극(76)이 형성된다. 간극(76)에는 공기 또는 유전율이 낮은 유전체가 충전된다.
제 2도전체 패턴(72) 및 제 3도전체 패턴(74a, 74b)의 형성(예컨대, 열십자 형상의 도전체 패턴 형성후 레이저로 간극 형성)에 대해서는 상술한 도 2의 제 2 및 제 3도전체 패턴(42, 44)의 설명으로 충분히 이해되리라 본다. 제 2도전체 패턴(72) 및 제 3도전체 패턴(74a, 74b)은 동일 시트(즉, 70)에서 동일 층으로 형성될 수도 있고 동일 시트(즉, 70)에서 다른 층으로 형성될 수 있다. 동일 시트(70)에서 다른 층으로 형성시킬 경우에는 일자 형상의 도전체 패턴을 교차하게 형성시키되 중간에 유전체층을 개재시킬 수 있다. 간극 형성을 위한 레이저 가공이 필요하다. 이에 대해 자세히 설명하지 않더라도 당업자라면 앞서 설명한 제 2 및 제 3 도전체 패턴(72, 74a, 74b)의 설명으로 충분히 이해되리라 본다.
도 4 또는 도 5의 시트(60, 70)를 도 2의 제 4시트(40)의 대용으로 하였을 경우에도 상술한 본 발명의 실시예의 동작을 수행한다.
한편, 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있고, 그러한 수정 및 변형이 가해진 기술사상 역시 이하의 특허청구범위에 속하는 것으로 보아야 한다. 예를 들어, 상술한 실시예 설명에서는 입력 단자와 출력 단자를 상호 대향되게 양측면에 형성하였으나, 그 입력 단자와 출력 단자가 하나의 측면에 형성되는 것으로 하여도 된다. 이는 해당 측면에 형성되는 입력 단자와 출력 단자간에 절연을 시키게 되면 가능하다. 이와 같이 하나의 측면에 입력 단자와 출력 단자가 형성된 경우에는 제 1도전체 패턴의 형상에 약간의 변화를 주면 된다.
이상 상세히 설명한 바와 같이 본 발명에 따르면, 인덕터(L)와 캐패시터(C)의 결합 구조를 가지므로, 인입된 서지 전압중에서 ESD 피크 전압은 인덕터(L)에 의해 감쇄되고, 인입된 서지 전압중에서 ESD 클램핑 전압은 캐패시터(C)(간극 부분)에서의 방전에 의해 감쇄된다.
그에 따라, 고속의 신호 라인에 적용가능하며, 인입된 ESD 전압의 초기 시점에서의 감쇄 성능이 우수할 뿐만 아니라, 낮은 ESD 전압 레벨(예컨대, 대략 1.5KV 정도)에서도 동작가능하다.
Claims (4)
- 상호 대향되는 양측면에 형성된 입력 단자와 출력 단자, 및 다른 측면에 형성된 접지 단자를 구비한 서지 흡수기로서,일단이 상기 입력 단자에 연결되고 타단이 상기 출력 단자에 연결되어 ESD 피크 전압을 감쇄시키는 제 1도전체 패턴;상기 접지 단자에 연결된 제 2도전체 패턴; 및일단이 상기 입력 단자 및 출력 단자중의 적어도 하나의 단자에 접속되고 타단이 상기 제 2도전체 패턴과 직교하는 방향으로 형성된 제 3도전체 패턴을 포함하고,상기 제 2도전체 패턴과 제 3도전체 패턴의 사이에는 방전에 의해 ESD 클램핑 전압을 감쇄시키는 간극이 형성된 것을 특징으로 하는 칩형 서지 흡수기.
- 청구항 1에 있어서,상기 제 1도전체 패턴은 인덕터 패턴인 것을 특징으로 하는 칩형 서지 흡수기.
- 청구항 1 또는 청구항 2에 있어서,상기 제 2 및 제 3도전체 패턴은 동일 시트에 형성된 것을 특징으로 하는 칩형 서지 흡수기.
- 청구항 1 또는 청구항 2에 있어서,상기 간극에는 유전체가 충전된 것을 특징으로 하는 칩형 서지 흡수기.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060130094A KR100848194B1 (ko) | 2006-12-19 | 2006-12-19 | 칩형 서지 흡수기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060130094A KR100848194B1 (ko) | 2006-12-19 | 2006-12-19 | 칩형 서지 흡수기 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080056917A KR20080056917A (ko) | 2008-06-24 |
| KR100848194B1 true KR100848194B1 (ko) | 2008-07-24 |
Family
ID=39802929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060130094A KR100848194B1 (ko) | 2006-12-19 | 2006-12-19 | 칩형 서지 흡수기 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100848194B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100958955B1 (ko) | 2008-01-22 | 2010-05-20 | 주식회사 아모텍 | 측면에 갭 전극을 갖는 어레이형 서지 흡수기 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100026199A (ko) * | 2008-08-29 | 2010-03-10 | 주식회사 아모텍 | 적층형 복합 칩 소자 |
| WO2016178525A1 (ko) * | 2015-05-07 | 2016-11-10 | 주식회사 이노칩테크놀로지 | 감전 방지 소자 및 이를 구비하는 전자기기 |
| WO2016178524A1 (ko) * | 2015-05-07 | 2016-11-10 | 주식회사 이노칩테크놀로지 | 감전 방지 소자 및 이를 구비하는 전자기기 |
| KR101808794B1 (ko) * | 2015-05-07 | 2018-01-18 | 주식회사 모다이노칩 | 적층체 소자 |
| KR102442277B1 (ko) * | 2015-07-20 | 2022-09-15 | 주식회사 아모텍 | 전기적 충격 보호소자 및 이를 구비한 휴대용 전자장치 |
| KR102480343B1 (ko) * | 2015-07-20 | 2022-12-23 | 주식회사 아모텍 | 전기적 충격 보호소자 및 이를 구비한 휴대용 전자장치 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001143846A (ja) | 1999-11-16 | 2001-05-25 | Tokin Corp | 表面実装型サージアブソーバおよびその製造方法 |
| JP2002252136A (ja) * | 2001-02-22 | 2002-09-06 | Matsushita Electric Ind Co Ltd | 積層電子部品 |
| JP2004281893A (ja) * | 2003-03-18 | 2004-10-07 | Matsushita Electric Ind Co Ltd | 静電気対策部品とその製造方法 |
-
2006
- 2006-12-19 KR KR1020060130094A patent/KR100848194B1/ko active IP Right Grant
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001143846A (ja) | 1999-11-16 | 2001-05-25 | Tokin Corp | 表面実装型サージアブソーバおよびその製造方法 |
| JP2002252136A (ja) * | 2001-02-22 | 2002-09-06 | Matsushita Electric Ind Co Ltd | 積層電子部品 |
| JP2004281893A (ja) * | 2003-03-18 | 2004-10-07 | Matsushita Electric Ind Co Ltd | 静電気対策部品とその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100958955B1 (ko) | 2008-01-22 | 2010-05-20 | 주식회사 아모텍 | 측면에 갭 전극을 갖는 어레이형 서지 흡수기 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20080056917A (ko) | 2008-06-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100848194B1 (ko) | 칩형 서지 흡수기 | |
| KR101808795B1 (ko) | 적층체 소자 | |
| KR101072673B1 (ko) | Ｅｓｄ 보호 디바이스 | |
| KR101012965B1 (ko) | 복합소자 | |
| WO2011040435A1 (ja) | Ｅｓｄ保護デバイスおよびその製造方法 | |
| JP2010146779A (ja) | 過電圧保護部品 | |
| US8711537B2 (en) | ESD protection device and method for producing the same | |
| KR100813195B1 (ko) | 정전기 보호 소자 | |
| KR101066456B1 (ko) | 회로 보호 소자 | |
| JP5079394B2 (ja) | 静電気保護素子とその製造方法 | |
| KR101135354B1 (ko) | 회로 보호 소자 및 그 제조 방법 | |
| JP5292728B2 (ja) | 静電気対策部品 | |
| JP5079632B2 (ja) | 静電気保護素子 | |
| KR101853229B1 (ko) | 복합 전자 부품 | |
| KR102609147B1 (ko) | 복합 전자 부품 | |
| KR101236766B1 (ko) | 적층형 복합 칩 소자 | |
| CN103988380A (zh) | 静电应对元件 | |
| JP2004281893A (ja) | 静電気対策部品とその製造方法 | |
| JP2006313877A (ja) | 静電気対策部品 | |
| JP2007266478A (ja) | 静電気保護素子とその製造方法 | |
| KR100845947B1 (ko) | 회로 보호 소자 및 그 제조 방법 | |
| KR200408406Y1 (ko) | 칩 배리스터 | |
| KR20090037099A (ko) | 적층 칩 소자 및 이의 제조 방법 | |
| CN113539592A (zh) | 片式压敏电阻的制造方法及片式压敏电阻 | |
| JP2022509945A (ja) | 低静電容量と改善された耐久性を備えたセラミック過電圧保護デバイス |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130701 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20140701 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20150701 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20160704 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20170613 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20180612 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20190617 Year of fee payment: 12 |