KR101319469B1 - 반도체장치 - Google Patents

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야스노리 오리쓰키
요이치로 타루이
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미쓰비시덴키 가부시키가이샤
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Abstract

임계전압의 경시적인 저하를 억제할 수 있고, 또한 알루미늄 배선에 의한 절연막의 부식이나 Al 스파이크에 기인하는 게이트·소스 사이의 단락을 방지할 수 있는 반도체장치를 제공한다. 반도체장치의 MOSFET 셀은, 폴리실리콘의 게이트 전극(6) 및 n- 드리프트층(2)의 상부에 형성된 n+ 소스 영역(4)을 구비한다. 게이트 전극(6) 위는 층간 절연막(7)에 의해 덮어져 있고, Al의 소스 전극(101)은, 층간 절연막(7) 위에 연장된다. 또한 게이트 전극(6)에는 Al의 게이트 패드(102)가 접속된다. 소스 전극(101)과 층간 절연막(7)의 사이, 및 게이트 패드(102)와 게이트 전극(6)의 사이의 각각에, Al의 확산을 억제하는 배리어 메탈층(99)이 배치된다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체장치에 관한 것으로서, 특히, 폴리실리콘의 게이트 전극과 알루미늄을 포함하는 배선을 구비한 트랜지스터 셀을 갖는 반도체장치에 관한 것이다.
고내압, 저손실 및 고내열성을 실현할 수 있는 차세대의 스위칭소자로서, 탄화 규소(SiC)를 사용해서 형성한 반도체 소자(MOSFET(Metal oxide semiconductor field effect transistor)나 IGBT(Insulated Gate Bipolar Transistor) 등)가 유망하게 여겨지고 있으며, 인버터 등의 파워 반도체장치에의 적용이 기대되고 있다.
종래의 SiC을 사용한 MOSFET(SiC-MOSFET)에서는, 소스 영역 위에 오믹콘택을 취하기 위한 실리사이드층을 형성하고, 그위에 알루미늄(Al)의 소스 전극을 성막한 구성을 갖는 것이 일반적이었다(예를 들면 하기의 특허문헌 1). 특허문헌 1에는, 소스 영역의 실리사이드층과 알루미늄의 소스 전극 사이에 Ti의 금속층이 개재하는 구성이 개시되어 있고, 그 금속층이 Al의 확산을 억제하는 배리어 메탈로서 기능하는 것이 개시되어 있다.
일본국 특개 2009-194127호 공보
종래의 SiC-MOSFET에서는, HTGB(High Temperature Gate Bias) 시험 등, 게이트·소스 사이에 연속적으로 전압인가를 실시하는 신뢰성 시험에 의해, 게이트·소스간 임계전압(VGSth)이 경시적으로 저하하는 문제가 있었다.
임계전압이 저하하면, MOSFET의 전달 특성(입출력 비)이 커지기 때문에, 실사용시에 과전류가 흘러, 해당 MOSFET의 파괴를 일으킬 가능성이 있다. 또한, 턴온시의 스위칭 속도도 빨라지기 때문에, 복수의 MOSFET 셀을 구비한 반도체 칩에 있어서, MOSFET 셀의 동작이 불균일해지는 것에 기인해서 파괴가 생기는 경우도 있다. 시험시에는 전기 특성에 문제가 없어도, 장기간에 걸쳐 게이트·소스 사이에 전압 스트레스가 걸린 결과 임계전압이 저하하여, 상기와 동일한 문제를 일으킬 가능성도 있다.
또한, SiC 디바이스는 고온에서도 우수한 전기 특성을 얻을 수 있기 때문에, 고온 조건하에서의 활용도 기대되고 있다. 그러나 고온 조건하에서는, 소스 전극에 사용되는 Al이, 게이트·소스 사이의 절연을 확보하는 층간 절연막을 부식시키거나, 게이트 배선을 구성하는 폴리실리콘 내부에 침입하는 「Al 스파이크」를 발생시켜, 게이트·소스 사이의 단락을 일으키는 경우가 있다.
본 발명은 이상과 같은 과제를 해결하기 이해 이루어진 것으로, 임계전압의 경시적인 저하를 억제할 수 있고, 또한 알루미늄 배선에 의한 절연막의 부식이나 Al 스파이크에 기인한 게이트·소스 사이의 단락을 방지할 수 있는 반도체장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체장치는, 반도체층 위에 배치된 폴리실리콘의 게이트 전극 및 상기 반도체층의 상부에 형성된 불순물 영역인 소스 영역을 포함하는 주 트랜지스터 셀과, 상기 게이트 전극 위를 덮는 층간 절연막과, 상기 소스 영역에 접속하는 동시에 상기 층간 절연막 위에 연장되는 알루미늄을 포함하는 소스 전극과, 상기 게이트 전극에 접속하는 알루미늄을 포함하는 게이트 패드와, 상기 소스 전극과 상기 층간 절연막의 사이, 및 상기 게이트 패드와 상기 게이트 전극의 사이의 각각에 개재하여, 알루미늄의 확산을 억제하는 배리어 메탈층을 구비한 것이다.
소스 전극과 층간 절연막의 사이, 및 게이트 패드와 게이트 전극의 사이에, 알루미늄의 확산을 억제하는 배리어 메탈층을 개재시킴으로써, 트랜지스터의 게이트 전극의 전압 스트레스에 기인하는 임계전압의 저하가 억제된다. 따라서, MOSFET는 동작의 안정성을 향상시킬 수 있다. 또한, 고온 조건하에서도, 소스 전극 및 게이트 패드에 포함되는 Al에 의해 층간 절연막이 부식되어나, 폴리실리콘의 게이트 전극에 Al 스파이크가 생기는 것을 방지할 수 있어, 게이트·소스 사이의 단락의 발생을 억제할 수 있다.
도 1은 실시형태 1에 관한 반도체장치를 구비한 반도체 칩의 평면도다.
도 2는 실시형태 1에 관한 반도체 칩의 MOSFET 셀부 및 게이트 패드 영역의 단면도다.
도 3은 HTGB 마이너스 시험 시간과 MOSFET의 임계전압의 변화량의 관계를 도시한 도면이다.
도 4는 Ti의 배리어 메탈층의 두께와 MOSFET의 임계전압의 변화량의 관계를 도시한 도면이다.
도 5는 TiN의 배리어 메탈층의 두께와 MOSFET의 임계전압의 변화량의 관계를 도시한 도면이다.
도 6은 실시형태 2에 관한 반도체장치를 구비한 반도체 칩의 평면도다.
도 7은 실시형태 2에 관한 반도체장치의 전류 센스 셀부의 단면도다.
도 8은 Ti의 배리어 메탈층의 두께와 MOSFET의 임계전압의 변화량의 관계를 도시한 도면이다.
도 9는 TiSi의 배리어 메탈층의 두께와 MOSFET의 임계전압의 변화량의 관계를 도시한 도면이다.
도 10은 실시형태 5에 관한 반도체 칩의 MOSFET 셀부 및 게이트 패드 영역의 단면도다.
도 11은 HTGB 마이너스 시험 시간과 MOSFET의 임계전압의 변화량의 관계를 도시한 도면이다.
도 12는 실시형태 6에 관한 반도체 칩의 MOSFET 셀부 및 게이트 패드 영역의 단면도다.
도 13은 HTGB 마이너스 시험 시간과 MOSFET의 임계전압의 변화량의 관계를 도시한 도면이다.
도 14는 실시형태 7에 관한 반도체장치를 구비한 반도체 칩의 평면도다.
도 15는 실시형태 7에 관한 반도체장치의 온도 센스 다이오드부의 단면도다.
<실시형태 1>
도 1은, 본 발명의 실시형태 1에 관한 반도체장치를 구비한 반도체 칩의 평면도다. 여기에서는 반도체장치의 일례로서 SiC-MOSFET를 나타낸다. 해당 MOSFET가 탑재되는 MOSFET 칩(100)의 윗면에는, 소스 전극(101)과 게이트 전극에 접속하는 게이트 패드(102)가 배치된다. 또한 MOSFET 칩(100)의 외주부에는, 종단 구조로서 필드 리미팅 링(103)이 설치되어 있다.
도 2는, MOSFET 칩(100)의 단면도로서, 도 2a는 MOSFET 셀부의 단면(도 1의 A-A선에 따른 단면), 도 2b는 게이트 패드부의 단면(도 1의 B-B선에 따른 단면)을 각각 나타내고 있다. MOSFET 칩(100)에는, 도 2(a)에 나타낸 구조의 셀이 병렬로 복수개 설치되고, 각 셀의 게이트 전극은 게이트 패드(102)에 접속된다.
해당 MOSFET는, n+ 버퍼층(1)이 되는 SiC 기판과, 그 위에 n- 드리프트층(2)이 되는 에피택셜 성장층으로 이루어진 에피택셜 기판을 사용해서 형성되어 있다. 도 2와 같이, n- 드리프트층(2)의 상부에는 p 베이스 영역(3)이 형성되고, 그것의 표면 부분에 n+ 소스 영역(4) 및 p+ 콘택층(13)이 형성되어 있다. 에피택셜 성장층의 윗면에는, n+ 소스 영역(4), p 베이스 영역(3) 및 그것에 인접하는 n- 드리프트층(2) 위에 걸치도록 열산화막의 게이트 절연막(5)이 형성되고, 그 위에 폴리실리콘의 게이트 전극(6)이 설치되어 있다.
게이트 전극(6) 위에는, TEOS(Tetraethyl Orthosilicate) 등의 층간 절연막(7)이 형성된다. 단 도 2a와 같이, n+ 소스 영역(4) 및 p 베이스 영역(3)의 일부(게이트 전극(6)이 형성되어 있지 않은 부분)에서는 층간 절연막(7)이 제거되어 있고, 그 부분에 n+ 소스 영역(4) 및 p 베이스 영역(3)의 p+ 콘택층(13)에 오믹 접속하는 실리사이드층(8)(SiC과 금속의 화합물층, 예를 들면 니켈 실리사이드(NiSi))이 형성된다. 층간 절연막(7) 및 실리사이드층(8) 위에는, 알루미늄(Al)의 확산을 억제하는 배리어 메탈층(9)이 성막되고, 그 위에 Al 혹은 Al 합금(예를 들면 AlSi)의 소스 전극(101)이 형성된다. 배리어 메탈층(9)의 재료는, 티타늄(Ti) 또는 질화 티타늄(TiN)이다. 또한, n+ 버퍼층(1)의 밑면에는 드레인 전극(10)이 형성된다.
한편, 게이트 패드부에서는, 도 2b와 같이, 에피택셜 성장층의 윗면에 필드 산화막(14)이 형성되어 있고, 게이트 전극(6)은 필드 산화막(14) 위에 연장되어 있다. 또한 게이트 패드부에서는, 층간 절연막(7)이 제거되어, 게이트 전극(6)이 노출된다. 노출한 게이트 전극(6)의 윗면에는, 상기한 배리어 메탈층(9)이 성막되고, 그 위에 Al의 게이트 패드(102)가 형성된다. 이때, 소스 전극(101) 및 게이트 패드(102)는 동일한 공정으로 형성되는데, 배리어 메탈층(9)과 함께 패터닝되고, 소스 전극(101)과 게이트 패드(102)로 전기적으로 분리되어 있다.
도 3은, MOSFET의 게이트에 부극성의 전압을 인가하는 HTGB 시험(HTGB 마이너스 시험)의 시간과, 그것의 게이트·소스간 임계전압(VGSth)의 변화량(초기의 임계전압에 대한 변화량)의 관계를 나타낸 그래프다. 이 그래프에서는, 배리어 메탈층(9)을 갖지 않는 종래 구조의 경우, 배리어 메탈층(9)으로서 Ti를 사용한 경우, 배리어 메탈층(9)으로서 TiN을 사용한 경우를 나타내고 있다. TiN은, 원하는 두께의 Ti를 성막한 후, 질소(N2) 분위기 하에서 800℃, 30초 정도의 램프 어닐처리를 실시함으로써 형성할 수 있다. 이후의 실시형태에 사용하는 TiN의 형성방법도 동일하여도 된다. 예를 들면, 두께 75nm의 TiN을 형성하는 경우에는, 두께 75nm의 Ti를 성막하고, 상기한 램프 어닐 처리를 실시해서 형성한다. 여기에서는 배리어 메탈층(9)의 두께는 75nm로 하였다. 또한 HTGB 시험은, 게이트·소스간 전압을 -20V, 주위 온도를 125℃의 조건에서 행하였다.
도 3에 나타낸 것과 같이. 종래의 MOSFET는, 240시간의 HTGB 시험에 의해 임계전압이 초기값으로부터 약 5V 저하하였다. 한편, TiN의 배리어 메탈층(9)을 구비한 MOSFET에서는, 임계전압의 저하는 약 2V 정도로 억제되고, 더구나 Ti의 배리어 메탈층(9)을 구비한 MOSFET에서는, 임계전압은 거의 저하하지 않았다. 이와 같이, 본 발명의 MOSFET에서는, 임계전압의 경시적인 저하를 억제할 수 있다. 따라서, 본 발명에 따르면, MOSFET는 동작의 안정성을 향상시킬 수 있다.
또한 본 실시형태의 반도체 장치에서는, MOSFET 셀부의 층간 절연막(7)과 소스 전극(101)의 사이, 및, 게이트 패드부의 게이트 전극(6)과 게이트 패드(102)의 사이에, 각각 Al의 확산을 억제하는 배리어 메탈층(9)이 개재한다. 그 때문에, 고온 조건하에서도, 소스 전극(101)에 포함되는 Al에 의해 층간 절연막(7)이 부식되거나, 폴리실리콘의 게이트 전극(6)에 Al 스파이크가 생기는 것을 방지할 수 있어, 게이트·소스 사이의 단락의 발생을 억제할 수 있다. 또한 게이트 패드(102)에 포함되는 Al에 의한 게이트 패드부의 게이트 전극(6)에의 Al 스파이크도 방지된다. 특히 온도가 300℃를 초과하는 조건에서는, 게이트 전극(6)에 Al 스파이크가 생기면 해당 Al 스파이크가 게이트 전극(6)을 꿰뚫고 나가 게이트 절연막(5)에 도달하여 게이트 절연막(5)의 내압 신뢰성이 저하하는 문제가 생길 수 있지만, 본 실시형태에서는 이 문제의 발생도 방지된다.
도 4는, Ti의 배리어 메탈층(9)의 두께와 MOSFET의 임계전압(VGSth)의 변화량의 관계를 도시한 도면이다. 여기에서는, 배리어 메탈층(9)의 두께를 30nm로 한 MOSFET와, 배리어 메탈층(9)을 75nm로 한 MOSFET에 대해, 도 3과 동일한 HTGB 시험을 240시간 행하였다.
도 3에서도 나타낸 것과 같이, Ti의 배리어 메탈층(9)의 두께가 75nm인 경우에는, 240시간의 HTGB 시험을 거쳐도 임계전압의 저하는 보이지 않았지만, 그것을 30nm로 하면 임계전압은 약 0.5V 정도 저하하였다. 배리어 메탈층(9)의 두께가 두꺼울수록, 임계전압의 저하를 억제하는 효과는 높아지고, 특히, 그 두께를 60nm 이상으로 하면, 임계전압 저하를 대략 0.2V 이내로 할 수 있어 효과적이다.
또한 도 5는, TiN의 배리어 메탈층(9)의 두께와 MOSFET의 임계전압(VGSth)의 변화량의 관계를 도시한 도면이다. 여기에서도 배리어 메탈층(9)의 두께를 30nm으로 한 MOSFET와, 배리어 메탈층(9)을 75nm으로 한 MOSFET에 대해, 도 3과 동일한 HTGB 시험을 240시간 행해서 얻은 결과를 나타낸다.
도 3에서도 나타낸 것과 같이, TiN의 배리어 메탈층(9)의 두께가 75nm인 경우에는, 240시간의 HTGB 시험을 거쳤을 때의 임계전압의 저하는 대략 2V이었지만, 그것을 30nm로 하면 임계전압은 약 6.6V 정도 저하하였다. 배리어 메탈층(9)을 TiN으로 하는 경우, 그 두께를 90nm 이상으로 하면, 임계전압 저하를 대략 0.2V 이내로 할 수 있어, 효과적이다.
<실시형태 2>
MOSFET 중에는, 예를 들면, 과전류 파괴 보호를 위한 과전류 검출에 사용할 목적으로, 해당 MOSFET를 흐르는 전류를 검출하기 위한 전류 센스 셀을 구비한 것이 있다. 일반적으로 전류 센스 셀은, 게이트 및 드레인이 통상의 MOSFET 셀(주 MOSFET 셀)과 공통되어 있고, MOSFET를 흐르는 주전류의 일부를 분류(分流)시켜, 주전류에 비례한 미소 전류를 얻는 것이다.
도 6은, 실시형태 2에 관한 MOSFET 칩(100)의 평면도다. MOSFET 칩(100)의 일부의 MOSFET 셀이, 전류 센스 셀(110)로서 사용되고 있다. 전류 센스 셀(110)의 소스 전극(전류 센스 전극)(111)은, 주 MOSFET 셀의 소스 전극(101)과는 분리되어 있지만, 게이트 전극은 주 MOSFET 셀과 공통이며 게이트 패드(102)에 접속된다.
도 7은, MOSFET 칩(100)의 전류 센스 셀(110)의 단면도(도 6의 C-C선에 따른 단면)이다. 주 MOSFET 셀의 단면(도 6의 A-A선에 따른 단면)은, 도 2a와 동일하며, 게이트 패드부의 단면(도 6의 B-B선에 따른 단면)은, 도 2b와 동일하다. 이때, 도 6 및 도 7에 있어서는, 도 1 및 도 2에 나타낸 것과 같은 요소에는 동일한 부호를 붙이고 있기 때문에, 그들의 상세한 설명은 생략한다.
도 7에 나타낸 것과 같이. 전류 센스 셀(110)은, 주 MOSFET 셀(도 2a)과 동일한 구조로서, 층간 절연막(7)과 소스 전극(전류 센스 전극)(111) 사이에, 배리어 메탈층(9)이 설치되어 있다. 이에 따라, 전류 센스 셀(110)에 있어서도 주 MOSFET 셀과 마찬가지로, 실시형태 1에서 설명한 층간 절연막(7)의 부식 방지, 및 임계전압(VGSth)의 저하 방지의 효과가 얻어진다.
주 MOSFET 셀과 전류 센스 셀(110)에서 임계전압이 다르면, 정확한 전류검출을 할 수 없기 때문에 적절한 과전류 보호가 불가능해지지만, 본 실시형태와 같이 전류 센스 셀(110) 및 주 MOSFET 셀의 양쪽에 배리어 메탈층(9)을 설치함으로써, 전류 센스 셀(110)과 주 MOSFET 셀에서 임계전압을 일치시킬 수 있다. 따라서, 정확한 전류검출이 가능해진다. 물론 배리어 메탈층(9)의 막두께는, 주 MOSFET 셀과 전류 센스 셀(110)에서 같은 것이 바람직하다.
본 실시형태에서도 실시형태 1과 마찬가지로, 배리어 메탈층(9)으로서 Ti를 사용하는 경우에는, 그것의 두께를 60nm 이상으로 하는 것이 바람직하고, 배리어 메탈층(9)으로서 TiN을 사용하는 경우에는, 그것의 두께를 90nm 이상으로 하는 것이 바람직하다.
<실시형태 3>
실시형태 1에서는, 배리어 메탈층(9)이 Ti인 경우에 있어서, 배리어 메탈층(9)의 두께가 30nm인 경우와 75nm인 경우에서 행한 HTGB 시험의 결과(도 4)로부터, 그것의 두께를 60nm 이상으로 하면 임계전압 저하를 대략 0.2V 이내로 할 수 있는 것을 도출하였다.
그러나 그 후의 발명자의 실험에 의해, 임계전압 저하를 억제하는 효과는, Ti의 배리어 메탈층(9)의 두께가 75nm보다도 작은 상태에서 이미 포화하고 있고, 배리어 메탈층(9)의 두께가 60nm보다도 작은 경우에도, 임계전압 저하를 충분히 억제할 수 있는 것을 알 수 있었다. 여기에서는 그 실험 결과를 나타낸다.
도 8은, Ti의 배리어 메탈층(9)의 두께와 MOSFET의 임계전압(VGSth)의 변화량의 관계를 도시한 도면이다. 여기에서는, 배리어 메탈층(9)의 두께를 30nm로 한 MOSFET, 배리어 메탈층(9)을 50nm로 한 MOSFET 및 배리어 메탈층(9)을 75nm로 한 MOSFET에 대해, 도 3과 동일한 HTGB 시험을 240시간 행하였다.
그 결과, Ti의 배리어 메탈층(9)의 두께가 50nm인 경우에도, 240시간의 HTGB 시험을 거쳤을 때의 임계전압의 저하는 보이지 않았다. 또한 도 4에도 나타낸 것과 같이, 배리어 메탈층(9)의 두께를 30nm로 하면 임계전압은 약 0.5V 정도 저하하였다. 이 결과로부터, 배리어 메탈층(9)의 두께를 40nm 이상으로 하면, 임계전압 저하를 대략 0.2V 이내로 할 수 있어 효과적인 것을 알 수 있었다.
또한 본 실시형태 2의 경우에 있어서도, 배리어 메탈층(9)을 Ti으로 하는 경우에는, 그 두께를 40nm 이상으로 하는 것이 바람직하다.
<실시형태 4>
실시형태 1∼3에서는, Al의 확산을 억제하는 배리어 메탈층(9)을 Ti 또는 TiN로 했지만, TiSi를 사용해도 동일한 효과를 얻을 수 있다.
도 9는, TiSi의 배리어 메탈층(9)의 두께와 MOSFET의 임계전압(VGSth)의 변화량의 관계를 도시한 도면이다. TiSi는, 원하는 두께의 Ti를 성막한 후, 아르곤(Ar) 분위기 하에서 800℃, 30초 정도의 램프 어닐 처리를 실시함으로써 형성할 수 있다. 이후의 실시형태에 사용하는 TiSi의 형성방법도 동일해도 된다. 예를 들면, 두께 75nm의 TiSi를 형성하는 경우에는, 두께 75nm의 Ti를 성막하고, 상기한 램프 어닐 처리를 실시해서 형성한다. 여기에서는 배리어 메탈층(9)의 두께를 75nm로 한 MOSFET와, 배리어 메탈층(9)을 150nm로 한 MOSFET에 대해, 도 3과 동일한 HTGB 시험을 240시간 행해서 얻은 결과를 나타낸다.
도 9와 같이, TiSi의 배리어 메탈층(9)의 두께가 150nm인 경우에는, 240시간의 HTGB 시험을 거쳤을 때의 임계전압의 저하는 보이지 않았지만, 그것을 75nm로 하면 임계전압은 약 1.0V 정도 저하하였다. 배리어 메탈층(9)을 TiSi로 하는 경우에는, 그것의 두께를 130nm 이상으로 하면, 임계전압 저하를 대략 0.2V 이내로 할 수 있어, 효과적이다.
따라서, TiSi의 배리어 메탈층(9)을 사용하는 경우에는, 그것의 두께를 130nm 이상으로 하면, 임계전압의 저하를 충분히 억제할 수 있고, MOSFET는 동작의 안정성을 향상시킬 수 있다.
또한 배리어 메탈층(9)이 TiSi인 경우도, 실시형태 1과 마찬가지로, 소스 전극(101)에 포함되는 Al에 의해 층간 절연막(7)이 부식되거나, 폴리실리콘의 게이트 전극(6)에 Al 스파이크가 생기는 것을 방지할 수 있어, 게이트·소스 사이의 단락의 발생을 억제할 수 있다. 또한 게이트 패드(102)에 포함되는 Al에 의한 게이트 패드부의 게이트 전극(6)에의 Al 스파이크도 방지된다.
TiSi의 배리어 메탈층(9)은, 실시형태 2에 대해서도 적용가능하다. 즉 주 MOSFET 셀 및 전류 센스 셀(110)의 배리어 메탈층(9)에 TiSi를 사용해도 된다. 그것에 의해, 주 MOSFET 셀 및 전류 센스 셀(110)의 임계전압을 일치시킬 수 있어, 정확한 전류검출이 가능해진다. 그 경우도, 배리어 메탈층(9)의 두께는 130nm 이상으로 하는 것이 바람직하다.
<실시형태 5>
실시형태 5에서는, 배리어 메탈층(9)을 TiSi층과 Ti층으로 이루어진 2층 구조로 하는 예를 나타낸다.
도 10은, 실시형태 5에 관한 MOSFET 칩(100)의 단면도로서, 도 10a는 MOSFET 셀부의 단면(도 1의 A-A선에 따른 단면), 도 10b는 게이트 패드부의 단면 MOSFET 셀부의 단면(도 1의 B-B선에 따른 단면)을 각각 나타내고 있다.
도 10과 같이, 본 실시형태의 MOSFET 칩(100)에서는, 배리어 메탈층(9)이, 하층의 TiSi층(91)과 상층의 Ti층(92)으로 이루어진 2층 구조로 되어 있다. 그 밖의 구성에 대해서는, 실시형태 1과 같으므로, 여기에서의 설명은 생략한다.
도 11은, MOSFET에 대한 HTGB 마이너스 시험의 시간과, 그것의 게이트·소스간 임계전압(VGSth)의 변화량(초기의 임계전압에 대한 변화량)의 관계를 나타낸 그래프이다. 이 그래프에서는, 배리어 메탈층(9)을 갖지 않는 종래 구조의 경우와, TiSi층(91) 및 Ti층(92)으로 이루어진 2층 구조의 배리어 메탈층(9)을 갖는 경우를 나타내고 있다. 여기에서는 TiSi층(91) 및 Ti층(92)의 두께를 각각 75nm로 하였다(배리어 메탈층(9)의 두께는 150nm). 또한 HTGB 시험은, 도 3의 경우와 마찬가지로, 게이트·소스간 전압을 -20V, 주위온도를 125℃의 조건에서 행하였다.
도 11에 나타낸 것과 같이, TiSi층(91) 및 Ti층(92)으로 이루어진 2층 구조의 배리어 메탈층(9)을 구비한 MOSFET에서는, 240시간의 HTGB 시험을 거쳐도, 임계전압은 거의 저하하지 않았다. 도 3과 비교해서 알 수 있는 것과 같이, 그 효과는, 두께 75nm의 Ti의 배리어 메탈층(9)과 동등하다. 한편, 종래의 MOSFET의 임계전압은, 도 3에서도 도시한 것과 같이 초기값으로부터 약 5V 저하하였다.
이와 같이, 배리어 메탈층(9)이 TiSi층(91) 및 Ti층(92)으로 이루어진 2층 구조인 경우에도, MOSFET의 임계전압의 저하를 억제할 수 있다. 따라서, MOSFET는 동작의 안정성을 향상시킬 수 있다.
또한 배리어 메탈층(9)이 TiSi층(91) 및 Ti층(92)으로 이루어진 2층 구조인 경우도, 실시형태 1과 마찬가지로, 소스 전극(101)에 포함되는 Al에 의해 층간 절연막(7)이 부식되거나, 폴리실리콘의 게이트 전극(6)에 Al 스파이크가 생기는 것을 방지할 수 있어, 게이트·소스 사이의 단락의 발생을 억제할 수 있다. 또한 게이트 패드(102)에 포함되는 Al에 의한 게이트 패드부의 게이트 전극(6)에의 Al 스파이크도 방지된다.
TiSi층(91) 및 Ti층(92)으로 이루어진 2층 구조의 배리어 메탈층(9)은, 실시형태 2에 대해서도 적용가능하다. 즉 주 MOSFET 셀 및 전류 센스 셀(110)의 배리어 메탈층(9)을 상기 2층 구조로 하여도 된다. 그것에 의해, 주 MOSFET 셀 및 전류 센스 셀(110)의 임계전압을 일치시킬 수 있어, 정확한 전류검출이 가능해진다.
<실시형태 6>
실시형태 6에서는, 배리어 메탈층(9)을 TiN층과 Ti층으로 이루어진 2층 구조로 하는 예를 나타낸다.
도 12는, 실시형태 6에 관한 MOSFET 칩(100)의 단면도로서, 도 12a는 MOSFET 셀부의 단면(도 1의 A-A선에 따른 단면), 도 12b는 게이트 패드부의 단면 MOSFET 셀부의 단면(도 1의 B-B선에 따른 단면)을 각각 나타내고 있다.
도 12와 같이, 본 실시형태의 MOSFET 칩(100)에서는, 배리어 메탈층(9)이, 하층의 TiN층(93)과 상층의 Ti층(94)으로 이루어진 2층 구조로 되어 있다. 그 밖의 구성에 대해서는, 실시형태 1과 같으므로, 여기에서의 설명은 생략한다.
도 13은, MOSFET에 대한 HTGB 마이너스 시험의 시간과, 그것의 게이트·소스간 임계전압(VGSth)의 변화량(초기의 임계전압에 대한 변화량)의 관계를 나타내는 그래프이다. 이 그래프에서는, 배리어 메탈층(9)을 갖지 않는 종래 구조의 경우와, TiN층(93) 및 Ti층(94)으로 이루어진 2층 구조의 배리어 메탈층(9)을 갖는 경우를 나타내고 있다. 여기에서는 TiN층(93) 및 Ti층(94)의 두께를 각각 75nm로 한 경우(배리어 메탈층(9)의 두께는 150nm)와, TiN층(93)의 막두께를 25nm로 하고 Ti층(94)의 두께를 75nm로 한 경우(배리어 메탈층(9)의 두께는 100nm)와, TiN층(93)의 막두께를 25nm로 하고 Ti층(94)의 두께를 150nm로 한 경우(배리어 메탈층(9)의 두께는 175nm)에 있어서의 HTGB 시험의 결과를 나타내고 있다. 또한 각 HTGB 시험은, 도 3의 경우와 마찬가지로, 게이트·소스간 전압을 -20V, 주위온도를 125℃의 조건에서 행하였다.
도 13에 나타낸 것과 같이, TiN층(93) 및 Ti층(94)으로 이루어진 2층 구조의 배리어 메탈층(9)을 구비한 MOSFET에서는, 상기한 3가지 경우의 모두에 있어서, 240시간의 HTGB 시험을 거쳐도, 임계전압은 거의 저하하지 않았다. 도 3과 비교해서 알 수 있는 것과 같이, 그 효과는, 두께 75nm의 Ti의 배리어 메탈층(9)과 동등하다. 한편, 종래의 MOSFET의 임계전압은, 도 3에서도 도시한 것과 같이 초기값으로부터 약 5V 저하하였다.
이와 같이, 배리어 메탈층(9)이 TiN층(93) 및 Ti층(94)으로 이루어진 2층 구조인 경우에도, MOSFET의 임계전압의 저하를 억제할 수 있다. 따라서, MOSFET는 동작의 안정성을 향상시킬 수 있다.
또한 배리어 메탈층(9)이 TiN층(93) 및 Ti층(94)으로 이루어진 2층 구조인 경우도, 실시형태 1과 마찬가지로, 소스 전극(101)에 포함되는 Al에 의해 층간 절연막(7)이 부식되거나, 폴리실리콘의 게이트 전극(6)에 Al 스파이크가 생기는 것을 방지할 수 있어, 게이트·소스 사이의 단락의 발생을 억제할 수 있다. 또한 게이트 패드(102)에 포함되는 Al에 의한 게이트 패드부의 게이트 전극(6)에의 Al 스파이크도 방지된다.
TiN층(93) 및 Ti층(94)으로 이루어진 2층 구조의 배리어 메탈층(9)은, 실시형태 2에 대해서도 적용가능하다. 즉 주 MOSFET 셀 및 전류 센스 셀(110)의 배리어 메탈층(9)을 상기 2층 구조로 하여도 된다. 그것에 의해, 주 MOSFET 셀 및 전류 센스 셀(110)의 임계전압을 일치시킬 수 있어, 정확한 전류검출이 가능해진다.
<실시형태 7>
도 14는, 실시형태 7에 관한 MOSFET 칩(100)의 평면도다. 해당 MOSFET 칩(100)은, 칩의 온도를 검출하는 온도 센서로서, 온도 센스 다이오드(120)를 구비하고 있다. 이때, MOSFET 칩(100)의 MOSFET 셀부 및 게이트 패드부의 구조는, 실시형태 1(도 2)과 같으므로, 여기에서의 설명은 생략한다. 또한 해당 MOSFET 칩(100)은, 실시형태 2의 전류 센스 셀(110)을 더 구비하고 있어도 된다.
도 15는, MOSFET 칩(100)의 온도 센스 다이오드(120)의 단면도(도 14의 D-D선에 따른 단면)이다. 도 15와 같이, 온도 센스 다이오드(120)는, p형 폴리실리콘(123)과 그것에 인접하는 n형 폴리실리콘(124)으로 이루어져 있고, MOSFET의 n- 드리프트층(2)을 구성하는 에피택셜 성장층 위에 형성된 실리콘 산화막(11) 위에 배치되어 있다. p형 폴리실리콘(123) 위에는 배리어 메탈층(9)을 개재하여 애노드 전극(121)이 설치되어, n형 폴리실리콘(124) 위에는 배리어 메탈층(9)을 개재하여 캐소드 전극(122)이 설치되어 있다.
온도 센스 다이오드(120)의 배리어 메탈층(9)은, MOSFET의 소스 전극(101) 및 게이트 패드(102) 아래에 설치되는 배리어 메탈층(9)과 동일한 공정으로 형성되고, 티타늄(Ti) 또는 질화 티타늄(TiN)에 의해 구성된다. 또한, 애노드 전극(121) 및 캐소드 전극(122)은, MOSFET의 소스 전극(101) 및 게이트 패드(102)와 동일한 공정으로 형성되고, Al 혹은 Al 합금(예를 들면, AlSi)에 의해 구성된다.
이와 같이, 온도 센스 다이오드(120)의 p형 폴리실리콘(123)과 애노드 전극(121)의 접속 부분과, n형 폴리실리콘(124)과 캐소드 전극(122)의 접속 부분에, 배리어 메탈층(9)을 개재시킴으로써, 그들의 접속 부분에 있어서의 전기적 콘택이 개선된다. 그 결과, 온도 센스 다이오드(120)의 온도 특성이 안정되어, 정밀도가 좋게 MOSFET 칩(100)의 온도를 검출할 수 있고, MOSFET의 동작의 안정화에 기여할 수 있다.
또한 본 실시형태와 같이, 온도 센스 다이오드(120)의 애노드 전극(121) 및 캐소드 전극(122) 아래에 설치하는 배리어 메탈층(9)으로서, MOSFET의 소스 전극(101) 및 게이트 패드(102) 아래에 배치되는 배리어 메탈층(9)과 동일한 것을 사용함으로써, 제조 코스트의 상승을 억제할 수 있다고 하는 효과도 얻어진다.
이때, 이상의 설명에서는, 배리어 메탈층(9)을, 실시형태 1과 마찬가지로 Ti 또는 TiN으로 했지만, 실시형태 4와 같이 TiSi으로 구성해도 되고, 실시형태 5와 마찬가지로 TiSi층 및 Ti층으로 이루어진 2층 구조로 해도 되고, 실시형태 6과 마찬가지로 TiN층 및 Ti층으로 이루어진 2층 구조로 해도 된다.
특히, p형 폴리실리콘(123) 및 n형 폴리실리콘(124) 위에, TiSi 또는 TiN의 배리어 메탈층(9), 혹은 TiSi층과 Ti층으로 이루어진 2층 구조의 배리어 메탈층(9), 혹은 TiN층과 Ti층으로 이루어진 2층 구조의 배리어 메탈층(9)을 배치한 경우, p형 폴리실리콘(123) 및 n형 폴리실리콘(124)과 애노드 전극(121)과 캐소드 전극(122) 사이의 전기적 콘택이 더욱 개선되어, 보다 정밀도 좋게 MOSFET 칩(100)의 온도를 검출할 수 있다.
이상의 설명에서는, 드리프트층(2)과 버퍼층(1)(기판)이 동일한 도전형을 갖는 구조의 MOSFET에 대해 서술했지만, 본 발명은, 드리프트층(2)과 기판(1)이 다른 도전형을 갖는 구조의 IGBT에 대해서도 적용가능하다. 예를 들면, 도 2a에 나타낸 구성에 대해, 버퍼층(1)을 p형으로 하면 IGBT의 구성이 된다. 그 경우, MOSFET의 소스 영역(4) 및 소스 전극(101)은, 각각 IGBT의 에미터 영역 및 에미터 전극에 대응하고, MOSFET의 드레인 전극(10)은 콜렉터 전극에 대응하게 된다.
또한, 각 실시형태에서는, 내열성이 높은 와이드 밴드갭 반도체인 SiC을 사용해서 형성한 반도체장치에 대해 설명했지만, 다른 와이드 밴드갭 반도체를 사용한 반도체장치도 비교적 내열성이 높기 때문에, 본 발명을 적용하는데 유효하다. 다른 와이드 밴드갭 반도체로서는, 예를 들면, 질화 갈륨(GaN)계 재료, 다이아몬드 등이 있다.
이때, 본 발명은, 그 발명의 범위 내에 있어서, 각 실시형태를 자유롭게 조합하거나, 각 실시형태를 적절히, 변형, 생략하는 것이 가능하다.
1 n+ 버퍼층, 2 n-드리프트층, 3 p 베이스 영역, 4 n+ 소스 영역, 5 게이트 절연막, 6 게이트 전극, 7 층간 절연막, 8 실리사이드층, 9 배리어 메탈층, 10 드레인 전극, 13 p+ 콘택층, 14 필드 산화막, 100 MOSFET 칩, 101 소스 전극, 102 게이트 패드, 103 필드 리미팅 링, 110 전류 센스 셀, 111 전류 센스 전극, 91 TiSi층, 92 Ti층, 93 TiN층, 94 Ti층, 120 온도 센스 다이오드, 121 애노드 전극, 122 캐소드 전극, 11 실리콘 산화막, 123 p형 폴리실리콘, 124 n형 폴리실리콘.

Claims (12)

  1. 반도체층 위에 배치된 폴리실리콘의 게이트 전극 및 상기 반도체층의 상부에 형성된 불순물 영역인 소스 영역을 포함하는 주 트랜지스터 셀과,
    상기 게이트 전극 위를 덮는 층간 절연막과,
    상기 소스 영역에 접속하는 동시에 상기 층간 절연막 위에 연장되는 알루미늄을 포함하는 소스 전극과,
    상기 게이트 전극에 접속하는 알루미늄을 포함하는 게이트 패드와,
    상기 소스 전극과 상기 층간 절연막의 사이, 및 상기 게이트 패드와 상기 게이트 전극의 사이의 각각에 개재하여, 알루미늄의 확산을 억제하는 배리어 메탈층과,
    상기 주 트랜지스터 셀과 공통의 게이트 전극 및 상기 주 트랜지스터 셀과는 별개의 알루미늄을 포함하는 소스 전극을 갖는 전류 센스 셀을 구비하고,
    상기 배리어 메탈층은, 상기 전류 센스 셀의 소스 전극과 상기 층간 절연막 사이에도 배치되어 있는 것을 특징으로 하는 반도체장치.
  2. 반도체층 위에 배치된 폴리실리콘의 게이트 전극 및 상기 반도체층의 상부에 형성된 불순물 영역인 소스 영역을 포함하는 주 트랜지스터 셀과,
    상기 게이트 전극 위를 덮는 층간 절연막과,
    상기 소스 영역에 접속하는 동시에 상기 층간 절연막 위에 연장되는 알루미늄을 포함하는 소스 전극과,
    상기 게이트 전극에 접속하는 알루미늄을 포함하는 게이트 패드와,
    상기 소스 전극과 상기 층간 절연막의 사이, 및 상기 게이트 패드와 상기 게이트 전극의 사이의 각각에 개재하여, 알루미늄의 확산을 억제하는 배리어 메탈층과,
    상기 반도체층 위에 배치된 p형 폴리실리콘 및 n형 폴리실리콘으로 이루어진 온도 센스 다이오드와,
    상기 p형 폴리실리콘에 접속하는 애노드 전극과,
    상기 n형 폴리실리콘에 접속하는 캐소드 전극을 구비하고,
    상기 배리어 메탈층은, 상기 p형 폴리실리콘과 상기 애노드 전극의 사이 및 상기 n형 폴리실리콘과 상기 캐소드 전극의 사이에도 배치되어 있는 것을 특징으로 하는 반도체장치.
  3. 반도체층 위에 배치된 폴리실리콘의 게이트 전극 및 상기 반도체층의 상부에 형성된 불순물 영역인 소스 영역을 포함하는 주 트랜지스터 셀과,
    상기 게이트 전극 위를 덮는 층간 절연막과,
    상기 소스 영역에 접속하는 동시에 상기 층간 절연막 위에 연장되는 알루미늄을 포함하는 소스 전극과,
    상기 게이트 전극에 접속하는 알루미늄을 포함하는 게이트 패드와,
    상기 소스 전극과 상기 층간 절연막의 사이, 및 상기 게이트 패드와 상기 게이트 전극의 사이의 각각에 개재하여, 알루미늄의 확산을 억제하는 배리어 메탈층과,
    상기 소스 영역에 있어서 상기 소스 전극과의 접속 부분에 형성된, 상기 반도체층과 금속의 화합물층을 구비한 것을 특징으로 하는 반도체장치.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 배리어 메탈층은, 두께 40nm 이상의 Ti층인 반도체장치.
  5. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 배리어 메탈층은, 두께 90nm 이상의 TiN층인 반도체장치.
  6. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 배리어 메탈층은, 두께 130nm 이상의 TiSi층인 반도체장치.
  7. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 배리어 메탈층은, TiSi층 및 Ti층으로 이루어진 2층 구조인 반도체장치.
  8. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 배리어 메탈층은, TiN층 및 Ti층으로 이루어진 2층 구조인 반도체장치.
  9. 제 2항에 있어서,
    상기 배리어 메탈층은, TiSi층, TiN층, TiSi층과 Ti층의 2층 구조, 및 TiN층과 Ti층의 2층 구조 중 어느 한개인 반도체장치.
  10. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 반도체층은, 와이드 밴드갭 반도체인 반도체장치.
  11. 제 3항에 있어서,
    상기 주 트랜지스터 셀과 공통의 게이트 전극 및 상기 주 트랜지스터 셀과는 별개의 알루미늄을 포함하는 소스 전극을 갖는 전류 센스 셀을 더 구비하고,
    상기 배리어 메탈층은, 상기 전류 센스 셀의 소스 전극과 상기 층간 절연막 사이에도 배치되어 있는 반도체장치.
  12. 제 3항에 있어서,
    상기 반도체층 위에 배치된 p형 폴리실리콘 및 n형 폴리실리콘으로 이루어진 온도 센스 다이오드와,
    상기 p형 폴리실리콘에 접속하는 애노드 전극과,
    상기 n형 폴리실리콘에 접속하는 캐소드 전극을 더 구비하고,
    상기 배리어 메탈층은, 상기 p형 폴리실리콘과 상기 애노드 전극의 사이 및 상기 n형 폴리실리콘과 상기 캐소드 전극의 사이에도 배치되어 있는 반도체장치.
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