KR101141906B1 - 불휘발성 반도체 기억 장치 및 그 제조 방법 - Google Patents

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요스께 고모리
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요시마사 미까지리
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Abstract

불휘발성 반도체 기억 장치는, 반도체 기판과, 메모리부와, 반도체 기판과 메모리부 사이의 회로부를 구비한다. 메모리부는 반도체 기판의 주면에 수직인 제1 방향으로 교대로 적층된 복수의 전극막과 복수의 전극막간 절연막을 갖는 적층 구조체와, 적층 구조체를 제1 방향으로 관통하는 제1 반도체 필러와, 전극막과 제1 반도체 필러의 교차부에 대응하여 형성된 제1 기억부를 갖는다. 회로부는 각각 제1, 제2 도전형의 소스/드레인 영역을 갖는 제1, 제2 트랜지스터와, 실리사이드를 함유하는 제1 배선과, 제1, 제2 소스/드레인 영역과 각각 접속되고, 제1, 제2 소스/드레인 영역의 각각과 동일한 도전형의 폴리실리콘으로 이루어지는 제1, 제2 콘택트 플러그를 갖는다.

Description

불휘발성 반도체 기억 장치 및 그 제조 방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
<관련 출원>
본 출원은 2009년 6월 22일 출원된 일본 특허 출원 번호 제2009-147605호에 기초한 것으로 그 우선권을 주장하며, 그 전체 내용이 참조로서 본 명세서에 원용된다.
본 발명은, 전기적으로 데이터의 재기입이 가능한 불휘발성 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
여러 어플리케이션에 이용되고 있는 불휘발성 반도체 기억 장치, 특히 플래시 메모리에는 한층 더 대용량화가 요구되고, 미세화가 가속적으로 진행되어 미세화의 한계에 접근하고 있다. 현재와 같이 메모리 셀 및 회로 소자 등을 평면 위에 배치한 구조에서는 대용량화를 위해서는 미세화에 의존할 수밖에 없지만, 미세화의 한계에 직면하고 있다.
일본특허공개제2007-266143호공보
이를 해결하는 수단으로서, 종래의 평면 위에 배치되어 있던 메모리 셀(메모리 스트링)이나 셀렉트 게이트 등을 기판 수직 방향으로 배치한 3차원 구조의 플래시 메모리가 제안되어 있다(예를 들어, 특허 문헌 1 참조).
이 3차원 구조의 플래시 메모리는 종래의 구조를 기판에 대하여 수직 방향으로 90도 회전한 구조를 갖고 있다. 이 기술에 있어서는 실리콘 기판 위에 워드선이 되는 전극막과 절연막을 교대로 적층시켜 적층체를 형성하고, 이 적층체에 관통 홀을 일괄하여 형성한다. 그리고, 예를 들어 관통 홀의 측면 위에 전하 축적층을 형성하고, 관통 홀의 내부에 폴리실리콘을 매립함으로써 실리콘 필러를 형성한다. 이에 의해, 각 전극막과 실리콘 필러의 교차 부분에 메모리 셀이 형성된다. 그리고, 이 적층체의 상부에 셀렉트 게이트 전극이 형성되고, 셀렉트 게이트 전극을 실리콘 필러가 관통함으로써 셀렉트 게이트 트랜지스터가 형성된다. 3차원 구조의 플래시 메모리는 미세화에 의한 대용량화 외에 추가로, 메모리 셀을 수직 방향으로 적층해 감으로써 대용량화를 달성할 수 있다.
이와 같은 3차원 구조의 플래시 메모리에 있어서, 칩 면적을 더 축소하는 경우 기판 위에 주변 회로를 형성하고, 이 후 이 위에 메모리 셀을 형성하는 것을 생각할 수 있다. 메모리 셀의 형성 시에는 예를 들어 1000℃ 이상의 고온 처리가 행하여지는 경우가 있어, 주변 회로는 이 온도에 견디는 것이 필요하다. 특히, 주변 회로에 포함되는 트랜지스터와 배선층의 콘택트는 고온에서 열화되기 쉽다. 이로 인해 메모리 셀의 하부에 형성해도 특성이 열화되지 않는 배선층이나 콘택트의 개발이 필요하게 된다.
본 발명의 일 형태에 따르면, 반도체 기판과, 메모리부와, 상기 반도체 기판과 상기 메모리부 사이에 형성된 회로부를 구비하고, 상기 메모리부는, 상기 기판의 주면에 대하여 수직인 제1 방향으로 교대로 적층된 복수의 전극막과 복수의 전극막간 절연막을 갖는 적층 구조체와, 상기 적층 구조체를 상기 제1 방향으로 관통하는 제1 반도체 필러와, 상기 전극막과 상기 제1 반도체 필러의 교차부에 대응하여 형성된 제1 기억부를 갖고, 상기 회로부는 제1 도전형의 제1 소스 영역 및 제1 드레인 영역을 갖는 제1 트랜지스터와, 제2 도전형의 제2 소스 영역 및 제2 드레인 영역을 갖는 제2 트랜지스터와, 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 상기 반도체 기판과는 반대측에 형성되고, 실리사이드를 함유하는 제1 배선과, 상기 제1 소스 영역 및 제1 드레인 영역 중 적어도 어느 한쪽과 상기 제1 배선을 전기적으로 접속하고, 제1 도전형의 폴리실리콘으로 이루어지는 제1 콘택트 플러그와, 상기 제2 소스 영역 및 제2 드레인 영역 중 적어도 어느 한쪽과 상기 제1 배선을 전기적으로 접속하고, 제2 도전형의 폴리실리콘으로 이루어지는 제2 콘택트 플러그를 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치가 제공된다.
또한, 본 발명의 다른 일 형태에 따르면, 반도체 기판의 주면 위에 제1 도전형의 제1 소스 영역 및 제1 드레인 영역을 갖는 제1 트랜지스터와, 제2 도전형의 제2 소스 영역 및 제2 드레인 영역을 갖는 제2 트랜지스터를 형성하고, 상기 제1 소스 영역 및 제1 드레인 영역 중 적어도 어느 한쪽에 접속되고, 제1 도전형의 폴리실리콘으로 이루어지고, 상기 주면에 대하여 수직인 제1 방향으로 연장되는 제1 콘택트 플러그와, 상기 제2 소스 영역 및 제2 드레인 영역 중 적어도 어느 한쪽과 접속되고, 제2 도전형의 폴리실리콘으로 이루어지고, 상기 제1 방향으로 연장되는 제2 콘택트 플러그를 형성하고, 상기 제1 콘택트 플러그 및 상기 제2 콘택트 플러그 중 어느 한쪽과 접속되고, 실리사이드를 함유하는 제1 배선층을 형성하고, 상기 제1 배선층의 상방에 있어서, 상기 제1 방향으로 교대로 적층된 복수의 전극막과 복수의 전극막간 절연막을 갖는 적층 구조체와, 상기 적층 구조체를 상기 제1 방향으로 관통하는 제1 반도체 필러와, 상기 전극막과 상기 제1 반도체 필러의 교차부에 대응하여 형성된 제1 기억부를 갖는 메모리부를 형성하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법이 제공된다.
도 1은 본 발명의 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 구성을 예시하는 모식적인 단면도.
도 2는 본 발명의 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 구성을 예시하는 모식적인 사시도.
도 3은 본 발명의 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 일부의 구성을 예시하는 모식적인 단면도.
도 4는 본 발명의 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 전극막의 구성을 예시하는 모식적인 평면도.
도 5는 본 발명의 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 회로부의 구성을 예시하는 모식적인 단면도.
도 6은 본 발명의 제1 실시 형태에 관한 다른 불휘발성 반도체 기억 장치의 회로부의 구성을 예시하는 모식적인 단면도.
도 7은 본 발명의 제1 실시 형태에 관한 다른 불휘발성 반도체 기억 장치의 회로부의 구성을 예시하는 모식적인 단면도.
도 8은 본 발명의 제1 실시 형태에 관한 다른 불휘발성 반도체 기억 장치의 일부의 구성을 예시하는 모식적인 단면도.
도 9는 본 발명의 제1 실시 형태에 관한 다른 불휘발성 반도체 기억 장치의 구성을 예시하는 모식적인 단면도.
도 10은 본 발명의 제1 실시 형태에 관한 다른 불휘발성 반도체 기억 장치의 구성을 예시하는 모식적인 사시도.
도 11은 본 발명의 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 흐름도.
도 12는 본 발명의 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정순 모식적인 단면도.
도 13은 도 12에 이은 공정순 모식적인 단면도.
이하에, 본 발명의 각 실시 형태에 대하여 도면을 참조하면서 설명한다.
또한, 도면은 모식적이고 개념적인 것이며, 각 부분의 두께와 폭의 관계, 부분간의 크기의 비계수 등은 반드시 현실의 것과 동일하다고는 할 수 없다. 또한, 동일한 부분을 나타내는 경우에도 도면에 따라 서로의 치수나 비계수가 상이하게 나타나는 경우도 있다.
또한, 본원 명세서와 각 도면에 있어서, 앞선 도면에 관하여 전술한 것과 마찬가지의 요소에는 동일한 부호를 부여하고 상세한 설명은 적절히 생략한다.
(제1 실시 형태)
도 1은 본 발명의 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 구성을 예시하는 모식적인 단면도이다.
도 2는 본 발명의 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 구성을 예시하는 모식적인 사시도이다.
또한, 도 2에 있어서는, 도면을 보기 쉽게 하기 위해 도전 부분만을 나타내고, 절연 부분은 도시를 생략하고 있다.
본 발명의 제1 실시 형태에 관한 불휘발성 반도체 기억 장치(110)는 3차원 적층형의 플래시 메모리이다.
도 1에 도시된 바와 같이 불휘발성 반도체 기억 장치(110)에 있어서는, 예를 들어 단결정 실리콘으로 이루어지는 반도체 기판(11)이 형성된다.
본 구체예에 있어서는, 반도체 기판(11)에 있어서는, 메모리 셀이 형성되는 메모리 어레이 영역(MR)과, 메모리 어레이 영역(MR)의 예를 들어 주변에 형성된 주변 영역(PR)이 설정되어 있다. 주변 영역(PR)에 있어서는, 반도체 기판(11) 위에는 각종 주변 영역 회로(PR1)가 형성된다. 단, 본 발명은 이에 한정하지 않고, 반도체 기판(11)에는 메모리 어레이 영역(MR)만이 형성되고, 주변 영역(PR)은 생략되어도 좋다.
메모리 어레이 영역(MR)에 있어서는, 반도체 기판(11) 위에 회로부(CU)가 형성되고, 회로부(CU) 위에 메모리부(MU)가 형성된다. 즉, 메모리부(MU)의 하부에 있어서, 반도체 기판(11) 위에 회로부(CU)가 형성되어 있다. 회로부(CU)와 메모리부(MU) 사이에는, 예를 들어 산화 실리콘으로 이루어지는 층간 절연막(13)이 형성되어 있다.
메모리부(MU)는 3차원 매트릭스 형상으로 배열된 메모리 셀 트랜지스터를 갖는 매트릭스 메모리 셀부(MU1)와, 매트릭스 메모리 셀부(MU1)의 배선을 접속하는 배선 접속부(MU2)를 갖는다.
도 2는 매트릭스 메모리 셀부(MU1)의 구성을 예시하고 있다.
즉, 도 1에 있어서는, 매트릭스 메모리 셀부(MU1)로서, 도 2의 A-A' 단면의 일부와, 도 2의 B-B'선 단면의 일부가 예시되어 있다.
도 1 및 도 2에 도시된 바와 같이, 매트릭스 메모리 셀부(MU1)에 있어서는 반도체 기판(11)의 주면(11a) 위에 적층 구조체(ML)가 형성되어 있다. 적층 구조체(ML)는 주면(11a)에 대하여 수직인 방향으로 교대로 적층된 복수의 전극막(WL)과 복수의 제1 절연막(14)(절연막, 전극막간 절연막)을 갖는다.
여기서, 본원 명세서에 있어서, 설명의 편의상 XYZ 직교 좌표계를 도입한다. 이 좌표계에 있어서는 반도체 기판(11)의 주면(11a)에 대하여 수직인 방향을 Z축 방향(제1 방향)으로 한다. 그리고, 주면(11a)에 대하여 평행한 평면 내의 1개의 방향을 Y축 방향(제2 방향)으로 한다. 그리고, Z축과 X축에 수직인 방향을 X축 방향(제3 방향)으로 한다.
적층 구조체(ML)에 있어서의 전극막(WL) 및 제1 절연막(14)의 적층 방향은 Z축 방향이다. 즉, 전극막(WL) 및 제1 절연막(14)은 주면(11a)에 대하여 평행하게 형성된다.
그리고, 이 적층 구조체(ML)를 Z축 방향으로 관통하는 반도체 필러(SP)(제1 반도체 필러(SP1))가 형성된다. 이 반도체 필러(SP)는 적층 구조체(ML)를 Z 방향으로 관통하는 관통 홀(TH) 내에 반도체를 매립함으로써 형성된다.
그리고, 적층 구조체(ML)의 전극막(WL)과, 반도체 필러(SP)의 교차부에 대응하여 메모리 셀(MC)이 형성된다.
본 구체예에서는 반도체 필러(SP)의 측면과 전극막(WL) 사이에 후술하는 절연층을 개재하여 전하 축적층(43)이 형성되고, 이 전하 축적층(43)이 메모리 셀(MC)에 있어서의 기억부로 된다.
도 3은 본 발명의 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 일부의 구성을 예시하는 모식적인 단면도이다.
즉, 도 3은 매트릭스 메모리 셀부(MU1)의 구성을 예시하고 있다.
도 3에 도시된 바와 같이, 불휘발성 반도체 기억 장치(110)에 있어서는 관통 홀(TH)의 내측에 제2 절연막(44)(외측 절연막), 전하 축적층(43) 및 제3 절연막(42)(내측 절연막)이 형성되고, 그 내측에 반도체 필러(SP)가 형성되어 있다.
즉, 불휘발성 반도체 기억 장치(110)는 전극막(WL)의 각각과 기억부(전하 축적층(43)) 사이에 형성된 제1 외측 절연막(제2 절연막(44))과, 기억부(제1 기억부이며, 전하 축적층(43))와 제1 반도체 필러(SP) 사이에 형성된 제1 내측 절연막(제3 절연막(42))을 더 포함한다.
전극막(WL)에는 임의의 도전 재료를 사용할 수 있고, 예를 들어 불순물이 도입되고 도전성이 부여된 아몰퍼스 실리콘 또는 폴리실리콘을 사용할 수 있고, 또한 금속 및 합금 등도 사용할 수 있다. 전극막(WL)에는 소정의 전기 신호가 인가되어, 전극막(WL)은 불휘발성 반도체 기억 장치(110)의 워드선으로서 기능한다.
제1 절연막(14), 제2 절연막(44) 및 제3 절연막(42)에는, 예를 들어 실리콘 산화물(산화 실리콘)이 사용된다.
제1 절연막(14)은 전극막(WL)끼리 절연하는 층간 절연막으로서 기능한다.
반도체 필러(SP)와 각 전극막(WL)이 교차하는 부분에 대응하여 메모리 셀(MC)이 형성된다. 이 메모리 셀(MC)에 있어서, 전하 축적층(43)이 기억부로 되고, 제2 절연막(44)은 블록 절연막으로서 기능하고, 제3 절연막(42)은 터널 절연막으로서 기능한다.
전하 축적층(43)에는, 예를 들어 실리콘 질화막을 사용할 수 있고, 반도체 필러(SP)와 전극막(WL) 사이에 인가되는 전계에 의해 전하를 축적 또는 방출하고, 기억부로서 기능한다. 전하 축적층(43)은 단층막이어도 좋고, 또한 적층막이어도 좋다.
또한, 제2 절연막(44) 및 제3 절연막(43)도 단층막이어도 좋고, 또한 적층막이어도 좋다.
이와 같이, 불휘발성 반도체 기억 장치(110)에 있어서는 전극막(WL)과 반도체 필러(SP)가 교차하는 부분에 있어서, 전하 축적층(43)을 갖는 셀 트랜지스터 형성되고, 셀 트랜지스터가 3차원 매트릭스 형상으로 배열되고, 이 전하 축적층(43)에 전하를 축적시킴으로써 각 셀 트랜지스터가 데이터를 기억하는 메모리 셀(MC)로서 기능한다.
본 구체예에서는 기억부로 되는 전하 축적층(43)은 관통 홀(TH)의 내부에 연속하여 형성되어 있다. 단, 본 발명은 이에 한정하지 않고, 예를 들어 전하 축적층(43)은 관통 홀(TH)의 내부에 불연속으로 형성되어도 좋고, 또한 전하 축적층(43)은 전극막(WL)에 대하여 평행하게 절연막을 개재하여 형성되어도 좋다. 이와 같이 전하 축적층(43)(기억부)은 전극막(WL)과 반도체 필러(SP)의 교차부에 대응하여 형성되면 된다.
이와 같이, 메모리부(MU)는 주면(11a)에 대하여 수직인 Z축 방향으로 교대로 적층된 복수의 전극막(WL)과 복수의 제1 절연막(14)을 갖는 적층 구조체(ML)와, 적층 구조체(ML)를 Z축 방향으로 관통하는 반도체 필러(SP)와, 전극막(WL)과 반도체 필러(SP)의 교차부에 대응하여 형성된 전하 축적층(43)(기억부)을 갖는다.
또한, 도 1 및 도 2에 있어서는 전극막(WL)이 4매 도시되어 있고, 즉 적층 구조체(ML)는 전극막(WL)을 4층 갖고 있는 경우가 예시되어 있지만, 적층 구조체(ML)에 있어서 형성되는 전극막(WL)의 수는 임의이다.
또한, 도 3에 예시한 바와 같이 Y축 방향에 인접하는 반도체 필러(SP)끼리 사이의 전극막(WL)은 절연층(IL)에 의해 분단되어, 전극막(WL)은 제1 영역(WR1) 및 제2 영역(WR2)으로 나뉘어 있다.
도 2에 도시된 바와 같이 적층 구조체(ML) 위에는 선택 게이트 전극(SG)이 형성된다. 선택 게이트 전극(SG)에는 임의의 도전 재료를 사용할 수 있고, 예를 들어 폴리실리콘을 사용할 수 있다. 선택 게이트 전극(SG)은 도전막이 일정한 방향을 따라 분단되어 형성된 것이며, 본 구체예에서는 선택 게이트 전극(SG)은 Y축 방향으로 분단되어 있다. 즉, 선택 게이트 전극(SG)은 X축 방향을 따라 연장되는 띠 모양의 형상이다.
또한, 도 1에 도시된 바와 같이, 적층 구조체(ML)의 최상부(반도체 기판(11)으로부터 가장 먼 측)에는 층간 절연막(15)이 형성되어 있다. 그리고, 적층 구조체(ML) 위에 층간 절연막(16)이 형성되고, 그 위에 선택 게이트 전극(SG)이 형성되고, 선택 게이트 전극(SG)끼리의 사이에는 층간 절연막(17)이 형성되어 있다. 그리고, 선택 게이트 전극(SG)에 관통 홀이 형성되고, 그 내측면에 선택 게이트 트랜지스터의 선택 게이트 절연막(SGI)이 형성되고, 그 내측에 반도체가 매립되어 있다. 이 반도체는 반도체 필러(SP)와 연결되어 있다.
그리고, 층간 절연막(17) 위에 층간 절연막(18)이 형성되고, 그 위에 소스선(SL)과 비아(22)가 형성되어 있다. 소스선(SL)의 둘레에는 층간 절연막(19)이 형성되어 있다. 비아(22)는 배리어층(20)과 금속층(21)의 적층막을 갖는다. 배리어층(20)에는 예를 들어 TiN이 사용되고, 금속층(21)에는, 예를 들어 텅스텐이 사용된다. 또한, 소스선(SL)도 마찬가지로, 예를 들어 Ti-TiN 등의 배리어층과, 텅스텐 등의 금속층의 적층막을 가질 수 있다.
그리고, 소스선(SL) 위에 층간 절연막이 형성되고, 그 위에 비트선(BL)이 형성되어 있다. 비트선(BL)은 Y축을 따른 띠 모양의 형상이다. 비트선에는, 예를 들어 Cu를 사용할 수 있다. 또한, 층간 절연막(15, 16, 17, 18, 19 및 23), 및 선택 게이트 절연막(SGI)에는, 예를 들어 산화 실리콘을 사용할 수 있다.
전극막(WL)은 XY 평면에 대하여 평행한 도전막이며, 예를 들어 소거 블록 단위로 분단된다.
그리고, 적층 구조체(ML) 및 선택 게이트 전극(SG)에는 적층 방향(Z축 방향)으로 연장되는 복수의 관통 홀(TH)이 형성되고, 그 내부의 측면에 절연막이 형성되고, 그 내측의 공간에 반도체 재료가 매립되어 반도체 필러(SP)로 된다. 즉, 적층 구조체(ML)에 형성되는 반도체 필러(SP)는 적층 구조체(ML)의 상부의 선택 게이트 전극(SG)도 더 관통하고 있다.
그리고, 본 구체예에 있어서는 2개씩의 반도체 필러(SP)는 반도체 기판(11)의 측에서 접속되어 있다.
즉, 불휘발성 반도체 기억 장치(110)는 제1 반도체 필러(SP1)와 제2 반도체 필러(SP2)를 반도체 기판(11)의 측에서 전기적으로 접속하는 제1 접속부(CP1)를 더 구비한다. 즉, 제1 및 제2 반도체 필러(SP1 및 SP2)는 제1 접속부(CP1)에 의해 접속되고, U자 형상의 1개의 NAND 스트링으로서 기능한다. 그리고, 이 제1 접속부(CP1)는 백 게이트(BG)에 대향하고 있다.
단, 본 발명은 이에 한정하지 않고, 후술하는 바와 같이 각각의 반도체 필러(SP)가 독립하고 있으며, 반도체 기판(11)의 측에서 접속부(CP)에 의해 접속되지 않아도 좋다. 이 경우에는 적층 구조체(ML)의 상부 및 하부에 각 반도체 필러(SP)를 선택하기 위한 선택 게이트 전극이 각각 형성된다. 이하에서는 2개의 반도체 필러(SP)가 제1 접속부(CP1)에 의해 접속되는 경우로서 설명한다.
또한, 여기서 불휘발성 반도체 기억 장치(110)에 있어서 반도체 필러는 복수 형성되어 있고, 반도체 필러의 전체 또는 임의의 반도체 필러를 가리키는 경우에는 「반도체 필러(SP)」라고 하고, 특정한 반도체 필러끼리의 관계를 설명할 때 등에 있어서 특정한 반도체 필러를 가리키는 경우에는 「제n 반도체 필러(SPn)」(n은 1 이상의 임의의 정수)라고 하기로 한다. 다른 구성 요소도 마찬가지로, 예를 들어 접속부의 전체 또는 임의의 접속부를 가리키는 경우에는 「접속부(CP)」라고 하고, 특정한 접속부를 가리키는 경우에 「제n 접속부(CPn)」(n은 1 이상의 임의의 정수)라고 한다.
도 2에 도시된 바와 같이, 제1 접속부(CP1)에 의해 접속된 제1 및 제2 반도체 필러(SP1 및 SP2)가 쌍을 이루어 1개의 U자 형상의 NAND 스트링이 되고, 제2 접속부(CP2)에 의해 접속된 제3 및 제4 반도체 필러(SP3 및 SP4)가 쌍을 이루어 서로 다른 U자 형상의 NAND 스트링이 된다.
도 4는 본 발명의 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 전극막의 구성을 예시하는 모식적인 평면도이다.
도 4에 도시된 바와 같이 전극막(WL)에 있어서는, 0 이상의 정수인 m에 있어서, 상기한 n이 (4m+1) 및 (4m+4)인 반도체 필러(SP(4m+1) 및 SP(4m+4))에 대응하는 전극막이 공통적으로 접속되어 전극막(WLA)이 되고, n이 (4m+2) 및 (4m+3)인 반도체 필러(SP(4m+2) 및 SP(4m+3))에 대응하는 전극막이 공통적으로 접속되어 전극막(WLB)이 된다. 즉, 전극막(WL)은 X축 방향에 대향하여 빗살 모양으로 서로 조합된 전극막(WLA) 및 전극막(WLB)의 형상이다.
그리고, 도 1에 예시한 배선 접속부(MU2)와 같이 X축 방향에 있어서의 한쪽의 단부에 있어서, 전극막(WLB)은 비아 플러그(31)에 의해 워드 배선(32)에 접속되어, 예를 들어 반도체 기판(11)에 형성되는 구동 회로와 전기적으로 접속된다. 그리고, 마찬가지로 X축 방향에 있어서의 다른 쪽의 단부에 있어서, 전극막(WLA)은 비아 플러그에 의해 워드 배선에 접속되어, 구동 회로와 전기적으로 접속된다. 즉, Z축 방향으로 적층된 각 전극막(WL)(전극막(WLA) 및 전극막(WLB))의 X축 방향에 있어서의 길이가 계단 형상으로 변화되어, X축 방향의 한쪽의 단부에서는 전극막(WLA)에 의해 구동 회로와의 전기적 접속이 행하여지고, X축 방향의 다른 쪽의 단부에서는 전극막(WLB)에 의해 구동 회로와의 전기적 접속이 행하여진다.
이에 의해, 반도체 기판(11)으로부터의 거리가 동일한 전극막(WL)에 있어서, 쌍을 이루는 제1 반도체 필러(SP1) 및 제2 반도체 필러(SP2)에서 서로 다른 전위를 설정할 수 있다. 그리고, 반도체 기판(11)으로부터의 거리가 동일한 전극막(WL)에 있어서, 제3 반도체 필러(SP3) 및 제4 반도체 필러(SP4)에서 서로 다른 전위를 설정할 수 있다. 이에 의해, 제1 반도체 필러(SP1)와 제2 반도체 필러(SP2)에 대응하는 동일 층의 메모리 셀은 서로 독립하여 동작할 수 있고, 그리고 제3 반도체 필러(SP3)와 제4 반도체 필러(SP4)에 대응하는 동일 층의 메모리 셀은 서로 독립하여 동작할 수 있다.
또한, 전극막(WLA)과 전극막(WLB)의 조합을 1개의 소거 블록으로 할 수 있고, 소거 블록마다 전극막(WLA) 및 전극막(WLB)과 다른 전극막(WLA) 및 전극막(WLB)이 분단된다.
또한, 각 소거 블록에 포함되는 반도체 필러의 X축 방향 및 Y축 방향에 있어서의 수는 임의이다.
또한, 백 게이트(BG)는 비아 플러그(33)에 의해 백 게이트 배선(34)에 접속된다.
또한, 비아 플러그(31 및 33), 워드 배선(32) 및 백 게이트 배선(34)에는, 예를 들어 Ti-TiN 등의 배리어층과, 텅스텐 등의 금속층의 적층막을 사용할 수 있다.
도 2에 도시된 바와 같이, 제1 반도체 필러(SP1)의 반도체 기판(11)과는 반대의 단부는 비트선(BL)에 접속되고, 제2 반도체 필러(SP2)의 반도체 기판(11)과는 반대의 단부는 소스선(SL)에 접속되어 있다. 한편, 제3 반도체 필러(SP3)의 반도체 기판(11)과는 반대의 단부는 소스선(SL)에 접속되고, 제4 반도체 필러(SP4)의 반도체 기판(11)과는 반대의 단부는 비트선(BL)에 접속되어 있다. 그리고, 제1 내지 제4 반도체 필러(SP1 내지 SP4)에는 제1 내지 제4 선택 게이트 전극(SG1 내지 SG4)이 형성되어 있다. 이에 의해, 임의의 반도체 필러(SP)의 임의의 메모리 셀(MC)에 원하는 데이터를 기입하고, 또한 판독할 수 있다.
즉, 메모리부(MU)는 제2 반도체 필러(SP2)와, 제2 기억부(전하 축적층(43))와, 제1 접속부(CP1)와, 비트선(BL)과, 소스선(SL)을 더 갖는다.
제2 반도체 필러(SP2)는 Y축 방향에 있어서 제1 반도체 필러(SP1)와 인접하고, 적층 구조체(ML)를 Z축 방향으로 관통한다. 제2 기억부는 전극막(WL)과 제2 반도체 필러(SP2)의 교차부에 대응하여 형성된다. 제1 접속부(CP1)는 제1 반도체 필러(SP1)와 제2 반도체 필러(SP2)를 반도체 기판(11)의 측에서 전기적으로 접속한다. 비트선(BL)은 제1 반도체 필러(SP1)의 반도체 기판(11)과는 반대측의 제1 단부와 접속되고, Y축 방향으로 연장된다. 소스선(SL)은 제2 반도체 필러(SP2)의 반도체 기판(11)과는 반대측의 제2 단부와 접속되고, X축 방향으로 연장된다.
그리고, 메모리부(MU)는 제3 반도체 필러(SP3)와, 제3 기억부(전하 축적층(43))와, 제4 반도체 필러(SP4)와, 제4 기억부(전하 축적층(43))와, 제2 접속부(CP2)를 더 갖는다.
제3 반도체 필러(SP3)는 Y축 방향에 있어서, 제2 반도체 필러(SP2)의 제1 반도체 필러(SP1)와는 반대측에서 제2 반도체 필러(SP2)와 인접하고, 적층 구조체(ML)를 Z축 방향으로 관통한다. 제3 기억부는 전극막(WL)과 제3 반도체 필러(SP3)의 교차부에 대응하여 형성된다. 제4 반도체 필러(SP4)는 Y축 방향에 있어서, 제3 반도체 필러(SP3)의 제2 반도체 필러(SP2)와는 반대측에서 제3 반도체 필러(SP3)와 인접하고, 적층 구조체(ML)를 Z축 방향으로 관통한다. 제4 기억부는 전극막(WL)과 제4 반도체 필러(SP4)의 교차부에 대응하여 형성된다. 제2 접속부(CP2)는 제3 반도체 필러(SP3)와 제4 반도체 필러(SP4)를 반도체 기판(11)의 측에서 전기적으로 접속한다.
그리고, 비트선(BL)은 제4 반도체 필러(SP4)의 반도체 기판(11)과는 반대측의 제4 단부와 접속된다. 그리고, 소스선(SL)은 제3 반도체 필러(SP3)의 반도체 기판(11)과는 반대측의 제3 단부와 접속된다.
이와 같이, 불휘발성 반도체 기억 장치(110)에 있어서는, 메모리 셀(MC)에 대한 각종 배선은 적층 구조체(ML)의 상방에 형성되어 있고, 반도체 기판(11)의 측에는 이들 배선이 형성되어 있지 않다. 이로 인해, 도 1에 예시한 바와 같이 반도체 기판(11) 위의 적층 구조체(ML) 아래에 회로부(CU)를 형성함으로써 칩 면적을 더 축소시킬 수 있다.
도 5는 본 발명의 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 회로부의 구성을 예시하는 모식적인 단면도이다.
도 5에 도시된 바와 같이, 회로부(CU)는 제1 도전형의 제1 트랜지스터(51n)와, 제2 도전형의 제2 트랜지스터(51p)를 갖는다. 제1 도전형과 제2 도전형은 서로 교체할 수 있다. 이하에서는, 제1 도전형이 n형이며, 제2 도전형이 p형인 경우로서 설명한다.
즉, 제1 트랜지스터(51n)는 n형의 FET(Field Effect Transistor)이며, 제2 트랜지스터(51p)가 p형의 FET이다.
제1 트랜지스터(51n)는 n형의 예를 들어 확산층으로 이루어지는 제1 소스 영역(53n)과, n형의 예를 들어 확산층으로 이루어지는 제1 드레인 영역(54n)을 갖는다.
또한, 제1 트랜지스터(51n)는 제1 소스 영역(53n)과 제1 드레인 영역(54n) 사이의 제1 채널 영역(52n)과, 제1 채널 영역(52n) 위에 형성된 제1 게이트 절연막(55n)과, 제1 게이트 절연막(55n) 위에 형성된 제1 게이트 전극(56n)을 갖는다. 또한, 제1 게이트 전극(56n)의 측면 및 상면에는, 예를 들어 산화 실리콘으로 이루어지는 절연막(57n1)과 그 위에 형성되고, 예를 들어 질화 실리콘으로 이루어지는 절연막(57n2)이 형성되어 있다.
또한, 제1 소스 영역(53n), 제1 드레인 영역(54n) 및 제1 게이트 전극(56n) 위의 일부에 있어서, 절연막(57n2) 및 층간 절연막(12a)에는 개구부가 형성되고, 후술하는 콘택트 플러그가 접속된다.
한편, 제2 트랜지스터(51p)는 p형의 예를 들어 확산층으로 이루어지는 제2 소스 영역(53p)과, p형의 예를 들어 확산층으로 이루어지는 제2 드레인 영역(54p)을 갖는다.
또한, 제2 트랜지스터(51p)는 제2 소스 영역(53p)과 제2 드레인 영역(54p) 사이의 제2 채널 영역(52p)과, 제2 채널 영역(52p) 위에 형성된 제2 게이트 절연막(55p)과, 제2 게이트 절연막(55p) 위에 형성된 제2 게이트 전극(56p)을 갖는다. 또한, 제2 게이트 전극(56p)의 측면 및 상면에는, 예를 들어 산화 실리콘으로 이루어지는 절연막(57p1)과, 그 위에 형성되고, 예를 들어 질화 실리콘으로 이루어지는 절연막(57p2)이 형성되어 있다.
또한, 제2 소스 영역(53p), 제2 드레인 영역(54p) 및 제2 게이트 전극(56p) 위의 일부에 있어서, 절연막(57p2) 및 층간 절연막(12a)에는 개구부가 형성되고, 후술하는 콘택트 플러그가 접속된다.
또한, 제1 트랜지스터(51n)와 제2 트랜지스터(51p)는, 예를 들어 STI(Shallow Trench Insulator : 11s)에 의해 분단되어 있다. 또한, 제1 트랜지스터(51n)와 제2 트랜지스터(51p) 위 및 반도체 기판(11) 위에는, 예를 들어 산화 실리콘으로 이루어지는 층간 절연막(12a)이 형성된다.
제1 트랜지스터(51n)의 상방에는 배선(73n), 배선(74n) 및 배선(76n)이 형성되어 있다. 한편, 제2 트랜지스터(51p)의 상방에는 배선(73p), 배선(74p) 및 배선(76p)이 형성되어 있다. 배선(73n), 배선(74n), 배선(76n), 배선(73p), 배선(74p) 및 배선(76p)은 제1 트랜지스터(51n) 및 제2 트랜지스터(51p)의 상방이며, 제1 트랜지스터(51n) 및 제2 트랜지스터(51p)에 대하여 가장 가까운 제1 배선(W1)이 된다. 또한, 배선(73n), 배선(74n), 배선(76n), 배선(73p), 배선(74p) 및 배선(76p)끼리의 사이에는, 예를 들어 산화 실리콘으로 이루어지는 층간 절연막(12b)이 형성되어 있다.
제1 배선(W1)은, 예를 들어 Z축 방향에 대하여 수직인 방향으로 연장된다. 단, 제1 배선(W1)의 연장 방향은 임의이다. 제1 배선(W1)이 연장되는 길이 및 폭은 임의이다. 제1 배선(W1)에 있어서 폭에 대한 길이의 비는 임의이며, 제1 배선(W1)은 반드시 띠 모양의 형상이 아니어도 좋다.
제1 배선(W1)은 실리사이드를 함유한다. 실리사이드는 WSi2 및 TiSi2 중 적어도 어느 하나를 함유한다. 본 구체예에서는 배선(73n), 배선(74n), 배선(76n), 배선(73p), 배선(74p) 및 배선(76p), 배선(73n)에는 WSi2가 사용되고 있다.
그리고, 배선(73n)과 제1 소스 영역(53n)을 접속하는 콘택트 플러그(63n)(제1 콘택트 플러그(C1))와, 배선(74n)과 제1 드레인 영역(54n)을 접속하는 콘택트 플러그(64n)(제1 콘택트 플러그(C1))가 형성되어 있다. 콘택트 플러그(63n) 및 콘택트 플러그(64n)는 n형의 폴리실리콘으로 이루어진다.
한편, 배선(73p)과 제2 소스 영역(53p)을 접속하는 콘택트 플러그(63p)(제2 콘택트 플러그(C2))와, 배선(74p)과 제2 드레인 영역(54p)을 접속하는 콘택트 플러그(64p)(제2 콘택트 플러그(C2))가 형성되어 있다. 콘택트 플러그(63p) 및 콘택트 플러그(64p)는 p형의 폴리실리콘으로 이루어진다.
이와 같이, 반도체 기판(11)과 메모리부(MU) 사이에 형성된 회로부(CU)는 n형의 제1 소스 영역(53n) 및 제1 드레인 영역(54n)을 갖는 제1 트랜지스터(51n)와, p형의 제2 소스 영역(53p) 및 제2 드레인 영역(54p)을 갖는 제2 트랜지스터(51p)와, 실리사이드를 함유하는 제1 배선(W1)과, 제1 소스 영역(53n) 및 제1 드레인 영역(54n) 중 적어도 어느 한쪽과 제1 배선(W1)을 접속하고, n형의 폴리실리콘으로 이루어지는 제1 콘택트 플러그(C1)(콘택트 플러그(63n 및 64n))와, 제2 소스 영역(53p) 및 제2 드레인 영역(54p) 중 적어도 어느 한쪽과 제1 배선(W1)을 접속하고, p형의 폴리실리콘으로 이루어지는 제2 컨택트 플러그(C2)(콘택트 플러그(63p 및 64p))를 갖는다.
이와 같이, 불휘발성 반도체 기억 장치(110)에 있어서의 회로부(CU)는 트랜지스터의 소스 영역 및 드레인 영역의 도전형과 동일한 도전형의 폴리실리콘으로 이루어지는 콘택트 플러그를 사용하여 소스 영역 및 드레인 영역과 제1 배선(W1)을 접속하므로 회로부(CU)를 형성한 후에 행하여지는 메모리부(MU)의 형성 시의 1000℃를 초과하는 고온 처리를 거쳐도 어그로머레이션(agglomeration)에 의한 콘택트 불량을 피할 수 있다.
그리고, 제1 배선(W1)에 금속이 아니라, 고융점 금속의 실리사이드를 사용함으로써도 메모리부(MU)의 형성에 있어서의 고온 처리 중인 콘택트 플러그 및 콘택트 플러그를 통한 제1 및 제2 트랜지스터(51n 및 51p)와의 콘택트 특성의 열화가 억제된다.
또한, 제1 배선(W1)으로서는 메모리부(MU)의 형성 시에 가해지는 고온에 대한 단순한 내열성뿐만 아니라, 가해지는 고온 중에 있어서의 다른 구성 부재와의 반응성이 낮은 것이 중요하다. 특히, 제1 및 제2 트랜지스터(51n 및 51p)의 실리콘 및 제1 및 제2 콘택트 플러그(C1 및 C2)의 폴리실리콘의 고온에 있어서의 반응성이 낮은 것이 중요하다. 이 관점에서 제1 배선(W1)에는 실리콘 및 폴리실리콘의 반응성이 낮은 실리사이드를 사용하는 것이 바람직하고, 그 중에서도 특히 반응성이 낮은 WSi2 및 TiSi2를 사용하는 것이 더욱 바람직하다.
또한, 트랜지스터의 소스 영역 및 드레인 영역에 대하여, 예를 들어 금속의 콘택트 플러그를 형성한 비교예의 경우에는 그 후의 메모리부(MU)의 형성 시의 1000℃를 초과하는 고온 처리에 있어서, 소스 영역 및 드레인 영역과, 금속 콘택트 플러그 사이에 콘택트 불량이 발생되기 쉽다.
또한, 트랜지스터의 소스 영역 및 드레인 영역의 도전형과 다른 도전형의 폴리실리콘을 콘택트 플러그에 사용한 경우에는, 예를 들어 소스 영역 및 드레인 영역과 콘택트 플러그 사이에서 pn 접합이 형성되어, 원하는 콘택트 특성이 얻어지지 않는다.
이로 인해, 본 실시 형태에 관한 불휘발성 반도체 기억 장치(110)에 있어서는, 제1 및 제2 콘택트 플러그(C1 및 C2)에는 제1 및 제2 트랜지스터(51n 및 51p)의 소스 영역 및 드레인 영역의 도전형과 동일한 도전형의 폴리실리콘이 사용된다.
또한, 본 구체예에 있어서는 제1 트랜지스터(51n)의 제1 게이트 전극(56n)의 도전형은 임의이다. 그리고, 제1 게이트 전극(56n)과 배선(76n)(제1 배선(W1))을 접속하는 제1 게이트 콘택트 플러그(66n)의 도전형은, 제1 게이트 전극(56n)의 도전형과 동일한 도전형으로 한다.
마찬가지로, 제2 트랜지스터(51p)의 제2 게이트 전극(56p)의 도전형은 임의이다. 그리고, 제2 게이트 전극(56p)과 배선(76p)(제1 배선(W1))을 접속하는 제2 게이트 콘택트 플러그(66p)의 도전형은 제2 게이트 전극(56p)의 도전형과 동일한 도전형으로 한다.
또한, 본 구체예에서는 회로부(CU)는 제1 배선(W1) 위에 형성된 제2 배선(W2)과, 제1 배선(W1)과 제2 배선(W2) 사이에 형성되고, 제1 배선(W1)과 제2 배선(W2)을 전기적으로 접속하는 비아 플러그(VP)를 갖고 있다. 본 구체예에서는 제2 배선(W2)은 실리사이드에 있어서 비아 플러그(VP)도 실리사이드이다.
그리고, 제2 배선(W2) 및 비아 플러그(VP)끼리의 사이에는 층간 절연막(12c)이 형성되고, 제2 배선(W2) 위에는 층간 절연막(12e)이 형성되어 있다.
또한, 제2 배선(W2)은, 예를 들어 Z축 방향에 대하여 수직인 방향으로 연장된다. 단, 제2 배선의 연장 방향은 임의이다. 제2 배선(W2)이 연장되는 길이 및 폭은 임의이다. 제2 배선(W2)에 있어서 폭에 대한 길이의 비는 임의이며, 제2 배선(W2)은 반드시 띠 모양의 형상이 아니어도 좋다.
즉, 제2 배선(W2)인 배선(83n) 및 배선(84n)이 형성되고, 배선(83n)과 배선(73n)을 접속하는 플러그(73nv)(비아 플러그(VP))가 형성되고, 배선(84n)과 배선(74n)을 접속하는 플러그(74nv)(비아 플러그(VP))가 형성된다. 그리고, 제2 배선(W2)인 배선(83p) 및 배선(84p)이 형성되고, 배선(83p)과 배선(73p)을 접속하는 플러그(73pv)(비아 플러그(VP))가 형성되고, 배선(84p)과 배선(74p)을 접속하는 플러그(74pv)(비아 플러그(VP))가 형성된다.
본 구체예에서는 배선(83n, 84n, 83p 및 84p)(제2 배선(W2)), 및 플러그(73nv, 74nv, 73pv 및 74pv)(비아 플러그(VP))가 실리사이드이다. 단, 본 발명은 이에 한정하지 않고, 제2 배선(W2)이 실리사이드가 아니라, 예를 들어 제2 배선(W2)이 금속이어도 좋다.
도 6은 본 발명의 제1 실시 형태에 관한 다른 불휘발성 반도체 기억 장치의 회로부의 구성을 예시하는 모식적인 단면도이다.
도 6에 도시된 바와 같이, 본 실시 형태에 관한 다른 불휘발성 반도체 기억 장치(110a)의 회로부(CU)에 있어서는 제2 배선(W2)(배선(83n3, 84n3, 83p3 및 84p3))으로서 금속이 사용되고 있다. 본 구체예에서는 배선(83n3, 84n3, 83p3 및 84p3)에는 텅스텐이 사용되고 있다. 그리고, 이들의 배선에 적층하여 배리어 메탈(B2)(Ti-TiN막(83n4, 84n4, 83p4 및 84p4))이 형성된다. 제2 배선(W2)의 전기 저항은 제1 배선의 전기 저항보다 낮다.
이와 같이, 불휘발성 반도체 기억 장치(110a)에 있어서는 회로부(CU)는 제2 배선(W2)의 반도체 기판(11)의 측면의 적어도 일부를 덮도록 형성되고, 실리콘에 대한 반응성이 제2 배선(W2)보다 낮은 재료로 이루어지는 배리어 메탈(B2)(도전층)을 더 갖는다.
그리고, 제1 배선(W1)과 제2 배선(W2)을 접속하는 비아 플러그(VP)(플러그(73nv1, 74nv1, 73pv1 및 74pv1))로서 텅스텐보다 실리콘에 대한 반응성이 낮은 TiN이 사용되고 있다.
또한, 비아 플러그(VP)끼리의 사이에는 층간 절연막(12c)이 형성되고, 제2 배선(W2)끼리의 사이에는 층간 절연막(12d)이 형성되고, 제2 배선(W2) 위에는 층간 절연막(12e)이 형성되어 있다. 이 외에는 불휘발성 반도체 기억 장치(110)와 마찬가지이므로 설명을 생략한다.
불휘발성 반도체 기억 장치(110a)에 있어서는, 제2 배선(W2)에 WSi2보다 저항이 낮은 텅스텐을 사용하고 있으므로 배선의 저항화를 내릴 수 있어, 불휘발성 반도체 기억 장치(110a)에 있어서는 제1 배선(W1) 및 제2 배선(W2) 양쪽의 WSi2를 사용한 불휘발성 반도체 기억 장치(110)에 대하여 보다 고속의 동작이 가능해진다.
그리고, 제2 배선(W2)에 금속을 사용한 경우에 제1 배선(W1)인 실리사이드와의 반응이 우려되지만, 본 실시 형태에 관한 불휘발성 반도체 기억 장치(110a)에 있어서는 제1 배선(W1)과 제2 배선(W2)을 접속하는 비아 플러그(VP)로서, 실리콘과의 반응성이 낮은 TiN을 사용하고 있으므로 고온 처리를 행해도 금속의 제2 배선(W2)과 실리사이드의 제1 배선(W1) 사이에서 콘택트가 불량해지는 것은 실질적으로 발생하지 않는다.
도 7은 본 발명의 제1 실시 형태에 관한 다른 불휘발성 반도체 기억 장치의 회로부의 구성을 예시하는 모식적인 단면도이다.
도 7에 도시된 바와 같이, 본 실시 형태에 관한 다른 불휘발성 반도체 기억 장치(110b)의 회로부(CU)에 있어서는 제1 배선(W1)과 제2 배선(W2)을 접속하는 비아 플러그(VP)(플러그(73nv2, 74nv2, 73pv2 및 74pv2))로서 적층막이 채용되어 있다. 그 이외는, 불휘발성 반도체 기억 장치(110a)와 마찬가지이므로 설명을 생략한다.
즉, 플러그(73nv2)는 제1 배선(W1)에 접촉하는 TiN층(73nv4)과, 제2 배선(W2)에 접촉하는 금속층(73nv3)의 적층막을 갖는다. 이 플러그(73nv2)는 제1 배선(W1)에 도달하는 비아 홀을 형성하고, 비아 홀의 내측면에 TiN층(73nv4)을 형성하고, 비아 홀의 잔여 공간을 금속 재료에 의해 매립하여 금속층(73nv3)을 형성함으로써 형성된다. 이때, 비아 홀에의 금속 재료의 매립은 비아 홀과 동시에 배선(83n3)이 되는 홈에 동시에 금속 재료를 매립해도 좋고, 즉 금속층(73nv3)의 형성은 제2 배선(W2)의 형성과 동시에 행해도 좋다.
마찬가지로, 플러그(74nv2)는 제1 배선(W1)에 접촉하는 TiN층(74nv4)과, 제2 배선(W2)에 접촉하는 금속층(74nv3)의 적층막을 갖고, 플러그(73pv2)는 제1 배선(W1)에 접촉하는 TiN층(73pv4)과, 제2 배선(W2)에 접촉하는 금속층(73pv3)의 적층막을 갖고, 플러그(74pv2)는 제1 배선(W1)에 접촉하는 TiN층(74pv4)과, 제2 배선(W2)에 접촉하는 금속층(74pv3)의 적층막을 갖는다.
이 TiN층(73nv4, 74nv4, 73pv4 및 74pv4)은 배리어 메탈(BM)로 된다.
불휘발성 반도체 기억 장치(110b)에 있어서도, 제2 배선(W2)에 저항이 낮은 텅스텐을 사용하고 있으므로, 배선의 저저항화를 실현할 수 있다.
그리고, 비아 플러그(VP)로서 TiN층의 배리어 메탈(BM)을 사용하고 있으므로 고온 처리를 행해도 비아 플러그(VP)의 금속층(73nv3, 74nv3, 73pv3 및 74pv3)과, 실리사이드의 제1 배선(W1) 사이에서 콘택트가 불량해지는 것은 실질적으로 발생하지 않는다.
이와 같이, 회로부(CU)는 제1 배선(W1) 위에 형성되고, 금속으로 이루어지는 제2 배선(W2)과, 제1 배선(W1)과 제2 배선(W2) 사이에 형성되고, 제2 배선(W2)보다 실리콘에 대한 반응성이 낮은 재료로 이루어지는 도전부를 더 가질 수 있다. 이 도전부는, 불휘발성 반도체 기억 장치(110a)의 경우에는 비아 플러그(VP)(플러그(73nv1, 74nv1, 73pv1 및 74pv1))이다. 그리고, 이 도전부는 불휘발성 반도체 기억 장치(110b)의 경우에는 배리어 메탈(BM)(금속층(73nv3, 74nv3, 73pv3 및 74pv3))이다.
도 8은 본 발명의 제1 실시 형태에 관한 다른 불휘발성 반도체 기억 장치의 일부의 구성을 예시하는 모식적인 단면도이다.
즉, 도 8은 매트릭스 메모리 셀부(MU1)의 구성을 예시하고 있다.
도 8에 도시된 바와 같이, 불휘발성 반도체 기억 장치(111)에 있어서는 관통 홀(TH)의 내측에 제3 절연막(42)이 형성되고, 그 내측에 반도체 필러(SP)가 형성되어 있다. 그리고, 전하 축적층(43a 및 43b), 및 제2 절연막(44a 및 44b)은 도전막(WL)에 대하여 평행하게 형성되어 있다. 그리고, 전하 축적층(43a)과 전극막(WL) 사이에 제2 절연막(44a)이 형성되고, 전하 축적층(43b)과 전극막(WL) 사이에 제2 절연막(44a)이 형성되어 있다.
이 경우도, 반도체 필러(SP)와 각 전극막(WL)이 교차하는 부분에 대응하여 메모리 셀(MC)이 형성된다. 이 메모리 셀(MC)에 있어서, 각 전극막(WL)의 상하에 형성되는 전하 축적층(43a 및 43b)이 기억부로 된다. 그리고, 제2 절연막(44a 및 44b)이 블록 절연막으로서 기능하고, 제3 절연막(42)이 터널 절연막으로서 기능한다.
이와 같은 구성의 메모리부(MU)의 경우도, 그 아래에 상술한 회로부(CU)를 형성함으로써 회로부의 상부에 메모리 셀부를 형성하여, 회로부가 고온에 노출되어도 회로부의 배선층이나 콘택트가 열화되지 않는다.
또한, 불휘발성 반도체 기억 장치(111)에 있어서는 전극막(WL)의 상하의 양쪽에 전하 축적층(43a 및 43b)이 형성되어 있지만, 전극막(WL) 위 및 아래 중 어느 한쪽에만 전하 축적층(43a 또는 43b)을 형성해도 좋다.
상기한 불휘발성 반도체 기억 장치(110, 110a, 110b, 111)와 같이 U자 구조의 메모리 스트링을 사용하는 경우에는 메모리 셀(MC)에 접속되는 소스선(SL), 비트선(BL) 및 워드선(WL) 등에의 배선은 메모리 셀(MC)의 상측에 형성할 수 있으므로, 메모리 셀(MC)의 하측, 즉 메모리 어레이 영역(MR)의 기판 위를 활용함으로써 칩 면적을 축소하기 쉬워진다. 즉, 메모리 어레이 영역(MR)에 주변 회로 중 적어도 일부인 회로부(CU)를 배치함으로써 칩 면적을 더 축소할 수 있어 비용 절감이 보다 쉬워진다. 그리고, 이 구성에 있어서 상기한 회로부(CU)가 특히 유효하게 적용된다.
도 9는 본 발명의 제1 실시 형태에 관한 다른 불휘발성 반도체 기억 장치의 구성을 예시하는 모식적인 단면도이다.
도 10은 본 발명의 제1 실시 형태에 관한 다른 불휘발성 반도체 기억 장치의 구성을 예시하는 모식적인 사시도이다.
또한, 도 10에 있어서는, 도면을 보기 쉽게 하기 위해 도전 부분만을 나타내고, 절연 부분은 도시를 생략하고 있다.
도 9 및 도 10에 도시된 바와 같이 본 실시 형태에 관한 불휘발성 반도체 기억 장치(120)에 있어서는, 반도체 필러(SP)는 U자 형상으로 접속되어 있지 않고, 각각의 반도체 필러(SP)가 독립되어 있다. 그리고, 적층 구조체(ML) 위에 상부 선택 게이트 전극(USG)이 형성되고, 적층 구조체(ML) 아래에 하부 선택 게이트 전극(LSG)이 형성되어 있다.
상부 선택 게이트 전극(USG)과 반도체 필러(SP) 사이에는, 예를 들어 산화 실리콘으로 이루어지는 상부 선택 게이트 절연막(USGI)이 형성되고, 하부 선택 게이트 전극(LSG)과 반도체 필러(SP) 사이에는, 예를 들어 산화 실리콘으로 이루어지는 하부 선택 게이트 절연막(LSGI)이 형성된다.
그리고, 하부 선택 게이트 전극(LSG)의 하측에 소스선(SL)이 형성되어 있다. 소스선(SL) 아래에 층간 절연막(13a)이 형성되고, 소스선(SL)과 하부 선택 게이트 전극(LSG) 사이에 층간 절연막(13b)이 형성되어 있다.
하부 선택 게이트 전극(LSG)의 하방에 있어서 반도체 필러(SP)는 소스선(SL)에 접속되고, 상부 선택 게이트 전극(USG)의 상방에 있어서 반도체 필러(SP)는 비트선(BL)에 접속되어 있다. 그리고, 상부 선택 게이트 전극(USG)과 하부 선택 게이트 전극(LSG) 사이의 적층 구조체(ML)에 있어서 메모리 셀(MC)이 형성되고, 반도체 필러(SP)가 직선 형상의 1개의 NAND 스트링으로서 기능한다.
상부 선택 게이트 전극(USG) 및 하부 선택 게이트 전극(LSG)은 각각 층간 절연막(17) 및 층간 절연막(13c)에 의해 Y축 방향으로 분단되어 있으며, 즉 상부 선택 게이트 전극(USG) 및 하부 선택 게이트 전극(LSG)은 X축 방향을 따라 연장되는 띠 모양의 형상이다.
한편, 반도체 필러(SP)의 상부에 접속되는 비트선(BL) 및 반도체 필러(SP)의 하부에 접속되는 소스선(SL)은 Y축 방향으로 연장되는 띠 모양의 형상이다.
그리고, 이 경우는 전극막(WL)은 XY 평면에 평행한 판상의 도전막이다.
이와 같은 구성의 메모리부(MU)의 경우도, 그 아래에 상술한 회로부(CU)를 형성함으로써 회로부의 상부에 메모리 셀부를 형성하여 회로부가 고온에 노출되어도 회로부의 배선층이나 콘택트가 열화되지 않는다.
(제2 실시 형태)
도 11은 본 발명의 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 흐름도이다.
도 12는 본 발명의 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정순 모식적인 단면도이다.
도 13은 도 12에 이은 공정순 모식적인 단면도이다.
도 11에 도시된 바와 같이, 본 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법에 있어서는, 우선 반도체 기판(11)의 주면(11a) 위에 제1 도전형(예를 들어 n형)의 제1 소스 영역(53n) 및 제1 드레인 영역(54n)을 갖는 제1 트랜지스터(51n)와, 제2 도전형(예를 들어 p형)의 제2 소스 영역(53p) 및 제2 드레인 영역(54p)을 갖는 제2 트랜지스터(51p)를 형성한다(스텝 S110).
그리고, 제1 콘택트 플러그(C1) 및 제2 콘택트 플러그(C2), 및 제1 배선층(제1 배선(W1))을 형성한다(스텝 S120).
즉, 제1 트랜지스터(51n)의 제1 소스 영역(53n) 및 제1 드레인 영역(54n) 중 적어도 어느 한쪽에 접속되고, 제1 도전형의 폴리실리콘으로 이루어지고, Z축 방향으로 연장되는 제1 콘택트 플러그(C1)와, 제2 트랜지스터(51p)의 제2 소스 영역(53p) 및 제2 드레인 영역(54p) 중 적어도 어느 한쪽에 접속되고, 제2 도전형의 폴리실리콘으로 이루어지고, Z축 방향으로 연장되는 제2 콘택트 플러그(C2)를 형성한다.
구체적으로는, 도 12의 (a)에 도시된 바와 같이 제1 트랜지스터(51n) 및 제2 트랜지스터(51p)를 형성한 후, 그들 위에 층간 절연막(12a)을 형성한다. 그리고, 제1 트랜지스터(51n)에 있어서는 층간 절연막(12a) 및 절연막(57n2)에 제1 소스 영역(53n), 제1 드레인 영역(54n) 및 제1 게이트 전극(56n)에 연결되는 홀을 형성한다. 마찬가지로, 제2 트랜지스터(51p)에 있어서는 층간 절연막(12a) 및 절연막(57p2)에 제2 소스 영역(53p), 제2 드레인 영역(54p) 및 제2 게이트 전극(56p)에 연결되는 홀을 형성한다. 그리고, 이들의 홀에 폴리실리콘을 매립한다. 그 후, 예를 들어 제2 트랜지스터(51p) 부분을 차폐한 상태에서 제1 트랜지스터(51n)에 있어서의 홀의 폴리실리콘에 n형의 불순물을 주입하고, 또한 제1 트랜지스터(51n) 부분을 차폐한 상태에서 제2 트랜지스터(51p)에 있어서의 홀의 폴리실리콘에 p형의 불순물을 주입한다. 또한, 이 구체예에서는 제2 트랜지스터(51p)의 제1 게이트 전극(56n)에 연결되는 홀의 폴리실리콘에는 p형의 불순물이 주입되어 있다.
이 후, 열처리를 행하여 불순물을 활성화시켜 제1 및 제2 콘택트 플러그(C1 및 C2)를 형성한다.
또한, 상기에 있어서, 제1 및 제2 콘택트 플러그(C1 및 C2)의 형성 방법은 임의이며, 불순물을 주입하는 방법 외에, 예를 들어 n형 또는 p형의 불순물을 함유하는 폴리실리콘을 따로따로 선택적으로 성막하는 방법을 채용해도 좋고, 또한 각종 확산법을 채용해도 좋다.
그리고, 도 12의 (b)에 도시된 바와 같이, 그 위에 층간 절연막(12b)을 형성하고, 층간 절연막(12b)의 소정의 부분에 제1 배선(W1)이 되는 홈을 형성하고, 그 홈에 실리사이드를 매립하여 제1 배선(W1)(제1 배선층)을 형성한다. 즉, 제1 콘택트 플러그(C1) 및 제2 콘택트 플러그(C2) 중 어느 한쪽과 접속되고, 실리사이드를 함유하는 제1 배선(W1)을 형성한다. 상기한 제1 및 제2 콘택트 플러그(C1 및 C2)의 형성, 및 제1 배선층의 형성은 기술적으로 가능한 한, 그 일부 또는 그 전부를 동시에 실시할 수 있고, 또한 그 일부 또는 모든 순서를 교체해도 좋다.
그 후, 도 13에 도시된 바와 같이 제1 배선(W1) 위에 층간 절연막(12c)을 형성하고, 소정의 형상의 홀과 홈을 형성하고, 비아 플러그(VP) 및 제2 배선(W2)을 형성한다.
즉, 제1 배선층(제1 배선(W1))과 적층 구조체(ML) 사이에 있어서, 상기 제1 배선층에 전기적으로 접속되는 도전부(비아 플러그(VP))를 형성하고, 제1 배선층의 상방에 있어서 도전부에 전기적으로 접속되고, 실리콘에 대한 반응성이 도전부보다 높고, 금속으로 이루어지는 제2 배선층(제2 배선(W2))을 더 형성한다.
그리고, 그 위에 층간 절연막(12e)을 형성하고, 도 5에 예시한 회로부(CU)를 형성할 수 있다. 또한, 이미 도 5에 관하여 설명한 바와 같이 비아 플러그(VP) 및 제2 배선(W2)에는 실리사이드를 사용할 수 있다.
또한, 도 6에 관하여 설명한 바와 같이, 제2 배선(W2)에 금속을 사용한 경우에는 비아 플러그(VP)에는 제2 배선(W2)보다 실리콘에 대한 반응성이 낮은 재료를 사용할 수 있다. 또한, 도 7에 관하여 설명한 바와 같이, 비아 플러그(VP)에는 배리어 메탈(BM)과 금속의 적층막을 사용할 수 있다.
즉, 예를 들어 제2 배선층의 형성에 있어서는, 도전부에 접하는 홈을 형성하고, 이 홈의 내측에 실리콘에 대한 반응성이 제2 배선층보다 낮은 재료로 이루어지는 도전층(배리어 메탈(BM))을 형성하고, 이 홈의 잔여 공간에 제2 배선층으로 이루어지는 금속을 매립한다.
이에 의해, 반도체 기판(11) 위에 회로부(CU)를 형성할 수 있다.
그리고, 회로부(CU) 위에 메모리부(MU)를 형성한다(스텝 S130). 이 메모리부(MU)는 제1 배선층(제1 배선(W1))의 상방에 형성된다(이 구체예에서는, 제1 배선(W1) 위의 제2 배선(W2)의 상방에 형성된다). 메모리부(MU)는 Z축 방향으로 교대로 적층된 복수의 전극막(WL)과 복수의 절연막(14)을 갖는 적층 구조체(ML)와, 적층 구조체(ML)를 Z축 방향으로 관통하는 반도체 필러(SP)와, 전극막(WL)과 반도체 필러(SP)의 교차부에 대응하여 형성된 기억부(전하 축적층(43))를 갖는다.
이에 의해, 회로부(CU)의 상부에 메모리부(MU)를 형성하여, 회로부(CU)가 예를 들어 1000℃ 이상의 고온에 노출되어도 회로부(CU)의 제1 배선층(제1 배선(W1))이나 콘택트(제1 및 제2 콘택트 플러그(C1 및 C2)와 트랜지스터의 접속)의 열화를 억제할 수 있다.
또한, 본원 명세서에 있어서, 「수직」 및 「평행」은 엄밀한 수직 및 엄밀한 평행뿐만 아니라, 예를 들어 제조 공정에 있어서의 편차 등을 포함하는 것이며, 실질적으로 수직 및 실질적으로 평행하면 된다.
이상, 구체예를 참조하면서 본 발명의 실시 형태에 대해 설명했다. 그러나, 본 발명은 이들의 구체예에 한정되는 것은 아니다. 예를 들어, 불휘발성 반도체 기억 장치를 구성하는 반도체 기판, 전극막, 절연막, 절연층, 적층 구조체, 전하 축적층, 반도체 필러, 워드선, 비트선, 소스선 등, 각 요소의 구체적인 구성에 관해서는 당업자가 공지의 범위로부터 적절히 선택함으로써 본 발명을 마찬가지로 실시하여, 마찬가지의 효과를 얻는 것이 가능한 한 본 발명의 범위에 포함된다.
또한, 각 구체예의 어느 2개 이상의 요소를 기술적으로 가능한 범위에서 조합한 것도 본 발명의 요지를 포함하는 한 본 발명의 범위에 포함된다.
기타, 본 발명의 실시 형태로서 상술한 불휘발성 반도체 기억 장치 및 그 제조 방법을 기초로 하여 당업자가 적절히 설계 변경하여 실시할 수 있는 모든 불휘발성 반도체 기억 장치 및 그 제조 방법도, 본 발명의 요지를 포함하는 한 본 발명의 범위에 속한다.
기타, 본 발명의 사상의 범주에 있어서, 당업자라면 각종 변경예 및 수정예에 상도할 수 있는 것이며, 그들 변경예 및 수정예에 대해서도 본 발명의 범위에 속하는 것으로 양해된다. 예를 들어, 전술한 각 실시 형태에 대하여, 당업자가 적절히 구성 요소의 추가, 삭제 혹은 설계 변경을 행한 것, 또는 공정의 추가, 생략 혹은 조건 변경을 행한 것도 본 발명의 요지를 구비하고 있는 한, 본 발명의 범위에 함유된다.

Claims (20)

  1. 불휘발성 반도체 기억 장치로서,
    반도체 기판과,
    메모리부와,
    상기 반도체 기판과 상기 메모리부 사이에 형성된 회로부를 구비하고,
    상기 메모리부는,
    상기 기판의 주면에 대하여 수직인 제1 방향으로 교대로 적층된 복수의 전극막과 복수의 전극막간 절연막을 갖는 적층 구조체와,
    상기 적층 구조체를 상기 제1 방향으로 관통하는 제1 반도체 필러와,
    상기 전극막과 상기 제1 반도체 필러의 교차부에 대응하여 형성된 제1 기억부를 갖고,
    상기 회로부는,
    제1 도전형의 제1 소스 영역 및 제1 드레인 영역을 갖는 제1 트랜지스터와,
    제2 도전형의 제2 소스 영역 및 제2 드레인 영역을 갖는 제2 트랜지스터와,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터의 상기 반도체 기판과는 반대측에 형성되고, 실리사이드를 함유하는 제1 배선과,
    상기 제1 소스 영역 및 제1 드레인 영역 중 적어도 어느 한쪽과 상기 제1 배선을 전기적으로 접속하고, 제1 도전형의 폴리실리콘으로 이루어지는 제1 콘택트 플러그와,
    상기 제2 소스 영역 및 제2 드레인 영역 중 적어도 어느 한쪽과 상기 제1 배선을 전기적으로 접속하고, 제2 도전형의 폴리실리콘으로 이루어지는 제2 콘택트 플러그를 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서, 상기 제1 배선에 함유되는 상기 실리사이드는, WSi2 및 TiSi2 중 적어도 어느 한쪽을 함유하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서, 상기 회로부는,
    상기 제1 배선 위에 형성되고, 금속으로 이루어지는 제2 배선과,
    상기 제1 배선과 상기 제2 배선을 접속하고, 실리콘에 대한 반응성이 상기 제2 배선보다 낮은 재료로 이루어지는 도전부를 더 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제3항에 있어서, 상기 제2 배선의 전기 저항은 상기 제1 배선의 전기 저항보다 낮은 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제3항에 있어서, 상기 제1 배선은 텅스텐 실리사이드를 함유하고, 상기 제2 배선은 텅스텐을 함유하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 제3항에 있어서, 상기 제2 배선은 텅스텐을 함유하고,
    상기 도전부는 Ti 및 TiN 중 적어도 어느 한쪽을 함유하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 제3항에 있어서, 상기 회로부는, 상기 제2 배선의 상기 반도체 기판의 측면의 적어도 일부를 덮도록 형성되고, 실리콘에 대한 반응성이 상기 제2 배선보다 낮은 재료로 이루어지는 도전층을 더 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  8. 제1항에 있어서, 상기 제1 트랜지스터는, 상기 제1 소스 영역과 상기 제1 드레인 영역 사이에 형성된 제1 채널 영역과, 상기 제1 채널 영역 위에 형성된 제1 게이트 절연막과, 제1 게이트 절연막 위에 형성된 제1 게이트 전극(56n)을 더 갖고,
    상기 제2 트랜지스터는, 상기 제2 소스 영역과 상기 제2 드레인 영역 사이에 형성된 제2 채널 영역과, 상기 제2 채널 영역 위에 형성된 제2 게이트 절연막과, 상기 제2 게이트 절연막 위에 형성된 제2 게이트 전극(56p)을 더 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  9. 제1항에 있어서, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 STI(Shallow Trench Insulator)에 의해 분단되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  10. 제1항에 있어서, 상기 전극막은 불순물을 포함하는 아몰퍼스 실리콘 및 불순물을 포함하는 폴리실리콘 중 적어도 어느 한쪽을 함유하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  11. 제1항에 있어서, 상기 전극막간 절연막은 실리콘 산화물을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  12. 제1항에 있어서, 상기 제1 기억부는 상기 제1 반도체 필러의 측면과 상기 전극막 사이에 형성된 전하 축적층을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  13. 제12항에 있어서, 상기 전극막의 각각과 상기 제1 기억부 사이에 형성된 제1 외측 절연막과, 상기 제1 기억부와 상기 제1 반도체 필러 사이에 형성된 제1 내측 절연막을 더 구비한 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  14. 제1항에 있어서, 상기 메모리부는,
    상기 적층 구조체를 상기 제1 방향으로 관통하는 제2 반도체 필러와,
    상기 전극막과 상기 제2 반도체 필러의 교차부에 대응하여 형성된 제2 기억부와,
    상기 제1 반도체 필러와 상기 제2 반도체 필러를 전기적으로 접속하는 접속부를 더 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  15. 불휘발성 반도체 기억 장치의 제조 방법으로서,
    반도체 기판의 주면 위에 제1 도전형의 제1 소스 영역 및 제1 드레인 영역을 갖는 제1 트랜지스터와, 제2 도전형의 제2 소스 영역 및 제2 드레인 영역을 갖는 제2 트랜지스터를 형성하고,
    상기 제1 소스 영역 및 제1 드레인 영역 중 적어도 어느 한쪽에 접속되고, 제1 도전형의 폴리실리콘으로 이루어지고, 상기 주면에 대하여 수직인 제1 방향으로 연장되는 제1 콘택트 플러그와, 상기 제2 소스 영역 및 제2 드레인 영역 중 적어도 어느 한쪽과 접속되고, 제2 도전형의 폴리실리콘으로 이루어지고, 상기 제1 방향으로 연장되는 제2 콘택트 플러그를 형성하고, 상기 제1 콘택트 플러그 및 상기 제2 콘택트 플러그 중 어느 한쪽과 접속되고, 실리사이드를 함유하는 제1 배선층을 형성하고,
    상기 제1 배선층의 상방에 있어서,
    상기 제1 방향으로 교대로 적층된 복수의 전극막과 복수의 전극막간 절연막을 갖는 적층 구조체와,
    상기 적층 구조체를 상기 제1 방향으로 관통하는 제1 반도체 필러와,
    상기 전극막과 상기 제1 반도체 필러의 교차부에 대응하여 형성된 제1 기억부를 갖는 메모리부를 형성하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  16. 제15항에 있어서, 상기 제1 배선층에 함유되는 상기 실리사이드는 WSi2 및 TiSi2 중 적어도 어느 한쪽을 함유하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  17. 제15항에 있어서, 상기 제1 배선층과 상기 적층 구조체 사이에 있어서,
    상기 제1 배선층에 전기적으로 접속되는 도전부를 형성하고,
    상기 제1 배선층의 상방에 있어서, 상기 도전부에 전기적으로 접속되고, 실리콘에 대한 반응성이 상기 도전부보다 높고, 금속으로 이루어지는 제2 배선층을 더 형성하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  18. 제17항에 있어서, 상기 제2 배선층은 텅스텐을 함유하고,
    상기 도전부는 Ti 및 TiN 중 적어도 어느 한쪽을 함유하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  19. 제17항에 있어서, 상기 제2 배선층의 형성은,
    상기 도전부에 접하는 홈을 형성하고, 상기 홈의 내측에 실리콘에 대한 반응성이 상기 제2 배선층보다 낮은 재료로 이루어지는 도전층을 형성하고,
    상기 홈의 잔여 공간에, 상기 제2 배선층으로 되는 금속을 매립하는 것을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  20. 제19항에 있어서, 상기 도전층은 Ti 및 TiN 중 적어도 어느 한쪽을 함유하고,
    상기 제2 배선층으로 되는 금속은 텅스텐을 함유하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
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