KR101076972B1 - 반도체 패키지 형성 방법 및 그 구조 - Google Patents

반도체 패키지 형성 방법 및 그 구조 Download PDF

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마이클 이. 채프맨
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프리스케일 세미컨덕터, 인크.
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Abstract

몰드 캡슐화제(35, 62) 위에 도전층(42, 64)을 형성함으로써 EMI(electromagnetic interference) 및/또는 전자기 방사 차폐가 형성된다. 도전층(42, 64)은 와이어를 사용하여 반도체 패키지(2, 50)의 리드프레임(10, 52)에 전기적으로 연결될 수 있다. 전기적 연결은 리드프레임(10)의 2개의 디바이스부(2, 4, 6, 8)를 함께 와이어 본딩한 후, 2개의 와이어(33)를 형성하기 위해 위에 놓인 몰드 캡슐화제(35)에 그루브(40)를 형성하여 와이어 본드(32)를 절단함으로써 수행된다. 그 후 도전층(42)은 2개의 와이어(33) 각각에 전기적으로 연결된다. 또 다른 실시예에서, 루프화된 와이어 본드(61)가 반도체 다이(57)의 상부에 형성된다. 몰드 캡슐화 후, 몰드 캡슐화제(62)의 일부분들이 제거되어 루프화된 와이어 본드(61)의 일부분들을 노출시킨다. 그 후, 도전층(64)은 몰드 캡슐화제(62) 및 루프화된 와이어 본드(61)의 노출된 부분 위에 형성되어 도전층(64)이 루프화된 와이어 본드(61)에 전기적으로 연결된다.
EMI, 차폐, 패키지, 리드프레임, 몰드 캡슐화제

Description

반도체 패키지 형성 방법 및 그 구조{METHOD OF FORMING A SEMICONDUCTOR PACKAGE AND STRUCTURE THEREOF}
본 발명은 일반적으로 반도체 디바이스에 관한 것으로, 보다 구체적으로는 반도체 패키지에 관한 것이다.
반도체 디바이스들은 다른 제품들로부터 대기로 방출되는 전자기파로부터 보호될 필요가 있다. 예를 들어, 자동차 안에서의 스파크 플러그 발화는 자동차의 후드 아래에 탑재된 마이크로컨트롤러에 악영향을 미치는 전자기파를 발생시킬 수 있다. 종래의 패키지들은 패키지들 내의 반도체 디바이스들을 전자기파로부터 보호하지 못했다.
전자기 간섭을 방지하기 위해, 반도체 디바이스들의 그룹들은 모듈 또는 박스에 배치된다. 모듈은 전자기 간섭(EMI)으로부터 반도체 디바이스들을 차폐시킨다. 모듈을 사용하여 외부 간섭으로부터 전반적인 EMI 보호를 제공할 수 있더라도, 모듈 내의 반도체 디바이스들은 여전히 서로 간섭한다. 낮은 비용 요구조건 및 시스템의 증가된 복잡성으로, 반도체 디바이스들이 모듈과 함께 또는 모듈 없이 자동차의 다양한 부분들에 배치될 수 있도록 반도체 패키지 자체를 전자기파로부터 차폐할 필요가 있다. 예를 들어, 서로 다른 방향들로부터의 충돌을 검출하기 위해 적절한 센서들이 자동차의 다양한 위치들에 배치된다. 더욱이, EMI 보호가 되지 않는 센서들은 다른 반도체 디바이스들이 EMI를 발생시키면 그들과 동일한 모듈에 그룹화될 수 없다. 이로 인해 전자기 보호를 위해 개별적인 모듈에 각각의 센서를 배치시키는 것은 비용이 많이 든다.
전자기 간섭을 방지하는 한가지 해결책은 패키지에 몰딩하기 전에 반도체 디바이스 위에 금속 캡을 배치하는 것이다. 이러한 해결책은 큰 반도체 다이(즉, 적어도 1 제곱인치)를 캡슐화하는 BGA(ball grid array) 패키지들에만 적용가능하다. 따라서, 임의의 반도체 다이 크기를 갖는 다양한 패키지들에 사용될 수 있는 부품 레벨 EMI 차폐를 위한 해결책이 필요하다.
본 발명은 유사한 참조번호가 유사한 구성요소들을 나타내는 첨부 도면들에 의해 한정되지 않고 예로서 예시된다.
도 1은 본 발명의 일 실시예에 따른, 4개 부분들을 포함하는 리드프레임의 일부의 평면도를 나타낸다.
도 2는 본 발명의 일 실시예에 따른, 와이어 본딩 이후의 도 1의 리드프레임의 평면도를 나타낸다.
도 3은 본 발명의 일 실시예에 따른 도 2의 단면도를 나타낸다.
도 4는 본 발명의 일 실시예에 따른, 캡슐화제(encapsulant)를 형성한 후의 도 2의 리드프레임의 평면도를 나타낸다.
도 5는 본 발명의 일 실시예에 따른 도 4의 단면도를 나타낸다.
도 6은 본 발명의 일 실시예에 따른, 그루브(groove)를 절단한 후의 도 4의 리드프레임의 평면도를 나타낸다.
도 7은 본 발명의 일 실시예에 따른 도 6의 단면도를 나타낸다.
도 8은 본 발명의 일 실시예에 따라 도전층을 형성한 후 도 7의 리드프레임의 단면도를 나타낸다.
도 9는 본 발명의 일 실시예에 따라 싱귤레이션(singulation) 이후 반도체 패키지의 단면도를 나타낸다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도를 나타낸다.
당업자들은 도면들의 구성요소들이 간략하고 명료하게 예시되었으며 반드시 치수대로 도시되지 않았다는 것을 이해할 것이다. 예를 들어, 도면들의 구성요소들 중 일부의 치수들은 본 발명의 실시예들의 이해를 높이는데 도움을 주기 위해 다른 구성요소들에 비해 과장될 수 있다.
제1 디바이스부(4), 제2 디바이스부(2), 제3 디바이스부(8) 및 제4 디바이스부(6)를 포함하는 리드프레임(10)의 일부가 도 1에 예시된다. 리드프레임(10)은 MLF(microleadframe) 패키지 및 BCC(bump chip carrier)로도 불려지는 QFN(quad-flat no-lead) 패키지; BGA(ball grid array) 패키지; QFP(Quad Flat Package); 또는 아래에서 보다 상세하게 설명되는 바와 같이 몰딩 프로세스를 사용하거나 싱귤레이팅에 의해 형성될 수 있는 임의의 다른 패키지와 같은 임의의 패키지를 위한 리드프레임일 수 있다. 리드프레임(27)은 니켈 및 철; 니켈 팔라듐을 포함하는 합금 등과 같은 임의의 도전성 물질일 수 있다. 리드프레임(10)은 이미 원하는 패턴으로 형성된 접지 패드들 및 접합 패드들을 갖는 패턴화된 리드프레임으로 구매될 수 있다. 리드프레임(10)이 접합 패드 또는 접지 패드들이 원하는 대로 형성된 채로 구매되지 않으면, 리드프레임(10)을 패터닝하고 에칭함으로써 접합 패드 및 접지 패드들이 형성될 수 있다. 접지 패드들은 EMI 차폐, 도전층 또는 디바이스를 접지에 연결하는데 전용으로 사용되는 접합 패드들이다.
4개의 디바이스부들만이 도 1에 예시되었지만, 보다 많은 디바이스부들이 존재할 수 있다. 예를 들어, 리드프레임(10)은 100 - 200개의 디바이스부들을 포함할 수 있다. 도시된 실시예에서, 디바이스부 각각은 간단한 제조를 위해 동일한 구조를 가지나, 필수적인 것은 아니다.
제1 디바이스부(4)는 제1 접합 패드들(16)과 제1 접지 패드들(17)에 의해 둘러싸인 제1 플래그(flag)(12)(다이를 위한 제1 수용 영역)를 포함한다. 제1 플래그(12)는 도 1에 도시된 사각형 형상으로 한정되지 않는다. 대신, 제1 플래그(12)는 리드프레임(10) 내의 "X형상" 등의 개방형 윈도우일 수 있다. 또한, 제1 플래그는 리드프레임(10)의 다른 영역들에 비해 올라가 있거나 내려와 있을 수 있다. 예시된 실시예에서, 제1 접합 패드들(16)은 제1 플래그(12)의 측면들과 평행하고 제1 접지 패드(17)들은 제1 플래그(12)의 4개 코너들에 위치된다. (도면을 복잡하게 만들지 않기 위해 제1 접합 패드(16) 중 단지 2개 세트에만 번호가 부여된다. 그러나, 제1 플래그(12)의 각 측면 상의 제1 접지 패드(17)들 간의 모든 3개 박스들은 접합 패드들이다.) 또한, 도시된 제1 접합 패드(16)의 개수 및 그들의 구성은 단지 예시적이라는 것을 당업자는 인식하여야 한다. 임의의 개수의 제1 접합 패드(16)가 존재할 수 있고 제1 플래그(12)의 각 측면은 제1 접합 패드(16)와 동일한 개수를 가질 수 없다. 또한, 제1 접합 패드(16)는 제1 플래그(12)의 각 측면을 따라 서로에 대해 엇갈리게 배열되거나 임의의 다른 적절한 구성이 사용될 수 있다. 또한, 제1 접지 패드들(17)은 서로 다른 구성 또는 위치를 가질 수 있다.
제2 디바이스부(2)는 제2 접합 패드들(18) 및 제2 접지 패드들(19)에 의해 둘러싸인 제2 플래그(13)를 포함한다. 제3 디바이스부(8)는 제3 접합 패드들(22) 및 제3 접지 패드들(23)에 의해 둘러싸인 제3 플래그(15)를 포함한다. 유사하게, 제4 디바이스부(6)는 제4 접합 패드들(20) 및 제4 접지 패드들(21)에 의해 둘러싸인 제4 플래그(14)를 포함한다. 제2, 제3 및 제4 플래그들(13, 15, 14)은 제1 플래그(12)에 대해 개시된 임의의 형상일 수 있다. 제2, 제3 및 제4 접합 패드들(18, 22, 20)은 제1 접합 패드들(16)과 유사하고 제1 접합 패드들(16)과 유사한 임의의 구성을 가질 수 있다. (제1 접합 패드들(16)과 유사하게, 도 1을 복잡하게 하지 않기 위해, 제2, 제3 및 제4 접합 패드들(18, 22, 20) 전부에 대해 번호를 붙이지는 않는다.) 유사하게, 제2, 제3, 및 제4 접지 패드들(19, 23, 21)은 제1 접지 패드들(17)과 유사하다.
반도체 다이는 반도체 웨이퍼로부터 절단되고 본 산업 분야에 알려진 픽 앤 플레이스(pick and place) 툴을 사용하여 각 플래그들에 배치된다. 즉, 제1 반도체 다이(24), 제2 반도체 다이(25), 제3 반도체 다이(27) 및 제4 반도체 다이(26)는 제1 플래그(12), 제2 플래그(13), 제3 플래그(14) 및 제4 플래그(15)에 각각 배 치된다. 일 실시예에서, 한 반도체 다이는 각 플래그에 배치된다. 다른 실시예에서, 하나 이상의 반도체 다이가 플래그 위에 배치된다. 예를 들어, 반도체 다이는 동일한 플래그 상의 다른 반도체 다이에 인접하게 배치될 수 있거나 또는 동일한 플래그 상에 배치된 다른 반도체 다이 위에 적층될 수 있다. 따라서, 다수의 다이가 동일한 평면 내의 플래그 상에 배치되거나 또는 서로 적층될 수 있다.
제1, 제2, 제3 및 제4 반도체 다이(24-27)는 반도체 기판들, 및 트랜지스터 등과 같은 회로를 포함한다. 반도체 기판들은 또한 각 플래그를 둘러싸는 접합 패드들과 반도체 다이들의 다이 접합 패드들 간에 와이어 본드들이 접속될 수 있는 다이 접합 패드들을 포함한다. 따라서, 제1 반도체 다이(24)는 제1 접합 패드(16)들에 전기적으로 결합된다. 일 실시예에서, 제1 와이어 본드(28)를 통해 전기적으로 연결된다. 유사하게, 제2 반도체 다이(25), 제3 반도체 다이(27) 및 제4 반도체 다이(26)는 각각 제2 접합 패드들(18), 제3 접합 패드들(20) 및 제4 접합 패드들(22)에 각각 전기적으로 연결된다. 일 실시예에서, 제1, 제2 및 제3 반도체 다이들(25-27)에 대한 제2 와이어 본드들(29), 제3 와이어 본드들(30) 및 제4 와이어 본드들(31)을 통해 각각 전기적으로 접속된다. 와이어 본드들(28-31)은 금 또는 알루미늄과 같은 임의의 도전성 물질일 수 있다. 일 실시예에서, 각 와이어 본드(28-31)의 지름은 사람 머리카락의 대략 1/4 지름인, 지름이 대략 1/1000 - 1/2000 인치이다.
반도체 다이들(24-27)이 와이어 본드들에 의해 함께 접합 패드들(16, 18, 20, 22)에 전기적으로 연결된다면, 그 후 인접한 디바이스부들의 접합 패드들이 또한 동일한 와이어 본딩 프로세스 동안 함께 전기적으로 연결될 수 있다. 일 실시예에서, 상술한 바와 같이, 반도체 다이를 접합 패드에 와이어 본딩하는데 사용될 수 있는 것과 같은 와이어 본드들을 사용하여 접지 패드들을 서로 와이어 본딩시킴으로써 연결이 이루어진다. 그러나, 각각에 사용된 와이어 본드들이 예를 들어 지름이 서로 다르면, 접지 패드들과 접합 패드들을 연결시키기 위하여 처리된 개별적인 와이어 본딩이 사용될 수 있다.
도 2에 도시된 바와 같이, 제1 반도체 다이(24)는 제1 접합 패드(16)에 전기적으로 연결되고, 제2 반도체 다이(25)는 제2 접합 패드들(18)에 전기적으로 연결되고, 제3 반도체 다이(27)는 제3 접합 패드들(22)에 전기적으로 연결되고 제4 반도체 다이(26)는 제4 접합 패드들(20)에 전기적으로 연결된다. 또한, 제4 디바이스부(6)에 가장 가까운 제1 접지 패드들 중 2개는 제1 디바이스부(4)에 가까운 제4 접지 패드들 중 2개에 전기적으로 연결된다. 제3 디바이스부(8)에 가장 가까운 제2 접지 패드들 중 2개는 제2 디바이스부(2)에 가장 가까운 제3 접지 패드들 중 2개에 전기적으로 연결된다. 또한, 임의의 디바이스부들에 전기적으로 연결되는 것으로 도시되지 않는 접지 패드들(16, 19, 21, 23)은 도시되지 않은 디바이스부들에 전기적으로 연결될 수 있다.
도 2에 예시된 실시예에서, 디바이스부의 각 접지 패드는 인접한 디바이스부의 하나의 접지 패드에 전기적으로 연결되어 접지된 전기 접속들 또는 접지 와이어 본드들(32)을 형성한다. 접지 와이어 본드들(32)은 박형이기 때문에, 후속의 몰드 캡슐화 프로세스 동안 붕괴하거나 파괴될 수 있다. 후속의 몰딩 프로세스 동안 몰드 캡슐화제가 흐르는 방향으로 접지 와이어 본드들(32)을 정렬함으로써, 접지 와이어 본드들(32)은 그들의 형상을 유지하고 붕괴되지 않을 가능성이 커진다. 대신, 몰드 캡슐화제가 접지된 와이어 본드들(32)에 대해 90도로 흐르는 경우, 그 후 접지된 와이어 본드들(32)은 붕괴될 가능성이 있다. 도 2에 도시된 실시예의 접지 와이어 본드들(32)은, 몰드 캡슐화제가 리드프레임(10)의 상부로부터 바닥으로 또는 그 반대로 흐르기 때문에, 서로 수직으로 인접한 디바이스부들만을 연결한다. 본 실시예는 예시를 위해 도시된 것이며 접지 와이어 본드들(32)의 구성 또는 캡슐화제가 흐를 수 있는 방향들을 한정하지 않는다. 예를 들어, 접지 와이어 본드들(32)은, 특히 몰드 캡슐화제가 디바이스들을 가로질러 횡방향으로 흐르는 경우, 횡방향 또는 수평방향으로 서로 인접한 디바이스부들을 연결할 수 있다. 박형 와이어 본드들 및 몰드 흐름 방향이 갖는 상술한 문제점을 회피하기 위해, 비용 증가라는 불리한 점을 가지고 보다 두꺼운 와이어 본드들이 사용될 수 있다. 접지된 와이어 본드들이 도면들에서 한 방향으로 도시되더라도, 접지된 와이어 본드들은, 수평 및 수직 양쪽과 같이 동시에 다수의 방향일 수 있다. 일 실시예에서, 접지 패드는 서로 다른 디바이스부에 각각 연결된 다수의 와이어 본드들을 가질 수 있다.
도 3은 제2 디바이스부(2) 및 제4 디바이스부(8)의 단면도를 예시한다. 일부의 와이어 본드들만이 도 2에 예시되었지만, 도시되지는 않더라도 리드프레임(10)의 다른 부분에 플래그를 전기적으로 연결시키는 다른 와이어 본드들이 존재할 수 있다. 이외에도, 도 3의 리드프레임(10)은 다양한 부분들로 도시된다. 그러나, 당업자는 도 3의 리드프레임(10)의 부분들이 인덱싱(indexing), 플래그, 리드, 댐바들(dam bars), 타이-인(tie-ins) 등 및 그들의 조합들에 의해 함께 연결될 수 있다는 것을 인식할 것이다. 그러나, 도면들을 불필요하게 복잡하게 하는 것을 피하기 위해, 리드프레임의 모든 부분들이 예시되지 않는다(예를 들어, 댐바).
도 3에서 제2 디바이스부(2) 및 제4 디바이스부(8)는 접지 와이어 본드(32)를 통해 전기적으로 연결된다. 제2 와이어 본드(29)들 중 하나는 제2 반도체 다이(25)를 제2 플래그(13)에 전기적으로 연결시키고 제4 와이어 본드들(31) 중 하나는 제4 반도체 다이(27)를 제4 플래그(15)에 전기적으로 연결시키는 것으로 도시된다.
도 4에 도시된 바와 같이, 반도체 다이들, 플래그들 및 접지 패드들을 와이어 본딩시키거나 전기적으로 연결한 후, 캡슐화 프로세스가 수행되어 몰드 화합물 또는 몰드 캡슐화제로 디바이스부를 덮는다. 점선(34)은 몰드 캡슐화제의 주변을 나타낸다. 그러나, 본 기술분야의 당업자는, 예시적으로 도시된 4개 이외의 디바이스들의 다른 부분들이 존재한다면, 몰드의 주변은 도시된 4개 디바이스부들을 넘어 다른 디바이스부들 위로 연장한다. 몰드 캡슐화제는 실리카가 충전된 수지, 세라믹, 할로겐 화합물이 없는 물질 등 또는 그들의 조합일 수 있다. 몰드 캡슐화제는 통상적으로 액체를 사용하여 도포되어, 그 후 가열하여 UV 또는 대기에서 경화시킴으로써 고체를 형성한다. 캡슐화제는 가열되어 액체를 형성한 후 리드프레임 위에 고체 몰드를 형성기 위해 냉각되는 고체일 수도 있다. 임의의 다른 캡슐화제 프로세스가 사용될 수 있다.
아래에서 보다 상세하게 설명되는 바와 같이, 그루브(groove)가 접지된 와이 어 본드에 대해 후속적으로 절단되기 위해, 캡슐화 프로세스는, QFN 프로세스와 같은 많은 패키징 프로세스에서 일반적으로 수행되는 바와 같이 전체 리드프레임(10)을 몰딩함으로써 용이하게 얻어질 수 있는 접지된 와이어 본드를 둘러싸야 한다. 캡슐화 후 제2 디바이스부(2) 및 제4 디바이스부(8)의 도 5에서의 단면도는 적어도 접지된 와이어 본드(32) 및 관련된 디바이스부(2, 8)를 덮는 몰드 캡슐화제(35)를 예시한다.
캡슐화 이후, 접지된 와이어 본드(32)는 절단된다. 도 6의 선 39는 절단이 이루어지는 선을 예시하고, 도 7은 접지 와이어 본드(32)를 2개의 접지된 와이어(33)로 분리하는 제2 디바이스부(2)와 제4 디바이스부(8) 사이의 절단에 의해 형성되는 그루브(40)의 단면도를 예시한다. 절단 날(cutting blade)을 갖는 톱 또는 아래에 설명한 바와 같이 와이어 본드를 분리시킬 수 있는 임의의 다른 도구를 사용하여 절단이 이루어질 수 있다. 바람직하게는, 절단 날은, 몰드 캡슐화제의 높이 또는 디바이스(또는 패키지)의 일부분 자체의 높이 보다 낮은 절단의 깊이에 의존하는 각을 가진다. 절단의 깊이는, 와이어 본드가 후속적으로 형성되는 상부에 놓인 도전층과 접촉하고 디바이스부의 바닥에 위치한 접합 패드들과 분리되도록 되어야 한다. 패키지 절단 각이 디바이스부의 폭에 비해 넓다면, 바람직하지 못하게 도 7에 예시되는, 삼각형 절단(또는 실질적인 "V" 절단 또는 실질적인 "V" 그루브) 대신 피라미드가 얻어진다. (얕은) 피라미드 절단은 디바이스부 내부의 부품들과 충돌하거나 파괴시킬 수 있고 프로세스 흐름에서 통상적으로 나중에 수행되는, 코드로 디바이스부를 표시할 임의의 공간을 허용하지 않을 수 있다. 피라미드형 구 조들은 또한 디바이스부의 테스트를 어렵게 한다. 약 80 밀(mill)의 깊이에 대해, 톱 날 팁에 대한 약 70도의 각도가 적당하다. 바람직하게는, 그루브(40)의 측벽들이 경사져서 후속 처리동안 도전층이 그루브(40) 위에 적층되는 경우 도전층이 그루브(40)의 측벽들을 코팅할 것이다. 그루브는 리드프레임(10)을 통해 연장되지 않거나 또는 후속 도전층이 그루브의 측벽들을 코팅하고 도전층에 후속적으로 접속되는 패키징 리드들과 단락을 생성한다. 리드프레임으로 너무 깊이 절단하면, 리드프레임의 기계적 일체성을 손상시킬 수도 있고 제조 환경에서 핸들링 또는 처리를 어렵게 할 수 있다.
도 8은 도전층(42)의 적층을 예시한다. 도전층(42)은 폴리머, 금속 및 (강자성 또는 강유전성 물질과 같은) 금속 합금, 잉크 등 또는 그들의 조합일 수 있다. 일 실시예에서, 도전층은 알루미늄(Al), 구리(Cu), 니켈 철(NiFe), 주석(Sn), 아연(Zn) 등 또는 그들의 조합이다. 도전층(42)이 비철물질(예를 들어, Al, Cu, Sn, Zn)인 경우, 도전층(42) 및 접지된 와이어(33)는 반도체 다이(13, 15)를 접지 와이어 본드(32)를 통해 도전층(42)에 접지시킴으로써 디바이스부를 EMI로부터 보호하는 역할을 한다. (NiFe와 같은) 강자성 물질이 사용되면 도전층(42)이 자기 방사(magnetic radiation)로부터 디바이스부를 보호할 수 있는데, 이는 반도체 다이들(13, 15)이 MRAM(magnetic random access memory) 디바이스를 포함하는 경우 유용할 수 있다. (따라서, 지배적인 자기 방사로부터만 보호가 필요한 경우, 접지 와이어(33)는 존재될 수 없다). 그러나, 비-강자성 물질 및 강자성 물질(예를 들어, 구리층 및 NiFe층) 모두가 함께 사용되어 도전층(42)을 형성하는 경우, 그 후 디바이스부는 전기 및 자기 양자를 갖는 전자기장으로부터 전자기 또는 광대역 차폐를 사용하여 보호되며, 이는 예를 들어 반도체 디바이스들(13, 15)이 MRAM 디바이스들 및 트랜지스터들 양자를 포함하는 경우 유용하다.
도전층(42)을 적층하기 위해, 몰드 캡슐화제(32)의 표면은, 도전층(32)이 몰드 캡슐화제(32)에 부착되도록 준비된다. 일 실시예에서, 도전층(42)이 패드 인쇄(pad printed)될 수 있다면, 그 후, 수소 화염이 사용되어(즉, 플레임-오프(flame off)), 존재할 수 있는 임의의 유기물을 태움으로써 도전층을 준비한다. 또는, 무처리(no processing)를 포함하여 임의의 다른 프로세스가 수행되어 몰드 캡슐화제(32)의 표면을 준비할 수 있다.
도전층(42)은 PVD(physical vapor deposition), CVD(chemical vapor deposition), ALD(atomic layer deposition), 전해 도금, 무전해 도금, 화염 스프레이, 도전성 페인트 스프레이, 진공 금속화(metallization), 패드 인쇄 등 또는 그들의 조합에 의해 적층될 수 있다. 도전층(42)은 바람직하게는 대략적으로 두께가 X-Y 단위이거나 또는 보다 바람직하게는 두께가 1 내지 50 마이크론이며; 도전층(42)의 두께는 원하는 차폐 실효성에 의존할 것이다. 도전층(42)의 최소 두께는 도전층(42)을 형성하는데 사용되는 프로세스에 의존하고 최대 두께는 도전층(42)의 스트레스양에 의존하는데, 이는 적어도 사용되고 있는 물질의 함수이다.
도전층(42)이 적층되거나 또는 도포된 이후, 각 디바이스부는 서로 싱귤레이트된다. 즉, 각 디바이스부는 각 디바이스부로 절단되거나 톱질될 수 있다. 일 실시예에서, 절단은 각 그루브의 정점에서 이루어진다. 도 8의 점선(43)은 디바이 스부들의 싱귤레이션이 발생할 수 있는 위치를 예시한다(즉, 점선(43)은 실질적으로 그루브의 정점과 일직선임).
도 9는 싱귤레이트된 제2 디바이스부(2)를 예시하는데, 이는 제2 반도체 다이(13)의 각 측면 상에 하나의 접지된 와이어(33)를 가진다. 일단 싱귤레이트되면, 제2 디바이스부(2)는 반도체 패키지이다. 도 1 내지 8에서, 다른 접지된 와이어 본드(32)(도시안됨)를 공유하는 디바이스부가 예시되지 않기 때문에 단지 하나의 접지된 와이어(33)가 제2 디바이스부(2)에 도시된다. 대신, 간단함을 위해 단지 4개의 디바이스부들이 도시된다. 제2 디바이스부(2)가 리드프레임(10)의 에지 또는 코너에 위치하지 않으면, 제2 디바이스부(2)는 도 9에 예시된 바와 같이 적어도 하나가 반도체 다이(13)의 각 측면에 위치하도록 적어도 2개의 접지된 와이어(33)를 가질 가능성이 있다. 제2 디바이스부(2)가 모든 측면들에서 다른 디바이스부들에 의해 둘러싸인다면 제2 디바이스부(2)는 4개의 접지된 와이어(33)(각 코너에 하나)를 가질 것이다. 도 1 내지 도 8의 평면도들에서, 2개의 접지 와이어 본드(32)는 제2 디바이스부(2)를 제4 디바이스부(8)에 전기적으로 연결시키는 것으로 도시된다. 따라서, 또 다른 디바이스부가 제2 디바이스부(2)의 다른 측면에 위치되는 경우, 그 후 2개 이상의 접지 와이어 본드들이, 상기 도면의 상부에서 제2 디바이스부(2)일 수도 있는 인접한 디바이스부(도시 안됨)에 접지 패드(19)들(도면의 상부에서) 전기적으로 연결시킬 수 있다.
제2 디바이스부(2)는 2개의 접지된 와이어(33)를 가지기 때문에, 그루브가 절단되어 양쪽의 접지된 와이어(33)들을 형성하고 따라서 그루브는 반도체 다이 (13)의 어느 한쪽 측면 상에서 절단되고 양쪽 그루브의 측벽들은 도전층으로 피복될 것이다. 따라서, 일 실시예에서 각 그루브의 정점에서 발생하는 싱귤레이션 이후, 제2 디바이스부(2)의 측벽들 또는 2개의 단부들은 그루브들의 (경사진) 측벽들이였기 때문에 경사진다.
접지된 와이어 본드(32)가 상술한 바와 같이 서로 다른 디바이스부들의 접지 패드들을 서로 전기적으로 연결시키더라도, 접지된 와이어 본드들(32)이 접지 패드들에 전기적으로 연결되어 EMI 보호를 제공할 필요가 없다. 접합 패드들의 레이아웃, 반도체 다이 크기 및 플래그 크기가 이를 허용하면, 접지된 와이어 본드(32)는 접지된 패드 대신 임의의 사용하지 않는 접지되거나 접지될 접합 패드들을 연결시킬 수 있다. 즉, 디바이스부가 패키지로 싱귤레이트되고 인쇄 회로 기판(PCB)에 부착되는 경우 미사용 접합 패드들이 접지되거나 또는 후속적으로 접지될 것이라면 접지된 접합 패드들은 임의의 미사용 접합 패드일 수 있다. 일반적으로, 하나의 디바이스부의 임의의 접지된 부분이 접지된 와이어 본드들(32)에 의해 다른 디바이스부, 바람직하게는 인접한 디바이스부의 다른 접지된 부분에 전기적으로 연결될 수 있다. 또한, 접지된 와이어 본드들(32)에 의해 전기적으로 함께 연결되는 도전부들은 도전부들과 동일한 유형일 필요는 없다. 예를 들어, 접지된 와이어 본드들(32)은 한 디바이스부의 접지된 접합 패드를 다른 디바이스부의 접합 패드에 전기적으로 연결시킬 수 있다. 그러나, 서로 다른 유형의 도전부들을 연결하면 처리가 복잡해지고 따라서 보다 덜 바람직할 수 있다.
도 10은 EMI 및/또는 전자기 방사를 차폐하는 또 다른 실시예를 예시한다. 이 실시예에서는, 접지된 와이어(61)는 접지면과 전기적으로 연결되고 패키지 바깥으로 연장하는 루프를 형성한다. 패키지(50)는, 리드프레임(52)의 일부로서 접합 패드(51) 및 플래그(53)를 포함하는 리드프레임(52)을 포함한다. 일 실시예에서 패키지(50)는 감지 디바이스를 포함한다. 트랜스듀서 또는 감지 다이와 같은 ASIC 기능을 수행하는 회로를 포함하는 제1 반도체 다이(54)가 플래그(53) 위에 형성된다. 제1 반도체 다이(54)는 제1 와이어 본드들(58)에 의해 접합 패드(51)에 전기적으로 연결된다. 그 후, 스페이서(55)가 제1 반도체 다이(54) 위에 형성되어 보다 큰 반도체 다이(제2 반도체 다이(57))가 제1 반도체 다이(54) 위에 적층될 수 있게 한다. 스페이서(55)는 일 실시예에서 감지 다이인 보다 큰 반도체 다이가 제1 반도체 다이(54)의 와이어 본드들(58) 위에 오버핸드(overhand)되게 한다. 스페이서(55)는 또한 디바이스 기생이 이슈가 되면 제1 반도체 다이(54)와 보다 큰 반도체 다이 간의 분리를 증가시킬 수 있다. 제2 반도체 다이(57)는 제2 와이어 본드(59)에 의해 제1 반도체 다이(54)에 전기적으로 연결된다. 도 10에 도시된 실시예에서, 제2 반도체 다이(57)는 글래스 프릿 밀봉(glass frit sealing)에 의해 실리콘의 캡 웨이퍼로 보호되는 감지 다이이다. 반도체 다이(57)가 절단되어 웨이퍼 상의 다른 다이와 분리된 개별적인 다이가 되기 전에 웨이퍼 레벨에서 밀봉이 부착된다. 제3 와이어 본드(60)는 제2 반도체 다이(57)의 제1 부분을 제2 반도체 다이(57)의 제2 부분에 연결시킨다. 제2 반도체 다이(57) 및 제1 반도체 다이(55)가 예를 들어 ASIC 및 감지 기능 양쪽 기능을 갖는 하나의 다이에 집적화되면, 스페이서(55)가 필요없다. 도 10의 반도체 다이의 구성은 예시적이다. 패키지(50)는 동일한 평면 내의 플래그 상에 배치되거나 서로 적층되는 하나 또는 다수의 다이를 가질 수 있다. 접지된 와이어 본드(61)는 제3 반도체 다이(57) 상에 형성되고 루프를 형성한다. 모든 와이어 본드들은 임의의 물질일 수 있고 와이어 본드들에 대해 이전에 설명된 임의의 특성을 가진다.
상술한 것과 같은 임의의 몰드 캡슐화제 물질일 수 있는 몰드 캡슐화제(62)가 반도체 다이, 리드프레임(52) 및 와이어 본드들 위에 형성된다. 몰드 캡슐화제(62)를 형성한 후, 디-플래시(de-flash) 또는 세정이 수행되어 접지된 와이어 본드(61)를 노출시킨다. 임의의 종래의 디-플래시 또는 세정이 사용될 수 있다. 디-플래시 프로세스는 무처리, 화학적 프로세스, 고압의 물을 이용하는 프로세스 또는 기계적 프로세스를 수반할 수 있다.
접지된 와이어 본드(61)의 일부를 노출시킨 후, 도전층(42)에 대해 상술한 임의의 물질들일 수 있는 도전층(64)이 몰드 캡슐화제(62) 및 접지된 와이어 본드(61)의 노출된 부분 위에 형성된다. 즉, 도전층은 도전층(62)에 사용되는 물질에 따라 접지에 유지되고 플래그(52)는 EMI 또는 전자기 차폐를 형성한다. 따라서, 접지된 와이어 본드(61)는 도전층(64)에 연결되고 따라서 접지된다. 도 10에 도시된 반도체 패키지(50)는 도전층(64)을 형성한 후 패키지를 싱귤레이팅함으로써 형성된다.
EMI 및/또는 전자기 차폐를 형성하는데 다른 실시예들도 사용될 수 있다. 예를 들어, 형성된 리드를 갖는 금속성 탭이 접착제를 통해 패키지의 상면에 부착될 수 있다. 일 실시예에서, 금속성 탭은 패키지의 상부를 완전히 덮고 금속성 탭의 형성된 리드는 접지된 리드와 정렬한다. 본 실시예에 따르면, 인쇄 회로 기판(PCB)은 접지될 금속성 탭의 형성된 리드들을 위한 연장부들을 가진다. 금속성 탭에 사용되는 물질은 도전층들(42, 64)에 사용되는 것과 동일할 수 있다.
또 다른 실시예에서, 금속화된 기판(metallized substrate)이 반도체 다이 위에 형성되고, 이는 리드프레임의 플래그에 부착되며, 이는 일 실시예에서 표준 플립 칩 프로세스를 사용하여 수행된다. 금속화된 기판은 반도체 다이를 완전히 덮는다. 즉, 반도체 다이는 제1 폭 및 제1 길이를 가지고 금속화된 기판은 제2 폭 및 제2 길이를 가지며, 제2 폭은 제1 폭 이상이며 제2 길이는 제1 길이 이상이다.
금속화된 기판과 리드프레임의 접합 패드들 간의 와이어 본드의 틈새를 위해 스페이서가 제공된다. 금속화된 기판과 접합 패드들 간의 와이어 본드는 틈새가 없다면 반도체 다이와 접합 패드 간의 와이어 본드와 간섭하거나 접촉할 수 있다. 따라서, 반도체 다이의 상부에 적층된 접지된 금속화된 기판을 사용하여 내부 차폐를 생성하며, 내부 차폐는 반도체 다이 상의 회로를 덮고, 선택적으로 와이어 본드들도 덮는다. 반도체 다이는, MRAM, RF, 마이크로컨트롤러, EPROM 및 DRAM을 포함하는 임의의 유형의 회로를 포함할 수 있다. 상술한 바와 같이, 반도체 다이가 MRAM을 포함하면, 금속화된 기판은 자기 방사를 차폐하는데 바람직하다. 또한, 금속화된 기판은 EMI를 차폐하는데 바람직하며 본 실시예에서 금속화된 기판은 2개의 서로 다른 물질들을 포함하여 전기 및 자기 차폐 성능 양쪽을 갖는다.
지금까지는, 부품 레벨에서 EMI 및/또는 전자기 차폐를 형성하기 위한 프로세스가 제공되었다는 것을 이해하여야 한다. 이 프로세스는 추가의 처리 장비가 필요 없이 처리가 수행될 수 있기 때문에 특히 QFN에 바람직하다. 또한, 이 프로세스, 특히 도 1 내지 9에 설명된 프로세스는 부품 레벨에서 EMI 및/또는 전자기 방사를 방지하는데 비용 효과적인 방법이다. 도전층을 접지시키기 위해 와이어를 사용하는 것은, QFN과 같은 어레이 몰딩된(즉, 프리몰딩(premolded)되거나 개별적으로 몰딩되지 않는) 패키지들에 특히 유용하다. (다양한 세라믹층들을 사용하여 제조된) CLCC(ceramic leadless chip carrier)와 같은 프리몰딩형 패키지는 비아를 통해 하부 접지면에 납땜되고 접지된 상부 금속 캡을 가짐으로써 EMI를 방지할 수 있다. WFN, 또는 제1 측면에 노출된 리드프레임들을 갖고 제2 측면에 몰딩된 MAP(multiple array packaging)을 갖는 다른 패키지들에서, 몰딩 화합물은 제2 측면 전체를 덮는다. 그 MAP 몰딩된 리드프레임 내의 개별적인 디바이스들이 서로 가깝게 배치되기 때문에, 각 디바이스에 대해 개별적인 캡들이 배치될 수 없고 몰딩 프로세스동안 제 위치에 유지된다. 몰딩 이전에 인접한 디바이스들 간의 거리를 증가시키고 개별적인 캡을 사용하면 다른 기술적 도전 이외에 비용이 매우 비싸진다. 개별적인 캡들을 배치하고 유지하는 것은 어려울 수 있고 몰딩 프로세스 자체를 방해할 수 있다. 프리몰딩되지 않은 패키지의 프로세스 흐름으로 인해 금속 캡은 사용될 수 없다. 더욱이, CLCC 내에 비아들을 배치하는데 사용되는 프로세스는 QFN, BGA 등의 유형을 갖는 패키지를 형성하는데 사용되는 몰딩 프로세스의 것과 상이하다. 예를 들어, QFN형 패키지에 비아들을 형성하기 위해, 이러한 비아들은 몰드 캡슐화제에 형성되어야 하는데, 이는 제조 비용과 복잡성을 증가시킬 수 있다.
본 발명을 구현하는 장치는 대부분은 본 기술 분야의 당업자에게 알려진 전자 부품 및 회로로 구성되기 때문에, 회로 상세는 본 발명의 기본 개념들을 이해하고 이에 대해 인식하며, 본 발명의 교시를 혼란스럽게 하거나 어지럽히지 않게 하기 위해 상술한 것과 같이 필요한 것으로 생각되는 것 이상으로 설명되지 않을 것이다.
앞선 명세서에서 본 발명은 특정 실시예들을 참조하여 설명되었다. 그러나, 본 기술분야의 당업자는, 본 발명의 범위를 벗어나지 않고 아래의 청구범위에 제시된 대로 다양한 수정과 변경이 이루어질 수 있다는 것을 이해할 것이다. 따라서, 명세서 및 도면들은 한정적인 의미보다는 예시적인 것으로 간주되고 모든 이러한 변경들은 본 발명의 범주 내에 포함되도록 의도된다.
본 발명이 특정 도전형 또는 전위의 극성에 대해 설명되었지만, 당업자는 도전형 및 전위의 극성이 반전될 수 있다는 것을 이해할 것이다.
이점, 다른 효과 및 문제점들에 대한 해결책이 특정 실시예들에 대해 상술되었다. 그러나, 임의의 이점, 효과, 또는 해결책이 발생되게 하거나 또는 보다 뚜렷해지게 할 이점, 효과, 문제점에 대한 해결책은 임의의 또는 모든 청구범위의 중요하고, 필요하며 필수적인 특징 또는 요소로서 해석되지 않는다. 본원에서 사용된, "포함하다", "포함하는" 또는 그의 임의의 변형은 배타적이지 않는 포함을 커버하도록 의도되기 때문에, 프로세스, 방법, 물품, 또는 구성요소들의 리스트를 포함하는 장치는 이러한 구성요소들을 포함할 뿐만 아니라 그러한 프로세스, 방법, 물품 또는 장치에 고유하거나 명시적으로 표현되지 않은 다른 구성요소들을 포함할 수 있다. 본원에 사용된 "하나" 또는 "한"는 하나 또는 그 이상을 정의한다. 본원에 사용된 "다수"는 2개 이상을 정의한다. 본원에 사용된 "또 다른(another)"은 적어도 2개 이상으로 정의된다. 본원에 사용된 "연결된(coupled)"이란 용어는 반드시 직접적이고 기계적이지 않더라도, 접속된 것을 정의한다. 더욱이, 명세서 및 청구범위에서 "전면(front)", "후면(back)", "상부(top)", "하부(bottom)", "위(over)", "아래(under)" 및 기타 표현은, 존재할 경우, 설명을 위한 것으로 사용되는 것이며, 영구적인 상대적 위치를 설명하는 것이 아니다. 이렇게 사용된 용어들은 적절한 환경 하에서 서로 교환가능하여, 본원에 설명된 본 발명의 실시예들은 예시된 것 또는 본원에 다르게 설명된 것과 다른 방향으로 동작할 수 있다.

Claims (10)

  1. 반도체 패키지(2)로서,
    플래그(13) 및 접합 패드(18)를 갖는 리드프레임(10);
    상기 플래그에 부착되고 또한 상기 접합 패드에 전기적으로 연결되는 반도체 다이(25);
    상기 반도체 다이 위의 몰드 캡슐화제(encapsulant)(35);
    상기 몰드 캡슐화제 위의 도전층(42) - 상기 도전층은 강자성 물질을 포함함 -; 및
    상기 도전층에 상기 리드프레임을 전기적으로 연결시키는 와이어(33)
    를 포함하는 반도체 패키지.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 반도체 패키지(2)를 형성하는 방법으로서,
    리드프레임(10)을 제공하는 단계 - 상기 리드프레임은 제1 플래그(13)를 포함하는 제1 부분, 및 제2 플래그(15)를 포함하는 제2 부분을 포함함 -;
    제1 반도체 다이(25)를 상기 제1 플래그에 부착하는 단계;
    제2 반도체 다이(27)를 상기 제2 플래그에 부착하는 단계;
    상기 제1 반도체 다이를 상기 리드프레임에 전기적으로 연결시키는 단계;
    상기 제2 반도체 다이를 상기 리드프레임에 전기적으로 연결시키는 단계;
    와이어 본드(32)를 사용하여 상기 리드프레임의 제1 부분을 상기 리드프레임의 제2 부분에 전기적으로 연결시키는 단계;
    상기 제1 반도체 다이 및 상기 제2 반도체 다이를 몰드 캡슐화제(35)로 캡슐화하는 단계;
    상기 몰드 캡슐화제를 절단하여 상기 와이어 본드를 절단함으로써, 상기 리드프레임의 제1 부분에 제1 와이어(33)를 형성하고 또한 상기 리드프레임의 제2 부분에 제2 와이어(33)를 형성하는 단계;
    상기 몰드 캡슐화제 위에 도전층(42)을 형성하여 상기 제1 와이어와 상기 제2 와이어를 상기 도전층에 전기적으로 연결하는 단계; 및
    상기 리드프레임의 제1 부분을 싱귤레이팅(singulating)하여 반도체 패키지를 형성하는 단계
    를 포함하는 반도체 패키지의 형성 방법.
  7. 삭제
  8. 반도체 패키지(50)를 형성하는 방법으로서,
    리드프레임을 제공하는 단계 - 상기 리드프레임(52)은 패드(51) 및 플래그(53)를 포함함 -;
    반도체 다이(54, 57)를 상기 플래그에 부착시키는 단계;
    상기 반도체 다이를 상기 패드에 전기적으로 연결시키는 단계;
    제1 단부 및 제2 단부(61)를 갖는 와이어 본드를 제공하는 단계;
    상기 와이어 본드의 제1 단부 및 제2 단부를 상기 반도체 다이에 전기적으로 연결시키는 단계;
    상기 반도체 다이 및 상기 와이어 본드 위에 몰드 캡슐화제(62)를 형성하는 단계;
    상기 와이어 본드의 일부분을 노출시키는 단계; 및
    상기 몰드 캡슐화제 및 상기 와이어 본드 위에 도전층(64)을 형성하는 단계 - 상기 도전층은 상기 와이어 본드에 전기적으로 연결됨 -
    를 포함하는 반도체 패키지의 형성 방법.
  9. 반도체 패키지(2)를 형성하는 방법으로서,
    플래그(13)를 갖는 리드프레임(10)을 제공하는 단계;
    반도체 다이(25)를 상기 플래그에 부착시키는 단계;
    상기 반도체 다이 위에 몰드 캡슐화제(35)를 형성하는 단계;
    상기 몰드 캡슐화제 위에 도전층(42)을 형성하는 단계 - 상기 도전층은 강자성 물질을 포함함 -; 및
    와이어(33)를 사용하여 상기 리드프레임을 상기 도전층에 전기적으로 연결시키는 단계
    를 포함하는 반도체 패키지의 형성 방법.
  10. 삭제
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