KR100894967B1

KR100894967B1 - 표면 실장형 부특성 서미스터

Info

Publication number: KR100894967B1
Application number: KR1020077018187A
Authority: KR
Inventors: 타다마사 미우라; 신이치로 나와이
Original assignee: 가부시키가이샤 무라타 세이사쿠쇼
Priority date: 2005-02-08
Filing date: 2006-02-06
Publication date: 2009-04-24
Also published as: CN102290175B; CN101116154A; US20080048821A1; WO2006085507A1; US7948354B2; EP1848010A4; EP2546840B1; EP1848010B1; EP2546840A2; EP2546840A3; US20090167482A1; CN102290175A; US7548149B2; JP4726890B2; CN102290174A; JP2008177611A; KR20070095397A; TW200701262A; EP2549491B1; EP1848010A1

Abstract

유리층을 형성하지 않고, 도금액에 의한 세라믹 소체의 침식을 방지할 수 있으며, 세라믹 소체의 소체 강도가 높고, 우수한 신뢰성을 갖는 표면 실장형 부특성 서미스터를 제공한다.

Mn, Ni 및 Ti의 적어도 어느 하나를 포함하는 반도체 세라믹 재료로 이루어지는 세라믹 소체(4)와, 상기 세라믹 소체(4)의 표면에 형성되는 외부전극(5)과, 상기 외부전극(5)의 표면에 형성되는 도금막(6)을 구비하는 표면 실장형 부특성 서미스터(1)이며, 상기 반도체 세라믹 재료에 포함되는 Mn의 몰량을 a, Ni의 몰량을 b로 했을 때, Mn과 Ni와의 몰비가 55/45≤a/b≤90/10이고, 또한, 상기 반도체 세라믹 재료 중 Mn 및 Ni의 총 몰량을 100몰부로 했을 때, Ti가 0.5몰부 이상 25.0몰부 이하의 범위로 함유되어 있는 것을 특징으로 한다.

표면 실장형 부특성 서미스터, 세라믹 소체, 도금막, 내부전극, 외부전극

Description

표면 실장형 부특성 서미스터{SURFACE MOUNTING-TYPE NEGATIVE CHARACTERISTIC THERMISTOR}

본 발명은 기판에 실장되는 데 매우 적합한, 외부전극 표면에 도금막이 형성되어 이루어지는 표면 실장형 부특성 서미스터에 관한 것이다.

최근, 전자부품은 면 실장 대응이 요구되어, 부의 저항온도특성을 갖는 부특성 서미스터도 칩화가 진행되고 있다. 또한, 이러한 칩화된 부특성 서미스터로서, 예를 들면, 특허문헌 1에 있어서는, Mn, Ni 및 Al을 함유하는 세라믹 소체를 가짐으로써, 경시변화가 작고 신뢰성이 우수한 효과를 갖는 적층형의 부특성 서미스터가 개시되어 있다.

이하에, 특허문헌 1에 나타나는 적층형 부특성 서미스터를, 도 3을 사용해서 설명한다. 도 3은 특허문헌 1에 나타나는 적층형 부특성 서미스터의 개략 단면도이다. 적층형 부특성 서미스터(11)는, 부의 저항온도특성을 갖는 복수의 세라믹층(12)과, 세라믹층의 계면을 따라 각각 형성된 복수의 내부전극(13)을 갖는 세라믹 소체(14)로 이루어지며, 상기 세라믹 소체(14)의 단면에는, 내부전극(13)과 도통(導通)하도록 외부전극(15)이 형성되어 있다. 여기에서는, 세라믹층(12)은 Mn 및 Ni를 주성분으로 하고, 첨가제로서 Al이 첨가된 세라믹 재료를 사용해서 형성되어 있으며, 내부전극으로서 Pd, 외부전극으로서 Ag가 사용되고 있다.

이러한 적층형 부특성 서미스터(11)는 종래, 이하와 같은 방법으로 제작된다. 우선, 세라믹 분말에 유기 바인더를 첨가해서 혼합하여 슬러리형상으로 하고, 그 후, 닥터블레이드법 등을 사용해서 성형가공을 시행하여, 세라믹 그린시트를 제작한다. 이어서, Pd를 주성분으로 한 내부전극용 페이스트를 사용하고, 세라믹 그린시트상에 스크린 인쇄를 시행하여 전극 패턴을 형성한다. 다음으로, 이들 전극 패턴이 스크린 인쇄된 세라믹 그린시트를 적층한 후, 전극 패턴이 스크린 인쇄되어 있지 않은 세라믹 그린시트로 상하 협지(挾持)해서 압착하여, 적층체를 제작한다. 이어서, 얻어진 적층체에 탈바인더처리를 행한 후, 소성하여, 내부전극층(13)과 세라믹층(12)이 번갈아 적층된 세라믹 소체(14)를 형성한다. 그리고 얻어진 세라믹 소체(14)의 양단부에 Ag 등으로 이루어지는 외부전극용 페이스트를 도포 베이킹하여, 외부전극(15)을 형성한다.

이상과 같이 해서 얻어진 외부전극(15)을 구비한 세라믹 소체(14)를 기판에 면 실장할 때에, 통상, 솔더링이 행해지고 있다. 이 솔더링을 행할 때, 외부전극(15)이 용융해서 솔더 중에 녹아나오는, 이른바, 솔더 침식이 발생하는 경우가 있다. 이 솔더 침식을 방지하기 위해서, 또는 솔더의 젖음성을 확보하기 위해서, 솔더링을 행하기 전에, 미리 외부전극의 표면에 Ni 및 Sn 등의 도금막이 형성되는 것이 일반적이다.

특허문헌 1: 일본국 특허공개 2004-104093호 공보

그러나, 세라믹 소체(14)의 단면에 형성된 외부전극(15)에 도금막을 형성할 때, 도금액이 세라믹 소체(14)에도 접촉해 버려서, 세라믹 소체(14)가 침식된다고 하는 문제가 있었다. 또한, 도금액에 의해 세라믹 소체(14)가 침식되면, 세라믹 소체(14)의 소체 강도도 저하한다고 하는 문제가 발생한다. 특히, 특허문헌 1에 나타나는 바와 같은, Mn 및 Ni를 주성분으로 하고, Al을 함유하는 서미스터 재료를 사용해서 형성된 세라믹 소체(14)는 경시변화가 작고 신뢰성이 우수한 효과를 갖는 한편, 도금액에 의한 침식을 충분히 방지할 수 없었다. 그래서, 도금액에 의한 침식을 방지하기 위해서, 세라믹 소체(14)의 표면에 유리층 등의 절연 보호층을 형성한다고 하는 방법(예를 들면, 일본국 특허공개 평6-231906호 등)도 고려된다.

그러나, 세라믹 소체(14)의 표면에 유리층을 형성했다고 하더라도, 유리층에 존재하는 미소한 크랙 및 핀 홀 등으로부터 도금액이 세라믹 소체(14)에 침입해 버려서, 세라믹 소체(14)의 침식을 충분히 방지할 수 없었다. 또한, 유리층을 형성하는 경우, 세라믹 소체(14)의 표면에 유리층을 형성한다고 하는 새로운 공정이 필요하게 되어, 제조공정이 번잡해진다고 하는 문제가 있었다.

그래서, 본 발명은, 유리층을 형성하지 않고, 도금액에 의한 침식을 방지할 수 있으며, 또한, 우수한 신뢰성을 갖는 표면 실장형 부특성 서미스터를 제공하는 것을 목적으로 한다.

상기의 목적을 달성하기 위해서, 본 발명자들은 예의 검토를 거듭한 결과, Mn을 필수 성분으로 하고, Ni 및 Co 중 적어도 어느 하나를 함유하는 반도체 세라믹 재료를 사용해서 형성된 세라믹 소체에 있어서, Mn, Ni, 및 Co의 각 조합에 대하여, Ti를 소정의 범위로 함유시킴으로써, 유리층 등의 절연 보호층을 세라믹 소체에 굳이 형성하지 않아도, 충분히 도금액에 의한 침식을 방지할 수 있음과 아울러, 높은 신뢰성을 갖는 표면 실장형의 부특성 서미스터가 얻어지는 것을 발견한 것이다.

즉, 본원 제1의 발명의 표면 실장형 부특성 서미스터는, Mn, Ni 및 Ti를 포함하는 반도체 세라믹 재료로 이루어지는 세라믹 소체와, 상기 세라믹 소체의 표면에 형성되는 외부전극과, 상기 외부전극의 표면에 형성되는 도금막을 구비하는 표면 실장형 부특성 서미스터에 있어서, 상기 반도체 세라믹 재료에 포함되는 Mn의 몰량을 a, 및 Ni의 몰량을 b로 했을 때, Mn과 Ni와의 몰비가 55/45≤a/b≤90/10이고, 또한, 상기 반도체 세라믹 재료 중 Mn 및 Ni의 총 몰량을 100몰부로 했을 때, Ti가 0.5몰부 이상 25몰부 이하의 범위로 함유되어 있는 것을 특징으로 한다.

또한, 본원 제2의 발명의 표면 실장형 부특성 서미스터는, 상기 반도체 세라믹 재료에 포함되는 Mn의 몰량을 a, 및 Ni의 몰량을 b로 했을 때, Mn과 Ni와의 몰비가 55/45≤a/b≤78.5/21.5이고, 또한, 상기 반도체 세라믹 중, Mn 및 Ni의 총 몰량을 100몰부로 했을 때, Ti가 5몰부 이상 25몰부 이하의 범위로 함유되어 있는 것이 바람직하다.

또한, 본원 제3의 발명의 표면 실장형 부특성 서미스터는, 본원 제2의 발명에 있어서, 또한, Mn과 Ni와의 몰비를 55/45≤a/b≤70/30으로 했을 때 바람직하다.

또한, 본원 제4의 발명의 표면 실장형 부특성 서미스터는, Mn, Co, 및 Ti를 포함하는 반도체 세라믹 재료로 이루어지는 세라믹 소체와, 상기 세라믹 소체의 표면에 형성되는 외부전극과, 상기 외부전극의 표면에 형성되는 도금막을 구비하는 표면 실장형 부특성 서미스터에 있어서, 상기 반도체 세라믹 재료에 포함되는 Mn의 몰량을 a, 및 Co의 몰량을 c로 했을 때, Mn과 Co와의 몰비가 10/90≤a/c≤70/30이고, 상기 반도체 세라믹 재료 중 Mn 및 Co의 총 몰량을 100몰부로 했을 때, Ti가 1몰부 이상 30몰부 이하의 범위로 함유되는 것을 특징으로 한다.

또한, 본원 제5의 발명의 표면 실장형 부특성 서미스터는, 상기 반도체 세라믹 재료에 포함되는 Mn의 몰량을 a, 및 Co의 몰량을 c로 했을 때, Mn과 Co와의 몰비가 30/70≤a/c≤40/60이고, 상기 반도체 세라믹 재료 중 Mn 및 Co의 총 몰량을 100몰부로 했을 때, Ti가 3몰부 이상 30몰부 이하의 범위로 함유되는 것이 바람직하다.

또한, 본원 제6의 발명의 표면 실장형 부특성 서미스터는, Mn, Ni, Co, 및 Ti를 포함하는 반도체 세라믹 재료로 이루어지는 세라믹 소체와, 상기 세라믹 소체의 표면에 형성되는 외부전극과, 상기 외부전극의 표면에 형성되는 도금막을 구비하는 표면 실장형 부특성 서미스터에 있어서, 상기 반도체 세라믹 재료가 Mn, Ni, Co 및 Ti로 이루어지고, Mn이 0.1mol% 이상 90mol% 이하, Ni가 0.1mol% 이상 45mol% 이하, Co가 0.1mol% 이상 90mol% 이하(단, Mn, Ni, 및 Co의 합이 100mol%)로 이루어지며, 또한, 상기 반도체 세라믹 재료 중 Mn, Ni 및 Co의 총 몰량을 100몰부로 했을 때, Ti가 0.5몰부 이상 30몰부 이하의 범위로 함유되어 있는 것을 특징으로 한다.

본원 제7의 발명의 표면 실장형 부특성 서미스터는, 상기 반도체 세라믹 재료 중 Mn 및 Ni의 총 몰량을 100몰부로 했을 때, 또한, Fe가 5몰부 이상 20몰부 이하의 범위로 함유되는 것을 특징으로 한다.

본원 제8의 발명의 표면 실장형 부특성 서미스터는, 상기 반도체 세라믹 재료 중 Mn 및 Ni의 총 몰량을 100몰부로 했을 때, 또한, Cu가 3몰부 이상 7몰부 이하의 범위로 함유되는 것을 특징으로 한다.

본원 제9의 발명의 표면 실장형 부특성 서미스터는, 상기 반도체 세라믹의 재료 중 Mn 및 Co의 총 몰량을 100몰부로 했을 때, 또한, Fe가 7몰부 이상 31몰부 이하의 범위로 함유되는 것을 특징으로 한다.

본원 제10의 발명의 표면 실장형 부특성 서미스터는, 상기 반도체 세라믹의 재료 중 Mn 및 Co의 총 몰량을 100몰부로 했을 때, 또한, Cu가 2몰부 이상 7몰부 이하의 범위로 함유되는 것을 특징으로 한다.

본원 제11의 발명의 표면 실장형 부특성 서미스터는, 상기 반도체 세라믹의 재료 중, Mn, Ni 및 Co의 총 몰량을 100몰부로 했을 때, 또한, Fe가 5몰부 이상 30몰부 이하의 범위로 함유되는 것을 특징으로 한다.

본원 제12의 발명의 표면 실장형 부특성 서미스터는, 상기 반도체 세라믹의 재료 중 Mn, Ni 및 Co의 총 몰량을 100몰부로 했을 때, 또한, Cu가 1몰부 이상 5몰부 이하의 범위로 함유되는 것을 특징으로 한다.

또한, 본원 제13의 발명의 표면 실장형 부특성 서미스터는, 상기 세라믹 소체의 내부에 내부전극이 매설됨과 아울러, 상기 내부전극은 상기 외부전극과 도통해서 이루어지는 것이 바람직하다.

또한, 본원 제14의 발명의 표면 실장형 부특성 서미스터는, 상기 내부전극은 Ag-Pd로 이루어지며, Ag가 60% 이상 90% 이하의 범위로 포함되어 있는 것이 바람직하다.

<발명의 효과>

즉, Mn 및 Ni를 주성분으로 하고, Ti를 함유시키는 경우는 본원 제1의 발명과 같이 구성함으로써, 세라믹 소체의 표면에 유리층 등의 절연 보호층을 형성하지 않아도, 충분히 도금액에 의한 침식을 방지할 수 있음과 아울러, 높은 신뢰성을 갖는 표면 실장형 부특성 서미스터가 얻어지는 것을 발견하였다. 또한, 본원 제2의 발명과 같이 구성함으로써, 보다 도금액에 의한 침식을 방지할 수 있다. 또한, 본원 제3의 발명과 같이 구성함으로써, 더욱 신뢰성을 향상시킬 수 있다.

또한, Mn 및 Co를 주성분으로 하고, Ti를 함유시키는 경우는, 본원 제4의 발명과 같이 구성함으로써, 세라믹 소체의 표면에 유리층 등의 절연 보호층을 형성하지 않아도, 충분히 도금액에 의한 세라믹 소체의 침식을 방지할 수 있음과 아울러, 높은 신뢰성을 갖는 표면 실장형 부특성 서미스터가 얻어지는 것도 알 수 있었다. 또한, 본원 제5의 발명과 같이 구성함으로써, 보다 도금액에 의한 침식을 방지할 수 있으며, 신뢰성을 향상시킬 수 있다.

또한, Mn, Ni, 및 Co를 주성분으로 하고, Ti를 함유시키는 경우는, 본원 제6의 발명과 같이 구성함으로써, 세라믹 소체의 표면에 유리층 등의 절연 보호층을 형성하지 않아도, 충분히 도금액에 의한 침식을 방지할 수 있음과 아울러, 높은 신뢰성을 갖는 표면 실장형 부특성 서미스터가 얻어지는 것도 알 수 있었다.

또한, 새로운 지견으로서, 본원 제1∼제12의 발명과 같이 구성함으로써, 세라믹 소체의 소결성을 향상시킬 수 있으며, 예를 들면 900℃∼1100℃정도의 낮은 소성온도라도, 충분한 서미스터 특성을 발현하는 표면 실장형의 부특성 서미스터가 얻어지는 것을 발견하였다. 이것에 의해, 본원 제13의 발명과 같이 세라믹 소체의 내부에 내부전극을 갖는, 이른바 적층형의 세라믹 전자부품이더라도, Pd, 및 Pt 등의 고비용의 귀금속 재료를 내부전극 재료로서 선택할 필요가 없으며, 또한, 충분한 서미스터 특성을 얻을 수 있다. 또한, 본원 제14의 발명과 같이, Ag의 배합비율이 60% 이상 90% 이하라고 하는 Ag의 배합비율이 높은 내부전극층이 형성된 표면 실장형 부특성 서미스터라도, 저항값의 편차를 작게 할 수 있다. 구체적으로 설명하면, Ag의 융점은 960℃로 낮기 때문에, 부의 저항온도특성을 갖는 반도체 세라믹 재료와 일체 소성하고자 하면, 반도체 세라믹 재료가 소결하기 전에 Ag가 비산해 버려서, 내부전극의 커버리지(coverage)가 저하해 버린다. 그 결과, 부특성 서미스터의 저항값이 변동한다고 하는 문제가 발생하기 쉬우나, 본원발명과 같은 예를 들면 900℃∼1100℃라고 하는 낮은 소성온도에서 세라믹층과 일체 소결할 수 있는 반도체 세라믹 재료를 사용하면, 저항값의 편차가 작은 부특성 서미스터가 얻어진다.

도 1은 본원발명의 표면 실장형 부특성 서미스터의 한 실시형태의 개략 단면도이다.

도 2는 본원발명의 표면 실장형 부특성 서미스터의 도금 침식도의 측정 기준을 나타내는 모형도이다.

도 3은 종래의 적층형 부특성 세라믹 전자부품의 개략 단면도이다.

<부호의 설명>

1: 표면 실장형 부특성 서미스터 2: 세라믹층

3: 내부전극 4: 세라믹 소체

5: 외부전극 6a, 6b: 도금막

이하, 본원발명의 표면 실장형 부특성 서미스터의 제1의 실시형태를 도면에 기초해서 상세히 설명한다.

도 1은, 본원발명의 표면 실장형 부특성 서미스터의 한 실시형태를 나타내는 개략 단면도이다. 본원발명의 표면 실장형 부특성 서미스터(1)는 부의 저항온도특성을 나타내는 반도체 세라믹 재료를 소결해서 이루어지는 세라믹 소체(4)의 내부에 내부전극(3)이 매설되어 있다. 여기에서는, 세라믹 소체(4)는 세라믹층(2)과 내부전극(3)이 서로 번갈아 적층되어 이루어지는 구성을 가지며, 상기 내부전극(3)은 세라믹 소체(4)의 단면에 번갈아 인출되어 있다.

그리고, 세라믹 소체(4)의 단면에는, 인출된 내부전극(3)과 전기적으로 접속되도록 외부전극(5)이 형성되어 있다. 그리고, 외부전극(5)의 표면에는 도금막(6)이 형성되어 있다.

본원발명의 세라믹 소체(4)로서 사용되는 반도체 세라믹 재료로서는, 크게 나누어 이하의 반도체 세라믹 재료 (1)∼(3)을 사용할 수 있다.

(1)반도체 세라믹 재료가 Mn, Ni, 및 Ti를 포함하고, Mn의 몰량을 a, 및 Ni 의 몰량을 b로 했을 때, Mn과 Ni와의 몰비가 55/45≤a/b≤90/10이고, Mn 및 Ni의 총 몰량을 100몰부로 했을 때, Ti가 0.5몰부 이상 25몰부 이하 함유된 반도체 세라믹 재료로 이루어진다.

(2)반도체 세라믹 재료가 Mn, Co, 및 Ti를 포함하고, Mn의 몰량을 a, 및 Co의 몰량을 c로 했을 때, Mn과 Co와의 몰비가 10/90≤a/c≤70/30이고, 상기 반도체 세라믹 재료 중 Mn 및 Co의 총량을 100몰부로 했을 때, Ti가 1몰부 이상 30몰부 이하 함유된 반도체 세라믹 재료로 이루어진다.

(3)반도체 세라믹 재료가 Mn, Ni, Co, 및 Ti를 포함하고, Mn이 0.1mol% 이상 90mol% 이하, Ni가 0.1mol% 이상 45mol% 이하, Co가 0.1mol% 이상 90mol% 이하(단, Mn, Ni, 및 Co의 합이 100mol%)로 이루어지며, 또한, 상기 반도체 세라믹 재료 중 Mn, Ni 및 Co의 총 몰량을 100몰부로 했을 때, Ti가 0.5몰부 이상 30몰부 이하로 함유된 반도체 세라믹 재료로 이루어진다.

반도체 세라믹 재료 (1)∼(3)에 나타나는 바와 같이, Mn을 포함하고, Ni, 및 Co의 적어도 어느 하나를 함유시킨 것에 대해서, Ti를 소정량 함유시킴으로써, 도금액에 의해 세라믹 소체가 침식되는 것을 방지할 수 있으며, 또한, 세라믹 소체의 강도를 향상시키는 것을 발견한 것이다.

또한, Mn 및 Ni를 주성분으로 하고, Al을 함유하는 반도체 세라믹 재료를 사용한 특허문헌 1의 경우, Al이 난소결성(難燒結性)이기 때문에, 세라믹 소체를 소결하는 데, 적어도 1250℃의 소성온도가 필요하게 된다. 그러나, 본원발명은, Al을 대신해서 Ti를 소정의 범위로 함유시킴으로써, 예를 들면, 900∼1100℃정도라고 하 는 보다 낮은 소성온도에 있어서도, 소결할 수 있고, 또한, Al을 함유한 경우와 같은 정도의 신뢰성을 가지며, 우수한 서미스터 특성이 얻어지는 것을 발견한 것이다. 그 결과, 세라믹 소체에 내부전극을 갖는 구조, 즉, 적층구조의 부특성 서미스터에 있어서, 예를 들면 Ag의 비율이 60% 이상 90% 이하라고 하는 저융점의 내부전극을 세라믹층과 일체 소결했다고 하더라도, 우수한 부의 저항온도특성이 얻어지는 것을 알 수 있었다.

또한, 본원발명에 의하면, 스피넬상 이외의 이상(異相), 예를 들면 암염상(岩鹽相)의 발생을 억제할 수 있기 때문에, 스피넬상의 조성값이 소결 후에 첨가 조성으로부터 어긋나 버리는 것을 억제할 수 있으며, 이상이 발생함으로써 발생하는 강도의 저하를 방지할 수 있는 것을 알 수 있었다. 구체적으로 설명하면, 예를 들면, 반도체 세라믹 재료 (1)의 경우, Mn 및 Ni를 주성분으로서 함유하는 서미스터 재료를 소결하면, 일반적으로는 Mn 및 Ni의 스피넬상이 형성된다. 그러나, 예를 들면 1250℃와 같은 고온에서 소성한 경우, 스피넬상과는 별도로, 암염상인 NiO상 등의 이상이 과도하게 석출하여 편석하는 것이 알려져 있다. 이 NiO상의 발생에 의해 비저항 및 B상수가 소성온도의 변화에 의해 급격하게 증가하여 조성 어긋남이 발생하거나, 소결체 중의 스피넬상의 조성이 첨가 조성으로부터 대폭으로 어긋나 버리는 경우가 있다. 또한, 이러한 NiO상은 스피넬상과의 사이에서 열팽창률이 다르기 때문에, 소결시 및 가공시의 크랙 등의 원인이 되어, 세라믹 소체의 소체 강도가 저하한다고 하는 문제가 발생하고 있었다. 그러나, 본원발명의 구성으로 함으로써, 저온소결이 가능해질 뿐만 아니라, 예를 들면 고온에서 소성했다고 하더라 도, NiO상의 생성을 억제할 수 있다. 그 결과, 세라믹 소체의 소체 강도의 저하를 방지할 수 있다. 또한, Mn 및 Co를 주성분으로서 함유하는 반도체 세라믹 재료, 및 Mn, Co, 및 Ni를 주성분으로서 함유하는 반도체 세라믹 재료에 있어서도 스피넬상 이외에 암염상 등의 이상이 발생한다. 이 때문에, 반도체 세라믹 재료 (2) 및 반도체 세라믹 재료 (3)의 관계를 만족하도록 하면, 이상의 발생을 억제할 수 있다.

이하에, 상기 (1)∼(3)에 나타나는 반도체 세라믹 재료에 대해서, 조성 범위를 한정한 이유에 대하여 설명한다.

반도체 세라믹 재료 (1)에 대해서는, Mn의 몰량을 a, 및 Ni의 몰량을 b로 했을 때, Mn과 Ni와의 몰비가 55/45≤a/b≤90/10으로 한 이유는, a/b가 90/10보다도 많은 경우, 세라믹 소체가 절연화해 버려서, 부특성 서미스터의 용도로서 원하는 효과가 얻어지지 않기 때문이다. 한편, a/b가 55/45보다도 적은 경우, 세라믹 소체 중에 NiO상 등의 이상이 다량으로 발생하여 소체 강도가 저하해서, 세라믹 소체의 가공 중에 크랙이 발생할 우려가 있다.

또한, 반도체 세라믹 재료 (1)에 있어서, Mn 및 Ni의 총 몰량을 100몰부로 했을 때, Ti가 0.5몰부 이상 25몰부 이하 함유되어 있다. Ti가 0.5몰부보다도 적은 경우, 도금에 의한 세라믹 소체의 침식을 충분히 방지할 수 없으며, NiO상이 다량으로 발생해 버려서, 세라믹 소체의 소체 강도가 저하해 버린다. 한편, Ti가 25몰부보다도 많이 포함되면, 비저항값이 너무 높아져서 바람직하지 않다.

또한, Mn 및 Ni의 몰비를 55/45≤a/b≤78.5/21.5로 하고, 또한, Mn 및 Ni의 총 몰량을 100몰부로 했을 때, Ti가 5몰부 이상 25몰부 이하 함유되어 있는 경우, 도금액에 의한 세라믹 소체의 침식을 더욱 방지할 수 있기 때문에 바람직하다. 특히, Mn 및 Ni의 몰비를 55/45≤a/b≤70/30으로 하고, Mn 및 Ni의 총 몰량을 100몰부로 했을 때, Ti가 5몰부 이상 25몰부 이하 함유되는 경우, 더욱 우수한 신뢰성이 얻어지기 때문에 바람직하다.

또한, 반도체 세라믹 재료 (2)에 대해서는, 반도체 세라믹 재료에 포함되는 Mn의 몰량을 a, 및 Co의 몰량을 c로 했을 때, Mn과 Co와의 몰비를 10/90≤a/c≤70/30으로 한 이유는, a/c가 70/30보다도 많은 경우, 세라믹 소체가 절연화해 버려서, 부특성 서미스터의 용도로서 원하는 효과가 얻어지지 않기 때문이다. 또한, a/c가 10/90보다도 적은 경우도, 세라믹 소체가 절연화해 버려서, 부특성 서미스터의 용도로서 원하는 효과가 얻어지지 않기 때문이다.

또한, 반도체 세라믹 재료 (2)는, Mn 및 Co의 총 몰량을 100몰부로 했을 때, Ti가 1몰부 이상 30몰부 이하 함유되어 있다. Ti가 1몰부보다도 적은 경우, 도금액에 의한 세라믹 소체의 침식을 충분히 방지할 수 없으며, 이상이 다량으로 발생해 버려서, 세라믹 소체의 소체 강도가 저하해 버린다. 한편, Ti가 30몰부보다도 많이 포함되면, 비저항값이 너무 높아져서 바람직하지 않다.

또한, Mn 및 Co의 몰비를 30/70≤a/c≤40/60으로 하고, 또한, Mn 및 Co의 총 몰량을 100몰부로 했을 때, Ti가 3몰부 이상 30몰부 이하 함유되어 있는 경우, 도금액에 의한 세라믹 소체의 침식을 더욱 방지할 수 있으며, 또한 우수한 신뢰성이 얻어지기 때문에 보다 바람직하다.

또한, 반도체 세라믹 재료 (3)에 대해서는 Mn이 90mol%보다도 많으면 비저항 이 너무 높아져서 서미스터로서 유용성이 없어진다. 또한, Mn이 0.1mol%보다도 적으면, 첨가하는 효과가 나타나지 않는다. 또한, Ni가 45mol%보다도 많으면, 이상이 대량으로 발생하기 때문에, 소체 강도의 저하나 초기 특성의 편차 증가가 일어나 바람직하지 않다. Ni가 0.1mol%보다도 적으면, 첨가하는 효과가 나타나지 않는다. 또한, Co가 90mol%보다도 많으면 비저항이 너무 높아져서 서미스터로서 유용하지 않게 된다. 또한, Co가 0.1mol% 이하보다도 적으면 첨가하는 효과가 나타나지 않는다.

또한, 반도체 세라믹 재료 (3)은, Mn, Ni 및 Co의 총 몰량을 100몰부로 했을 때, Ti가 0.5몰부 이상 30몰부 이하 함유되어 있다. Ti가 0.5몰부보다도 적은 경우, 도금액에 의한 세라믹 소체의 침식을 충분히 방지할 수 없으며, 이상이 다량으로 발생해 버려서, 세라믹 소체의 소체 강도가 저하해 버린다. 한편, Ti가 30몰부보다도 많이 포함되면, 비저항값이 너무 높아져서 바람직하지 않다.

또한, Mn이 25mol% 이상 65mol% 이하, Ni가 5mol% 이상 30mol% 이하, Co가 5mol% 이상 70mol% 이하(단, Mn, Ni, 및 Co의 합이 100mol%)로 이루어지며, 또한, 상기 반도체 세라믹 재료 중 Mn, Ni 및 Co의 총 몰량을 100몰부로 했을 때, Ti가 0.5몰부 이상 30몰부 이하인 경우, 보다 효과적이다.

또한, 본원발명의 반도체 세라믹 재료 (1)∼(3)의 관계를 만족하고 있으면, 예를 들면, 첨가물로서, Fe, Cu 등의 천이금속원소를 함유시켜도 좋다. 예를 들면, Fe를 함유시킴으로써, 초기 저항값 편차가 작아지고, Cu를 함유시키면 더욱더 저온 소결성이 가능해지며, 세라믹 소체의 치밀성이 향상한다. 단, 첨가물로서, Zn은 도 금액에 의해 침식되기 쉽기 때문에, 도금 내성이 저하할 우려가 있으므로, 첨가하지 않는 것이 바람직하다.

또한, 본원발명의 반도체 세라믹 재료 (1)∼(3)을 사용해서 얻어진 반도체 세라믹층(2)에는, 소원료, 혹은 제조공정시에 혼입해 버리는 불순물로서, Si, Na, K, Ca, Zr 등을 포함할 가능성이 있으나, 1000ppm 이하, 많은 것이라도 5000ppm 이하 정도의 혼입이며, 본원발명의 특성에는 영향이 없는 것을 알 수 있다.

또한, 본원발명의 내부전극(3)으로서, Ag, Pd, Ag-Pd 등의 단체, 혹은 그 합금을 사용할 수 있으나, 이것에 한정되는 것은 아니다. 특히, 본원발명에서는, Ag-Pd로 이루어지며, 은의 배합량이 60wt% 이상 90wt% 이하인 것이라도 충분히 사용할 수 있다. 즉, 본원발명의 반도체 세라믹 재료는, 예를 들면, 900℃∼1100℃라고 하는 저온에서 소결이 가능해지기 때문에, 내부전극(3)이 Ag-Pd로 이루어지며, 그 중 Ag가 60wt% 이상 90wt% 이하의 범위로 포함되는 융점이 낮은 전극재료를 사용했다고 하더라도, 상기 반도체 세라믹 재료와 일체 소결할 수 있으며, 저항값의 편차가 작은 부특성 서미스터가 얻어진다. 또한, 본원발명은 저온소결에 한정되는 것은 아니며, 예를 들면 내부전극 재료로서 Pd를 사용하고, 1100℃ 이상의 고온소성을 행했다고 하더라도, 도금액에 의한 세라믹 소체의 침식을 방지할 수 있는 것은 말할 것도 없다.

또한, 본원발명의 외부전극(5)으로서는, Ag, Pd, Ag-Pd의 단체 및 합금 등으로 이루어지는 것이 바람직하다. 이러한 외부전극을 사용함으로써, Ag-Pd 전극으로 이루어지는 내부전극과의 접속 및 도통이 더욱 양호해진다.

또한, 도금막(6)으로서는, 외부전극(5)에 사용한 금속과의 상성에 따라 적절히 변경시킬 수 있으나, Ag로 이루어지는 외부전극(5)을 사용하는 경우, Ni도금막(6a), 및 Sn도금막(6b)을 사용하는 것이 바람직하다. 특히, 도금액이 산성 용액인 경우, 세라믹 소체(4)가 침식되기 쉬우나, 본원발명의 표면 실장형 부특성 서미스터는 도금 내성이 우수하기 때문에, 산성 용액의 도금액에 있어서도 충분히 도금액에 의한 세라믹 소체(4)의 침식을 방지할 수 있다.

또한, 본 발명은, 유리층 등의 보호층의 형성 없이, 세라믹 소체(4)가 도금액에 의해 침식되는 것을 방지할 수 있으나, 유리층의 형성을 저지하는 것은 아니다. 즉, 본 발명의 표면 실장형 부특성 서미스터라도, 예를 들면, 외부환경의 영향을 받기 어렵고 온도·습도 등에 의한 특성의 열화의 방지를 위해서, 세라믹 소체(4)의 표면에 유리층을 형성해도 좋다.

다음으로, Mn, Ni, 및 Ti를 포함해서 이루어지는 반도체 세라믹 재료를 사용해서 형성된 반도체 세라믹 소체(4)를 갖는, 상기 한 실시형태의 표면 실장형 부특성 서미스터(1)의 제조방법을 설명한다.

우선, 세라믹 소원료로서 Mn₃O₄, NiO, 및 TiO₂를 소정량 칭량하고, 이어서 상기 칭량물을 지르코니아볼 등의 분쇄매체가 포함된 볼밀에 투입하여 충분히 습식 분쇄하며, 그 후, 소정의 온도에서 하소하여 세라믹 분말을 제작한다. 다음으로, 상기 세라믹 분말에 유기 바인더를 첨가하고, 습식으로 혼합처리를 행하여 슬러리형상으로 하며, 그 후, 닥터블레이드법 등을 사용해서 성형가공을 시행하여, 세라 믹 그린시트를 제작한다.

이어서, Ag-Pd를 주성분으로 한 내부전극용 페이스트를 사용해서, 세라믹 그린시트상에 스크린 인쇄를 시행하여 전극 패턴을 형성한다. 다음으로, 이들 전극 패턴이 스크린 인쇄된 세라믹 그린시트를 적층한 후, 전극 패턴이 스크린 인쇄되어 있지 않은 세라믹 그린시트로 상하 협지해서 압착하여, 적층체를 제작한다. 이어서, 이 적층체를 소정 치수로 절단하여 지르코니아제의 상자에 수용하고, 탈바인더처리를 행한 후, 소정 온도(예를 들면, 900∼1100℃)에서 소성처리를 시행하여, 세라믹층(2)과 내부전극층(3)이 번갈아 적층된 압전 세라믹 소체(4)를 형성한다.

그리고 이 후, 세라믹 소체(4)의 양단부에 Ag 등을 포함하는 외부전극용 페이스트를 도포해서 베이킹하여, 외부전극(5)을 형성한다. 또한, 외부전극(5)의 표면에는 전해도금에 의해 Ni, Sn 등의 도금막(6a, 6b)을 형성한다. 이것에 의해, 본 발명의 제1의 실시형태의 표면 실장형 부특성 서미스터가 얻어진다. 또한, 외부전극(5)은 밀착성이 양호하면 되고, 예를 들면 스퍼터링법이나 진공증착법 등의 박막 형성방법으로 형성해도 좋다.

또한, 이 실시형태에서는, 세라믹 소원료로서 Mn₃O₄ 등의 산화물을 사용하였으나, Mn의 탄산염, 수산화물 등을 사용할 수도 있다. 또한, 반도체 세라믹 재료 (2) 및 반도체 세라믹 재료 (3)에 있어서도 상기 방법과 동일한 방법으로 제작할 수 있다.

또한, 본 발명의 표면 실장형 부특성 서미스터로서는, 온도 보상용, 온도 검 지용으로 유용하지만 이것에 한하는 것은 아니다. 또한, 표면 실장형, 즉, 칩형의 세라믹 소체의 표면에 외부전극이 형성되어 있으며, 기판에 대해서 면 실장하기 위하여 외부전극의 표면에 도금막이 형성되는 것이면, 적층형에 한정되는 것은 아니다.

이하, 본 발명의 적층형 부특성 서미스터에 대해서, 더욱 구체적으로 설명한다.

(실시예 1)

우선, 출발원료로서, Mn₃O₄, NiO, 및 TiO₂를 준비하고, 표 1의 시료 1∼시료 54에 나타나는 바와 같은 배합비가 되도록 배합하였다. 또한, 표 1에 있어서의 Ti 함유량은 Mn 및 Ni의 총 몰량을 100몰부로 했을 때의 Ti의 첨가량(몰부)이다.

계속해서, 이들 출발원료에 순수한 물과 폴리카르복실산계의 분산제를 첨가하고, 지르코니아볼을 매체로 해서 혼합 분쇄하여 건조한 후, 800℃에서 2시간 하소하며, 볼밀에 의해 다시 분쇄해서 하소분을 얻었다. 다음으로, 얻어진 하소분에, 물을 40wt%, 폴리카르복실산계의 분산제를 2.0wt% 첨가하고, 24시간 혼합한 후, 아크릴계의 유기 바인더를 25wt%, 가소제로서 폴리옥시에틸렌을 0.75wt% 첨가해서, 2시간 혼합하여, 세라믹 슬러리를 얻었다.

계속해서, 얻어진 세라믹 슬러리를, 닥터블레이드법에 의해 시트형상으로 성형하고, 건조시켜서 두께 40㎛의 세라믹 그린시트를 얻으며, 직사각형형상으로 절단하였다. 계속해서, Ag-Pd합금(배합비: Ag 80wt% Pd 20wt%)으로 이루어지는 금속 분말과 유기 바인더를 유기 용제에 분산시켜서 Ag-Pd 내부전극용 도전성 페이스트를 준비하였다. 얻어진 Ag-Pd 내부전극용 도전성 페이스트를, 세라믹 그린시트의 주면(主面)상에, 스크린 인쇄에 의해 인쇄하였다. 그 후, 각 Ag-Pd 내부전극용 도전성 페이스트가 세라믹 그린시트를 개재해서 대향하도록 세라믹 그린시트를 겹쳐 쌓고, 또한 Ag-Pd 내부전극용 도전성 페이스트를 도포하고 있지 않은 보호용 세라믹 그린시트를 상하에 배치해서 협지해 압착하며, L치수 1.2㎜×W치수 0.6㎜×T치수 0.6㎜의 치수로 절단하여 그린 적층체를 얻었다. 이 그린 적층체를 대기중 350℃ 10시간으로 탈지한 후, 대기중 분위기에서 1000℃ 2시간 소성하여, 세라믹층(2)과 내부전극(3)이 번갈아 적층된 세라믹 소체(4)를 얻었다.

다음으로, Ag분말과 유기 바인더를 유기 용제에 분산시켜서 Ag 외부전극용 도전성 페이스트를 제작하고, 상기 Ag 외부전극용 도전성 페이스트를 상술한 내부전극과 도통하도록 세라믹 소체의 양 단면에 도포하고 베이킹함으로써, 외부전극(5)을 형성하였다.

마지막으로, 외부전극(5)이 형성된 세라믹 소체(4)의 외부전극의 표면에, 전해도금에 의해, Ni도금(6a)과 Sn도금(6b)을 순차 도금 성막(成膜)하고, 이것에 의해 시료 1∼시료 54의 적층형 부특성 서미스터(1)를 얻었다.

또한, TiO₂를 Al₂O₃로 바꾸고, 내부전극에 Ag-Pd합금(배합비: Ag 30wt% Pd 70wt%)을 사용하며, 소성온도를 1300℃로 한 것 이외는, 시료 15와 동일한 방법으로 제작된 적층형 부특성 서미스터를 참고예로 하였다. 또한 얻어진 시료 1∼시료 54의 적층형 부특성 서미스터, 및 참고예에 대해서, ICP-AES(유전 결합 이온 플라스마 발광 분광 분석)에 의해 세라믹 소체의 조성분석을 행한 결과, 얻어진 세라믹 소체의 구성원소는, 조합조성과 동일한 것을 알 수 있었다.

상기와 같이 해서 얻어진 적층형 부특성 서미스터 시료 1∼시료 54, 및 참고예에 대해서, 각각 100개씩 준비하고, 이하와 같은 특성평가를 행하여, 그 결과를 표 1에 나타낸다.

우선, 도금액에 의한 세라믹 소체의 침식비율을 나타내는 도금 침식도에 대해서는 이하의 방법으로 측정하였다. 도 2에 나타내는 바와 같이, 세라믹 소체의 길이방향의 중앙부에 있어서의 적층방향의 두께를 t1으로 하고, 세라믹 소체 중 외부전극에 덮여 있으며, 도금액에 접촉하지 않는 부분의 적층방향의 두께를 t2로 했을 때에, 이하의 식 1로 나타나는 침식비율을 도금 침식도로 하였다.

도금 침식도(%)＝(t2－t1)/t2×100…(1)

또한, 세라믹 소체의 소체 강도를 나타내는 항절강도에 대해서는, 시료 1∼시료 54의 적층형 부특성 서미스터를, JIS C 2570에 따라서, 항절강도시험을 행하였다.

또한, 신뢰성에 대해서는, 고온방치시험을 행하여, 경시변화를 이하의 식 2를 사용해서 계산하였다. 즉, 125℃의 항온조 중에 부특성 서미스터를 1000시간 방치하고, 자연냉각에 의해 냉각하여, 25℃에 있어서의 저항값을 구하였다. 상기 125℃에 방치하기 전의 25℃에 있어서의 저항값 R₂₅에 대한, 방치 전후의 25℃에 있어 서의 저항값의 변화를 ΔR₂₅의 비율을 사용해서 ΔR₂₅/R₂₅를 계산하였다.

ΔR₂₅/R₂₅(%)＝(R₂₅(125℃ 1000h 방치시험 후)－R₂₅(방치시험 전))/R₂₅(방치시험 전)…(2)

또한, 소결성의 지표로서 포어(pore) 면적률을 측정하였다. 포어 면적률은 얻어진 각 시료의 세라믹 소체를 수지에 침지 후, 세라믹 소체의 단면에 평행한 방향으로 경면 연마를 행하고, SEM(주사형 전자현미경)으로 관찰하며, 화상 해석에 의해 포어의 면적의 합계를 구하여, 포어 면적률을 계산하였다.

또한, 25℃에 있어서의 저항측정을 행하여 실온저항값(R₂₅)으로 하고, 50℃에 있어서의 저항값(R₅₀)을 측정하며, B상수(B_25/50)를 구하였다. 또한, B상수는 25℃에 있어서의 저항값 R₂₅와 50℃에 있어서의 저항값 R₅₀으로부터 하기의 식(3)에 의해 구하였다. 또한, 부특성 서미스터의 B상수 B_25/50의 각 편차 3CV(%)를 식(4)에 의해 구하였다.

B상수(K)＝[InR₂₅(Ω)－InR₅₀(Ω)]/(1/298.15－1/323.15)…(3)

B상수 3CV(%)＝표준 편차×300/B상수의 평균값…(4)

또한, 비저항에 대해서는, 내부전극을 갖지 않는 단판형의 세라믹 소체와, 세라믹 소체의 양 주면에 Ag 외부전극이 형성되어 이루어지는 부특성 서미스터를, 시료 1∼54에 나타나는 적층형 부특성 서미스터와 동일한 제조조건에 있어서 제작한 것을 샘플로서 준비하였다. 이 샘플에 대해서 저항값을 측정하고, 세라믹 재료 그것이 갖는 비저항으로 하였다.

표 1로부터 알 수 있듯이, Mn의 몰량을 a, 및 Ni의 몰량을 b로 했을 때, Mn과 Ni와의 몰비가 55/45≤a/b≤90/10이고, Mn 및 Ni의 총 몰량을 100몰부로 했을 때, Ti가 0.5몰부 이상 25몰부 이하 함유되어 있는 시료 2∼11, 14∼20, 23∼28, 31∼36, 39∼45 및 48∼53에 대해서는, ΔR₂₅/R₂₅가 1.5% 이하인 우수한 신뢰성을 가지면서, 도금 침식도가 5% 이하, 항절강도가 30N 이상으로, 도금 침식도가 작고, 항절강도가 우수한 적층형 부특성 서미스터가 얻어지고 있는 것을 알 수 있다. 또한, 포어 면적률도 5% 이하로 작으며, 1000℃라고 하는 낮은 소성온도라도 충분히 소결하고 있고, 충분한 B상수 및 비저항이 얻어지고 있는 것을 알 수 있다. 또한, Mn 및 Ni의 몰비가 55/45≤a/b≤78.5/21.5이고, Mn 및 Ni의 총 몰량을 100몰부로 했을 때, Ti가 5몰부 이상 25몰부 이하 함유되어 있는 시료 5∼11, 16∼20, 25∼28, 33∼36, 41∼45, 및 50∼53의 경우, 도금 침식도가 1% 이하이며, 보다 우수한 것을 알 수 있다. 게다가, Mn 및 Ni의 몰비가 55/45≤a/b≤70/30이고, Mn 및 Ni의 총 몰량을 100몰부로 하며, Ti가 5몰부 이상 25몰부 이하 함유되어 있는 시료 8∼11, 33∼36, 41∼45, 및 50∼53의 경우, 신뢰성을 나타내는 ΔR₂₅/R₂₅가 0.4% 이하가 되어, 더욱 우수한 적층형 부특성 서미스터가 얻어진다.

한편, Ti 대신에 Al을 사용한 참고예의 경우, 신뢰성은 0.52%로 우수하지만, 도금 침식도가 4.4%로 크고, 항절강도도 27.3N으로 작은 것을 알 수 있다. 또한, Mn 및 Ni의 몰비가 90/10보다도 큰 시료 1은, 세라믹 소체가 절연화해 버려서, 부특성 서미스터로서 이용할 수 없기 때문에 바람직하지 않다. 또한, Mn 및 Ni의 몰비가 55/45보다도 작은 시료 12는, 스피넬상에 고용할 수 없는 Ni가 NiO상이 되어 스피넬상 이외의 부분에 많이 발생해서, 세라믹 소체의 항절강도가 저하해 버린다. 또한, Mn 및 Ni의 총 몰량을 100몰부로 했을 때의 Ti가 0.5몰부보다도 적은 시료 13, 22, 30, 38 및 47은 Ti가 충분히 함유되어 있지 않기 때문에, 세라믹 소체의 도금액에 의한 침식이 크고, 항절강도도 작은 것을 알 수 있었다. 한편, Mn 및 Ni의 총 몰량을 100몰부로 했을 때의 Ti가 25몰부보다도 많은 시료 21, 29, 37, 46 및 54에 대해서는, 세라믹 소체의 비저항값이 부특성 서미스터의 상품상 의의 있는 값을 넘어 버리는 것을 알 수 있었다.

(실시예 2)

계속해서, Mn, Ni, 및 Ti를 포함하는 반도체 세라믹 재료를 사용한 세라믹 소체를 갖는 경우의 표면 실장형 부특성 서미스터에 있어서, 반도체 세라믹 재료의 조성비를 변화시킴으로써, 이상인 NiO상의 발생률과의 관계를 비교하였다. 우선, 출발원료로서, Mn₃O₄, NiO, TiO₂를 준비하고, 표 2의 시료 55∼시료 74에 나타나는 바와 같은 배합비가 되도록 배합하였다. 또한, 표 2에 있어서의 Ti 함유량은, Mn 및 Ni의 총 몰량을 100몰부로 했을 때의 Ti의 첨가량(몰부)이다. 출발원료의 각각의 배합비에 대해서, 상기와 같이 조정한 것 이외는, 실시예 1과 동일한 방법으로 제작하여 얻어진 부특성 서미스터를 시료 55∼시료 74로 하였다. 또한 얻어진 시료 55∼시료 74의 적층형 부특성 서미스터에 대해서, ICP-AES(유전 결합 이온 플라스마 발광 분광 분석)에 의해 세라믹 소체의 조성분석을 행한 결과, 얻어진 세라믹 소체의 구성원소는 조합조성과 동일한 것을 알 수 있었다.

얻어진 시료 55∼시료 74에 대하여, 실시예 1과 동일한 방법으로 도금 침식도(%), 항절강도(N), 포어 면적률(%), ΔR₂₅/R₂₅(%)를 측정하였다. 또한, Ni의 매핑(mapping) 분석을 행하여, NiO상의 면적률을 측정하였다. 구체적으로는, WDX(파장 분산형 X선 분광기)를 사용해서, Ni원소의 특성 X선 강도를 측정하였다. 또한, 측정영역을 40㎛×40㎛, 픽셀 수 250×250, 픽셀 사이즈 0.16㎛로 하고, 가속전압 15kV, 조사전류 100mA의 조건에서 측정하였다. 그리고, (Ni편석부의 면적/측정영역)×100(%)에 의해 Ni편석부, 즉, NiO상의 면적률을 계산하였다.

상기와 같이 해서 측정된 결과를 표 2에 나타낸다.

Mn의 함유량이 80몰% 이상이고, Ni의 함유량이 20몰% 이하인 시료 55∼57에 대해서는, Ti를 첨가하지 않아도 NiO상의 발생이 억제되고 있으나, Ni가 20몰%를 넘는 시료 58, 59에 대해서는 NiO상이 발생하는 것을 알 수 있다. 또한, Ni가 25몰% 이상 함유되어 있고, Mn과 Ti와의 몰비가 다른 시료 59∼65에 있어서, Ti를 첨가한 경우와 첨가하고 있지 않은 경우를 비교하면, Ti를 첨가하고 있지 않은 시료 59, 61, 63에 대하여, Ti를 2 또는 5몰부 첨가하고 있는 시료 60, 62, 64, 및 65 쪽이 NiO상의 발생을 억제할 수 있는 것을 알 수 있다.

또한, Ti의 첨가에 의해, 도금 침식도도 약 1/3 이하 정도로 억제할 수 있기 때문에, 항절강도가 40N 이상으로 우수한 것을 알 수 있다. 또한, 1000℃정도의 저온소결이라도, 포어 면적률이 작고 충분히 치밀한 세라믹 소체가 얻어지고 있는 것을 알 수 있다. 또한, Mn 및 Ti의 몰비가 동일한 시료 66∼시료 74를 보더라도, Ti의 첨가량이 증가할수록, NiO상의 발생을 억제할 수 있으며, 또한, Ti의 첨가량이 본원발명의 범위인 경우, 우수한 항절강도를 유지함과 아울러, 도금 침식도도 작게 할 수 있고, 신뢰성이 우수한 부특성 서미스터가 얻어진다.

(실시예 3)

계속해서, 본원 제1의 발명의 반도체 세라믹 재료에 다른 천이금속원소를 첨가한 경우에 대해서 비교한다. 다음으로, 출발원료로서, Mn₃O₄, NiO, Fe₂O₃, CuO, TiO₂를 준비하고, 표 3에 나타나는 바와 같은 배합비가 되도록 배합한 것 이외는, 실시예 1과 동일한 방법으로 시료 75∼113을 제작하였다. 또한, 표 3에 있어서의 Ti 함유량은 반도체 세라믹 재료에 포함되는 Mn 및 Ni의 총량을 100몰부로 했을 때의, Ti의 첨가량(몰부)이다. 또한, 실시예 1과 동일한 방법으로 동일한 특성평가를 행하였다. 그 결과를 표 3에 나타낸다.

시료 75∼113에 대해서는, Mn의 몰량을 a, 및 Ni의 몰량을 b로 했을 때, Mn과 Ni와의 몰비가 55/45≤a/b≤90/10이고, Mn 및 Ni의 총 몰량을 100몰부로 했을 때, Ti가 0.5몰부 이상 25.0몰부 이하 함유되어 있기 때문에, ΔR₂₅/R₂₅가 1.5% 이하에도 불구하고, 도금 침식도가 2.0% 이하, 항절강도가 50N 이상으로, 도금 침식도가 작고, 또한 항절강도가 우수한 적층형 부특성 서미스터가 얻어지고 있는 것을 알 수 있다. 또한 포어 면적률도 1.0% 이하로 작고, 저온이라도 충분히 소결하고 있으며, 충분한 B상수 및 비저항이 얻어지고 있는 것을 알 수 있다.

시료 75∼104, 283∼298에 대해서는 Mn 및 Ni의 총 몰량을 100몰부로 했을 때, Fe는 5몰부 이상 20몰부 이하의 범위로 함유되어 있기 때문에, 특성값의 편차(B상수 3CV)가 작아진다.

또한, 시료 105∼113에 대해서는, Mn 및 Ni의 총 몰량을 100몰부로 했을 때, Cu는 3몰부 이상 7몰부 이하의 범위로 함유되어 있기 때문에, 포어 면적률이 작고, 저온소결이라도 치밀한 세라믹 소체가 얻어지는 것을 알 수 있다.

또한, 표 3에 있어서는 Mn, Ni, Fe의 합계를 100몰%로 했을 때에 차지하는 비율로서 Fe의 함유량을 나타내고 있으나, 이것을 Mn, Ni의 총량을 100몰부로 했을 때의 Fe의 첨가량(몰부)으로 환산해서 나타낸다.

(실시예 4)

계속해서, Mn, Co, 및 Ti를 포함하는 반도체 세라믹 재료를 사용한 세라믹 소체를 갖는 경우의 표면 실장형 부특성 서미스터에 대해서, 반도체 세라믹 재료의 Mn, Co, 및 Ti의 조성비를 변화시킴으로써 비교하였다.

우선, Mn₃O₄, Co₃O₄, TiO₂를 준비하고, 표 4의 시료 114∼140에 나타나는 바와 같은 배합비가 되도록 배합한 것 이외는, 실시예 1과 동일한 방법으로 시료 114∼140을 제작하였다. 또한, 표 4에 있어서의 Ti 함유량은, Mn 및 Co의 총량을 100몰부로 했을 때의 Ti의 첨가량(몰부)이다. 상기와 같이 해서 얻어진 적층형 부특성 서미스터 시료 114∼시료 140에 대하여, 실시예 1과 동일한 방법으로 특성평가를 행하고, 그 결과를 표 4에 나타낸다.

표 4로부터 알 수 있듯이, Mn의 몰량을 a, 및 Co의 몰량을 b로 했을 때, Mn과 Co와의 몰비가 10/90≤a/b≤70/30이고, Mn 및 Co의 총 몰량을 100몰부로 했을 때, Ti가 1.0몰부 이상 30몰부 이하 함유되어 있는 시료 115∼121, 124∼130, 및 133∼139에 대해서는, ΔR₂₅/R₂₅가 1.0% 이하에도 불구하고, 도금 침식도가 5.0% 이하, 항절강도가 35N 이상으로, 도금 침식도가 작고, 항절강도가 우수한 적층형 부특성 서미스터가 얻어지고 있는 것을 알 수 있다. 또한 포어 면적률도 3.0% 이하로 작고, 1000℃라고 하는 낮은 소성온도라도 충분히 소결하고 있으며, 충분한 B상수 및 비저항이 얻어지고 있는 것을 알 수 있다. 또한, Mn 및 Co의 몰비가 30/70≤a/b≤40/60이고, Mn 및 Co의 총 몰량을 100몰부로 했을 때의 Ti가 3몰부 이상 30몰부 이하 함유되어 있는 시료 117, 118, 125∼130, 134∼139의 경우, 도금 침식도가 4.0% 이하이며, 신뢰성을 나타내는 ΔR₂₅/R₂₅가 0.5% 이하로 더욱 우수한 적층형 부특성 서미스터가 얻어진다.

한편, Mn 및 Co의 몰비가 70/30보다도 큰 시료 122는, 세라믹 소체가 절연화해 버려서, 부특성 서미스터로서 이용할 수 없기 때문에 바람직하지 않다. 또한, Mn 및 Co의 몰비가 10/90보다도 작은 시료 114에 대해서도, 세라믹 소체가 절연화해 버려서, 부특성 서미스터로서 이용할 수 없기 때문에 바람직하지 않다. 또한, Mn 및 Co의 총 몰량을 100몰부로 했을 때, Ti가 1.0몰부보다도 적은 시료 123, 및 132는, Ti가 충분히 함유되어 있지 않기 때문에, 도금액에 의한 침식이 크고, 항절강도도 작은 것을 알 수 있었다. 한편, Mn 및 Co의 총 몰량을 100몰부로 했을 때, Ti가 30몰부보다도 큰 시료 131, 및 140에 대해서는, 세라믹 소체의 비저항값이 부특성 서미스터의 상품상 의의 있는 값을 넘어 버리는 것을 알 수 있었다.

(실시예 5)

계속해서, 본원 제4의 발명의 반도체 세라믹 재료에 다른 천이금속원소를 첨가한 경우에 대해서 비교한다. 출발원료로서, Mn₃O₄, Co₃O₄, Fe₂O₃, CuO, TiO₂를 준비하고, 표 5 및 표 6의 배합비가 되도록 배합한 것 이외는, 실시예 1과 동일한 방법으로 시료 141∼197을 제작하였다. 또한, 표 5 및 표 6에 있어서의 Ti 함유량은, 반도체 세라믹 재료에 포함되는 Mn 및 Co의 총량을 100몰부로 했을 때의, Ti의 첨가량(몰부)이다. 또한, 실시예 1과 동일한 방법으로 동일한 특성평가를 행하였다. 그 결과를 표 5 및 표 6에 나타낸다.

시료 141∼시료 197에 대해서는, Mn의 몰량을 a, 및 Co의 몰량을 c로 했을 때, Mn과 Co와의 몰비가 10/90≤a/c≤70/30이고, Mn 및 Co의 총 몰량을 100몰부로 했을 때, Ti가 1몰부 이상 30몰부 이하 함유되어 있기 때문에, ΔR₂₅/R₂₅가 1.5% 이하에도 불구하고, 도금 침식도가 4.0% 이하, 항절강도가 35N 이상으로, 도금 침식도가 작고, 또한, 항절강도가 우수한 적층형 부특성 서미스터가 얻어지고 있는 것을 알 수 있다. 또한 포어 면적률도 2.0% 이하로 작고, 저온이라도 충분히 소결하고 있으며, 충분한 B상수 및 비저항이 얻어지고 있는 것을 알 수 있다.

시료 141∼180, 190∼197에 대해서는, Mn 및 Co의 총 몰량을 100몰부로 했을때, Fe는 7몰부 이상 31몰부 이하의 범위로 함유되어 있기 때문에, 특성값의 편차(B상수 3CV)가 작아진다.

또한, 시료 181∼197에 대해서는, Mn 및 Co의 총 몰량을 100몰부로 했을 때, Cu는 2몰부 이상 7몰부 이하의 범위로 함유되어 있기 때문에, 포어 면적률이 작고, 저온소결이라도 치밀한 세라믹 소체가 얻어지는 것을 알 수 있다.

또한, 표 5, 6에 있어서는 Mn, Co, Fe의 합계를 100몰%, Mn, Co, Cu의 합계를 100몰%, 또는, Mn, Co, Fe, Cu의 합계를 100몰%로 해서 나타내고 있으나, 상기와 같이 Mn, Co의 합계를 100몰부로 해서 Fe, Cu의 함유량을 환산하고 있다.

(실시예 6)

계속해서, 본원 제6의 발명인, Mn, Ni, Co를 주성분으로 하고 Ti를 함유하는 반도체 세라믹 재료에 대해서 조성을 다르게 하여 비교한다. 또한, 다른 천이금속원소를 첨가한 경우에 대해서도 비교한다.

우선, 출발원료로서, Mn₃O₄, NiO, Co₃O₄, Fe₂O₃, CuO, TiO₂를 준비하고, 표 7 및 표 8에 나타나는 바와 같은 배합비가 되도록 배합한 것 이외는, 실시예 1과 동일한 방법으로 시료 198∼272가 되도록 제작하였다. 또한, 표 7 및 표 8에 있어서의 Ti 함유량은 반도체 세라믹 재료에 포함되는 Mn, Ni 및 Co의 총량을 100몰부로 했을 때의, Ti의 첨가량(몰부)이다. 또한, 실시예 1과 동일한 방법으로 동일한 특성평가를 행하였다. 그 결과를 표 7 및 표 8에 나타낸다.

시료 198∼272에 대해서는, Mn을 0.1mol% 이상 90.0mol% 이하, Ni를 0.1mol% 이상 45.0mol% 이하, Co를 0.1mol% 이상 90.0mol% 이하로 하고, Mn, Ni 및 Co의 총 몰량을 100몰부로 했을 때, Ti가 0.5몰부 이상 30몰부 이하 함유되어 있기 때문에, ΔR₂₅/R₂₅가 1.5% 이하로 우수하며, 게다가, 도금 침식도가 3.5% 이하, 항절강도가 35N 이상으로, 도금 침식도가 작고, 또한, 항절강도가 우수한 적층형 부특성 서미스터가 얻어지고 있는 것을 알 수 있다. 또한 포어 면적률도 2.0% 이하로 작고, 저온이라도 충분히 소결하고 있으며, 충분한 B상수 및 비저항이 얻어지고 있는 것을 알 수 있다.

시료 235∼266에 대해서는, Mn, Ni 및 Co의 총 몰량을 100몰부로 했을 때, Fe는 5몰부 이상 30몰부 이하의 범위로 함유되어 있기 때문에, 특성값의 편차(B상수 3CV)가 작아진다.

또한, 시료 267∼272에 대해서는, Mn, Ni 및 Co의 총 몰량을 100몰부로 했을 때, Cu는 1몰부 이상 5몰부 이하의 범위로 함유되어 있기 때문에, 포어 면적률이 작고, 저온소결이라도 치밀한 세라믹 소체가 얻어지는 것을 알 수 있다.

또한, 표 8에 있어서는 Mn, Ni, Co, Fe의 합계를 100몰%, 또는 Mn, Ni, Co, Cu의 합계를 100몰%로 해서 나타내고 있으나, 상기와 같이 Mn, Ni 및 Co의 합계를 100몰부로 해서 Fe, Cu의 함유량을 환산하고 있다.

(실시예 7)

다음으로, Ag-Pd 내부전극에 있어서, Ag의 배합량을 표 9에 나타나는 바와 같은 배합비가 되도록 배합한 것 이외는 시료 5와 동일한 방법으로 제작한 시료를 시료 273∼277로 하였다. 또한, 마찬가지로 Ag의 배합량을 표 9에 나타나는 바와 같은 배합비가 되도록 배합한 것 이외는 시료 117과 동일한 방법으로 제작한 시료를 278∼282로 하였다. 그리고, 실시예 1과 동일한 방법으로 특성평가를 행하였다. 그 결과를 표 9에 나타낸다.

표 9로부터 알 수 있듯이, 본원발명의 반도체 세라믹 재료를 사용하면, Ag의 함유량이 60% 이상 90% 이하인 Ag-Pd로 이루어지는 내부전극 재료를 사용했다고 하더라도, 본원발명의 반도체 세라믹 재료와 일체 소결시킬 수 있으며, 우수한 부특성 서미스터를 얻을 수 있다. 또한, 도금액에 의한 세라믹 소체의 침식을 억제할 수 있으며, 또한, 높은 항절강도를 갖는 것 외에, 신뢰성이 우수한 부특성 서미스터를 얻을 수 있는 것을 알 수 있다.

Claims

Mn, Ni 및 Ti를 포함하는 반도체 세라믹 재료로 이루어지는 세라믹 소체와,상기 세라믹 소체의 표면에 형성되는 외부전극과, 상기 외부전극의 표면에 형성되는 도금막을 구비하는 표면 실장형 부특성 서미스터에 있어서,

상기 반도체 세라믹 재료에 포함되는 Mn의 몰량을 a, 및 Ni의 몰량을 b로 했을 때, Mn과 Ni와의 몰비가 55/45≤a/b≤90/10이고, 또한, 상기 반도체 세라믹 재료 중 Mn 및 Ni의 총 몰량을 100몰부로 했을 때, Ti가 0.5몰부 이상 25몰부 이하의 범위로 함유되어 있고,

상기 세라믹 소체의 내부에 내부전극이 매설됨과 아울러, 상기 내부전극은 상기 외부전극과 도통(導通)해서 이루어지고,

상기 내부전극은 Ag-Pd로 이루어지며, 상기 Ag가 60% 이상 90% 이하의 범위로 포함되어 있는 것을 특징으로 하는 표면 실장형 부특성 서미스터.
제1항에 있어서, 상기 반도체 세라믹 재료에 포함되는 Mn의 몰량을 a, 및 Ni의 몰량을 b로 했을 때, Mn과 Ni와의 몰비가 55/45≤a/b≤78.5/21.5이고,

상기 반도체 세라믹 재료 중 Mn 및 Ni의 총 몰량을 100몰부로 했을 때, Ti가 5.0몰부 이상 25몰부 이하인 것을 특징으로 하는 표면 실장형 부특성 서미스터.
제1항에 있어서, 상기 반도체 세라믹 재료에 포함되는 Mn의 몰량을 a, 및 Ni의 몰량을 b로 했을 때, Mn과 Ni와의 몰비가 55/45≤a/b≤70/30이고, 상기 반도체 세라믹 재료 중 Mn 및 Ni의 총 몰량을 100몰부로 했을 때, Ti가 5.0몰부 이상 25몰부 이하인 것을 특징으로 하는 표면 실장형 부특성 서미스터.
Mn, Co, 및 Ti를 포함하는 반도체 세라믹 재료로 이루어지는 세라믹 소체와, 상기 세라믹 소체의 표면에 형성되는 외부전극과, 상기 외부전극의 표면에 형성되는 도금막을 구비하는 표면 실장형 부특성 서미스터에 있어서,

상기 반도체 세라믹 재료에 포함되는 Mn의 몰량을 a, 및 Co의 몰량을 c로 했을 때, Mn과 Co와의 몰비가 10/90≤a/c≤70/30이고,

상기 반도체 세라믹 재료 중 Mn 및 Co의 총 몰량을 100몰부로 했을 때, Ti가 1몰부 이상 30몰부 이하의 범위로 함유되는 것을 특징으로 하는 표면 실장형 부특성 서미스터.
제4항에 있어서, 상기 반도체 세라믹 재료에 포함되는 Mn의 몰량을 a, 및 Co의 몰량을 c로 했을 때, Mn과 Co와의 몰비가 30/70≤a/c≤40/60이고, 상기 반도체 세라믹 재료 중 Mn 및 Co의 총 몰량을 100몰부로 했을 때, Ti가 3몰부 이상 30몰부 이하의 범위로 함유되는 것을 특징으로 하는 표면 실장형 부특성 서미스터.
Mn, Ni, Co, 및 Ti를 포함하는 반도체 세라믹 재료로 이루어지는 세라믹 소체와, 상기 세라믹 소체의 표면에 형성되는 외부전극과, 상기 외부전극의 표면에 형성되는 도금막을 구비하는 표면 실장형 부특성 서미스터에 있어서,

상기 반도체 세라믹 재료가 Mn, Ni, Co 및 Ti로 이루어지며, Mn이 0.1mol% 이상 90mol% 이하, Ni가 0.1mol% 이상 45mol% 이하, Co가 0.1mol% 이상 90mol% 이하(단, Mn, Ni, 및 Co의 합이 100mol%)로 이루어지고,

또한, 상기 반도체 세라믹 재료 중 Mn, Ni 및 Co의 총 몰량을 100몰부로 했을 때, Ti가 0.5몰부 이상 30몰부 이하의 범위로 함유되어 있고,

상기 세라믹 소체의 내부에 내부전극이 매설됨과 아울러, 상기 내부전극은 상기 외부전극과 도통(導通)해서 이루어지고,

상기 내부전극은 Ag-Pd로 이루어지며, 상기 Ag가 60% 이상 90% 이하의 범위로 포함되어 있는 것을 특징으로 하는 표면 실장형 부특성 서미스터.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 반도체 세라믹 재료 중 Mn 및 Ni의 총 몰량을 100몰부로 했을 때,

또한, Fe가 5몰부 이상 20몰부 이하의 범위로 함유되는 것을 특징으로 하는 표면 실장형 부특성 서미스터.
제1항에 있어서, 상기 반도체 세라믹 재료 중 Mn 및 Ni의 총 몰량을 100몰부로 했을 때,

또한, Cu가 3몰부 이상 7몰부 이하의 범위로 함유되는 것을 특징으로 하는 표면 실장형 부특성 서미스터.
제4항에 있어서, 상기 반도체 세라믹의 재료 중 Mn 및 Co의 총 몰량을 100몰부로 했을 때,

또한, Fe가 7몰부 이상 31몰부 이하의 범위로 함유되는 것을 특징으로 하는 표면 실장형 부특성 서미스터.
제4항, 제5항, 제9항 중 어느 한 항에 있어서, 상기 반도체 세라믹의 재료 중 Mn 및 Co의 총 몰량을 100몰부로 했을 때,

또한, Cu가 2몰부 이상 7몰부 이하의 범위로 함유되는 것을 특징으로 하는 표면 실장형 부특성 서미스터.
제6항에 있어서, 상기 반도체 세라믹의 재료 중 Mn, Ni 및 Co의 총 몰량을 100몰부로 했을 때,

또한, Fe가 5몰부 이상 30몰부 이하의 범위로 함유되는 것을 특징으로 하는 표면 실장형 부특성 서미스터.
제6항 또는 제11항에 있어서, 상기 반도체 세라믹의 재료 중 Mn, Ni 및 Co의 총 몰량을 100몰부로 했을 때,

또한, Cu가 1몰부 이상 5몰부 이하의 범위로 함유되는 것을 특징으로 하는 표면 실장형 부특성 서미스터.
제4항에 있어서, 상기 세라믹 소체의 내부에 내부전극이 매설됨과 아울러, 상기 내부전극은 상기 외부전극과 도통(導通)해서 이루어지는 것을 특징으로 하는 표면 실장형 부특성 서미스터.
제13항에 있어서, 상기 내부전극은 Ag-Pd로 이루어지며, 상기 Ag가 60% 이상 90% 이하의 범위로 포함되어 있는 것을 특징으로 하는 표면 실장형 부특성 서미스터.