KR100602106B1

KR100602106B1 - 반도체장치

Info

Publication number: KR100602106B1
Application number: KR1020040115205A
Authority: KR
Inventors: 타니에하사시; 히사노나에; 오오타히로유키; 이케다히로아키; 안조이치로; 카타기리미츠아키; 와타나베유지
Original assignee: 가부시키가이샤 히타치세이사쿠쇼; 엘피다 메모리, 아이엔씨.
Priority date: 2004-03-01
Filing date: 2004-12-29
Publication date: 2006-07-19
Also published as: TWI249238B; KR20050088917A; JP2005244143A; CN1665027A; US7119428B2; CN100411172C; TW200531259A; US20050189639A1; JP4205613B2

Abstract

본 발명은 반도체장치에 관한 것으로서 적층된 복수의 반도체소자(1) 위에 인터페이스 칩(2)이 적층된다. 복수의 반도체소자(1) 아래에는 Si인터포져(interposer 3)와 수지 인터포져(4)가 배치된다. Si인터포져(3)는 수지 인터포져(4)와 복수의 반도체소자(1)의 사이에 배치되어 반도체소자(1)의 두께보다 두껍고 또한 수지 인터포져(4)의 선팽창 계수보다 작고 복수의 반도체소자(1)의 선팽창 계수 이상의 선팽창 계수를 가지며 동작시의 온도 상승을 저감 할 수 있는 기술을 제공한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}

도 1은 본 발명의 제 1의 실시 형태에 의한 반도체장치의 전체 구성을 나타내는 측면 단면도이다.

도 2는 본 발명의 제 1의 실시 형태에 의한 반도체장치의 전체 구성을 나타내는 저면도이다.

도 3은 본 발명의 제 1의 실시 형태에 의한 반도체장치의 주요부 구조를 나타내는 주요부 단면도이다.

도 4A, 4B는 본 발명의 제 1의 실시 형태에 의한 반도체장치에 이용하는 관통 전극의 설명도이다.

도 5A ~ 5K는 본발명의 제 1의 실시 형태에 의한 반도체장치의 제조 방법을 나타내는 공정도이다.

도 6A~6J는 본 발명의 제 1의 실시 형태에 의한 반도체장치의 제 2의 제조 방법을 나타내는 공정도이다.

도 7A, 7B는 본 발명의 제 2의 실시 형태에 의한 반도체장치의 전체구성을 나타내는 구성도이다.

도 8A, 8B는 본 발명의 제 3의 실시 형태에 의한 반도체장치의 전체구성을 나타내는 구성도이다.

도 9는 본 발명의 제 4의 실시형태에 의한 반도체장치의 전체구성을 나타내는 측면단면도이다.

도 10은 본 발명의 제 5의 실시형태에 의한 반도체장치의 전체구성을 나타내는 측면단면도이다.

도 11은 본 발명의 제 6의 실시형태에 의한 반도체장치의 전체구성을 나타내는 측면단면도이다.

도 12는 본 발명의 제 7의 실시형태에 의한 반도체장치의 전체구성을 나타내는 측면단면도이다.

도 13은 본 발명의 제 8의 실시형태에 의한 반도체장치의 전체구성을 나타내는 측면단면도이다.

도 14는 본 발명의 제 9의 실시형태에 의한 반도체장치의 전체구성을 나타내는 측면단면도이다.

도 15는 본 발명의 제 9의 실시형태에 의한 반도체장치를 탑재한 메모리모듈의 구성을 나타내는 측면단면도이다.

*주요부위를 나타내는 도면부호의 설명*

1 : DRAM 2 : 인터페이스 칩

3 : Si 인터포져 4 : 수지제 인터포져

6 : 납땜 볼 7 : 관통전극

10 : 반도체장치

본 발명은 반도체장치와 관련하여 특히 복수의 반도체소자를 적층 실장하기에 매우 적합한 반도체장치에 관한 것이다.

반도체장치 특히 반도체 메모리는 대형 컴퓨터 퍼스널 컴퓨터 휴대 기기 등 여러가지 정보 기기에 사용되고 있어 필요해지는 용량은 해마다 증가하고 있다. 한편 대용량화에 따라 반도체 메모리의 실장 면적은 증대해 기기의 소형화를 저해하는 요인이 되고 있다. 거기서 반도체 메모리를 고밀도로 실장하는 기술이 개발 되고 있다. 한정된 실장 면적으로 대용량의 메모리를 실현하는 기술로서 예를 들면 일본국 특개평11-40745호 공보; 일본국 특개평8-236694호 공보 ; 일본국 특개2000-286380호 공보에 기재되어 있는 바와 같이 반도체 패키지를 실장 기판상에 적층하는 것이나 예를 들면 미국 특허 제 3,648,131호 명세서 ; 미국 특허 제 6, 141,245호 명세서; 미국 특허 제 5,229,647호 명세서 ; 일본국 특개소59-222954호공보 ; 일본국 특개소 61-88546호 공보 ; 일본국 특개소63-156348호 공보에 기재되어 있는 바와 같이 1개의 반도체 패키지안에 복수의 반도체소자를 적층 탑재해 적층한 반도체소자를 소자에 설치한 관통공을 이용해 접속하는 것이 알려져 있다.

그렇지만 1개의 반도체 패키지안에 복수의 DRAM를 적층 실장하는 경우 1매의 DRAM을 탑재한 패키지와 비교해 패키지 전체의 발열량이 커지기 때문에 동작시의 온도 상승에 의한 소자의 동작 불량이나 파손이 염려된다.

본 발명의 목적은 동작시의 온도 상승을 저감 할 수 있는 반도체장치를 제공 하는 것에 있다.

(1) 상기 목적을 달성하기 위해서 본 발명은 적층된 복수의 반도체소자를 갖고 이들의 반도체소자의 적어도 한매가 관통 전극을 이용해 다른 반도체소자와 도통하고 있는 반도체장치에 있어서 상기 적층된 복수의 반도체소자 위 혹은 아래에 적층됨과 동시에 외부와 상기 반도체소자의 사이의 인터페이스가 되는 인터페이스 칩을 구비하도록 한 것이다.

그에 관한 구성에 의해 적층된 복수의 반도체소자와 인터페이스 칩의 사이의 배선을 짧게 할 수 있어 동작시의 온도 상승을 저감 할 수 있게 된다.

(2) 상기(1)에 있어서 바람직하게는 상기 인터페이스 칩은 상기 적층된 복수의 반도체소자의 최상층에 배치되어 있는 것이다.

(3) 상기(1)에 있어서 바람직하게는 수지 인터포져와 이 수지 인터포져와 상기 적층된 복수의 반도체소자의 사이에 배치되어 상기 반도체소자의 두께 이상의 두께를 구비하고 상기 수지 인터포져의 선팽창 계수보다 작고 상기 적층된 복수의 반도체소자의 선팽창 계수 이상의 선팽창 계수를 가지는 제 2의 인터포져를 구비하도록 한 것이다.

(4) 상기(3)에 있어서 바람직하게는 또한 상기 적층된 복수의 반도체소자의 최상층에 배치되어 상기 반도체소자의 두께 이상의 두께를 구비하여 상기 적층된 복수의 반도체소자의 선팽창 계수 이상의 선팽창 계수를 가지는 제 2의 인터포져와 수지 인터포져를 갖추고 상기 인터페이스 칩은 상기 수지 인터포져와 상기 적층된 복수의 반도체소자의 사이에 배치된 것이다.

(5) 상기(3) 혹은(4)에 있어서 바람직하게는 상기 제 2의 인터포져는 Si로 구성되어 있는 것이다.

(6) 상기(1)에 있어서 바람직하게는 상기 반도체소자의 적어도 2매 이상은 메모리이다.

이하 도 1~도 6J를 이용해 본 발명의 제 1의 실시 형태에 의한 반도체장치의 구성에 대해서 설명한다. 이하에 있어서는 반도체장치로서 DRAM를 적층한 반도체 메모리를 예로하여 설명한다.

먼저 도 1 및 도 2를 이용해 본 실시 형태에 의한 반도체장치의 전체 구성에 대해서 설명한다.

도 1은 본 발명의 제 1의 실시 형태에 의한 반도체장치의 전체 구성을 나타내는 측면 단면도이다. 도 2는 본 발명의 제 1의 실시 형태에 의한 반도체장치의 전체 구성을 나타내는 저면도이다.

도 1에 나타나는 바와 같이 본 반도체장치(10)는 적층된 8매의 DRAM(1)과 그 상부에 배치된 인터페이스 칩(2)과 적층된 DRAM(1)의 하부에 배치된 제 2의 인터포져인 Si인터포져(3)와 또 그 하부에 배치된 수지 기판 인터포져(4)으로 구성된다. 이들의 부재(1, 2, 3, 4)는 몰드 레진(5)으로 봉합된다. 또한 모듈 기판과의 접속을 위한 외부 단자로서의 납땜 볼(6)이 설치되고 있다. 각 DRAM(1)의 기억용량을 예를 들면 512 Mbit로 하면 도 1에 나타난 8층의 DRAM(1)에 의해 0.5 GByte의 반도 체장치가 실현될 수 있다.

복수매의 DRAM(1)에 의해 메모리 셀이 구성된다. 인터페이스 칩(2)은 모든 메모리 셀을 통괄적으로 제어해 외부와 반도체소자인 DRAM의 인터페이스로서 기능한다. 복수매의 DRAM 칩과 인터페이스 칩(2)이라는 것은 도 2에 나타난 관통 전극(7)을 이용해 접속된다. 관통 전극의 구성에 대해서 도 3을 이용해 후술 한다. 종래의 메모리 모듈에서 모듈 기판 위에 복수의 반도체장치 및 이들의 반도체장치를 제어하는 인터페이스 칩이 별도 실장되어 양자가 배선으로 접속되고 있는 것에 대해 적층된 DRAM(1) 위에 인터페이스 칩(2)을 실장함으로써 인터페이스와 메모리 셀의 물리적 거리를 짧게 할 수 있다. 또 종래의 메모리 모듈보다 인터페이스의 수가 감소한다. 그 결과 인터페이스와 메모리 셀과의 통신으로 생기는 발열량이나 인터페이스 자체의 발열량을 저감 할 수가 있다.

또 적층되는 DRAM 칩(1)은 인터페이스 기능을 가지지 않기 때문에 각 DRAM 칩의 1 발열량을 저감 할 수가 있다. 게다가 발열량이 큰 인터페이스 칩(2)을 적층되는 반도체 칩의 최상층에 설치함으로써 인터페이스 칩(2)에서의 발열을 반도체장치 상면으로부터의 방열에 의해 효율적으로 보낼수가 있기 때문에 동작시의 반도체장치의 온도 상승을 억제할 수가 있다. 이들의 온도 저감 효과에 의해 복수매의 DRAM 칩(1)을 내장한 대용량 반도체장치를 열에 의한 오작동이나 파손하는 경우 없이 동작시킬 수가 있다.

여기서 DRAM(1) ; 인터페이스 칩(2) ; Si인터포져(3)의 평면 치수는 동일하고 예를 들면 1변 7 mm의 정방형 형상이다. 각 칩의 두께는 각각 DRAM(1)이 50 ㎛ 인터페이스 칩(2)과 Si인터포져(3)는 60 ㎛로 함으로써 다수의 칩을 적층한 반도체장치를 낮은 실장 높이로 할 수가 있다.

또 인터페이스 칩(2)과 Si인터포져(3)의 두께(예를 들면 60 ㎛)를 DRAM(1)의 두께(예를 들면 50 ㎛)이상으로 함으로써 조립시나 동작시의 온도변화등으로 DRAM(1)에 생기는 열응력을 저감함과 동시에 주변의 수지에 의해 DRAM(1)이 오염되어 소자 특성이 악화되는 것을 방지하고 있다.

즉 DRAM 칩에 외력이 더해져 칩 내부에 큰 응력이 발생하면 리플레쉬 성능의 악화등의 성능 저하나 칩 결렬등의 파손이 염려된다. 특히 적층하기 위해서 Si의 두께를 수십 ㎛정도로 얇게 했을 경우에는 칩의 강성이 저하해 접속되는 수지 기판이나 몰드되는 레진과의 선팽창 계수차이의 영향이 크게 작용한다. 이것에 의해 동작시의 칩 내부에 큰 열응력이 생긴다. 또 DRAM 칩에 인접하는 수지로부터의 오염에 의한 DRAM의 성능 저하도 염려된다. 그에 대해 상술한 것처럼 적층되는 DRAM 칩의 상하층에 인터페이스 칩(2)과 Si인터포져(3)를 설치함으로써 DRAM 칩(1)이 직접 수지 기판이나 레진과 평면적으로 접속하는 것을 방지하고 있다. 이것으로 동작시에 생기는 Si와 주변 수지의 선팽창 계수차이에 의한 열변형량의 차이는 인터페이스 칩(2)이나 인터포져(3)에 의해 흡수되므로 DRAM 칩(1)에 생기는 응력을 저감 할 수 있다. 또 인터페이스 칩(2)이나 인터포져(3)에 의해 DRAM 칩(1)의 이면이 수지로부터 보호되기 때문에 오염을 방지할 수 있다.

제 2의 인터포져인 Si인터포져(3)는 Si기판을 가지는 DRAM 칩(1)과 수지 기판 인터포져(4)의 사이에 배치된다. Si기판을 가지는 DRAM 칩(1)과 수지 기판 인터 포져(4)와는 선팽창 계수가 다르기 때문에 수지 기판 인터포져(4)에 발생한 응력이 Si기판을 가지는 DRAM 칩(1)에 전해지는 것을 저지하는 완충재로서도 제 2의 인터포져인 Si인터포져(3)가 이용된다. 여기에서 제 2의 인터포져로서 Si인터포져(3)를 이용하고 있기 때문에 제 2의 인터포져와 Si기판을 가지는 DRAM 칩(1)의 선팽창 계수는 같지만 이것에 한정하지 않고 제 2의 인터포져로서 Si기판을 가지는 DRAM 칩(1)의 선팽창 계수 이상으로 더구나 수지 기판 인터포져(4)의 선팽창 계수보다 작은 것이면 이용할 수가 있다. 구체적으로 예를 들면 질화 알루미늄이나 산화 알루미늄과 같은 세라믹스를 이용할 수가 있다.

관통 전극(7)은 도 2에 나타나는 바와 같이 DRAM(1)의 칩 중앙부의 십자 형상(14)으로 배치되고 있다. 관통 전극을 이와 같은 형상으로 배치하는 것에 의해 칩의 쉬링크나 용량 변경등에 의해 칩 치수가 변경되었을 경우나 다른 치수의 칩을 혼재하는 경우 으로서도 전극 배치를 변경하는 일 없이 적층할 수 있다.

수지 기판 인터포져(4)는 평면 치수 18 mm의 정방형 형상이고 4층의 배선층을 가지는 FR-4이다. 수지 기판 인터포져(4)의 하면에 모듈 기판과의 접속을 위한 외음 B단자로서 직경 300 ㎛정도의 납땜 볼(6)이 설치되고 있다. 납땜 볼(6)은 도 2에 나타나는 바와 같이 수지 기판 인터포져(4)의 주변부에 각 4열로 배치되고 있고 DRAM(1)의 칩 직하에는 배치되지 않는 것이다. 이와 같이 납땜 볼(6)을 배치함으로써 동작시의 온도 변화에 의해 생기는 DRAM(1)이나 인터페이스 칩(2); Si인터포져(3) 등의 Si와 모듈 기판과의 열변형량차가 직접 납땜볼(6)의 전단 변형으로서 작용하는 것을 방지할 수 있기 때문에 납땜 접속 신뢰성을 확보할 수가 있다.

반도체장치의 상면에 금속제의 방열판(12)이 설치되고 있다. 방열판의 평면 치수는 수지 기판 인터포져와 동일하게 1변 18 mm의 정방형 형상 두께는 0.3 mm이다. 또한 방열판(12)은 두께 0.2 mm의 열도전성 수지(13)를 이용해 몰드 레진(5)과 접합되어 있다. 본 실시 형태에 있어서 반도체장치의 동작시의 발열 지점은 주로 인터페이스 칩(2)과 DRAM(1)이다. 즉 반도체장치 전체의 평면 치수 18 ×18=324 mm²에 대해서 발열 지점은 7 ×7=49 mm²이고 전체의 15%정도이다. 따라서 방열판(12)에 의해 DRAM(1)이나 인터페이스 칩(2)으로 발열한 열을 평면적으로 넓힐 수가 있어 동작시의 온도 상승을 크게 저감 할 수가 있다. 방열판(12)에 열전도율이 높은 구리합금을 이용함으로써 칩에서의 발열을 효율적으로 평면 방향으로 확산할 수 있는 구조로 하고 있다.

다음에 도 3을 이용해 본 실시 형태에 의한 반도체장치의 주요부 단면 구조에 대해서 설명한다. 도 3은 본 발명의 제 1의 실시 형태에 의한 반도체장치의 주요부 구조를 나타내는 주요부 단면도이다. 또한 도 1 및 도 2와 동일 부호 동일 부분을 나타내고 있다.

적층되는 Si칩 중에서 인터페이스 칩(2)이 최상층에 설치된다. 인터페이스 칩(2)은 Si기판(2A)과 Si기판(2A)의 표면에 집적회로 기술에 의해 형성된 인터페이스 기능을 가지는 회로층(2B)으로 구성되고 있다. 인터페이스 칩(2)이 최상층에 설치되기 때문에 인터페이스 칩(2)에는 관통 전극(7)을 설치할 필요는 없는 것이다.

인터페이스 칩(2)의 하부에 8매의 DRAM(1)이 적층되고 있다. 8매의 DRAM(1) 은 모두 동일 구조이다. DRAM(1)은 Si기판(1A)와 Si기판(1A)의 표면에 집적회로 기술에 의해 형성된 메모리 셀을 구성하는 회로층(1B)으로 구성되어 있다.

각각의 DRAM(1)에는 Si를 관통하는 관통 전극(7)이 설치되고 DRAM(1)과 인터페이스 칩(2)의 통신을 가능하게 하고 있다. 관통 전극(7)은 Si에 설치된 직경 약 3O ㎛의 관통공에 절연층을 설치해 Poly-Si를 충전함으로써 구성되고 있고 각 관통 전극간의 피치는 약 70 ㎛이다. 관통 전극(7)을 Poly-Si로 구성함으로써 관통 전극(7)을 Si와 선팽창 계수차가 큰 Cu 등으로 구성한 경우보다 DRAM(1)의 관통 전극 근방의 열응력 집중을 저감 할 수가 있다. 그 때문에 관통 전극(7) 근방에 배치된 메모리 셀에서도 생기는 응력은 작고 응력에 기인하는 메모리 소자의 특성 변화를 막을 수가 있다. 이것으로부터 관통 전극(7)의 근처에 메모리 셀을 배치할 수가 있으므로 칩 면적을 보다 유효하게 활용할 수가 있다.

각 칩(1)의 관통 전극(7)의 사이는 언더 휠 수지(8)으로 봉합된 범프(9)으로 접합되고 각 DRAM(1) 칩과 인터페이스 칩(2)의 도통이 취해지고 있다. 여기에서 범프(9)에는 Au를 이용하고 언더 휠 수지(8)에는 Au의 선팽창 계수에 가까운 수지를 이용함으로써 온도 변화시에 범프(8)에 생기는 열응력을 저감 해 접속 신뢰성을 확보하고 있다. 접합 후의 범프(9)의 높이는 약 20 ㎛이다.

적층된 DRAM(1)의 하부에 Si인터포져(3)가 배치되고 있다. Si인터포져(3)는 Si기판(3A)과 Si기판(3A)의 표면에 형성된 배선층(3B)으로 구성되고 있다. Si기판(3A)을 관통해 관통 전극(7B)가 설치되고 있다. DRAM(1)에 설치된 관통 전극(7)의 피치가 70 ㎛에 대해서 Si인터포져(3)에 설치된 관통 전극(7B)의 피치는 200 ㎛이 다. 배선층(3B)은 DRAM(1)과의 접속을 위한 70 ㎛피치의 범프(9B)와 200 ㎛피치의 관통 전극(7B)을 접속하는 것이고 배선층(3B)에 의해 배선 피치는 200 ㎛까지 확대된다. 따라서 Si인터포져(3)의 관통 전극(7B)과 DRAM(1)의 관통 전극(7)의 장소는 다르다.

Si인터포져(3)의 하부에 수지 기판 인터포져(4)가 배치되고 있고 Si인터포져(3)와 수지 기판 인터포져(4)의 사이는 Si인터포져(3)의 관통 전극(7B)의 하부에 설치된 납땜 볼(15)에 의해 접합되고 있다. 납땜 볼(15)은 언더 휠 수지(11)에 의해 봉합되고 있다. 이 때 언더 휠 수지(11)에는 선팽창 계수가 납땜에 가까운 재료를 이용함으로써 온도 변화에 의한 접속부의 신뢰성 저하를 방지하고 있다. 수지 기판 인터포져(4)는 4층의 배선층을 갖고 최상층에서의 배선 피치는 Si인터포져(3)와의 접속 때문에 200 ㎛ 내부의 배선층에서 배선 피치가 확대되어 최하층에서의 범프 피치는 800 ㎛이 된다. 각 범프에 도 1 및 도 2에 나타난 바와 같이 모듈 기판과의 접속을 위한 직경 300 ㎛정도의 납땜 볼(6)이 설치되고 있다.

본 실시 형태의 구조에서 메모리 셀과 인터페이스가 다른 반도체소자내에 형성되고 있기 때문에 각 DRAM 칩에는 1000 개 정도의 관통 전극이 필요하다. 그 때문에 각 관통 전극간의 피치는 약 70 ㎛로 하고 있다. 이들의 전극 가운데 DRAM 칩과 인터페이스 칩의 통신에만 이용되는 것은 외부 모듈 기판과 접속할 필요는 없기 때문에 모듈 기판과 접속되는 반도체장치의 외부 단자수는 256개 정도가 된다. 이 때 모듈 기판에서의 배선 피치를 고려하면 반도체장치의 외부 단자는 DRAM 칩의 평면 치수 이상의 평면 면적에 배치할 필요가 발생되는 것을 생각할 수 있다. 또 실장 후의 온도 변화에 대한 접속부의 신뢰성의 관점으로부터도 반도체장치의 외부 단자는 DRAM 칩 직하는 아니고 칩의 주변부에 배치하는 것이 바람직하다. 거기서 본 발명에서는 Si제의 인터포져(3)와는 별도로 수지 기판(FR-4)의 인터포져(4)를 설치함으로써 칩 평면 치수 이상의 평면 치수로 배선을 인회하여 반도체장치의 외부 단자를 DRAM 칩의 주변부에 배치하고 있다. 게다가 복수매의 인터포져(3,4)를 이용함으로써 각 칩간의 관통 전극과 모듈 기판의 단자를 크게 피치가 다른 배선간의 인회를 용이하게 하고 있다. 또 Si제의 인터포져(3)와 수지 기판의 인터포져(4)의 사을 강성이 낮은 납땜과 언더 휠 수지로 접합함으로써 Si와 모듈 기판의 선팽창 계수차이에 기인하여 DRAM 칩에 발생하는 열응력을 저감 할 수가 있다.

다음에 도 4를 이용해 본 실시 형태에 의한 반도체장치에 이용하는 관통 전극의 배치에 대해서 설명한다.

도 4A,4B는 본 발명의 제 1의 실시 형태에 의한 반도체장치에 이용하는 관통 전극의 설명도이고 도 4A는 도 2와 동일하게 본 발명의 제 1의 실시 형태에 의한 반도체장치의 저면도이고 도 4B 4A의 A부확대도이다. 또한 도 1~도 3과 동일 부호 동일 부분을 나타내고 있다.

DRAM(1)의 내부에 있어서 도 4A에 나타나는 바와 같이 관통 전극(7)은 십자 형상으로 배치되고 또 도 4B에 나타나는 바와 같이 각각 6열씩 나열하여 배치되고 있다. 이중 중심2열의 범프(32)는 방열특성을 향상시키기 위한 열전도를 위해 이용되는 것이고 전기적인 신호통신은 받지 않는 것이다. 그리고 외측 각 2열(합계 4열)이 신호나 전원의 배선에 이용 된다. 이와 같이 중심 2열에 열전도를 위한 범프 를 배치함으로써 범프(9)간을 1개의 배선(31)이 통하면 신호나 전원의 배선이 가능해지므로 중심부를 신호핀으로서 이용하기보다도 배선의 인회가 용이해진다. 또한 본 실시형태에서는 열전도를 위한 관통전극을 설치하고 있지만 반도체소자의 발열량이 작은 경우에는 신호나 전원을 위한 전극만으로 구성하는 것도 가능하다. 이 경우 관통전극(7)은 4열씩 나열하여 십자형상을 구성할 수 있다.

다음에 도 5A~5K를 이용하여 본 실시형태에 의한 반도체장치의 제조방법에 대해서 설명한다.

도 5A ~ 5K는 본 발명의 제 1 실시형태에 의한 반도체장치의 제조방법을 나타내는 공정도이다. 또한, 도 1 ~ 도 4B와 동일한 부호는 동일부분을 나타내고 있다.

도 5A에 나타나는 바와 같이 최초로 백 그라인드(BACK GRINDING)를 실시하기 전에 충분한 두께의 인터페이스 칩(2')과 두께 50 ㎛으로 가공된 관통전극을 갖는 1매의 DRAM칩(1)을 용의한다. 이때 DRAM 칩(1)에는 관통 전극(7)이 설치되고 있다. 또 관통 전극(7)의 상부 및 인터페이스 칩(2')에 범프(9)가 설치되고 있다.

다음에 도 5B에 나타나는 바와 같이 인터페이스 칩(2')과 DRAM(1)의 접합면에 언더 휠(8)을 도포해 도 5C에 나타나는 바와 같이 양칩(2') 1의 범프(9)를 접합한다. 이 때 양칩의 범프(9)으로서 이용하고 있는 Au가 금속간 결합하도록 온도상승 함과 동시에 초음파 진동을 주는 것으로 강고한 접합을 실현한다. 또 이 온도상승 공정에 의해 언더 휠 수지(8)가 경화함으로써 또 견고한 접합으로 할 수가 있다. 접합전의 두께 50 ㎛와 얇은 DRAM(1) 칩에는 휘어짐 변형이 생기고 있지만 충 분한 두께를 가지는 인터페이스 칩(2')에 눌러 접합함으로써 DRAM(1) 칩의 휘어진 상태를 교정할 수가 있으므로 접합 후의 휘어진 상태를 작게 할 수가 있다.

또한 본 실시 형태에서 인터페이스 칩(2')과 DRAM(1)을 접합하기 전에 언더 휠 수지(8)를도포해 그 후 칩간의 접합을 실시했지만 침투성이 높은 언더 휠 수지(8)를 이용하는 경우에 칩 간 접합종료후에 언더 휠 수지(8)를 접합 범프간에 침투시켜도 괜찮은 것이다. 이 경우 범프 간 접합시의 언더 휠의 플럭스등에 의한 보이드의 발생을 막을 수가 있다. 다만 이용하는 언더 휠 수지(8)의 침투성이 부족하면 충분히 언더 휠 봉합를 실시할 수 없는 것이 우려되기 때문에 어느 쪽의 공정이 바람직한가는 이용하는 언더 휠 수지의 특성등에 의해 결정할 수가 있다.

다음에 도 5D에 나타나는 바와 같이 접합한 DRAM(1)의 이면에 Au범프(9)를 설치한다. 그리고 설치한 Au범프를 이용해 도 5B에 나타내는 공정으로 되돌아가고 2단째의 DRAM(1)을 앞과 동일한 프로세스로 적층한다. 이 공정을 반복함으로써 인터페이스 칩(2')위에 8매의 DRAM(1)을 적층할 수가 있다.

다음에 도 5E에 나타나는 바와 같이 도 5B~D의 공정으로 적층된 DRAM(1)의 언더 휠 수지(8)를 도포하고 그 후 Au범프(9B)와 관통 전극(7B)을 가지는 Si인터포져(3)를 실은 후 도 5F에 나타나는 바와 같이 양자를 접합한다.

또한 본 실시 형태에서 각 칩간의 접합을 차례로 실행했지만 접합에 이용하는 언더 휠을 가경화의 상태로 적층해 나가 Si인터포져(3)를 적층한 단계에서 본경화시키는 공정을 이용할 수도 있다. 이 경우 전체에 부가하는 열이력을 작게 할 수가 있다.

다음에 도 5G에 나타나는 바와 같이 인터페이스 칩(2)에 두께가 60 ㎛이 될 때까지 백 그라인드를 실시한다. 이 때 이미 8매의 DRAM(1)과 1매의 Si인터포져(3)가 작은 휘어짐으로 접합되고 있기 때문에 인터페이스 칩(2)이 얇아져도 적층된 구조 전체에 큰 휘어진 상태 변형이 생기는 것을 막을 수가 있다. 또 각 칩의 평면 치수는 동일하고 얇은 Si가 노출이 되는 경우는 없기 때문에 핸들링시의 파손 불량등의 발생을 방지할 수가 있다.

다음에 도 5H에 나타나는 바와 같이 Si인터포져(3)의 이면에 납땜 볼(15)을 형성해 도 5I에 나타나는 바와 같이 수지 기판 인터포져(4)와 접합한다. 이 때 Si인터포져(3)와 수지 기판 인터포져(4)의 접합면은 언더 휠 수지(11)으로 봉합한다.

또한 도 5J에 나타나는 바와 같이 수지 기판 인터포져(4)와 인터페이스 칩(2) DRAM(1) Si인터포져(3)를 몰드 레진(5)으로 봉합해 도 5K에 나타나는 바와 같이 수지 기판 인터포져(4)의 이면에 모듈 기판과의 접속을 위한 납땜 볼(6)을 형성함으로써 반도체장치(10)가 제조된다. 또한 필요에 따라서 도 1에 나타난 바와 같이 몰드 레진(5)의 상면에 열도전성 수지(13)를 개재하여 방열판(12)을 설치할 수도 있다. 이러한 공정에 의해 신뢰성이 높은 반도체장치의 조립이 가능해진다.

다음에 도 6을 이용해 본 실시 형태에 의한 반도체장치의 제 2의 제조 방법에 대해서 설명한다.

도 6은 본 발명의 제 1의 실시 형태에 의한 반도체장치의 제 2의 제조 방법을 나타내는 공정도이다. 또한 도 1~도 5K와 동일 부호 동일 부분을 나타내고 있다.

도 5A~5K에 나타난 제 1의 조립 방법에서 DRAM(1) ;인터페이스 칩(2) ; Si인터포져(3) ; 칩 치수로 다이싱 한 후에 적층하고 있다. 이 방법은 각 칩의 제품 비율이 나쁜 상태에서도 각 칩을 검사해 우량품만을 모아 적층할 수가 있으므로 특히 고급 지향의 제품의 조립에 적절한 방법이다. 한편 각 칩의 제품 비율이 좋은 제품의 조립에 있어서는 칩 마다의 적층이 아닌 웨이퍼 상태에서의 적층을 실시함으로써 조립 효율을 향상한 공정을 이용할 수가 있다.

도 6A~6J는 웨이퍼 상태에서의 적층 조립 공정을 나타내고 있다. 최초로 도 6A에 나타나는 바와 같이 백 그라인드를 실시하기 전의 충분히 두꺼운 웨이퍼 상태의 인터페이스 칩(2')과 백 그라인드를 실시하기 전의 웨이퍼 상태의 DRAM(1')을 준비한다. DRAM(1')에는 백 그라인드를 실시하고 있지 않기 때문에 아직 관통은 하고 있지 않지만 Si내부에 매입된 Poly-Si의 전극(7)이 설치되고 있다.

다음에 도 6B에 나타나는 바와 같이 웨이퍼 접합부에는 사전에 언더 휠(8)을 도포해 도 6C에 나타나는 바와 같이 양웨이퍼의 범프가 Au의 금속 간 접합에 의해 접속되어 웨이퍼 상태의 인터페이스 칩(2)과 웨이퍼 상태의 DRAM(1)을 접합한다. 이 때 플럭스(flux)를 포함하지 않는 언더 휠 수지의 사용이나 플럭스를 보내기 위해서 웨이퍼의 일부에 구멍을 설치하는 등으로 언더 휠 수지(8)에 보이드가 발생하는 것을 방지할 수가 있다.

다음에 도 6D에 나타나는 바와 같이 웨이퍼 레벨의 DRAM(1')의 이면에 백 그라인드를 실시하여 Poly-Si의 관통 전극(7)을 노출시킨다.

다음에 도 6E에 나타나는 바와 같이 노출한 전극상에 Au범프(9)를 설치한다. 그리고 도 6B~E가 공정을 반복함으로써 1매의 인터페이스 칩(2)과 8매의 DRAM(1) 을 웨이퍼 상태로 적층할 수가 있다

다음에 도 6F에 나타나는 바와 같이 백 그라인드를 실시하고 있지 않은 웨이퍼 상태의 Si인터포져(3')를 준비해 도 6G에 나타나는 바와 같이 웨이퍼 상태의 Si인터포져(3')를 적층한 DRAM(1)에 접속해 그 후 도 6H에 나타나는 바와 같이 Si인터포져(3')의 이면을 전극이 노출하도록 백 그라인드를 실시한다.

다음에 도 6I에 나타나는 바와 같이 인터페이스 칩(2)의 이면을 두께 60 ㎛까지 백 그라인드 해 도 6J에 나타나는 바와 같이 다이싱 함으로써 인터페이스 칩과 8매의 DRAM(1)과 Si인터포져(3)가 칩 치수로 적층된 구조체가 완성한다. 그 후의 공정은 도 5F 이후에 나타난 공정으로 진행되어 반도체장치(10)가 제조된다.

또한 도 5나 도 6에 나타난 제조 공정은 여러가지 생각할 수 있는 본 발명의 실시 형태에 있어서 칩 상태에서의 조립 방법과 웨이퍼 상태에서의 적층 방법의 각 1개의 제조 방법을 나타낸 것이고 다른 공정으로 제조된 반도체장치에서도 본 발명의 특징을 가지는 구조이면 본 발명의 효과를 얻을 수 있는 것은 말할 필요도 없다.

이상 설명한 것처럼 본 실시 형태에 의하면 메모리 셀을 구성하는 복수매의 DRAM 칩 위에 전메모리 셀을 통괄적으로 제어하는 인터페이스 칩을 적층해 이들의 칩을 관통 전극을 이용해 접속함으로써 발열량을 저감 할 수가 있다.

또 발열량이 큰 인터페이스 칩을 적층되는 반도체 칩의 최상층에 설치함으로써 동작시의 반도체장치의 온도 상승을 억제할 수가 있다.

또한 적층되는 DRAM 칩 위에 인터페이스 칩을 설치해 아래에는 Si의 인터포져를 설치함으로써 DRAM 칩이 얇은 경우에서도 DRAM 칩에 생기는 응력을 저감 할 수 있다.

또 복수매의 인터포져를 이용함으로써 각 칩간의 관통 전극과 모듈 기판의 단자라는 큰 피치가 다른 배선간의 인회를 용이하게 하고 있다.

또한 반도체장치의 외부 단자는 DRAM 칩 직하는 아니고 칩의 주변부에 배치함으로써 실장 후의 온도 변화에 대한 접속부의 신뢰성을 향상할 수 있다.

다음에 도 7A, 7B를 이용해 본 발명의 제 2의 실시 형태에 의한 반도체장치의 구성에 대해서 설명한다.

도 7A, 7B는 본 발명의 제 2의 실시 형태에 의한 반도체장치의 전체 구성을 나타내는 구성도이고 도 7A는 측면 단면도이고 도 7B는 저면도이다. 또한 도 1 및 도 2와 동일 부호 동일 부분을 나타내고 있다.

본 실시 형태의 반도체장치(10A)에서 DRAM(1)의 저면 주변부에 납땜 볼(6)을 설치할 뿐만 아니라 DRAM(1)의 중앙부 직하에 수지 기판 인터포져(4)와 모듈 기판의 접합을 위한 납땜 볼(6A)이 설치되고 있다.

DRAM(1)의 직하에 납땜 볼(6A)을 배치했을 경우 온도 변화에 의한 Si와 모듈 기판의 열변형량차가 납땜 볼(6A)에 전단방향의 부하로서 작용한다. 그러나 DRAM(1)의 중앙부에서는 Si와 모듈 기판의 열변형량차는 발생하지 않는다. 그 때문에 DRAM(1)의 중앙부근방에 배치한 납땜 볼(6A)에는 작은 전단 방향 부하 밖에 발생하지 않고 접속 수명을 확보할 수가 있다. DRAM(1)의 직하에 납땜 볼이 있는 것 으로 칩에서의 발열을 효율적으로 모듈 기판에 보낼수가 있다.

따라서 인터페이스 칩(2)과 모듈 기판의 배선 핀수가 많이 수지 기판 인터포져(4)의 주변부만으로는 납땜 볼(6)을 배치할 수 없는 경우나 인터페이스 칩(2)이나 DRAM(1)의 발열량이 큰 경우에 본 실시 형태와 같은 납땜 볼 배치를 이용할 수가 있다.

다음에 도 8A, 8B 를 이용해 본 발명의 제 3의 실시 형태에 의한 반도체장치의 구성에 대해서 설명한다.

도 8은 본 발명의 제 3의 실시 형태에 의한 반도체장치의 전체 구성을 나타내는 구성도이고 도 8A는 측면 단면도이고 도 8B는 저면도이다. 또한 도 1 및 도 2와 동일 부호 동일 부분을 나타내고 있다.

본 실시 형태의 반도체장치(10B)에서는 수지 기판 인터포져(4)의 하면 전체에 납땜 볼(6B)이 배치되고 있다. 이와 같이 납땜 볼(6B)이 수지 기판 인터포져(4)의 하면 전체에 배치되었을 경우 DRAM(1) 칩의 각부 주변에 배치된 납땜 볼(6B)에는 열변형에 의해 큰 전단 변형 부하가 발생하고 균열발생이나 발생이나 파단이 염려된다. 따라서 이들의 납땜 볼을 신호 배선이나 전원 배선으로서 이용하는 것은 적당하지 않다. 그러나 납땜 볼(6B)에 균열이 발생하거나 파단했을 경우에서도 납땜 볼 없이 DRAM(1) 칩 직하가 공기층이 되어 있는 경우와 비교하면 열전도율은 크기 때문에 납땜 볼(6B)이 없는 경우보다 반도체장치의 방열 특성은 향상한다.

따라서 인터페이스 칩(3)이나 DRAM(1)의 발열량이 크게 방열 특성의 향상이 필요한 반도체장치에서 본 실시 형태와 같은 납땜 볼 배치를 이용할 수가 있다.

다음에 도 9를 이용해 본 발명의 제 4의 실시 형태에 의한 반도체장치의 구성에 대해서 설명한다.

도 9는 본 발명의 제 4의 실시 형태에 의한 반도체장치의 전체 구성을 나타내는 측면 단면도이다. 또한 도 1 및 도 2와 동일 부호 동일 부분을 나타내고 있다.

본 실시 형태의 반도체장치(10C)에서는 수지 기판 인터포져 하면에 납땜 볼은 아닌 핀(81)을 배치하고 있다. 수지 기판 인터포져(4)와 모듈 기판의 접합에 핀 (81)을 이용함으로써 반도체장치(10C)는 납땜 리플로우 공정의 열이력을 받는 것이 없는 것이다. 반도체장치를 리플로우 공정에 통할 때 레진이나 언더 휠등의 수지가 흡습 하고 있으면 레진 크랙등의 파손을 일으키는 것이 우려된다. 그 때문에 모듈 기판에의 실장을 유저측에서 실시하는 경우에 유저가 흡습 관리를 할 필요가 있다. 그러나 본 실시 형태와 같이 핀(81)을 이용해 모듈 기판에의 실장을 실시하는 경우에는 그 필요가 없고 유저측의 부담을 경감할 수가 있다. 다만 본 실시 형태에서는 유저는 모듈 기판에 핀(81)을 받기 위한 소켓을 설치할 필요가 있다.

다음에 도 10을 이용해 본 발명의 제 5의 실시 형태에 의한 반도체장치의 구성에 대해서 설명한다.

도 10은 본 발명의 제 5의 실시 형태에 의한 반도체장치의 전체 구성을 나타내는 측면 단면도이다. 또한 도 1 및 도 2와 동일 부호 동일 부분을 나타내고 있다.

본 실시 형태의 반도체장치(10D)에서 수지 기판 인터포져 하면에 납땜 볼은 아닌 소켓(91)을 배치하고 있다. 본 실시 형태에서 도 9의 실시 형태와 동일하게 유저측에서의 리플로우 공정이 불필요해지기 때문에 유저측의 흡습 관리의 부담을 경감할 수가 있다. 다만 본 실시 형태에서는 유저는 모듈 기판에 소켓(91)에 대응하는 소켓을 설치할 필요가 있다.

다음에 도 11을 이용해 본 발명의 제 6의 실시 형태에 의한 반도체장치의 구성에 대해서 설명한다.

도 11은 본 발명의 제 6의 실시 형태에 의한 반도체장치의 전체 구성을 나타내는 측면 단면도이다. 또한 도 1 및 도 2와 동일 부호 동일 부분을 나타내고 있다.

본 실시 형태에서 1매의 모듈 기판(101)에 전술한 구성의 반도체장치(10)를 복수 탑재함으로써 대용량의 메모리 모듈을 실현하고 있다. 모듈 기판(101)은 모듈 기판 단자(102)를 갖추고 있다. 반도체장치(10)는 DIMM 규격의 모듈 기판상에 한 면에 6개 정도 양면에 12개 정도 탑재하는 것이 가능하다. 1개의 반도체장치(10)의 기억용량을 전술한 것처럼 0.5 GB로 하면 12개의 반도체장치를 갖춘 메모리 모듈의 기억용량은 6 GB가 된다. 따라서 DIMM 규격의 모듈 기판이나 SODIMM 규격의 모듈 기판에 본반도체장치를 실장함으로써 동규격의 현상 제품에 비해 매우 대용량의 메모리 모듈 제품을 얻을 수 있다.

다음에 도 12를 이용해 본 발명의 제 7의 실시 형태에 의한 반도체장치의 구성에 대해서 설명한다.

도 12는 본 발명의 제 7의 실시 형태에 의한 반도체장치의 전체 구성을 나타 내는 측면 단면도이다. 또한 도 1 및 도 2와 동일 부호 동일 부분을 나타내고 있다.

본 실시 형태에서 반도체장치(10E)의 내부에 DRAM(1) 이외의 소자를 탑재하고 있다. 본반도체장치(10E)에서 DRAM(1)의 평면 치수에 비해 수지 기판 인터포져(4)의 평면 치수가 크기 때문에 수지 기판 인터포져(4)상에 칩 저항이나 칩 콘덴서등의 수동 소자(111)를 표면 실장할 수가 있다. 이와 같이 수동 소자를 내장함으로써 반도체장치로서의 기능을 증강할 수가 있다.

다음에 도 13을 이용해 본 발명의 제 8의 실시 형태에 의한 반도체장치의 구성에 대해서 설명한다.

도 13은 본 발명의 제 8의 실시 형태에 의한 반도체장치의 전체 구성을 나타내는 측면 단면도이다. 또한 도 1 및 도 2와 동일 부호는 동일부분을 나타내고 있다.

본 실시 형태에서 8매 적층된 DRAM(1)의 상부에 Si인터포져(121)를 설치해 Si인터포져(121)의 상부에 논리 회로등 DRAM 이외의 반도체소자(122)를 탑재해 최상부에 인터페이스 칩(2)을 배치하고 있다. 이와 같이 DRAM과 DRAM 이외의 회로의 사이에 Si인터포져(121)를 배치함으로써 여러가지 회로와의 혼재가 가능해진다. 이 때 DRAM 이외의 칩(122)에도 DRAM과 같게 관통 전극을 칩 중앙의 십자 형상으로 배치함으로써 유저측의 요구에 대응한 여러가지 칩의 조합이 가능해진다. 또한, DRAM 이외에 탑재하는 칩은 1매일 필요는 없고 복수매의 탑재가 가능하다.

다음에 도 14 및 도 15를 이용해 본 발명의 제 9의 실시 형태에 의한 반도 체장치의 구성에 대해서 설명한다.

도 14에 나타나는 바와 같이 본 발명의 제 9의 실시 형태에 의한 반도체장치의 전체 구성을 나타내는 측면 단면도이다. 도 15는 본 발명의 제 9의 실시 형태에 의한 반도체장치를 탑재한 메모리 모듈의 구성을 나타내는 측면 단면도이다. 또한 도 1 및 도 2와 동일 부호 동일 부분을 나타내고 있다.

도 14에 나타나는 바와 같이 본반도체장치(10G)는 적층된 8매의 DRAM(1)과 적층된 DRAM(1)의 상부에 배치된 제 2의 인터포져인 Si인터포져(3)와 적층된 DRAM(1)의 하부에 배치된 인터페이스 칩(2)과 또한 그 하부에 배치된 수지 인터포져(4)로 구성된다. 이들의 부재 1 2 3 4 몰드 레진(5)으로 봉합된다. 또한 모듈 기판과의 접속을 위한 외부 단자로서의 납땜 볼(6)이 설치되고 있다. 즉 도 1에 나타난 구성이라는 것은 Si인터포져(3) 와 인터페이스 칩(2)의 상하의 배치를 반대로 하고 있다. 인터페이스 칩(2)과 Si인터포져(3)의 두께(예를 들면 60 ㎛)를 DRAM(1)의 두께(예를 들면 50 ㎛) 이상으로 함으로써 조립시나 동작시의 온도 변화등으로 DRAM(1)에 생기는 열응력을 저감함과 동시에 주변의 수지에 의해 DRAM(1)이 오염되어 소자 특성이 악화되는 것을 방지하고 있다. 또 Si인터포져(3) 반도체소자(1)의 선팽창 계수 이상의 선팽창 계수를 가지는 부재를 이용하는 것이 바람직하기 때문에 여기에서 반도체소자(1)와 같은 소재인 Si를 이용하고 있다. 또한 제 2의 인터포져로서 질화 알루미늄이나 산화 알루미늄과 같은 세라믹스를 이용할 수가 있다.

복수매의 DRAM칩(1)과 인터페이스 칩(2)이라는 것은 관통 전극을 이용해 접 속된다. Si인터포져(3)에 설치된 전극은 수지 기판 인터포져(4)에 설치된 전극과 와이어본딩(41)에 의해 접속된다.

도 15에 나타나는 바와 같이 수지 기판 인터포져(4)에 관통하고 있는 열전도성이 뛰어난 동 비어(銅vias,42)가 설치되고 있다. 동비어(42) 수지 기판 인터포져(4)의 하면에 형성된 납땜 볼(6C)과 접속되고 있다. 한편 모듈 기판(50)에 관통하고 있는 열전도성이 뛰어난 동비어(51)가 설치되고 있다. 동비어 51과 42는 납땜 볼(6C)에 의해 접속되어 인터페이스 칩(2)의 발열은 동비어 41,51을 개재하여 외부에 방열된다.

이상의 구성에 의해도 메모리 셀을 구성하는 복수매의 DRAM 칩아래에 전메모리 셀을 통괄적으로 제어하는 인터페이스 칩을 적층해 이들의 칩을 관통 전극을 이용해 접속함으로써 발열량을 저감 할 수가 있다.

또 적층되는 DRAM 칩아래에 인터페이스 칩을 설치해 위에는 Si의 인터포져를 설치함으로써 DRAM 칩이 얇은 경우에서도 DRAM 칩에 생기는 응력을 저감 할 수 있다.

이상 본 발명을 실시 형태에 근거해 구체적으로 설명했지만 본 발명은 상기 실시 형태로 한정되는 것은 아니고 그 취지를 일탈하지 않는 범위에서 여러 가지 변경 가능하다 것은 말할 필요도 없다.

본 발명에 의하면 반도체장치의 동작시의 온도 상승을 저감 할 수 있다.

Claims

적층된 복수의 반도체소자를 갖고 이들의 반도체소자의 적어도 한매가 관통 전극을 이용해 다른 반도체소자와 도통이 취해지고 있는 반도체장치에 있어서,

상기 적층된 복수의 반도체소자 위 혹은 아래에 적층됨과 동시에 외부와 상기 반도체소자의 사이의 인터페이스가 되는 인터페이스 칩을 갖춘 것을 특징으로 하는 반도체장치.
청구항 1 에 있어서,

상기 인터페이스 칩은 상기 적층된 복수의 반도체소자의 최상층에 배치되어 있는 것을 특징으로 하는 반도체장치.
청구항 2 에 있어서,

또한 수지 인터포져와,

상기 수지 인터포져와 상기 적층된 복수의 반도체소자의 사이에 배치되고 상기 반도체소자의 두께 이상의 두께를 갖추고 상기 수지 인터포져의 선팽창 계수보다 작고 상기 적층된 복수의 반도체소자의 선팽창 계수 이상의 선팽창 계수를 가지는 제 2의 인터포져를 갖춘 것을 특징으로 하는 반도체장치.
청구항 1 에 있어서,

또한 상기 적층된 복수의 반도체소자의 최상층에 배치되어 상기 반도체소자의 두께 이상의 두께를 갖추고 상기 적층된 복수의 반도체소자의 선팽창 계수 이상의 선팽창 계수를 가지는 제 2의 인터포져와,

수지 인터포져를 갖추고,

상기 인터페이스 칩은 상기 수지 인터포져와 상기 적층된 복수의 반도체소자의 사이에 배치된 것을 특징으로 하는 반도체장치.
청구항 3에 있어서,

상기 제 2의 인터포져는 Si로 구성되어 있는 것을 특징으로 하는 반도체장치.
청구항 4에 있어서,

상기 제 2의 인터포져는 Si로 구성되어 있는 것을 특징으로 하는 반도체장치.
청구항 1에 있어서,

상기 반도체소자의 적어도 2매 이상은 메모리인 것을 특징으로 하는 반도체장치.