KR100466675B1 - 양 전극간 미소접촉영역 제조방법 - Google Patents

양 전극간 미소접촉영역 제조방법 Download PDF

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Abstract

본 발명은 켈코게나이드 메모리에 사용하기 위한 전극구조에 관한 것으로서, 이 전극은 절두원추 형상을 가지며 아울러 산화 패턴 밑에 폴리실리콘층을 인터컷 에칭함으로써 형성된다. 이러한 구조에 의해 켈코게나이드 재료를 통과하는 전류밀도는 개선된다.

Description

양 전극간 미소접촉영역 제조방법{A METHOD FOR FABRICATING A SMALL AREA OF CONTACT BETWEEN ELECTRODES}
발명의 배경
A. 발명의 분야
본 발명은 반도체 제조기술에 관해, 보다 상세하게는, 예컨대, 켈코게나이드 메모리 셸(chalcoogenide memory cell)과 같은 상태변화 가능한 기억장치에 사용하기 위한 상하부 전극간에 미소 접촉영역을 제조하기 위한 방법에 관한 것이다.
B. 종래기술의 설명
전기적으로 쓰고 지우고 할 수 있는 상태변화재료, 이를테면, 일반적으로 비결정상태와 결정상태 사이 또는 결정상태로 있는 동안에 서로 다른 저항상태간에 전기적으로 스위치될 수 있는 재료를 사용하는 것은 이 분야에 잘 알려져 있다. 상태변화 재료의 사용은, 예컨대, Ovshinsky등 명의의 미국특허 제5,296,716호에 기재되어 있는바, 이 내용은 본 발명에서도 나타나 있으며 켈코게나이드 재료의 동작상 전류이론을 담고 있다.
일반적으로, Ovshinsky 특허에서 거론된 바와 같이, 그와 같은 상태변화 재료는 재료가 일반적으로 비결정상태로 있는 제 1 구조적 상태와 재료가 일반적으로 결정질의 로컬 오더(local order)를 가지는 제 2 구조적 상태 사이에 전기적으로 스위치될 수 있다. 이 재료는 또한 완전히 비결정상태와 완전히 결정상태 사이의 전체 스텍트럼을 가로지르는 로컬오더의 서로 다른 검출상태들 사이에 전기적으로 스위치될 수도 있다. 즉, 그와 같은 재료의 스윗칭은 완전히 비결정상태와 완전히 결정상태 사이에 발생될 것을 요구하는 것이 아니고, 오히려 이 재료는 로컬오더의 변화를 반영하는 점진적인 단계에 스위치 가능하여서 완전히 비결정상태로부터 완전 결정상태로의 스펙트럼을 연결하는 로컬오더의 다수 조건에 의해 표현된 "그레이 스케일(gray scale)"을 제공하도록 한다.
켈코게나이드 재료는 그의 상태에 따라 서로 상이한 전기적 특성을 나타낸다. 예컨대, 비결정상태에서, 이 재료는 결정상태에서보다 낮은 전기적 전도도를 나타낸다. 켈코게나이드 메모리 셸의 동작은 소위 켈코게나이드 활성영역의 켈코게나이드 메모리 재료의 영역이 105내지 107암페어/㎠ 범위의 전류밀도를 전형적으로 가지는 전류펄스를 조건으로 하며 미소기공안에 내포된 활성영역에서 켈코게나이드 재료의 결정상태를 변경시키게 된다. 이 전류 밀도는 경우에 따라 자체에 저 전극재료에 적층된 유전재료중에 미소구멍을 일차 형성함으로써 수행된다. 전형적으로 질화규소의 제 2 유전층은 그다음 구멍이 있는 유전층상에 적층된다. 제 2 유전층은 전형적으로 약 40옹스트롬 두께이다. 켈코게나이드 재료는 그다음 제 2 유전층에 적층되고 그리고 구멍으로 들어간다. 상부 전극재료가 그다음 켈코게나이드 재료상에 적층된다. 전극재료로서 몰리브덴과 질화 티타늄과 같은 재료들이 사용될 수 있으나 공통적으로 탄소가 사용된다. 켈코게나이드 재료로부터 하부 전극재료에까지 공지의 소성 프로세스(firing process)에 의해 제 2 유전층에 기공을 형성함으로써 전도 경로가 제공된다.
소성은 켈코게나이드 재료를 통과하고 그런다음 제 2 유전층의 유전적 파단(breakdown)을 제공하는 구조를 통해 초기 고전류 펄스를 통과하는 것을 포함하여서, 그에 의해 메모리 셸을 통해 형성된 기공을 경유하여 전도경로를 제공하게 된다. 얇은 질화층을 전기적으로 소성시키는 것은 소성에 요구되는 고전류 및 많은 시험시간으로 인해 고밀도 메모리 제품에는 바람직하지 않다.
기공들안의 켈코게나이드 메모리 셸의 활성영역은 광역의 크기와 펄스주기의 적용 전압 펄스에 응하여 결정구조를 변화시키게 된다. 이들 결정구조의 변화는 켈코게나이드 활성영역의 벌크저항을 변화시킨다. 이들 기구의 광범위한 동적영역, 이들의 반응의 선형성, 및 히스테리의 결핍은 이들 메모리 셸에 다중비트 저장능력을 제공한다.
기공 디멘션(예컨대, 직경, 두께 및 체적), 켈코게나이드 화합물, 시그널 펄스 주기 및 시그널 펄스파형과 같은 인자들은 저항의 동적 영역상의 효과, 동적영역의 절대적 단부점 저항, 및 이들 저항에서의 메모리 셸을 설정하는데 요구되는 전류를 가진다. 예컨대, 이를테면 대략 1 미크론의 비교적 큰 기공직경은 보다 높은 프로그래밍 전류 요구사항을 요하고, 예컨대 약 500옹스트롬의 비교적 작은 기공 직경은 보다 낮은 프로그래밍 전류 요구사항을 요한다. 요구된 프로그래밍 전류를 감소시키는데 있어서의 아주 중요한 인자는 기공을 가로지르는 단면적이다.
메로리셸의 켈코게나이드 활성영역의 결정상태를 조절하는데 요구된 에너지 입력은 기공의 최소 측면 디멘션, 예컨대, 미소 에너지 입력 요구사항으로 되는 소형 기공 사이즈에 직접 비례한다. 종래의 켈코게나이드 메모리 셸 제조 기술은 기공의 최소측면 기공디멘션, 직경 또는 폭, 즉 사진식각적 사이즈 한계에 의해 제한된 디멘션을 제공한다. 이는 대략 0.35 미크론 이하의 최소측면 디멘션을 가지는 기공사이즈가 된다. 그러나, 기공 사이즈의 추가적인 감축은 메모리 셸에 쓰기위한 개선된 전류밀도를 얻을 것이 요망된다.
발명의 요약
본 발명은 상기한 문제점을 해소 또는 감소시키고자 한 것이다. 특히, 본 발명은 켈코게나이드 메모리 셸의 양 전극들 간의 미소접촉 영역을 제조하여서 접촉영역이 사진식각적 한계 이하로 최소 디멘션을 제공하고 그에 의해 동작중 요구된 에너지 입력을 켈코게나이드 활성영역까지 감소시키도록 한다. 전극들은 아울러 켈코게나이드 메모리 셸을 통과하는 전류의 제어를 고양시키는 재료특성을 제공하게끔 선택된다. 그결과, 메모리 셸은 더 작게 만들어져서 보다 조밀한 메모리 어레이를 제공하게 되고, 그리고 메모리 셸을 위한 오버롤 파워 요구사항도 최소화 된다.
본 발명의 부가적인 잇점은 후술하는 바와 같으며, 일부는 명세서로부터 명백하거나 또는 본 발명의 실시에 의해 실현될 것이다.
본 발명에 따르면, 본 명세서에서 설명되는 바와같이, 본 발명은 기판상에 도전층을 제공하는 단계, 도전층에 상승부분을 형성시키는 패턴화 단계; 상승부분을 포함하는 도전층에 절연층을 제공하는 단계, 및 도전층의 상승부분의 일부를 노출시키기 위해 절연층의 일부분을 선택적으로 제거하는 단계를 포함하는 반도체 장치의 집적회로의 도전경로 제조방법을 포함한다.
다른 태양에 의하면, 본 발명은 주면을 가지는 기판, 주면상에 제공되는 것으로 상승부분을 가지는 도전층, 제 1 도전층위에 놓여서 상승부분을 노출시키는 절연층, 및 제 1 도전층의 상승부분의 노출부분과 접촉상태로 제공된 프로그램 가능한 저항 재료의 층을 포함하고, 상승부분의 노출된 부분은 제 1 도전층의 상승부분의 잔여부분보다 더 좁게 된 것을 특징으로 하는 집적회로장치를 포함한다.이 때, 상기 프로그램 가능한 저항재료는 흔히 MRAM(Magnetic Random Access Memory), PMC(Programmable Metallization Cell) 또는 PCRAM(Programmable Conductor RAM)으로 불리는 것에 사용되는 것으로서, 켈코게나이트 재료가 대표적이다.
또다른 태양에 있어, 본 발명은 제 1 부분과 제 2 부분을 가지며 그의 폭은 제 2 부분으로부터 제 2 부분의 방향으로 연속적으로 좁아지게 되어 있는 제 1 전극, 제 1 전극과 접촉상태로 제공된 프로그램 가능한 저항 재료의 층, 및 프로그램 가능한 저항재료의 층에 결합된 제 2 전극을 포함하는 집적회로를 포함한다.
본 발명의 실시예를 첨부도면을 참고로 하여 설명하겠다. 다만 이 실시예만이 본 발명에 한정되는 것은 아니다.
첨부도면은 본 발명의 구현예 및 원리를 예시하는 것이다.
도 1은 본 발명의 바람직한 구현예에 따른 질화 티타늄 기판에 폴리실리콘층의 적층이 이루어진 단면도.
도 2는 폴리실리콘층에 산화규소층과 저항재료층의 적층의 단면도.
도 3은 에칭, 마스킹 및 포토레스트 스트리핑 기술을 이용하여 저항재료층과 산화규소층에 에칭된 접촉패턴을 보여주는 단면도.
도 4a는 저항재료와 산화규소층으로부터 형성된 일반적으로 사각형 접촉 패턴의 평면도.
도 4b는 저항재료와 산화규소층으로부터 형성된 일반적으로 원형 접촉 패턴의 평면도.
도 5는 스트립 에칭기술을 이용하여 저항재료층이 벗겨진후 장치의 단면도.
도 6은 폴리실리콘 재료의 층에 절두원추형 팁을 형성하기 위해 종래의 언더컷 등방성의 에칭기술을 이용하여 에칭된 산화규소층 패턴에 의해 피복되지 않은 폴리실리콘 재료층 일부분의 단면도.
도 7은 접촉패턴이 종래의 습식 에칭 기술을 이용하여 제거된 장치의 단면도.
도 8은 팁을 포함하는 폴리실리콘재료의 층을 절연시키기 위해 종래의 박막적층방법을 이용하여 팁을 포함하는 폴리실리콘재료의 층에 절연재료층의 적층을 보여주는 단면도.
도 9는 종래의 화학적/기계학적 평면화(CMP)공정을 이용하여 절연재료층의 평면을 보여주는 단면도.
도 10 은 종래의 박막 적층방법을 이용하여 적층된 켈코게나이드 재료의 단면도.
도 11은 종래의 박막 적층기술을 이용하여 켈코게나이드층에 적층된 도전재료층의 단면도.
도 12는 종래의 마스킹과 에칭기술을 이용하여 켈코게나이드 재료층과 제 2 도전층이 에칭된 후의 단면도.
도 13은 종래의 박막 적층기술을 이용하여 적용된 제 2 절연재료층의 단면도.
도 14는 제 2 절연재료층이 에칭된후의 단면도.
도 15는 상부 도전성 그리드층을 포함하는 완전한 켈코게나이드 메모리 셸의 단면도.
대표적인 구현예의 설명
켈코게나이드 메모리의 전극들 사이에 미소접촉 영역을 제조하는 방법은 상부전극에 의해 켈코게나이드 재료를 거쳐 하부전극과 접촉하는 영역, 즉, 종래 사진식각기술을 이용하여 제공된 것보다 작은 접촉영역을 제공하는 것을 나타낸다. 특히, 본 발명의 대표적인 구현예는 상부전극과 하부전극의 최소 접폭 영역이 하부전극상에 팁을 형성함으로써 형성된 켈코게나이드 메모리를 위한 전극을 제조하는 방법을 제공한다. 이런 방도로, 0.00785㎛2정도로 작은 최소 접촉영역을 가지는 하부전극이 얻어진다. 본 구현예는 따라서 켈코게나이드 메모리를 통과하는 전류의 향상된 제어를 제공하고 따라서 동작중 켈코게나이드 활성영역에 필요한 전체 전류와 에너지 입력을 감소시킨다. 켈코게나이드 활성영역을 통과하는 전체전류는 2㎃이다. 따라서, 대표적인 구현예에 의해 요구된 전류밀도는 1×106A/㎠ 내지 1×107A/㎠이다. 아울러, 대표적인 구현예는 메모리 셀이 보다 소형으로 제작될 수 있도록 하며 따라서 보다 조밀한 메모리 어레이의 제조가 가능하게 되고 메모리 셸에 필요한 오버롤 파워 요구사항도 최소화되게 된다.
그럼 첨부도면을 참고로 하여 본 발명의 대표적인 구현예는 설명하기로 한다. 참고로, 전체 도면에 걸쳐 동일부품에 대해서는 동일부호를 사용할 것이다.
도 1 내지 도 15를 참고로 보면, 켈코게나이드 메모리를 위한 상하부 전류 사이에 미소 접촉영역을 제조하기 위한 방법의 대표적인 구현예가 설명된다. 폴리실리콘층, 즉,도전재료층(22)이 예컨대 도 1에 예시한 바와 같이 화학적 증착(CVD)과 같은 종래의 박막적층 방법을 이용하여 기판(20)에 적층된다. 도전재료층(22)은 5000내지 7000 옹스트롬 범위의 일정한 두께를 가지며, 바람직하기로는 대략 6500옹스트롬의 두께를 가질 것이다. 기판(20)은 또한 예컨대 실리콘, TiN, 카본, WiSix, 또는 텅스텐과 같은 도전재료로 이루어지는데 바람직하기로는 실리콘으로 이루어진다. 기판(20)은 또한 켈코게나이드 메모리를 억세스하기 위해 사용된 하부 전극 그리드(도시하지 않았음)를 포함하는 것이 바람직하다.
도전재료층(22)에는 가급적 CVD에 의해 산화규소층(23)이 적층되고 가급적 500옹스트롬의 두께를 갖는다. 산화규소층(23)에는 도 2에 예시된 바와 같이 프로그램 가능한 저항재료층(24)이 펼쳐져 있다. 이 저항재료층(24)은 가급적 켈코게나이드 재료로서 약 15,000옹스트롬의 일정 두께를 갖는다.
도 3에 도시한 바와같이 종래의 마스킹, 엑스포싱, 에칭, 및 포토레지스트 스트리핑 기술을 이용하여 저항재료층(24)과 산화규소층(23)에는 접촉패턴(26)이 에칭된다. 접촉패턴(26)은 저항재료층(24)과 산화규소층(23)으로부터 예컨대 도4b에 도시한 사각형 블록, 또는 도 4b에 도시한 원형블록으로 형성될 수 있다. 접촉 패턴(26)은 가급적 도4b에 도시한 원형블록으로 되는 종래의 접촉구멍 마스크를 이용하여서 형성된다. 접촉패턴(26)의 최소측면 디멘션은 대략 0.4㎛이다. 이 접촉패턴(26)은 폴리실리콘층(22)에 공통하는 수평하면(28)과 그의 외주에 수직측벽(27)을 포함한다.
저항재료층(24)은 그다음 도 5에 도시한 바와같이 접촉패턴(26)이 산화규소층(23)에 패턴화된 후 종래의 스트리핑 기술을 이용하여 제건된다. 따라서, 산화규소층(23)은 접촉패턴으로서 남는다. 이 접촉패턴의 산화규소층(23)은 폴리실리콘층(22)이 후속적으로 에칭되었을 때 마스킹층으로서 이용된다.
산화규소층(23)에 의해 피복되지 않은 폴리실리콘층(22)의 부분은 에칭되고, 그리고 산화규소층(23) 밑의 부분은 습식에칭 또는 건식 플라즈마 에칭기술을 이용하여 언더컷 되어서 도 6에 도시한 바와같이 폴리실리콘층(22)에 절두원추형상의 팁(30)을 형성하게 된다. 최종의 팁(30)은 대략 0.1㎛의 최소 절두체의 측면디멘션을 가지는 절두원추체이다. 이 팁(30)의 베이스는 대략 0.4㎛의 기본 최소측면 디멘션, 즉 접촉패턴(26)의 측면 디멘션과 같은 디멘션을 갖는다. 팁(30)은 대략 2000옹스트롬의 높이를 가진다. 산화규소층(23)의 제거는 도 7에 도시한 바와 같이 종래의 습식 에칭기술을 이용하여 수행된다. 접촉패턴(28)은 따라서 0.00785㎛2[π×(0.1/2)2]의 층(22)의 절두원추형 팁(30)의 베이스의 접촉영역을 한정하는 수단을 제공한다.
절연재료층(32)이 예컨대 CVD와 같은 종래의 박막 적층방법을 이용하여 팁(30)을 포함하는 폴리실리콘층(22)에 적층되어서 도8에 예시한 바와 같이 팁(30)을 포함하는 폴리실리콘층(22)을 절연시키게 된다. 절연재료층(32)은 대략 2000 내지 5000옹스트롬의 일정한 두께를 가지는데, 가급적 팁(30)의 높이와 같은 대략 2000옹스트롬의 두께를 가진다. 절연재료층(32)은 산화규소 또는 질화규소, 가급적이면 산화규소로 이루어진다.
절연재료층(32)은 가급적 도 9에 예시한 종래의 화학적/기계적 평면화(CMP)공정을 이용하여 평면화된다. 이 CMP 공정은 하부전극으로 언급된 폴리실리콘층(22)에 형성된 팁(30)의 상부면(24)을 노출시킨다.
켈코게나이드 메모리 셸은 그 다음 예컨대 박막적층, 마스킹, 및 에칭 공정과 같은 종래의 반도체 공정기술을 이용하여 폴리실리콘층(22)의 팁(30)을 받아들이면서 형선된다. 도 15에 도시한 바와 같이, 켈코게나이드 메모리 셸은 가급적 켈코게나이드 재료층(34), 상부전극으로서 기능을 하는 도전재료층(36), 내부유전층(ILD)(38), 및 상부 도전층(40)을 포함한다.
켈코게나이드 재료층(34)은 도10에 도시한 바와같이 종래의 박막 적층방법을 이용하여 적층될 수 있다. 켈코게나이드 재료층(34)은 대략 500옹스트롬 두께로 되는 것이 바람직하다. 이들 메모리 셸을 위한 전형적인 켈코게나이드 화합물은 비결정상태에서 Te의 평균 농도가 70%이하, 전형적으로는 60%, 더 나아가 23% 내지 56%, 가장 바람직하기로는 약 48% 내지 56% Te를 갖는다. Ge의 농도는 전형적으로 대략 15% 이상이고 평균으로는 약 17% 내지 약 44%, 일반적으로 50% Ge이하로서, 이 클래스의 원칙적인 나머지 구성요소는 Sb이다. 비율은 구성요소의 원자 비율로 나타낸다. 특히 대표적인 구현예에 있어, 이들 메모리 셸의 켈코게나이드 화합물은 약 56%의 Te농도, 약 22%의 Ge농도, 및 약 22%의 Sb농도로 이루어진다. 재료들은 전형적으로 Tea Geb Sb100-(a+b)의 특징을 갖는 것으로, 이때 a는 약70%와 같거나 이하로서 바람직하기로는 약 40% 내지 약 60%범위의 값이고, b는 약 15%와 50%이하, 가급적이면 약 17% 내지 44% 범위의 값이고 그 나머지는 Sb이다.
도 11에 도시한 바와 같이, 종래의 박막적층 기술을 이용하여 켈코게나이드층(34)위에는 600옹스트롬 두께의 탄소층(35)이 제공된다. 이 탄소층(35)위에는 도전재료층(36)이 도 11에 도시한 바와같이 종래의 적층기술을 이용하여 적층된다. 그에 의해 도전재료층(36)은 켈코게나이드 메모리 셸을 위한 상부 전극을 제공한다. 도전재료층(36)은 가급적 질화티타늄(TiN)이지만, 경우에 따라 Tin 또는 탄소로 될수 있으며 약 500옹스트롬의 두께를 갖는다. 층(34-36)은 후속적으로 도 12에 도시한 바와 같이 종래의 마스킹 및 에칭기술을 이용하여 에칭된다.
도 13에 도시한 바와 같이, ILD층(38)이 그다음 종래의 박막적층기술을 이용하여 적용된다. 이 ILD층(38)은 대략 3500옹스트롬 두께이고 산화규소로 이루어진다. ILD층(38)은 그다음, 도 14에 도시한 바와 같이, 종래의 마스킹 및 에칭 공정을 이용하여 다시 에칭되어 상부도전 그리드(40)에 의해 상부전극 또는 도전재료층(36)에 접근하게 된다. 상부 도전 그리드 상호 접속부(40)는 종래의 박막 적층 공정을 이용하여 도전재료의 블랭킷 적층을 먼저 적용함으로써 형성되고 그런다음 도전재료를 에칭함으로써 도15에 도시한 바와 같이 ILD층(38)의 표면상에 연장하는 상부 도전성 그리드 상호접속부를 형성하도록 한다. 상부 도전성 그리드(40)의 재료는 예컨대 Ti, TiN, 또는 알루미늄과 같은 재료로써 가급적이면 알루미늄이 좋다.
대표적인 구현예에 있어, 상기한 방법은 상하부도체 즉 전극의 X-Y 그리드에 의해 어드레스될 수 있는 켈코게나이드 메모리 셸 어레이를 형성하는데 이용된다. 대표적인 구현예에서, 당업자들이 잘 알다시피 다이오드들은 켈코게나이드 메모리 셸이 일련적으로 제공되어 개객의 켈코게나이드 메모리 셸로부터/ 그리고 셸에 대해 쓰고/ 읽을 수 있는 동작을 가능하게 한다. 본 발명은 하부전극 상에 예컨대 폴리실리콘층(22)에 다수의 켈코게나이드 메모리 셸이 생성될 수 있도록 다수의 팁(30)의 제조를 포함한다. 첨부도면에서는 명료한 예시를 위해 단지 단일 팁(30)만을 보여준다. 아울러, 재료의 범위는 각층에 대해 이용될 수 있지만, 각층에 선택된 특정재료들의 당업자가 알 수 있는 바와 같이 다양한 에칭 공정중 적절한 선택성을 부여할 수 있도록 선택되어야 한다.
당업자에게는 본 발명의 설명으로부터 본 발명의 다른 구현예들도 가능할 것을 잘 알 수 있을 것이다. 따라서 본 발명의 설명 및 실시예는 단지 예시적인 것으로써 본 발명의 범위는 다음의 특허청구의 범위로 나타날 것이다.

Claims (33)

  1. 기판상에 제1도전층을 제공하는 단계;
    상기 제1도전층에 상승부분을 형성하기 위해 제1도전층을 패턴화시키는 단계;
    상기 상승부분을 포함하는 상기 도전층상에 절연층을 제공하는 단계;
    상기 도전층의 상승부분의 일부를 노출시키기 위해 상기 절연층의 일부분을 선택적으로 제거하는 단계; 및
    상기 도전층의 상승부분의 노출부분상에 프로그램 가능한 저항재료를 적층하는 단계를 포함하는 것을 특징으로 하는 전기접촉부 제조방법.
  2. 제 1 항에 있어서, 상기 프로그램 가능한 저항재료와 접촉상태로 상기 도전층을 적층시키는 단계를 아울러 포함하는 것을 특징으로 하는 전기접촉부 제조방법.
  3. 제 2 항에 있어서, 상기 프로그램 가능한 저항재료가 켈코게나이드 재료를 포함하는 것을 특징으로 하는 전기접촉부 제조방법.
  4. 제 3 항에 있어서, 제1도전층 패턴화 단계에 앞서
    상기 제1도전층 상에 산화층을 형성하는 단계; 및
    이격된 산화패턴들을 형성하기 위해 상기 산화층을 패턴화하는 단계를 아울러 포함하는 것을 특징으로 하는 전기접촉부 제조방법.
  5. 제 4 항에 있어서, 상기 도전층 패턴화 단계가 상기 제 1 도전층을 에칭하여서 상승부분이 각 산화패턴 아래의 상기 제 1 도전층에 형성되도록 한 것을 특징으로 하는 전기접촉부 제조방법.
  6. 제 5 항에 있어서, 절연층 제공단계가 상기 절연층을 상기 상승부분과 동일한 두께까지 적층되는 것을 포함하고, 아울러 상기 제조방법은,
    상기 상승부분의 상부부분을 노출시키기 위해 상기 절연층의 부분들을 선택적으로 제거하는 단계를 아울러 포함하는 것을 특징으로 하는 전기접촉부 제조방법.
  7. 제 6 항에 있어서, 각 상승부분상에 켈코게나이드 재료의 패턴을 형성하는 단계; 및
    각 켈코게나이드 재료 패턴상에 제 2 도전층을 형성하는 단계를 아울러 포함하는 것을 특징으로 하는 전기접촉부 제조방법.
  8. 삭제
  9. 제 7 항에 있어서, 상기 켈코게나이드 재료가 Te, Ge, 및 Sb를 포함하고 그 비율은 TeaGebSbc되고 이때 a, b 및 c는 구성요소를 100%로 본 원소비율로서 a≤70 및 15≤b≤50, 및 c=100-(a+b)인 것을 특징으로 하는 전기접촉부 제조방법.
  10. 주면을 가지는 기판;
    상기 주면상에 제공된 것으로서 상승부분을 가지는 제1도전층;
    상기 제1도전층 위에 놓여져서 상기 상승부분의 일부를 노출시키는 절연층; 및
    상기 제1도전층의 상승 노출부분과 접촉상태로 제공된 프로그램 가능한 저항재료층을 포함하고, 상기 상승부분의 노출부분과 접촉상태로 제공된 프로그램 가능한 저항재료층을 포함하고, 상기 상승부분의 노출부분은 상기 제1도전층의 상기 상승부분의 잔여부분보다 더 좁은 것을 특징으로 하는 집적회로.
  11. 제 10 항에 있어서, 상기 도전층의 상승부분의 높이가 상기 절연층의 두께와 같은 것을 특징으로하는 집적회로.
  12. 제 10 항에 있어서, 상기 제1도전층의 상승부분의 높이가 상기 절연층의 두께와 같은 것을 특징으로 하는 집적회로.
  13. 제 10 항에 있어서, 상기 프로그램 가능한 저항재료 층에 결합된 제2도전층을 포함하는 것을 특징으로 하는 집적회로.
  14. 제 10 항에 있어서, 상기 제1도전층의 상승부분이 절두원추형을 가지는 것을 특징으로 하는 집적회로.
  15. 삭제
  16. 제 12 항에 있어서, 상기 켈코게나이드 재료가 Te, Ge, 및 Sb를 포함하고 그 비율은 TeaGebSbc되고 이때 a, b 및 c는 구성요소를 100%로 본 원소비율로서 a≤70, 15≤b≤50, 및 c=100-(a+b)인 것을 특징으로 하는 집적회로.
  17. 제 16 항에 있어서, a 및 b가 각기 40≤a≤60 및 17≤b≤44인 것을 특징으로 하는 집적회로.
  18. 제 10 항에 있어서, 상기 프로그램 가능한 저항재료층을 통과하는 전체전류가 2mA인 것을 특징으로 하는 집적회로.
  19. 제 1 부분과 제 2 부분을 가지며 폭은 제 2 부분으로부터 제 1 부분으로의 방향으로 연속적으로 좁아지게 되어 있는 제 1 전극;
    상기 제 1 전극과 접촉상태로 제공된 프로그램 가능한 저항재료층; 및
    상기 프로그램 가능한 저항재료층에 결합된 제 2 전극을 포함하는 것을 특징으로 하는 집적회로.
  20. 제 19 항에 있어서, 상기 프로그램 가능한 저항재료가 켈코게나이드를 포함하는 것을 특징으로 하는 집적회로.
  21. 제 19 항에 있어서, 상기 프로그램 가능한 저항재료와 상기 제 2 전극을 둘러싸는 절연재료층을 아울러 포함하는 것을 특징으로 하는 집적회로.
  22. 제 19 항에 있어서, 상기 프로그램 가능한 저항재료가 절두원추 형상을 가지는 것을 특징으로 하는 집적회로.
  23. 다수의 메모리 셸로 이루어지며, 각 메로리 셸은 제 1 부분과 제 2 부분을 가지며 폭은 제 2 부분으로부터 제 1 부분으로의 방향으로 연속적으로 좁아지게 되어 있는 제 1 전극;
    상기 제 1 전극과 접촉상태로 제공된 프로그램 가능한 저항재료층; 및
    상기 프로그램 가능한 저항재료층에 결합된 제 2 전극을 포함하는 것을 특징으로 하는 집적회로 메모리 장치.
  24. 제 23 항에 있어서, 상기 프로그램 가능한 저항재료가 켈코게나이드를 포함하는 것을 특징으로 하는 집적회로.
  25. 제 23 항에 있어서, 각 메모리 셸은 상기 프로그램 가능한 저항재료와 상기 제 2 전극을 둘러싸는 절연재료층을 아울러 포함하는 것을 특징으로 하는 집적회로.
  26. 제 23 항에 있어서, 상기 제 1 전극이 절두원추형상으로 된 것을 특징으로 하는 집적회로.
  27. 반도체 기판에 도전층을 적용시키는 단계;
    상기 도전층에 이격된 패턴을 가지는 산화층을 적용시키는 단계;
    선단부분이 각 산화층 패턴 아래의 도전층에 형성되어지도록 도전층을 에칭시키는 단계;
    상기 도전층의 선단부분을 피복하기 위해 상기 도전층에 절연층을 적층시키는 단계; 및
    상기 도전층의 선단부분의 상부분을 노출시키기 위해 상기 절연층의 일부분을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 집적회로의 도전경로 제조방법.
  28. 제 27 항에 있어서, 상기 절연층이 도전층의 각 선단부분의 높이와 동일한 두께로 적층된 것을 특징으로 하는 집적회로의 도전경로 제조방법.
  29. 제 28 항에 있어서, 상기 제거 단계가 선단부분의 상부분을 노출시키기 위해 화학적/기계적 폴리싱 공정을 포함하는 것을 특징으로 하는 집적회로의 도전경로 제조방법.
  30. 기판에 제 1 도전층을 적용하는 단계;
    상기 제 1 도전층에 다수의 이격된 패턴을 포함하는 산화층을 적용하는 단계;
    각 산화층 패턴 밑에 선단부분이 형성되도록 상기 제 1 도전층을 에칭시키는 단계;
    상기 산화층을 제거하는 단계;
    상기 선단부분을 포함하는 제 1 도전층에 절연층을 적층시키는 단계;
    선단부분의 상부표면을 노출시키기 위해 상기 절연층의 일부분을 제거하는 단계;
    상기 각 선단부분의 상부표면에 켈코게나이드 재료층을 적용하는 단계; 및
    켈코게나이드 재료의 각 패턴에 제 2 도전재료를 적용하는 단계를 포함하는 것을 특징으로 하는 켈코게나이드 메모리셸 제조방법.
  31. 삭제
  32. 제 30 항에 있어서, 상기 켈코게나이드 재료가 Te, Ge, 및 Sb를 포함하고 그 비율은 TeaGebSbc되고 이때 a, b 및 c는 구성요소를 100%로 본 원소비율로서 a≤70, 15≤b≤50, 및 c=100-(a+b)인 것을 특징으로 하는 켈코나이드 메모리셸 제조방법.
  33. 제 32 항에 있어서, a 및 b가 각기 40≤a≤60 및 17≤b≤44인 것을 특징으로 하는 켈코나이드 메모리셸 제조방법.
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