JP4747231B2 - 電極間に小面積のコンタクトを製造するための方法 - Google Patents

Description

発明の背景
Ａ．発明の分野
本発明は、一般的には半導体製造技術に関し、より詳細には、相変化可能なメモリ、例えばカルコゲナイドメモリセルで使用するための、上下の電極の間に狭い面積のコンタクトを製造するための方法に関する。
Ｂ．従来技術の説明
電子メモリアプリケーションのために、電子的に書き換え可能な、かつ消去可能な相変化する材料、例えばほぼアモルファス（非晶質）状態とほぼ結晶質状態との間、または結晶質状態に維持されながら異なる抵抗状態の間で電気的にスイッチングできる材料を使用することは、当技術分野で周知となっている。相変化する材料を使用することは、例えば、オブシンスキー（Ovshinsky）外の名義の米国特許第5,296,716号に開示されており、この米国特許の開示内容を本明細書で従来例として引用する。この米国特許第5,296,716号は、ほぼ現在の技術状態を示すものであり、カルコゲナイド材料の動作の現在の理論を説明しているものと考えられる。
一般的に、前記オブシンスキー特許に開示されているように、かかる相変化する材料は、材料がほぼアモルファス状態となっている第１構造状態と材料がほぼ結晶質の局部的秩序を有する第２の構造状態との間で電気的にスイッチングできる。この材料は完全なアモルファス状態と完全な結晶質状態との間の全晶質状態にわたり、局部的秩序の異なる検出可能な状態の間に電子的にスイッチングすることもできる。すなわちかかる材料のスイッチングは、完全なアモルファス状態と完全な結晶質状態との間で行う必要はなく、むしろこの材料は完全なアモルファス状態から完全な結晶質状態までの全晶質状態に広がる局部的秩序の多数の状態によって表示される「グレースケール（gray scale）」を与えるよう、局部的秩序の変化を示す増分的なステップでスイッチングすることができる。
カルコゲナイド材料はその状態に応じて異なる電気的特性を示す。例えばこの材料がアモルファス状態にあると、結晶質状態よりも低い電気伝導度を示す。カルコゲナイドメモリセルを作動するにはカルコゲナイド活性領域と称されるカルコゲナイドメモリ材料のある領域に、一般に１０⁵〜１０⁷Ａ／ｃｍ²の間の電流密度の電流パルスを加え、微細孔内に含まれる活性領域内のカルコゲナイド材料の結晶質状態を変化させる必要がある。このような電流密度は、まず下方電極材料上に堆積された誘電材料内に小さい開口部を設けることによって得ることができる。次に、誘電層上の開口部内に一般に窒化シリコンから成る第２の誘電層を堆積する。この第２の誘電層は一般に約４０オングストロームの厚さとなっている。次に、第２の誘電層上、かつ開口部内にカルコゲナイド材料を堆積し、次にこのカルコゲナイド材料上に上部電極材料を堆積する。電極材料として一般に炭素が使用されるが、これまで他の材料、例えば窒化モリブデンおよび窒化チタンも使用されている。次に、周知の焼成方法により第２の誘電層内に小孔を形成することにより、カルコゲナイド材料から下方の電極材料まで導電路を設ける。
焼成を行うには、カルコゲナイド材料を通過し、第２の誘電層の誘電降伏を生じさせる初期の大電流パルスを構造体に流し、よってメモリセルを通過するように設けられた小孔を通る導電路を設ける。焼成には大電流が必要であり、かつ長い検査時間が必要であるので、高密度メモリ製品に対しては窒化物の薄膜を電気的に焼成することは望ましくない。
小孔内のカルコゲナイドメモリセルの活性領域は広い範囲の大きさおよびパルス幅の印加電圧パルスに応答して、結晶質構造を変えるものと考えられている。これらの結晶質構造の変化はカルコゲナイド活性領域のバルク抵抗を変える。これら装置のダイナミックレンジが広いこと、そのレスポンスが線形であることおよびヒステリシスがないことにより、これらのメモリセルに多数のビット記憶機能が与えられている。
ファクター、例えば孔の寸法（例えば直径、厚みおよび容積）、カルコゲナイドの組成、信号パルスの長さおよび信号パルスの波形は、抵抗のダイナミックレンジの大きさ、ダイナミックレンジの絶対的上下限点の抵抗およびこれら抵抗にメモリセルを設定するのに必要な電流に影響している。例えば比較的大きい孔径、例えば約１ミクロンであると、プログラム電流条件はより高くなるが、他方、孔径が比較的小さいと、例えば、約５００オングストロームである結果として、プログラム電流条件は低くなる。必要なプログラム電流を低減する際に最も重要なファクターは、孔の断面積である。
メモリセルのカルコゲナイド活性領域の結晶質状態を調整するのに必要なエネルギー入力は、孔の径方向の最小寸法の大きさに直接比例する。すなわち孔のサイズがより小さくなると、エネルギー入力条件も小さくなる。従来のカルコゲナイドメモリセルの製造技術はフォトリソグラフィのサイズ限界によって制限される径方向の最小孔寸法、直径すなわち孔の幅を定めている。この結果、孔のサイズは約０．３５ミクロンまでの径方向の最小寸法となっている。しかしながら、メモリセルへの書き込みを行う電流密度を改善するためには、孔の寸法を更に小さくすることが望ましい。
発明の概要
本発明は、上記問題の一つ以上の作用を解消または少なくとも低減するものである。特に本発明は、接触面積がフォトリソグラフィ技術の限界よりも小さい最小寸法となり、よって作動中のカルコゲナイド活性領域への必要なエネルギー入力を低減するように、カルコゲナイドメモリセルの電極の間に狭い接触面積を形成する方法を提供するものである。これらの電極はカルコゲナイドメモリセルを通る電流の制御を改善できるような材料特性を提供するように更に選択される。この結果、メモリセルはメモリアレイをより密にするように、より小さくすることができ、メモリセルに対する全電力条件が最小にされる。
次の説明の一部で本発明の別の利点を記載し、一部はこの説明から明らかとなるし、また本発明を実施することによって認識できよう。
本明細書に広義に記載し、具現化される本発明の目的によれば、本発明は、基板上に第１導電層を設ける工程と、前記第１導電層の盛り上げられた部分を形成するように前記第１導電層をパターン化する工程と、前記盛り上げられた部分を含む前記第１導電層上に絶縁層を設ける工程と、前記第１導電層の前記盛り上げられた部分の一部を露出するように前記絶縁層の一部を選択的に除去する工程とを備えた半導体装置を製造する方法を提供するものである。
別の観点によれば、本発明は、第１表面を有する基板と、前記第１表面に設けられた、盛り上げられた部分を有する第１導電層と、前記第１導電層に重なり、前記盛り上げられた部分の一部を露出する絶縁層と、前記第１導電層の前記盛り上げられた部分の前記露出した部分に接触するように設けられた、プログラム可能な抵抗材料の層とを含み、前記盛り上げられた部分の前記露出した部分が前記第１導電層の前記盛り上げられた部分の他の部分よりも狭くなっている集積回路を提供するものである。
更に別の観点によれば、本発明は、第１部分および第２部分を有し、この第２部分から第１部分への方向に連続的に幅が狭くなっている第１電極と、前記第１電極に接触するように設けられたプログラム可能な抵抗材料の層と、プログラム可能な抵抗材料の前記層に結合された第２電極とを含む集積回路を提供するものである。
上記の一般的な説明と下記の詳細な説明の両方は、典型的かつ説明的なものであって、請求の範囲にあるような、それぞれの発明を説明したものではないことを理解すべきである。
【図面の簡単な説明】
本明細書の一部に組み込まれ、この一部を構成する添付図面は、本発明の説明と共に本発明の一実施形態を示し、本発明の原理を説明している。図中、
図１は、本発明の好ましい実施形態に係わる窒化チタンの基板にポリシリコンの層を堆積することを示す部分断面図である。
図２は、ポリシリコンの層に酸化シリコンの層およびレジスト材料の層を堆積することを示す部分断面図である。
図３は、エッチング、マスキングおよびフォトレジスト剥離技術を用いてレジスト材料の層および酸化シリコン層においてエッチングされるコンタクトパターンの部分断面図である。
図４（ａ）は、レジスト材料および酸化シリコン層から形成された、ほぼ長方形のコンタクトパターンの上面図である。
図４（ｂ）は、レジスト材料および酸化シリコン層から形成された、ほぼ円形のコンタクトパターンの上面図である。
図５は、剥離エッチング技術を用いてレジスト材料層を剥離した後の装置の部分断面図である。
図６は、ポリシリコン材料の層内に切頭円錐形の先端を形成するのに、従来のアンダーカット等方性エッチング技術を用いてエッチングされる酸化シリコン層パターンでカバーされていない、ポリシリコン材料の層の一部の部分断面図である。
図７は、従来の湿式エッチング技術を用いてコンタクトパターンを除去した後の装置の部分断面図である。
図８は、先端を含む、ポリシリコン材料の層を分離するのに、従来の薄膜堆積方法を用いて、先端を含むポリシリコン材料の層に絶縁材料の層を堆積する工程の部分断面図である。
図９は、従来の化学的、機械的平坦化（ＣＮＴ）方法を用いて、絶縁材料の層の平坦化を行う工程の部分断面図である。
図１０は、従来の薄膜堆積方法を用いて堆積するカルコゲナイド材料層の部分断面図である。
図１１は、従来の薄膜堆積技術を用いてカルコゲナイド層の上に堆積された導電性材料の層の部分断面図である。
図１２は、従来のマスキングおよびエッチング技術を用いてエッチバックされた後のカルコゲナイド材料の層および導電性材料の第２層の部分断面図である。
図１３は、従来の薄膜堆積技術を用いて塗布された絶縁材料の第２層の部分断面図である。
図１４は、エッチバックされた後の絶縁材料の第２層の部分断面図である。
図１５は、上部導電性グリッド層を含む完全なカルコゲナイドメモリセルの部分断面図である。
好ましい実施形態の説明
カルコゲナイド材料を介し、下方電極と上方電極との間のコンタクトの面積を従来のフォトリソグラフィ技術を用いて現在得られる面積よりも狭くする、カルコゲナイドメモリの電極の間に小面積のコンタクトを製造する方法が提供される。特に本発明の好ましい実施形態は、下方電極上に先端を形成することにより、下方電極と上方電極との間に最小面積のコンタクトが形成されるカルコゲナイドメモリのための電極を製造する方法を提供するものである。このように、０．００７８５μｍ²もの狭い最小面積のコンタクトを有する下方電極が得られる。従って、現在好ましい実施形態は、こうして得られたカルコゲナイドメモリを通過する電流の制御を改善するので、作動中にカルコゲナイド活性領域に必要な総電流およびエネルギー入力を低減する。カルコゲナイド活性領域を通過する総電流は２ミリアンペア（ｍＡ）である。従って、好ましい実施形態が必要とする電流密度は１×１０⁶Ａ／ｃｍ²〜１×１０⁷Ａ／ｃｍ²である。更に、好ましい実施形態によりメモリセルをより小さく製造できるので、より密なメモリアレイを製造することができ、メモリセルに対する全体の電力条件を最小にできる。
次に、添付図面に一例が示されている本発明の好ましい実施形態について詳細に説明する。種々の図にわたって可能であれば、同じまたは同様な部品を示すために同一の参照番号を使用することとする。
図面、特に図１〜１５を参照し、カルコゲナイドメモリのための上方電極と下方電極との間に小面積のコンタクトを製造する方法の好ましい実施形態について説明する。図１に示されるように、従来の薄膜堆積方法、例えば化学的気相成長法（ＣＶＤ）を用いて基板２０に導電性材料、好ましくはポリシリコンの層２２を堆積する。この導電性材料の層２２は５０００〜７０００オングストロームの範囲のほぼ均一な厚みを有することができ、好ましくは約６５００オングストロームのほぼ均一な厚みを有する。基板２０の導電性材料、例えばシリコン、ＴｉＮ、炭素、ＷｉＳｉ_xまたはタングステンから構成でき、好ましくはシリコンから構成される。基板２０は更にカルコゲナイドメモリのアレイにアクセスするのに使用される下方電極グリッド（図示せず）を含むことが好ましい。
次に、好ましくはＣＶＤにより基板２２に酸化シリコンの層２３を堆積する。この層は５００オングストロームの厚みを有することが好ましい。図２に示されるように、酸化シリコン層２３上にレジスト材料の層２４を塗布する。このレジスト材料の層２４は約１５０００オングストロームのほぼ均一な厚みを有することが好ましい。
次に、図３に示されるように、従来のマスキング、露光、エッチングおよびフォトレジスト剥離技術を用いてレジスト層２４および酸化シリコン層２３内でコンタクトパターン２６をエッチングする。このコンタクトパターン２６は図４（ａ）に示されるようにほぼ長方形のブロックまたは図４（ｂ）に示されるようにほぼ円形のブロックとしてレジスト層２４および酸化シリコン層２３から形成できる。このコンタクトパターン２６は従来のコンタクト孔マスクを使用して形成し、図４（ｂ）に示されるような、ほぼ円形のブロックとすることが好ましい。コンタクトパターン２６の横方向の最小寸法は約０．４μｍとなることが好ましい。コンタクトパターン２６はポリシリコン層２２に共通するほぼ水平の底部表面２８と外周部のほぼ垂直な側壁２７を含む。
次に、図５に示されるように、酸化シリコン層２３内にコンタクトパターン２６をパターン形成した後に、従来の剥離技術を用いてレジスト層２４を除去する。従って、酸化シリコン層２３はコンタクトパターン２６のままである。その後、ポリシリコン層２２をエッチングする際に酸化シリコン層２３のコンタクトパターンをマスキング層として使用する。
酸化シリコン層のパターン２３によってカバーされていないポリシリコン層２２部分をエッチングし、湿式エッチングまたは乾式プラズマエッチング技術を用いて酸化シリコンパターン２３の下方部分をアンダーカットし、図６に示されるようにポリシリコン層２２内に切頭円錐形の先端３０を形成する。この結果得られる先端３０は、好ましくは約０．１μｍの最小の横方向の切頭部の寸法を有する切頭円錐形となる。先端３０のベース部分はコンタクトパターン２６の横方向の寸法と同じ寸法である、約０．４μｍの最小の横方向のベース寸法を有することが好ましい。この先端３０の高さは約２０００オングストロームとなることが好ましい。図７に示されるように、従来の湿式エッチング技術を用いて酸化シリコン層のパターン２３の除去を行う。こうしてコンタクトパターン２６は０．００７８５μｍ²［π×（０．１／２）²］の層２２の切頭円錐形の先端３０のベースの接触面積を定めるための手段となる。
従来の薄膜堆積方法、例えばＣＶＤを用いて先端３０を含むポリシリコン層２２に絶縁材料の層３２を堆積し、図８に示されるように先端３０を含むポリシリコン層２２を分離する。絶縁材料の層３２は約２０００〜５０００オングストロームのほぼ均一な厚みを有することができ、好ましくは約２０００オングストローム、すなわち先端３０の高さと同じ厚みのほぼ均一な厚みを有する。絶縁材料の層３２は酸化シリコンまたは窒化シリコンから構成でき、好ましくは酸化シリコンから構成される。
次に、図９に示されるように、従来の化学的機械的平坦化（ＣＭＰ）方法を使用して絶縁材料の層３２を平坦化することが好ましい。次に、ＣＭＰ方法を実行してポリシリコン層２２上に形成された先端３０の頂部表面２４を露出する。ポリシリコン層２２は下方電極と称することもできる。
次に、従来の半導体処理技術、例えば薄膜堆積、マスキングおよびエッチング方法を用いてポリシリコン層２２の先端３０を組み込み、カルコゲナイドメモリセルを形成する。図１５に示されるように、このカルコゲナイドメモリ層はカルコゲナイド材料の層３４と、上方電極として働く導電材料の層３６と、層間誘電（ＩＬＤ）層３８と、上方導電層４０とを含むことが好ましい。
図１０に示されるように、従来の薄膜堆積方法を用いてカルコゲナイド材料層３４を堆積できる。このカルコゲナイド材料層３４は約５００オングストロームの厚みを有することが好ましい。これらメモリセルのための代表的なカルコゲナイド組成物は７０％よりも低く、代表的には約６０％より低く、一般的には約２３％〜５６％の程度に低い範囲のＴｅ、最も好ましくは約４８％〜５６％の平均濃度のアモルファス状態のＴｅを含む。Ｇｅの濃度は、一般には約１５％よりも大であって、平均約１７％〜４４％の低い濃度であり、一般に５０％よりも低いＧｅのままであり、このクラスにおける他の基本成分元素はＳｂである。ここに示したパーセントは原子パーセントであり、成分元素の原子は総計１００％である。特に好ましい実施形態では、これらメモリセルのためのカルコゲナイド組成物は約５６％のＴｅ濃度と、約２２％のＧｅ濃度と、約２２％のＳｂ濃度から成る。これらの材料は一般にＴｅ_aＧｅ_bＳｂ_100-(a+b)を特徴とし、ここでａは約７０％以下であり、約４０％〜約６０％の間にあることが好ましく、ｂは約１５％よりも大であって、５０％未満であり、約１７％〜４４％の間にあることが好ましく、残りはＳｂである。
炭素層３５は６００オングストロームの厚みであることが好ましく、図１１に示されるように従来の薄膜堆積技術を用いてカルコゲナイド層３４上に設けられる。更に図１１に示されるように、従来の堆積技術を用いてカーボン層３５上に導電材料の層３６を堆積する。よって、導電材料の層３６はカルコゲナイドメモリセルに対する上方電極となる。導電材料の層３６は好ましくは窒化チタン（ＴｉＮ）であるが、ＴｉＮまたはカーボンからも構成でき、約５００オングストロームの厚みを有する。その後、図１２に示されるように、従来のマスキングおよびエッチング技術を用いて層３４〜３６をエッチバックする。
次に、図１３に示されるように、従来の薄膜堆積技術を用いてＩＬＤ層３８を塗布する。このＩＬＤ層３８は約３５００オングストロームの厚みであり、酸化シリコンから成ることが好ましい。次に、図１４に示されるように、従来のマスキングおよびエッチング方法を用いてＩＬＤ層３８をエッチバックし、上方導電グリッド４０による導電材料の層３６、すなわち上方電極への接続部を設ける。まず最初に、従来の薄膜堆積方法を用いて導電性材料の開孔を行い、次に図１５に示されるように、ＩＬＤ層３８の表面上に延びる上方導電性グリッド相互接続部を形成するように、導電材料をエッチングすることにより、上方導電性グリッド相互接続部４０を設けることができる。この上方導電性グリッド４０の材料は、材料、例えばＴｉ、ＴｉＮまたはアルミニウムから構成でき、アルミニウムから構成することが好ましい。
特に好ましい実施形態では、上記方法を利用して上方および下方導線、すなわち電極のＸ−Ｙグリッドによってアクセス可能なカルコゲナイドメモリセルのアレイを形成する。特に好ましい実施形態では、当業者であれば理解できるように、個々のカルコゲナイドメモリセルとの読み出し、書き込み動作ができるように、カルコゲナイドメモリセルと直列に、更にダイオードを設ける。本発明は複数のカルコゲナイドメモリセルを形成できるように、下方電極、例えばポリシリコン層２２上に複数の先端３０を製造することを含む。図面は本発明の説明を容易にするために、１つの先端３０しか示していない。更に、各層に対して種々の材料を利用できるが、当業者であれば理解できるように、種々のエッチング方法中に適当な選択性が得られるように、各層に対して選択される特定の材料を選択すべきある。
本明細書およびここに開示された本発明の実施について検討すれば、当業者には本発明の他の実施形態が明らかとなろう。本明細書および実施形態は次の請求の範囲に示した本発明の範囲および要旨の範囲内で単なる例を示すものである。

Claims (29)

1. 基板上に第１導電層を設ける工程と、
   前記第１導電層の切頭円錐形を有する盛り上げられた部分を形成するように前記第１導電層をパターン化する工程と、
   前記盛り上げられた部分を含む前記第１導電層上に絶縁層を設ける工程と、
   前記第１導電層の前記盛り上げられた部分の一部を露出するように前記絶縁層の一部を選択的に除去する工程と、
   前記導電層の前記盛り上げられた部分の前記露出した部分上にプログラム可能な抵抗材料を堆積する工程と、
   前記プログラム可能な抵抗材料に接触する第２導電層を堆積する工程と、
   を備えた、電気的コンタクトを製造する方法。
2. 前記プログラム可能な抵抗材料が、カルコゲナイド材料を含む、請求項１記載の方法。
3. 第１導電層をパターン化する工程の前に、
   前記第１導電層上に酸化物の層を形成する工程と、
   離間した酸化物パターンを形成するように前記酸化物層をパターン化する工程とを更に含む、請求項２記載の方法。
4. 前記第１導電層をパターン化する工程が、各酸化物パターンよりも下方で前記第１導電層内に盛り上げられた部分が形成されるように、前記第１導電層をエッチングすることを含む、請求項３記載の方法。
5. 前記絶縁層を設ける工程が、前記盛り上げられた部分と同じ厚みに前記絶縁層を堆積することを含み、本方法が更に、
   前記盛り上げられた部分の頂部部分を露出するように前記絶縁層の部分を選択的に除去する工程を含む、請求項４記載の方法。
6. 各盛り上げられた部分にカルコゲナイド材料のパターンを形成する工程と、カルコゲナイド材料の各パターンに第２導電層を形成する工程とを更に含む、請求項５記載の方法。
7. Ｓｅ、Ｔｅ、Ｇｅ、Ｓｂ並びにこれらＳｅ、Ｔｅ、ＧｅおよびＳｂのうちの少なくとも２つの組成物から成る群から前記カルコゲナイド材料を選択した、請求項６記載の方法。
8. 前記カルコゲナイド材料がＴｅ_aＧｅ_bＳｂ_cの比（ここでａ、ｂおよびｃは成分元素の総計が１００％となり、ａ≦７０、１５≦ｂ≦５０、ｃ＝１００−（ａ＋ｂ）となる原子％である）であるＴｅ、ＧｅおよびＳｂを含む、請求項７記載の方法。
9. 基板に第１導電層を堆積する工程と、
   前記第１導電層上に、複数の離間したパターンを含む酸化物層を堆積する工程と、
   前記酸化物層パターンの各々の下方に切頭円錐形を有する先端部分が形成されるように、前記第１導電層をエッチングする工程と、
   前記酸化物層を除去する工程と、
   前記先端部分を含む前記第１導電層に絶縁層を堆積する工程と、
   前記先端部分の頂部表面を露出するように、前記絶縁層の一部を除去する工程と、
   各先端部分の前記頂部表面にカルコゲナイド材料の層を堆積する工程と、
   カルコゲナイド材料の各層に第２導電材料を堆積する工程とを含む、カルコゲナイドメモリセルを製造する方法。
10. Ｓｅ、Ｔｅ、Ｇｅ、Ｓｂ並びにこれらＳｅ、Ｔｅ、ＧｅおよびＳｂのうちの少なくとも２つの組成物から成る群から前記カルコゲナイド材料を選択した、請求項９記載のカルコゲナイドメモリセルを製造する方法。
11. 前記カルコゲナイド材料がＴｅ_aＧｅ_bＳｂ_cの比（ここでａ、ｂおよびｃは成元素の総計が１００％となり、ａ≦７０、１５≦ｂ≦５０、ｃ＝１００−（ａ＋ｂ）となる原子％である）であるＴｅ、ＧｅおよびＳｂを含む、請求項１０記載のカルコゲナイドメモリセルを製造する方法。
12. ４０≦ａ≦６０であり、１７≦ｂ≦４４である、請求項１１記載のカルコゲナイドメモリセルを製造する方法。
13. 第１表面を有する基板と、
    前記第１表面に設けられた、均一な厚さの領域を有する第１導電層であって、自己から延びる一体化した盛り上げられた部分を有し、前記盛り上げられた部分は第１の部分と第２の部分とを有し、前記盛り上げられた部分の幅は前記第２の部分から前記第１の部分へ向かう方向に連続的に狭くなっている、第１導電層と、
    前記第１導電層に重なり、前記第１の部分の前記幅の一部を露出し、前記幅の前記露出した部分と共に平坦化されている、絶縁層と、
    前記第１導電層の前記盛り上げられた部分の前記露出した部分に接触するように設けられた、プログラム可能な抵抗材料の層であって、前記盛り上げられた部分の前記露出した部分が前記第１導電層の前記盛り上げられた部分の他の部分よりも狭くなっている、プログラム可能な抵抗材料の層と、を備える、集積回路。
14. 前記第１導電層の前記盛り上げられた部分の高さが前記絶縁層の厚みにほぼ等しい、請求項１３記載の集積回路。
15. 前記プログラム可能な抵抗材料がカルコゲナイドを含む、請求項１３記載の集積回路。
16. 前記プログラム可能な抵抗材料の層に結合された第２導電層を更に含む、請求項１３記載の集積回路。
17. 前記第１導電層の前記盛り上げられた部分がほぼ切頭円錐形となっている、請求項１３記載の集積回路。
18. Ｓｅ、Ｔｅ、Ｇｅ、Ｓｂ並びにこれらＳｅ、Ｔｅ、ＧｅおよびＳｂのうちの少なくとも２つの組成物から成る群から前記カルコゲナイドを選択した、請求項１５記載の集積回路。
19. 前記カルコゲナイドがＴｅ_aＧｅ_bＳｂ_cの比（ここでａ、ｂおよびｃは成分元素の総計が１００％となり、ａ≦７０、１５≦ｂ≦５０、ｃ＝１００−（ａ＋ｂ）となる原子％である）であるＴｅ、ＧｅおよびＳｂを含む、請求項１５記載の集積回路。
20. ４０≦ａ≦６０であり、１７≦ｂ≦４４である、請求項１９記載の集積回路。
21. 前記プログラム可能な抵抗材料層を通過する総電流が２ミリアンペアである、請求項１３記載の集積回路。
22. 均一な厚さの第１領域とそこから延びる一体化した第２領域とを有する第１電極であって、前記第２領域は第１の部分と第２の部分とを有し、前記第２領域の幅は前記第２領域の前記第２の部分から前記第１の部分へ向かう方向に連続的に狭くなっている、第１電極と、
    前記第１電極に重なり、前記第１の部分の前記幅の一部を露出し、前記幅の前記露出した部分と共に平坦化されている、絶縁層と、
    前記第２領域の前記第１の部分に接触するように設けられた、プログラム可能な抵抗材料の層と、
    前記プログラム可能な抵抗材料の層に結合される第２電極と、
    を備え、
    前記第２領域の前記第１の部分は切頭円錐形である、集積回路。
23. 前記接触は、リソグラフ限度以下での最小寸法である、請求項２２記載の集積回路。
24. 複数のメモリセルを含み、前記各メモリセルが、
    均一な厚さの第１領域とそこから延びる一体化した先端領域とを有する第１電極であって、前記先端領域は第１の部分と第２の部分とを有し、前記先端領域の幅は前記先端領域の前記第２の部分から前記第１の部分へ向かう方向に連続的に狭くなっている、第１電極と、
    前記第１電極に重なり、前記第１の部分の前記幅の一部を露出し、前記幅の前記露出した部分と共に平坦化されている、絶縁層と、
    前記第１電極の前記露出した部分に接触するように設けられた、プログラム可能な抵抗材料の層と、
    前記プログラム可能な抵抗材料の層に結合される第２電極と、
    を備える集積回路メモリ。
25. 前記プログラム可能な抵抗材料がカルコゲナイドを含む、請求項２４記載の集積回路メモリ。
26. 前記カルコゲナイドが、Ｓｅ、Ｔｅ、Ｇｅ、Ｓｂ並びにこれらＳｅ、Ｔｅ、ＧｅおよびＳｂのうちの少なくとも２つの組成物から成る群から選択した材料を含む、請求項２５記載の集積回路メモリ。
27. 前記第１の電極が切頭円錐形形状である、請求項２４記載の集積回路メモリ。
28. 前記第１電極の前記第２の部分から前記第１の部分にかけての高さが前記絶縁層の厚みにほぼ等しい、請求項２４記載の集積回路メモリ。
29. 前記第１電極の前記先端領域の前記露出した部分は、前記抵抗材料の層との接触領域を有し、前記接触領域はリソグラフ限度以下での最小寸法である、請求項２４記載の集積回路メモリ。

Images