JPH03192721A - 半導体装置配線層間の接続部形成方法 - Google Patents
半導体装置配線層間の接続部形成方法Info
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- JPH03192721A JPH03192721A JP33361589A JP33361589A JPH03192721A JP H03192721 A JPH03192721 A JP H03192721A JP 33361589 A JP33361589 A JP 33361589A JP 33361589 A JP33361589 A JP 33361589A JP H03192721 A JPH03192721 A JP H03192721A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体装置において配線層間を接続するた
めに設けられる接続部の形成方法に関するものである。
めに設けられる接続部の形成方法に関するものである。
［従来の技術］
半導体装置において、多層配線を行う場合には、従来、
上部配線層と下部配線層を電気的に接続するためのスル
ーホールが設けられる。
上部配線層と下部配線層を電気的に接続するためのスル
ーホールが設けられる。
第６図、第７図、第８図および第９図を参照しながら、
半導体装置にスルーホールを形成し、上部配線層と下部
配線層を電気的に接続する工程を以下にのべる。
半導体装置にスルーホールを形成し、上部配線層と下部
配線層を電気的に接続する工程を以下にのべる。
まず、第６図に示すように、半導体基板６０の上に第１
の配線層６１を堆積し、所定の形状にパターニングする
。次に第７図に示すように、第１の配線層６１を覆うよ
うに第１の絶縁層７０を堆積する。続いて、第１の配線
層６１を堆積していない部分を第１の配線層６１の上方
まで埋めて平坦化するよう３００層７１を形成する。さ
らに、第２の絶縁層７２をｆ８１の絶縁層７０および３
００層７１の上に堆積する。しかるのち、第８図に示す
ように、第２の絶縁層７２および第１の絶縁層７０を貫
通し、第１の配線層６１まで達するスルーホール８０を
形成する。引続き第９図に示すように、所定の形状にパ
ターニングされた第２の配線層９０を形成し、スルーホ
ール８０を通じて第１の配線層６１と接続させる。
の配線層６１を堆積し、所定の形状にパターニングする
。次に第７図に示すように、第１の配線層６１を覆うよ
うに第１の絶縁層７０を堆積する。続いて、第１の配線
層６１を堆積していない部分を第１の配線層６１の上方
まで埋めて平坦化するよう３００層７１を形成する。さ
らに、第２の絶縁層７２をｆ８１の絶縁層７０および３
００層７１の上に堆積する。しかるのち、第８図に示す
ように、第２の絶縁層７２および第１の絶縁層７０を貫
通し、第１の配線層６１まで達するスルーホール８０を
形成する。引続き第９図に示すように、所定の形状にパ
ターニングされた第２の配線層９０を形成し、スルーホ
ール８０を通じて第１の配線層６１と接続させる。
［発明が解決しようとする課題］
上述したスルーホールを形成させて上部配線層と下部配
線層を電気的に接続する方法では、接続部が微細化して
いくにしたがって、スルーホール内に形成される第２の
配線層の被覆率が悪くなったり、スルーホールを形成し
たときの残漬物の除去が困難となったりする。そして、
第２の配線の被覆率悪化や残漬物が原因で配線のエレク
トロマイグレーション耐性が悪化するという問題点があ
った。
線層を電気的に接続する方法では、接続部が微細化して
いくにしたがって、スルーホール内に形成される第２の
配線層の被覆率が悪くなったり、スルーホールを形成し
たときの残漬物の除去が困難となったりする。そして、
第２の配線の被覆率悪化や残漬物が原因で配線のエレク
トロマイグレーション耐性が悪化するという問題点があ
った。
この発明は上記のような問題点を解消するためになされ
たもので、接続部の微細化に伴う第２の配線の被覆率悪
化や残漬物によるエレクトロマイグレーション耐性の悪
化を防止する半導体装置配線層間の接続部形成方法を得
ることを目的とする。
たもので、接続部の微細化に伴う第２の配線の被覆率悪
化や残漬物によるエレクトロマイグレーション耐性の悪
化を防止する半導体装置配線層間の接続部形成方法を得
ることを目的とする。
［課題を解決するための手段］
この発明は、半導体基板上に第１の導体を堆積し、所定
の形状にパターニングして第１の配線層を形成する工程
と、第１の配線層に凸部を形成する工程と、凸部が形成
された第１の配線層を覆うように絶縁層を形成する工程
と、絶縁層をエッチバックすることにより凸部の先端を
絶縁層から露出する工程と、絶縁層の上に第２の導体を
堆積し所定の形状にパターニングして第１の配線層の凸
部の先端を接続部とするように、第２の配線層を形成す
る工程とによって、半導体装置配線層間の接続部を形成
する方法である。
の形状にパターニングして第１の配線層を形成する工程
と、第１の配線層に凸部を形成する工程と、凸部が形成
された第１の配線層を覆うように絶縁層を形成する工程
と、絶縁層をエッチバックすることにより凸部の先端を
絶縁層から露出する工程と、絶縁層の上に第２の導体を
堆積し所定の形状にパターニングして第１の配線層の凸
部の先端を接続部とするように、第２の配線層を形成す
る工程とによって、半導体装置配線層間の接続部を形成
する方法である。
第１の配線層に凸部を形成する工程としては、たとえば
次の２つの方法がある。１つは、第１の配線層で所定の
部分を残してエッチバックし、所定の部分を凸部とする
方法である。あと１つは、リフトオフ法を適用し、第１
の配線層の上に所定の部分だけ第１の導体を堆積し、凸
部とする方法である。
次の２つの方法がある。１つは、第１の配線層で所定の
部分を残してエッチバックし、所定の部分を凸部とする
方法である。あと１つは、リフトオフ法を適用し、第１
の配線層の上に所定の部分だけ第１の導体を堆積し、凸
部とする方法である。
なお、この発明に従う第１の導体と第２の導体は同じ材
質のものとすることができる。
質のものとすることができる。
［作用］
この発明は、第１の配線層に形成した凸部を一度絶縁層
で覆った後、絶縁層をエッチバックして、凸部の先端が
絶縁層から露出した表面を形成する。
で覆った後、絶縁層をエッチバックして、凸部の先端が
絶縁層から露出した表面を形成する。
次に、その上に第２の配線層を堆積することによりセル
ファライン的に、第１の配線層と第２の配線層を接続し
ている。従来のようにスルーホールを形成した後、配線
層間を接続するものではない。
ファライン的に、第１の配線層と第２の配線層を接続し
ている。従来のようにスルーホールを形成した後、配線
層間を接続するものではない。
したがって、スルーホールを形成するときに問題となっ
た第２の配線の被覆率の悪化や残漬物を原因とする配線
のエレクトロマイグレーション耐性の悪化は、解消され
る。
た第２の配線の被覆率の悪化や残漬物を原因とする配線
のエレクトロマイグレーション耐性の悪化は、解消され
る。
［実施例コ
第１図、第２図、第３図、第４図および第５図は、この
発明にしたがう一実施例の主要な工程を順次模式的に示
す断面図である。以下に図を参照しながら、一実施例に
ついて説明する。この発明にしたがって、第１図に示す
ようにまず、シリコン半導体基板１０の上に、アルミニ
ウムをスパッタ法等によって堆積させた後、所定の形状
にパタニングし、第１の配線層１１を形成する。
発明にしたがう一実施例の主要な工程を順次模式的に示
す断面図である。以下に図を参照しながら、一実施例に
ついて説明する。この発明にしたがって、第１図に示す
ようにまず、シリコン半導体基板１０の上に、アルミニ
ウムをスパッタ法等によって堆積させた後、所定の形状
にパタニングし、第１の配線層１１を形成する。
次に、第２図に示すように、第１の配線層１１に凸部２
０を形成する。凸部２０を形成するには、第１の配線層
１１の表面で所定の部分をレジストで覆い、レジストで
覆われていない表面をエッチバックした後、レジストを
除去する。このようにすれば、レジストで覆われた部分
が凸部２０として残る。また、このようにして凸部２０
を形成するときは、後に示すように、エッチバックした
部分に絶縁層が堆積する状態になるので、前工程で堆積
する第１の配線層１１の厚さを、配線層として必要な厚
さに上記絶縁層として必要な厚さを加えたちの以上にし
なければならない。
０を形成する。凸部２０を形成するには、第１の配線層
１１の表面で所定の部分をレジストで覆い、レジストで
覆われていない表面をエッチバックした後、レジストを
除去する。このようにすれば、レジストで覆われた部分
が凸部２０として残る。また、このようにして凸部２０
を形成するときは、後に示すように、エッチバックした
部分に絶縁層が堆積する状態になるので、前工程で堆積
する第１の配線層１１の厚さを、配線層として必要な厚
さに上記絶縁層として必要な厚さを加えたちの以上にし
なければならない。
次に第３図に示すように、第１の配線層１１および半導
体基板１０を覆うように、プラズマＣｖＤ法を用いて第
１の絶縁層３０を形成する。さらに第１の配線層１１の
エッチバックした箇所の上および第１の配線層１１を堆
積していない箇所の上等に、３００層３］を形成させ、
凸の状態を平坦化する。次に、再びプラズマＣＶＤ法を
用いて、上に第２の絶縁層３２を形成する。その後、次
の工程でのエッチバックに備えて平坦化するために、レ
ジスト３３等を上に堆積する。以上のようにして、絶縁
膜を形成し平坦化した状態が、第３図である。
体基板１０を覆うように、プラズマＣｖＤ法を用いて第
１の絶縁層３０を形成する。さらに第１の配線層１１の
エッチバックした箇所の上および第１の配線層１１を堆
積していない箇所の上等に、３００層３］を形成させ、
凸の状態を平坦化する。次に、再びプラズマＣＶＤ法を
用いて、上に第２の絶縁層３２を形成する。その後、次
の工程でのエッチバックに備えて平坦化するために、レ
ジスト３３等を上に堆積する。以上のようにして、絶縁
膜を形成し平坦化した状態が、第３図である。
次に、レジスト３３等を堆積した表面、第２の絶縁層３
２、Ｓ００層３１および第１の絶縁層３０をエッチバッ
クして、凸部２０の先端を表面に露出する。以上のよう
にエッチバックして、凸部２０が表面に露出した状態を
第４図に示す。
２、Ｓ００層３１および第１の絶縁層３０をエッチバッ
クして、凸部２０の先端を表面に露出する。以上のよう
にエッチバックして、凸部２０が表面に露出した状態を
第４図に示す。
次に、第５図に示すように、エッチバックが完了した表
面にスパッタ法等によりアルミニウムを堆積させた後、
所定の形状にパターニングして第２の配線層５０を形成
する。第２の配線層５０は、第１の配線層１１の凸部２
０の先端と接続している。
面にスパッタ法等によりアルミニウムを堆積させた後、
所定の形状にパターニングして第２の配線層５０を形成
する。第２の配線層５０は、第１の配線層１１の凸部２
０の先端と接続している。
なお、この実施例では、この発明にしたがう第１の導体
および第２の導体をアルミニウムとしたが、Ｗ、Ｃｕお
よびＴｉ等の他の金属、ＷＳｉおよびＭｏ５ｔ等のシリ
サイドならびにポリシリコンを第１の導体および第２の
導体に使用することができる。
および第２の導体をアルミニウムとしたが、Ｗ、Ｃｕお
よびＴｉ等の他の金属、ＷＳｉおよびＭｏ５ｔ等のシリ
サイドならびにポリシリコンを第１の導体および第２の
導体に使用することができる。
また、この実施例では、この発明にしたがう凸部を形成
するために、第１の配線層をエッチバックする方法を用
いたが、リフトオフ法を適用することもできる。リフト
オフ法を適用する場合、第１の配線層の表面を所定の部
分を残してレジストで覆い、スパッタ法等によってその
上に導体層を堆積させた後、レジストの除去とともに堆
積させた導体のうち第１の配線層の所定の部分以外の導
体を除去する。この方法では、第１の配線層に導体を堆
積して凸部を形成する。また、この場合、第１の配線層
から凸部の高さだけ絶縁層が堆積することになるので、
凸部のために堆積する導体の厚さを絶縁層として必要な
厚さ以上にしなければならない。
するために、第１の配線層をエッチバックする方法を用
いたが、リフトオフ法を適用することもできる。リフト
オフ法を適用する場合、第１の配線層の表面を所定の部
分を残してレジストで覆い、スパッタ法等によってその
上に導体層を堆積させた後、レジストの除去とともに堆
積させた導体のうち第１の配線層の所定の部分以外の導
体を除去する。この方法では、第１の配線層に導体を堆
積して凸部を形成する。また、この場合、第１の配線層
から凸部の高さだけ絶縁層が堆積することになるので、
凸部のために堆積する導体の厚さを絶縁層として必要な
厚さ以上にしなければならない。
また、この実施例では、この発明にしたがう絶縁層をプ
ラズマＣＶＤ法によって形成したか、他の方法によって
形成することができる。さらに、二の発明にしたがう絶
縁層をＢＰＳＧおよびＰＳＧ等によって形成することも
できる。
ラズマＣＶＤ法によって形成したか、他の方法によって
形成することができる。さらに、二の発明にしたがう絶
縁層をＢＰＳＧおよびＰＳＧ等によって形成することも
できる。
さらに、この実施例では、２層配線について説明したが
、３層以上の多層配線間の接続にもこの発明を適用する
ことができる。
、３層以上の多層配線間の接続にもこの発明を適用する
ことができる。
［発明の効果］
以上のように、この発明によれば、従来のスルーホール
を形成する時のように、接続部の微細化に伴って起こる
配線の被覆率の悪化やスルーホール形成時の残漬物の心
配がなくなるので、配線のエレクトロマイグレーション
耐性の悪化を防ぐことができる。したがって、接続部が
微細化されていっても、信頼性の高い配線構造が得られ
る。さらに、従来は第１の配線にスルーホールを通じて
第２の配線を接続することが必ずしも容易ではなかった
が、この発明では、第２の配線層を形成すればセルファ
ライン的に第１の配線層と接続できるので、接続が容易
になる。
を形成する時のように、接続部の微細化に伴って起こる
配線の被覆率の悪化やスルーホール形成時の残漬物の心
配がなくなるので、配線のエレクトロマイグレーション
耐性の悪化を防ぐことができる。したがって、接続部が
微細化されていっても、信頼性の高い配線構造が得られ
る。さらに、従来は第１の配線にスルーホールを通じて
第２の配線を接続することが必ずしも容易ではなかった
が、この発明では、第２の配線層を形成すればセルファ
ライン的に第１の配線層と接続できるので、接続が容易
になる。
第１図、第２図、第３図、第４図および第５図は、この
発明にしたがう一実施例の主要な工程を順次模式的に示
す断面図である。 第１図は、シリコン半導体基板の上に第１の配線層が形
成された状態を示す断面図である。 第２図は、第１の配線層に凸部が形成された状態を示す
断面図である。 第３図は、第１の配線層およびシリコン半導体基板の上
に絶縁層が形成された状態を示す断面図である。 第４図は、絶縁層をエッチバックして、第１の配線層の
凸部の先端が表面に露出した状態を示す断面図である。 第５図は、第１の配線層の凸部の先端を接続部として第
２の配線層が上に形成された状態を示す断面図である。 第６図、第７図、第８図および第９図は、従来のスルー
ホールを形成する半導体装置配線層間の接続方法の主要
な工程を順次模式的に示す断面図である。 第６図は、半導体基板上に第１の配線層か堆積された状
態を示す断面図である。 第７図は、第１の配線層を覆うように第１の絶縁層が形
成され、その後３００層および第２の絶縁層が形成され
た状態を示す断面図である。 第８図は、第７図の状態からスルーホールが形成された
状態を示す断面図である。 第９図は、第１の配線層に第２の配線層がスルーホール
を通じて接続されている状態を示す断面図である。 図において、１０はシリコン半導体基板、１１および６
１は第１の配線層、２０は凸部、３０および７０は第１
の絶縁層、３１および７１はＳ。 ０層、３２および７２は第２の絶縁層、３３はレジスト
、５０および９０は第２の配線層、６０は半導体基板、
８０はスルーホールを示す。
発明にしたがう一実施例の主要な工程を順次模式的に示
す断面図である。 第１図は、シリコン半導体基板の上に第１の配線層が形
成された状態を示す断面図である。 第２図は、第１の配線層に凸部が形成された状態を示す
断面図である。 第３図は、第１の配線層およびシリコン半導体基板の上
に絶縁層が形成された状態を示す断面図である。 第４図は、絶縁層をエッチバックして、第１の配線層の
凸部の先端が表面に露出した状態を示す断面図である。 第５図は、第１の配線層の凸部の先端を接続部として第
２の配線層が上に形成された状態を示す断面図である。 第６図、第７図、第８図および第９図は、従来のスルー
ホールを形成する半導体装置配線層間の接続方法の主要
な工程を順次模式的に示す断面図である。 第６図は、半導体基板上に第１の配線層か堆積された状
態を示す断面図である。 第７図は、第１の配線層を覆うように第１の絶縁層が形
成され、その後３００層および第２の絶縁層が形成され
た状態を示す断面図である。 第８図は、第７図の状態からスルーホールが形成された
状態を示す断面図である。 第９図は、第１の配線層に第２の配線層がスルーホール
を通じて接続されている状態を示す断面図である。 図において、１０はシリコン半導体基板、１１および６
１は第１の配線層、２０は凸部、３０および７０は第１
の絶縁層、３１および７１はＳ。 ０層、３２および７２は第２の絶縁層、３３はレジスト
、５０および９０は第２の配線層、６０は半導体基板、
８０はスルーホールを示す。
Claims (1)
- 【特許請求の範囲】 半導体基板上に第１の導体を堆積し、所定の形状にパタ
ーニングして第１の配線層を形成する工程と、 前記第１の配線層に凸部を形成する工程と、前記凸部が
形成された前記第１の配線層の上に絶縁層を形成する工
程と、 前記絶縁層をエッチバックすることにより前記凸部の先
端を前記絶縁層から露出する工程と、前記絶縁層の上に
第２の導体を堆積し、所定の形状にパターニングして前
記第１の配線層の前記凸部の先端を接続部とするように
、第２の配線層を形成する工程とを備える半導体装置配
線層間の接続部形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33361589A JPH03192721A (ja) | 1989-12-21 | 1989-12-21 | 半導体装置配線層間の接続部形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33361589A JPH03192721A (ja) | 1989-12-21 | 1989-12-21 | 半導体装置配線層間の接続部形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03192721A true JPH03192721A (ja) | 1991-08-22 |
Family
ID=18268033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33361589A Pending JPH03192721A (ja) | 1989-12-21 | 1989-12-21 | 半導体装置配線層間の接続部形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03192721A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001504279A (ja) * | 1996-10-02 | 2001-03-27 | マイクロン、テクノロジー、インコーポレーテッド | 電極間に小面積のコンタクトを製造するための方法 |
-
1989
- 1989-12-21 JP JP33361589A patent/JPH03192721A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001504279A (ja) * | 1996-10-02 | 2001-03-27 | マイクロン、テクノロジー、インコーポレーテッド | 電極間に小面積のコンタクトを製造するための方法 |
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