JPWO2010147032A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JPWO2010147032A1
JPWO2010147032A1 JP2011519742A JP2011519742A JPWO2010147032A1 JP WO2010147032 A1 JPWO2010147032 A1 JP WO2010147032A1 JP 2011519742 A JP2011519742 A JP 2011519742A JP 2011519742 A JP2011519742 A JP 2011519742A JP WO2010147032 A1 JPWO2010147032 A1 JP WO2010147032A1
Authority
JP
Japan
Prior art keywords
electrode
region
thin film
gate
diode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2011519742A
Other languages
English (en)
Other versions
JP5406295B2 (ja
Inventor
弘幸 森脇
弘幸 森脇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=43356353&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JPWO2010147032(A1) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2011519742A priority Critical patent/JP5406295B2/ja
Publication of JPWO2010147032A1 publication Critical patent/JPWO2010147032A1/ja
Application granted granted Critical
Publication of JP5406295B2 publication Critical patent/JP5406295B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136204—Arrangements to prevent high voltage or static electricity failures

Abstract

複数の薄膜トランジスタおよび少なくとも１つのダイオード（Ｄ２ａ）を含む回路を備えた半導体装置であって、複数の薄膜トランジスタは同一の導電型を有し、複数の薄膜トランジスタの導電型がＮ型のとき、ダイオード（Ｄ２ａ）のカソード側の電極は、複数の薄膜トランジスタのうち何れか１つの薄膜トランジスタのゲートに接続された配線（５５０）に接続されており、複数の薄膜トランジスタの導電型がＰ型のとき、ダイオードのアノード側の電極は、複数の薄膜トランジスタのうち何れか１つの薄膜トランジスタのゲートに接続された配線（５５０）に接続されており、配線（５５０）には、ダイオード（Ｄ２ａ）と電流の流れる方向が逆になるように配置された他のダイオードが形成されていない。これにより、回路規模の増大を従来よりも抑えつつ、ＥＳＤに起因する薄膜トランジスタのダメージを抑制できる。

Description

本発明は、複数の薄膜トランジスタおよびＥＳＤ保護用ダイオードを含む回路を備えた半導体装置に関する。
近年、画素ごとに薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）を有する液晶表示装置や有機ＥＬ表示装置が普及している。ＴＦＴは、ガラス基板などの基板上に形成された半導体層を利用して作製される。ＴＦＴが形成された基板は、アクティブマトリクス基板と呼ばれる。
ＴＦＴとしては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
多結晶シリコン膜におけるキャリア移動度はアモルファスシリコン膜よりも高いので、多結晶シリコンＴＦＴは、アモルファスシリコンＴＦＴよりも高いオン電流を有し、高速動作が可能である。そこで、画素用のＴＦＴだけでなく、ドライバーなどの周辺回路用のＴＦＴの一部又は全部を多結晶シリコンＴＦＴで構成した表示パネルが開発されている。このように、表示パネルを構成する絶縁性の基板（典型的にはガラス基板）に形成されたドライバーをモノリシックドライバーということがある。ドライバーにはゲートドライバーとソースドライバーがあり、いずれか一方だけがモノリシックドライバーとされることもある。ここで、表示パネルとは、液晶表示装置や有機ＥＬ表示装置の内で、表示領域を有する部分を指し、液晶表示装置のバックライトや、ベゼル等を含まない。
多結晶シリコンＴＦＴを作製するためには、アモルファスシリコン膜を結晶化させるためのレーザー結晶化工程の他、熱アニール工程、イオンドーピング工程などの複雑な工程を行う必要があり、基板の単位面積あたりの製造コストが高くなる。従って、現在、多結晶シリコンＴＦＴは主に中型および小型の表示装置に用いられ、アモルファスシリコンＴＦＴは、大型の表示装置に用いられている。
近年、表示装置の大型化に加え、高画質化および低消費電力化に対する要求が高まるなか、アモルファスシリコンＴＦＴよりも高性能で製造コストの低い、微結晶シリコン（μｃ−Ｓｉ）膜を活性層として用いたＴＦＴが提案されている（特許文献１、特許文献２および非特許文献１）。このようなＴＦＴを「微結晶シリコンＴＦＴ」と称する。
微結晶シリコン膜は、内部に微結晶粒を有するシリコン膜であり、微結晶粒の粒界は主としてアモルファス相である。すなわち、微結晶粒からなる結晶相とアモルファス相との混合状態を有している。各微結晶粒のサイズは、多結晶シリコン膜に含まれる結晶粒のサイズよりも小さい。また、微結晶シリコン膜では、各微結晶粒が例えば基板面から柱状成長した柱状形状を有する。
また、シリコンに代わる新たな材料として、Ｚｎ−Ｏ系半導体（ＺｎＯ）膜、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体（ＩＧＺＯ）膜などの金属酸化物半導体を用いたＴＦＴが提案されている。特許文献３には、ＺｎＯからなる半導体層を用いることにより、ＯＮ／ＯＦＦ電流比が４．５×１０5、移動度が約１５０ｃｍ2／Ｖｓ、閾値が約１．３ＶのＴＦＴが得られることが記載されている。この移動度は、アモルファスシリコンＴＦＴの移動度よりも遥かに高い値である。また、非特許文献２には、ＩＧＺＯからなる半導体層を用いることにより、移動度が約５．６〜８．０ｃｍ2／Ｖｓ、閾値が約−６．６〜−９．９ＶのＴＦＴが得られることが記載されている。同様に、この移動度は、アモルファスシリコンＴＦＴの移動度よりも遥かに高い値である。
このように、大型の表示装置では、アモルファスシリコン、微結晶シリコン、ＩＧＺＯなどを用いて、画素用のＴＦＴだけでなく、ドライバーなどの周辺回路用のＴＦＴの一部又は全部をアクティブマトリクス基板上に形成することがある。
一方、アクティブマトリクス基板には、通常、静電気による素子、配線などの損傷を防ぐために、ＥＳＤ（静電気放電；ＥｌｅｃｔｒｏＳｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護回路が設けられる。
図１は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を有するＩＣ内部回路に設けられたＥＳＤ保護回路の一例を示す図である。図１に示すＥＳＤ保護回路は、入力端子とＣＭＯＳとの間に形成された保護抵抗Ｒと、極性の異なる２つの保護用ダイオードＤ１、Ｄ２とを有している。保護用ダイオードＤ１、Ｄ２は何れもＣＭＯＳの入力信号線に接続されている。
ＥＳＤ保護回路では、入力端子に静電気が入ると、入力端子の電位が上昇（＋）または下降(−)する。上昇（＋）した場合には、保護用ダイオードＤ１がオン状態となり、プラスチャージをＶＣＣラインに逃がす。下降（−）した場合には、保護用ダイオードＤ２がオン状態となり、マイナスチャージをＶＳＳラインに逃がす。なお、流れる電流の大きさは保護抵抗Ｒにより制限される。
また、特許文献４には、図２に示すように、複数のゲート配線４０１および複数のドレイン配線４０２が交差するように形成され、各交差点に画素用の薄膜トランジスタ４０７が配置されたアリティブマトリクス基板において、基準電位の与えられる基準電位配線４０３と、ゲート配線４０１およびドレイン配線４０２との間にそれぞれＥＳＤ保護用ダイオード４０４を設けることが開示されている。２つのダイオード４０４は、画素用の薄膜トランジスタ４０７の半導体層と同一の半導体膜を用いて形成されており、ＴＦＴのソースとゲートとをショートさせた構造を有している。このような構造のダイオードは「ＴＦＴ型ダイオード」とも呼ばれる。２つのダイオード４０４のうち一方のゲート電極はゲート配線４０１に接続され、他方のゲート電極は基準電位配線４０３に接続されている。このため、ゲート配線４０１が、基準電位配線４０３に対して正負の何れに帯電しても、その電荷を打ち消す方向に、ゲート配線４０１と基準電位配線４０３との間に電流を流すことができる。従って、ＥＳＤによって発生するゲート配線およびドレイン配線間の電圧を抑制し、静電気によって薄膜トランジスタ４０７がダメージを受けることを防止できる。
なお、図２は、画素用の薄膜トランジスタ４０７を保護するためのＴＦＴ型ダイオード４０４を図示しているが、例えば駆動回路などの回路で使用される回路用の薄膜トランジスタを保護するために、同様のＴＦＴ型ダイオードを用いることができる。
特開平６−１９６７０１号公報 特開平５−３０４１７１号公報 特開２００２−７６３５６号公報 特開昭６３−２２０２８９号公報
Ｚｈｏｎｇｙａｎｇ Ｘｕ他「Ａ Ｎｏｖｅｌ Ｔｈｉｎ−ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒｓ Ｗｉｔｈ μｃ−Ｓｉ／ａ−Ｓｉ Ｄｕａｌ Ａｃｔｉｖｅ Ｌａｙｅｒ Ｓｔｒｕｃｔｕｒｅ Ｆｏｒ ＡＭ−ＬＣＤ」 ＩＤＷ’９６ Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｔｈｅ Ｔｈｉｒｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｄｉｓｐｌａｙ Ｗｏｒｋｓｈｏｐｓ ＶＯＬＵＭＥ １、１９９６、ｐ．１１７〜１２０ Ｊｅ−ｈｕｎ Ｌｅｅ他「Ｗｏｒｌｄ’ｓ Ｌａｒｇｅｓｔ（１５‐ｉｎｃｈ） ＸＧＡ ＡＭＬＣＤ Ｐａｎｅｌ Ｕｓｉｎｇ ＩＧＺＯ Ｏｘｉｄｅ ＴＦＴ」、ＳＩＤ ０８ ＤＩＧＥＳＴ（米国）、Ｓｏｃｉｅｔｙ ｆｏｒ Ｉｎｆｏｒｍａｔｉｏｎ Ｄｉｓｐｌａｙ、２００８年、第３９巻、第１版、ｐ．６２５〜６２８
図１および図２に示す例からわかるように、ＥＳＤ保護回路は、保護しようとする配線に対し、プラス電荷がチャージされても、マイナス電荷がチャージされても、それらのチャージを逃がすことができるように、少なくとも２個のダイオードを有している。このため、回路規模が大きくなるという問題がある。
特に、ＥＳＤ保護用ダイオードとして、移動度の比較的低いアモルファスシリコン膜などの半導体膜を用いたＴＦＴ型ダイオードを形成する場合、ＴＦＴ型ダイオードのチャネル幅Ｗを大きくする必要があるので、ＥＳＤ保護用ダイオードのサイズがさらに増大し、その結果、表示装置の額縁領域が拡大する。
また、ＶＤＤ配線を含まないシフトレジスタ回路に上記ＥＳＤ保護回路を適用しようとすると、新たにＶＤＤ配線を外部から引き回す必要があり、それに伴い、回路規模がさらに増大する。
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、複数の薄膜トランジスタと、ＥＳＤから薄膜トランジスタを保護するためのＥＳＤ保護回路とを含む回路を備えた半導体装置において、ＥＳＤに起因する薄膜トランジスタのダメージを抑制しつつ、従来よりも回路規模を縮小することにある。
本発明の半導体装置は、複数の薄膜トランジスタおよび少なくとも１つのダイオードを含む回路を備えた半導体装置であって、前記複数の薄膜トランジスタは同一の導電型を有し、前記複数の薄膜トランジスタの導電型がＮ型のとき、前記少なくとも１つのダイオードのカソード側の電極は、前記複数の薄膜トランジスタのうち何れか１つの薄膜トランジスタのゲートに接続された配線に接続されており、前記複数の薄膜トランジスタの導電型がＰ型のとき、前記少なくとも１つのダイオードのアノード側の電極は、前記複数の薄膜トランジスタのうち何れか１つの薄膜トランジスタのゲートに接続された配線に接続されており、前記配線には、前記少なくとも１つのダイオードと電流の流れる方向が逆になるように配置された他のダイオードが形成されていない。
ある好ましい実施形態において、前記回路の電圧波高値は２０Ｖ以上である。
前記少なくとも１つの薄膜ダイオードおよび前記何れか１つの薄膜トランジスタの半導体層は、同一の半導体膜から形成されていることが好ましい。
前記同一の半導体膜は微結晶シリコン膜であってもよい。
前記回路はシフトレジスタを含んでもよい。
ある好ましい実施形態において、前記シフトレジスタは、それぞれが出力信号を順次出力する複数の段を有し、前記複数の段のそれぞれは、前記出力信号を出力する第１トランジスタと、それぞれのソース領域またはドレイン領域が前記第１トランジスタのゲート電極に電気的に接続された複数の第２トランジスタとを有し、前記複数の第２トランジスタは、少なくとも２つのチャネル領域と、ソース領域と、ドレイン領域とを含む活性層を有するマルチチャネル型トランジスタを含む。
前記少なくとも１つのダイオードは、基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成され、第１領域と、第２領域とを有する少なくとも１つの半導体層と、前記第１領域上に設けられ、前記第１領域および前記ゲート電極と電気的に接続された第１電極と、前記第２領域上に設けられ、前記第２領域に電気的に接続された第２電極とを備えてもよい。
前記少なくとも１つの半導体層は、前記ゲート絶縁層を介して前記ゲート電極と重なっているチャネル領域と、前記ゲート絶縁層を介して前記ゲート電極と重なっていない抵抗領域とを有し、前記ダイオードのオン状態において、前記第１電極と前記第２電極との間に、前記チャネル領域と前記抵抗領域とを含む電流経路が形成されていてもよい。
本発明によれば、単チャネルＴＦＴからなる回路を備えた半導体装置において、回路規模の増大を抑えつつ、ＥＳＤに起因するＴＦＴのオフリークの増大を抑制できる。従って、回路の誤動作を防止することができる。
本発明を、駆動回路を備えたアクティブマトリクス基板に適用すると特に効果的である。
ＩＣ内部回路に設けられた従来のＥＳＤ保護回路の一例を示す図である。 ＥＳＤ保護回路を有する従来のアクティブマトリクス基板を示す図である。 （ａ）および（ｂ）は、それぞれ、Ｎチャネル型アモルファスシリコンＴＦＴに対し、ゲートにプラス電荷（Ｖｇ＝２０Ｖ）をチャージするストレス試験、および、マイナス電荷（Ｖｇ＝−２０Ｖ）をチャージするストレス試験を行った結果を示すグラフである。 アモルファスシリコンＴＦＴの電流（Ｉｄ）−電圧（Ｖｇ）特性を示すグラフである。 （ａ）および（ｂ）は、それぞれ、本発明による第１実施形態における回路５２０の一部を例示する図である。 本発明による第１実施形態における保護用ダイオードの模式的な断面図である。 本発明による第１実施形態における保護用ダイオードＤ２の特性を例示するグラフである。 （ａ）は、本発明による実施形態の液晶表示パネル６００の模式的な平面図であり、（ｂ）は、１つの画素の模式的な構造を示す平面図である。 ゲートドライバー６１０に含まれるシフトレジスタ６１０Ｂの構成を説明するブロック図である。 シフトレジスタ６１０Ｂの１つの段に用いられる、本発明による実施形態のシフトレジスタの１つの段の回路図である。 シフトレジスタ６１０Ｂの各段の入出力信号の波形およびｎｅｔＡの電圧波形を示す図である。 シフトレジスタ６１０Ｂのｎ−２からｎ＋２の５段からの出力信号の波形を示す図である。 比較例のシフトレジスタの１つの段の回路図である。 シフトレジスタ６１０Ｂの１つの段に用いられる、本発明による実施形態の他のシフトレジスタの１つの段の回路図である。 シフトレジスタ６１０Ｂの１つの段に用いられる、本発明による実施形態のさらに他のシフトレジスタの１つの段の回路図である。 シフトレジスタ６１０Ｂの１つの段に用いられる、本発明による実施形態のさらに他のシフトレジスタの１つの段の回路図である。 シフトレジスタ６１０Ｂの１つの段に用いられる、本発明による実施形態のさらに他のシフトレジスタの１つの段の回路図である。 シフトレジスタ６１０Ｂの１つの段に用いられる、本発明による実施形態のさらに他のシフトレジスタの１つの段の回路図である。 （ａ）および（ｂ）は、本発明による第１実施形態の半導体装置を模式的に示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’線およびＢ−Ｂ’線に沿った断面図である。 図１９に示す半導体装置の製造方法の一例を示す図である。 （ａ）および（ｂ）は、図１９に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’線およびＢ−Ｂ’線に沿った断面図である。 （ａ）および（ｂ）は、図１９に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’線およびＢ−Ｂ’線に沿った断面図である。 （ａ）および（ｂ）は、図１９に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’線およびＢ−Ｂ’線に沿った断面図である。 （ａ）および（ｂ）は、図１９に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’線およびＢ−Ｂ’線に沿った断面図である。 （ａ）は、本発明による第１実施形態におけるさらに他のダイオードを模式的に示す平面図であり、（ｂ）は（ａ）のＥ−Ｅ’線に沿った断面図である。 （ａ）は、本発明による第１実施形態におけるさらに他のダイオードを模式的に示す平面図であり、（ｂ）は（ａ）のＦ−Ｆ’線に沿った断面図である。 本発明による第１実施形態のさらに他の半導体装置の模式的な断面図である。 （ａ）は本発明による第１実施形態の薄膜トランジスタ７１０の模式的な平面図であり、（ｂ）は（ａ）中の２８Ｂ−２８Ｂ’線に沿った模式的な断面図であり、（ｃ）は薄膜トランジスタ７１０の等価回路図である。 （ａ）はダブルゲート構造を有する他の薄膜トランジスタ７９０の模式的な平面図であり、（ｂ）は（ａ）中の２９Ｂ−２９Ｂ’線に沿った模式的な断面図である。 薄膜トランジスタ７１０および薄膜トランジスタ７９０のオフ電流特性の例を示すグラフである。 シングルチャネル構造、デュアルチャネル構造およびトリプルチャネル構造を有するＴＦＴについて、ゲート電圧Ｖｇ（Ｖ）とソース・ドレイン間の電流Ｉｄｓ（Ａ）との関係を示すグラフである。 （ａ）〜（ｆ）は、薄膜トランジスタ７１０を備えるアクティブマトリクス基板８０１の製造方法を説明するための模式的な断面図である。 （ａ）は本発明による実施形態の薄膜トランジスタ７１０Ａの模式的な平面図であり、（ｂ）は本発明による実施形態の薄膜トランジスタ７１０Ｂの模式的な平面図である。 薄膜トランジスタ７１０Ａおよび薄膜トランジスタ７１０Ｂについて、ゲート電圧Ｖｇ（Ｖ）とソース・ドレイン間の電流Ｉｄｓ（Ａ）との関係を示すグラフである。 （ａ）は本発明による実施形態の薄膜トランジスタ７１０Ｃの模式的な平面図であり、（ｂ）は本発明による実施形態の薄膜トランジスタ７１０Ｄの模式的な平面図であり、（ｃ）は本発明による実施形態の薄膜トランジスタ７１０Ｅの模式的な平面図である。 （ａ）は本発明による実施形態の薄膜トランジスタ７１０Ｆの模式的な平面図であり、（ｂ）は本発明による実施形態の薄膜トランジスタ７１０Ｇの模式的な平面図であり、（ｃ）は本発明による実施形態の薄膜トランジスタ７１０Ｈの模式的な平面図である。
本発明の半導体装置は、複数の薄膜トランジスタと、少なくとも１つのダイオードとを含む回路を備える。本発明における回路に含まれる薄膜トランジスタは、何れも同一の導電型を有する（何れもＰチャネル型ＴＦＴであるか、またはＮチャネル型ＴＦＴである）。本明細書では、このような回路を「単チャネルＴＦＴからなる回路」と呼ぶ。
本発明では、同一の導電型を有する複数の薄膜トランジスタの導電型がＮ型のとき、少なくとも１つのダイオードのカソード側の電極は、複数の薄膜トランジスタのうち何れか１つの薄膜トランジスタのゲートに接続された配線に接続されている。複数の薄膜トランジスタの導電型がＰ型のときには、少なくとも１つのダイオードのアノード側の電極は、複数の薄膜トランジスタのうち何れか１つの薄膜トランジスタのゲートに接続された配線に接続されている。また、上記配線には、少なくとも１つのダイオードと電流の流れる方向が逆になるように配置された他のダイオードは形成されていない。
本発明は、表示装置の駆動回路、アクティブマトリクス基板、またはそれを用いた表示装置などに広く適用できる。例えば薄型液晶テレビなどの比較的大型の表示装置では、アモルファスシリコン膜、微結晶シリコン膜、ＩＧＺＯ膜などのポリシリコンよりも移動度の低い半導体膜を用いて、画素用ＴＦＴのみでなく、駆動回路などの周辺回路に使用される回路用ＴＦＴが形成されることが好ましいが、このような回路用ＴＦＴは、一般に、単チャネルＴＦＴである。すなわち、Ｎチャネル型ＴＦＴまたはＰチャネル型ＴＦＴであり、ＣＭＯＳを構成しない。
ここで、図面を参照しながら、本発明によって解決される課題を詳しく説明する。
単チャネルＴＦＴからなる回路では、ＬＰＳや単結晶ＩＣで使用されているＣＭＯＳを含む回路に比べて、ＴＦＴのオフリーク電流が増大し、誤動作が発生しやすいという問題がある。この理由は次のとおりである。ＣＭＯＳでは、ドーピング工程を利用してしきい値制御を行うことが可能である。これに対し、単チャネルＴＦＴでは、通常、コスト削減のため、ドーピング工程を行わないので、しきい値を制御することができない。このため、Ｉｄ−Ｖｇ特性のサブスレッショルド領域がＶｇ＝０［Ｖ］近傍にあり、オフ時にリークが生じる可能性が高いからである。
本発明者は、上記問題の原因を究明するために検討を重ねた結果、単チャネルＴＦＴのゲートにプラスまたはマイナス電荷が入力されると、そのＴＦＴの閾値が、印加された電荷の極性に応じて、プラスまたはマイナス方向にシフトすることがわかった。さらに、Ｎチャネル型の単チャネルＴＦＴでは、閾値がマイナス方向にシフトする場合のみ、オフリーク電流が増大することを見出した。
図３（ａ）および（ｂ）は、それぞれ、Ｎチャネル型アモルファスシリコンＴＦＴに対し、ゲートにプラス電荷（Ｖｇ＝２０Ｖ）をチャージするストレス試験、および、マイナス電荷（Ｖｇ＝−２０Ｖ）をチャージするストレス試験を行った結果を示すグラフである。ストレス試験におけるソース・ドレイン電圧は何れも０Ｖとする。グラフの縦軸は、Ｎチャネル型アモルファスシリコンＴＦＴの閾値Ｖｔｈの変化量（ΔＶｔｈ）、横軸はストレス時間を表す。閾値の変化量ΔＶｔｈは、ストレスを所定時間印加した後の閾値からストレスを印加する前の閾値を引いた値である。
図３（ａ）に示す結果からわかるように、Ｎチャネル型アモルファスシリコンＴＦＴでは、ゲートにプラス電荷を印加すると、閾値はプラス方向にシフトし、その結果、閾値が大きくなる。一方、図３（ｂ）に示すように、ゲートにマイナス電荷を印加すると、閾値はマイナス方向にシフトし、その結果、閾値が小さくなる。
ＴＦＴの閾値がプラス方向にシフトしても、ゲートオフ時のリーク電流（オフリーク電流）は増えないが、マイナス方向にシフトすると、ゲートオフ時のリーク電流（オフリーク電流）が増大する。
図４は、アモルファスシリコンＴＦＴの電流（Ｉｄ）−電圧（Ｖｇ）特性を示すグラフである。アモルファスシリコンＴＦＴのチャネル長Ｌを４μｍ、チャネル幅Ｗを２４μｍ、ドレイン電圧Ｖｄを１０Ｖ、ソース電圧ＶＳＳを−５Ｖとする。測定温度は室温とする。閾値がシフトする前では、曲線５１０で示すように、ゲートオフ時（Ｖｇ＝ＶＳＳ）には電流Ｉｄ(off)はほとんど流れていない。しかしながら、閾値がマイナス方向にシフトすると、曲線５１２で示すように、ゲートオフ時の電流Ｉｄ(off)は大幅に増大している。
ゲートオフ時の電流Ｉｄ(off)が増大すると、このＴＦＴを含む回路が誤動作する可能性がある。本実施形態における回路が例えばゲートドライバーである場合には、信号が出力されないおそれがある。逆に、閾値がプラス方向にシフトしたとしても、ゲートオフ時の電流Ｉｄ(off)が増大しないので、オフリークに起因する回路の誤動作は生じにくいと考えられる。
本発明者は、上記のような知見に基づいて、単チャネルＴＦＴからなる回路では、ＴＦＴのゲートに印加されるプラスまたはマイナス電荷のうち、ＴＦＴのオフリーク電流を増大させる方の極性を有する電荷のみからＴＦＴを保護すればよく、他方の極性を有する電荷から保護する必要がないことを見出し、本発明に至った。
すなわち、本発明では、単チャネルＴＦＴとしてＮチャネル型ＴＦＴを含む回路を備えた半導体装置において、Ｎチャネル型ＴＦＴのゲートにマイナス電荷がチャージされることを抑制するための保護用のダイオード（図１の保護回路ではダイオードＤ２）のみが形成されていればよい。一方、単チャネルＴＦＴとしてＰチャネル型ＴＦＴを含む回路を備えた半導体装置においては、Ｐチャネル型ＴＦＴのゲートにプラス電荷がチャージされることを抑制するための保護用のダイオード（図１の保護回路ではダイオードＤ１）のみが形成されていればよい。これにより、ＥＳＤ保護用のダイオードの数を１／２に低減できるので、ＥＳＤによる回路の誤動作を防止しつつ、従来よりも回路規模を縮小することが可能になる。また、ＶＤＤ配線を含まないシフトレジスタ回路に適用すると、ＥＳＤ保護回路を形成する目的でＶＤＤ配線を引き回してくる必要がなくなり、回路規模をより効果的に縮小できる。
（第１実施形態）
以下、図面を参照しながら、本発明による半導体装置の第１実施形態を説明する。
本実施形態の半導体装置は、複数のＴＦＴと、複数のＴＦＴのうち少なくとも１つのＴＦＴをＥＳＤから保護するための保護用ダイオードとを含む回路を備えている。複数のＴＦＴは、何れもＮチャネル型ＴＦＴであるか、あるいは、何れもＰチャネル型ＴＦＴである（単チャネル構成）。保護用ダイオードは、保護しようとするＴＦＴのゲートに接続された配線に設けられている。
図５（ａ）は、本実施形態における回路５２０の一部を例示する図である。回路５２０は、Ｎチャネル型の薄膜トランジスタ５２２と、薄膜トランジスタ５２２のゲートに接続された配線５２４と、ＶＤＤ配線５２６と、保護用ダイオードＤ２を含む保護回路とを有している。保護用ダイオードＤ２は、例えばＴＦＴのソースとゲートとをショートさせた構造を有し、「ＴＦＴ型ダイオード」とも呼ばれる。
図６は、保護用ダイオードＤ２を例示する模式的な断面図である。保護用ダイオードＤ２は、ゲート電極５３０と、ゲート電極５３０の上にゲート絶縁膜５３２を介して形成された半導体層５３４と、半導体層５３４の両端にそれぞれ電気的に接続された第１電極（ソース電極）５３６および第２電極（ドレイン電極）５３８とを有している。なお、電流はソースからドレインに流れるとする。半導体層５３４と、第１および第２電極５３６、５３８との間にはそれぞれコンタクト層５４０が形成されている。第１電極５３６はゲート電極５３０とコンタクトホール５４２内で接続されている。半導体層５３４のうち２つの電極５３６、５３８に挟まれた部分（チャネル部）５４４はゲート電極５３０と重なっている。保護用ダイオードＤ２では、第１電極５３６から半導体層５３４のチャネル部５４４を介して第２電極５３８に電流が流れる。本実施形態では、保護用ダイオードＤ２の第１電極（アノード側）５３６およびゲート電極５３０は、図５（ａ）に示すＶＳＳ配線５２６に接続され、第２電極（カソード側）５３８は配線５２４に接続されている。
再び図５（ａ）を参照する。前述したように、薄膜トランジスタ５２２はＮチャネル型であるため、薄膜トランジスタ５２２のゲートにマイナスの静電気が印加されると、閾値がマイナス方向にシフトし、オフリークが増大するおそれがある。この回路５２０では、配線５２４にマイナスの静電気が入力されると、保護用ダイオードＤ２によって静電気をＶＳＳ配線５２６に逃がすことができるので、薄膜トランジスタ５２２のゲートにマイナスの静電気が印加されることによるオフリークが増大することを抑制できる。
一方、配線５２４にプラスの静電気が入力されると、プラスのチャージを逃がすための保護回路は存在しないので、静電気はそのまま薄膜ダイオード５２２のゲートに印加される。しかしながら、この場合、薄膜トランジスタ５２２の閾値がプラス方向にシフトするため、この閾値シフトによってオフリークが増大することはない。
このように、本実施形態によると、ＥＳＤに起因する薄膜トランジスタ５２２のオフリークの増大を抑制することができる。また、従来は、１つの配線に対して、電流の流れる方向の異なる２つの保護用ダイオードが設けられていたが、本実施形態によると、１つの配線５２４に対して、１つの保護用ダイオードＤ２を設けることにより、薄膜トランジスタ５２２のオフリークの増大を抑制できるので、従来よりも回路規模を縮小できる。
図７は、本実施形態における保護用ダイオードＤ２の特性を例示するグラフである。グラフの横軸は、保護用ダイオードＤ２にかかる電圧Ｖdiode（Ｖ）、縦軸は保護用ダイオードＤ２を流れる電流（Ａ）を示す。電圧ＶdiodeはＶＳＳ−Ｖｇ（Ｖｇ：配線２４の電位）で表される。この例では、保護用ダイオードＤ２のチャネル幅Ｗを２０μｍ、チャネル長Ｌを１６μｍとする。
図７からわかるように、配線５２４にマイナス電荷が入力され、保護用ダイオードＤ２の正の電圧（ＶＳＳ−Ｖｇ＞０）がかかると（順バイアス）、保護用ダイオードＤ２の第１電極から第２電極に向かって電流が流れるので、配線５２４からＶＳＳ配線５２６にマイナス電荷を逃がすことができる。
一方、配線電位Ｖｇが薄膜トランジスタ５２２の動作電圧範囲内（ＶＳＳ≦Ｖｇ≦ＶＤＤ）であれば、保護用ダイオードＤ２に負の電圧（ＶＳＳ−Ｖｇ＜０）がかかっても（逆バイアス）、保護用ダイオードＤ２には電流が流れない。
なお、保護用ダイオードＤ２のチャネル幅Ｗおよびチャネル長Ｌは特に限定しないが、一般にチャネル幅Ｗが大きいと（例えば１０μｍ以上）、ＥＳＤが入力された時に大量の電荷を放出できるので好ましい。より好ましくは、チャネル幅Ｗは２０μｍ以上である。また、チャネル長Ｌが大きいと（例えば５μｍ以上）、負荷抵抗が大きくなり、正常動作時に保護用ダイオードＤ２を通じてリークが生じることを抑制できる。一方、チャネル幅Ｗおよびチャネル長Ｌが大きくなりすぎると回路規模の増大を引き起こすため、チャネル幅Ｗは１０００μｍ以下、チャネル長Ｌは５０μｍ以下であることが好ましい。
本実施形態における回路５２０は、Ｎチャネル型薄膜トランジスタ５２２の代わりに、Ｐチャネル型薄膜トランジスタを有していてもよい。この場合、図５（ｂ）に示すように、Ｐチャネル型薄膜トランジスタのゲートに接続される保護回路は、ドレインとゲートをショートさせた構造を有する保護用ダイオードＤ１を含む。保護用ダイオードＤ１のカソード側の電極（ドレイン）はＶＤＤ配線に接続され、アノード側の電極（ソース）は、Ｐチャネル型薄膜トランジスタ５２２’のゲートに接続された配線５２４’に接続されている。なお、この保護回路は、保護用ダイオードＤ１と電流の流れる方向が逆になるように配置された他のダイオードを含まない。これにより、配線５２４’にプラスの静電気が印加された場合に、静電気をＶＤＤ配線に逃がすことができるので、Ｐチャネル型薄膜トランジスタの閾値がプラス方向にシフトすることを防止できる。
回路５２０は、典型的には複数の同一導電型のＴＦＴと、複数のＴＦＴの少なくとも１つのＴＦＴをＥＳＤから保護するためのＥＳＤ保護回路とを備えている。ＥＳＤ保護回路は、保護しようとするＴＦＴのオフリークを増大させる極性を有するＥＳＤにのみ有効な保護用ダイオードＤ２を含み、かつ、その逆の極性を有するＥＳＤに有効な保護用ダイオードＤ１を含まない。なお、本実施形態の回路は、上記のような保護回路を少なくとも１つ備えていればよく、２以上のＴＦＴのそれぞれに対して、上記のような保護回路が設けられていてもよい。また、２つの保護用ダイオードＤ１、Ｄ２を含む保護回路によって保護されたＴＦＴを含んでいてもよい。
本実施形態は、電圧波高値が２０Ｖ以上の回路を備えた半導体装置に適用されることが好ましい。このような半導体装置では、回路に含まれるＴＦＴの閾値のシフト量が極めて大きいので、上記のような保護回路を設けることによって、特に顕著な効果を得ることができる。
本実施形態における回路５２０は、例えば、液晶表示パネルに一体に（モノリシックに）形成されたシフトレジスタであってもよい。以下、本実施形態におけるシフトレジスタの構成を説明する。
図８（ａ）は、本発明による実施形態の液晶表示パネル６００の模式的な平面図であり、図８（ｂ）は、１つの画素の模式的な構造を示している。なお、図８（ａ）には、液晶表示パネル６００のアクティブマトリクス基板６０１の構造を示し、液晶層や対向基板は省略している。液晶表示パネル６００に、バックライトや電源等を設けることによって液晶表示装置が得られる。
アクティブマトリクス基板６０１には、ゲートドライバー６１０と、ソースドライバー６２０とが一体に形成されている。液晶表示パネル６００の表示領域には複数の画素が形成されており、画素に対応するアクティブマトリクス基板６０１の領域を参照符号６３２で示している。なお、ソースドライバー６２０はアクティブマトリクス基板６０１に一体に形成する必要は無い。別途作製されたソースドライバーＩＣ等を公知の方法で実装しても良い。
図８（ｂ）に示すように、アクティブマトリクス基板６０１は、液晶表示パネル６００の１つの画素に対応する画素電極６０１Ｐを有している。画素電極６０１Ｐは画素用ＴＦＴ６０１Ｔを介して、ソースバスライン６０１Ｓに接続されている。ＴＦＴ６０１Ｔのゲート電極はゲートバスライン６０１Ｇに接続されている。
ゲートバスライン６０１Ｇには、ゲートドライバー６１０の出力が接続されており、線順次に走査される。ソースバスライン６０１Ｓには、ソースドライバー６２０の出力が接続されており、表示信号電圧（階調電圧）が供給される。
次に、図９は、ゲートドライバー６１０に含まれるシフトレジスタ６１０Ｂの構成を説明するブロック図である。シフトレジスタ６１０Ｂはアクティブマトリクス基板６０１を構成するガラス基板などの絶縁性の基板に支持されている。シフトレジスタ６１０Ｂを構成するＴＦＴは、アクティブマトリクス基板６０１の表示領域に形成される画素用ＴＦＴ６０１Ｔと同じプロセスで形成することが好ましい。
図９には、シフトレジスタ６１０Ｂが有する複数の段（ステージ）の内のｎ−２からｎ＋２の５段だけを模式的に示している。複数の段は、実質的に同一の構造を有し、カスケード接続されている。シフトレジスタ６１０Ｂの各段からの出力は、液晶表示パネル６００の各ゲートバスライン６０１Ｇに与えられる。このようなシフトレジスタ６１０Ｂは、例えば、特開平８−８７８９３号公報に記載されている。特開平８−８７８９３号公報の開示内容を参考のために本明細書に援用する。
図１０はシフトレジスタ６１０Ｂの１つの段に用いられる構成を示す模式図であり、図１１はシフトレジスタ６１０Ｂの各段の入出力信号の波形およびｎｅｔＡの電圧波形を示している。また、図１２はシフトレジスタ６１０Ｂのｎ−２からｎ＋２の５段からの出力信号の波形を示している。図１２に示すように、シフトレジスタ６１０Ｂは各段から順次出力信号Ｇｏｕｔを出力する。
図１０に示すように、シフトレジスタ６１０Ｂの各段は、出力信号Ｇｏｕｔを出力する第１トランジスタＭＧと、それぞれのソース領域またはドレイン領域が第１トランジスタＭＧのゲート電極に電気的に接続された複数の第２トランジスタ（ＭＨｄ、ＭＫｄ、ＭＭｄおよびＭＮｄ）とを有している。図１０において、第１トランジスタＭＧは、いわゆるプルアップトランジスタであり、第１トランジスタＭＧのゲート電極に接続された配線をｎｅｔＡという。本実施形態では、これらのトランジスタは何れもＮチャネル型薄膜トランジスタである。また、第２トランジスタＭＫｄのゲートに接続された配線５５０には、ＥＳＤ保護用のダイオード（保護用ダイオード）Ｄ２ａが設けられている。保護用ダイオードＤ２ａの構成は、図６を参照しながら前述した構成と同様であってもよい。保護用ダイオードＤ２ａのカソード側の電極は配線５５０に接続され、アノード側の電極は接地またはＶＳＳに接続されている。
各段からゲートバスライン６０１Ｇに対して出力信号Ｇｏｕｔが出力されるのは画素書き込み時間のみである。１つの段に注目すると、１フレーム期間（全てのゲートバスライン６０１Ｇが順次選択され、再び当該ゲートバスラインが選択されるまでの期間）の中で大部分の時間に亘ってＧｏｕｔの電位はＶＳＳに固定されるように構成されている。
Ｓ信号（前段の出力信号Ｇｏｕｔ（ｎ−１））によってｎｅｔＡをプリチャージする。このとき、ｎｅｔＡにソースまたはドレインが繋がるトランジスタＭＨｄ、ＭＫｄおよびＭＮｄはオフである。
次に、クロック信号ＣＫがＨｉｇｈのとき、ｎｅｔＡをプルアップする。このときに、出力信号Ｇｏｕｔ（ｎ）がゲートバスライン６０１Ｇ（ｎ本目）に出力され、このゲートバスライン６０１Ｇに接続されている画素用ＴＦＴ６０１Ｔがオン状態となり、画素電極６０１Ｐにソースバスライン６０１Ｓから表示信号電圧が供給される。即ち、画素電極６０１Ｐと対向電極（不図示）と、これらの間の液晶層（不図示）によって構成される液晶容量が充電される。
その後、リセット信号Ｒ（次段の出力信号Ｇｏｕｔ（ｎ＋１））によって、ｎｅｔＡとＧｏｕｔの電位をＶＳＳにプルダウンする。
なお、出力信号Ｇｏｕｔ（ｎ）を出力しない期間は、クロック信号ＣＫおよびクロック信号ＣＫＢにより、トランジスタＭＫｄでｎｅｔＡを、トランジスタＭＬでＧｏｕｔの電位をＶＳＳに固定する。
ここで、容量ＣＡＰ１は、ｎｅｔＡの電位を保ち、出力を補助する。トランジスタＭＪは、リセット信号Ｒに応じて、出力信号Ｇｏｕｔの電位をＬｏｗにする。トランジスタＭＬは、クロック信号ＣＫＢに応じて出力信号Ｇｏｕｔの電位をＬｏｗにする。クリア信号ＣＬＲは１フレーム（垂直走査期間）に１度、垂直帰線期間（シフトレジスタの最終段が出力してから、最初の段が出力するまでの間）に、シフトレジスタの全ての段に供給され、全ての段のｎｅｔＡをＬｏｗにする。なお、クリア信号ＣＬＲはシフトレジスタの最終段のリセット信号の役目も兼ねる。
本実施形態では、保護用ダイオードＤ２ａが設けられているので、以下のような利点を有する。
比較のため、図１３に、保護用ダイオードＤ２ａが設けられていない点以外は図１０に示す回路と同様の構成を有する回路（比較例の回路）を示す。簡単のため、図１０と同様の構成要素には同一の参照符号を付し、説明を省略する。図１３に示す比較例の回路は、本出願人による未公開の特願２００８−２９７２９７号に記載されている。特願２００８−２９７２９７号の開示内容を参考のために本明細書に援用する。
比較例の回路では、ｎｅｔＡをブートストラップする第２トランジスタ（Ｎチャネル型ＴＦＴ）ＭＫｄは、外部からの信号ＣＫに直接接続されているため、外部からＥＳＤの影響を受け易い。配線５５０から、第２トランジスタＭＫｄにマイナスの静電気が印加されると、第２トランジスタＭＫｄのオフリークが大きくなり、回路に誤作動を生じさせる可能性が高くなる。
これに対し、本実施形態では、図１０に示すように、配線５５０に保護用ダイオードＤ２ａが設けられているので、配線５５０にマイナスの静電気が入力された場合でも、マイナスの静電気は保護用ダイオードＤ２ａを介して回路の外部に逃がされ、第２トランジスタＭＫｄに印加されない。従って、第２トランジスタＭＫｄのオフリークの増大を抑制でき、ＥＳＤに起因する回路の誤動作を防止できる。
また、配線５５０には、保護用ダイオードＤ２ａの電流の流れる方向と逆方向に電流を流すダイオードが設けられていない。配線５５０に、逆方向に電流を流すダイオードをさらに設けようとすると、そのようなダイオードを形成するだけでなく、そのダイオードを介して配線５５０から電荷（プラスチャージ）を逃がすための配線として、この回路には使用されていないＶＤＤ配線を引き回してくる必要がある。このため、回路規模が大幅に増大する。これに対し、本実施形態では、配線５５０に対して１個の保護用ダイオードＤ２ａを形成すればよいので、回路規模の増大を抑えつつ、配線５５０および第２トランジスタＭＫｄをＥＳＤから適切に保護できる。
本実施形態における回路では、保護用ダイオードによって保護しようとするトランジスタは第２トランジスタＭＫｄに限らない。第２トランジスタＭＫｄの代わりに、あるいは、第２トランジスタＭＫｄに加えて、他のトランジスタを保護する保護用ダイオードを設けることができる。
以下、図１４〜図１８を参照しながら、本実施形態における回路の他の例を説明する。
図１４に示す回路では、第２トランジスタＭＨｄのゲートに接続された配線５５２に保護用ダイオードＤ２ｂが設けられている。保護用ダイオードＤ２ｂのカソード側の電極は配線５５２に接続され、アノード側の電極は接地またはＶＳＳに接続されている。
図１３に示す比較例の回路では、ｎｅｔＡから電位をプルダウンする第２トランジスタＭＨｄは、外部からの信号Ｒに直接接続されているため、外部から入力されるＥＳＤの影響を受け易い。配線５５２から、第２トランジスタＭＨｄにマイナスの静電気が印加されると、第２トランジスタＭＨｄのオフリークが大きくなる。その結果、出力トランジスタＭＧにかかる電圧が降下し、回路に誤動作を生じさせる可能性がある。これに対し、図１４に示す例では、配線５５２に保護用ダイオードＤ２ｂが設けられているので、配線５５２から第２トランジスタＭＨｄにマイナスの静電気が印加されることを抑制できる。従って、ＥＳＤに起因する回路の誤動作を防止できる。
図１５に示す回路では、トランジスタＭＬのゲートに接続された配線５５４に保護用ダイオードＤ２ｃが設けられている。保護用ダイオードＤ２ｃのカソード側の電極は配線５５４に接続され、アノード側の電極は接地またはＶＳＳに接続されている。
比較例の回路（図１３）では、トランジスタＭＬは、外部からの信号ＣＫＢに直接接続されているため、外部から入力されるＥＳＤの影響を受け易い。これに対し、図１５に示す例では、配線５５４に保護用ダイオードＤ２ｃが設けられているので、配線５５４に入力されたマイナスの静電気がトランジスタＭＬに印加されることを抑制できる。従って、ＥＳＤによってトランジスタＭＬのオフリークが増大することを抑制できる。
図１６に示す回路では、第２トランジスタＭＮｄのゲートに接続された配線５５６に保護用ダイオードＤ２ｄが設けられている。保護用ダイオードＤ２ｄのカソード側の電極は配線５５６に接続され、アノード側の電極は接地またはＶＳＳに接続されている。
比較例の回路（図１３）では、第２トランジスタＭＮｄは、外部からの信号ＣＬＲに直接接続されているため、外部から入力されるＥＳＤの影響を受け易い。これに対し、図１６に示す例では、配線５５４に保護用ダイオードＤ２ｂが設けられているので、配線５５４に入力されたマイナスの静電気が第２トランジスタＭＮｄに印加されることを抑制できる。従って、ＥＳＤによってトランジスタＭＮｄのオフリークが増大することを抑制できる。
図１７に示す回路では、出力トランジスタＭＧのゲートに接続された配線ｎｅｔＡに保護用ダイオードＤ２ｅが設けられている。保護用ダイオードＤ２ｅのカソード側の電極はｎｅｔＡに接続され、アノード側の電極は接地されている。
ＥＳＤによって出力トランジスタＭＧのオフリークが増大すると、出力Ｇｏｕｔの波形がなまる、あるいは、出力トランジスタＭＧがオン状態にならないおそれがある。図１７に示す例では、ｎｅｔＡにおける出力トランジスタＭＧと第２トランジスタＭＨｄとの間に保護用ダイオードＤ２ｅが設けられているので、出力トランジスタＭＧに静電気が印加されることを抑制でき、出力トランジスタＭＧのオフリーク増大による上記問題を防止できる。
本実施形態における回路は、上述した保護用ダイオードＤ２ａ〜Ｄ２ｅのうち何れか１個を有していてもよいし、複数の保護用ダイオードを有していてもよい。保護用ダイオードＤ２ａ〜Ｄ２ｅのなかでは、保護用ダイオードＤ２ａ、Ｄ２ｂ、Ｄ２ｃ、Ｄ２ｄおよびＤ２ｅの順に、高いＥＳＤ保護効果が得られる。図１８に示すように、上述した保護用ダイオードＤ２ａ〜Ｄ２ｅを全て有していてもよい。これにより、ＥＳＤによる回路の誤動作をより効果的に防止できる。
なお、本実施形態における回路がＰＭＯＳ単チャネル構成である場合には、上記配線５５０〜配線５５８のうち少なくとも１つの配線に、プラス電荷を逃がすことができるように保護用ダイオード（図１に示す保護用ダイオードＤ１）を設ければよい。
本実施形態における回路に含まれるトランジスタおよび保護用ダイオードは、同一の半導体膜を用いて形成されることが好ましい。半導体膜は、アモルファスシリコン膜、微結晶シリコン膜、金属酸化物半導体膜（例えばＩＧＺＯ膜）などであってもよい。
上記の例では、第２トランジスタＭＨｄ、ＭＫｄ、ＭＭｄおよびＭＮｄはマルチチャネル構造（ここではデュアルチャネル構造）を有するが、代わりに、シングルチャネル構造を有していてもよい。ただし、特に、これらのトランジスタを微結晶シリコン膜を用いて形成する場合には、これらのトランジスタはマルチチャネル構造（上記例では、デュアルチャネル構造）を有することが好ましい。この理由を以下に説明する。
ｎｅｔＡをプルアップすると、ｎｅｔＡにソースまたはドレインが繋がる第２トランジスタ（オフ状態にある）のソース・ドレイン間に大きな電圧（Ｖｄｓ）がかかる。このときプルアップされているｎｅｔＡの電圧が、ｎｅｔＡにソースまたはドレインが繋がる第２トランジスタのリーク電流により、本来のクロック信号ＣＫ（Ｌｏｗ）により立ち下がる前に、低下する。ｎｅｔＡの電圧が低下することによって、出力信号ＧｏｕｔがＨｉｇｈにならない、または出力信号Ｇｏｕｔの波形がなまり、画素電極に十分な電圧を供給することができず、表示品位が低下する。
シングルチャネル構造の微結晶シリコンＴＦＴを用いてシフトレジスタを構成すると、これらのＴＦＴのリーク電流は比較的大きいので、リーク電流に起因して、上記のような不良が発生する可能性が高くなる。これに対し、マルチチャネル構造の微結晶シリコンＴＦＴのサブスレッショルド領域のリーク電流は、シングルチャネル構造を有する微結晶シリコンＴＦＴよりも小さいので、ｎｅｔＡおよび出力信号Ｇｏｕｔの波形のなまりを抑制できる。
なお、複数の第２トランジスタの内の少なくとも１つのＴＦＴにデュアルチャネル構造を導入すれば、そのトランジスタについてはリーク電流を低減できる。複数の第２トランジスタの一部のＴＦＴにデュアルチャネル構造を導入する場合には、ソース・ドレイン間電圧Ｖｄｓが最も高いトランジスタＭＨｄ、ＭＬおよびＭＭｄにデュアルチャネル構造を導入することが好ましい。トランジスタＭＨｄは、そのゲート電極が前段の出力（Ｇｏｕｔ（ｎ−１））に接続され、ソース電極またはドレイン電極が出力トランジスタＭＧのゲート電極（ｎｅｔＡ）またはＶＳＳに接続されている。トランジスタＭＮｄは、そのゲート電極がクロック信号ＣＫの配線に接続され、ソース電極またはドレイン電極が出力トランジスタＭＧのゲート電極（ｎｅｔＡ）またはＶＳＳに接続されている。トランジスタＭＭｄは、そのゲート電極とソース電極とが互いに接続（ダイオード接続）され、ゲート電極には前段の出力（Ｓ信号）が供給される。トランジスタＭＭｄのドレイン電極はトランジスタＭＧのゲート電極（ｎｅｔＡ）に接続されている。もちろん、特性上は、複数の第２トランジスタの全てにマルチチャネル構造を導入することが好ましい。
なお、「微結晶シリコン膜」は、微結晶粒からなる結晶相とアモルファス相との混合状態を有する膜を意味する。微結晶シリコン膜に占めるアモルファス相の体積率は例えば５％以上９５％以下の範囲で制御され得る。なお、アモルファス相の体積率は好ましくは５％以上４０％以下であり、この範囲では膜中欠陥の少ない良好な微結晶シリコン膜が得られるため、ＴＦＴのオンオフ比をより効果的に改善できる。また、微結晶シリコン膜に対して可視光を用いたラマン散乱スペクトル分析を行うと、そのスペクトルは、結晶シリコンのピークである５２０ｃｍ-1の波長で最も高いピークを有するとともに、アモルファスシリコンのピークである４８０ｃｍ-1の波長でブロードなピークを有する。４８０ｃｍ-1付近のアモルファスシリコンのピーク高さは、５２０ｃｍ-1付近にみられる結晶シリコンのピーク高さの例えば１／３０以上１以下となる。
比較のため、多結晶シリコン膜に対してラマン散乱スペクトル分析を行うと、アモルファス成分はほとんど確認されず、アモルファスシリコンのピークの高さはほぼゼロとなる。なお、多結晶シリコン膜を形成する際に、結晶化条件により、局所的にアモルファス相が残ってしまう場合があるが、そのような場合でも、多結晶シリコン膜に占めるアモルファス相の体積率は概ね５％未満であり、ラマン散乱スペクトル分析によるアモルファスシリコンのピーク高さは多結晶シリコンのピーク高さの概ね１／３０未満となる。
このような微結晶シリコン膜は、ＣＣＰ（容量結合プラズマ）方式や、例えばＩＣＰ（誘導結合プラズマ）方式のような高密度プラズマＣＶＤによって形成できる。プラズマＣＶＤの装置方式や成膜条件によって、上述したピーク強度比を調整することが可能である。
上述してきたように、本実施形態では、静電気の極性と、静電気によるＴＦＴの閾値のシフト方向とに着目し、ＴＦＴのオフリーク電流を増大させる極性を有する静電気に対してのみ有効な保護回路を設け、他方の極性を有する静電気に有効な保護回路を設けない。このため、保護回路数を低減でき、回路規模を縮小できる。
本実施形態におけるシフトレジスタの回路構成は、図１０および図１４〜図１８に示す構成に限定されない。本実施形態は、例えば上述した特願２００８−２９７２９７に例示されている他のシフトレジスタにも適用できる。他のシフトレジスタにおいても、特に外部の信号と直接接続された薄膜トランジスタに対して、本実施形態における保護用ダイオードを設けることにより、上記と同様の効果が得られる。
なお、本実施形態における回路はシフトレジスタに限定されない。例えばＤＡＣ、ＴＧ、ラッチ、電源回路などに適用してもよく、上記と同様の効果が得られる。
［保護用ダイオードの他の構成］
本実施形態における保護用ダイオードの構成は、図６を参照しながら前述した構成に限られない。例えば、アモルファスシリコンよりも移動度の高い半導体膜（例えば微結晶シリコン膜、金属酸化物半導体膜）を用いて保護用ダイオードの半導体層を形成する場合には、半導体層に電流が流れやすくなり、正常動作時においても保護用ダイオードに電流が流れてしまうおそれがある。このような問題を防止するために、半導体層内に、以下に説明するような抵抗領域を形成していてもよい。
図１９は、本実施形態における他の保護用ダイオードを備えた半導体装置を例示する図であり、図１９（ａ）は半導体装置の平面図、図１９（ｂ）は図１（ａ）のＡ−Ａ’線およびＢ−Ｂ’線に沿った断面図である。
本実施形態の半導体装置は、基板１と、基板１上に形成されたダイオード２０１および薄膜トランジスタ３０１とを備えている。ダイオード２０１および薄膜トランジスタ３０１は、同一の半導体膜を用いて形成されている。薄膜トランジスタ３０１は例えばシフトレジスタの第２トランジスタであり、ダイオード２０１は第２トランジスタをＥＳＤから保護するための保護用ダイオードである。
ここでは、半導体膜は、微結晶シリコン膜を用いて形成されている。薄膜トランジスタ３０１は、ボトムゲート構造を有する逆スタガーチャネルエッチング型ＴＦＴであり、ダイオード２０１は、ボトムゲート構造を有する逆スタガーチャネルエッチング型ＴＦＴを基本とし、そのゲート電極およびソース電極を接続した構造を有している。
薄膜トランジスタ３０１は、基板１の上に形成されたゲート電極１０３と、ゲート電極１０３を覆うように形成されたゲート絶縁層５と、ゲート絶縁層５上に形成された微結晶シリコン層１０７と、微結晶シリコン層１０７上にコンタクト層１０９ａを介して形成されたソース電極１１０と、微結晶シリコン層１０７上にコンタクト層１０９ｂを介して形成されたドレイン電極１１２とを備える。
微結晶シリコン層１０７は、チャネル領域１０７ｃと、チャネル領域１０７ｃの両側にそれぞれ位置する第１領域１０７ａおよび第２領域１０７ｂとを有している。第１領域１０７ａは、コンタクト層１０９ａによってソース電極１１０と電気的に接続されている。また、第２領域１０７ｂは、コンタクト層１０９ｂによってドレイン電極１１２と電気的に接続されている。チャネル領域１０７ｃ上にはギャップ部１１６が形成されている。
ダイオード２０１は、基板１の上に形成されたゲート電極２、導電層３および接続配線４と、ゲート電極２、導電層３および接続配線４を覆うように形成されたゲート絶縁層５と、ゲート絶縁層５上にゲート電極２と重なるように配置された微結晶シリコン層６と、ゲート絶縁層５上に導電層３と重なるように配置された微結晶シリコン層７と、微結晶シリコン層６上にコンタクト層８ａを介して形成された第１電極（ソース電極）１０と、微結晶シリコン層６、７上にコンタクト層８ｂ、９ａを介して形成された中間電極１１と、微結晶シリコン層７上にコンタクト層９ｂを介して形成された第２電極（ドレイン電極）１２とを備える。
微結晶シリコン層６は、チャネル領域６ｃと、チャネル領域６ｃの両側にそれぞれ位置する第１領域６ａおよび中間領域６ｂとを有している。第１領域６ａは、コンタクト層８ａによってソース電極１０と電気的に接続されている。また、中間領域６ｂは、コンタクト層８ｂによって中間電極１１と電気的に接続されている。同様に、微結晶シリコン層７は、抵抗体として機能する領域（以下、「抵抗領域」と称する。）７ｄと、抵抗領域７ｄの両側にそれぞれ位置する中間領域７ａおよび第２領域７ｂとを有している。中間領域７ａは、コンタクト層９ａを介して中間電極１１と電気的に接続されている。また、第２領域７ｂは、コンタクト層９ｂを介してドレイン電極１２と電気的に接続されている。チャネル領域６ｃ、抵抗領域７ｄ上にはギャップ部１５、１６が形成されている。
本実施形態では、ゲート電極２、導電層３および接続配線４は、同一の導電膜から形成されている。ゲート電極２は、微結晶シリコン層６のチャネル領域６ｃと重なるように配置されており、チャネル領域６ｃの導電性を制御する。ゲート電極２は接続配線４と接続されており、接続配線４は、ゲート絶縁層５に設けられた開口部であるコンタクトホール１４内で、ソース電極１０と電気的に接続されている。また、図示しないが、ゲート電極２および接続配線４は、薄膜トランジスタ３０１のゲート電極１０３と電気的に接続されている。
一方、導電層３は、微結晶シリコン層７と重なるように、すなわち抵抗領域７ｄの導電性を制御することが可能な位置に配置されている。ただし、導電層３は、ソース電極１０等の他の電極、配線に接続されておらず、フローティングしている。
薄膜トランジスタ３０１およびダイオード２０１における微結晶シリコン層１０７、６、７は、複数の柱状の微結晶粒とアモルファス相からなる結晶粒界とを有している。微結晶シリコン層１０７、６、７に占めるアモルファス相の体積率は例えば５〜４０％である。また、ラマン散乱スペクトル分析によるアモルファス相のピーク高さは、微結晶部分のピーク高さの１／３〜１／１０倍である。なお、微結晶シリコン層１０７、６、７の代わりに、アモルファスシリコン層や多結晶シリコン層を活性層として用いてもよい。また、Ｚｎ−Ｏ系半導体（ＺｎＯ）膜、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体（ＩＧＺＯ）膜、Ｉｎ−Ｚｎ−Ｏ系半導体（ＩＺＯ）膜、Ｚｎ−Ｔｉ−Ｏ系半導体（ＺＴＯ）膜などの金属酸化物半導体からなる膜を活性層として用いてもよい。
薄膜トランジスタ３０１およびダイオード２０１におけるコンタクト層１０９ａ、１０９ｂ、８ａ、８ｂ、９ａ、９ｂは、微結晶シリコン層１０７、６、７と対応する電極１１０、１１２、１０、１１、１２との間の電気的導通を良好にするために設けられている。本実施形態では、これらのコンタクト層は、同一のｎ+型シリコン膜から形成されている。なお、これらのコンタクト層は、多結晶シリコン層、微結晶シリコン層またはアモルファスシリコン層などの単一の層であってもよいし、これらの層のうち少なくとも１つを含む積層構造を有していてもよい。なお、微結晶シリコン層の代わりに金属酸化物半導体からなる膜を活性層として用いる場合には、コンタクト層を用いなくてもよい。
また、薄膜トランジスタ３０１、ダイオード２０１における各電極１１０、１１２、１０、１１、１２の上部には、ギャップ部１１６、１５、１６とその周辺を覆うようにパッシベーション１３が設けられている。パッシベーション１３は、窒化シリコン等の無機材料による膜、あるいはアクリル樹脂等の有機膜であってもよく、これらの積層物であってもよい。
図示していないが、パッシベーション１３には、フォトリソグラフィ等の手法によって、ソース電極１１０、１０およびドレイン電極１１２、１２に所定の電圧等の電気信号を入力するための開口部が適宜設けられ得る。ソース電極１１０、１０およびドレイン電極１１２、１２は、開口部や接続配線によって適切に接続され、外部から電気信号を入力できるような構成を有していてもよい。
ここで、薄膜トランジスタ３０１およびダイオード２０１の動作を説明する。
薄膜トランジスタ３０１では、ゲート電極１０３に印加する電圧により、チャネル領域１０７ｃの抵抗が十分に小さくなると、主にソース電極１１０とドレイン電極１１２との間に電流が流れる。このとき、電流は、ソース電極１１０からコンタクト層１０９ａを経由して、微結晶シリコン層１０７の第１領域１０７ａ、チャネル領域１０７ｃおよび第２領域１０７ｂを流れる。この後、コンタクト層１０９ｂを経由してドレイン電極１１２に達する。
ダイオード２０１では、ゲート電極２に印加される電圧により、チャネル領域６ｃの抵抗が十分に小さくなると、主にソース電極１０とドレイン電極１２との間に電流が流れる。このとき、電流は、ソース電極１０からコンタクト層８ａを経由して、微結晶シリコン層６の第１領域６ａ、チャネル領域６ｃ、中間領域６ｂを流れる。この後、コンタクト層８ｂを経由して中間電極１１に達する。中間電極１１からも同様に、コンタクト層９ａを経由して、微結晶シリコン層７の中間領域７ａ、抵抗領域７ｄおよび第２領域７ｂをこの順で流れ、その後、コンタクト層９ｂを経由してドレイン電極１２に達する。
前述したように、微結晶シリコン層７の下の導電層３は他の電極、配線に接続されないので、導電層３に直接電圧が印加されることはない。従って、微結晶シリコン層７の第１領域７ａ、抵抗領域７ｄ、第２領域７ｂは常に高い抵抗値を有し、スイッチング素子ではなく抵抗体として機能する。ダイオード２０１では、このような抵抗体がソース電極１０とドレイン電極１２との間に位置しているので、これらの間の抵抗（オン抵抗）を大きくすることができる。従って、高移動度を有する微結晶シリコンを用いてダイオード２０１を形成した場合でも、ダイオード２０１に電流が流れすぎることを防止できる。このため、ダイオード２０１を、例えばショートリング用ダイオードなどの用途に好適に用いることができる。
なお、図１９では、ドレイン電極１２側の微結晶シリコン層７がゲート電極２と重なっていないが、この微結晶シリコン層７がゲート電極２と重なっており、代わりにソース電極１０側の微結晶シリコン層６がゲート電極２と重なっていなくても、上記と同様の効果が得られる。すなわち、ゲート電極２および導電層３の配置を入れ替えた構成でも、上記と同様の効果が得られる。
本実施形態および以下に述べる実施形態では、薄膜トランジスタおよびダイオードの半導体層（活性層）は、微結晶シリコン層などの単層であるが、例えば微結晶シリコン層とアモルファスシリコン層との積層構造を有していてもよい。同様に、ゲート電極、導電層、ソース電極、中間電極およびドレイン電極も単一の金属層などの導電物層から構成される必要はなく、同一または複数の導電物層からなる積層構造を有していてもよい。
また、薄膜トランジスタおよびダイオードを支持する基板としては、ガラス基板の他に、プラスチック基板などの絶縁基板を用いることもできる。あるいは、表面に絶縁膜を有するステンレス基板を用いてもよい。また、上記基板は透明基板でなくてもよい。
さらに、本実施形態および以下に述べる実施形態の薄膜トランジスタおよびダイオードは、パッシベーション膜を有していなくてもよい。
＜半導体装置の製造方法＞
次に、図面を参照しながら、図１９に示す半導体装置の製造方法の一例を説明する。
図２０に示すように、半導体装置の製造方法は、ゲート電極を形成するゲート電極形成工程７１、ゲート絶縁層および活性層となる島状の半導体層を形成するゲート絶縁層・半導体層形成工程７２、ソースおよびドレイン電極を形成するソース・ドレイン電極形成工程７３、ソースおよびドレイン電極を電気的に分離するソース・ドレイン分離工程７４、および、パッシベーション形成工程７５を含む。
以下、図２１〜図２４を参照しながら工程毎に詳しく説明する。図２１〜図２４は、半導体装置の製造方法の各工程を説明するための模式図である。図２１（ａ）は平面図、図２１（ｂ）は図２１（ａ）に示すＡ−Ａ’線およびＢ−Ｂ’線に沿った断面図である。図２２〜図２４も同様であり、各図の（ａ）は平面図、各図の（ｂ）は、対応する平面図のＡ−Ａ’線およびＢ−Ｂ’線に沿った断面図である。
（１）ゲート電極形成工程７１
図２１（ａ）および（ｂ）に示すように、基板１の上にゲート金属膜を形成し、これをパターニングすることにより、薄膜トランジスタ３０１のゲート電極１０３、ダイオード２０１のゲート電極２、導電層３および接続配線４を形成する。接続配線４およびゲート電極２は１つのパターン内になるよう隣接して形成される。また、導電層３は、ゲート電極２および接続配線４と分離したパターン内に形成される。
具体的には、まず、アルゴン（Ａｒ）ガスを用いたスパッタ法により、ガラス基板などの基板１の上にモリブデン（Ｍｏ）を０．２μｍの厚さで堆積してゲート金属膜（図示せず）を形成する。ゲート金属膜を形成する際の基板１の温度は２００〜３００℃とする。
続いて、ゲート金属膜の上にフォトレジスト材料によるレジストパターン膜（図示せず）を形成し、このレジストパターン膜をマスクとしてゲート金属膜のパターニングを行う（フォトリソグラフィ工程）。これにより、薄膜トランジスタ３０１のゲート電極１０３、ダイオード２０１のゲート電極２、導電層３および接続配線４を得る。ゲート金属膜のエッチングには例えばウェットエッチング法を用いる。エッチャントとしては、１０〜８０重量％の燐酸、１〜１０重量％の硝酸、１〜１０重量％の酢酸、及び残部水からなる溶液を用いることができる。エッチング終了後、レジストパターン膜を有機アルカリを含む剥離液を用いて除去する。
ゲート金属膜の材料は、モリブデン（Ｍｏ）の他に、インジウム錫酸化物（ＩＴＯ）や、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）等の単体金属、またはそれらに窒素、酸素、あるいは他の金属を含有させた材料であってもよい。ゲート金属膜は、上記材料を用いた単一の層であってもよいし、積層構造を有していてもよい。例えば、ゲート電極２は、チタンおよびアルミニウムによるＴｉ／Ａｌ／Ｔｉ積層膜であってよく、チタンおよび銅によるＴｉ／Ｃｕ／Ｔｉ積層膜、あるいは銅およびモリブデンによるＭｏ／Ｃｕ／Ｍｏ積層膜であってもよい。
ゲート金属膜の形成方法としては、スパッタ法の他、蒸着法等を用いることもできる。ゲート金属膜の厚さも特に限定されない。また、ゲート金属膜のエッチング方法も、上述したウェットエッチング法に限定されず、塩素（Ｃｌ2）ガス及び三塩化ホウ素（ＢＣｌ3）ガス、ＣＦ4（四フッ化炭素）ガス、Ｏ2（酸素）等を組み合わせたドライエッチング法等を用いることもできる。
（２）ゲート絶縁層・半導体層形成工程７２
次いで、ゲート電極２および１０３、導電層３、および接続配線４の上に、ゲート絶縁層５、微結晶シリコン膜およびｎ+型シリコン膜をこの順に形成し、微結晶シリコン膜およびｎ+型シリコン膜をパターニングする。これにより、図２２（ａ）および（ｂ）に示すように、島状の微結晶シリコン加工膜１１８、１７、１８、ｎ+型シリコン加工膜１２０、１９、２０を得る。この後、ゲート絶縁層５に、接続配線４の一部を露出するコンタクトホール１４を設ける。
具体的には、まず、ゲート電極２等が形成された基板１に、プラズマ化学的気相成長（ＰＥＣＶＤ）法により、窒化シリコン（ＳｉＮx）からなるゲート絶縁層（厚さ：例えば０．４μｍ）５を形成する。本実施形態では、ゲート絶縁層５の形成を、平行平板型（容量結合型）の電極構造を有する成膜チャンバーを用いて、基板温度：２５０〜３００℃、圧力：５０〜３００Ｐａ、電力密度：１０〜２０ｍＷ／ｃｍ2の条件下で行う。また、成膜用のガスとして、シラン（ＳｉＨ4）、アンモニア（ＮＨ3）、及び窒素（Ｎ2）の混合ガスを用いる。
続いて、ゲート絶縁層５の形成で用いた成膜チャンバーと同一のチャンバーを用いて、微結晶シリコン膜（厚さ：例えば０．１２μｍ）を形成する。本実施形態では、微結晶シリコン膜の形成は、基板温度：２５０〜３００℃、圧力：５０〜３００Ｐａ、電力密度：１〜３０ｍＷ／ｃｍ2という条件で行い、成膜用のガスとして水素ガスで希釈したシランガスを用いる。シラン（ＳｉＨ4）と水素（Ｈ2）との流量比は１：２００〜１：１０００とする。
さらに、上記と同一の成膜チャンバーを用いて、ｎ+型シリコン膜（厚さ：例えば０．０５μｍ）を形成する。本実施形態では、ｎ+型シリコン膜の形成は、微結晶シリコン膜の形成の場合とほぼ同様であるが、成膜用のガスとしてシラン（ＳｉＨ4）と水素（Ｈ2）とホスフィン（ＰＨ3）との混合ガスを用いる。
この後、ゲート絶縁層５の上にフォトレジスト材料によるレジストパターン膜（図示せず）を形成し、このレジストパターン膜をマスクとして微結晶シリコン膜およびｎ+型シリコン膜のパターニングを行う（フォトリソグラフィ工程）。これにより、島状の微結晶シリコン加工膜１１８、１７、１８、ｎ+型シリコン加工膜１２０、１９、２０を得る。微結晶シリコン膜およびｎ+型シリコン膜のエッチングには例えば塩素（Ｃｌ2）ガスを主として用いたドライエッチング法を用いる。エッチング終了後、レジストパターン膜を有機アルカリを含む剥離液を用いて除去する。
さらに、フォトレジスト材料によるレジストパターン膜（図示せず）を形成し、このレジストパターン膜をマスクとして、ゲート絶縁層５にコンタクトホール１４を形成する（フォトリソグラフィ工程）。コンタクトホール１４の形成には、例えばＣＦ4（四フッ化炭素）ガス、Ｏ2（酸素）等を組み合わせたドライエッチング法等を用いることができる。エッチング終了後、レジストパターン膜を有機アルカリを含む剥離液を用いて除去する。
（３）ソース・ドレイン電極形成工程７３
ｎ+型シリコン加工膜１２０、１９、２０およびゲート絶縁層５の上にソース・ドレイン電極形成用の導電膜を形成する。本実施形態では、アルゴン（Ａｒ）ガスを用いたスパッタ法により、基板１の表面にモリブデンを０．２μｍの厚さで堆積することにより、導電膜（厚さ：例えば０．２μｍ）を形成する。導電膜を形成する際の基板温度は２００〜３００℃とする。
この後、図２３（ａ）および（ｂ）に示すように、導電膜上にレジストパターン膜２１を形成し、これをマスクとして導電膜のパターニングを行うことにより、薄膜トランジスタ３０１のソース電極１１０、ドレイン電極１１２、および、ダイオード２０１のソース電極１０、中間電極１１、ドレイン電極１２を得る。
導電膜のパターニングは、例えばウェットエッチング法を用いて行うことができる。本実施形態では、エッチャントとして、１０〜８０重量％の燐酸、１〜１０重量％の硝酸、１〜１０重量％の酢酸、および残部水からなる溶液を用いる。ソース電極１０、中間電極１１およびドレイン電極１２上のレジストパターン膜２１は、エッチング終了後も除去することなく次工程まで残す。
なお、導電膜の材料は、モリブデン（Ｍｏ）の他に、インジウム錫酸化物（ＩＴＯ）や、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）等の単体金属、またはそれらに窒素、酸素、あるいは他の金属を含有させた材料であってもよい。ソース電極１０等は、上記材料を用いた単一の層であってもよいし、積層構造を有していてもよい。例えば、導電膜は、チタンおよびアルミニウムによるＴｉ／Ａｌ／Ｔｉ積層膜であってよく、チタンおよび銅によるＴｉ／Ｃｕ／Ｔｉ積層膜、あるいは銅およびモリブデンによるＭｏ／Ｃｕ／Ｍｏ積層膜であってもよい。
導電膜の形成方法としては、スパッタ法の他、蒸着法等を用いることもできる。また、導電膜の形成方法も上述したエッチャントを用いたウェットエッチングに限定されない。さらに、導電膜の厚さも上記の厚さに限定されない。
（４）ソース・ドレイン分離工程７４
続いて、図２４（ａ）および（ｂ）に示すように、ｎ+型シリコン加工膜１２０のうちソース電極１１０およびドレイン電極１１２の何れにも覆われていない部分を除去し、ギャップ部１１６を形成する。同様に、ｎ+型シリコン加工膜１９、２０のうち、ソース電極１０、中間電極１１およびドレイン電極１２の何れにも覆われていない部分を除去し、それぞれギャップ部１５、１６を形成する。このとき、微結晶シリコン加工膜１１８、１７、１８のうちギャップ部１１６、１５、１６に位置する部分は、オーバーエッチングによって他の部分よりも薄くなる。これにより、微結晶シリコン加工膜１１８およびｎ+型シリコン加工膜１２０から、微結晶シリコン層１０７およびコンタクト層１０９ａ、１０９ｂを得る。同様に、微結晶シリコン加工膜１７、１８およびｎ+型シリコン加工膜１９、２０から、それぞれ、微結晶シリコン層６、７およびコンタクト層８ａ、８ｂ、９ａ、９ｂを得る。エッチング後、レジストパターン膜２１を除去する。
本実施形態では、ｎ+型シリコン加工膜１２０、１９、２０のエッチングには、塩素（Ｃｌ2）ガスを用いたドライエッチング法を用いる。レジストパターン膜２１は、エッチング終了後に有機アルカリを含む剥離液を用いて除去する。なお、エッチング方法は上記の方法に限定されない。
（５）パッシベーション形成工程７５
次いで、薄膜トランジスタ３０１のソース電極１１０、ドレイン電極１１２、ギャップ部１１６およびそれらの周囲と、ダイオード２０１のソース電極１０、中間電極１１、ドレイン電極１２、ギャップ部１５、１６およびそれらの周囲とを覆うように窒化シリコン（ＳｉＮx）からなるパッシベーション１３を形成する。このようにして、図１９（ａ）および（ｂ）に示す半導体装置が得られる。
具体的には、プラズマ化学的気相成長（ＰＥＣＶＤ）法により、窒化シリコン（ＳｉＮx）からなるパッシベーション１３（厚さ：例えば０．３μｍ）を形成する。本実施形態では、パッシベーション１３の形成を、平行平板型（容量結合型）の電極構造を有する成膜チャンバーを用いて、基板温度：２００℃、圧力：５０〜３００Ｐａ、電力密度：１０〜２０ｍＷ／ｃｍ2の条件下で行う。また、成膜用のガスとして、シラン（ＳｉＨ4）、アンモニア（ＮＨ3）、及び窒素（Ｎ2）の混合ガスを用いる。
パッシベーション１３には、図示していないが、ソース電極１１０、１０およびドレイン電極１１２、１２等に所定の電圧等の電気信号を入力するための開口部が適宜設けられ得る。
本実施形態におけるダイオードでは、オン状態において、半導体層のチャネル領域および抵抗領域を含む電流経路が形成されれば、図１９に示すダイオードと同様の効果を得ることができる。例えばダイオードは、３つ以上の島状の微結晶シリコン層を有していてもよい。この場合でも、少なくとも１つの微結晶シリコン層がゲート電極と重なっておらず、他の微結晶シリコン層がゲート電極と重なるチャネル領域を有していれば、上記と同様の効果が得られる。また、図１９に示す例では、半導体層（微結晶シリコン層６、７）およびコンタクト層８ａ、８ｂ、９ａ、９ｂは島状であるが、必ずしも島状である必要はない。さらに、ダイオード２０１は、導電層３を有していなくてもよい。
また、薄膜トランジスタの構成も、図１９に示す構成に限定されない。図１９に示す薄膜トランジスタ３０１は何れも１つのゲート電極１０３を有するが、複数のゲート電極を有していてもよい。その場合、各ゲート電極上にそれぞれ島状の微結晶シリコン層が配置されていてもよいし、複数のゲート電極と重なるように１つの微結晶シリコン層が配置されていてもよい。あるいは、後で詳しく説明するように、１つのゲート電極上に配置された微結晶シリコン層に複数のチャネル領域が形成されていてもよい。
このように、半導体層の電流経路となる部分の一部がゲート電極と重ならないように構成すると、第１電極に正の電位を与えた場合でも、半導体層のうちゲート電極と重なっていない部分には、ゲート電極を通じて正の電位を与えられないので、可動電荷である電子の蓄積がなされず、この部分の電気抵抗が下がらない。このため、ゲート電極と重なっていない部分は、チャネル領域と直列に接続された電気抵抗となる。
従って、半導体層のうちゲート電極と重なっていない部分のサイズ（面積）を調整することにより、ダイオードに適切な大きさの直列の電気抵抗を与えることができる。アモルファスシリコンを用いた従来の保護用ダイオードと同等の特性を実現することも可能である。
ダイオードの半導体層のうちゲート電極と重なっていない部分は、ダイオードの第１電極と接続されていない導電層の上に配置されていてもよい。ここでいう「導電層」は、例えばゲート電極と同一の導電膜から形成され、開放状態（フローティング状態）にある層であってもよい。特に本発明を表示装置に適用する場合、半導体層のうちゲート電極と重なっていない部分の下方に導電層が設けられていると、導電層によって、バックライトからの光による半導体層の特性変化（光劣化）を抑制できるので好ましい。
なお、薄膜トランジスタ３０１、３０２、ダイオード２０１、２０２、２０４は、微結晶シリコン層の代わりに、アモルファスシリコン層や多結晶シリコン層を活性層として用いてもよい。また、Ｚｎ−Ｏ系半導体（ＺｎＯ）膜、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体（ＩＧＺＯ）膜、Ｉｎ−Ｚｎ−Ｏ系半導体（ＩＺＯ）膜、Ｚｎ−Ｔｉ−Ｏ系半導体（ＺＴＯ）膜などの金属酸化物半導体からなる膜を活性層として用いてもよい。この場合、コンタクト層２５ａ、２５ｂ、２５ｄ、２５ｅ、１０９ａ、１０９ｂは不要であって、活性層とソース・ドレイン電極は直接電気的接続をとることができる。特にＩＧＺＯのような金属酸化物半導体を用いた場合には、移動度が４ｃｍ2／Ｖｓを超えるので、本発明を適用することによってさらに高い効果が得られる。
ただし、多結晶シリコン膜およびアモルファスシリコン膜を用いる場合には、抵抗領域を形成するメリットは小さい。多結晶シリコン膜を用いると、ダイオードの半導体層の一部にドーピングする不純物濃度を調整すれば、ダイオードの抵抗を大きくするなどの調節が容易だからである。また、アモルファスシリコン膜を用いると、ダイオードの抵抗が十分に高く、ダイオードの電流を大幅に低下させる必要がない場合が多いからである。
図２５は、本実施形態における他のダイオードを模式的に示す図であり、図２５（ａ）は他のダイオードの平面図、図２５（ｂ）は図２５（ａ）のＥ−Ｅ’線に沿った断面図である。図２５に示すダイオードは、１つの島状半導体層を用いて形成されている点で、図１９に示すダイオード２０１と異なっている。簡単のため、図１９に示すダイオード２０１と同様の構成要素には同一の参照符号を付し、説明を省略する。
ダイオード２０５は、ボトムゲート構造を有する逆スタガーチャネルエッチング型ＴＦＴを基本とし、そのゲート電極およびソース電極を接続した構造を有している。図示しないが、ダイオード２０５と同一基板上にＴＦＴをさらに備える。このＴＦＴは、ダイオード２０５の微結晶シリコン層２７と同一の微結晶シリコン膜を用いて形成された活性層を有していればよく、例えば、図１９（ａ）および（ｂ）に示す薄膜トランジスタ３０１と同様の構成を有していてもよい。
ダイオード２０５は、ガラス基板などの基板１と、基板１の上に形成されたゲート電極２６と、基板１の上にゲート電極２６を覆うように形成されたゲート絶縁層５と、ゲート絶縁層５の上に形成された微結晶シリコン層２７と、微結晶シリコン層２７上にコンタクト層８ａを介して形成されたソース電極１０と、微結晶シリコン層２７上にコンタクト層８ｂを介して形成されたドレイン電極１２とを備える。
微結晶シリコン層２７は、チャネル領域２７ｃと、チャネル領域２７ｃの両側にそれぞれ位置する第１および第２領域２７ａ、２７ｂとを有している。第１領域２７ａは、コンタクト層８ａによってソース電極１０と電気的に接続されている。また、第２領域２７ｂは、コンタクト層８ｂによってドレイン電極１２と電気的に接続されている。
チャネル領域２７ｃは、ゲート電極２６と重なるように配置されており、ゲート電極２６に印加する電圧によってチャネル領域２７ｃの導電性が制御され得る。また、微結晶シリコン層２７は、第１および第２領域２７ａ、２７ｂとの間に位置し、ゲート電極２６と重なっていない部分（抵抗領域）２７ｄを有している。抵抗領域２７ｄは、ゲート電極２６に電圧を印加しても低抵抗化されないので、抵抗体として機能する。チャネル領域２７ｃおよび抵抗領域２７ｄのチャネル方向の長さＬ、ＬRは適宜調整されるが、例えばチャネル幅Ｗが１０μｍのとき、チャネル領域２７ｃの長さ（チャネル長）Ｌは３μｍ、抵抗領域２７ｄの長さＬRは３μｍである。なお、図２５に示す例では、第２領域２７ｂもゲート電極２６と重なっていないので、第２領域２７ｂも抵抗体として機能する。
図２５に示す例では、コンタクト層８ａ、８ｂ、ソース電極１０およびドレイン電極１２は、チャネル領域２７ｃおよび抵抗領域２７ｄの上に位置しないようにパターニングされており、これによって、チャネル領域２７ｃおよび抵抗領域２７ｄの上にギャップ部１５が形成されている。ゲート電極２６、接続配線４およびＴＦＴのゲート電極（図示せず）は、同一の導電膜から形成されている。ゲート電極２６は接続配線４と接続されており、接続配線４は、ゲート絶縁層５に設けられた開口部であるコンタクトホール１４内で、ソース電極１０と電気的に接続されている。
なお、ダイオード２０５における微結晶シリコン層２７、コンタクト層８ａ、８ｂ、パッシベーション１３の材料は、図１９に示すダイオード２０１における対応する構成要素の材料と同様であってもよい。
ダイオード２０５では、主にソース電極１０とドレイン電極１２との間に電流が流れる。このとき、電流はソース電極１０からコンタクト層８ａを経由して、微結晶シリコン層２７の第１領域２７ａ、チャネル領域２７ｃおよび抵抗領域２７ｄ、第２領域２７ｂを流れる。この後、コンタクト層８ｂを経由してドレイン電極１２に達する。
図２５に示す例でも、微結晶シリコン層２７のうち抵抗領域２７ｄおよび第２領域２７ｂの下方にはゲート電極２６が配置されないので、ゲート電極２６へ電圧を印加した場合でも可動電荷である電子の蓄積がなされない。従って、抵抗領域２７ｄおよび第２領域２７ｂは、ゲート電極２６の電位の影響をほとんど受けずに常に高抵抗である。このような抵抗の高い領域２７ｄを微結晶シリコン層１５に設けて、ソース電極１０とドレイン電極１２との間に電流を流れにくくすることにより、ダイオード２０５の用途に応じた特性を実現できる。
なお、上記ダイオードは、チャネル領域２７ｃおよび抵抗領域２７ｄの両方を有する半導体層を少なくとも１つ備えていればよく、そのような半導体層を含む２以上の半導体層を備えていてもよい。この場合、２以上の半導体層は、半導体層上に設けられた中間電極によって互いに接続されていてもよい。
図２５に示す半導体装置は、図２０〜図２４を参照しながら前述した方法と同様の方法で作製できる。
図２６は、本実施形態におけるさらに他のダイオードを示す図であり、図２６（ａ）は平面図、図２６（ｂ）は図２６（ａ）のＦ−Ｆ’線に沿った断面図である。図２６に示すダイオードでは、ダイオードの半導体層の下方に２つのゲート電極が設けられ、かつ、ダイオードのソース・ドレイン電極間に中間電極が設けられていない点で、図１９に示すダイオード２０１と異なっている。簡単のため、図１９に示すダイオード２０１と同様の構成要素には同一の参照符号を付し、説明を省略する。
ダイオード２０６は、ボトムゲート構造を有する逆スタガーチャネルエッチング型ＴＦＴを基本とし、そのゲート電極およびソース電極を接続した構造を有している。図示しないが、ダイオード２０６と同一基板上には、ボトムゲート構造を有する逆スタガーチャネルエッチング型ＴＦＴが設けられている。このＴＦＴは、ダイオード２０６の微結晶シリコン層と同一の微結晶シリコン膜を用いて形成された活性層を有していればよく、例えば、図１９（ａ）および（ｂ）に示す薄膜トランジスタ３０１と同様の構成を有していてもよい。
ダイオード２０６は、ガラス基板などの基板１と、基板１の上に間隔を空けて配置されたゲート電極２、２９と、基板１の上にゲート電極２、２９を覆うように形成されたゲート絶縁層５と、ゲート絶縁層５の上に形成された微結晶シリコン層３０と、微結晶シリコン層３０上にコンタクト層８ａを介して形成されたソース電極１０と、微結晶シリコン層３０上にコンタクト層９ｂを介して形成されたドレイン電極１２とを備える。ゲート電極２およびゲート電極２９は、接続電極４およびコンタクトホール１４内でソース電極１０と電気的に接続されている。
微結晶シリコン層３０は、チャネル領域３０ｃ、３０ｅと、チャネル領域３０ｃ、３０ｅの間に位置する抵抗領域３０ｄと、チャネル領域３０ｃ、３０ｅの両側にそれぞれ位置する第１および第２領域３０ａ、３０ｂとを有している。第１領域３０ａは、コンタクト層８ａによってソース電極１０と電気的に接続されている。また、第２領域３０ｂは、コンタクト層９ｂによってドレイン電極１２と電気的に接続されている。
チャネル領域３０ｃはゲート電極２と重なるように配置されており、ゲート電極２に印加する電圧によってチャネル領域３０ｃの導電性が制御され得る。同様に、チャネル領域３０ｅはゲート電極２９と重なるように配置されており、ゲート電極２９に印加する電圧によってチャネル領域３０ｅの導電性が制御され得る。一方、抵抗領域３０ｄは、ゲート電極２、２９と重なっておらず、これらのゲート電極２、２９に電圧を印加しても低抵抗化されないので、抵抗体として機能する。
チャネル領域３０ｃ、３０ｅおよび抵抗領域３０ｄのチャネル方向の長さＬ1、Ｌ2、ＬRは適宜調整されるが、例えばチャネル幅Ｗが１０μｍのとき、チャネル領域３０ｃ、３０ｅの合計長さ（チャネル長Ｌ：Ｌ＝Ｌ1＋Ｌ2）は６μｍ、抵抗領域３０ｄの長さＬRは３μｍである。
なお、ダイオード２０６における微結晶シリコン層３０、コンタクト層８ａ、９ｂ、パッシベーション１３の材料は、図１９に示すダイオード２０１における対応する構成要素の材料と同様であってもよい。
ダイオード２０６では、主にソース電極１０とドレイン電極１２との間に電流が流れる。このとき、電流はソース電極１０からコンタクト層８ａを経由して、微結晶シリコン層３０の第１領域３０ａ、チャネル領域３０ｃ、抵抗領域３０ｄ、チャネル領域３０ｅ、および第２領域３０ｂをこの順で流れる。この後、コンタクト層９ｂを経由してドレイン電極１２に達する。
ダイオード２０６でも、微結晶シリコン層３０のうち抵抗領域３０ｄの下方にはゲート電極２、２９が配置されないので、抵抗領域３０ｄは、ゲート電極２、２９の電位の影響をほとんど受けずに常に高抵抗である。このような抵抗の高い領域３０ｄを微結晶シリコン層３０に設けて、ソース電極１０とドレイン電極１２との間に電流を流れにくくすることにより、ダイオード２０６の用途に応じた特性を実現できる。
図２６に示す半導体装置も、図２０〜図２４を参照しながら前述した方法と同様の方法で作製できる。
図２７は、本実施形態におけるさらに他の半導体装置を示す断面図である。図２７に示す例では、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体（ＩＧＺＯ）膜を用いてダイオードおよび薄膜トランジスタの活性層を形成している点、およびコンタクト層を有しない点で、図１９に示す構成と異なっている。
半導体装置は、基板３１と、基板３１上に形成されたダイオード２０７および薄膜トランジスタ３０７とを備えている。ダイオード２０７および薄膜トランジスタ３０７は、同一のＩＧＺＯ膜を用いて形成されている。薄膜トランジスタ２０７は、ボトムゲート構造を有する逆スタガーチャネルエッチング型ＴＦＴであり、ダイオード３０７は、ボトムゲート構造を有する逆スタガーチャネルエッチング型ＴＦＴを基本とし、そのゲート電極およびソース電極を接続した構造を有している。
薄膜トランジスタ３０７は、基板３１の上に形成されたゲート電極３２と、ゲート電極３２を覆うように形成されたゲート絶縁層３５と、ゲート絶縁層３５上に形成されたＩＧＺＯ層５０と、ＩＧＺＯ層５０上に形成されたソース電極５４およびドレイン電極５２とを備える。
ＩＧＺＯ層５０は、チャネル領域５０ｃと、チャネル領域５０ｃの両側にそれぞれ位置するソース領域５０ａおよびドレイン領域５０ｂとを有している。ソース領域５０ａは、ソース電極５４と接している。また、ドレイン領域５０ｂはドレイン電極５２と接している。
ダイオード２０７は、基板３１の上に形成されたゲート電極３３および接続配線３４と、ゲート電極３３および接続配線３４を覆うように形成されたゲート絶縁層３５と、ゲート絶縁層３５上にゲート電極３３と重なるように配置されたＩＧＺＯ層４０と、ＩＧＺＯ層４０上に形成された第１電極（ソース電極）４４と、ＩＧＺＯ層４０上に形成された第２電極（ドレイン電極）４２とを備える。
ＩＧＺＯ層４０は、チャネル領域４０ｃと、チャネル領域４０ｃの両側にそれぞれ位置する第１および第２領域４０ａ、４０ｂとを有している。チャネル領域４０ｃは、ゲート電極３３と重なるように配置されており、ゲート電極３３に印加する電圧によりチャネル領域４０ｃの導電性を制御できる。第１領域４０ａはソース電極４４と電気的に接続されている。第２領域４０ｂはドレイン電極４２と接している。
また、ＩＧＺＯ層４０は、第１および第２領域４０ａ、４０ｂの間に位置し、ゲート電極３３と重なっていない部分（抵抗領域）４０ｄをさらに有している。抵抗領域４０ｄは、ゲート電極３３に印加する電圧にかかわらず、高い抵抗を有するので、抵抗体として機能する。なお、図２７に示す例では、第１領域４０ａもゲート電極３３と重なっていないので、第１領域４０ａも抵抗体として機能する。
ゲート電極３２、３３および接続配線３４は、同一の導電膜から形成されている。ゲート電極３３は接続配線３４と接続されており、接続配線３４は、ゲート絶縁層３５に設けられた開口部であるコンタクトホール内で、ソース電極４４と電気的に接続されている。
薄膜トランジスタ３０７およびダイオード２０７におけるＩＧＺＯ層５０、４０は、同一のＩＧＺＯ膜から形成されている。ＩＧＺＯ膜は、例えばＩｎ：Ｇａ：Ｚｎを２：２：１の比率で含む膜である。なお、ＩＧＺＯ膜の代わりに、他の金属酸化物半導体膜を用いることもできる。
また、薄膜トランジスタ３０７、ダイオード２０７における各電極５２、５４、４２、４４の上部にパッシベーション４６が設けられている。パッシベーション４６上には画素電極５８が設けられている。画素電極５８は、パッシベーション４６に形成されたコンタクトホール内でドレイン電極５２に電気的に接続されている。
ダイオード２０７および薄膜トランジスタ３０７は、例えば次のようにして製造される。
まず、基板３１上に、スパッタ法によりモリブデン（Ｍｏ）膜などの導電膜を形成する。この導電膜に対して、ウェットエッチングまたはドライエッチングでパターニングを行い、ゲート電極３２、３３および接続配線３４を形成する。
続いて、ゲート絶縁層３５として、窒化シリコン（ＳｉＮｘ）膜をＰＥＣＶＤ法で形成する。ゲート絶縁層３５の厚さは例えば４５０ｎｍとする。ゲート絶縁層３５に、接続配線３４の表面の一部を露出する開口部を形成する。なお、ゲート絶縁層３５として、ＳｉＮｘ膜の代わりに酸化シリコン（ＳｉＯｘ）膜を用いてもよいし、ＳｉＯｘ膜およびＳｉＮｘ膜からなる積層膜を用いてもよい。
ゲート絶縁層３５の上およびゲート絶縁層３５の開口部内に、スパッタ法でＩＧＺＯ膜（厚さ：例えば７０ｎｍ）を形成し、これをパターニングすることにより、ＩＧＺＯ層４０、５０を形成する。
続いて、ＩＧＺＯ層４０、５０を覆うように、Ｍｏ膜などの導電膜をスパッタ法で形成し、パターニングを行う。これにより、ソース電極４４、５４およびドレイン電極４２、５２を得る。本工程のパターニングは、ウェットエッチングを用いてもよいし、ドライエッチングを用いてもよい。ウェットエッチングを用いる場合には、ＩＧＺＯ層４０、５０におけるチャネル領域４０ｃ、５０ｃの表面部分もエッチングされる。このため、チャネル領域４０ｃ、５０ｃの厚さは約５５ｎｍとなる。
続いて、パッシベーション４６として、酸化シリコン（ＳｉＯｘ）膜をＰＥＣＶＤ法で形成する。パッシベーション４６の厚さは例えば２００ｎｍである。パッシベーション４６に、ソース電極５２の表面の一部を露出する開口部をそれぞれ形成する。
この後、パッシベーション４６の上およびパッシベーション４６の開口部内にＩＺＯ膜を形成し、これをパターニングすることにより、画素電極５８を形成する。このようにして、ダイオード２０７および薄膜トランジスタ３０７を得る。
薄膜トランジスタ３０７のチャネル幅を３０μｍ、チャネル長Ｌを４μｍとすると、例えば薄膜トランジスタ３０７の移動度は、例えば４．２ｃｍ2／Ｖｓ、閾値は約−１．３Ｖ、Ｓ値は約０．９（Ｖ／ｄｅｃ）となる。また、ダイオード２０７のチャネル幅を３０μｍ、チャネル長Ｌを３μｍ、抵抗領域長さＬRを３μｍとする。なお、ダイオード２０７の長さＬ、ＬRは、ダイオード２０７の用途に応じて適宜調整される。
なお、薄膜トランジスタ３０７およびダイオード２０７のＩＧＺＯ層上にエッチストップ層が設けられていてもよい。
［薄膜トランジスタの構成（マルチチャネル型ＴＦＴ）］
以下、図面を参照して、本実施形態における薄膜トランジスタを説明する。ここでは、微結晶シリコン膜を活性層に備えるＴＦＴを例示するが、本発明はこれに限られない。
図２８は、本発明による実施形態の薄膜トランジスタ７１０を模式的に示す図である。図２８（ａ）は薄膜トランジスタ７１０の模式的な平面図であり、図２８（ｂ）は図２８（ａ）中の２８Ｂ−２８Ｂ’線に沿った模式的な断面であり、図２８（ｃ）は薄膜トランジスタ７１０の等価回路図である。
薄膜トランジスタ７１０は、デュアルチャネル構造を有し、電気的には、図２８（ｃ）の等価回路図に示すように、直列に接続された２つのＴＦＴと等価な構造を有している。
薄膜トランジスタ７１０は、基板（例えばガラス基板）７１１に支持された活性層７１４を有する。活性層７１４は、半導体層であり、ここでは微結晶シリコン膜を含む。活性層７１４は、チャネル領域７１４ｃ１および７１４ｃ２と、ソース領域７１４ｓと、ドレイン領域７１４ｄと、２つのチャネル領域７１４ｃ１および７１４ｃ２の間に形成された中間領域７１４ｍとを有する。ここでは、１つの中間領域７１４ｍと、２つのチャネル領域７１４ｃ１および７１４ｃ２とを有する場合を例示するが、これに限られず、２以上の中間領域と、３以上のチャネル領域とを有してもよい。
薄膜トランジスタ７１０は、さらに、ソース領域７１４ｓと接するソースコンタクト領域７１６ｓと、ドレイン領域７１４ｄと接するドレインコンタクト領域７１６ｄと、中間領域７１４ｍに接する中間コンタクト領域７１６ｍとを有するコンタクト層７１６と、ソースコンタクト領域７１６ｓに接するソース電極７１８ｓ、ドレインコンタクト領域７１６ｄに接するドレイン電極７１８ｄおよび、中間コンタクト領域７１６ｍに接する中間電極７１８ｍと、２つのチャネル領域７１４ｃ１、７１４ｃ２および中間領域７１４ｍに、ゲート絶縁膜７１３を間に介して対向するゲート電極７１２とを有する。中間電極７１８ｍは、どこにも電気的な接続を形成しない、いわゆるフローティング電極である。薄膜トランジスタ７１０は、これらを覆う保護膜７１９をさらに有している。
第１チャネル領域７１４ｃ１は、ソース領域７１４ｓと中間領域７１４ｍとの間に形成されており、第２チャネル領域７１４ｃ２は、ドレイン領域７１４ｄと中間領域７１４ｍとの間に形成されている。また、２つのチャネル領域７１４ｃ１および７１４ｃ２と、ソース領域７１４ｓと、ドレイン領域７１４ｄと、中間領域７１４ｍは、全て１つの連続した活性層７１４に形成されている。また、中間電極７１８ｍの、第１チャネル領域７１４ｃ１と第２チャネル領域７１４ｃ２との間に存在する部分の全体が、中間領域７１４ｍおよびゲート絶縁膜７１３を介してゲート電極７１２と重なっている。
ここでは、中間電極７１８ｍの全体が、中間領域７１４ｍおよびゲート絶縁膜７１３を介してゲート電極７１２と重なっているが、これに限られない。例えば、中間電極７１８ｍが、その両側に位置する第１チャネル領域７１４ｃ１と第２チャネル領域７１４ｃ２との間の領域外にまで延設されている場合、例えば、図２８（ａ）において、上下方向に延びている場合、第１チャネル領域７１４ｃ１と第２チャネル領域７１４ｃ２との間の領域外に存在する部分は、中間領域７１４ｍおよびゲート絶縁膜７１３を介してゲート電極７１２と重なる必要がない。
薄膜トランジスタ７１０は、中間電極７１８ｍの、第１チャネル領域７１４ｃ１と第２チャネル領域７１４ｃ２との間に存在する部分の全体が、中間領域７１４ｍおよびゲート絶縁膜７１３を介してゲート電極７１２と重なっている点において、図２９に示す薄膜トランジスタ７９０と異なり、オフ電流の低減効果に優れる等の利点を有している。
なお、薄膜トランジスタ７１０は、図２８（ｂ）に示す断面構造から明らかなように、ゲート電極７１２が活性層７１４と基板７１１との間に設けられているボトムゲート型（逆スタガー型）であり、かつ、活性層７１４がエッチングされた領域にチャネル７１４ｃ１および７１４ｃ２が形成されているチャネルエッチング型である。
薄膜トランジスタ７１０の活性層７１４は、微結晶シリコン膜、または、微結晶シリコン膜とアモルファスシリコン膜との積層膜とから形成されており、従来のアモルファスシリコンＴＦＴの製造プロセスを用いて製造することができる。微結晶シリコン膜は、例えば、水素ガスで希釈したシランガスを原料ガスとして、アモルファスシリコン膜の作製方法と同様のプラズマＣＶＤ法を用いて形成できる。
微結晶シリコン膜は、結晶粒と、アモルファス相とを含んでいる。また、微結晶シリコン膜の基板側には、薄いアモルファス層（以下、「インキュベーション層」という）が形成されることがある。インキュベーション層の厚さは、微結晶シリコン膜の成膜条件にもよるが、例えば数ｎｍである。ただし、特に高密度プラズマＣＶＤ法を用いる場合など、微結晶シリコン膜の成膜条件、成膜方法によってはインキュベーション層がほとんどみられない場合もある。
微結晶シリコン膜に含まれる結晶粒は、一般に、多結晶シリコン膜を構成する結晶粒よりも小さい。微結晶シリコン膜の断面を、透過型電子顕微鏡（ＴＥＭ）を用いて観察すると、結晶粒の平均粒径は概ね２ｎｍ以上３００ｎｍ以下である。結晶粒は、インキュベーション層から微結晶シリコン膜の上面まで柱状に延びる形態をとることもある。結晶粒の直径が約１０ｎｍで、かつ、微結晶シリコン膜の全体に対する結晶粒の体積分率が６０％以上８５％以下のとき、膜中の欠陥が少ない良質の微結晶シリコン膜を得ることができる。
微結晶シリコンは、結晶粒を含むので、アモルファスシリコンよりもキャリア移動度が高い反面、アモルファスシリコンに比べてバンドギャップが小さく、また、膜中に欠陥が形成されやすいので、微結晶シリコンＴＦＴはオフ電流が大きくなってしまうという問題がある。本実施形態における薄膜トランジスタ７１０は、新規なマルチゲート構造を有するので、そのオフ電流を低減することができる。
なお、本実施形態における薄膜トランジスタは、上述したような新規なマルチゲート構造を有していなくてもよい。例えば図２９に示す従来のダブルゲート構造ＴＦＴであってもよい。図２９は、ダブルゲート構造を有する薄膜トランジスタ７９０の模式図であり、図２９（ａ）は模式的な平面図であり、図２９（ｂ）は図２９（ａ）中の２９Ｂ−２９Ｂ’線に沿った模式的な断面図である。
薄膜トランジスタ７９０が有するゲート電極７９２は、２股に分岐されており、２つのゲート枝部７９２ａと７９２ｂとを有している。ゲート電極７９２を覆うゲート絶縁膜７９３を介して、２つのゲート枝部７９２ａおよび７９２ｂのそれぞれに対応する活性層７９４ａおよび７９４ｂが別々に形成されている。活性層７９４ａには、ソース領域７９４ｓと、第１チャネル領域７９４ｃ１と、第１中間領域７９４ｍａとが形成されており、活性層７９４ｂには、ドレイン領域７９４ｄと、第２チャネル領域７９４ｃ２と、第２中間領域７９４ｍｂとが形成されている。ソース電極７９８ｓはソースコンタクト層７９６ｓを介してソース領域７９４ｓに対向するように形成されており、ドレイン電極７９８ｄは、ドレインコンタクト層７９６ｄを介してドレイン領域７９４ｄに対向するように形成されている。薄膜トランジスタ７９０は、これらを覆う保護膜７９９をさらに有している。
薄膜トランジスタ７９０の中間電極７９８ｍは、中間コンタクト層７９６ｍａを介して中間領域７９４ｍａと対向するとともに、中間コンタクト層７９６ｍｂを介して中間領域７９４ｍｂと対向するように形成されている。中間電極７９８ｍは、２つの活性層７９４ａと７９４ｂとの間、および、２つのゲート枝部７９２ａと７９２ｂとの間を跨ぐように形成されており、中間電極７９８ｍの、第１チャネル領域７９４ｃ１と第２チャネル領域７９４ｃ２との間に存在する部分に、活性層７９４ａ、７９４ｂおよびゲート電極７９２のいずれとも重ならない部分がある。
薄膜トランジスタ７９０の等価回路は図２８（ｃ）に示した薄膜トランジスタ７１０の等価回路と同じである。なお、本実施形態では、上記の薄膜トランジスタ７９０よりも、図２８を参照しながら前述した薄膜トランジスタ７１０を用いることが好ましい。中間電極および活性層の構成の違いに起因して、薄膜トランジスタ７１０は薄膜トランジスタ７９０に比べて下記の利点を有しているからである。
まず、薄膜トランジスタ７１０は薄膜トランジスタ７９０よりもオフ電流を低減できる。理由を以下に説明する。
図２９（ａ）および（ｂ）に示したように、薄膜トランジスタ７９０においては、中間電極７９８ｍは、中間電極７９８ｍの両端部分だけが中間コンタクト層７９６ｍａおよび７９６ｍｂを介して活性層７９４ａおよび７９４ｂに電気的に接続されている。従って、薄膜トランジスタ７９０においては、中間電極７９８ｍの一端（中間コンタクト層７９６ｍａ側）が、ソース電極７９８ｓに対するドレイン電極として機能し、中間電極７９８ｍの他端（中間コンタクト層７９６ｍｂ側）が、ドレイン電極７９８ｄに対するソース電極として機能することになる。すなわち、中間電極７９８ｍの両端部分に電界が集中する。
これに対し、図２８（ａ）および（ｂ）に示したように、薄膜トランジスタ７１０においては、中間電極７１８ｍの全体が中間コンタクト層７１６ｍを介して活性層７１４に電気的に接続されている。従って、中間電極７１８ｍ自体が、ソース電極７１８ｓに対するドレイン電極として機能するとともに、ドレイン電極７１８ｄに対するソース電極として機能する。従って、薄膜トランジスタ７１０が有する中間電極７１８ｍにおける電界集中の程度は、薄膜トランジスタ７９０が有する中間電極７９８ｍの両端部における電界集中の程度よりも緩和される。その結果、薄膜トランジスタ７１０のオフ電流は薄膜トランジスタ７９０のオフ電流よりも更に小さく、かつ、薄膜トランジスタ７１０の信頼性は薄膜トランジスタ７９０の信頼性よりも優れる。
薄膜トランジスタ７１０および薄膜トランジスタ７９０のオフ電流特性の例を図３０に示す。図３０にはシングルチャネル構造を有するＴＦＴのオフ電流特性をあわせて示している。図３０の横軸はソース・ドレイン間電圧Ｖｄｓ（Ｖ）であり、縦軸はソース・ドレイン間の電流Ｉｄｓ（Ａ）である。ここでは、ゲート電圧は０Ｖであり、Ｉｄｓはオフ電流を示す。なお、ここで用いた薄膜トランジスタ７１０および薄膜トランジスタ７９０の半導体層は高密度ＰＥＣＶＤ法で形成された微結晶シリコン膜である。この微結晶シリコン膜の結晶化率は、ラマン測定で７０％程度であり、粒径は５ｎｍ〜１０ｎｍ程度である。ＴＦＴのチャネル長（Ｌ）とチャネル幅（Ｗ）は、それぞれＬ／Ｗ＝４μｍ／１００μｍである。
図３０から明らかなように、シングルチャネル構造のＴＦＴに比べ、従来のデュアルチャネル構造を有するＴＦＴ（比較例）はオフ電流が小さく、本発明による新規なデュアルチャネル構造を有するＴＦＴは更にオフ電流が小さい。本発明によるデュアルチャネル構造では、中間電極における電界集中が緩和されるので、特に、高電界が印加されたときのオフ電流を低減できる。
次に、図３１を参照して、シングルチャネル構造、デュアルチャネル構造およびトリプルチャネル構造を有するＴＦＴについて、ゲート電圧Ｖｇ（Ｖ）とソース・ドレイン間の電流Ｉｄｓ（Ａ）との関係を説明する。図３１の横軸は、ゲート電圧Ｖｇ（Ｖ）であり、縦軸はソース・ドレイン間の電流Ｉｄｓ（Ａ）である。ソース・ドレイン間電圧Ｖｄｓは１０Ｖである。
ここで、デュアルチャネル構造は、図２８に示した薄膜トランジスタ７１０と同様の構造であり、シングルチャネル構造は薄膜トランジスタ７１０の中間電極７１８ｍを有しない構造であり、トリプルチャネル構造は、薄膜トランジスタ７１０の中間電極７１８ｍを２つ平行に配列した構造である。チャネル長はいずれも６μｍとした。すなわち、シングルチャネル構造はチャネル長が６μｍの１つのチャネルを有し（Ｌ６−ＳＧ）、デュアルチャネル構造は各チャネル長が３μｍの２つのチャネルを有し（Ｌ６−ＤＧ）、トリプルチャネル構造は各チャネル長が２μｍの３つのチャネルを有する（Ｌ６−ＴＧ）。なお、チャネル長が３μｍのシングルチャネル構造の結果（Ｌ３−ＳＧ）も図３１にあわせて示している。
まず、図３１のシングルチャネル構造の結果を見ると、チャネル長が６μｍの場合（Ｌ６−ＳＧ）と、チャネル長が３μｍの場合（Ｌ３−ＳＧ）とで、オフ電流に差は見られなかった。すなわち、オフ電流の大きさとチャネル長との間には相関関係は無く、オフ電流はもっぱらドレイン部におけるリーク電流であることがわかる。
図３１から明らかなように、デュアルチャネル構造およびトリプルチャネル構造を採用することによって、オフ電流を低減できることがわかる。また、トリプルチャネル構造の方がデュアルチャネル構造よりも、オフ電流の低減効果が大きいことがわかる。
下記の表１に、ゲート電圧が０Ｖでソース・ドレイン間電圧Ｖｄｓが４０Ｖの場合、および、ゲート電圧が−２９Ｖでソース・ドレイン間電圧Ｖｄｓが１０Ｖの場合のソース・ドレイン間のオフ電流の値を示す。
Figure 2010147032
表１の結果からわかるように、Ｖｄｓが４０Ｖの場合、ゲート電圧Ｖｇが０Ｖのときのオフ電流は、デュアルチャネル構造またはトリプルチャネル構造を採用することによって、シングルチャネル構造よりも、１〜２桁低下させることができる。一方、Ｖｄｓが１０Ｖの場合、ゲート電圧Ｖｇが−２９Ｖのオフ電流は、デュアルチャネル構造またはトリプルチャネル構造を採用することによって、シングルチャネル構造よりも、１桁程度低下させることができる。
上述したように、本発明によるマルチチャネル構造を採用すると、ＴＦＴのオフ電流を効果的に低減できることがわかる。即ち、本発明によると、ＴＦＴのサブスレッショルド領域におけるリーク電流とともに、オフ領域におけるリーク電流を低減することができる。従って、本発明のＴＦＴを用いてシフトレジスタを構成することによって、シフトレジスタの特性を改善することができる。また、本発明のＴＦＴを、特許文献３または４のように、画素用ＴＦＴに用いることによって、画素の電圧保持特性を改善することができる。
また、本発明によるマルチチャネル構造を採用すると、ＴＦＴを従来のマルチチャネル構造を有するＴＦＴよりも小型化できるという利点が得られる。
再び、図２８（ａ）および図２９（ａ）を参照する。図２８（ａ）と図２９（ａ）との比較から明らかなように、薄膜トランジスタ７１０は薄膜トランジスタ７９０よりもチャネル方向の長さが小さい。
薄膜トランジスタ７１０のチャネル方向（ソース電極７１８ｓからドレイン電極７１８ｄへ向かう方向）の長さは、図２８（ａ）からわかるように、２Ｌ１＋２Ｌ２＋Ｌ３で与えられる。ここで、Ｌ１はソース電極７１８ｓが活性層７１４を間に介してゲート電極７１２と重なる領域の長さまたはドレイン電極７１８ｄが活性層７１４を間に介してゲート電極７１２と重なる領域の長さである。Ｌ２は、チャネル領域７１４ｃ１および７１４ｃ２のそれぞれの長さである。Ｌ３は中間電極７１８ｍの長さである。例えば、Ｌ１＝３μｍ、Ｌ２＝４μｍ、Ｌ３＝４μｍとすると、薄膜トランジスタ７１０のチャネル方向の長さは、２Ｌ１＋２Ｌ２＋Ｌ３＝１８μｍとなる。
これに対し、薄膜トランジスタ７９０のチャネル方向（ソース電極７９８ｓからドレイン電極７９８ｄへ向かう方向）の長さは、図２９（ａ）からわかるように、２Ｌ１＋２Ｌ２＋２Ｌ４＋Ｌ５で与えられる。ここで、Ｌ１はソース電極７９８ｓが活性層７９４ａを間に介してゲート枝部７９２ａと重なる領域の長さまたはドレイン電極７９８ｄが活性層７９４ｂを間に介してゲート枝部７９２ｂと重なる領域の長さである。Ｌ２はチャネル領域７９４ｃ１および７９４ｃ２のそれぞれの長さである。Ｌ４は中間電極７９８ｍが活性層７９４ａを間に介してゲート枝部７９２ａと重なる領域の長さまたは中間電極７９８ｍが活性層７９４ｂを間に介してゲート枝部７９２ｂと重なる領域の長さである。例えば、Ｌ１＝３μｍ、Ｌ２＝４μｍ、Ｌ４＝３μｍ、Ｌ５＝５μｍとすると、薄膜トランジスタ７９０のチャネル方向の長さは、２Ｌ１＋２Ｌ２＋２Ｌ４＋Ｌ５＝２５μｍとなる。
このように、本発明による新規なデュアルチャネル構造を採用することによって、ＴＦＴを小型化することができる。
次に、図３２（ａ）〜（ｆ）を参照して、薄膜トランジスタ７１０を備えるアクティブマトリクス基板８０１の製造方法を説明する。ここで例示するアクティブマトリクスク基板８０１は、液晶表示装置に用いられる。
まず、図３２（ａ）に示すように、ガラス基板７１１上にゲート電極７１２を形成する。ゲート電極７１２は、例えば、Ｔｉ／Ａｌ／Ｔｉの積層膜（例えば、厚さが０．２μｍ）をパターニングすることによって形成される。このとき、ゲート電極７１２と同じ導電膜を用いて、ゲートバスラインやＣＳバスライン（何れも不図示）が形成され得る。
次に、図３２（ｂ）に示すように、ゲート絶縁膜７１３、微結晶シリコン膜７１４、Ｎ+シリコン膜７１６をこの順で連続成膜する。ゲート絶縁膜７１３としては、例えば、平行平板型プラズマＣＶＤ法でＳｉＮx膜（例えば厚さが０．４μｍ）７１３を堆積することによって形成される。微結晶シリコン膜（例えば厚さが０．１２μｍ）７１４は、高密度プラズマＣＶＤ法で形成される。Ｎ+シリコン膜（例えば厚さが０．０５μｍ）７１６は、高密度プラズマＣＶＤ法あるいは平行平板型プラズマＣＶＤ法で形成される。
ＳｉＮx膜７１３の成膜は、例えば、平行平板型（容量結合型）の電極構造を有する成膜チャンバーを用いて、基板温度：３００°Ｃ、圧力：５０〜３００Ｐａ、電力密度：１０〜２０ｍＷ／ｃｍ2の条件下で行う。また、成膜用のガスとして、シラン（ＳｉＨ4）、アンモニア（ＮＨ3）、及び窒素（Ｎ2）の混合ガスを用いる。
微結晶シリコン膜７１４の成膜は、ＩＣＰ型の高密度ＰＥＣＶＤを用いて、基板温度：２５０〜３５０℃、圧力：０．５〜５Ｐａ、電力密度：１００〜２００ｍＷ／ｃｍ2という条件で行い、成膜用のガスとして水素ガスで希釈したシランガスを用いる。シラン（ＳｉＨ4）と水素（Ｈ2）との流量比は１：１〜１：１０とする。
Ｎ+シリコン膜７１６の成膜は、平行平板型（容量結合型）の電極構造をもつ成膜チャンバーを用いて、基板温度：２５０〜３００°Ｃ、圧力：５０〜３００Ｐａ、電力密度：１０〜２０ｍＷ／ｃｍ2の条件下で行う。また、成膜用のガスとして、シラン（ＳｉＨ4）と水素（Ｈ2）とホスフィン（ＰＨ3）との混合ガスを用いる。
その後、図３２（ｃ）に示すように、微結晶シリコン膜７１４およびＮ+シリコン膜７１６をパターニングすることによって、活性層７１４およびコンタクト層７１６を得る。
次に、図３２（ｄ）に示すように、Ｎ+シリコン膜７１６を覆うように金属膜（いわゆるソースメタル）を成膜し、パターニングすることによってソース電極７１８ｓ、ドレイン電極７１８ｄおよび中間電極７１８ｍを形成する。金属膜としては例えばＡｌ／Ｍｏの積層膜を用いることができる。Ａｌ／Ｍｏ膜のパターニングは、一般的な金属エッチャントであるＳＬＡエッチャント（Ｈ3ＰＯ4：Ｈ2Ｏ：ＨＮＯ3：ＣＨ3ＣＯＯＨ＝１６：２：１：１）を用いて行うことができる。
金属膜のエッチングに用いたマスク（たとえばフォトレジスト層）を利用して、ドライエッチング法によりコンタクト層（Ｎ+シリコン層）７１６をエッチングすることによって、ソースコンタクト領域７１６ｓ、ドレインコンタクト領域７１６ｄ、中間コンタクト領域７１６ｍに分離する。このとき、活性層（微結晶シリコン膜）７１４の一部もエッチングされる（チャネルエッチ）。活性層７１４の残膜厚さは４０ｎｍ程度である。
次に、図３２（ｅ）に示すように、保護膜７１９を形成する。保護膜７１９としては、例えばプラズマＣＶＤで成膜されたＳｉＮx膜を用いることができる。このようにして、薄膜トランジスタ７１０が得られる。
更に、図３２（ｆ）に示すように、平坦化膜７２２を形成する。平坦化膜７２２は、例えば、有機樹脂膜を用いて形成される。平坦化膜７２２および保護膜７１９にコンタクトホール７２２ａを形成する。その後、透明導電膜（例えばＩＴＯ膜）を成膜し、パターニングすることによって画素電極７２４を形成する。画素電極７２４はコンタクトホール７２２ａ内においてドレイン電極７１８ｄに接続されている。
このようにして、画素電極７２４に接続された薄膜トランジスタ７１０を有するアクティブマトリクス基板８０１が得られる。
次に、図３３および図３４を参照して、本発明による実施形態の他のＴＦＴの構造を説明する。
図３３（ａ）は薄膜トランジスタ７１０Ａの模式的な平面図であり、図３３（ｂ）は薄膜トランジスタ７１０Ｂの模式的な平面図である。薄膜トランジスタ７１０Ａおよび薄膜トランジスタ７１０Ｂの断面構造は、図３５（ｂ）に示した薄膜トランジスタ７１０の断面構造と同じなので省略する。
図３３（ａ）に示す薄膜トランジスタ７１０Ａは、図３５に示した薄膜トランジスタ７１０と同様のデュアルチャネル構造を有している。薄膜トランジスタ７１０Ａは、基板（不図示）上に形成されたゲート電極７１２と、活性層７１４と、ソース電極７１８ｓａと、ドレイン電極７１８ｄａと、中間電極７１８ｍａとを有している。各電極７１８ｓａ、７１８ｄａおよび７１８ｍａと活性層７１４との間にはそれぞれコンタクト層（不図示）が形成されている。活性層７１４がコンタクト層を介してソース電極７１８ｓａと重なっている領域がソース領域であり、活性層７１４がコンタクト層を介してドレイン電極７１８ｄａと重なっている領域がドレイン領域であり、活性層７１４がコンタクト層を介して中間電極７１８ｍａと重なっている領域が中間領域である。基板に垂直な方向から見たとき、ソース領域はソース電極７１８ｓａと同じ形状を有し、ドレイン領域はドレイン電極７１８ｄａと同じ形状を有し、中間領域は中間電極７１８ｍａと同じ形状を有している。
薄膜トランジスタ７１０Ａの特徴は、ゲート電極７１２がドレイン領域と重なる部分の面積が、ゲート電極７１２がソース領域と重なる部分の面積よりも小さい点にある。
図３３（ａ）に示すように、中間電極７１８ｍａは凹部７１８ｍａ２を有し、ドレイン電極７１８ｄａは中間電極７１８ｍａの凹部７１８ｍａ２内に突き出た部分７１８ｄａ１を有している。ドレイン電極７１８ｄａが活性層７１４（すなわちドレイン領域）を介してゲート電極７１２と重なる部分は、本体から細く突き出た部分７１８ｄａ１である。図３５（ａ）に示した薄膜トランジスタ７１０ｃのドレイン電極７１８ｄｃと比べると明らかなように、薄膜トランジスタ７１０Ａのドレイン電極７１８ｄａは、それが活性層７１４を介してゲート電極７１２と重なる部分の面積が小さい。
また、図３３（ａ）に示す薄膜トランジスタ７１０Ａは、ソース電極７１８ｓａが凹部７１８ｓａ１を有し、中間電極７１８ｍａはソース電極７１８ｓａの凹部７１８ｓａ１内に突き出た部分７１８ｍａ１を有している。図３５（ａ）に示した薄膜トランジスタ７１０Ｃのソース電極７１８ｓｃと比べると明らかなように、薄膜トランジスタ７１０Ａのソース電極７１８ｓａは、それが活性層７１４を介してゲート電極７１２と重なる部分の面積が大きい。
このように、図３３（ａ）に示す薄膜トランジスタ７１０Ａは、ドレイン電極７１８ｄａ、中間電極７１８ｍａおよびソース電極７１８ｓａが上述のような形状を有しているので、ゲート電極７１２がドレイン領域と重なる部分の面積は、ゲート電極７１２がソース領域と重なる部分の面積よりも小さい。また、ゲート電極７１２がドレイン領域と重なる部分の面積は、ゲート電極７１２が中間領域と重なる部分の面積よりも小さい。
なお、図３３（ａ）中の薄膜トランジスタ７１０Ａの中間電極７１８ｍａの左側の構成を図３５（ａ）に示した薄膜トランジスタ７１０Ｃの中間電極７１８ｍｃの左側の構成と同じにしても、ゲート電極７１２が活性層７１４を介してドレイン電極７１８ｄａと重なる部分の面積は、ゲート電極７１２が活性層７１４を介してソース電極７１８ｓｃ（図３５（ａ）参照）と重なる部分の面積よりも小さい。
また、図３３（ａ）中の薄膜トランジスタ７１０Ａの中間電極７１８ｍａの右側の構成を図３５（ａ）に示した薄膜トランジスタ７１０ｃの中間電極７１８ｍｃの右側の構成と同じにしても、ゲート電極７１２が活性層７１４を介してドレイン電極７１８ｄｃ（図３５（ａ）参照）と重なる部分の面積は、ゲート電極７１２が活性層７１４を介してソース電極７１８ｓａと重なる部分の面積よりも小さい。
このように、図３３（ａ）に示した薄膜トランジスタ７１０Ａの中間電極７１８ｍａの右側あるいは左側の何れか一方と、図３５（ａ）に示した薄膜トランジスタ７１０ｃとを組み合わせても、ゲート電極７１２がドレイン領域と重なる部分の面積が、ゲート電極７１２がソース領域と重なる部分の面積よりも小さい構成を得ることができる。
上述したように、ゲート電極７１２がドレイン領域と重なる部分の面積を小さくすることによって、ＴＦＴのオフ電流を低減することができる。図３３（ａ）に示した薄膜トランジスタ７１０Ａと、図３３（ｂ）に示した薄膜トランジスタ７１０Ｂについて、ゲート電圧Ｖｇ（Ｖ）とソース・ドレイン間の電流Ｉｄｓ（Ａ）との関係を求めた結果を図３４に示す。図３４の横軸は、ゲート電圧Ｖｇ（Ｖ）であり、縦軸はソース・ドレイン間の電流Ｉｄｓ（Ａ）である。ソース・ドレイン間電圧Ｖｄｓ（Ｖ）が５Ｖおよび１０Ｖの結果を示している。
なお、図３３（ｂ）に示す薄膜トランジスタ７１０Ｂは、図３３（ａ）に示した薄膜トランジスタ７１０Ａのソース側とドレイン側とを入れ替えたものに相当する。ドレイン電極７１８ｄｂが凹部７１８ｄｂ１を有し、中間電極７１８ｍｂはドレイン電極７１８ｄｂの凹部７１８ｄｂ１内に突き出た部分７１８ｍｂ２を有している。また、中間電極７１８ｍｂは凹部７１８ｍｂ１を有し、ソース電極７１８ｓｂは中間電極７１８ｍｂの凹部７１８ｍｂ１内に突き出た部分７１８ｓｂ１を有している。従って、薄膜トランジスタ７１０Ｂにおいては、ゲート電極７１２がドレイン領域と重なる部分の面積は、ゲート電極７１２がソース領域と重なる部分の面積よりも大きい。
図３４からわかるように、ソース・ドレイン間電圧Ｖｄｓ（Ｖ）が５Ｖおよび１０Ｖのいずれの場合も、薄膜トランジスタ７１０Ａの方が薄膜トランジスタ７１０Ｂよりもオフ電流が小さい。このことから、ゲート電極７１２がドレイン領域と重なる部分の面積を小さくすることによって、ＴＦＴのオフ電流を低減できることがわかる。上述したシフトレジスタの第２トランジスタとして、薄膜トランジスタ７１０Ａを用いる場合、ドレイン電極７１８ｄａをｎｅｔＡ（第１トランジスタのゲート電極）に接続することが好ましい。ソース電極７１８ｓａは、例えば、ＶＳＳに接続される。
なお、オフ電流の大きさはゲート電極７１２がドレイン領域と重なる部分の面積に依存しており、その意味においては、ゲート電極７１２がソース領域と重なる部分の面積に対する相対的な大小関係は重要ではない。但し、ＴＦＴのオフ電流を低減させるために、ゲート電極７１２がドレイン領域と重なる部分の面積を小さくすると、ゲート電極７１２がドレイン領域と重なる部分の面積が、ゲート電極７１２がソース領域と重なる部分の面積よりも小さいという非対称な構成となる。
また、良く知られているように、ＴＦＴの特性はチャネル幅に依存し、チャネル幅は大きい方が好ましい。図３３（ａ）に示した中間電極７１８ｍａおよびソース電極７１８ｓａのように、Ｕ字型の凹部７１８ｍａ２および７１８ｓａ１を設けることによって、チャネル領域をＵ字型として、チャネル幅を大きくすることができる。
図３５を参照して、本発明による実施形態の他のＴＦＴの構造を説明する。
図３５（ａ）に、本発明による実施形態の薄膜トランジスタ７１０Ｃの模式的な平面図を示す。薄膜トランジスタ７１０Ｃは図３３（ａ）に示した薄膜トランジスタ７１０Ａと同様にデュアルチャネル構造を有している。薄膜トランジスタ７１０Ｃが有する中間電極７１８ｍｃは、Ｈ字型を有し、ドレイン側およびソース側にＵ字型の凹部を有している。ドレイン電極７１８ｄｃおよびソース電極７１８ｓｃは、それぞれ中間電極７１８ｍｃの凹部内に突き出た部分を有している。ゲート電極７１２がドレイン領域と重なる部分およびゲート電極７１２がソース領域と重なる部分の面積はいずれも、ゲート電極７１２が中間領域と重なる部分の面積よりも小さい。薄膜トランジスタ７１０Ｃは、薄膜トランジスタ７１０に比べて、ゲート電極７１２がドレイン領域と重なる部分の面積が小さく、かつ、２つのチャネル領域の幅が大きい。従って、薄膜トランジスタ７１０Ｃは、薄膜トランジスタ７１０よりも、オフ電流が小さく、かつＴＦＴ特性が優れる。
図３５（ｂ）に、本発明による実施形態の薄膜トランジスタ７１０Ｄの模式的な平面図を示す。薄膜トランジスタ７１０Ｄは、図３３（ａ）に示した薄膜トランジスタ７１０Ａがデュアルチャネル構造であったのに対し、２つの中間電極７１８ｍｄ１および７１８ｍｄ２を備えるトリプルチャネル構造を有する。即ち、ソース電極７１８ｓｄと第１中間電極７１８ｍｄ１との間に第１チャネル領域が形成されており、ドレイン電極７１８ｄｄと第２中間電極７１８ｍｄ２との間に第２チャネル領域が形成されており、第１中間電極７１８ｍｄ１と第２中間電極７１８ｍｄ２との間に第３チャネル領域が形成されている。
なお、図示は省略しているが、第１中間電極７１８ｍｄ１の下のコンタクト層には第１中間コンタクト領域が形成されており、第１中間コンタクト領域の下の活性層には第１中間領域が形成されている。また、第２中間電極７１８ｍｄ２の下のコンタクト層には第２中間コンタクト領域が形成されており、第２中間コンタクト領域の下の活性層には第２中間領域が形成されている。
薄膜トランジスタ７１０Ｄが有する３つのチャネルのそれぞれについてドレイン電極として機能する部分は、何れも突き出た部分（中間電極７１８ｍｄ１および７１８ｍｄ２の突き出た部分およびドレイン電極７１８ｄｄの突き出た部分）であり、ゲート電極７１２と重なる面積が小さいので、オフ電流を低減させる効果が大きい。ゲート電極７１２がドレイン領域と重なる部分およびゲート電極７１２がソース領域と重なる部分の面積はいずれも、ゲート電極７１２が中間領域と重なる部分の面積よりも小さい。また、３つのチャネルのそれぞれについてソース電極として機能する部分はＵ字型の凹部をし、各凹部内に、中間電極７１８ｍｄ１、７１８ｍｄ２の突き出た部分またはドレイン電極７１８ｄｄの突き出た部分が存在している。従って、３つのチャネル領域の幅が大きく、優れたＴＦＴ特性を有する。上述したシフトレジスタの第２トランジスタとして、薄膜トランジスタ７１０Ｄを用いる場合、ドレイン電極７１８ｄｄをｎｅｔＡ（第１トランジスタのゲート電極）に接続することが好ましい。
図３５（ｃ）に、本発明による実施形態の薄膜トランジスタ７１０Ｅの模式的な平面図を示す。薄膜トランジスタ７１０Ｅは、図３５（ｂ）に示した薄膜トランジスタ７１０Ｄと同様に、２つの中間電極７１８ｍｅ１および７１８ｍｅ２を備えるトリプルチャネル構造を有している。即ち、ソース電極７１８ｓｅと第１中間電極７１８ｍｅ１との間に第１チャネル領域が形成されており、ドレイン電極７１８ｄｅと第２中間電極７１８ｍｅ２との間に第２チャネル領域が形成されており、第１中間電極７１８ｍｅ１と第２中間電極７１８ｍｅ２との間に第３チャネル領域が形成されている。第２中間電極７１８ｍｅ２は、Ｈ字型を有し、ドレイン側およびソース側にＵ字型の凹部を有している。第２中間電極７１８ｍｅ２の一方の凹部内にはドレイン電極７１８ｄｅの突き出た部分が存在し、第２中間電極７１８ｍｅ２の他方の凹部内には長方形の第１中間電極７１８ｍｅ１の一端が存在している。ソース電極７１８ｓｅはＵ字型の凹部を有し、第１中間電極７１８ｍｅ１の他端がソース電極７１８ｓｅの凹部内に存在している。
薄膜トランジスタ７１０Ｅも、ゲート電極７１２がドレイン領域と重なる部分の面積が、ゲート電極７１２がソース領域と重なる部分の面積よりも小さい構成を有しており、オフ電流が小さいという利点を有している。また、ゲート電極７１２がドレイン領域と重なる部分およびゲート電極７１２がソース領域と重なる部分の面積はいずれも、ゲート電極７１２が中間領域と重なる部分の面積よりも小さい。上述したシフトレジスタの第２トランジスタとして、薄膜トランジスタ７１０Ｅを用いる場合、ドレイン電極７１８ｄｅをｎｅｔＡ（第１トランジスタのゲート電極）に接続することが好ましい。
図３６（ａ）〜（ｃ）を参照して、本発明による実施形態のさらに他のＴＦＴの構造を説明する。
図３６（ａ）に、本発明による実施形態の薄膜トランジスタ７１０Ｆの模式的な断面図を示す。図３２に示した薄膜トランジスタ７１０がチャネルエッチング型のＴＦＴであるのに対し、薄膜トランジスタ７１０Ｆはエッチストップ層７１７を有する点において異なっている。
薄膜トランジスタ７１０Ｆは、図３２に示した薄膜トランジスタ７１０の製造プロセスにおいて、微結晶シリコン膜７１４を成膜した後に、エッチストップ層７１７を形成する工程を追加することによって作製される。エッチストップ層７１７は、例えばＳｉＮx膜（例えば厚さが０．１５μｍ）を堆積し、パターニングすることによって形成される。
エッチストップ層７１７が存在するので、コンタクト層（Ｎ+シリコン層）７１６をエッチングすることによって、ソースコンタクト領域７１６ｓ、ドレインコンタクト領域７１６ｄ、中間コンタクト領域７１６ｍに分離する際に、活性層（微結晶シリコン膜）７１４がエッチングされることがない。従って、活性層７１４の厚さは成膜工程で制御することができるという利点が得られる。また、エッチングによって活性層７１４がダメージを受けることがないという利点も得られる。さらに、ゲート絶縁膜７１３、活性層７１４およびエッチストップ層７１７を連続的に成膜することができるのでプロセスの安定性が高いという利点も得られる。
本発明による実施形態のＴＦＴは、図３６（ｂ）および（ｃ）に示すように、トップゲート型（スタガ型）のＴＦＴであっても良い。
図３６（ｂ）に示す薄膜トランジスタ７１０Ｇは、ガラス基板７１１上に形成されたソース電極７１８ｓｇ、中間電極７１８ｍｇ、ドレイン電極７１８ｄｇと、それぞれこれらを覆うように形成されたソースコンタクト領域７１６ｓｇと、ドレインコンタクト領域７１６ｄｇと、中間コンタクト領域７１６ｍｇとを有している。ソースコンタクト領域７１６ｓｇ、ドレインコンタクト領域７１６ｄｇ、および中間コンタクト領域７１６ｍｇを覆うように活性層７１４ｇが形成されており、その上にゲート絶縁膜７１３ｇが形成されている。ゲート電極７１２ｇはゲート絶縁膜７１３ｇを介して、中間電極７１８ｍｇの全体（２つのチャネル間に存在する部分）と、ソース電極７１８ｓｇの一部と、ドレイン電極７１８ｄｇの一部とに重なるように形成されている。即ち、薄膜トランジスタ７１０Ｇも、薄膜トランジスタ７１０と同様にダブルゲート構造を有している。なお、ゲート電極７１２ｇと同じ導電層から、ソース引き出し電極７１８ｓｇ１およびドレイン引き出し電極７１８ｄｇ１が形成されており、ゲート絶縁膜７１３ｇ、活性層７１４ｇおよび各コンタクト領域７１６ｓｇ、７１６ｄｇに形成されたコンタクトホール内で、それぞれ、ソース電極７１８ｓｇおよびドレイン電極７１８ｄｇに電気的に接続されている。
このように、トップゲート型を採用すると、微結晶シリコン膜から形成されている活性層７１４の最上面近傍をチャネル領域として利用できる利点が得られる。微結晶シリコン膜を基板上に形成すると、最下層にインキュベーション層と呼ばれるアモルファス相からなる層が形成されることがある。特に、基板と接触する部分は成膜の初期に形成されるので、ボイドを含み易く、移動度が低い。トップゲート型を採用すると、インキュベーション層がチャネル領域に含まれることが無いので、微結晶シリコン膜の高い移動度をフルに利用することができる。
図３６（ｃ）に示す薄膜トランジスタ７１０Ｈは、基板７１１に形成された活性層７１４ｈと、活性層７１４ｈ上に形成されたソースコンタクト領域７１６ｓｈと、ドレインコンタクト領域７１６ｄｈと、中間コンタクト領域７１６ｍｈとを有している。各コンタクト領域は、薄膜トランジスタ７１０と同様にチャネルエッチによって分断されている。活性層７１４ｈ、ソースコンタクト領域７１６ｓｈ、ドレインコンタクト領域７１６ｄｈ、および中間コンタクト領域７１６ｍｈを覆うように、ゲート絶縁膜７１３ｈが形成されている。ゲート電極７１２ｈはゲート絶縁膜７１３ｈを介して、中間コンタクト領域７１６ｍｈ（ここでは中間電極を兼ねる）の全体（２つのチャネル間に存在する部分）と、ソースコンタクト領域７１６ｓｈの一部と、ドレインコンタクト領域７１６ｄｈの一部とに重なるように形成されている。即ち、薄膜トランジスタ７１０Ｈも、薄膜トランジスタ７１０と同様にダブルゲート構造を有している。なお、ゲート電極７１２ｈと同じ導電層から、ソース引き出し電極７１８ｓｈおよびドレイン引き出し電極７１８ｄｈが形成されており、ゲート絶縁膜７１３ｈ、活性層７１４ｈおよび各コンタクト層７１６ｓｈ、７１６ｄｈに形成されたコンタクトホール内で、それぞれ、ソース電極７１８ｓｈおよびドレイン電極７１８ｄｈに電気的に接続されている。
薄膜トランジスタ７１０Ｈもトップゲート構造を有するので、薄膜トランジスタ７１０Ｇと同様に、微結晶シリコン膜から形成されている活性層７１４ｈの最上面近傍をチャネル領域として利用できる利点が得られる。薄膜トランジスタ７１０Ｈでは、さらに、中間コンタクト領域７１６ｍｈが中間電極を兼ねるので、中間電極を形成する工程を省略できるとい利点が得られる。
上述したように、本発明による実施形態のＴＦＴは、ボトムゲート型およびトップゲート型のいずれであってもよく、オフ電流を低減することができる。また、本発明による実施形態のＴＦＴは、活性層として微結晶シリコン膜を含むことにより、高い移動度と、低いオフ電流とを有し得る。活性層として、微結晶シリコン膜のみを有する場合だけでなく、微結晶シリコン膜とアモルファスシリコン膜との積層膜を有する場合にも効果を奏する。なお、微結晶シリコン膜の高い移動度を活用するためには、微結晶シリコン膜内にチャネルが形成されるように、アモルファスシリコン膜よりもゲート電極側に配置することが好ましい。ここでは、シリコンのみから形成された半導体膜を例に本発明による実施形態のＴＦＴを説明したが、本発明による実施形態は、半導体膜の種類に限定されず、オフ電流を低減することが望まれる、他の微結晶半導体膜、例えば、微結晶ＳｉＧｅ膜や微結晶ＳｉＣ膜を有するＴＦＴに適用できる。
なお、アモルファスシリコンまたは微結晶シリコンを用いると、上述したように量産性において有利であるが、多結晶シリコンを用いることもできる。
本発明の半導体装置は、アクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、フラットパネル型Ｘ線イメージセンサー装置等の撮像装置、画像入力装置や指紋読み取り装置等の電子装置などの薄膜トランジスタを備えた装置に広く適用できる。特に、倍速駆動等による表示品位の優れた液晶表示装置、低消費電力の液晶表示装置、またはより大型の液晶表示装置等に適用すると有利である。
Ｄ１、Ｄ２、Ｄ２ａ、Ｄ２ｂ、Ｄ２ｃ、Ｄ２ｄ、Ｄ２ｅ 保護用ダイオード
５５０、５５２、５５４、５５６ 配線
ＭＭｄ、ＭＫｄ、ＭＨｄ、ＭＧ、ＭＪ、ＭＬ、ＭＮｄ 薄膜トランジスタ
１ 基板
２、１０３ ゲート電極
３ 導電層
４ 接続配線
５ ゲート絶縁層
６、７、１０７ 半導体層（微結晶シリコン層）
６ｃ、１０７ｃ チャネル領域
７ｄ 抵抗領域
６ａ、６ｂ、７ａ、７ｂ 半導体層の領域
１０７ａ ソース領域
１０７ｂ ドレイン領域
８ａ、８ｂ、９ａ、９ｂ、１０９ａ、１０９ｂ コンタクト層
１０、１１０ ソース電極
１２、１１２ ドレイン電極
１３ パッシベーション
１４ コンタクトホール
１５、１６、１１６ ギャップ部
２０１、２０２、２０４、２０５、２０６、２０７ ダイオード
３０１、３０２、７１０、７９０ 薄膜トランジスタ
７１１ 基板（ガラス基板）
７１２ ゲート電極
７１３ ゲート絶縁膜
７１４ 活性層（半導体層）
７１４ｃ１、７１４ｃ２ チャネル領域
７１４ｓ ソース領域
７１４ｄ ドレイン領域
７１４ｍ 中間領域
７１６ コンタクト層
７１６ｓ ソースコンタクト領域
７１６ｄ ドレインコンタクト領域
７１６ｍ 中間コンタクト領域
７１７ エッチストップ層
７１８ｓ ソース電極
７１８ｄ ドレイン電極
７１８ｍ 中間電極
７１９ 保護膜

Claims (8)

  1. 複数の薄膜トランジスタおよび少なくとも１つのダイオードを含む回路を備えた半導体装置であって、
    前記複数の薄膜トランジスタは同一の導電型を有し、
    前記複数の薄膜トランジスタの導電型がＮ型のとき、前記少なくとも１つのダイオードのカソード側の電極は、前記複数の薄膜トランジスタのうち何れか１つの薄膜トランジスタのゲートに接続された配線に接続されており、
    前記複数の薄膜トランジスタの導電型がＰ型のとき、前記少なくとも１つのダイオードのアノード側の電極は、前記複数の薄膜トランジスタのうち何れか１つの薄膜トランジスタのゲートに接続された配線に接続されており、
    前記配線には、前記少なくとも１つのダイオードと電流の流れる方向が逆になるように配置された他のダイオードが形成されていない半導体装置。
  2. 前記回路の電圧波高値が２０Ｖ以上である請求項１に記載の半導体装置。
  3. 前記少なくとも１つの薄膜ダイオードおよび前記何れか１つの薄膜トランジスタの半導体層は、同一の半導体膜から形成されている請求項１または２に記載の半導体装置。
  4. 前記同一の半導体膜は微結晶シリコン膜である請求項３に記載の半導体装置。
  5. 前記回路はシフトレジスタを含む請求項１から４のいずれかに記載の半導体装置。
  6. 前記シフトレジスタは、
    それぞれが出力信号を順次出力する複数の段を有し、
    前記複数の段のそれぞれは、前記出力信号を出力する第１トランジスタと、それぞれのソース領域またはドレイン領域が前記第１トランジスタのゲート電極に電気的に接続された複数の第２トランジスタとを有し、
    前記複数の第２トランジスタは、少なくとも２つのチャネル領域と、ソース領域と、ドレイン領域とを含む活性層を有するマルチチャネル型トランジスタを含む請求項５に記載の半導体装置。
  7. 前記少なくとも１つのダイオードは、
    基板上に形成されたゲート電極と、
    前記ゲート電極上に形成されたゲート絶縁層と、
    前記ゲート絶縁層上に形成され、第１領域と、第２領域とを有する少なくとも１つの半導体層と、
    前記第１領域上に設けられ、前記第１領域および前記ゲート電極と電気的に接続された第１電極と、
    前記第２領域上に設けられ、前記第２領域に電気的に接続された第２電極と
    を備える請求項１から６のいずれかに記載の半導体装置。
  8. 前記少なくとも１つの半導体層は、前記ゲート絶縁層を介して前記ゲート電極と重なっているチャネル領域と、前記ゲート絶縁層を介して前記ゲート電極と重なっていない抵抗領域とを有し、
    前記ダイオードのオン状態において、前記第１電極と前記第２電極との間に、前記チャネル領域と前記抵抗領域とを含む電流経路が形成される請求項７に記載の半導体装置。
JP2011519742A 2009-06-18 2010-06-09 半導体装置 Active JP5406295B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011519742A JP5406295B2 (ja) 2009-06-18 2010-06-09 半導体装置

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2009145795 2009-06-18
JP2009145795 2009-06-18
JP2011519742A JP5406295B2 (ja) 2009-06-18 2010-06-09 半導体装置
PCT/JP2010/059736 WO2010147032A1 (ja) 2009-06-18 2010-06-09 半導体装置

Publications (2)

Publication Number Publication Date
JPWO2010147032A1 true JPWO2010147032A1 (ja) 2012-12-06
JP5406295B2 JP5406295B2 (ja) 2014-02-05

Family

ID=43356353

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011519742A Active JP5406295B2 (ja) 2009-06-18 2010-06-09 半導体装置

Country Status (7)

Country Link
US (1) US8921857B2 (ja)
EP (1) EP2445011B1 (ja)
JP (1) JP5406295B2 (ja)
CN (1) CN102804388B (ja)
BR (1) BRPI1012070A2 (ja)
RU (1) RU2501117C2 (ja)
WO (1) WO2010147032A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11437363B2 (en) 2017-10-20 2022-09-06 Japan Display Inc. Diode, transistor and display device

Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110274234A1 (en) * 2008-11-20 2011-11-10 Sharp Kabushiki Kaisha Shift register
WO2010134486A1 (ja) * 2009-05-20 2010-11-25 シャープ株式会社 シフトレジスタ
US9373414B2 (en) * 2009-09-10 2016-06-21 Beijing Boe Optoelectronics Technology Co., Ltd. Shift register unit and gate drive device for liquid crystal display
EP2348531B1 (en) * 2010-01-26 2021-05-26 Samsung Electronics Co., Ltd. Thin film transistor and method of manufacturing the same
KR101838628B1 (ko) * 2010-03-02 2018-03-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 펄스 신호 출력 회로 및 시프트 레지스터
DE112011106185B3 (de) * 2010-03-02 2023-05-04 Semiconductor Energy Laboratory Co., Ltd. Impulssignal-Ausgangsschaltung und Schieberegister
DE112011100749B4 (de) * 2010-03-02 2015-06-11 Semiconductor Energy Laboratory Co., Ltd. Impulssignal-Ausgangsschaltung und Schieberegister
TWI415052B (zh) 2010-12-29 2013-11-11 Au Optronics Corp 開關裝置與應用該開關裝置之移位暫存器電路
JP2012209543A (ja) 2011-03-11 2012-10-25 Semiconductor Energy Lab Co Ltd 半導体装置
WO2012137711A1 (ja) * 2011-04-08 2012-10-11 シャープ株式会社 半導体装置および表示装置
JP6076617B2 (ja) * 2011-05-13 2017-02-08 株式会社半導体エネルギー研究所 表示装置
US8718224B2 (en) 2011-08-05 2014-05-06 Semiconductor Energy Laboratory Co., Ltd. Pulse signal output circuit and shift register
KR20130043063A (ko) * 2011-10-19 2013-04-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US8962386B2 (en) * 2011-11-25 2015-02-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI493685B (zh) 2012-02-10 2015-07-21 E Ink Holdings Inc 主動陣列基板上之靜電防護結構
US9159288B2 (en) * 2012-03-09 2015-10-13 Apple Inc. Gate line driver circuit for display element array
KR101697841B1 (ko) * 2012-04-20 2017-01-18 샤프 가부시키가이샤 표시 장치
US9817032B2 (en) * 2012-05-23 2017-11-14 Semiconductor Energy Laboratory Co., Ltd. Measurement device
US8704232B2 (en) 2012-06-12 2014-04-22 Apple Inc. Thin film transistor with increased doping regions
US9065077B2 (en) 2012-06-15 2015-06-23 Apple, Inc. Back channel etch metal-oxide thin film transistor and process
US9685557B2 (en) 2012-08-31 2017-06-20 Apple Inc. Different lightly doped drain length control for self-align light drain doping process
US8987027B2 (en) 2012-08-31 2015-03-24 Apple Inc. Two doping regions in lightly doped drain for thin film transistors and associated doping processes
US8748320B2 (en) 2012-09-27 2014-06-10 Apple Inc. Connection to first metal layer in thin film transistor process
US8999771B2 (en) 2012-09-28 2015-04-07 Apple Inc. Protection layer for halftone process of third metal
US9201276B2 (en) 2012-10-17 2015-12-01 Apple Inc. Process architecture for color filter array in active matrix liquid crystal display
KR101995714B1 (ko) * 2012-12-28 2019-07-04 엘지디스플레이 주식회사 표시장치
US9001297B2 (en) 2013-01-29 2015-04-07 Apple Inc. Third metal layer for thin film transistor with reduced defects in liquid crystal display
WO2014132799A1 (ja) * 2013-02-26 2014-09-04 シャープ株式会社 表示装置
US9088003B2 (en) 2013-03-06 2015-07-21 Apple Inc. Reducing sheet resistance for common electrode in top emission organic light emitting diode display
JP2016519429A (ja) * 2013-03-19 2016-06-30 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 多層パッシベーション又はエッチング停止ｔｆｔ
KR102046997B1 (ko) * 2013-04-04 2019-11-21 삼성디스플레이 주식회사 박막 트랜지스터 및 유기 발광 표시 장치
US9287406B2 (en) 2013-06-06 2016-03-15 Macronix International Co., Ltd. Dual-mode transistor devices and methods for operating same
US9276128B2 (en) * 2013-10-22 2016-03-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing the same, and etchant used for the same
US9510454B2 (en) * 2014-02-28 2016-11-29 Qualcomm Incorporated Integrated interposer with embedded active devices
JP6274968B2 (ja) * 2014-05-16 2018-02-07 ローム株式会社 半導体装置
JP5968372B2 (ja) * 2014-07-17 2016-08-10 学校法人 龍谷大学 磁場センサー
JP6459271B2 (ja) * 2014-07-23 2019-01-30 Ｔｉａｎｍａ Ｊａｐａｎ株式会社 イメージセンサ及びその駆動方法
US10276122B2 (en) * 2014-10-28 2019-04-30 Sharp Kabushiki Kaisha Unit shift register circuit, shift register circuit, control method for unit shift register circuit, and display device
TWI581317B (zh) * 2014-11-14 2017-05-01 群創光電股份有限公司 薄膜電晶體基板及具備該薄膜電晶體基板之顯示面板
WO2016079639A1 (ja) * 2014-11-20 2016-05-26 株式会社半導体エネルギー研究所 半導体装置、回路基板および電子機器
JP2016225587A (ja) * 2015-05-29 2016-12-28 株式会社神戸製鋼所 酸化物半導体層を含む薄膜トランジスタ
JP2017103408A (ja) 2015-12-04 2017-06-08 株式会社ジャパンディスプレイ 表示装置
KR102474698B1 (ko) * 2015-12-30 2022-12-05 엘지디스플레이 주식회사 게이트 드라이버 및 이를 포함하는 액정표시장치
CN105609138A (zh) * 2016-01-04 2016-05-25 京东方科技集团股份有限公司 一种移位寄存器、栅极驱动电路、显示面板及显示装置
CN105552134A (zh) * 2016-01-20 2016-05-04 中国科学院物理研究所 场效应二极管
CN108713225B (zh) * 2016-03-02 2021-04-13 夏普株式会社 有源矩阵基板以及具备有源矩阵基板的液晶显示装置
CN205621414U (zh) * 2016-04-26 2016-10-05 京东方科技集团股份有限公司 静电放电电路、阵列基板和显示装置
JP2017212295A (ja) * 2016-05-24 2017-11-30 東芝メモリ株式会社 半導体装置
WO2017213148A1 (ja) * 2016-06-10 2017-12-14 シャープ株式会社 走査アンテナ
CN106959562B (zh) * 2017-05-09 2021-01-08 惠科股份有限公司 一种显示面板
JP6600017B2 (ja) * 2018-01-09 2019-10-30 ローム株式会社 半導体装置
CN111902855B (zh) * 2018-03-26 2022-02-18 夏普株式会社 显示装置的制造方法以及显示装置
WO2019234892A1 (ja) * 2018-06-07 2019-12-12 堺ディスプレイプロダクト株式会社 薄膜トランジスタおよびその製造方法
CN112292751A (zh) * 2018-06-07 2021-01-29 堺显示器制品株式会社 薄膜晶体管及其制造方法
WO2019234891A1 (ja) * 2018-06-07 2019-12-12 堺ディスプレイプロダクト株式会社 薄膜トランジスタおよびその製造方法
US20210234049A1 (en) * 2018-06-07 2021-07-29 Sakai Display Products Corporation Thin-film transistor and manufacturing method therefor
US20220020702A1 (en) * 2018-12-04 2022-01-20 Hitachi Astemo, Ltd. Semiconductor Device and in-Vehicle Electronic Control Device Using the Same
KR20220026172A (ko) * 2020-08-25 2022-03-04 엘지디스플레이 주식회사 디스플레이 장치
CN113437099B (zh) * 2021-05-13 2023-10-31 北京大学深圳研究生院 光电探测器及其制造方法及相应的光电探测方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6179259A (ja) * 1984-09-26 1986-04-22 Seiko Instr & Electronics Ltd 薄膜トランジスタ装置
JPS63220289A (ja) 1987-03-10 1988-09-13 日本電気株式会社 薄膜トランジスタアレイ
JPH01218070A (ja) 1988-02-26 1989-08-31 Matsushita Electron Corp Ｍｏｓトランジスタ
JPH05304171A (ja) 1992-04-27 1993-11-16 Toshiba Corp 薄膜トランジスタ
EP0592227A3 (en) 1992-10-07 1995-01-11 Sharp Kk Manufacture of a thin film transistor and production of a liquid crystal display device.
JP3429034B2 (ja) 1992-10-07 2003-07-22 シャープ株式会社 半導体膜の製造方法
GB9226890D0 (en) 1992-12-23 1993-02-17 Philips Electronics Uk Ltd An imaging device
US5501989A (en) * 1993-03-22 1996-03-26 Semiconductor Energy Laboratory Co., Ltd. Method of making semiconductor device/circuit having at least partially crystallized semiconductor layer
JPH0887893A (ja) 1994-09-19 1996-04-02 Fujitsu Ltd 半導体記憶装置
JP3090081B2 (ja) * 1997-03-12 2000-09-18 日本電気株式会社 半導体装置
TW405243B (en) * 1998-02-25 2000-09-11 Koninkl Philips Electronics Nv Semiconductor device comprising a mos transistor
JP2001028424A (ja) * 1999-07-13 2001-01-30 Sanyo Electric Co Ltd 半導体装置とその製造方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR100752602B1 (ko) * 2001-02-13 2007-08-29 삼성전자주식회사 쉬프트 레지스터와, 이를 이용한 액정 표시 장치
JP3989763B2 (ja) * 2002-04-15 2007-10-10 株式会社半導体エネルギー研究所 半導体表示装置
JP2005142494A (ja) * 2003-11-10 2005-06-02 Toshiba Corp 半導体集積回路
JP4207858B2 (ja) 2004-07-05 2009-01-14 セイコーエプソン株式会社 半導体装置、表示装置及び電子機器
TWI271847B (en) * 2004-12-08 2007-01-21 Au Optronics Corp Electrostatic discharge protection circuit and method of electrostatic discharge protection
US7746299B2 (en) * 2005-01-31 2010-06-29 Toshiba Matsushita Display Technology Co., Ltd. Display, array substrate, and method of driving display
JP4987309B2 (ja) 2005-02-04 2012-07-25 セイコーインスツル株式会社 半導体集積回路装置とその製造方法
US7687327B2 (en) * 2005-07-08 2010-03-30 Kovio, Inc, Methods for manufacturing RFID tags and structures formed therefrom
RU2308146C2 (ru) * 2005-12-13 2007-10-10 Общество с ограниченной ответственностью "Юник Ай Сиз" Устройство защиты выводов интегральных схем со структурой мдп от электростатических разрядов
KR101404542B1 (ko) * 2006-05-25 2014-06-09 삼성디스플레이 주식회사 액정 표시 장치
TWI346926B (en) 2006-08-29 2011-08-11 Au Optronics Corp Esd protection control circuit and lcd
JP2008140489A (ja) * 2006-12-04 2008-06-19 Seiko Epson Corp シフトレジスタ、走査線駆動回路、データ線駆動回路、電気光学装置及び電子機器
JP2008297297A (ja) 2007-06-04 2008-12-11 Hoyu Co Ltd 毛髪処理用組成物
JP5317712B2 (ja) * 2008-01-22 2013-10-16 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
KR101529575B1 (ko) * 2008-09-10 2015-06-29 삼성전자주식회사 트랜지스터, 이를 포함하는 인버터 및 이들의 제조방법
US20110274234A1 (en) 2008-11-20 2011-11-10 Sharp Kabushiki Kaisha Shift register
US8575713B2 (en) * 2009-02-19 2013-11-05 Sharp Kabushiki Kaisha Semiconductor device and display device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11437363B2 (en) 2017-10-20 2022-09-06 Japan Display Inc. Diode, transistor and display device

Also Published As

Publication number Publication date
US8921857B2 (en) 2014-12-30
WO2010147032A1 (ja) 2010-12-23
CN102804388A (zh) 2012-11-28
EP2445011A4 (en) 2013-07-24
RU2012101613A (ru) 2013-07-27
BRPI1012070A2 (pt) 2018-06-12
EP2445011A1 (en) 2012-04-25
EP2445011B1 (en) 2018-01-10
JP5406295B2 (ja) 2014-02-05
RU2501117C2 (ru) 2013-12-10
CN102804388B (zh) 2016-08-03
US20120087460A1 (en) 2012-04-12

Similar Documents

Publication Publication Date Title
JP5406295B2 (ja) 半導体装置
US8253144B2 (en) Semiconductor device and method for manufacturing the same
US8575615B2 (en) Semiconductor device
US9202851B2 (en) Semiconductor device and method for manufacturing semiconductor device
US8659092B2 (en) Complementary metal oxide semiconductor transistor and fabricating method thereof
CN108140675B (zh) 半导体装置及其制造方法
US20170125452A1 (en) Semiconductor device
US11038001B2 (en) Active matrix substrate and method for producing same
US11551629B2 (en) Active matrix substrate, liquid crystal display device, and organic EL display device
US11069722B2 (en) Active matrix substrate and method of manufacturing same
WO2018225690A1 (ja) アクティブマトリクス基板および表示装置
CN103855030A (zh) 制造氧化物薄膜晶体管的方法
US11569324B2 (en) Active matrix substrate and method for manufacturing same
US10816865B2 (en) Active matrix substrate
US9831352B2 (en) Semiconductor device and method for manufacturing same
JP2022014107A (ja) アクティブマトリクス基板およびその製造方法
JP2022014108A (ja) アクティブマトリクス基板およびその製造方法
US10976627B2 (en) Active matrix substrate and liquid crystal display panel comprising same
US11791345B2 (en) Active matrix substrate and method for manufacturing same
US20140252355A1 (en) Semiconductor device and method for producing same

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130611

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130808

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131008

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131031

R150 Certificate of patent or registration of utility model

Ref document number: 5406295

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150