JPWO2007080680A1 - インダクタの製造方法 - Google Patents

Abstract

分割前の積層体を形成する際に外部電極部分をも形成しておくことで、チップ容積の有効活用と実装時の不具合を防止可能なインダクタの製造方法を提供する。積層工程と分割工程と焼成工程とメッキ工程とを備え、積層工程で絶縁体２とコイル体３と外部電極４，５とを含む積層体を形成する。即ち、積層工程で、幅広充填導体４０，５０を有した絶縁層２０，２５と幅狭充填導体４１，５１を有した絶縁層２１〜２４と外部電極パターン４２，５２を有した導体パターン３１〜３４とを積層する。これにて、導体パターン３１〜３４でコイル体３を形成し、幅広充填導体４０，５０と幅狭充填導体４１，５１と外部電極パターン４２，５２とで外部電極４，５を形成する。幅狭充填導体４１，５１を幅広充填導体４０，５０や外部電極パターン４２，５２の幅よりも狭く設定して、外部電極４，５に凹凸を設ける。

Description

この発明は、携帯電話等で使用されるインダクタの製造方法に関するものである。

従来、この種のインダクタの製造方法としては、例えば特許文献１及び特許文献２に開示の技術がある。
このような従来の製造方法においては、ペットフィルムやダミー基板をベース基材として用い、感光性絶縁ペーストをこのベース基材上に印刷する。そして、この感光性絶縁ペーストを露光(必要に応じて現像追加露光)及び乾燥することで、絶縁層を形成する。しかる後、感光性導体ペーストをこの絶縁層の上に印刷，露光，現像(必要に応じて追加露光)及び乾燥して、導体パターンを形成する。次に、感光性絶縁ペーストを導体パターン上に印刷，露光，現像(必要に応じて追加露光)及び乾燥し、絶縁層及びビアホール形成する。以降、導体パターン、ビアホール付絶縁層を交互に積層して、積層体を形成する。次いで、所望のチップサイズになるように、この積層体を分割して、小さなチップを形成する。そして、ベース基材をチップから除去し、チップを焼成する。しかる後、外部電極を各チップの両端部に形成した後、外部電極部分にメッキを施すことで、チップ状のインダクタを完成させていた。

特開平１１−２０４３３６号公報 特開２００５−１０９０９７号公報

しかし、上記した従来の製造方法では、次のような問題がある。
図２１は、従来のインダクタの外観図であり、図２２は、インダクタ搬送時の状態を示す概略断面図である。
図２１に示すように、従来の製造方法では、インダクタ１００のチップ１００Ａを形成した後、外部電極１１１，１１２をチップ１００Ａの両端に形成するため、チップ１００Ａの容積を十分に確保することができない。例えば、規定サイズ０６０３(縦０．６ｍｍ、横０．３ｍｍ、高さ０．３ｍｍ)のインダクタを製造する場合には、焼成後のチップ１００Ａのサイズを、縦０．５６ｍｍ、横０．２６ｍｍ、高さ０．２６ｍｍに設定し、このチップ１００Ａの両端部に外部電極１１１，１１２を形成することで、規定サイズ０６０３を得ることとなる。このため、チップ１００Ａのサイズが小さくなり、内部に形成するコイル等の大きさに制限が加わって、十分な大きさのインダクタンス値等を得ることができない。
また、図２２に示すように、チップ１００Ａの表面と外部電極１１１，１１２とに外部電極の厚さ分の段差が生じるため、微小なインダクタ１００の実装時に不具合が発生する。すなわち、図２２の破線で示すように、インダクタ１００のサイズが搬送用吸着ノズル２００の口径よりも遙かに大きい場合には、チップ１００Ａ表面と外部電極１１１，１１２との間に段差が生じていても、空気漏れが生じないので、吸着ノズル２００がインダクタ１００を強固に吸着して、所望の実装個所まで運ぶことができる。しかしながら、インダクタの微小化に伴い、規定サイズ０６０３という微小なインダクタ１００を搬送する場合には、実線で示すように、吸着ノズル２００が外部電極１１１，１１２に跨り、吸着ノズル２００とチップ１００Ａの表面との間に隙間が生じて、空気漏れが起こる。このため、吸着ノズル２００がインダクタ１００を強固に吸着することができず、搬送途中で落下させてしまったり、インダクタ１００を所望の実装個所からずれた位置に実装してしまうという事態を生じさせるおそれがあった。

この発明は、上述した課題を解決するためになされたもので、分割前の積層体を形成する際に外部電極部分をも形成しておくことで、チップ容積の有効活用と実装時の不具合を防止可能なインダクタの製造方法を提供することを目的とする。

上記課題を解決するために、請求項１の発明は、絶縁層に内包されたコイル体とコイル体の両端に接続され絶縁層から露出した１対の外部電極とを含むチップを複数有した積層体を形成するための積層工程と、積層工程で形成した積層体を各チップに分割するための分割工程と、分割工程で形成した各チップを焼成するための焼成工程とを具備するインダクタの製造方法であって、積層工程は、導体ペーストを用い、印刷法又はフォトリソグラフィ法によって、コイル体用の導体パターンを絶縁層上に形成すると共に外部電極用の外部電極パターンを絶縁層の辺部上に形成する第１過程と、絶縁ペーストを用い、印刷法又はフォトリソグラフィ法によって、導体パターンを覗くビアホール及び外部電極パターンと連続する切り欠き部を有した絶縁層を導体パターンと外部電極パターンとの上に形成する第２過程とを有し、これら第１及び第２過程を繰り返すことで、導体パターン及びビアホールで構成されたコイル体と、外部電極パターン及び切り欠き部に充填された導体で構成された１対の外部電極とを含む複数のチップを形成する構成とした。
かかる構成により、積層工程において、絶縁層に内包されたコイル体と１対の外部電極とを含むチップを複数有した積層体が形成される。具体的には、第１過程において、導体ペーストが用いられ、印刷法又はフォトリソグラフィ法によって、コイル体用の導体パターンが絶縁層上に形成されると共に外部電極用の外部電極パターンが絶縁層の辺部上に形成される。また、第２過程において、絶縁ペーストが用いられ、印刷法又はフォトリソグラフィ法によって、導体パターンを覗くビアホール及び外部電極パターンと連続する切り欠き部を有した絶縁層が導体パターンと外部電極パターンとの上に形成される。そして、これら第１及び第２過程の繰り返しによって、導体パターン及びビアホールで構成されたコイル体と、外部電極パターン及び切り欠き部に充填された導体で構成された１対の外部電極とを含む複数のチップが形成される。次に、分割工程により、積層体が各チップに分割され、焼成工程において、各チップが焼成される。

請求項２の発明は、請求項１に記載のインダクタの製造方法において、積層工程の第１過程は、感光性導体ペーストを絶縁層上に塗布し、フォトリソグラフィ法により露光及び現像することで、導体パターンと外部電極パターンとを形成し、積層工程の第２過程は、感光性絶縁ペーストを導体パターンと外部電極パターンの上に塗布し、フォトリソグラフィ法により露光及び現像することで、ビアホール及び切り欠き部を有した絶縁層を形成する構成とした。
かかる構成により、積層工程の第１過程において、感光性導体ペーストが絶縁層上に塗布され、フォトリソグラフィ法によって、露光及び現像されることで、導体パターンと外部電極パターンとが形成される。そして、積層工程の第２過程において、感光性絶縁ペーストが導体パターンと外部電極パターンの上に塗布され、フォトリソグラフィ法によって、露光及び現像されることで、ビアホール及び切り欠き部を有した絶縁層が形成される。

請求項３の発明は、請求項１又は請求項２に記載のインダクタの製造方法において、積層工程は、コイル体の両磁極の向きを、積層方向と同一方向に設定した構成とする。
かかる構成により、コイル体の両磁極の向きが、積層方向と同一方向になるので、チップを横倒しにして使用することで、両磁極の周囲が空気環境になる。

請求項４の発明は、請求項１ないし請求項３のいずれかに記載のインダクタの製造方法において、積層工程の第１過程は、絶縁層の辺部と同長である長尺状の外部電極パターンを、絶縁層の対向する両辺部上にそれぞれ形成し、積層工程の第２過程は、外部電極パターンと同長である長尺状の切り欠き部を、両辺部に形成する構成とした。

請求項５の発明は、請求項４に記載のインダクタの製造方法において、積層工程の第２過程は、外部電極パターンの幅よりも狭い幅の切り欠き部を形成する構成とした。

請求項６の発明は、請求項１ないし請求項３のいずれかに記載のインダクタの製造方法において、積層工程の第１過程は、絶縁層の１の辺部の両隅部上に、辺部の１／２よりも短い長尺状の外部電極パターンをそれぞれ形成し、積層工程の第２過程は、外部電極パターンとほぼ同長である長尺状の切り欠き部を、１の辺部の両隅部にそれぞれ形成する構成とした。

請求項７の発明は、請求項６に記載のインダクタの製造方法において、積層工程の第２過程は、外部電極パターンの幅よりも狭い上記切り欠き部を形成する構成とした。

請求項８の発明は、請求項１ないし請求項３のいずれかに記載のインダクタの製造方法において、積層工程の第１過程は、絶縁層の１の辺部の両隅部上に、Ｌ字状の外部電極パターンをそれぞれ形成し、積層工程の第２過程は、外部電極パターンとほぼ同形の切り欠き部を、１の辺部の両隅部にそれぞれ形成する構成とした。

請求項９の発明は、請求項８に記載のインダクタの製造方法において、積層工程の第２過程は、外部電極パターンの幅よりも狭い切り欠き部を形成する構成とした。

請求項１０の発明は、請求項１ないし請求項９のいずれかに記載のインダクタの製造方法において、熱膨張係数がほぼ等しい導体ペーストと絶縁ペーストとを用いる構成とした。

請求項１１の発明は、請求項１ないし請求項１０のいずれかに記載のインダクタの製造方法において、焼成工程で焼成された各チップの外部電極表面をメッキするためのメッキ工程を設けた構成とする。

以上詳しく説明したように、この発明のインダクタの製造方法によれば、積層工程において、１対の外部電極を含むチップを複数有した積層体を形成するので、以後の工程において、外部電極を形成する工程を必要としない。すなわち、上記した従来の技術のように、ディップ方式等でチップの両端に外部電極を形成する必要がないので、その分工程数を削減することができる。また、チップ形成と同時に外部電極をも形成するということは、チップの大きさをほぼ規定サイズの大きさにすることができることを意味する。つまり、外部電極の厚さ分の容積減少を考慮することなく、チップ容積の有効活用を図ることができる。さらに、チップと一体に外部電極が形成されるので、外部電極とチップ表面との間に大きな段差が生じない。段差が生じたとしても、外部電極表面に施されたメッキの厚さ程度の無視できる段差である。このため、規定サイズ０６０３という微小なインダクタを搬送する場合においても、吸着ノズルとチップ表面との間に大きな隙間が生じることがない。この結果、吸着ノズルによる搬送や実装において、空気漏れという不具合を防止することができる。

特に、請求項２の発明によれば、フォトリソグラフィ法を用いて、導体パターンや外部電極パターンを形成するので、コイル体と外部電極を高精度で形成することができる。

また、請求項３の発明によれば、両磁極の周囲を空気環境にして、良好な磁気的結合を得ることができるので、高特性のインダクタを製造することができる。

また、請求項４及び請求項５の発明によれば、絶縁層と外部電極とが凹凸の関係で組み合っているので、絶縁層に対する外部電極の食いつきが良くなり、分割時における剪断力によって、外部電極部分を脱落させるという事態を防止することができる。

請求項８の発明によれば、積層方向から見てＬ字状の外部電極を両隅部に形成することができるので、Ｌ字状の外部電極の一方の辺をランド接続用に用い、他方の辺をフィレット付着用に用いることができる。そして、他方の辺の長さを調整することで、付着するフィレットの量を制御することができる。
特に、請求項９の発明は、Ｌ字状の外部電極の幅方向において、絶縁層との凹凸関係が生じるので、絶縁層に対する外部電極の食いつきが極めて良くなる。

請求項１０の発明によれば、導体ペーストと絶縁ペーストとが同じ膨張率で膨張するので、焼成後に生じるチップ内の応力が緩和され、この結果、チップ形状が安定し、変形することはない。このため、寸法精度の高いインダクタを製造することができる。

この発明の第１実施例に係るインダクタの製造方法を示すブロック図である。 インダクタの分解斜視図である。 コイル体を透過して示すインダクタの斜視図である。 図３の矢視Ａ−Ａ断面図である。 積層工程の第２過程において下層の絶縁層を形成する工程を示す断面図である。 積層工程の第１過程及び第２過程を実行して下層の絶縁層上に導体パターンや外部電極パターン等を積層する工程を示す断面図である。 積層工程の第２過程において最上層の絶縁層を形成する工程を示す断面図である。 積層体の平面図である。 分割工程を示す概略斜視図である。 カッタによる剪断力を拡大して示す概略部分断面図である。 この実施例のインダクタにおける段差を説明するための外観図である。 この発明の第２実施例に係る方法で製造されるインダクタの分解斜視図である。 コイル体を透過して示すインダクタの斜視図である。 幅広充填導体と幅狭充填導体と外部電極パターンとの関係を示す平面図である。 第２実施例の積層工程で形成される積層体の平面図である。 積層体内に形成される外部電極の連結部を示す斜視図である。 インダクタの実装状態を示す斜視図である。 この発明の第３実施例に係る方法で製造されるインダクタの分解斜視図である。 コイル体を透過して示すインダクタの斜視図である。 インダクタの実装状態を示す斜視図である。 従来のインダクタの外観図である。 インダクタ搬送時の状態を示す概略断面図である。

符号の説明

１，１′，１′′…インダクタ、 １Ａ…チップ、 ２…絶縁体、 ３…コイル体、 ４，４′，４′′，５，５′，５′′…外部電極、 ６…メッキ層、 ７…キャリアフィルム、 ８…ランド、 ９…フィレット、 ２０〜２５…絶縁層、 ２０ａ′〜２５ａ′，２０ｂ′〜２５ｂ′…切り欠き部、 ２０ａ〜２５ａ，２０ｂ〜２５ｂ…辺部、 ２０ｄ〜２５ｄ…辺部、 ２２ｃ〜２４ｃ…ビアホール、 ３１〜３４…導体パターン、 ４０，４０′，４０′′，５０，５０′，５０′′…幅広充填導体、 ４１，４１′，４１′′，５１，５１′，５１′′…幅狭充填導体、 ４２，４２′，４２′′，５２，５２′，５２′′…外部電極パターン、 ４５′…連結部、 ２００…吸着ノズル、 ２１０…マスク、 Ｂ，Ｂ′…積層体、 Ｃ…カッタ、 Ｌ１，Ｌ２…境界線、 Ｐ１…第１過程、 Ｐ２…第２過程、 Ｓ１…積層工程、 Ｓ２…分割工程、 Ｓ３…焼成工程、 Ｓ４…メッキ工程、 Ｖ…紫外線、 Ｗ１〜Ｗ３…幅。

以下、この発明の最良の形態について図面を参照して説明する。

図１は、この発明の第１実施例に係るインダクタの製造方法を示すブロック図である。
図１に示すように、この実施例のインダクタの製造方法は、積層工程Ｓ１と分割工程Ｓ２と焼成工程Ｓ３とメッキ工程Ｓ４とを備えている。そして、積層工程Ｓ１は、第１過程Ｐ１と第２過程Ｐ２とを有し、これらの繰り返しでインダクタの積層体を形成する。

ここで、この実施例のインダクタの製造方法を容易に理解できるようにするため、この実施例で製造されるインダクタの構造について予め説明する。
図２は、インダクタの分解斜視図であり、図３は、コイル体を透過して示すインダクタの斜視図であり、図４は、図３の矢視Ａ−Ａ断面図である。
図３に示すように、インダクタ１は、チップ状を成し、このチップは、絶縁体２と絶縁体２に内包されたコイル体３と１対の外部電極４，５とを含む。

図２に示すように、絶縁体２はガラス等の絶縁性材料で形成された複数の絶縁層２０〜２５で構成され、コイル体３は銀等の導電性材料で形成された複数の導体パターン３１〜３４で構成され、外部電極４（５）は銀等の幅広充填導体４０（５０）と幅狭充填導体４１（５１）と外部電極パターン４２（５２）とで構成されている。

具体的には、絶縁層２０は、最下層に位置し、対向する両辺部２０ａ，２０ｂが後述するフォトリソグラフィ法によって切り欠かれ、その切り欠き部内に、辺部２０ａ，２０ｂと同長の幅広充填導体４０，５０が絶縁層２０に固着された状態で形成されている。
絶縁層２１は、絶縁層２０上に積層されており、その両辺部２１ａ，２１ｂが切り欠かれている。そして、その切り欠き部内には、辺部２１ａ，２１ｂと同長の幅狭充填導体４１，５１が絶縁層２１に固着された状態で形成され、下層の幅広充填導体４０，５０と電気的に接続している。
導体パターン３１は、約２ターンのスパイラル状を成すパターンであり、後述するフォトリソグラフィ法によって絶縁層２１上に形成されている。この導体パターン３１の両側即ち絶縁層２１の辺部２１ａ，２１ｂ上には、外部電極パターン４２，５２が形成されている。外部電極パターン４２，５２は、辺部２１ａ，２１ｂと同長の長尺状のパターンであり、下層の幅狭充填導体４１，５１と電気的に接続している。また、外部電極パターン５２は、導体パターン３１の外端部３１ａと連続するように形成されている。このような導体パターン３１上に、絶縁層２２が積層されている。
絶縁層２２も絶縁層２１と同形同構造であり、両辺部２２ａ，２２ｂ内に、辺部２２ａ，２２ｂと同長の幅狭充填導体４１，５１を有し、これら幅狭充填導体４１，５１が下層の外部電極パターン４２，５２と電気的に接続している。
導体パターン３２も導体パターン３１と同様に絶縁層２２上に形成され、約２ターンのスパイラル状を成すが、その内端部３２ａが絶縁層２２に穿設されたビアホール２２ｃを通じて導体パターン３１の内端部３１ｂに連結されている。そして、この導体パターン３２の両側にも、長尺状の外部電極パターン４２，５２が形成され、絶縁層２２の幅狭充填導体４１，５１と電気的に接続している。
絶縁層２３は、導体パターン３２及び外部電極パターン４２，５２上に積層されており、この絶縁層２３も 絶縁層２１，２２と同形同構造であり、両辺部２３ａ，２３ｂ内に、幅狭充填導体４１，５１を有し、下層の外部電極パターン４２，５２と電気的に接続している。
導体パターン３３は、絶縁層２３上に形成され、約２ターンのスパイラル状を成し、その外端部３３ａが絶縁層２３に穿設されたビアホール２３ｃを通じて導体パターン３２の外端部３２ｂに連結されている。そして、この導体パターン３３の両側にも、長尺状の外部電極パターン４２，５２が形成され、絶縁層２３の幅狭充填導体４１，５１と電気的に接続している。
絶縁層２４も 絶縁層２１〜２３と同形同構造であり、両辺部２４ａ，２４ｂ内に、幅狭充填導体４１，５１を有し、下層の外部電極パターン４２，５２と電気的に接続している。そして、最上層の導体パターン３４がこの絶縁層２４上に形成されている。
導体パターン３４も、約２ターンのスパイラル状を成し、その内端部３４ａが絶縁層２４に穿設されたビアホール２４ｃを通じて導体パターン３３の内端部３３ｂに連結されている。そして、この導体パターン３４の両側にも、長尺状の外部電極パターン４２，５２が形成され、絶縁層２３の幅狭充填導体４１，５１と電気的に接続している。また、外部電極パターン４２は、導体パターン３４の外端部３４ｂと連続するように形成されている。
そして、最上位の絶縁層２５が導体パターン３４及び外部電極パターン４２，５２の上に積層されている。この絶縁層２５も 絶縁層２０と同形同構造であり、両辺部２５ａ，２５ｂ内に、幅広充填導体４０，５０を有し、下層の外部電極パターン４２，５２と電気的に接続している。

インダクタ１が、上記のような積層構造をとることで、図３及び図４に示すように、コイル体３が導体パターン３１〜３４によって形成され、コイル体３の両磁極が、積層方向と同一方向を向く。また、外部電極４（５）が幅広充填導体４０（５０）と幅狭充填導体４１（５１）と外部電極パターン４２（５２）とで形成される。このとき、幅狭充填導体４１（５１）の幅が、幅広充填導体４０（５０）や外部電極パターン４２（５２）の幅よりも狭く設定されているので、外部電極４（５）の内側面に凹凸４ａ（５ａ）が形成され、この凹凸４ａ（５ａ）が内部の絶縁体２に食い込んだ状態になっている。なお、このような外部電極４（５）の表面には、メッキが施されている。

次に、上記の如きインダクタ１を製造する方法について説明する。
図１において、積層工程Ｓ１は、図３で示したようなチップを複数有した積層体を形成する工程であり、第１過程Ｐ１と第２過程Ｐ２の繰り返しによって所望の積層体を形成する。
第１過程Ｐ１は、感光性導体ペーストを図２に示した絶縁層２０〜２５上に印刷塗布し、フォトリソグラフィ法により露光及び現像することで、導体パターン３１〜３４と外部電極パターン４２，５２とを形成する過程であり、第２過程Ｐ２は、上記感光性導体ペーストと熱膨張係数がほぼ等しい感光性絶縁ペーストを図２に示した導体パターン３１〜３４と外部電極パターン４２，５２の上に印刷塗布し、フォトリソグラフィ法により露光及び現像することで、ビアホール及び切り欠き部を有した絶縁層２０〜２５を形成する過程である。

以下、かかる積層工程Ｓ１を図面に基づいて具体的に説明する。
図５は、積層工程の第２過程において下層の絶縁層を形成する工程を示す断面図であり、図６は、積層工程の第１過程及び第２過程を実行して下層の絶縁層上に導体パターンや外部電極パターン等を積層する工程を示す断面図であり、図７は、積層工程の第２過程において最上層の絶縁層を形成する工程を示す断面図である。
なお、実際の積層工程は多数のチップを含む積層体を形成する工程であるが、これらの図においては、理解を容易にするため、１つのチップの部分を拡大して表示した。
まず、図５（ａ）に示すように、銀等の感光性導体ペースト４０′をキャリアフィルム７の上に印刷塗布する。そして、図５（ｂ）に示すように、この感光性導体ペースト４０′の両側をマスク２１０から露出させて、紫外線Ｖで露光し、現像することで、図５（ｃ）に示すように、幅広充填導体４０，５０をキャリアフィルム７の両側に得る。しかる後、図５（ｄ）に示すように、ガラス等の感光性絶縁ペースト２０′を幅広充填導体４０，５０を覆うように印刷と塗布する。そして、図５（ｅ）に示すように、感光性絶縁ペースト２０′を、マスク２１０の窓２１０ａを通じて露光した後、現像することで、図５（ｆ）に示すように、絶縁層２０と、両側に切り欠き部２１ａ′，２１ｂ′を有した絶縁層２１とを同時に形成する。

そして、このような絶縁層２１上に、導体パターン３１〜３４や外部電極パターン４２，５２及び絶縁層２２〜２４を積層していく。
具体的には、図６（ａ）に示すように、感光性導体ペースト３１′を、切り欠き部２１ａ′，２１ｂ′内に充填するようにして、絶縁層２１上に印刷塗布し、紫外線Ｖをマスク２１０を介して照射することで、露光する。そして、露光した感光性導体ペースト３１′を現像することで、図６（ｂ）に示すように、幅狭充填導体４１，５１が切り欠き部２１ａ′，２１ｂ′内に形成され、導体パターン３１が絶縁層２１上に形成される。さらに、外部電極パターン４２，５２が幅狭充填導体４１，５１上に連続して形成される。すなわち、絶縁層２１の辺部２１ａ，２１ｂと同長の外部電極パターン４２，５２が絶縁層２１の辺部２１ａ，２１ｂ上に形成される。以後同様にして、絶縁層２２及び幅狭充填導体４１，５１と導体パターン３２及び外部電極パターン４２，５２とを積層形成した後、図６（ｃ）に示すように、感光性絶縁ペースト２３′を印刷塗布し、紫外線Ｖをマスク２１０を通じて照射させ、露光及び現像することで、切り欠き部２３ａ′，２３ｂ′とビアホール２３ｃとを有した絶縁層２３（図２参照）を形成する。そして、図６（ｄ）に示すように、感光性導体ペースト３３′を切り欠き部２３ａ′，２３ｂ′とビアホール２３ｃ内に充填するようにして、絶縁層２３上に印刷塗布し、紫外線Ｖをマスク２１０を介して照射することで、露光する。そして、露光した感光性導体ペースト３３′を現像することで、図６（ｅ）に示すように、幅狭充填導体４１，５１が切り欠き部２３ａ′，２３ｂ′内に形成され、導体パターン３３が絶縁層２３上に形成され、ビアホール２３ｃを通じて導体パターン３２に接続される。同様にして、絶縁層２４を形成した後、図６（ｆ）に示すように、最上位の導体パターン３４を絶縁層２４上に積層する。
このようにして、導体パターン３１〜３４によって積層体の内部にコイル体３が形成される。

最後に、最上位の絶縁層２５を形成して積層工程Ｓ１を完了する。
具体的には、図７（ａ）に示すように、感光性絶縁ペースト２５′を導体パターン３４及び外部電極パターン４２，５２上に印刷塗布し、紫外線Ｖをマスク２１０を通じて照射させ、感光性絶縁ペースト２５′を露光及び現像することで、図７（ｂ）に示すように、幅広充填導体４０（５０）の幅だけ両側が切り欠かれた絶縁層２５を得る。しかる後、図７（ｃ）に示すように、銀等の感光性導体ペースト４０−１（５０−１）を絶縁層２５両側の切り欠き内に充填し、紫外線Ｖで露光することで、幅広充填導体４０（５０）を得る。
このように積層工程Ｓ１を実行することで、図７（ｄ）に示した積層体が形成されるが、図８に示すように、実際の積層体Ｂは、多数のチップ１Ａを含む積層シートである。

積層工程Ｓ１の実行後に、図１に示す分割工程Ｓ２を実行する。
分割工程Ｓ２は、積層工程Ｓ１で形成した積層体Ｂを各チップ１Ａに分割する工程である。
図９は、分割工程Ｓ２を示す概略斜視図である。
この実施例における分割工程Ｓ２は、所謂ギロチンカットといわれる方法で積層体Ｂを分割する工程であり、図９に示すように、カッタＣを用いて、積層体Ｂをチップ１Ａに分割する。具体的には、カッタＣを隣り合うチップ１Ａ同士の外部電極４，５の境界線Ｌ１上に落とすと共に、破線で示すようにカッタＣを境界線Ｌ１と垂直な境界線Ｌ２上に落とすことで、複数のチップ１Ａを同時に分割することができる。

ところで、分割工程Ｓ２においては、カッタＣを外部電極４，５の境界線Ｌ１に落とすため、カッタＣの動きに沿った面内に剪断力が生じる。
図１０は、カッタＣによる剪断力を拡大して示す概略部分断面図である。
図１０（ａ）に示すように、カッタＣの動きによって下方への剪断力Ｆが外部電極４（５）と絶縁体２との境界面Ｓに生じる。このため、境界面Ｓに凹凸がない場合には、剪断力Ｆが外部電極４（５）を絶縁体２から脱落させるおそれがある。
しかし、この実施例では、図１０（ｂ）に示すように、境界面Ｓ即ち外部電極４（５）の内側面に凹凸が形成され、外部電極４（５）が絶縁体２に食いついているので、剪断力Ｆが絶縁体２の凸部によって受け止められる。例えば、図１０（ｂ）の外部電極パターン４２（５２）を下方へ脱落させようとする剪断力Ｆは、外部電極パターン４２（５２）と絶縁体２との食いつきによって生じる上方への剪断力−Ｆによって抗され、外部電極パターン４２（５２）の下方への移動が阻止される。この結果、図１０（ａ）に示したような外部電極４（５）の脱落が防止され、良品のチップ１Ａを積層体Ｂから分割することができる。
なお、図９に示すように、積層体Ｂから分割した各チップ１Ａの底には、キャリアフィルム７が付いているので、そのキャリアフィルム７を剥がした後、焼成工程Ｓ３を実行する。

焼成工程Ｓ３は、分割工程Ｓ２で形成した生乾き状態の各チップ１Ａを図示しない炉内で焼成する工程であり、かかる焼成工程Ｓ３の実行後、メッキ工程Ｓ４を実行する。
ところで、上記したように感光性導体ペーストと感光性絶縁ペーストとはほぼ等しい熱膨張係数のものを用いている。したがって、焼成工程Ｓ３時に、熱膨張の差によって生じるチップ１Ａ内の応力は緩和される。このため、寸法精度の高いインダクタ１を製造することができる。

メッキ工程Ｓ４は、焼成工程Ｓ３で焼成された各チップ１Ａの外部電極４，５表面にＮｉ，Ｃｕ，Ｓｎ等をメッキする工程であり、これにより、インダクタ１の製造が完了する。

以上のように、この実施例のインダクタの製造方法によれば、絶縁体２やコイル体３と同時に外部電極４，５をも積層工程Ｓ１にて形成するので、外部電極４，５形成用の専用の工程を省くことができ、その分製造時間の短縮化を図ることができる。また、チップ１Ａの形成と同時に外部電極４，５も形成するので、チップ１Ａの大きさをほぼ規定サイズの大きさにすることができる。この結果、コイル体３を大きくして、十分なインダクタンス値を有したインダクタ１を得ることができる。
例えば、感光性ガラスペーストと感光性銀ペーストを用いて、導体パターンが１層当たり１ターンで１２層のコイル体を有した規定サイズ０６０３のインダクタを、従来の方法で製造する場合には、積層工程における感光性ガラスペーストの印刷，露光及び現像作業が１３回、感光性銀ペーストの印刷，露光及び現像作業が１３回、分割工程におけるチップ分割作業が１回、焼成工程におけるチップの焼成作業が１回、外部電極の印刷及び焼成作業が１回、メッキ工程におけるメッキ作業が１回、製品検査作業が１回必要である。すなわち、従来の製造方法は、合計３１回の作業が必要である。これに対して、この実施例の方法では、外部電極の印刷及び焼成作業が不要となるため、合計３０回の作業で済む。このため、従来の方法に比べて、製造時間やコストを節約することができる。
また、規定サイズ０６０３のインダクタを、従来の方法で製造すると、そのチップの大きさが長さ０．５６ｍｍ、縦及び横０．２６ｍｍに制限され、コイル体を納めることができる有効体積が０．０３７８ｍｍ^３となる。このため、最大取得インダクタンス値が２７ｎＨに制限されてしまう。これに対して、この実施例の方法で製造すると、そのチップの大きさが長さ０．５８ｍｍ、縦及び横０．２８ｍｍに拡大され、コイル体を納めることができる有効体積が０．０４３９ｍｍ^３となり、１６％アップする。このため、最大取得インダクタンス値も３３ｎＨに上昇すると想定される。

さらに、この実施例によれば、チップ１Ａと一体に外部電極４，５が形成されるので、外部電極４，５とインダクタ１表面との間に大きな段差が生じない。
図１１は、この実施例のインダクタ１における段差を説明するための外観図である。
図１１（ａ）に示すように、インダクタ１における段差は非常に薄いメッキ層６によるものであり、その段差量はほとんど無視できる。このため、図１１（ｂ）に示すように、規定サイズの微小なインダクタ１を搬送する場合においても、吸着ノズル２００とインダクタ１との間に大きな隙間は生じない。この結果、吸着ノズル２００による搬送時や実装時に、空気漏れによる不具合は生じない。
また、フォトリソグラフィ法を用いて、導体パターン３１〜３４や外部電極パターン４２（５２）を形成するので、コイル体３と外部電極４，５とを高精度で形成することができる。

次に、この発明の第２実施例について説明する。
図１２は、この発明の第２実施例に係る方法で製造されるインダクタの分解斜視図であり、図１３は、コイル体を透過して示すインダクタの斜視図である。
この実施例は、図１３に示すように、積層方向から見てＬ字状を成す外部電極４′，５′を有したインダクタ１′を製造する方法である。
すなわち、積層工程Ｓ１の第２過程Ｐ２において、図１２に示すように、Ｌ字状の切り欠き部２０ａ′，２０ｂ′を絶縁層２０の１つ辺部２０ｄの両隅部（図の左右両側の隅部）に形成し、これら切り欠き部２０ａ′，２０ｂ′内に、幅広充填導体４０′，５０′を形成する。また、最上位の絶縁層２５においても同様に、Ｌ字状の切り欠き部２５ａ′，２５ｂ′を辺部２５ｄの両隅部に形成し、幅広充填導体４０′，５０′を形成する。
そして、積層工程Ｓ１の第１過程Ｐ１と第２過程Ｐ２とを繰り返し、絶縁層２０（２５）の辺部２０ｄ（２５ｄ）と対応する絶縁層２１〜２４の辺部２１ｄ〜２４ｄの両隅部に、Ｌ字状の切り欠き部２１ａ′（２２ａ′〜２４ａ′），２１ｂ′（２２ｂ′〜２４ｂ′）を形成し、幅狭充填導体４１′，５１′をこれらの切り欠き部２１ａ′（２２ａ′〜２４ａ′），２１ｂ′（２２ｂ′〜２４ｂ′）に形成する。
さらに、導体パターン３１〜３４においては、絶縁層２１〜２４の幅狭充填導体４１′，５１′と対応する位置に、幅狭充填導体４１′，５１′と同形の外部電極パターン４２′，５２′を形成し、導体パターン３１の外端部３１ａを外部電極パターン４２′に連続させ、導体パターン３４の外端部３４ｂを外部電極パターン５２′に連続させる。

図１４は、幅広充填導体４０′（５０′）と幅狭充填導体４１′（５１′）と外部電極パターン４２′（５２′）との関係を示す平面図である。
上記のように形成された幅広充填導体４０′（５０′），幅狭充填導体４１′（５１′）及び外部電極パターン４２′（５２′）は、共にＬ字状を成し、同形である。
しかし、図１４の（ａ）〜（ｃ）に示すように、幅広充填導体４０′（５０′）の幅Ｗ１が最も広く、幅狭充填導体４１′（５１′）の幅Ｗ２が最も狭く設定され、外部電極パターン４２′（５２′）の幅Ｗ３がその中間の大きさに設定されている。
このため、図１３に示すように、これらの導体４０′〜４２′（５０′〜５２′）が積層されて形成された外部電極４′（５′）は、凹凸をその内側面に有することとなる。

図１５は、第２実施例の積層工程Ｓ１で形成される積層体Ｂ′の平面図であり、図１６は、積層体Ｂ′内に形成される外部電極４′，５′の連結部４５′を示す斜視図である。
図１５に示すように、この実施例の積層工程Ｓ１で形成される積層体Ｂ′は、外部電極４′，５′の連結部４５′を有しており、分割工程Ｓ２では、この連結部４５′を通る境界線Ｌ１と境界線Ｌ２に沿って積層体Ｂ′をカットすることとなる。このとき、図１６に示すように、境界線Ｌ１に沿ってカットする際に生じる剪断力に対しては、外部電極４′，５′の辺部４ａ′，５ａ′の凹凸が対抗するだけでなく、辺部４ｂ′，５ｂ′の凹凸も対抗する。また、境界線Ｌ２に沿ってカットする際に生じる剪断力に対しては、外部電極４′，５′の辺部４ｂ′，５ｂ′の凹凸が対抗すると共に、辺部４ａ′，５ａ′の凹凸も対抗する。すなわち、各剪断力に対して、２方向から抗するため、外部電極４′，５′が絶縁体２から脱落することはない。
上記第１実施例のインダクタ１においても、図１０（ｂ）に示したように、外部電極４，５の脱落の防止が図られているが、外部電極４，５の境界線Ｌ１に加わる外力に対してのみ脱落防止が図られており、境界線Ｌ１と垂直な境界線Ｌ２に加わる外力に対しては、脱落防止が図られていない。しかし、この実施例では、上記したように、境界線Ｌ１，Ｌ２の２方向の外力に対してそれぞれ２方向から抗することで、外部電極４′，５′の脱落防止を図っている。かかる点から、分割工程時における外部電極の脱落を考慮した歩留まりは、上記第１実施例のインダクタ１で９０％、この実施例のインダクタ１′で９５パーセントであると想定することができる。
なお、分割されたチップは、焼成工程Ｓ３を経てメッキ工程Ｓ４に至り、メッキ工程Ｓ４において、メッキが外部電極４′，５′の表面に施され、インダクタ１′が完成する。

以上のように、この実施例のインダクタ１′の製造方法によれば、外部電極４′，５′をＬ字状に形成して、外部電極の占有容積を小さくしたので、コイル体３をさらに大きくして、十分なインダクタンス値を得ることができる。
例えば、規定サイズ０６０３のインダクタを、上記第１実施例の方法で製造すると、上記したように、そのチップの大きさが長さ０．５８ｍｍ、縦及び横０．２８ｍｍであり、コイル体を納めることができる有効体積が０．０４３９ｍｍ^３となる。この結果、最大取得インダクタンス値が３３ｎＨになると想定される。これに対して、この実施例の方法で製造すると、そのチップの大きさが長さ０．５９ｍｍ、縦及び横０．２９ｍｍに拡大され、コイル体を納めることができる有効体積が０．０４９６ｍｍ^３となり、１３％アップする。このため、最大取得インダクタンス値も３６ｎＨに上昇すると想定される。

図１７は、インダクタ１′の実装状態を示す斜視図である。
上記第１実施例の方法で製造したインダクタ１では、図３に示したように、コイル体３の両極Ｎ，Ｓを上下に向けて実装する。しかし、このように実装すると、Ｎ極側の環境とＳ極側の環境が異なるため、インダクタ１の入力側と出力側との向きを変える都度に、磁気的結合が異なる。したがって、上記第１実施例のインダクタ１では方向性を持つこととなる。
しかしながら、この実施例の方法で製造したインダクタ１′では、図１７に示すように、インダクタ１′を横倒しにして、ランド８，８に半田付けすることで、Ｎ極側とＳ極側の両極側を共に空気環境下に置くことができる。このため、インダクタ１′の入力側と出力側との向きを変えても、磁気的結合が代わることはなく、インダクタ１′の方向性を無視することができる。
また、第１実施例の方法で製造したインダクタ１では、図３に示したように、上下面と側面との外観に差を設けて、２方向からの転倒認識性を図っている。これに対して、この実施例のインダクタ１′では、図１３に示したように、上面と下面と側面との外観に差を設けて、３方向からの転倒認識性を図っているので、インダクタ１′に対する転倒認識性がさらに高くなっている。
また、この実施例では、外部電極４′，５′をＬ字状に形成するので、二点鎖線で示すように、十分なフィレット９，９を外部電極４′，５′の起立面に付着させることができる。そして、製造時に、外部電極４′，５′を長くしたり、又は短くしたりしておくことで、所望のフィレット付着量を得ることができる。
その他の構成、作用及び効果は、上記第１実施例と同様であるので、その記載は省略する。

次に、この発明の第３実施例について説明する。
図１８は、この発明の第３実施例に係る方法で製造されるインダクタの分解斜視図であり、図１９は、コイル体を透過して示すインダクタの斜視図であり、図２０は、インダクタの実装状態を示す斜視図である。
この実施例は、図１９に示すように、積層方向から見て長尺状を成す外部電極４′′，５′′を両隅部に有したインダクタ１′′を製造する方法である。
すなわち、図１８に示すように、絶縁層２０（２５）の１つ辺部２０ｄ（２５ｄ）の両隅部に、辺部２０ｄ（２５ｄ）の１／２よりも短い長尺状の幅広充填導体４０′′，５０′′を形成し、絶縁層２１〜２４の辺部２１ｄ〜２４ｄの両隅部に、同長の幅狭充填導体４１′′，５１′′をそれぞれ形成する。そして、導体パターン３１〜３４においては、幅狭充填導体４１′′，５１′′と同長の外部電極パターン４２′′，５２′′をそれぞれ形成し、導体パターン３１の外端部３１ａを外部電極パターン４２′′に連続させ、導体パターン３４の外端部３４ｂを外部電極パターン５２′′に連続させる。
この実施例においても、幅広充填導体４０′′（５０′′）の幅が最も広く、幅狭充填導体４１′′（５１′′）の幅が最も狭く設定され、外部電極パターン４２′′（５２′′）の幅がその中間の大きさに設定されている。
このようにして、図１９に示すように、外部電極４′′（５′′）の内側面に、凹凸を形成する。

以上のように、この実施例のインダクタ１′′の製造方法によれば、外部電極４′′，５′′を第２実施例のＬ字状の外部電極４′，５′よりも短く設定して、外部電極の占有容積をさらに小さくしたので、さらに大きなインダクタンス値を有したコイル体３を得ることができる。

また、図２０に示すように、この実施例の方法で製造したインダクタ１′′においても、インダクタ１′′を横倒しにして、ランド８，８に半田付けすることで、Ｎ極側とＳ極側の両極側を共に空気環境下に置くことができる。
その他の構成、作用及び効果は、上記第２実施例と同様であるので、その記載は省略する。

なお、この発明は、上記実施例に限定されるものではなく、発明の要旨の範囲内において種々の変形や変更が可能である。
例えば、上記実施例では、外部電極４，５（４′，５′、４′′，５′′）の内側面に凹凸を有したインダクタの製造方法について例示したが、内側面が平坦な外部電極を有したインダクタの製造方法をこの発明の範囲から除外する意ではない。

Claims (11)

1. 絶縁層に内包されたコイル体と当該コイル体の両端に接続され絶縁層から露出した１対の外部電極とを含むチップを複数有した積層体を形成するための積層工程と、
   上記積層工程で形成した積層体を各チップに分割するための分割工程と、
   上記分割工程で形成した各チップを焼成するための焼成工程と
   を具備するインダクタの製造方法であって、
   上記積層工程は、
   導体ペーストを用い、印刷法又はフォトリソグラフィ法によって、上記コイル体用の導体パターンを絶縁層上に形成すると共に上記外部電極用の外部電極パターンを当該絶縁層の辺部上に形成する第１過程と、
   絶縁ペーストを用い、印刷法又はフォトリソグラフィ法によって、上記導体パターンを覗くビアホール及び上記外部電極パターンと連続する切り欠き部を有した絶縁層を当該導体パターンと外部電極パターンとの上に形成する第２過程とを有し、
   これら第１及び第２過程を繰り返すことで、上記導体パターン及びビアホールで構成された上記コイル体と、上記外部電極パターン及び切り欠き部に充填された導体で構成された１対の上記外部電極とを含む上記複数のチップを形成する、
   ことを特徴とするインダクタの製造方法。
2. 請求項１に記載のインダクタの製造方法において、
   上記積層工程の第１過程は、感光性導体ペーストを絶縁層上に塗布し、フォトリソグラフィ法により露光及び現像することで、上記導体パターンと外部電極パターンとを形成し、
   上記積層工程の第２過程は、感光性絶縁ペーストを上記導体パターンと外部電極パターンの上に塗布し、フォトリソグラフィ法により露光及び現像することで、上記ビアホール及び切り欠き部を有した絶縁層を形成する、
   ことを特徴とするインダクタの製造方法。
3. 請求項１又は請求項２に記載のインダクタの製造方法において、
   上記積層工程は、上記コイル体の両磁極の向きを、積層方向と同一方向に設定した、
   ことを特徴とするインダクタの製造方法。
4. 請求項１ないし請求項３のいずれかに記載のインダクタの製造方法において、
   上記積層工程の第１過程は、絶縁層の辺部と同長である長尺状の上記外部電極パターンを、絶縁層の対向する両辺部上にそれぞれ形成し、
   上記積層工程の第２過程は、上記外部電極パターンと同長である長尺状の切り欠き部を、上記両辺部に形成する、
   ことを特徴とするインダクタの製造方法。
5. 請求項４に記載のインダクタの製造方法において、
   上記積層工程の第２過程は、上記外部電極パターンの幅よりも狭い幅の上記切り欠き部を形成する、
   ことを特徴とするインダクタの製造方法。
6. 請求項１ないし請求項３のいずれかに記載のインダクタの製造方法において、
   上記積層工程の第１過程は、絶縁層の１の辺部の両隅部上に、当該辺部の１／２よりも短い長尺状の上記外部電極パターンをそれぞれ形成し、
   上記積層工程の第２過程は、上記外部電極パターンとほぼ同長である長尺状の切り欠き部を、上記１の辺部の上記両隅部にそれぞれ形成する、
   ことを特徴とするインダクタの製造方法。
7. 請求項６に記載のインダクタの製造方法において、
   上記積層工程の第２過程は、上記外部電極パターンの幅よりも狭い上記切り欠き部を形成する、
   ことを特徴とするインダクタの製造方法。
8. 請求項１ないし請求項３のいずれかに記載のインダクタの製造方法において、
   上記積層工程の第１過程は、絶縁層の１の辺部の両隅部上に、Ｌ字状の上記外部電極パターンをそれぞれ形成し、
   上記積層工程の第２過程は、上記外部電極パターンとほぼ同形の切り欠き部を、上記１の辺部の上記両隅部にそれぞれ形成する、
   ことを特徴とするインダクタの製造方法。
9. 請求項８に記載のインダクタの製造方法において、
   上記積層工程の第２過程は、上記外部電極パターンの幅よりも狭い上記切り欠き部を形成する、
   ことを特徴とするインダクタの製造方法。
10. 請求項１ないし請求項９のいずれかに記載のインダクタの製造方法において、
    熱膨張係数がほぼ等しい上記導体ペーストと絶縁ペーストとを用いる、
    ことを特徴とするインダクタの製造方法。
11. 請求項１ないし請求項１０のいずれかに記載のインダクタの製造方法において、
    上記焼成工程で焼成された各チップの外部電極表面をメッキするためのメッキ工程を設けた、
    ことを特徴とするインダクタの製造方法。

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