JP2008171853A - 電子部品製造方法及び電子部品 - Google Patents
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Abstract
【課題】焼成時のおける内部電極と絶縁層との挙動差を無くして、うねりや空洞がない平坦な内部電極を有した電子部品を製造することができる電子部品製造方法及び電子部品を提供する。
【解決手段】チップ2と外部電極6−1,6−2とを具備する。チップ2は、絶縁層31〜34と内部電極41〜43で成るコイル体4とで構成する。そして、コイル体4の各内部電極41〜43には、スリット5−1〜5−3をそれぞれ形成する。さらに、スリット5−1〜5−3を、チップ2を焼成する前に、内部電極41〜43に形成することにより、焼成時における内部電極41〜43と絶縁層31〜34との挙動差を無くする。
【選択図】図1
【解決手段】チップ2と外部電極6−1,6−2とを具備する。チップ2は、絶縁層31〜34と内部電極41〜43で成るコイル体4とで構成する。そして、コイル体4の各内部電極41〜43には、スリット5−1〜5−3をそれぞれ形成する。さらに、スリット5−1〜5−3を、チップ2を焼成する前に、内部電極41〜43に形成することにより、焼成時における内部電極41〜43と絶縁層31〜34との挙動差を無くする。
【選択図】図1
Description
この発明は、積層型の電子部品を製造するための電子部品製造方法及び電子部品に関し、特に、基板レスのインダクタ等の如く、チップを一度に焼成して製造する電子部品製造方法及び電子部品に関するものである。
近年、インダクタ等の電子部品の薄型化と高密度化の点から、厚い基板を用いずに、フォトリソグラフィ等の微細加工で形成したいわゆる基板レスの積層型電子部品が提案されている(例えば、特許文献1参照)。
この種の電子部品は、次のようにして製造される。
キャリアフィルム等のような剥離可能な基材上に、感光性絶縁ペーストや感光性内部電極パターンを交互に積層しながら、フォトリソグラフィ工法で露光及び現像することにより、積層体を形成する。そして、この積層体をチップに分割した後、基材を各チップから剥離し、基材が剥離された各チップを一度に焼成する。しかる後、チップの両端に外部電極を形成することで、所望特性の電子部品を製造する。
この種の電子部品は、次のようにして製造される。
キャリアフィルム等のような剥離可能な基材上に、感光性絶縁ペーストや感光性内部電極パターンを交互に積層しながら、フォトリソグラフィ工法で露光及び現像することにより、積層体を形成する。そして、この積層体をチップに分割した後、基材を各チップから剥離し、基材が剥離された各チップを一度に焼成する。しかる後、チップの両端に外部電極を形成することで、所望特性の電子部品を製造する。
しかし、上記した従来の電子部品製造方法では、次のような問題がある。
つまり、電子部品のインダクタンス値を小さくし、かつ高いQを得たい場合には、内部電極の幅を広げる手法が用いられる。しかしながら、内部電極の幅を広げると、内部電極と絶縁層との線膨張係数や焼成収縮率が異なるために、内部電極と絶縁層との収縮時に挙動差が生じる。このため、広げる幅の大きさによっては、内部電極が波状にうねったり、内部電極と絶縁層との間に空洞が発生したりするという問題があった。
つまり、電子部品のインダクタンス値を小さくし、かつ高いQを得たい場合には、内部電極の幅を広げる手法が用いられる。しかしながら、内部電極の幅を広げると、内部電極と絶縁層との線膨張係数や焼成収縮率が異なるために、内部電極と絶縁層との収縮時に挙動差が生じる。このため、広げる幅の大きさによっては、内部電極が波状にうねったり、内部電極と絶縁層との間に空洞が発生したりするという問題があった。
この発明は、上述した課題を解決するためになされたもので、焼成時のおける内部電極と絶縁層との挙動差を無くして、うねりや空洞がない平坦な内部電極を有した電子部品を製造することができる電子部品製造方法及び電子部品を提供する。
ことを目的とする。
ことを目的とする。
上記課題を解決するために、請求項1の発明は、絶縁層及び内部電極を剥離可能な基材上に積層して成る未焼成の積層体をフォトリソグラフィ工法で形成する第1工程と、積層体を複数のチップに切断した後、各チップを基材から剥離して、各チップを焼成する第2工程と、外部電極を焼成された各チップの両端に形成する第3工程とを備える電子部品製造方法であって、第1工程において、内部電極は少なくとも一部がライン形状を有し、ライン形状の部分において、ライン方向に沿った1以上のスリットを、ライン幅内に1列以上形成する構成とした。
かかる構成により、第1工程を実行することで、未焼成の積層体がフォトリソグラフィ工法によって微細且つ高精度に形成され、第2工程を実行することで、積層体が複数のチップに切断された後、チップが基材から剥離されて、焼成される。このとき、内部電極と絶縁層との線膨張係数や焼成収縮率の違いから、内部電極と絶縁層との収縮時に挙動差が生じる。したがって、内部電極の幅が広いと、その挙動差も大きくなり、内部電極が波状にうねったり、内部電極と絶縁層との間に空洞が生じるおそれがる。しかし、この発明では、第1工程において、内部電極の長さ方向に沿った1以上のスリットを、内部電極内に1列以上形成している。このとき、スリットで分けられた小幅の内部電極部分と絶縁層の間の挙動差は、極めて小さくなるため、これらの内部電極部分にうねりが生じたり、内部電極部分と絶縁層の間に空洞が生じたりすることがなくなる。
かかる構成により、第1工程を実行することで、未焼成の積層体がフォトリソグラフィ工法によって微細且つ高精度に形成され、第2工程を実行することで、積層体が複数のチップに切断された後、チップが基材から剥離されて、焼成される。このとき、内部電極と絶縁層との線膨張係数や焼成収縮率の違いから、内部電極と絶縁層との収縮時に挙動差が生じる。したがって、内部電極の幅が広いと、その挙動差も大きくなり、内部電極が波状にうねったり、内部電極と絶縁層との間に空洞が生じるおそれがる。しかし、この発明では、第1工程において、内部電極の長さ方向に沿った1以上のスリットを、内部電極内に1列以上形成している。このとき、スリットで分けられた小幅の内部電極部分と絶縁層の間の挙動差は、極めて小さくなるため、これらの内部電極部分にうねりが生じたり、内部電極部分と絶縁層の間に空洞が生じたりすることがなくなる。
請求項2の発明は、請求項1に記載の電子部品製造方法において、各列のスリットは、内部電極の一方端から他方端に至る1本の切り込みである構成とした。
かかる構成により、内部電極のほぼ全体に亘って、うねりや空洞の発生を防止することができる。
かかる構成により、内部電極のほぼ全体に亘って、うねりや空洞の発生を防止することができる。
請求項3の発明は、請求項1に記載の電子部品製造方法において、各列のスリットは、離散的に内部電極の一方端から他方端に至る複数の切り込みである構成とした。
かかる構成により、スリットを内部電極のうねり等が生じやすい部分に設けて、かかる部分のうねりや空洞の発生を防止することができる。
かかる構成により、スリットを内部電極のうねり等が生じやすい部分に設けて、かかる部分のうねりや空洞の発生を防止することができる。
請求項4の発明は、請求項1ないし請求項3のいずれかに記載の電子部品製造方法において、内部電極の折り曲げ部に、孔又はスリットを形成した構成とする。
かかる構成により、剥離が生じやすい折り曲げ部の剥離防止を図ることができる。
かかる構成により、剥離が生じやすい折り曲げ部の剥離防止を図ることができる。
請求項5の発明は、絶縁層及び内部電極が積層されたチップと、チップの両端に設けられた外部電極とを備える電子部品であって、内部電極は、内部電極の長さ方向に沿った1以上のスリットを、1列以上有する構成とした。
請求項6の発明は、請求項5に記載の電子部品において、各列のスリットは、内部電極の一方端から他方端に至る1本の切り込みである構成とした。
請求項7の発明は、請求項5に記載の電子部品において、各列のスリットは、離散的に内部電極の一方端から他方端に至る複数の切り込みである構成とした。
請求項8の発明は、請求項5ないし請求項7のいずれかに記載の電子部品において、内部電極は、その折り曲げ部に、孔又はスリットを有する構成とした。
以上詳しく説明したように、この発明によれば、焼成時における内部電極と絶縁層の挙動差を緩和し、内部電極のうねりや内部電極と絶縁層間の空洞の発生を防止して、平坦な内部電極を有した電子部品を提供することができるという優れた効果がある。そして、フォトリソグラフィ工法を用いることによって、スリットを微細且つ高精度で形成することができるので、内部電極のうねりや内部電極及び絶縁層間の空洞がない、高特性の電子部品を提供することができるという効果がある。
以下、この発明の最良の形態について図面を参照して説明する。
図1は、この発明の第1実施例に係る電子部品であるインダクタの分解斜視図であり、図2は、インダクタを透視して示す斜視図であり、図3は、図2の矢視A−A断面図である。
図1に示すように、この実施例の電子部品は、所謂基板レスの積層型インダクタ1であり、チップ2と一対の外部電極6−1,6−2とを具備している。
図1に示すように、この実施例の電子部品は、所謂基板レスの積層型インダクタ1であり、チップ2と一対の外部電極6−1,6−2とを具備している。
チップ2は、絶縁層31〜34を積層し、その内部にコイル体4を内包した構造を成す。
チップ2を構成する絶縁層31〜34は、ガラスを主成分とする素材で構成されている。
コイル体4は、銀を主成分とする内部電極41〜43で構成されている。具体的には、内部電極41が絶縁層31上にパターン形成され、内部電極42が絶縁層32上にパターン形成され、内部電極43が絶縁層33上にパターン形成されている。そして、内部電極41の内端部41aと内部電極42の内端部42aとがビアホール44で接続され、内部電極42の他方の内端部42bと内部電極43の内端部43aとがビアホール45で接続されて、約2.5ターンのコイル体4がチップ2の内部に形成されている。
チップ2を構成する絶縁層31〜34は、ガラスを主成分とする素材で構成されている。
コイル体4は、銀を主成分とする内部電極41〜43で構成されている。具体的には、内部電極41が絶縁層31上にパターン形成され、内部電極42が絶縁層32上にパターン形成され、内部電極43が絶縁層33上にパターン形成されている。そして、内部電極41の内端部41aと内部電極42の内端部42aとがビアホール44で接続され、内部電極42の他方の内端部42bと内部電極43の内端部43aとがビアホール45で接続されて、約2.5ターンのコイル体4がチップ2の内部に形成されている。
また、内部電極41〜43は、スリット5−1〜5−3をそれぞれ有する。
図4は、スリット5−1〜5−3の形態を示す平面図である。
すなわち、内部電極41には、図4の(a)に示すように、内部電極41の長さ方向に沿ったスリット5−1が1列だけ形成されている。具体的には、スリット5−1は、内部電極41の略中央部において、一方端である内端部41aから他方端である外端部41bに至る1本の切り込みで形成されている。
同様に、図4の(b)及び(c)に示すように、内部電極42,43にも、内部電極42,43の長さ方向に沿ったスリット5−2,5−3がそれぞれの電極において1列だけ形成されている。具体的には、スリット5−2は、内部電極42の略中央部において、一方端である内端部42aから他方端である内端部42bに至る1本の切り込みで形成され、スリット5−3は、内部電極43の略中央部において、一方端である内端部43aから他方端である内端部43bに至る1本の切り込みで形成されている。
図4は、スリット5−1〜5−3の形態を示す平面図である。
すなわち、内部電極41には、図4の(a)に示すように、内部電極41の長さ方向に沿ったスリット5−1が1列だけ形成されている。具体的には、スリット5−1は、内部電極41の略中央部において、一方端である内端部41aから他方端である外端部41bに至る1本の切り込みで形成されている。
同様に、図4の(b)及び(c)に示すように、内部電極42,43にも、内部電極42,43の長さ方向に沿ったスリット5−2,5−3がそれぞれの電極において1列だけ形成されている。具体的には、スリット5−2は、内部電極42の略中央部において、一方端である内端部42aから他方端である内端部42bに至る1本の切り込みで形成され、スリット5−3は、内部電極43の略中央部において、一方端である内端部43aから他方端である内端部43bに至る1本の切り込みで形成されている。
上記のように、スリット5−1〜5−3を有するコイル体4を内包したチップ2には、図2及び図3に示すように、外部電極6−1,6−2が形成されている。具体的には、外部電極6−1,6−2は、銀,ニッケル,銅,錫等を素材としており、外部電極6−1が、チップ2の左端面から露出した内部電極41の外端部41bに接続され、外部電極6−2が、チップ2の右端面から露出した内部電極43の外端部43bに接続されている。
次に、上記インダクタ1の製造方法を説明する。
この製造方法は、第1工程〜第3工程の3つの工程から成る。
なお、この製造方法は、請求項1及び請求項2の発明に係る製造方法を具体的に実現するものである。
図5は、第1工程を示す断面図であり、図6は、第2工程を示す断面図である。図5及び図6では、理解を容易にするため、1つのウエハに3つのチップ部分を形成する場合を表示した。
この製造方法は、第1工程〜第3工程の3つの工程から成る。
なお、この製造方法は、請求項1及び請求項2の発明に係る製造方法を具体的に実現するものである。
図5は、第1工程を示す断面図であり、図6は、第2工程を示す断面図である。図5及び図6では、理解を容易にするため、1つのウエハに3つのチップ部分を形成する場合を表示した。
第1工程は、フォトリソグラフィ工法により、3つのチップを載せたウエハを形成する工程である。
具体的には、図5の(a)に示すように、まず、ペースト状の絶縁層31を剥離可能なフィルム状の基材10上に塗布して、紫外線により全面露光する。そして、図5の(b)に示すように、ペースト状の内部電極41をこの絶縁層31上に塗布し、露光及び現像することで、内部電極41をパターン形成する。そして、図5の(c)に示すように、絶縁層32を内部電極41上に塗布し、露光及び現像によって、ビアホール44を絶縁層32に形成する。そして、内部電極42をこの絶縁層32上に形成することで、内部電極41,42間の電気的接続を図った。しかる後、図5の(d)に示すように、絶縁層33を内部電極42上に塗布し、露光及び現像によって、ビアホール45を絶縁層33に形成した後、内部電極43をこの絶縁層33上に形成することで、内部電極42,43間の電気的接続を図った。これにより、内部電極41〜43がビアホール44,45で電気的に接続され、これらの電極によって、コイル体4が形成される。最後に、絶縁層34を内部電極43上に積層して、全面露光することにより、3つのチップ部分が載った未焼成の積層体としてのウエハ100を形成する。
具体的には、図5の(a)に示すように、まず、ペースト状の絶縁層31を剥離可能なフィルム状の基材10上に塗布して、紫外線により全面露光する。そして、図5の(b)に示すように、ペースト状の内部電極41をこの絶縁層31上に塗布し、露光及び現像することで、内部電極41をパターン形成する。そして、図5の(c)に示すように、絶縁層32を内部電極41上に塗布し、露光及び現像によって、ビアホール44を絶縁層32に形成する。そして、内部電極42をこの絶縁層32上に形成することで、内部電極41,42間の電気的接続を図った。しかる後、図5の(d)に示すように、絶縁層33を内部電極42上に塗布し、露光及び現像によって、ビアホール45を絶縁層33に形成した後、内部電極43をこの絶縁層33上に形成することで、内部電極42,43間の電気的接続を図った。これにより、内部電極41〜43がビアホール44,45で電気的に接続され、これらの電極によって、コイル体4が形成される。最後に、絶縁層34を内部電極43上に積層して、全面露光することにより、3つのチップ部分が載った未焼成の積層体としてのウエハ100を形成する。
ところで、第2工程で、未焼成のチップ2′を焼成すると、内部電極41〜43と絶縁層31〜34との線膨張係数や焼成収縮率が異なるために、内部電極41〜43と絶縁層31〜34との収縮時に挙動差が生じる。このため、内部電極41〜43の幅の広さによっては、内部電極41〜43にうねりが生じたり、内部電極41〜43と絶縁層31〜34との間に空洞が生じるおそれがある。
そこで、かかる第1工程において、図1及び図4に示したスリット5−1〜5−3を内部電極41〜43に形成する。
そこで、かかる第1工程において、図1及び図4に示したスリット5−1〜5−3を内部電極41〜43に形成する。
図7は、スリットの形成方法を示す部分拡大平面図である。
図7の(a)に示すように、第1工程においては、内部電極41(42,43)の長さ方向に沿った切り込み状のスリット5−1(5−2,5−3)を、内部電極41(42,43)に1列だけ形成する。このスリット5−1(5−2,5−3)を、図4の(a)〜(c)に示したように、内部電極41(42,43)の略中央部において、一方端である内端部41a(42a,43a)から他方端である外端部41b(42b,43b)に至るように、フォトリソグラフィによる微細加工によって形成する。
スリット5−1(5−2,5−3)の内部電極41(42,43)内の形成位置については、次にように設定する。
つまり、内部電極41(42,43)の幅Wが狭い場合には、スリットを設けなくとも、焼成した際に、内部電極41(42,43)が部分的にも剥離することはなく、うねりや空洞も生じない。しかし、内部電極41(42,43)の幅Wを所定値より広くすると、内部電極41(42,43)に剥離が生じ、うねりや空洞が発生するという現象が起きる。したがって、この第1工程では、まず、焼成した際に部分的にも剥離が生じないであろうスリット無し内部電極41(42,43)の幅Wのうち、最大の幅値D0を基準値とする。そして、スリット有り内部電極41(42,43)において、スリット5−1(5−2,5−3)を境界とする内部電極部分41A,41B(42A,42B、43A,43B)の幅D1,D2が、この基準値D0以下になるように、スリット5−1(5−2,5−3)の形成位置を設定した。したがって、スリット5−1(5−2,5−3)は、図7の(a)に示すように、内部電極41(42,43)の一方の側縁41c(42c,43c)からD1(≦D0)の距離で、他方の側縁41d(42c,42d)からD2(≦D0)の距離に位置する。
なお、この実施例では、内部電極41(42,43)の幅Wを基準値D0の2倍よりもやや狭く設定したので、スリット5−1(5−2,5−3)を基準値D0よりも共に狭い距離D1,D2の位置に形成することができた。しかし、内部電極41(42,43)の幅Wが基準値D0の2倍よりも広い場合には、内部電極部分41A(42A、43A)の幅D1を基準値D0以下に設定しても、内部電極部分41B(42B、43B)の幅D2が基準値D0を超えてしまう事態が生じる。したがって、かかる場合には、図7の(b)に示すように、2本(2列)のスリット5−1(5−2,5−3)を内部電極41(42,43)に設け、内部電極部分41A,41B,41C(42A,42B,42C、43A,43B,43C)の幅D1,D2,D3を全て基準値D0以下に設定する必要がある。
図7の(a)に示すように、第1工程においては、内部電極41(42,43)の長さ方向に沿った切り込み状のスリット5−1(5−2,5−3)を、内部電極41(42,43)に1列だけ形成する。このスリット5−1(5−2,5−3)を、図4の(a)〜(c)に示したように、内部電極41(42,43)の略中央部において、一方端である内端部41a(42a,43a)から他方端である外端部41b(42b,43b)に至るように、フォトリソグラフィによる微細加工によって形成する。
スリット5−1(5−2,5−3)の内部電極41(42,43)内の形成位置については、次にように設定する。
つまり、内部電極41(42,43)の幅Wが狭い場合には、スリットを設けなくとも、焼成した際に、内部電極41(42,43)が部分的にも剥離することはなく、うねりや空洞も生じない。しかし、内部電極41(42,43)の幅Wを所定値より広くすると、内部電極41(42,43)に剥離が生じ、うねりや空洞が発生するという現象が起きる。したがって、この第1工程では、まず、焼成した際に部分的にも剥離が生じないであろうスリット無し内部電極41(42,43)の幅Wのうち、最大の幅値D0を基準値とする。そして、スリット有り内部電極41(42,43)において、スリット5−1(5−2,5−3)を境界とする内部電極部分41A,41B(42A,42B、43A,43B)の幅D1,D2が、この基準値D0以下になるように、スリット5−1(5−2,5−3)の形成位置を設定した。したがって、スリット5−1(5−2,5−3)は、図7の(a)に示すように、内部電極41(42,43)の一方の側縁41c(42c,43c)からD1(≦D0)の距離で、他方の側縁41d(42c,42d)からD2(≦D0)の距離に位置する。
なお、この実施例では、内部電極41(42,43)の幅Wを基準値D0の2倍よりもやや狭く設定したので、スリット5−1(5−2,5−3)を基準値D0よりも共に狭い距離D1,D2の位置に形成することができた。しかし、内部電極41(42,43)の幅Wが基準値D0の2倍よりも広い場合には、内部電極部分41A(42A、43A)の幅D1を基準値D0以下に設定しても、内部電極部分41B(42B、43B)の幅D2が基準値D0を超えてしまう事態が生じる。したがって、かかる場合には、図7の(b)に示すように、2本(2列)のスリット5−1(5−2,5−3)を内部電極41(42,43)に設け、内部電極部分41A,41B,41C(42A,42B,42C、43A,43B,43C)の幅D1,D2,D3を全て基準値D0以下に設定する必要がある。
第2工程は、ウエハを切断して得たチップを焼成する工程である。
具体的には、図6の(a)に示すように、ウエハ100上の隣り合う外端部41bと外端部43bとの境界をカッタ110を用いて、所謂ギロチンカットする。
ところで、次の焼成処理においては、銀を主成分とする内部電極41〜43が70%に収縮し、ガラスを主成分とする絶縁層31〜34が80%に収縮する。したがって、かかる収縮を考慮した大きさチップ2′に分割しておく必要がある。
そして、図6の(b)に示すように、分割されたチップ2′から基材10を剥離することで、3つの未焼成チップ2′を1つのウエハ100から得、しかる後、図6の(c)に示すように、各チップ2′を焼成する。
かかる焼成時においては、内部電極41〜43の幅が広いと、内部電極41〜43と絶縁層31〜34との収縮時に挙動差が生じ、内部電極41〜43にうねりが生じたり、内部電極41〜43と絶縁層31〜34との間に空洞が生じるおそれがあるが、この実施例では、図7の(a)に示したように、スリット5−1(5−2,5−3)を境界とする内部電極部分41A,41B(42A,42B、43A,43B)の幅D1,D2を、剥離しない内部電極幅の最大値D0以下に設定したので、内部電極部分41A,41B(42A,42B、43A,43B)は、焼成によっても、うねらず、また、絶縁層31(32,33)との間に空洞を生じさせることもない。この結果、内部電極部分41A,41B(42A,42B、43A,43B)の総計である内部電極41(42,43)にうねりや空洞が発生することはない。
さらに、スリット5−1(5−2,5−3)が内部電極41(42,43)のほぼ全体に亘って、形成されているので、内部電極41(42,43)には、うねりや空洞が部分的にも発生することはない。
具体的には、図6の(a)に示すように、ウエハ100上の隣り合う外端部41bと外端部43bとの境界をカッタ110を用いて、所謂ギロチンカットする。
ところで、次の焼成処理においては、銀を主成分とする内部電極41〜43が70%に収縮し、ガラスを主成分とする絶縁層31〜34が80%に収縮する。したがって、かかる収縮を考慮した大きさチップ2′に分割しておく必要がある。
そして、図6の(b)に示すように、分割されたチップ2′から基材10を剥離することで、3つの未焼成チップ2′を1つのウエハ100から得、しかる後、図6の(c)に示すように、各チップ2′を焼成する。
かかる焼成時においては、内部電極41〜43の幅が広いと、内部電極41〜43と絶縁層31〜34との収縮時に挙動差が生じ、内部電極41〜43にうねりが生じたり、内部電極41〜43と絶縁層31〜34との間に空洞が生じるおそれがあるが、この実施例では、図7の(a)に示したように、スリット5−1(5−2,5−3)を境界とする内部電極部分41A,41B(42A,42B、43A,43B)の幅D1,D2を、剥離しない内部電極幅の最大値D0以下に設定したので、内部電極部分41A,41B(42A,42B、43A,43B)は、焼成によっても、うねらず、また、絶縁層31(32,33)との間に空洞を生じさせることもない。この結果、内部電極部分41A,41B(42A,42B、43A,43B)の総計である内部電極41(42,43)にうねりや空洞が発生することはない。
さらに、スリット5−1(5−2,5−3)が内部電極41(42,43)のほぼ全体に亘って、形成されているので、内部電極41(42,43)には、うねりや空洞が部分的にも発生することはない。
第3工程は、インダクタ1を完成させるまでの工程である。
この第3工程では、第2工程で焼成されたチップ2を図示しないバレルを用いて研磨し、チップ2のエッジの丸めやバリ取りを行うと共に、内部電極41,43の外端部41b,43bをチップ2から露出させる。
そして、このチップ2の両端部を銀ペーストにディップして焼き付けた後、この銀層の上から、ニッケル,銅,錫等をメッキすることで、図3に示したように、外部電極6−1,6−2をチップ2の両端部に形成し、インダクタ1の製造を完了する。
この第3工程では、第2工程で焼成されたチップ2を図示しないバレルを用いて研磨し、チップ2のエッジの丸めやバリ取りを行うと共に、内部電極41,43の外端部41b,43bをチップ2から露出させる。
そして、このチップ2の両端部を銀ペーストにディップして焼き付けた後、この銀層の上から、ニッケル,銅,錫等をメッキすることで、図3に示したように、外部電極6−1,6−2をチップ2の両端部に形成し、インダクタ1の製造を完了する。
次に、発明者等は、この実施例の効果を確認すべく、次のような実験を行った。
図8は、実験結果を示す表図である。
まず、0603(縦0.6mm、横0.3mm、高さ0.3mm)のチップ2′を30個用意した。そして、これらのチップ2′の内部電極41(42,43)の焼成前の電極幅Wを30μmに設定し、内部電極41(42,43)にスリット5−1(5−2,5−3)を設けずに、これら30個のチップ2′を焼成した。そして、焼成後に電極うねりや空洞が生じたチップ2の個数を調べたところ、図8の実験1に示すように、うねりや空洞が生じたチップ2は存在しなかった。図8の実験2に示すように、各内部電極41(42,43)の焼成前の電極幅Wを38μmに設定した場合においても、同様であった。
しかし、図8の実験3〜5に示すように、内部電極41(42,43)の電極幅Wを46μm以上に設定して焼成すると、電極幅Wが広くなるほど、多くのうねりや空洞が発生することが確認された。
したがって、焼成時にうねりや空洞が発生しない内部電極41(42,43)の電極幅Wは、46μm未満であり、うねり等を生じさせない最大電極幅D0は、38μm以上46μm未満内に存在すると考えられる。そして、スリットを境界とする内部電極41(42,43)の内部電極部分41A,41B(42A,42B、43A,43B)の幅D1,D2(図7の(a)参照)が当該最大電極幅即ち基準値D0以下になるような位置に、スリット5−1(5−2,5−3)を形成することで、内部電極41(42,43)全体におけるうねりや空洞の発生を防止することができると考えられる。
そこで、内部電極41(42,43)の電極幅Wがそれぞれ30μm,38μm,46μm,54μm,62μmの各チップ2′について、スリット位置がD1≦D0,D2≦D0を満たすように、スリット幅10μmのスリット5−1(5−2,5−3)を内部電極41(42,43)の中央に形成して、焼成したところ、 図8の実験6〜10に示すように、うねりや空洞の発生は皆無であった。
図8は、実験結果を示す表図である。
まず、0603(縦0.6mm、横0.3mm、高さ0.3mm)のチップ2′を30個用意した。そして、これらのチップ2′の内部電極41(42,43)の焼成前の電極幅Wを30μmに設定し、内部電極41(42,43)にスリット5−1(5−2,5−3)を設けずに、これら30個のチップ2′を焼成した。そして、焼成後に電極うねりや空洞が生じたチップ2の個数を調べたところ、図8の実験1に示すように、うねりや空洞が生じたチップ2は存在しなかった。図8の実験2に示すように、各内部電極41(42,43)の焼成前の電極幅Wを38μmに設定した場合においても、同様であった。
しかし、図8の実験3〜5に示すように、内部電極41(42,43)の電極幅Wを46μm以上に設定して焼成すると、電極幅Wが広くなるほど、多くのうねりや空洞が発生することが確認された。
したがって、焼成時にうねりや空洞が発生しない内部電極41(42,43)の電極幅Wは、46μm未満であり、うねり等を生じさせない最大電極幅D0は、38μm以上46μm未満内に存在すると考えられる。そして、スリットを境界とする内部電極41(42,43)の内部電極部分41A,41B(42A,42B、43A,43B)の幅D1,D2(図7の(a)参照)が当該最大電極幅即ち基準値D0以下になるような位置に、スリット5−1(5−2,5−3)を形成することで、内部電極41(42,43)全体におけるうねりや空洞の発生を防止することができると考えられる。
そこで、内部電極41(42,43)の電極幅Wがそれぞれ30μm,38μm,46μm,54μm,62μmの各チップ2′について、スリット位置がD1≦D0,D2≦D0を満たすように、スリット幅10μmのスリット5−1(5−2,5−3)を内部電極41(42,43)の中央に形成して、焼成したところ、 図8の実験6〜10に示すように、うねりや空洞の発生は皆無であった。
次に、この発明の第2実施例について説明する。
図9は、この発明の第2実施例に係るインダクタの要部を示す平面図である。
この実施例は、各列のスリットを離散的な複数の切り込みで形成した点が、上記第1実施例と異なる。
すなわち、第1工程時において、内部電極41には、図9の(a)に示すように、内部電極41の長さ方向に沿った複数の切り込み51a〜51iでなるスリット5−1を1列だけ形成する。具体的には、スリット5−1を、内部電極41の略中央部において、一方端である内端部41aから他方端である外端部41bの間に離散的に配した複数の切り込み51a〜51iで形成する。
同様に、図9の(b)(及び図9の(c))に示すように、内部電極42(43)にも、内部電極42(43)の長さ方向に沿った複数の切り込み52a〜52f(53a〜53h)でなるスリット5−2(5−3)を1列だけ形成する。
かかる構成により、スリット5−1(5−2,5−3)の切り込み51a〜51i(52a〜52f,53a〜53h)を内部電極41(42,43)のうねり等が生じやすい部分にのみ設けることで、焼成時に、かかる部分のうねりや空洞の発生を防止することができると共に、内部電極41(42,43)の抵抗値の増大を避けることができる。
その他の構成、作用及び効果は、上記第1実施例と同様であるので、その記載は省略する。
図9は、この発明の第2実施例に係るインダクタの要部を示す平面図である。
この実施例は、各列のスリットを離散的な複数の切り込みで形成した点が、上記第1実施例と異なる。
すなわち、第1工程時において、内部電極41には、図9の(a)に示すように、内部電極41の長さ方向に沿った複数の切り込み51a〜51iでなるスリット5−1を1列だけ形成する。具体的には、スリット5−1を、内部電極41の略中央部において、一方端である内端部41aから他方端である外端部41bの間に離散的に配した複数の切り込み51a〜51iで形成する。
同様に、図9の(b)(及び図9の(c))に示すように、内部電極42(43)にも、内部電極42(43)の長さ方向に沿った複数の切り込み52a〜52f(53a〜53h)でなるスリット5−2(5−3)を1列だけ形成する。
かかる構成により、スリット5−1(5−2,5−3)の切り込み51a〜51i(52a〜52f,53a〜53h)を内部電極41(42,43)のうねり等が生じやすい部分にのみ設けることで、焼成時に、かかる部分のうねりや空洞の発生を防止することができると共に、内部電極41(42,43)の抵抗値の増大を避けることができる。
その他の構成、作用及び効果は、上記第1実施例と同様であるので、その記載は省略する。
次に、この発明の第3実施例について説明する。
図10は、この発明の第3実施例に係るインダクタの要部を示す平面図である。
この実施例は、円形孔を内部電極41(42,43)の折り曲げ部に形成した点が、上記第1及び第2実施例と異なる。
図10の(a)〜(c)に示す内部電極41(42,43)の折り曲げ部41e〜41g(42e〜42g、43e,43f)では、かかる部分の露光及び現像時に所謂サイドエッチが生じることが多く、かかる部分が、焼成時において、絶縁層31(32,33)との僅かな挙動差によって剥離してしまうおそれがある。
そこで、この実施例では、図10の(a)〜(c)に示すように、第1工程時に、円形孔51(52,53)を、内部電極41(42,43)の折り曲げ部41e〜41g(42e〜42g、43e,43f)にそれぞれ形成した。
かかる構成により、焼成時における内部電極41(42,43)の折り曲げ部41e〜41g(42e〜42g、43e,43f)の剥離を防止することができる。
その他の構成、作用及び効果は、上記第1及び第2実施例と同様であるので、その記載は省略する。
図10は、この発明の第3実施例に係るインダクタの要部を示す平面図である。
この実施例は、円形孔を内部電極41(42,43)の折り曲げ部に形成した点が、上記第1及び第2実施例と異なる。
図10の(a)〜(c)に示す内部電極41(42,43)の折り曲げ部41e〜41g(42e〜42g、43e,43f)では、かかる部分の露光及び現像時に所謂サイドエッチが生じることが多く、かかる部分が、焼成時において、絶縁層31(32,33)との僅かな挙動差によって剥離してしまうおそれがある。
そこで、この実施例では、図10の(a)〜(c)に示すように、第1工程時に、円形孔51(52,53)を、内部電極41(42,43)の折り曲げ部41e〜41g(42e〜42g、43e,43f)にそれぞれ形成した。
かかる構成により、焼成時における内部電極41(42,43)の折り曲げ部41e〜41g(42e〜42g、43e,43f)の剥離を防止することができる。
その他の構成、作用及び効果は、上記第1及び第2実施例と同様であるので、その記載は省略する。
なお、この発明は、上記実施例に限定されるものではなく、発明の要旨の範囲内において種々の変形や変更が可能である。
例えば、上記実施例では、スパイラル形状のコイル体4を有したインダクタについて例示したが、コイル体としてはこれに限定されるものではなく、図11に示すように、ミアンダ形状のコイル体を適用することもできる。
すなわち、図11の(a)に示すように、1本のスリット5をミアンダ形状の内部電極40に形成したものや、図11の(b)に示すように、離散的な複数のスリット5′を内部電極40に形成したものや、図11の(c)に示すように、円形孔50を内部電極40の折り曲げ部に形成したものをも用いることができる。
例えば、上記実施例では、スパイラル形状のコイル体4を有したインダクタについて例示したが、コイル体としてはこれに限定されるものではなく、図11に示すように、ミアンダ形状のコイル体を適用することもできる。
すなわち、図11の(a)に示すように、1本のスリット5をミアンダ形状の内部電極40に形成したものや、図11の(b)に示すように、離散的な複数のスリット5′を内部電極40に形成したものや、図11の(c)に示すように、円形孔50を内部電極40の折り曲げ部に形成したものをも用いることができる。
また、上記実施例では、電子部品としてインダクタ1を例示したが、電子部品はインダクタに限定されるものではなく、積層型のチップコンデンサやチップ抵抗器等の各種の電子部品に適用することができることは勿論である。
1…インダクタ、 2,2′…チップ、 4…コイル体、 5−1〜5−3,5′…スリット、 6−1,6−2…外部電極、 10…基材、 31〜34…絶縁層、 40〜43…内部電極、 41A,41B…内部電極部分、 41a,42a,42b,43a…内端部、 41b,43b…外端部、 44,45…ビアホール、 50〜53…円形孔、 100…ウエハ、 110…カッタ。
Claims (8)
- 絶縁層及び内部電極を剥離可能な基材上に積層して成る未焼成の積層体をフォトリソグラフィ工法で形成する第1工程と、積層体を複数のチップに切断した後、各チップを上記基材から剥離して、各チップを焼成する第2工程と、外部電極を焼成された各チップの両端に形成する第3工程とを備える電子部品製造方法であって、
上記第1工程において、上記内部電極は少なくとも一部がライン形状を有し、上記ライン形状の部分において、ライン方向に沿った1以上のスリットを、ライン幅内に1列以上形成する、
ことを特徴とする電子部品製造方法。 - 請求項1に記載の電子部品製造方法において、
上記各列のスリットは、内部電極の一方端から他方端に至る1本の切り込みである、
ことを特徴とする電子部品製造方法。 - 請求項1に記載の電子部品製造方法において、
上記各列のスリットは、離散的に内部電極の一方端から他方端に至る複数の切り込みである、
ことを特徴とする電子部品製造方法。 - 請求項1ないし請求項3のいずれかに記載の電子部品製造方法において、
上記内部電極の折り曲げ部に、孔又はスリットを形成した、
ことを特徴とする電子部品製造方法。 - 絶縁層及び内部電極が積層されたチップと、当該チップの両端に設けられた外部電極とを備える電子部品であって、
上記内部電極は、当該内部電極の長さ方向に沿った1以上のスリットを、1列以上有する、
ことを特徴とする電子部品。 - 請求項5に記載の電子部品において、
上記各列のスリットは、内部電極の一方端から他方端に至る1本の切り込みである、
ことを特徴とする電子部品。 - 請求項5に記載の電子部品において、
上記各列のスリットは、離散的に内部電極の一方端から他方端に至る複数の切り込みである、
ことを特徴とする電子部品。 - 請求項5ないし請求項7のいずれかに記載の電子部品において、
上記内部電極は、その折り曲げ部に、孔又はスリットを有する、
ことを特徴とする電子部品。
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2011096907A (ja) * | 2009-10-30 | 2011-05-12 | Murata Mfg Co Ltd | 積層インダクタ |
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2007
- 2007-01-09 JP JP2007001056A patent/JP2008171853A/ja active Pending
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